KR20240036236A - 디지털 ldo 레귤레이터의 클럭을 제어하는 클럭 제어 회로 및 디지털 ldo 레귤레이터 - Google Patents

디지털 ldo 레귤레이터의 클럭을 제어하는 클럭 제어 회로 및 디지털 ldo 레귤레이터 Download PDF

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Abstract

디지털 LDO 레귤레이터의 클럭을 제어하는 클럭 제어 회로는 디지털 LDO 레귤레이터의 출력 전압 및 기준 전압을 입력으로 하는 보조 비교기 및 보조 비교기의 출력 전압에 의해 ON 또는 OFF되는 보조 PMOS를 포함하고, 클럭 제어 회로는 디지털 LDO 레귤레이터의 부하의 과도 상태에 있어서, 클럭 주파수를 가변시킬 수 있다.

Description

디지털 LDO 레귤레이터의 클럭을 제어하는 클럭 제어 회로 및 디지털 LDO 레귤레이터{CLOCK CONTROL CIRCUIT FOR CONTROLLING CLOCK OF DIGITAL LDO REGULATOR AND DIGITAL LDO REQULATOR}
본 발명은 디지털 LDO 레귤레이터의 클럭을 제어하는 클럭 제어 회로 및 디지털 LDO 레귤레이터에 관한 것이다.
최근에는 웨어러블 디바이스(예컨대, 스마트 기기, 헬스 케어 기기 등)의 시장이 커지고 있다. 웨어러블 디바이스의 활용 범위는 점차 커지고 있으며 웨어러블 디바이스의 수도 증가 추세에 있다.
웨어러블 디바이스는 다중 센싱 및 통신과 같은 복수의 기능을 지원하며 동시에 높은 기대 사용 시간을 요한다. 하지만 웨어러블 디바이스는 특성상 크기에 제약을 받고, 배터리 사이즈 또한 제한된다.
따라서 제한된 사이즈로 웨어러블 디바이스들의 배터리 사용시간을 늘리기 위해 제품의 전원을 관리하는 회로인 전력 관리 집적회로(PMIC, Power Management IC)의 중요성이 커지고 있고, 소비전력을 줄이는 연구가 계속되고 있다
이와 동시에 반도체 산업은 고도화되어 공정의 미세화 및 전원전압이 지속적으로 감소하는 추세에 있다. 하지만, 이렇게 전원전압이 감소하게 되면, 앞서 언급한 PMIC와 같은 아날로그 회로들의 설계가 어려워지는 문제가 있다.
이러한 문제를 극복하기 위해 아날로그 회로들을 디지털화 하는 연구가 많이 진행되고 있다. 디지털 회로의 경우 낮은 전원전압에서 구동이 가능 하며, DVFS(Dynamic voltage and Frequency Scaling) 같은 기능을 지원하여 저전력소모를 가능하게 한다.
기존의 디지털 LDO는 구조 및 동작 방식에 의해 과도 응답 성능과 전력 효율 간의 트레이드 오프(Trade-off)되는 특성이 존재한다.
도 1을 참조하면, 기존의 디지털 LDO 구조는 컨트롤러가 양방향 이동 레지스터(Bidirectional Shift Register)로 사용된 경우이다. 양방향 이동 레지스터는 여러 개의 D플립플롭으로 구성되어 있으며, 1(VDD)혹은 0(GND)의 값을 저장한다.
플립플롭은 PMOS 어레이의 PMOS 게이트에 각각 연결되어 있으며, 초기 동작 시 플립플롭을 모두 1로 설정하여 모든 PMOS 어레이를 오프(OFF)시켜 전류를 흘리지 않는다.
이후 부하 전류가 경부하(light load)만큼 흐르기 시작하면, 그 순간에는 PMOS 어레이에서 출력 노드로 흘려주는 전류는 없고 부하를 통해 전류가 나가기만 하므로 출력 커패시터가 방전되며 이 점점 낮아진다. 이를 비교기가 감지하여 양방향 이동 레지스터에 신호를 전달하면, 인가된 클럭에 맞춰 PMOS 어레이를 온(ON)시켜서 부하 전류만큼 PMOS 어레이에서 전류를 흘려 줌으로써 을 다시 만큼 높이게 된다. 또한 이 와 동일한 값으로 정착되면, 인가된 클럭에 맞춰 PMOS 어레이를 온/오프 반복하며 을 유지시킨다.
이러한 동작 특성은 부하전류가 변화하는 과도 상태에서도 동일하게 나타난다. 여기서, 부하전류는 경부하에서 중부하(Heavy Load)로 변화할 때, 출력전압의 변화를 나타낸다.
부하전류가 갑자기 상승하면, PMOS 어레이를 통해 출력 노드로 들어오는 전류()보다 부하로 나가는 전류()가 더 크기 때문에 출력 커패시터에서 방전이 일어나며 이 감소한다.
이후, > 이 되면, 비교기는 0(GND) 출력을 양방향 이동 레지스터에 보내고 인가된 클럭에 맞춰 양방향 이동 레지스터의 플립플롭은 1(VDD)에서 0(GND)의 값으로 바뀌며 PMOS 어레이를 온시켜서 를 단계적으로 높이게 된다.
이후 가 와 같아지는 지점에서 더 이상 PMOS 어레이를 온시킬 필요가 없지만, 이미 이 보다 많이 낮아졌기 때문에 비교기는 계속해서 PMOS 어레이를 온시키는 신호를 전달한다. 그래서 PMOS 어레이는 이 와 같아지는 지점까지 계속해서 켜지게 되는데, 이 지점 이후로는 < 가 되어 비교기는 1(VDD) 출력으로 PMOS 어레이를 오프시키는 신호를 전달하여 PMOS 어레이를 단계적으로 오프시키게 된다. 하지만 이러한 과정에서 과 는 위상 변이(Phase shift)를 갖게 되어 출력 전압이 최종적으로 정착하기까지 링잉(ringing)이 발생하며, 정착 시간도 길어지는 문제가 존재한다. 즉, 좋지 않은 과 도 응답 성능을 갖는다.
한국등록특허공보 제10-1540858호 (2015.07.24. 등록)
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 디지털 LDO 레귤레이터의 클럭을 제어하는 클럭 제어 회로를 설계함으로써 기존의 디지털 LDO의 단점인 전력소모와 과도 응답 성능 간의 트레이드 오프 문제를 개선하고자 한다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면에 따른 디지털 LDO 레귤레이터의 클럭을 제어하는 클럭 제어 회로는 상기 디지털 LDO 레귤레이터의 출력 전압 및 기준 전압을 입력으로 하는 보조 비교기; 및 상기 보조 비교기의 출력 전압에 의해 ON 또는 OFF되는 보조 PMOS를 포함하고, 상기 클럭 제어 회로는 상기 디지털 LDO 레귤레이터의 부하의 과도 상태에 있어서, 상기 디지털 LDO 레귤레이터의 클럭 주파수를 가변시킬 수 있다.
본 발명의 제 2 측면에 따른 디지털 LDO 레귤레이터는 출력 전압과 기준 전압을 비교하는 비교기; 양방향 이동 레지스터; 메인 PMOS 어레이; 및 보조 비교기 및 보조 PMOS를 포함하는 클럭 제어 회로를 포함하고, 상기 클럭 제어 회로는 디지털 LDO 레귤레이터의 부하가 과도 상태인 경우에 상기 보조 비교기에 의해 상기 보조 PMOS의 ON 상태 및 OFF 상태 간의 전환을 반복함으로써 보조 클럭 신호를 생성할 수 있다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본 발명을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 기재된 추가적인 실시예가 존재할 수 있다.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 본 발명은 디지털 LDO 레귤레이터의 클럭을 제어하는 클럭 제어 회로를 설계함으로써 기존의 디지털 LDO의 단점인 전력소모와 과도 응답 성능 간의 트레이드 오프 문제를 개선할 수 있다.
도 1은 기존의 디지털 LDO의 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른, 디지털 LDO 레귤레이터를 설명하기 위한 도면이다.
도 3a 내지 3b는 본 발명의 일 실시예에 따른, 도 2에 도시된 비교기 및 클럭 제어 회로를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른, 클럭 제어 회로를 이용한 클럭 제어 기법의 기본 원리를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른, 과도 상태에서의 부하 전류를 설명하기 위한 도면이다.
도 6a 내지 6b는 본 발명의 일 실시예에 따른, 클럭 제어 회로의 동작 원리를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른, 보조 PMOS의 너비 크기에 따른 가변 가능한 최대 클럭 주파수를 나타낸 도면이다.
도 8은 일반적인 출력 커패시터 값에 따른 동작 파형을 나타낸 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에 있어서 '부(部)'란, 하드웨어에 의해 실현되는 유닛(unit), 소프트웨어에 의해 실현되는 유닛, 양방을 이용하여 실현되는 유닛을 포함한다. 또한, 1 개의 유닛이 2 개 이상의 하드웨어를 이용하여 실현되어도 되고, 2 개 이상의 유닛이 1 개의 하드웨어에 의해 실현되어도 된다.
본 명세서에 있어서 단말 또는 디바이스가 수행하는 것으로 기술된 동작이나 기능 중 일부는 해당 단말 또는 디바이스와 연결된 서버에서 대신 수행될 수도 있다. 이와 마찬가지로, 서버가 수행하는 것으로 기술된 동작이나 기능 중 일부도 해당 서버와 연결된 단말 또는 디바이스에서 수행될 수도 있다.
이하, 첨부된 구성도 또는 처리 흐름도를 참고하여, 본 발명의 실시를 위한 구체적인 내용을 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른, 디지털 LDO 레귤레이터(20)를 설명하기 위한 도면이다. 도 3a는 도 2의 비교기(201)를 설명하기 위한 도면이고, 도 3b는 도 2의 클럭 제어 회로(207)를 설명하기 위한 도면이다.
도 2, 도 3a 및 도 3b를 함께 참조하면, 디지털 LDO 레귤레이터(20)는 비교기(201), 양방향 이동 레지스터(203), 메인 PMOS 어레이(205) 및 클럭 제어 회로(207)를 포함할 수 있다.
디지털 LDO 레귤레이터(20)의 부하의 크기는 메인 PMOS 어레이(205)의 개수와 크기에 기초하여 결정될 수 있다.
부하의 크기는 디지털 LDO 레귤레이터(20)가 구동 가능한 범위인 최소 부하(=)와 최대 부하(=)를 기준으로 결정될 수 있다.
메인 PMOS 어레이(205)에서 N개의 PMOS 스위치가 있을 때, 최소 부하의 크기는 1개의 PMOS만이 켜졌을 때보단 커야 하고, 최대 부하의 크기는 N개의 PMOS가 모두 켜졌을 때보단 낮아야 한다.
또한, 목표 드랍아웃(Dropout) 전압에 맞춰 PMOS의 크기를 조절함으로써 온 저항을 정하면, 1개의 PMOS가 흘리는 전류의 양을 결정할 수 있다.
예를 들어, 드랍아웃 전압은 0.1V이며, 부하 전류의 최소 및 최대는 1mA-200mA의 범위를 갖을 수 있다.
비교기(201)는 디지털 LDO 레귤레이터(20)의 출력 전압을 비교하기 위해 사용될 수 있다. 즉, 비교기(201)의 입력으로 기준 전압이 발생될 수 있다.
여기서, 기준 전압은 예를 들어, PVT(Process-Voltage-Temperature) 변화에 둔감한 밴드갭 기준 전압 발생기(BGR, Bandgap Reference)를 사용하여 발생될 수 있다.
디지털 LDO 레귤레이터(20)는 입력 전압과 출력 전압이 보통 밴드갭 전압(~1.23V) 보다 낮기 때문에 일반적인 밴드갭 기준 전압 발생기의 구조로는 구현이 힘들 수 있다. 따라서 저전압 밴드갭 기준 전압 발생기의 구조를 통해 밴드갭 기준 전압 발생기 회로에 사용된 저항의 비를 이용하여 기준 전압을 생성할 수 있다.
양방향 이동 레지스터(203)는 비교기(201)와 메인 PMOS 어레이(205) 사이에 배치될 수 있다.
양방향 이동 레지스터(203)를 구성하는 D 플립플롭은 초기에 Set 신호, Reset 신호를 통해 1(VDD) 혹은 0(GND)의 값을 갖는다. 각각의 D 플립플롭은 메인 PMOS 어레이(205)의 게이트 노드에 연결되어 PMOS를 ON/OFF시킨다. 초기에는 모든 PMOS를 OFF시키기 위해 1로 Set하거나, 경부하에 맞춰 소수의 D플립플롭만 0으로 Reset한다. 이후, 디지털 LDO 레귤레이터(20)의 동작이 수행될 때, 비교기(201)의 출력 값에 따라 레지스터에 저장된 값이 클럭 주파수에 맞춰 오른쪽/왼쪽으로 이동한다.
이처럼 양방향 이동 레지스터(203)는 출력 전압과 기준 전압을 비교하고, 비교 결과를 통해 Shift Left/Right 동작을 수행하여 메인 PMOS 어레이(205)를 제어할 수 있다.
비교기(201)는 클럭을 사용하지 않는 연속 시간 비교기(Continuous-Time Comparator)일 수 있다.
비교기(201)는 예를 들어, CSDA(Complementary Self-biased Differential Amplifier) 구조를 가질 수 있다.
비교기(201)는 입력 공통 모드 수준에 따라 PMOS 입력을 VDD 또는 VSS에 연결하여 VDD/2에서 벗어난 입력에도 정상 동작하도록 구현될 수 있다.
단일 CSDA 구조로는 게인(Gain)이 작기 때문에, 출력 전압과 기준 전압의 작은 차이로는 0과 1로 차이를 증폭하기 어렵다. 따라서, 더 큰 게인을 갖기 위해, 비교기(201)는 CSDA 구조를 2단 캐스케이드한 연속 시간 비교기의 구조(도 3a 참조)를 가질 수 있다.
출력 전압이 저항 분배되어 비교기(201)로 입력될 때, 공통 모드 수준이 높기에 도 3a와 같이 비교기(201)의 PMOS 입력이 GND에 연결될 수 있다.
CSDA 구조는 입력과 출력의 트랜지스터 크기를 최소로 가져오기 때문에 신호 패스상의 기생 커패시턴스를 작게하여 속도를 빠르게 한다. 마찬가지로 CSDA 구조가 캐스케이드된 두 번째 단의 출력 노드에서도, 작은 커패시턴스를 갖는 작은 크기의 인버터를 먼저 거친 후 일반 크기의 인버터를 지나가 빠른 속도로 비교될 수 있다.
우선 [수학식 1]을 참조하면, 비교기(201)의 입력으로 사용되는 과 은 출력 전압이 저항 분배된 처럼 저항 분배된 값을 나타낸다.
도 1과 도 2를 비교하여 보면, 본 발명의 일 실시예에 따른 디지털 LDO 레귤레이터(20)는 종래의 디지털 LDO 레귤레이터의 구성에 클럭 주파수를 가변시키는 클럭 제어 회로(207)를 더 포함하고 있다. 클럭 제어 회로(207)는 보조 비교기(301) 및 보조 PMOS(303)를 포함할 수 있다.
여기서, 보조 비교기(301)는 앞서 설명한 연속 시간 비교기와 같은 구조를 가질 수 있고, 보조 PMOS(303)로 부하가 변화하는 과도 상황을 빠르게 감지함으로써 순간적으로 추가적인 클럭이 형성될 수 있다.
클럭 제어 회로(207)에 의해 정상 상태에서 상대적으로 느린 클럭으로 동작하던 디지털 LDO 레귤레이터(20)가 과도 상태에서는 상대적으로 빠른 클럭으로 가변하여 동작할 수 있다.
클럭 제어 회로(207)는 도 4와 같이 짧은 순간에만 클럭이 가변하여 동작하기 때문에 좋은 과도 응답 성능과 낮은 전력소모 두 가지 장점을 모두 얻을 수 있다. 따라서 클럭 제어 기법을 통해 기존 디지털 LDO의 전력소모와 과도 응답 성능 간의 트레이드 오프 특성을 극복할 수 있다.
잠시, 도 5를 참조하여 과도 상태에서의 부하 전류를 설명하기로 한다. 도 5를 참조하면, = - 이고, 는 부하의 변화 시간을 나타낸다. 과도 상태에서 시간 동안 부하 전류의 변화 정도(=)는 [수학식 2]와 같다.
[수학식 2]를 살펴보면, 부하전류의 변화량 는 PMOS 1개가 흘리는 전류 (1)로 표현되고, 는 특정한 클럭 주파수의 주기 으로 표현될 수 있다.
(1)는 전압과 ON저항으로, 클럭의 주기 는 주파수 으로 나타낼 수 있다. 이를 정리하면 [수학식 3]과 같다.
[수학식 3]을 살펴보면 부하의 과도 상태에서 클럭 주파수 속도에 따라 출력 전압이 형성되는 전압 레벨이 다름을 확인할 수 있다. 즉, 클럭 주파수에 출력 전압의 언더슛 및 정착 시간이 영향을 받게 된다.
이처럼 과도 상태에서의 부하 전류 특성을 바탕으로, 클럭 제어 회로(207)는 출력 전압을 특정 레벨에 고정시키고 클럭 주파수를 가변할 수 있다.
[수학식 3]에서 출력 전압을 특정 레벨 값의 상수로 본다면, 부하의 과도 특성을 나타내는 값에 따라 클럭 주파수가 얼만큼 가변 되는지를 알 수 있다.
클럭 제어 회로(207)는 디지털 LDO 레귤레이터(20)의 부하의 과도 상태에 있어서, 디지털 LDO 레귤레이터의 클럭 주파수를 가변시킬 수 있다.
클럭 제어 회로(207)는 부하의 과도 상태에서의 부하의 변화량 및 변화 시간의 비에 기초하여 디지털 LDO 레귤레이터(20)의 클럭 주파수를 가변시킬 수 있다.
이하에서는 도 3b 및 도 6을 함께 참조하여 클럭 제어 회로(207)의 동작 원리를 설명하기로 한다.
클럭 제어 회로(207)는 보조 비교기(301) 및 보조 PMOS(303)를 이용하여 클럭을 생성할 수 있다. 이렇게 생성된 클럭에 의해 디지털 LDO 레귤레이터(20)의 메인 PMOS 어레이(205)가 제어될 수 있다.
도 6a에서 출력 전압은 처음 정상 상태에서 을 기준으로 유지되다가 과도 상태에서는 부하가 상승함에 따라 감소하여 아래로 떨어지게 된다. > 인 상황이 되면서 보조 비교기(301)의 출력(=)을 1(=VDD)에서 0(=GND)으로 바꾸며 보조 PMOS(303)가 ON된다.
로 보조 PMOS(303)를 ON시킴으로써 출력에 전류를 공급하여 출력 전압을 올리고, 동시에 의 출력은 인버터를 거친 후 로 반전되어 와 함께 OR 게이트로 합쳐져 신호를 만들어 낸다.
여기서, 는 와 OR 게이트로 합쳐져야 하므로, 상승 에지 검출기(305)를 통해 기존 클럭(=)의 상승 에지만을 따온 신호이다. 이렇게 만들어진 신호는 양방향 이동 레지스터(203)에 인가되어 메인 PMOS 어레이(205)를 ON시키게 되고, 출력에 추가적인 전류를 공급하며 출력 전압을 다시 한번 올리게 된다.
이를 통해 < 인 상황이 되면, 보조 비교기(301)의 출력(=)은 다시 0에서 1로 바뀌며 보조 PMOS(303)를 OFF시킨다. 보조 PMOS(303)가 OFF된 이후에도 부하 전류가 지속적으로 상승한다면, 다시 > 인 상황이 되어 위의 과정을 반복한다.
이처럼 부하의 과도 상태에서 보조 PMOS(303)가 ON과 OFF를 반복하며 새로운 클럭 (=)을 만들어내고, 이를 통해 빠르게 메인 PMOS 어레이(205)를 컨트롤할 수 있게 된다.
보조 비교기(301)는 CSDA 구조를 2단 캐스케이드한 연속 시간 비교기일 수 있다.
보조 비교기(301)는 디지털 LDO 레귤레이터(20)의 출력 전압 및 기준 전압을 입력할 수 있다.
보조 PMOS(303)는 보조 비교기(301)의 출력 전압에 의해 ON 또는 OFF될 수 있다.
여기서 보조 PMOS(303)가 ON되면 디지털 LDO 레귤레이터(20)의 출력 전압이 증가될 수 있다.
디지털 LDO 레귤레이터(20)의 출력 전압이 기준 전압보다 작을 때 보조 비교기(301)의 출력 전압은 0이 되어 보조 PMOS(303)를 ON시킬 수 있다. 또한, 디지털 LDO 레귤레이터(20)의 출력 전압이 기준 전압보다 클 때 보조 비교기(301)의 출력 전압은 1이 되어 보조 PMOS(303)를 OFF시킬 수 있다.
클럭 제어 회로(207)가 동작할 수 있는 동작 조건은 [수학식 4]를 따른다.
[수학식 4]를 참조하면, 과도 상태에서 보조 PMOS(303)가 ON 됐을 때, MOSFET 은 ON저항으로써 도 6b와 같이 나타낼 수 있다.
도 6b를 참조하면, 메인 PMOS 어레이(205)는 으로 대체하고, 보조 PMOS(303)은 로 대체하고, 클럭 제어 회로(207)가 동작할 때의 출력 전압은 이므로 [수학식 4]처럼 표현할 수 있다.
일 때, 과 로 흐르는 전류가 보다 크다면 출력 전압은 보다 커지게 된다. 출력 전압이 커지면, 보조 PMOS(303)를 OFF시키며 앞에서 설명한 동작 원리처럼 반복적으로 클럭 제어 회로(207)가 동작하게 된다.
[수학식 4]를 만족하여 클럭 제어 회로(207)가 동작하게 하는 경우는 다음의 두 가지 시점으로 나누어 볼 수 있다.
첫 번째는 보조 PMOS(303)가 ON되는 순간 [수학식 4]를 만족하게 되는 시점이고, 두 번째는 보조 PMOS(303)가 ON되고, ON 신호로 인해 메인 PMOS 어레이(205)가 추가적으로 ON된 순간에 [수학식 4]를 만족하게 되는 시점이다.
즉, 두 번째는 보조 PMOS(303)가 ON되었을 때 [수학식 4]를 만족하지 못하고, 추가로 메인 PMOS 어레이(205)가 ON 되었을 때 [수학식 4]를 만족하게 된다.
앞서 언급한 첫 번째와 두 번째의 차이는 식을 만족하는 시점이 다르다는 것 이다. 두 번째는 첫 번째에서 메인 PMOS 어레이(205)가 켜질 때까지의 지연이 추가된 이후의 시점이다. 문제는 이 지연이 에도 영향을 준다.
클럭 제어 회로(207)는 부하가 변화하는 과도 상태에서 동작을 하기에 두 번째의 경우처럼 지연 시간 동안 가 크게 상승한다면 [수학식 4]를 만족하지 못하는 경우가 발생할 수 있다.
따라서 [수학식 4]를 만족하는 모든 경우가 첫 번째의 시점이 될 수 있도록 보조 PMOS(303)의 ON 저항을 작게 사용해야 한다. ON 저항이 작으려면 MOSFET 트랜지스터가 최소 길이(length)을 가질 때, 너비(width)의 크기가 커져야 한다.
도 7은 보조 PMOS(303)의 너비 크기에 따른 가변 가능한 최대 클럭 주파수를 나타낸 도면이다. 도 8은 일반적인 출력 커패시터 값에 따른 동작 파형을 나타낸 도면이다.
도 7을 참조하면, 보조 PMOS(303)의 너비 크기가 커질수록 [수학식 4]의 가 작아지고, 더 다양한 조건에서 [수학식 4]를 만족하며 가변 가능한 최대 클럭 주파수도 커지게 된다. 최대 클럭 주파수는 보조 PMOS(303)의 너비 배수가 커질수록 증가하다가 3배 이후로는 311MHz로 고정되는데, 이는 보조 비교기(301)가 보조 PMOS(303)를 1번의 ON, 1번의 OFF를 할 수 있는 최소 시간을 갖기 때문이다. 또한, 보조 PMOS(303)는 크기가 커질수록 가 커지고, 이로 인해 ON/OFF 과정에서 출력 전압에 과도 응답 성능을 떨어뜨릴 수 있다. 따라서 클럭 제어 회로(207)의 보조 PMOS(303)는 최대 클럭 주파수로 가변 할 수 있는 크기 중 최소 크기인, Coarse PMOS 트랜지스터 너비의 3배 크기를 사용한다.
한편, 보조 PMOS(303)의 크기처럼 가변 가능한 최대 클럭 주파수 에 영향을 주는 또 하나의 요인으로는 출력 커패시터의 크기가 있다.
도 8처럼 일반적으로 출력 커패시터가 클수록, 부하의 변동이 있을 때 출력 전압을 좀 더 안정적으로 유지할 수 있기 때문에 언더슛이 적게 일어난다. 하지만 출력 커패시터가 커지면 RC 지연도 같이 커지기 때문에, 보조 PMOS(303)를 ON하는 시점이 점점 지연되어 나타난다. 이러한 지연은 부하의 과도 상태에서 [수학식 4]의 를 크게 만들기 때문에, [수학식 4]를 만족하지 못하는 경우가 발생할 수 있다. 이러한 문제를 해결하기 위해, 본 발명의 디지털 LDO 레귤레이터(20)는 작은 폼펙터를 갖으며, 클럭 제어 기법의 특성을 최대로 활용 가능할 수 있도록 출력에 커패시터가 없는 캡리스(Capless)를 사용한다. 즉, 디지털 LDO 레귤레이터(20)는 캡리스 구조로 이루어질 수 있다.
디지털 LDO 레귤레이터(20)의 부하의 과도 상태에 있어서, 보조 비교기(301)는 보조 PMOS(303)의 ON 상태와 OFF 상태 간의 전환을 반복시킬 수 있다.
클럭 제어 회로(207)는 디지털 LDO 레귤레이터(20)의 부하가 과도 상태인 경우에 보조 비교기(301)에 의해 보조 PMOS(303)의 ON 상태 및 OFF 상태 간의 전환을 반복함으로써 보조 클럭 신호를 생성할 수 있다.
이와 같이, 본 발명은 디지털 LDO 레귤레이터(20)에 적용된 클럭 제어 기법을 통해 과도 상태에서 부하의 변화량과 변화 시간의 정도를 나타낸 값에 따라 가변된 클럭 주파수를 얻을 수 있었다. 또한, 과도 상태에서 일시적으로 빠르게 가변된 클럭 주파수를 통해 좋은 과도 응답을 얻을 수 있고, 과도 상태 이후의 정상 상태에서는 다시 가변되어 느린 클럭으로만 동작하기 때문에 전체적인 효율을 높일 수 있다. 이로써 효율과 과도 응답 성능 간의 Trade-off 문제를 개선할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
20: 디지털 LDO 레귤레이터
201: 비교기
203: 양방향 이동 레지스터
205: 메인 PMOS 어레이
207: 클럭 제어 회로
301: 보조 비교기
303: 보조 PMOS

Claims (10)

  1. 디지털 LDO 레귤레이터의 클럭을 제어하는 클럭 제어 회로에 있어서,
    상기 디지털 LDO 레귤레이터의 출력 전압 및 기준 전압을 입력으로 하는 보조 비교기; 및
    상기 보조 비교기의 출력 전압에 의해 ON 또는 OFF되는 보조 PMOS
    를 포함하고,
    상기 클럭 제어 회로는 상기 디지털 LDO 레귤레이터의 부하의 과도 상태에 있어서, 상기 디지털 LDO 레귤레이터의 클럭 주파수를 가변시키는 것인, 클럭 제어 회로.
  2. 제 1 항에 있어서,
    상기 디지털 LDO 레귤레이터의 출력 전압이 상기 기준 전압보다 작을 때, 상기 보조 비교기의 출력 전압은 0이 되어 상기 보조 PMOS를 ON시키는 것인, 클럭 제어 회로.
  3. 제 2 항에 있어서,
    상기 디지털 LDO 레귤레이터의 출력 전압이 상기 기준 전압보다 클 때, 상기 보조 비교기의 출력 전압은 1이 되어 상기 보조 PMOS를 OFF시키는 것인, 클럭 제어 회로.
  4. 제 1 항에 있어서,
    상기 클럭 제어 회로는 상기 부하의 과도 상태에서의 부하의 변화량 및 변화 시간의 비에 기초하여 상기 클럭 주파수를 가변시키는 것인, 클럭 제어 회로.
  5. 제 1 항에 있어서,
    상기 보조 PMOS가 ON되면 상기 디지털 LDO 레귤레이터의 출력 전압이 증가되는 것인, 클럭 제어 회로.
  6. 제 1 항에 있어서,
    상기 부하의 과도 상태에 있어서, 상기 보조 비교기는 상기 보조 PMOS의 ON 상태와 OFF 상태 간의 전환을 반복시키는 것인, 클럭 제어 회로.
  7. 제 1 항에 있어서,
    상기 보조 비교기는 CSDA 구조를 2단 캐스케이드한 연속 시간 비교기인 것인, 클럭 제어 회로.
  8. 디지털 LDO 레귤레이터에 있어서,
    출력 전압과 기준 전압을 비교하는 비교기;
    양방향 이동 레지스터;
    메인 PMOS 어레이; 및
    보조 비교기 및 보조 PMOS를 포함하는 클럭 제어 회로
    를 포함하고,
    상기 클럭 제어 회로는 상기 디지털 LDO 레귤레이터의 부하가 과도 상태인 경우에 상기 보조 비교기에 의해 상기 보조 PMOS의 ON 상태 및 OFF 상태 간의 전환을 반복함으로써 보조 클럭 신호를 생성하는 것인, 디지털 LDO 레귤레이터.
  9. 제 8 항에 있어서,
    상기 클럭 제어 회로는 상기 과도 상태에서의 부하의 변화량 및 변화 시간의 비에 기초하여 상기 디지털 LDO 레귤레이터의 클럭 주파수를 가변시키는 것인, 디지털 LDO 레귤레이터.
  10. 제 8 항에 있어서,
    상기 디지털 LDO 레귤레이터는 캡리스 구조인 것인, 디지털 LDO 레귤레이터.
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