CN108508958A - 一种伪数字低压差线性稳压器及电源管理芯片 - Google Patents

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CN108508958A CN201810441779.9A CN201810441779A CN108508958A CN 108508958 A CN108508958 A CN 108508958A CN 201810441779 A CN201810441779 A CN 201810441779A CN 108508958 A CN108508958 A CN 108508958A
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Abstract

本发明公开了一种伪数字低压差线性稳压器及电源管理芯片。该伪数字低压差线性稳压器包括NMOS晶体管、数字比较器、电荷泵和栅极电平调节器；数字比较器的第一输入端与伪数字低压差线性稳压器的输出端电连接，数字比较器的第二输入端与参考电压信号线电连接；电荷泵的第一门控端与数字比较器的输出端电连接，电荷泵的电源输入端与电源电压信号线电连接；栅极电平调节器的输入端与电荷泵的输出端电连接，栅极电平调节器的控制端与数字比较器的输出端电连接，栅极电平调节器的输出端与NMOS晶体管的栅极电连接。本发明提升了伪数字低压差线性稳压器的瞬态响应性能和低电源电压下的工作性能，简化了电路结构以及减小了芯片面积。

Description

一种伪数字低压差线性稳压器及电源管理芯片
技术领域
本发明实施例涉及电子技术，尤其涉及一种伪数字低压差线性稳压器及电源管理芯片。
背景技术
随着用户对便携式电子产品的要求越来越高，电源管理芯片朝着电源电压低、功耗低和瞬态响应快的方向发展。
低压差线性稳压器具有稳定的输出电压和较小的电压纹波，在电源管理芯片中发挥着至关重要的作用。然而现有的低压差线性稳压器存在瞬态响应性能较差的问题。
发明内容
本发明提供一种伪数字低压差线性稳压器及电源管理芯片，以提升低压差线性稳压器的瞬态响应性能。
第一方面，本发明实施例提供了一种伪数字低压差线性稳压器，该伪数字低压差线性稳压器包括：
NMOS晶体管，所述NMOS晶体管的漏极与电源电压信号线电连接，所述NMOS晶体管的源极与所述伪数字低压差线性稳压器的输出端电连接；
数字比较器，所述数字比较器的第一输入端与所述伪数字低压差线性稳压器的输出端电连接，所述数字比较器的第二输入端与参考电压信号线电连接，所述数字比较器的时钟控制端与第一时钟信号线电连接；
电荷泵，所述电荷泵的第一门控端与所述数字比较器的输出端电连接，所述电荷泵的电源输入端与所述电源电压信号线电连接，所述电荷泵的第二门控端与第二时钟信号线电连接；
栅极电平调节器，所述栅极电平调节器的输入端与所述电荷泵的输出端电连接，所述栅极电平调节器的控制端与所述数字比较器的输出端电连接，所述栅极电平调节器的输出端与所述NMOS晶体管的栅极电连接，所述栅极电平调节器用于调节所述NMOS晶体管的栅极电平。
可选地，所述栅极电平调节器还包括：第一反相器、第一电阻、第一电容、第一晶体管和第二电阻；
所述第一电阻串联连接于所述栅极电平调节器的输入端和输出端之间；
所述第一电容的第一端与所述栅极电平调节器的输出端电连接，所述第一电容的第二端与接地线电连接；
所述第一反相器的输入端与所述栅极电平调节器的控制端电连接，所述第一反相器的输出端与所述第一晶体管的栅极电连接；
所述第一晶体管的源极与所述接地线电连接；
所述第二电阻串联连接于所述第一晶体管的栅极和所述栅极电平调节器的输出端之间。
可选地，所述数字比较器的第一输入端为反相输入端，所述数字比较器的第二输入端为正相输入端。
可选地，所述数字比较器还包括：比较电路和锁存器；
所述比较电路的第一输入端作为所述数字比较器的第一输入端，所述比较电路的第二输入端作为所述数字比较器的第二输入端，所述锁存器的输出端作为所述数字比较器的输出端；所述比较电路的第一输出端和所述锁存器的第一输入端电连接，所述比较电路的第二输出端和所述锁存器的第二输入端电连接；
所述比较电路还包括：第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；
所述第二晶体管的控制端和所述比较电路的第一输入端电连接；
所述第三晶体管的控制端和所述比较电路的第二输入端电连接；
所述第四晶体管的第一端、所述第五晶体管的第一端、所述第六晶体管的第一端、所述第七晶体管的第一端、所述第八晶体管的第一端和所述第九晶体管的第一端分别和所述电源电压信号线电连接；
所述第四晶体管的控制端、所述第五晶体管的控制端、所述第八晶体管的控制端、所述第九晶体管的控制端和所述第十晶体管的控制端分别与所述第一时钟信号线电连接；
所述第二晶体管的第二端和所述第三晶体管的第二端分别与所述第十晶体管的第一端电连接；所述第十晶体管的第二端与接地线电连接；
所述第四晶体管的第二端和所述第十一晶体管的第二端分别与所述第二晶体管的第一端电连接；
所述第九晶体管的第二端和所述第十二晶体管的第二端分别与所述第三晶体管的第一端电连接；
所述第十一晶体管的第一端、所述第五晶体管的第二端、所述第六晶体管的第二端、所述第七晶体管的控制端和所述第十二晶体管的控制端分别与所述比较电路的第一输出端电连接；
所述第十二晶体管的第一端、所述第七晶体管的第二端、所述第八晶体管的第二端、所述第六晶体管的控制端和所述第十一晶体管的控制端分别与所述比较电路的第二输出端电连接。
可选地，所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管和所述第十二晶体管均为中等阈值晶体管。
可选地，所述电荷泵还包括：第一与非门、第二与非门、第二反相器、第三反相器、第四反相器、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管和第二电容；
所述第一与非门的第一输入端和所述第二与非门的第一输入端分别与所述电荷泵的第一门控端电连接，所述第二与非门的第二输入端和所述第二反相器的输出端电连接，所述第一与非门的第二输入端和所述第二反相器的输入端分别与所述电荷泵的第二门控端电连接；
所述第一与非门的输出端和所述第三反相器的输入端电连接；所述第二与非门的输出端和所述第四反相器的输入端电连接；
所述第十三晶体管的控制端和所述第三反相器的输出端电连接；
所述第十四晶体管的控制端和所述第四反相器的输出端电连接；
所述第十三晶体管的第一端、所述第十三晶体管的第二端、所述第十六晶体管的控制端、所述第十八晶体管的第一端和所述第十七晶体管的控制端分别与所述第十五晶体管的第二端电连接；
所述第十四晶体管的第一端、所述第十四晶体管的第二端、所述第十五晶体管的控制端、所述第十七晶体管的第一端和所述第十八晶体管的控制端分别与所述第十六晶体管的第二端电连接；
所述第十五晶体管的第一端和所述第十六晶体管的第一端分别与所述电荷泵的电源输入端电连接；
所述第十七晶体管的第二端和所述第十八晶体管的第二端分别与所述电荷泵的输出端电连接；
所述第二电容的第一端和所述电荷泵的输出端电连接，所述第二电容的第二端和接地线电连接。
可选地，所述第一时钟信号线上的第一时钟的频率大于所述第二时钟信号线上的第二时钟的频率。
可选地，所述伪数字低压差线性稳压器还包括：输出电容；
所述输出电容的第一端与所述伪数字低压差线性稳压器的输出端电连接，所述输出电容的第二端与接地线电连接。
可选地，所述伪数字低压差线性稳压器还包括带隙电压基准源，所述带隙电压基准源的输出端与所述数字比较器的第二输入端电连接，作为输出电压的参考基准。
第二方面，本发明实施例还提供了一种电源管理芯片，该电源管理芯片包括：如本发明任意实施例所述的伪数字低压差线性稳压器。
本发明采用NMOS晶体管作为调整管，NMOS晶体管具有快速瞬态响应的特性，能够对电源电压信号的变化做出快速的响应，且能够避免在输出端产生毛刺，提升了伪数字低压差线性稳压器的瞬态性能。以及，本实施例的技术方案，通过采用电荷泵，有利于在重负载情况下，抬升NMOS晶体管的栅极电压，即提高了NMOS晶体管的栅极电平的电平调整范围，进而使伪数字低压差线性稳压器可以在低电源电压下工作，维持输出端的电压，保证了输出端电压的低压差。另外，NMOS晶体管和数字比较器的尺寸较小，采用NMOS晶体管和数字比较器减小了伪数字低压差线性稳压器的尺寸，有利于适应芯片小型化的发展需求。综上，该伪数字低压差线性稳压器解决了现有的低压差线性稳压器瞬态响应较差的问题，提升了伪数字低压差线性稳压器的瞬态响应性能，以及在低电源电压下的工作性能，简化了电路结构以及减小了芯片面积。
附图说明
图1为本发明实施例提供的一种伪数字低压差线性稳压器的电路图；
图2为本发明实施例提供的另一种伪数字低压差线性稳压器的电路图；
图3为本发明实施例提供的一种数字比较器的电路图；
图4为本发明实施例提供的一种电荷泵的电路图；
图5为本发明实施例提供的一种伪数字低压差线性稳压器的稳态输出波形图；
图6为本发明实施例提供的另一种伪数字低压差线性稳压器的稳态输出波形图；
图7为本发明实施例提供的一种伪数字低压差线性稳压器的瞬态响应波形图；
图8为本发明实施例提供的另一种伪数字低压差线性稳压器的瞬态响应波形图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为本发明实施例提供的一种伪数字低压差线性稳压器的电路图。参见图1，该伪数字低压差线性稳压器包括：NMOS晶体管MP、数字比较器10、电荷泵20和栅极电平调节器30。
NMOS晶体管MP的漏极与电源电压信号线VDD电连接，NMOS晶体管MP的源极与伪数字低压差线性稳压器的输出端VOUT电连接。数字比较器10的第一输入端11与伪数字低压差线性稳压器的输出端VOUT电连接，数字比较器10的第二输入端12与参考电压信号线VREF电连接，数字比较器10的时钟控制端13与第一时钟信号线CLK1电连接。电荷泵20的第一门控端21与数字比较器10的输出端14电连接，电荷泵20的电源输入端22与电源电压信号线VDD电连接，电荷泵20的第二门控端23与第二时钟信号线CLK2电连接。栅极电平调节器30的输入端31与电荷泵20的输出端24电连接，栅极电平调节器30的控制端32与数字比较器10的输出端14电连接，栅极电平调节器30的输出端33与NMOS晶体管MP的栅极电连接，栅极电平调节器30用于调节NMOS晶体管MP的栅极电平。
该伪数字低压差线性稳压器的工作原理为，调整管采用NMOS晶体管MP，NMOS晶体管MP的源极输出电压即为伪数字低压差线性稳压器的输出端VOUT电压。其漏极接收电源电压信号线VDD上的电源电压，在源极输出一低压差电压。当输出端VOUT输出的电压低于参考电压信号线VREF上的参考电压，且时钟信号线CLK1上的时钟信号为上升沿或下降沿时，数字比较器10的输出端14输出控制信号，控制电荷泵20输出电荷和栅极电平调节器30停止泄放电荷。该控制信号可以为高电平信号，也可以为低电平信号，在本技术方案中，以该控制信号为高电平信号为例进行说明。那么，当输出端VOUT输出的电压高于参考电压信号线VREF上的参考电压，且时钟信号线CLK1上的时钟信号为上升沿或下降沿时，数字比较器10的输出端14输出低电平信号。当输出端VOUT输出的电压低于参考电压信号线VREF上的参考电压时，数字比较器10的输出端14输出高电平信号，电源电压信号线VDD为电荷泵20提供电源，电荷泵20接收数字比较器10的输出端14输出的高电平，在第二时钟信号线CLK2上的时钟信号为上升沿或下降沿时，控制电荷泵20的输出端24为NMOS晶体管提供电荷，抬升NMOS晶体管MP的栅极电平，进而维持NMOS晶体管MP的源极电压。栅极电平调节器30停止泄放电荷泵20的输出端24输出的电荷。反之，数字比较器10的输出端14输出低电平时，电荷泵20的第二时钟信号线CLK2上的时钟信号被屏蔽，电荷泵20停止传输电荷。栅极电平调节器30泄放电荷泵20的输出端24输出的过多的电荷。由此，调整NMOS晶体管MP的栅极电压，降低伪数字低压差线性稳压器的输出端VOUT的电压纹波，并在电源电压信号线VDD上的电源电压信号发生改变时，维持该低压差电压信号围绕参考电压等幅振荡，提高电压质量。
本实施例的技术方案，采用NMOS晶体管MP作为调整管，NMOS晶体管MP具有快速瞬态响应的特性，能够对电源电压信号的变化做出快速的响应，且能够避免在输出端VOUT产生毛刺，提升了伪数字低压差线性稳压器的瞬态性能。以及，NMOS晶体管MP的源极电流(即伪数字低压差线性稳压器的负载电流)与栅、源极电压差(即栅极电压与源极电压的差值)呈正相关，源极电流越大，栅、源极电压差越大。因此，在重负载条件下，NMOS晶体管MP的源极电压容易发生跌落，低于参考电压信号。本实施例的技术方案，通过采用电荷泵20，有利于在重负载情况下，抬升NMOS晶体管MP的栅极电压，即提高了NMOS晶体管的栅极电平的电平调整范围，进而使伪数字低压差线性稳压器可以在低电源电压下工作，维持输出端VOUT的电压，保证了输出端VOUT电压的低压差。另外，NMOS晶体管MP和数字比较器10的尺寸较小，采用NMOS晶体管MP和数字比较器10减小了伪数字低压差线性稳压器的尺寸，有利于适应芯片小型化的发展需求。综上，该伪数字低压差线性稳压器解决了现有的低压差线性稳压器瞬态响应较差的问题，提升了伪数字低压差线性稳压器的瞬态响应性能和在低电源电压下的工作性能，简化了电路结构以及减小了芯片面积。
在上述各技术方案的基础上，NMOS晶体管MP为一体式NMOS晶体管。由于一体式NMOS晶体管精度的限制，当整个电路稳定之后伪数字低压差线性稳压器的输出端VOUT输出电压将会围绕参考电压等幅震荡，幅度为一体式NMOS晶体管的最小精度。
在上述各技术方案的基础上，继续参见图1，该伪数字低压差线性稳压器还包括输出电容COUT。输出电容COUT的第一端与伪数字低压差线性稳压器的输出端VOUT电连接，输出电容COUT的第二端与接地线电连接，以实现对输出电压的滤波作用。
在上述各技术方案的基础上，该伪数字低压差线性稳压器还包括带隙电压基准源，带隙电压基准源的输出端与数字比较器10的第二输入端12电连接，作为输出电压的参考基准，从而为伪数字低压差线性稳压器提供稳定且温度系数小的电压基准。
图2为本发明实施例提供的另一种伪数字低压差线性稳压器的电路图。参见图2，在上述各技术方案的基础上，该栅极电平调节器30还包括：第一反相器INV、第一电阻R1、第一电容Cc、第一晶体管M1和第二电阻R2。第一电阻R1串联连接于栅极电平调节器30的输入端31和输出端33之间。第一电容Cc的第一端与栅极电平调节器30的输出端33电连接，第一电容Cc的第二端与接地线电连接。第一反相器INV的输入端与栅极电平调节器30的控制端32电连接，第一反相器INV的输出端与第一晶体管M1的栅极电连接。第一晶体管M1的源极与接地线电连接。第二电阻R2串联连接于第一晶体管M1的栅极和栅极电平调节器30的输出端33之间。该栅极电平调节器30的工作原理为，当输出端VOUT输出的电压低于参考电压信号线VREF上的参考电压时，栅极电平调节器30的控制端32接收数字比较器10的输出端14输出的高电平信号，第一反相器INV输出低电平信号，第一晶体管M1截止，电荷泵20的输出端24向NMOS晶体管MP的栅极输出电荷。当输出端VOUT输出的电压高于参考电压信号线VREF上的参考电压时，栅极电平调节器30的控制端32接收数字比较器10的输出端14输出的低电平信号，第一反相器INV输出高电平信号，第一晶体管M1导通，泄放电荷泵20的输出端24输出的过多的电荷。从而调整NMOS晶体管MP的栅极电压，降低伪数字低压差线性稳压器的输出端VOUT的电压纹波，提高电压质量。该栅极电平调节器30使得将数字比较器10输出的数字结果转换成模拟信号来驱动NMOS晶体管MP的栅极，增强了输出端VOUT的电压精度和负载范围。以及第一反相器INV的尺寸较小，有利于适应芯片小型化的发展需求。
在上述技术方案中，由第一电阻R1和电容Cc的乘积决定的时间常数τ1，以及由第二电阻R2和电容Cc的乘积决定的时间常数τ2决定了伪数字低压差线性稳压器输出电压纹波的大小。时间常数τ1和τ2越大，输出电压纹波越小，但瞬态响应性能较差；时间常数τ1和τ2越小，输出电压纹波越大，但瞬态响应性能较好。在实际应用中可以根据需要调整第一电阻R1、第二电阻R2和电容Cc的值从而获得较为理想的输出电压波形。
图3为本发明实施例提供的一种数字比较器的电路图。参见图3，在上述各技术方案的基础上，数字比较器10还包括：比较电路15和锁存器16。比较电路15的第一输入端151作为数字比较器10的第一输入端，比较电路15的第二输入端152作为数字比较器10的第二输入端，锁存器16的输出端163作为数字比较器10的输出端。比较电路15的第一输出端153和锁存器16的第一输入端161电连接，比较电路15的第二输出端154和锁存器16的第二输入端162电连接。比较电路15还包括：第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12。第二晶体管M2的控制端和比较电路15的第一输入端151电连接。第三晶体管M3的控制端和比较电路15的第二输入端152电连接。第四晶体管M4的第一端、第五晶体管M5的第一端、第六晶体管M6的第一端、第七晶体管M7的第一端、第八晶体管M8的第一端和第九晶体管M9的第一端分别和电源电压信号线VDD电连接。第四晶体管M4的控制端、第五晶体管M5的控制端、第八晶体管M8的控制端、第九晶体管M9的控制端和第十晶体管M10的控制端分别与第一时钟信号线CLK1电连接。第二晶体管M2的第二端和第三晶体管M3的第二端分别与第十晶体管M10的第一端电连接。第十晶体管M10的第二端与接地线电连接。第四晶体管M4的第二端和第十一晶体管M11的第二端分别与第二晶体管M2的第一端电连接。第九晶体管M9的第二端和第十二晶体管M12的第二端分别与第三晶体管M3的第一端电连接。第十一晶体管M11的第一端、第五晶体管M5的第二端、第六晶体管M6的第二端、第七晶体管M7的控制端和第十二晶体管M12的控制端分别与比较电路15的第一输出端153电连接。第十二晶体管M12的第一端、第七晶体管M7的第二端、第八晶体管M8的第二端、第六晶体管M6的控制端和第十一晶体管M11的控制端分别与比较电路15的第二输出端154电连接。该数字比较器10为时钟驱动型数字比较器，在每个第一时钟信号线CLK1的时钟信号上升沿来临时完成比较并储存结果直至下一个时钟信号上升沿来临。
在上述各技术方案的基础上，继续参见图3，第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12均为中等阈值晶体管，提高了伪数字低压差线性稳压器在低压工作时的性能。
图4为本发明实施例提供的一种电荷泵的电路图。参见图4，在上述各技术方案的基础上，电荷泵20还包括：第一与非门NA1、第二与非门NA2、第二反相器INV2、第三反相器INV3、第四反相器INV4、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18和第二电容C2。第一与非门NA1的第一输入端和第二与非门NA2的第一输入端分别与电荷泵20的第一门控端21电连接，第二与非门NA2的第二输入端和第二反相器INV2的输出端电连接，第一与非门NA1的第二输入端和第二反相器INV2的输入端分别与电荷泵20的第二门控端23电连接。第一与非门NA1的输出端和第三反相器INV3的输入端电连接。第二与非门NA2的输出端和第四反相器INV4的输入端电连接。第十三晶体管M13的控制端和第三反相器INV3的输出端电连接。第十四晶体管M14的控制端和第四反相器INV4的输出端电连接。第十三晶体管M13的第一端、第十三晶体管M13的第二端、第十六晶体管M16的控制端、第十八晶体管M18的第一端和第十七晶体管M17的控制端分别与第十五晶体管M15的第二端电连接。第十四晶体管M14的第一端、第十四晶体管M14的第二端、第十五晶体管M15的控制端、第十七晶体管M17的第一端和第十八晶体管M18的控制端分别与第十六晶体管M16的第二端电连接。第十五晶体管M15的第一端和第十六晶体管M16的第一端分别与电荷泵20的电源输入端22电连接。第十七晶体管M17的第二端和第十八晶体管M18的第二端分别与电荷泵20的输出端24电连接。第二电容C2的第一端和电荷泵20的输出端电连接，第二电容C2的第二端和接地线电连接。该电荷泵20为2倍交叉耦合型电荷泵，2倍交叉耦合型电荷泵设计简单，能被数字比较器10的输出信号控制且能驱动后续的栅极电平调节器30。其中，第一与非门NA1、第二与非门NA2和第二反相器INV2构成时钟门控电路25，电荷泵20的工作频率由输入到电荷泵20的时钟信号控制。
在上述技术方案中，继续参见图4，由于电荷泵20的负载为栅极电平调节器30，所以电荷泵20不需要提供很大的电流，故电荷泵20的两个飞跨电容(即第十三晶体管M13和第十四晶体管M14)可以比较小，但是由于寄生电容会引起电荷泵20输出电压误差，飞跨电容的容值在选取时应保证输出电压在低电源电压的情况下仍然接近2倍的电源电压。
在上述各技术方案的基础上，第一时钟信号线CLK1上的第一时钟的频率大于第二时钟信号线CLK2上的第二时钟的频率。其中，第一时钟信号线CLK1上的时钟信号的频率决定了数字比较器10的比较频率。第二时钟信号线CLK2上的时钟信号的频率决定了电荷泵20提供电荷的频率。数字比较器10的比较频率和电荷泵20提供电荷的频率越高，伪数字低压差线性稳压器的功耗越大。设置第一时钟信号线CLK1上的第一时钟的频率大于第二时钟信号线CLK2上的第二时钟的频率以在提升伪数字低压差线性稳压器的瞬态响应性能的同时，降低其功耗。
图5为本发明实施例提供的一种伪数字低压差线性稳压器的稳态输出波形图，其中该伪数字低压差线性稳压器的负载为10nA。图6为本发明实施例提供的另一种伪数字低压差线性稳压器的稳态输出波形图，其中该伪数字低压差线性稳压器的负载为100mA。图7为本发明实例提供的一种伪数字低压差线性稳压器的瞬态响应波形图：图7上半部分为输出端的瞬态响应波形；图7下半部分为在这种瞬态响应下对应的负载电流变化。其中，该伪数字低压差线性稳压器的负载变化为10mA–100mA，边缘时间为1us。图8为本发明实例提供的另一种伪数字低压差线性稳压器的瞬态响应波形图：图8上半部分为输出端的瞬态响应波形；图8下半部分为在这种瞬态响应下对应的负载电流变化。其中，该伪数字低压差线性稳压器的负载变化为50mA–100mA，边缘时间为150ns。
本发明实施例还提供了一种电源管理芯片。该电源管理芯片包括本发明任意实施例所提供的伪数字低压差线性稳压器。
本实施例提供的电源管理芯片，采用NMOS晶体管作为调整管，NMOS晶体管具有快速瞬态响应的特性，能够对电源电压信号的变化做出快速的响应，且能够避免在输出端产生毛刺，提升了伪数字低压差线性稳压器的瞬态性能。以及，本实施例的技术方案，通过采用电荷泵，有利于在重负载情况下，抬升NMOS晶体管的栅极电压，即提高了NMOS晶体管的栅极电平的电平调整范围，进而使伪数字低压差线性稳压器可以在低电源电压下工作，维持输出端的电压，保证了输出端电压的低压差。另外，NMOS晶体管和数字比较器的尺寸较小，采用NMOS晶体管和数字比较器减小了伪数字低压差线性稳压器的尺寸，有利于适应芯片小型化的发展需求。综上，该伪数字低压差线性稳压器解决了现有的低压差线性稳压器瞬态响应较差的问题，提升了伪数字低压差线性稳压器的瞬态响应性能和在低电源电压下的工作性能，简化了电路结构以及减小了电源管理芯片的面积。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种伪数字低压差线性稳压器，其特征在于，包括：
NMOS晶体管，所述NMOS晶体管的漏极与电源电压信号线电连接，所述NMOS晶体管的源极与所述伪数字低压差线性稳压器的输出端电连接；
数字比较器，所述数字比较器的第一输入端与所述伪数字低压差线性稳压器的输出端电连接，所述数字比较器的第二输入端与参考电压信号线电连接，所述数字比较器的时钟控制端与第一时钟信号线电连接；
电荷泵，所述电荷泵的第一门控端与所述数字比较器的输出端电连接，所述电荷泵的电源输入端与所述电源电压信号线电连接，所述电荷泵的第二门控端与第二时钟信号线电连接；
栅极电平调节器，所述栅极电平调节器的输入端与所述电荷泵的输出端电连接，所述栅极电平调节器的控制端与所述数字比较器的输出端电连接，所述栅极电平调节器的输出端与所述NMOS晶体管的栅极电连接，所述栅极电平调节器用于调节所述NMOS晶体管的栅极电平。
2.根据权利要求1所述的伪数字低压差线性稳压器，其特征在于，所述栅极电平调节器还包括：第一反相器、第一电阻、第一电容、第一晶体管和第二电阻；
所述第一电阻串联连接于所述栅极电平调节器的输入端和输出端之间；
所述第一电容的第一端与所述栅极电平调节器的输出端电连接，所述第一电容的第二端与接地线电连接；
所述第一反相器的输入端与所述栅极电平调节器的控制端电连接，所述第一反相器的输出端与所述第一晶体管的栅极电连接；
所述第一晶体管的源极与所述接地线电连接；
所述第二电阻串联连接于所述第一晶体管的栅极和所述栅极电平调节器的输出端之间。
3.根据权利要求1所述的伪数字低压差线性稳压器，其特征在于，所述数字比较器的第一输入端为反相输入端，所述数字比较器的第二输入端为正相输入端。
4.根据权利要求1所述的伪数字低压差线性稳压器，其特征在于，所述数字比较器还包括：比较电路和锁存器；
所述比较电路的第一输入端作为所述数字比较器的第一输入端，所述比较电路的第二输入端作为所述数字比较器的第二输入端，所述锁存器的输出端作为所述数字比较器的输出端；所述比较电路的第一输出端和所述锁存器的第一输入端电连接，所述比较电路的第二输出端和所述锁存器的第二输入端电连接；
所述比较电路还包括：第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；
所述第二晶体管的控制端和所述比较电路的第一输入端电连接；
所述第三晶体管的控制端和所述比较电路的第二输入端电连接；
所述第四晶体管的第一端、所述第五晶体管的第一端、所述第六晶体管的第一端、所述第七晶体管的第一端、所述第八晶体管的第一端和所述第九晶体管的第一端分别和所述电源电压信号线电连接；
所述第四晶体管的控制端、所述第五晶体管的控制端、所述第八晶体管的控制端、所述第九晶体管的控制端和所述第十晶体管的控制端分别与所述第一时钟信号线电连接；
所述第二晶体管的第二端和所述第三晶体管的第二端分别与所述第十晶体管的第一端电连接；所述第十晶体管的第二端与接地线电连接；
所述第四晶体管的第二端和所述第十一晶体管的第二端分别与所述第二晶体管的第一端电连接；
所述第九晶体管的第二端和所述第十二晶体管的第二端分别与所述第三晶体管的第一端电连接；
所述第十一晶体管的第一端、所述第五晶体管的第二端、所述第六晶体管的第二端、所述第七晶体管的控制端和所述第十二晶体管的控制端分别与所述比较电路的第一输出端电连接；
所述第十二晶体管的第一端、所述第七晶体管的第二端、所述第八晶体管的第二端、所述第六晶体管的控制端和所述第十一晶体管的控制端分别与所述比较电路的第二输出端电连接。
5.根据权利要求4所述的伪数字低压差线性稳压器，其特征在于，所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管和所述第十二晶体管均为中等阈值晶体管。
6.根据权利要求1所述的伪数字低压差线性稳压器，其特征在于，所述电荷泵还包括：第一与非门、第二与非门、第二反相器、第三反相器、第四反相器、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管和第二电容；
所述第一与非门的第一输入端和所述第二与非门的第一输入端分别与所述电荷泵的第一门控端电连接，所述第二与非门的第二输入端和所述第二反相器的输出端电连接，所述第一与非门的第二输入端和所述第二反相器的输入端分别与所述电荷泵的第二门控端电连接；
所述第一与非门的输出端和所述第三反相器的输入端电连接；所述第二与非门的输出端和所述第四反相器的输入端电连接；
所述第十三晶体管的控制端和所述第三反相器的输出端电连接；
所述第十四晶体管的控制端和所述第四反相器的输出端电连接；
所述第十三晶体管的第一端、所述第十三晶体管的第二端、所述第十六晶体管的控制端、所述第十八晶体管的第一端和所述第十七晶体管的控制端分别与所述第十五晶体管的第二端电连接；
所述第十四晶体管的第一端、所述第十四晶体管的第二端、所述第十五晶体管的控制端、所述第十七晶体管的第一端和所述第十八晶体管的控制端分别与所述第十六晶体管的第二端电连接；
所述第十五晶体管的第一端和所述第十六晶体管的第一端分别与所述电荷泵的电源输入端电连接；
所述第十七晶体管的第二端和所述第十八晶体管的第二端分别与所述电荷泵的输出端电连接；
所述第二电容的第一端和所述电荷泵的输出端电连接，所述第二电容的第二端和接地线电连接。
7.根据权利要求1所述的伪数字低压差线性稳压器，其特征在于，所述第一时钟信号线上的第一时钟的频率大于所述第二时钟信号线上的第二时钟的频率。
8.根据权利要求1所述的伪数字低压差线性稳压器，其特征在于，还包括：输出电容；
所述输出电容的第一端与所述伪数字低压差线性稳压器的输出端电连接，所述输出电容的第二端与接地线电连接。
9.根据权利要求1所述的伪数字低压差线性稳压器，其特征在于，还包括带隙电压基准源，所述带隙电压基准源的输出端与所述数字比较器的第二输入端电连接，作为输出电压的参考基准。
10.一种电源管理芯片，其特征在于，包括：如权利要求1-9任一项所述的伪数字低压差线性稳压器。
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Denomination of invention: A pseudo digital low dropout linear regulator and power management chip

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License type: Common License

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