KR20240035240A - 반도체 패키지 - Google Patents

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KR20240035240A
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김영득
최미나
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은, 제1 기판; 상기 제1 기판 상에 배치되고, 적어도 하나의 칩을 포함하는 제1 칩 구조체; 상기 제1 칩 구조체 상에 배치되고, 상기 제1 칩 구조체를 향하는 하면 및 상기 하면에 반대되는 상면을 갖는 방열판 및, 상기 방열판의 상면 상에 씨드 금속층이 형성된 방열 부재; 및 상기 씨드 금속층 상에 형성된 금속 열적 계면 물질(Metal thermal interfacial material : Metal TIM)을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는, 개선된 열 특성을 갖는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화 되고 있다. 전자기기의 소형화 및 경량화에 따라, 그에 사용되는 반도체 패키지 역시 소형화 및 경량화 되고 있고, 또한 반도체 패키지는 고성능 및 대용량과 함께 높은 신뢰성이 요구되고 있다. 이러한 반도체 패키지가 고성능 및 고용량화 됨에 따라, 반도체 패키지의 소모 전력의 증가하고 있다. 이에 따라, 반도체 패키지의 사이즈/성능에 대응한 반도체 패키지의 방열 특성에 대한 중요도가 더욱 높아지고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 방열 특성이 향상된 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
본 발명은 기술적 과제를 이루기 위하여, 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 본 발명의 기술적 사상은, 제1 기판; 상기 제1 기판 상에 배치되고, 적어도 하나의 칩을 포함하는 제1 칩 구조체; 상기 제1 칩 구조체 상에 배치되고, 상기 제1 칩 구조체를 향하는 하면 및 상기 하면에 반대되는 상면을 갖는 방열판 및, 상기 방열판의 상면 상에 씨드 금속층이 형성된 방열 부재; 및 상기 씨드 금속층 상에 형성된 금속 열적 계면 물질(Metal thermal interfacial material : Metal TIM)을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 패키지는, 제1 기판; 기 제1 기판 상에서 제1 수평 방향으로 배치된 제1 칩 구조체 및 제2 칩 구조체; 상기 제1 칩 구조체 및 제2 칩 구조체 상에 배치되고, 상기 제1 칩 구조체 및 제2 칩 구조체를 향하는 하면 및 상기 하면과 반대되는 상면을 갖는 방열판, 및 상기 방열판의 상면 상에 형성된 씨드 금속층을 포함하는 방열 부재; 및 기 씨드 금속층 상에 형성된 Metal TIM을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상의 인터포저 기판; 상기 인터포저 기판 상에 실장되고 적어도 하나의 칩을 포함하는 제1 칩 구조체; 상기 인터포저 기판 상에 실장되고, 상기 제1 칩 구조체로부터 제1 수평 방향으로 이격된 제2 칩 구조체; 상기 제1 칩 구조체 및 제2 칩 구조체 상에 배치되고, 상기 제1 칩 구조체 및 제2 칩 구조체를 향하는 하면 및 상기 하면과 반대되는 상면을 갖는 방열판, 및 상기 방열판의 상면 상에 형성된 씨드 금속층을 포함하는 방열 부재; 상기 제1 칩 구조체 및 상기 방열 부재 사이에 위치하고, 상기 제1 칩 구조체와 상기 방열 부재를 접착하도록 구성된 제1 접착층; 및 상기 씨드 금속층 상에 형성된 Metal TIM;을 포함하고, 상기 제1 칩 구조체 및 제2 칩 구조체 중 하나는 로직 칩을 포함하고, 상기 제1 칩 구조체 및 제2 칩 구조체 중 다른 하나는 수직 방향으로 적층된 복수의 메모리 칩들을 포함하는 HBM 패키지를 포함하며, 상기 씨드 금속층은 Metal TIM을 형성하기 위한 씨드 금속을 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 반도체 패키지는, 방열판 및 방열판의 상면에 형성된 씨드 금속층을 포함하는 방열 부재를 포함할 수 있다. 이에 따라, 씨드 금속층 상에 Metal TIM을 형성하여 반도체 패키지 내부에서 발생한 열을 효과적으로 외부에 방출할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지의 방열 부재를 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 제1 기판(100), 제1 외부 연결 단자(160), 제1 칩 구조체(200), 제1 접착층(310), 방열 부재(300), 및 금속 열적 계면 물질(370, Metal Thermal Interfacial Material : Metal TIM)을 포함할 수 있다.
제1 기판(100)은 제1 칩 구조체(200)의 하부에 배치되고, 제1 칩 구조체(200)와 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 제1 기판(100)은 예컨대, 세라믹 기판, PCB, 유기 기판, 인터포저 기판 등을 기반으로 형성될 수 있다. 또한, 일부 실시예들에 있어서, 제1 기판(100)은 재배선 구조를 포함할 수 있다.
제1 외부 연결 단자(160)는 제1 기판(100)의 하면 상에 위치할 수 있다. 제1 외부 연결 단자(160)는 외부 기기, 예를 들어 마더 보드, PCB, 패키지 기판 등과 전기적으로 연결될 수 있다. 제1 외부 연결 단자(160)는 제1 기판(100)의 하면에 부착된 기판 패드를 통해 제1 기판(100) 내에 형성된 배선 패턴들과 전기적으로 연결될 수 있다. 제1 외부 연결 단자(160)는 반도체 패키지(10)와 반도체 패키지(10)가 실장되는 외부 기기 사이를 전기적 및 물리적으로 연결할 수 있다. 제1 외부 연결 단자(160)는 도전성 물질, 예를 들어 솔더(solder), 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
제1 칩 구조체(200)는 제1 기판(100)의 상면 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 제1 칩 구조체(200)는 마이크로 범프와 같은 제1 범프 구조체(230)를 통해 제1 기판(100) 상에 플립 칩(flip chip) 방식으로 실장될 수 있다.
제1 범프 구조체(230)는 도전성 물질, 예를 들어 솔더(solder), 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 칩 구조체(200)와 제1 기판(100) 사이에는 제1 범프 구조체(230)를 감싸는 언더필 물질층(235)이 배치될 수 있다. 언더필 물질층(235)은, 예를 들어 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 그러나, 일부 예시적인 실시예들에서, 제1 몰딩 부재(250, 도 3 참조) 또는 제2 몰딩 부재(150, 도 4 참조)가 몰디드 언더필(molded under-fill) 공정을 통해 제1 칩 구조체(200)와 제1 기판(100) 사이의 틈으로 직접 채워질 수도 있다. 이 경우, 언더필 물질층(235)은 생략될 수 있다.
제1 칩 구조체(200)는 적어도 하나의 반도체 칩을 포함할 수 있다. 예컨대, 상기 반도체 칩은 로직 반도체 칩 또는 메모리 반도체 칩을 포함할 수 있다. 상기 로직 반도체 칩은 예를 들어, 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphic processing unit, GPU), 또는 어플리케이션 프로세서(application processor, AP)와 같은 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다. 상기 메모리 반도체 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다.
제1 칩 구조체(200)는 일 방향으로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이하 도면들에서, X축 방향 및 Y축 방향은 제1 칩 구조체(200)의 상면 또는 하면의 표면에 평행한 방향을 나타내며, X축 방향 및 Y축 방향은 서로 수직한 방향일 수 있다. Z축 방향은 제1 칩 구조체(200)의 상면 또는 하면의 표면에 수직한 방향을 나타낼 수 있다. 다시 말해, Z축 방향은 X-Y 평면에 수직한 방향일 수 있다. 또한, 이하 도면들에서 제1 수평 방향, 제2 수평 방향, 및 수직 방향은 다음과 같이 이해될 수 있다. 제1 수평 방향은 X축 방향으로 이해될 수 있고, 제2 수평 방향은 Y축 방향으로 이해될 수 있으며, 수직 방향은 Z축 방향으로 이해될 수 있다.
예시적인 실시예들에 따르면, 제1 칩 구조체(200)는 수직 방향(Z)으로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이에 관해서는 도 3을 참조하여 자세히 설명하도록 한다.
방열 부재(300)는 제1 칩 구조체(200) 상에 배치될 수 있다. 방열 부재(300)는 제1 접착층(310)을 통해 제1 칩 구조체(200) 상에 접착될 수 있다.
제1 접착층(310)은 제1 칩 구조체(200) 및 방열 부재(300) 사이에 위치할 수 있다. 예시적인 실시예들에 따르면, 제1 접착층(310)은 제1 칩 구조체(200) 및 방열 부재(300)를 접착하도록 구성된 층일 수 있다. 제1 접착층(310)은 자체적으로 접착 특성이 있는 필름일 수 있다. 예를 들어, 제1 접착층(310)은 양면 접착 필름일 수 있다. 예시적인 실시예들에 따르면, 제1 접착층(310)은 테이프 형태의 물질 층, 액상 코팅 경화 물질 층, 또는 이들의 조합일 수 있다. 또한, 제1 접착층(310)은 써멀 세팅 구조체(thermal setting structure), 써멀 플라스틱(thermal plastic), 유브이 큐어 물질(UV cure material), 또는 이들의 조합을 포함일 수 있다. 제1 접착층(310)은 다이 어태치 필름(Die attach film, DAF) 또는 NCF(Non-Conductive film)로 지칭될 수 있다.
방열 부재(300)는 방열판(330) 및 씨드 금속층(350)을 포함할 수 있다. 방열판(330)은 제1 칩 구조체(200)를 향하는 하면 및 상기 하면에 반대되는 상면을 갖고, 방열판(330)의 하면은 제1 접착층(310)에 부착될 수 있다. 방열판(330)은 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)를 포함할 수 있다. 예시적인 실시예들에서, 방열판(330)은 금속 재질로 된 평판 또는 입체일 수 있다. 방열판(330)은 예를 들면, 구리(copper), 구리 합금(copper alloy), 알루미늄(aluminum), 알루미늄 합금(aluminum alloy), 스틸(steel), 스테인레스 스틸(stainless steel) 및 이들의 조합으로 이루어진 고열전도성 물질로 이루어진 그룹에서 선택된 어느 하나의 물질로 이루어질 수 있다.
씨드 금속층(350)은 방열판(330)의 상면 상에 형성될 수 있다. 씨드 금속층(350)은 Metal TIM을 형성하기 위한 씨드 금속을 포함할 수 있다. 씨드 금속층(350)은 차후의 Metal TIM(370) 형성을 위한 전기 도금(electroplating) 공정에서 이용될 수 있다. 씨드 금속층(350)의 구성에 대해서는, 도 2를 참조하여 자세히 설명하도록 한다.
예시적인 실시예들에 따르면, 제1 접착층(310)과 방열 부재(300)의 수직 방향(Z)에 따른 두께의 합은 100㎛ 내지 150㎛ 범위에 있을 수 있으나 이에 한정되는 것은 아니다.
Metal TIM(370)은 씨드 금속층(350) 상에 형성될 수 있다. Metal TIM(370)은 방열 부재(300) 및 냉각 시스템(600) 사이에 위치하여, 방열 부재(300) 및 냉각 시스템(600)을 부착시킬 수 있다. 냉각 시스템(600)은 반도체 패키지(10) 내에서 발생한 열을 외부로 배출하는 경로를 제공하도록 구성될 수 있다. 예시적인 실시예들에 따르면, 냉각 시스템(600)은 팬(Fan)을 이용한 대류 방식, 수냉각 장치를 이용한 전도 방식, 히트 싱크(heat sink)를 이용하여 외부 접촉 면적을 늘리는 방식 등을 사용하여 반도체 패키지(10)를 냉각시킬 수 있으나 이에 한정되는 것은 아니며, 반도체 패키지(10)를 냉각할 수 있는 방식이면 족하다.
예시적인 실시예들에 따르면, Metal TIM(370)의 열전도도는 50W/mK 내지 100W/mK 범위에 있을 수 있다. Metal TIM(370)은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다.
도 2는 도 1의 반도체 패키지의 방열 부재를 설명하기 위한 단면도이다.
도 2를 참조하면, 방열 부재(300)는 방열판(330) 및 씨드 금속층(350)을 포함할 수 있다. 방열판(330)은 도 1을 참조하여 설명한 바와 실질적으로 동일하거나 유사할 수 있으므로, 중복된 내용은 생략하고 차이점 위주로 설명하도록 한다.
씨드 금속층(350)은 방열판(330)의 상면 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 씨드 금속층(350)은 3개의 층(layer)을 포함할 수 있다. 상기 층은 제1 층(351), 제2 층(353), 및 제3 층(355)을 포함할 수 있으며, 제1 층(351)은 방열판(330)의 상면 상에 배치되고, 제2 층(353)은 제1 층(351) 상에 적층되며, 제3 층(355)은 제2 층(353) 상에 적층될 수 있다. 즉, 씨드 금속층(350)은 수직 방향(Z)으로 적층된 3개의 층을 포함할 수 있다. 본 명세서의 도면들에서 씨드 금속층(350)을 3개의 층으로 도시하였으나, 이에 한정되는 것은 아니고, 씨드 금속층(350)은 Metal TIM(370)을 형성하기 위해 1개, 2개, 또는 4개 이상의 층을 포함할 수 있다.
씨드 금속층(350)은 다향한 메탈 물질 등으로 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 층(351)은 티타늄을 포함하고, 제2 층(353)은 니켈을 포함하며, 제3 층은 금을 포함할 수 있으나 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하여 설명한 본 발명의 반도체 패키지(10)는 제1 칩 구조체(200) 상에 방열 부재(300)가 제공될 수 있으며, 상기 방열 부재(300)는 방열판(330)의 상면 상에 씨드 금속층(350)이 형성된 상태로 제공될 수 있다. 따라서, 반도체 패키지(10)는 씨드 금속층(350)을 통해 방열 부재(300) 상에 Metal TIM(370)을 형성할 수 있다. Metal TIM(370)은 일반적인 TIM에 비해 10배 이상의 열전도도를 가지므로, Metal TIM(370)이 형성된 반도체 패키지(10)는 내부에서 발생한 열을 효율적으로 냉각 시스템(600)까지 배출할 수 있다.
또한, 씨드 금속층(350)이 형성된 방열 부재(300)는 제1 접착층(310)을 통해 간단하게 제1 칩 구조체(200) 상에 부착될 수 있다. 따라서, 별다른 공정 과정 없이 씨드 금속층(350)이 형성된 방열 부재(300)를 제1 칩 구조체(200) 상에 부착하여, 공정 과정을 단순화하면서 반도체 패키지(10) 내부에서 발생한 열을 효율적으로 배출할 수 있다.
뿐만 아니라, 방열 부재(300)의 방열판(330) 상에 씨드 금속층(350)이 형성됨에 따라, 씨드 금속층(350) 형성 과정에서 제1 칩 구조체(200)에 직접적인 힘(Force)이 가해지지 않고 결국, 제1 칩 구조체(200)에 손상이 발생하는 것을 방지하여 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 이하에서는 도 1의 반도체 패키지(10)와 도 3의 반도체 패키지(11)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 3을 참조하면, 반도체 패키지(11)는 제1 기판(100), 제1 칩 구조체(200), 제1 접착층(310), 방열 부재(300), 및 Metal TIM(370)을 포함할 수 있다. 제1 칩 구조체(200)는 수직 방향으로 적층된 복수의 반도체 칩들을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 반도체 칩들은 HBM(High Bandwidth Memory) DRAM 칩으로서, HBM 패키지에 이용되는 반도체 칩들일 수 있다. 예시적인 실시예들에 따르면, 제1 칩 구조체(200)는 베이스 칩(201), 및 베이스 칩(201) 상에 다수의 반도체 칩들(210)을 포함하고, 베이스 칩(201)과 반도체 칩들(210)은 내부에 관통 전극(220)을 포함할 수 있다. 한편, 반도체 칩들(210) 중 최상부의 적층된 반도체 칩인 탑층 반도체 칩(211)은 관통 전극(220)을 포함하지 않을 수 있다.
예시적인 실시예들에 따르면, 베이스 칩(201)은 로직 소자들을 포함할 수 있다. 그에 따라, 베이스 칩(201)은 로직 칩일 수 있다. 이러한 베이스 칩(201)은 반도체 칩들(210)의 하부에 배치되어, 반도체 칩들(210)의 신호를 통합하여 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 반도체 칩들(210)로 전달할 수 있다. 그에 따라, 베이스 칩(201)은 버퍼 칩 또는 컨트롤 칩으로 언급될 수 있다. 한편, 반도체 칩들(210)은 다수의 메모리 소자들, 예컨대 DRAM 소자들을 포함할 수 있다. 반도체 칩들(210)은 메모리 칩 또는 코어 칩으로 언급될 수 있다.
반도체 칩들(210)은 패드투패드(pad-to-pad) 본딩, 본딩 부재를 이용한 본딩, 또는 ACF(Anisotropic Conductive Film)를 이용한 본딩 등을 통해 베이스 칩(201) 상에 적층될 수 있다. 예시적인 실시예들에 따르면, 반도체 칩들(210)은 제2 범프 구조체(240)를 통해 베이스 칩(201) 또는 바로 하부에 위치하는 반도체 칩(210) 상에 플립 칩 방식으로 실장될 수 있다. 예시적인 실시예들에 따르면, 베이스 칩(201)과 반도체 칩(210) 사이, 반도체 칩들(210) 사이에는 제2 범프 구조체(240)를 감싸는 언더필 물질층이 배치될 수 있다. 언더필 물질층은, 예를 들어 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 그러나, 일부 예시적인 실시예들에서, 제1 몰딩 부재(250)가 몰디드 언더필(molded under-fill) 공정을 통해 베이스 칩(201)과 반도체 칩(210) 사이, 또는 반도체 칩들(210) 사이의 틈으로 직접 채워질 수도 있다. 이 경우, 언더필 물질층은 생략될 수 있다.
베이스 칩(201)의 하면 상에 배치된 제1 범프 구조체(230)는 베이스 칩(201) 내에 형성된 관통 전극(220)과 전기적으로 연결될 수 있다. 또한, 반도체 칩들(210) 내에 형성된 관통 전극(220)은 제2 범프 구조체(240)와 전기적으로 연결될 수 있다. 관통 전극(220)은 베이스 칩(201) 및 반도체 칩들(210) 각각을 관통할 수 있다. 관통 전극(220)은 수직 방향(Z)으로 연장될 수 있다. 관통 전극(220)은 수직 방향에 따른 레벨이 증가할수록 수평 방향 폭이 감소하거나 증가하는 테이퍼드(tapered)한 형상을 가질 수 있다. 관통 전극(220)의 적어도 일부는 기둥 형상일 수 있다. 관통 전극(220)은 실리콘 관통 전극(through silicon via, TSV)일 수 있다.
제1 칩 구조체(200)는 베이스 칩(201) 및 반도체 칩들(210)을 감싸는 제1 몰딩 부재(250)를 더 포함할 수 있다. 베이스 칩(201) 상의 반도체 칩들(210)은 제1 몰딩 부재(250)에 의해 밀봉될 수 있다. 다만, 도 3에 도시된 바와 같이, 반도체 칩들(210) 중 최상단에 적층된 탑층 반도체 칩(211)은 제1 몰딩 부재(250)에 의해 덮히지 않을 수 있다. 그러나 다른 실시예들에서, 탑층 반도체 칩(211)은 제1 몰딩 부재(250)에 의해 덮힐 수도 있다.
예시적인 실시예들에 따르면, 제1 몰딩 부재(250)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT 등으로부터 형성될 수 있으나 이에 한정되는 것은 아니며, 제1 몰딩 부재(250)는 EMC와 같은 몰딩 물질이나 PIE(photoimagable encapsulant)와 같은 감광성 재료로부터 형성될 수 있다. 일부 실시 예에서, 제1 몰딩 부재(250)의 일부분은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막과 같은 절연성 물질로 이루어질 수 있다.
예시적인 실시예들에 따르면, 탑층 반도체 칩(211)은 50㎛ 내지 100㎛ 범위의 수직 방향 두께를 갖을 수 있다. 즉 탑층 반도체 칩(211)의 수직 방향 두께는 50㎛ 내지 100㎛ 범위에 있을 수 있다. 예시적인 실시예들에 따르면, 탑층 반도체 칩(211), 제1 접착층(310), 및 방열 부재(300)의 수직 방향 두께의 합은 150㎛ 내지 200㎛ 범위에 있을 수 있다.
도 3에서는 적층된 반도체 칩들(210)이 5개로 예시되었으나 이에 한정되는 것은 아니며, 제1 칩 구조체(200)는 1개 내지 4개, 또는 6개 이상의 반도체 칩들(210)을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 이하에서는 도 1의 반도체 패키지(10)와 도 4의 반도체 패키지(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 4를 참조하면, 반도체 패키지(20)는 패키지 기판(500), 제2 외부 연결 단자(510), 제1 기판(100), 제1 외부 연결 단자(160), 제1 칩 구조체(200), 제2 칩 구조체(400), 제2 몰딩 부재(150), 제1 접착층(310), 방열 부재(300), 및 Metal TIM(370)을 포함할 수 있다.
패키지 기판(500)은 상부에 제1 기판(100)이 실장되는 지지 기판으로서, 내부에 적어도 한 층의 배선을 포함할 수 있다. 배선이 다중층으로 형성된 경우에, 다른 층의 배선들은 비아를 통해 서로 연결될 수 있다. 일부 실시예들에서, 패키지 기판(500)은 상면 및 하면 상의 패드들을 바로 연결하는 관통 전극을 포함할 수도 있다. 도시하지 않았지만, 패키지 기판(500)의 상면과 하면 상에는 솔더 레지스트 등의 보호층들이 형성될 수 있다. 패키지 기판(500)의 기판 패드들은 배선층의 배선들에 연결되고 보호층으로부터 노출될 수 있다.
제2 외부 연결 단자(510)는 패키지 기판(500)의 하면 상에 위치할 수 있다. 제2 외부 연결 단자(510)는 외부 기기, 예를 들어 마더 보드와 전기적으로 연결될 수 있다. 제2 외부 연결 단자(510)는 패키지 기판(500)과 전기적으로 연결될 수 있다. 제2 외부 연결 단자(510)는 패키지 기판(500)의 하면에 부착된 기판 패드를 통해 패키지 기판(500) 내에 형성된 배선 패턴들과 전기적으로 연결될 수 있다. 제2 외부 연결 단자(510)는 반도체 패키지(20)와 반도체 패키지(20)가 실장되는 외부 기기 사이를 전기적 및 물리적으로 연결할 수 있다.
제1 기판(100)은 패키지 기판(500) 상에 배치될 수 있다. 제1 기판(100)은 제1 외부 연결 단자(160)를 통해 패키지 기판(500)과 전기적으로 연결될 수 있다. 제1 기판(100)은 인터포저 기판을 포함할 수 있다. 제1 기판(100)은 2.5D 패키지 구조의 Si 인터포저 기판일 수 있다. 예시적인 실시예들에 따르면, 제1 기판(100)은 제1 칩 구조체(200) 및 제2 칩 구조체(400)를 전기적으로 연결시킬 수 있으며, 제1 칩 구조체(200) 및 제2 칩 구조체(400)는 제1 기판(100)을 통해 패키지 기판(500)과 전기적으로 연결될 수 있다. 제1 기판(100)은 베이스층 및 상기 베이스층 상에 배치된 재배선 구조물을 포함할 수 있다. 제1 기판(100)은 상기 재배선 구조물 내에 형성된 재배선 패턴을 통해 제1 칩 구조체(200) 및 제2 칩 구조체(400)를 전기적으로 연결시킬 수 있다. 베이스층 내에는 관통 전극이 형성되는데, 상기 관통 전극은 상기 재배선 구조물의 재배선 패턴과 전기적으로 연결될 수 있다. 따라서, 제1 기판(100)은 베이스층 내에 형성된 관통 전극을 통해 제1 칩 구조체(200) 및 제2 칩 구조체(400)를 패키지 기판(500)과 전기적으로 연결시킬 수 있다.
제1 칩 구조체(200)는 및 제2 칩 구조체(400)는 제1 기판(100) 상에 실장되며 제1 기판(100) 상에서 제1 수평 방향(X)으로 배열될 수 있다. 즉 제1 칩 구조체(200) 및 제2 칩 구조체(400)는 제1 기판(100) 상에서 제1 수평 방향(X)에 따라 이격되어 배치될 수 있다.
제1 칩 구조체(200) 및 제2 칩 구조체(400)는 적어도 하나의 반도체 칩을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 칩 구조체(200) 및 제2 칩 구조체(400)는 수직 방향(Z)에 따라 적층된 복수의 반도체 칩들을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 칩 구조체(200) 및 제2 칩 구조체(400) 중 적어도 하나는 도 3을 참조하여 설명한 HBM 패키지를 포함할 수 있으며, 제1 칩 구조체(200) 및 제2 칩 구조체(400) 중 다른 하나는 로직 칩을 포함하는 ASIC 패키지를 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 칩 구조체(200)는 HBM 패키지를 포함하고, 제2 칩 구조체(400)는 ASIC 패키지를 포함할 수 있다. 도 4에서는, 제1 기판(100) 상에 3개의 칩 구조체가 실장된 것으로 예시되었으나, 이에 한정되는 것은 아니고, 2개 또는 4개 이상의 칩 구조체가 제1 기판(100) 상에 실장될 수 있다.
예시적인 실시예들에 따르면, 제2 칩 구조체(400)는 ASIC 패키지로, 제1 기판(100) 상에 중앙에 위치할 수 있다. 예시적인 실시예들에 따르면, 제2 칩 구조체(400)는 제3 범프 구조체(430)를 통해 제1 기판(100) 상에 플립 칩 방식으로 실장될 수 있다. 예시적인 실시예들에 따르면, 제2 칩 구조체(400)와 제1 기판(100) 사이에는 제3 범프 구조체(430)를 감싸는 언더필 물질층(435)이 배치될 수 있다. 그러나, 일부 실시예들에 있어서, 제2 몰딩 부재(150)가 몰디드 언더필(molded under-fill) 공정을 통해 제2 칩 구조체(400)와 제1 기판(100) 사이의 틈으로 직접 채워질 수도 있다. 이 경우, 언더필 물질층(435)은 생략될 수 있다. 제1 칩 구조체(200)는 제2 칩 구조체(400)를 사이에 두고 제1 수평 방향(X)으로 이격될 수 있다. 즉 제1 기판(100) 상에서 제1 수평 방향(X)에 따라, 제1 칩 구조체(200), 제2 칩 구조체(400), 제1 칩 구조체(200) 순으로 배치될 수 있다.
제2 몰딩 부재(150)는 제1 기판(100) 상에서 제1 칩 구조체(200) 및 제2 칩 구조체(400)를 둘러쌀 수 있다. 제2 몰딩 부재(150)는 제1 기판(100)의 상면을 덮고, 제1 칩 구조체(200) 및 제2 칩 구조체(400) 각각의 측벽을 덮을 수 있다. 예시적인 실시예들에 있어서, 제2 몰딩 부재(150)는 제1 칩 구조체(200) 및 제2 칩 구조체(400)의 측벽들을 덮되, 제1 칩 구조체(200) 및 제2 칩 구조체(400)의 상면들을 덮지 않을 수 있다. 제2 몰딩 부재(150)는 에폭시 수지와, 에폭시 수지에 함유된 무기 필러 및/또는 유기 필러를 포함할 수 있다. 예시적인 실시예들에서, 제2 몰딩 부재(150)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 칩 구조체(200) 및 제2 칩 구조체(400)의 상면은 동일한 수직 방향(Z) 레벨에 있을 수 있다. 즉, 제1 칩 구조체(200) 및 제2 칩 구조체(400)의 상면은 실질적으로 동일한 높이에 위치할 수 있다. 예시적인 실시예들에 따르면, 제2 몰딩 부재(150)의 상면은 제1 칩 구조체(200) 및 제2 칩 구조체(400)의 상면과 동일한 평면에 있을 수 있다.
제1 접착층(310)은 제1 칩 구조체(200), 제2 칩 구조체(400), 및 제2 몰딩 부재(150)의 상면 상에 배치될 수 있다. 일부 실시예들에 있어서, 제1 칩 구조체(200), 제2 칩 구조체(400), 및 제2 몰딩 부재(150)의 상면이 수직 방향(Z)에 따라 동일한 레벨에 위치하므로 제1 접착층(310)은 제1 수평 방향(X)에 따라 연장되는 형상일 수 있다. 제1 접착층(310)은 제1 칩 구조체(200), 제2 칩 구조체(400), 및 제2 몰딩 부재(150)의 상면 상에 일체로 형성될 수 있다.
방열 부재(300)는 제1 칩 구조체(200), 제2 칩 구조체(400), 및 제2 몰딩 부재(150) 상에 배치될 수 있다. 예시적인 실시예들에 따르면, 방열 부재(300)는 제1 접착층(310)에 의해 제1 칩 구조체(200), 제2 칩 구조체(400), 및 제2 몰딩 부재(150)의 상면 상에 부착될 수 있다.
일부 실시예들에 있어서, 제1 칩 구조체(200), 제2 칩 구조체(400), 및 제2 몰딩 부재(150)의 상면이 동일한 평면 상에 위치하므로, 방열 부재(300)는 제1 수평 방향(X)으로 연장되는 형상일 수 있다. 즉, 방열 부재(300)의 방열판(330)의 하면 및 상면은 실질적으로 평판일 수 있다.
방열 부재(300)는 방열판(330)의 상면 상에 형성된 씨드 금속층(350)을 포함할 수 있고, 상기 씨드 금속층(350)에 의해 씨드 금속층(350) 상에 Metal TIM(370)이 형성될 수 있다.
결국, 반도체 패키지(20)는 제1 칩 구조체(200), 제2 칩 구조체(400), 및 제2 몰딩 부재(150)의 상면에 제공된 방열 부재(300) 및 Metal TIM(370)를 통해 반도체 패키지(20) 내에서 발생한 열을 효율적으로 외부에 배출할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 이하에서는 도 4의 반도체 패키지(20)와 도 5의 반도체 패키지(21)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 5를 참조하면, 반도체 패키지(21)는 패키지 기판(500), 제2 외부 연결 단자(510), 제1 기판(100), 제1 외부 연결 단자(160), 제1 칩 구조체(200), 제2 칩 구조체(400), 제2 몰딩 부재(150), 제1 접착층(310), 방열 부재(300), 및 Metal TIM(370)을 포함할 수 있다.
제1 칩 구조체(200), 및 제2 칩 구조체(400)는 제1 기판(100) 상에서 제1 수평 방향(X)에 따라 배열될 수 있다. 예시적인 실시예들에 따르면, 제2 칩 구조체(400)의 상면은 제1 칩 구조체(200)의 상면보다 낮은 수직 레벨에 위치할 수 있다.
제1 접착층(310)은 제1 칩 구조체(200)의 상면 및 제2 칩 구조체(400)의 상면 각각에 위치할 수 있다. 따라서, 제1 칩 구조체(200)의 상면에 제공된 제1 접착층(310)과 제2 칩 구조체(400)의 상면에 제공된 제1 접착층(310)은 수직 방향(Z)에 따른 레벨이 다를 수 있다. 일부 실시예들에 있어서, 제1 칩 구조체(200)의 상면에 부착된 제1 접착층(310)의 수직 방향(Z)에 따른 레벨은 제2 칩 구조체(400)의 상면에 부착된 제1 접착층(310)의 수직 방향(Z)에 따른 레벨 보다 높을 수 있다.
방열 부재(300)는 방열판(330-1) 및 방열판(330-1)의 상면에 형성된 씨드 금속층(350)을 포함할 수 있다. 일부 실시예들에 있어서, 방열판(330-1)의 하면에는 돌출부(P)가 형성될 수 있다. 돌출부(P)는 제1 칩 구조체(200)와 제2 칩 구조체(400)의 수직 레벨에 따른 단차만큼 방열판(330-1)의 하면에서 돌출될 수 있다. 이에 따라, 방열판(330-1)의 상면이 평판의 형상을 지니면서, 방열판(330-1)의 하면이 제1 접착층(310)을 통해 제2 칩 구조체(400)의 상면에 부착될 수 있다.
방열판(330-1)의 하면에 형성된 돌출부(P)에 의해, 방열판(330-1)의 하면은 수직 방향(Z)으로 연장되는 제1 면(V1)을 포함할 수 있다. 상기 제1 면(V1)은 제1 몰딩 부재(250)의 측벽에 접촉할 수 있다
제2 몰딩 부재(150)는 제1 칩 구조체(200) 및 제2 칩 구조체(400)를 둘러쌀 수 있다. 일부 실시예들에 있어서, 제2 칩 구조체(400)의 측벽을 감싸는 제2 몰딩 부재(150)의 상면은, 제1 칩 구조체(200)의 측벽을 감싸는 제1 몰딩 부재(250)의 상면보다 낮은 수직 방향(Z) 레벨에 위치할 수 있다.
결국, 제1 칩 구조체(200) 및 제2 칩 구조체(400)의 상면이 수직 방향(Z)에 따라 서로 다른 레벨에 위치하더라도, 평판인 방열판(330-1)의 상면에 형성된 씨드 금속층(350)에 의해 일정 두께의 Metal TIM(370)이 형성될 수 있으며, 돌출부(P)를 포함하는 방열판(330-1)의 하면에 의해 방열 부재(300)가 제1 칩 구조체(200) 및 제2 칩 구조체(400) 상에 안정적으로 배치될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다. 이하에서는 도 4의 반도체 패키지(20)와 도 6의 반도체 패키지(22)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 6을 참조하면, 반도체 패키지(22)는 패키지 기판(500), 제2 외부 연결 단자(510), 제1 기판(100), 제1 외부 연결 단자(160), 제1 칩 구조체(200), 제2 칩 구조체(400), 제2 몰딩 부재(150), 제1 접착층(310), 방열 부재(300), 및 Metal TIM(370)을 포함할 수 있다.
제1 칩 구조체(200), 및 제2 칩 구조체(400)는 제1 기판(100) 상에서 제1 수평 방향(X)에 따라 배열될 수 있다. 예시적인 실시예들에 따르면, 제2 칩 구조체(400)의 상면은 제1 칩 구조체(200)의 상면보다 높은 수직 레벨에 위치할 수 있다.
제1 접착층(310)은 제1 칩 구조체(200)의 상면 및 제2 칩 구조체(400)의 상면 각각에 위치할 수 있다. 따라서, 제1 칩 구조체(200)의 상면에 제공된 제1 접착층(310)과 제2 칩 구조체(400)의 상면에 제공된 제1 접착층(310)은 수직 방향(Z)에 따른 레벨이 다를 수 있다. 일부 실시예들에 있어서, 제1 칩 구조체(200)의 상면에 부착된 제1 접착층(310)의 수직 방향(Z)에 따른 레벨은 제2 칩 구조체(400)의 상면에 부착된 제1 접착층(310)의 수직 방향(Z)에 따른 레벨 보다 낮을 수 있다.
방열 부재(300)는 방열판(330-2) 및 방열판(330-2)의 상면에 형성된 씨드 금속층(350)을 포함할 수 있다. 일부 실시예들에 있어서, 방열판(330-2)의 하면에는 리세스(R)가 형성될 수 있다. 리세스(R)는 제1 칩 구조체(200)와 제2 칩 구조체(400)의 수직 레벨에 따른 단차만큼 방열판(330-2)의 하면에 형성될 수 있다. 상기 리세스(R)에 의해 방열판(330-2)의 상면이 평판의 형상을 가지면서, 방열판(330-2)의 하면이 제1 접착층(310)을 통해 제2 칩 구조체(400)의 상면에 부착될 수 있다.
방열판(330-2)의 하면에 형성된 리세스(R)에 의해, 방열판(330-2)의 하면은 수직 방향(Z)으로 연장되는 제2 면(V2)을 포함할 수 있다. 상기 제2 면(V2)은 제2 몰딩 부재(150)의 측벽과 접촉할 수 있다.
제2 몰딩 부재(150)는 제1 칩 구조체(200) 및 제2 칩 구조체(400)를 둘러쌀 수 있다. 일부 실시예들에 있어서, 제2 칩 구조체(400)의 측벽을 감싸는 제2 몰딩 부재(150)의 상면은, 제1 칩 구조체(200)의 측벽을 감싸는 제1 몰딩 부재(250)의 상면보다 높은 수직 방향(Z) 레벨에 위치할 수 있다.
결국, 제1 칩 구조체(200) 및 제2 칩 구조체(400)의 상면이 수직 방향(Z)에 따라 서로 다른 레벨에 위치하더라도, 평판인 방열판(330-2)의 상면에 형성된 씨드 금속층(350)에 의해 일정 두께의 Metal TIM(370)이 형성될 수 있으며, 리세스(R)를 포함하는 방열판(330-2)의 하면에 의해 방열 부재(300)가 제1 칩 구조체(200) 및 제2 칩 구조체(400) 상에 안정적으로 배치될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10,11,20,21,22: 반도체 패키지, 100: 제1 기판, 150: 제2 몰딩 부재, 160: 제1 외부 연결 단자, 200: 제1 칩 구조체, 201: 베이스 칩, 210: 반도체 칩, 211: 탑층 반도체 칩, 220: 관통 전극, 230: 제1 범프 구조체, 235: 언더필 물질층, 240: 제2 범프 구조체, 250: 제1 몰딩 부재, 300: 방열 부재, 310: 제1 접착층, 330: 방열판, 330-1, 330-2: 방열판, 350: 씨드 금속층, 351: 제1 층, 353: 제2 층, 355: 제3 층, 370: Metal TIM, 400: 제2 칩 구조체, 430: 제3 범프 구조체, 450: 언더필 물질층, 500: 패키지 기판, 510: 제2 외부 연결 단자

Claims (10)

  1. 제1 기판;
    상기 제1 기판 상에 배치되고, 적어도 하나의 칩을 포함하는 제1 칩 구조체;
    상기 제1 칩 구조체 상에 배치되고, 상기 제1 칩 구조체를 향하는 하면 및 상기 하면에 반대되는 상면을 갖는 방열판 및, 상기 방열판의 상면 상에 씨드 금속층이 형성된 방열 부재; 및
    상기 씨드 금속층 상에 형성된 금속 열적 계면 물질(Metal thermal interfacial material : Metal TIM)을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 칩 구조체는 수직 방향으로 적층된 복수의 칩들을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 칩 구조체 내에 적층된 복수의 칩들 중 최상단에 적층된 칩인 탑층 반도체 칩의 두께는 50㎛ 내지 100㎛ 범위에 있는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 칩 구조체 및 상기 방열 부재 사이에 위치하고, 상기 제1 칩 구조체와 상기 방열 부재를 접착하도록 구성된 제1 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 씨드 금속층은,
    상기 방열판의 상면 상에 형성되고 티타늄을 포함하는 제1 층, 상기 제1 층 상에 적층되고 니켈을 포함하는 제2 층, 및 상기 제2 층 상에 적층되고 금을 포함하는 제3 층을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 기판;
    상기 제1 기판 상에서 제1 수평 방향으로 배치된 제1 칩 구조체 및 제2 칩 구조체;
    상기 제1 칩 구조체 및 제2 칩 구조체 상에 배치되고, 상기 제1 칩 구조체 및 제2 칩 구조체를 향하는 하면 및 상기 하면과 반대되는 상면을 갖는 방열판, 및 상기 방열판의 상면 상에 형성된 씨드 금속층을 포함하는 방열 부재; 및
    상기 씨드 금속층 상에 형성된 Metal TIM을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 칩 구조체 및 제2 칩 구조체 중 하나는 로직 칩을 포함하고,
    상기 제1 칩 구조체 및 제2 칩 구조체 중 다른 하나는 수직 방향으로 적층된 복수의 메모리 칩들을 포함하는 HBM 패키지를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 방열판의 하면은 수직 방향으로 연장되는 면을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제6항에 있어서,
    상기 씨드 금속층은,
    상기 방열판의 상면 상에 형성되고 티타늄을 포함하는 제1 층, 상기 제1 층 상에 적층되고 니켈을 포함하는 제2 층, 및 상기 제2 층 상에 적층되고 금을 포함하는 제3 층을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상의 인터포저 기판;
    상기 인터포저 기판 상에 실장되고 적어도 하나의 칩을 포함하는 제1 칩 구조체;
    상기 인터포저 기판 상에 실장되고, 상기 제1 칩 구조체로부터 제1 수평 방향으로 이격된 제2 칩 구조체;
    상기 제1 칩 구조체 및 제2 칩 구조체 상에 배치되고, 상기 제1 칩 구조체 및 제2 칩 구조체를 향하는 하면 및 상기 하면과 반대되는 상면을 갖는 방열판, 및 상기 방열판의 상면 상에 형성된 씨드 금속층을 포함하는 방열 부재;
    상기 제1 칩 구조체 및 상기 방열 부재 사이에 위치하고, 상기 제1 칩 구조체와 상기 방열 부재를 접착하도록 구성된 제1 접착층; 및
    상기 씨드 금속층 상에 형성된 Metal TIM;을 포함하고,
    상기 제1 칩 구조체 및 제2 칩 구조체 중 하나는 로직 칩을 포함하고, 상기 제1 칩 구조체 및 제2 칩 구조체 중 다른 하나는 수직 방향으로 적층된 복수의 메모리 칩들을 포함하는 HBM 패키지를 포함하며,
    상기 씨드 금속층은 Metal TIM을 형성하기 위한 씨드 금속을 포함하는 것을 특징으로 하는 반도체 패키지.
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