KR20240030593A - 반도체 패키지 - Google Patents

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KR20240030593A
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core
under bump
redistribution
pad
layer
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KR1020220109843A
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경서은
김병호
김영배
김홍원
이석원
이재언
김다희
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 패키지는 하부 배선 및 하부 비아를 포함하는 하부 재배선층, 상기 하부 재배선층 상의 반도체칩, 상기 하부 재배선층 상에서 상기 반도체칩을 둘러싸며, 코어 비아를 포함하는 코어층 및 상기 하부 재배선층의 하면 상에서 언더 범프 패드 및 상기 하부 배선과 상기 언더 범프 패드를 연결하는 언더 범프 비아를 포함하는 언더 범프 구조를 포함하되, 상기 언더 범프 패드는 평면적 관점에서, 상기 언더 범프 비아, 상기 하부 비아 및 상기 코어 비아와 중첩되고, 상기 언더 범프 비아는 평면적 관점에서, 상기 하부 비아 및 상기 코어 비아중 적어도 어느 하나와 이격될 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상, 고집적화, 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성 및 내구성이 향상된 반도체 패키지를 제공하는 것에 있다.
상기 과제를 해결하기 위한 본 발명의 실시 예들에 따른 반도체 패키지는 본 발명에 따른 반도체 패키지는 하부 배선 및 하부 비아를 포함하는 하부 재배선층, 상기 하부 재배선층 상의 반도체칩, 상기 하부 재배선층 상에서 상기 반도체칩을 둘러싸며, 코어 비아를 포함하는 코어층 및 상기 하부 재배선층의 하면 상에서 언더 범프 패드 및 상기 하부 배선과 상기 언더 범프 패드를 연결하는 언더 범프 비아를 포함하는 언더 범프 구조를 포함하되, 상기 언더 범프 패드는 평면적 관점에서, 상기 언더 범프 비아, 상기 하부 비아 및 상기 코어 비아와 중첩되고, 상기 언더 범프 비아는 평면적 관점에서, 상기 하부 비아 및 상기 코어 비아중 적어도 어느 하나와 이격될 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시 예들에 따른 반도체 패키지는 칩 패드를 포함하는 반도체칩, 상기 반도체칩의 하면 상에서, 하부 비아 및 하부 배선을 포함하는 하부 재배선층, 상기 반도체칩의 상면 상의 상부 재배선층, 상기 하부 재배선층 및 상기 상부 재배선층 사이를 연결하며, 상기 반도체칩과 수평적으로 이격되는 연결 구조체, 상기 하부 재배선층의 하면 상의 언더 범프 패드 및 상기 하부 배선 및 상기 언더 범프 패드 사이의 언더 범프 비아를 포함하되, 평면적 관점에서, 상기 하부 비아, 상기 연결 구조체 및 상기 언더 범프 비아는 상기 언더 범프 패드와 중첩되며, 평면적 관점에서, 상기 하부 비아는 상기 언더 범프 비아와 이격될 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시 예들에 따른 반도체 패키지는 하부 패키지 및 상기 하부 패키지 상에 위치하며, 상부 반도체칩을 포함하는 상부 패키지를 포함하되, 상기 하부 패키지는 하부 절연층, 씨드 패턴, 하부 비아 및 하부 배선을 포함하는 하부 재배선층, 상기 하부 재배선층 상의 하부 반도체칩, 상기 하부 재배선층 상에서 상기 하부 반도체칩을 둘러싸며, 코어 절연 패턴, 코어 비아 및 코어 패드를 포함하는 코어층, 상기 하부 재배선층의 하면 상에 재공되며, 언더 범프 패드 및 복수 개의 언더 범프 비아들을 포함하는 언더 범프 구조, 상기 언더 범프 패드의 하면 상에서 접속되는 외부 단자, 상기 하부 재배선층 상에서 상기 하부 반도체칩 및 상기 코어층을 덮는 몰드막 및 상기 몰드막 상에서 상기 코어층을 통해 상기 하부 재배선층과 연결되는 상부 재배선층을 포함하되, 상기 하부 비아, 상기 코어 비아 및 상기 복수 개의 언더 범프 비아들은 상기 언더 범프 패드 상에 위치하고, 상기 하부 비아, 상기 코어 비아 및 상기 복수 개의 언더 범프 비아들은 서로 수직적으로 정렬되지 않을 수 있다.
본 발명에 실시 예에 따른 반도체 패키지는 코어층을 관통하는 코어 비아, 코어 비아 아래에 위치하는 제1 하부 비아 및 언더 범프 비아를 포함할 수 있다. 평면적 관점에서, 코어 비아, 제1 하부 비아 및 언더 범프 비아 중 적어도 어느 하나는 서로 이격될 수 있다. 이로 인해, 반도체 패키지 상에 상부 패키지가 위치하여도 제1 하부 비아에 가중되는 압축응력이 감소할 수 있다. 따라서, 제1 하부 비아와 코어 비아 사이의 크랙이 발생하는 것을 방지하여 반도체 패키지의 신뢰성 및 내구성을 개선할 수 있다.
이상에서 본 발명은 기재된 실시 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 통상의 기술자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2a, 도 3a, 도 4a 및 도 5a는 도 1의 A 영역을 확대 도시한 도면들이다. 도 2b, 도 3b, 도 4b 및 도 5b는 코어 비아, 제1 하부 비아, 언더 범프 비아 및 언더 범프 패드를 설명하기 위한 평면도들이다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7a는 도 6의 B 영역을 확대 도시한 도면이다. 도 7b는 도전 구조체, 하부 재배선 패드 비아, 언더 범프 비아 및 언더 범프 패드를 설명하기 위한 평면도이다.
도 8 및 도 9는 본 발명의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 10은 본 발명의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 하부 재배선층(100), 반도체칩(200), 솔더볼(300), 몰딩막(400), 코어층(600) 및 상부 재배선층(700)을 포함할 수 있다.
반도체칩(200)이 하부 재배선층(100)의 상면 상에 실장될 수 있다. 반도체칩(200)은 평면적 관점에서 하부 재배선층(100)의 센터 영역 상에 배치될 수 있다. 반도체칩(200)은 로직칩, 버퍼칩, 및 메모리칩 중에서 어느 하나일 수 있다. 일 예로, 반도체칩(200)은 로직칩일 수 있다. 로직칩은 ASIC칩, 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 반도체칩(200)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 이와 달리, 반도체칩(200)은 서로 다른 2개 이상의 반도체칩들을 포함할 수 있다.
반도체칩(200)은 서로 대향하는 상면 및 하면을 가질 수 있다. 반도체칩(200)의 하면은 하부 재배선층(100)과 직접 물리적으로 접촉할 수 있다. 반도체칩(200)은 집적 회로들 및 칩 패드들(230)을 포함할 수 있다. 집적 회로들은 반도체칩(200) 내에 제공될 수 있다. 칩 패드들(230)은 반도체칩(200)의 하면 상에 제공되어, 집적 회로들과 접속할 수 있다. 어떤 구성 요소가 반도체칩(200)과 전기적으로 연결된다는 것은 반도체칩(200)의 칩 패드들(230)을 통해 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 제1 방향(D1)은 반도체칩(200)의 상면과 평행할 수 있다. 제3 방향(D3)은 반도체칩(200)의 상면과 실질적으로 수직할 수 있다.
코어층(600)은 하부 재배선층(100) 상에 제공될 수 있다. 코어층(600)은 일 방향으로 연장될 수 있다. 코어층(600)은 평면적으로 일부분이 제거된 하나의 코어 패턴을 포함할 수 있다. 즉, 코어층(600)의 일부분이 제거되어 내장 영역(CA)을 제공할 수 있다. 내장 영역(CA)은 코어층(600)의 상면 및 하면을 연결하는 오픈 홀(open hole) 형태를 가질 수 있다. 본 발명의 실시예는 하나의 코어 패턴을 갖는 코어층(600)을 예시적으로 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 반도체 패키지(10)는 평면적으로 이격된 복수의 코어 패턴들을 포함할 수 있다.
코어층(600)은 코어 절연 패턴(610) 및 코어 절연 패턴(610) 내에 제공되는 배선 패턴인 코어 비아(620) 및 코어 패드(630)를 포함할 수 있다.
코어 절연 패턴(610)은 절연 물질을 포함할 수 있다. 예를 들어, 코어 절연 패턴(610)은 유리 섬유, 세라믹 판(ceramic plate), 에폭시, 수지 및 실리콘 산화물(SiO2) 중 어느 하나를 포함할 수 있다.
코어 비아(620) 및 코어 패드(630)는 스테인리스 스틸(stainless steel), 알루미늄(Al), 니켈(Ni), 마그네슘(Mg), 아연(Zn), 탄탈럼(Ta), 구리(Cu) 또는 이들의 조합 중에서 선택된 하나를 포함할 수 있다. 코어 비아(620)는 내장 영역(CA)으로부터 이격되어 배치될 수 있다. 일 예로, 코어 비아(620)는 내장 영역(CA)보다 코어층(600)의 외측에 배치될 수 있다. 코어 패드(630)는 코어 비아들(620) 사이에 제공될 수 있다. 코어 패드(630)는 코어 비아(620)와 접촉할 수 있다. 코어 비아(620) 및 코어 패드들(630)은 후술하는 상부 재배선층(700) 및 하부 재배선층(100)과 전기적으로 연결될 수 있다.
코어 비아(620)의 폭은 상면에서 하면으로 갈수록 좁아질 수 있다. 즉, 코어 비아(620)의 폭은 상면에서 최대값을 가질 수 있다. 이와 달리, 코어 비아(620)의 폭은 상면에서 하면으로 갈수록 일정할 수 있다. 하나의 코어 비아(620)의 높이는 약 50μm 내지 80μm일 수 있다. 따라서, 코어층(600)의 코어 비아들(620)의 높이는 약 100μm 이상일 수 있다. 코어 비아(620)의 직경은 약 40μm 내지 50μm 일 수 있다.
도 1에서는 복수로 적층된 코어 절연 패턴(610) 내에 매립되어 형성되는 코어 비아(620) 및 코어 패드(630)를 도시하였으나, 이에 제한되는 것은 아니다. 즉, 코어층의 코어 절연 패턴(610)은 하나의 층으로 제공될 수 있으며, 코어 비아(620)가 코어 절연 패턴(610)의 상면으로부터 하면까지 관통할 수 있다. 이 경우, 코어 패드(630)는 코어 절연 패턴(610)의 상면 및 하면 상에만 제공될 수 있다.
코어층(600)의 내장 영역(CA) 내에 반도체칩(200)이 제공될 수 있다. 내장 영역(CA)은 코어층(600)의 코어 패턴이 제거된 부분일 수 있다 즉, 내장 영역(CA)은 코어층(600)의 상면으로부터 코어층(600)의 하면을 향하여 연장된 관통 홀 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
몰딩막(400)은 하부 재배선층(100)의 상면 상에 제공되며, 반도체칩(200) 및 코어층(600)을 덮을 수 있다. 예를 들어, 몰딩막(400)은 반도체칩(200)의 상면 및 측면을 덮을 수 있다. 몰딩막(400)은 코어층(600)의 상면 및 측면을 덮을 수 있다. 이와 달리, 몰딩막(400)은 반도체칩(200) 및 코어층(600)의 측면들을 덮되, 상면들을 노출시킬 수 있다. 몰딩막(400)의 측면은 하부 재배선층(100)의 측면과 수직적으로 정렬될 수 있다. 몰딩막(400)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
하부 재배선층(100)은 제1 및 제2 하부 절연층들(110, 120), 제1 및 제2 하부 재배선 패턴들(130, 140)을 포함할 수 있다. 제1 하부 절연층(110)은 반도체칩(200)의 하면 및 코어층(600)의 하면 상에 배치되어, 반도체칩(200)의 하면 및 코어층(600)의 하면을 덮을 수 있다. 예를 들어, 제1 하부 절연층(110)은 반도체칩(200)의 하면 및 코어층(600)의 하면과 직접 접촉할 수 있다. 제2 하부 절연층(120)은 제1 하부 절연층(110)의 하면 상에 배치되어, 제1 하부 절연층(110)의 하면 및 제1 하부 재배선 패턴들(130)을 덮을 수 있다. 제1 및 제2 하부 절연층들(110, 120)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 제1 및 제2 하부 절연층들(110, 120)은 서로 동일한 물질을 포함할 수 있다. 이 경우, 제1 및 제2 하부 절연층들(110, 120) 사이의 계면은 구분되지 않을 수 있다. 이와 달리, 제2 하부 절연층(120)의 하면 상에 하부 절연층들(미도시)이 추가로 배치될 수 있다.
제1 하부 재배선 패턴들(130)이 제1 하부 절연층(110)의 하면 상에 제공되며, 제1 하부 절연층(110)을 관통할 수 있다. 제1 하부 재배선 패턴들(130)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 제2 하부 재배선 패턴들(140)은 제2 하부 절연층(120)의 하면 상에 제공되며, 제2 하부 절연층(120)의 일부를 관통할 수 있다. 제2 하부 재배선 패턴들(140)은 제2 하부 절연층(120)의 일부를 관통하여, 제1 하부 재배선 패턴들(130)과 연결될 수 있다. 제2 하부 재배선 패턴들(140)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 어떤 두 구성 요소들이 옆으로 이격된 것은 수평적으로 이격된 것을 의미할 수 있다. “수평적”은 반도체칩(200)의 상면 또는 제1 방향(D1)에 평행한 것일 수 있다. 제1 및 제2 하부 재배선 패턴들(130, 140)은 구리와 같은 금속을 포함할 수 있다.
하부 재배선층(100)과 다른 구성요소가 전기적으로 연결되는 것은 제1 및 제2 하부 재배선 패턴들(130, 140) 중 적어도 하나와 전기적으로 연결되는 것을 포함할 수 있다. 제1 하부 재배선 패턴들(130)은 제1 하부 절연층(110)을 관통하여 코어층(600)의 코어 패드(630) 및 반도체칩(200)의 칩 패드들(230)과 연결될 수 있다. 이에 따라, 하부 재배선층(100)은 코어층(600) 및 반도체칩(200)과 전기적으로 연결될 수 있다.
보호층(310)이 제2 하부 절연층(120)의 하면들 상에 제공되어, 제2 하부 절연층(120) 및 제2 하부 재배선 패턴들(140)을 덮을 수 있다. 보호층(310)은 비교적 큰 연신율(elongation)을 가질 수 있다. 예를 들어, 보호층(310)은 제1 빛 제2 하부 절연층들(110, 120)과 동일하거나 더 큰 연신율을 가질 수 있다. 이에 따라, 보호층(310)은 스트레스를 흡수할 수 있다. 상기 스트레스는 구성 요소들의 열팽창계수 차이에 의한 스트레스일 수 있으나, 이에 제한되는 것은 아니다. 보호층(310)은 예를 들어, 실리콘(silicone), 폴리머, 접착성 절연 필름, 또는 감광성 절연(PID) 물질을 포함할 수 있다. 상기 폴리머는 예를 들어, 폴리이미드 또는 에폭시계 폴리머일 수 있다. 접착성 절연 필름은 아지노모토 빌드 업 필름(ABF)을 포함할 수 있다.
언더 범프 구조(320)는 보호층(310)의 하면 상에 배치되며, 보호층(310)의 일부를 관통할 수 있다. 언더 범프 구조(320)는 보호층(310)의 일부를 관통하여 제2 하부 재배선 패턴들(140)과 연결될 수 있다. 언더 범프 구조(320)는 구리와 같은 금속을 포함할 수 있다.
솔더볼(300)이 보호층(310)의 하면 상에 배치될 수 있다. 예를 들어, 솔더볼(300)은 대응되는 언더 범프 구조(320) 상에 배치되어, 언더 범프 구조(320)와 접속할 수 있다. 솔더볼(300)은 솔더 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다.
상부 재배선층(700)은 몰딩막(400)의 상면 상에 제공될 수 있다. 상부 재배선층(700)은 제1 및 제2 상부 절연층들(710, 720), 제1 및 제2 상부 재배선 패턴들(730, 740), 및 재배선 패드들(750)을 포함할 수 있다.
제1 및 제2 상부 절연층들(710, 720)은 몰딩막(400) 상에 순서대로 적층될 수 있다. 제1 및 제2 상부 절연층들(710, 720)은 유기 절연층들일 수 있다. 제1 및 제2 상부 절연층들(710, 720)은 몰딩막(400)의 아지노모토 빌드 업 필름과 같은 접착성 절연 필름을 포함할 수 있다. 다른 예들에 따르면, 제1 및 제2 상부 절연층들(710, 720)은 감광성 절연 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 상부 절연층들(710, 720)은 서로 동일한 물질을 포함할 수 있다. 이 경우, 제1 및 제2 상부 절연층들(710, 720) 사이의 계면은 구분되지 않을 수 있으나, 이에 제약되지 않는다. 이와 달리, 제2 상부 절연층(720)의 상면 상에 상부 절연층들(미도시)이 추가로 배치될 수 있다.
제1 상부 재배선 패턴들(730)이 몰딩막(400)의 상면 상에 제공되며, 몰딩막(400)의 일부를 관통할 수 있다. 제1 상부 재배선 패턴들(730)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다.
제2 상부 재배선 패턴들(740)은 제1 상부 절연층(710)의 상면 상에 제공되며, 제1 상부 절연층(710)의 일부를 관통할 수 있다. 제2 상부 재배선 패턴들(740)은 제1 상부 절연층(710)의 일부를 관통하여, 제1 상부 재배선 패턴들(730)과 연결될 수 있다. 제2 상부 재배선 패턴들(740)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 제1 및 제2 상부 재배선 패턴들(730, 740)은 구리와 같은 금속을 포함할 수 있다.
상부 재배선층(700)과 다른 구성요소가 전기적으로 연결되는 것은 제1 및 제2 상부 재배선 패턴들(730, 740) 중 적어도 하나와 전기적으로 연결되는 것을 포함할 수 있다. 제1 상부 재배선 패턴들(730)은 몰딩막(400)의 일부를 관통하여 코어층(600)의 코어 패드(630)와 연결될 수 있다. 이에 따라, 상부 재배선층(700)은 코어층(600)과 전기적으로 연결될 수 있으며, 상부 재배선층(700)은 코어층(600)을 통해 하부 재배선층(100)과 전기적으로 연결될 수 있다.
재배선 패드들(750)은 제2 상부 절연층(720) 상에 배치되어, 제2 상부 절연층(720)의 일부를 관통할 수 있다. 재배선 패드들(750)은 서로 옆으로 이격될 수 있다. 재배선 패드들(750)은 제2 상부 절연층(720)을 관통하여 제2 상부 재배선 패턴들(740)과 연결될 수 있다. 이에 따라, 재배선 패드들(750)은 제2 상부 재배선 패턴들(740)을 통해 코어층(600) 및 하부 재배선층(100)과 전기적으로 연결될 수 있다. 재배선 패드들(750)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
도 2a, 도 3a, 도 4a 및 도 5a는 도 1의 A 영역을 확대 도시한 도면들이다. 도 2b, 도 3b, 도 4b 및 도 5b는 코어 비아, 제1 하부 비아, 언더 범프 비아 및 언더 범프 패드를 설명하기 위한 평면도들이다. 도 2a, 도 3a, 도 4a 및 도 5a 각각은 도 2b, 도 3b, 도 4b 및 도 5b의 I-I'선을 따라 자른 단면에 대응된다.
이하에서, 설명의 편의를 위하여 도 1을 참조하여 설명한 것과 동일한 사항에 대한 설명을 생략하고 차이점에 대하여 상세히 설명한다.
도 2a, 도 3a, 도 4a 및 도 5a를 참조하면, 코어층(600)의 하면 상에 제1 하부 절연층(110)이 배치되어, 코어층(600)의 코어 절연 패턴(610) 및 코어 패드(630)를 덮을 수 있다. 제1 하부 절연층(110)의 하면 상에 제1 하부 재배선 패턴(130)이 제공될 수 있다.
제1 하부 재배선 패턴(130)은 제1 하부 비아(131), 제1 하부 배선(133) 및 제1 씨드 패턴(135)을 포함할 수 있다. 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)는 제1 하부 절연층(110)을 관통하므로, 제1 하부 절연층(110) 내에 제공될 수 있다. 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)는 코어 비아(620)의 하면 상에 배치된 코어 패드(630)와 연결될 수 있다. 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)의 폭은 상면에서 하면으로 갈수록 커질 수 있다. 즉, 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)의 폭은 상면에서 최소값을 가질 수 있다. 이와 달리, 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)의 폭은 상면에서 하면으로 갈수록 일정할 수 있다. 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)의 제3 방향(D3)으로 높이는 약 5μm 내지 10μm일 수 있다. 제1 하부 비아(131)의 직경은 약 15μm 내지 25μm 일 수 있다.
본 명세서에서 비아는 수직적 연결을 위한 구성일 수 있고, 배선은 수평적 연결을 위한 구성일 수 있다. “수직적”은 제3 방향(D3)과 나란한 것을 의미할 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제3 방향(D3)에서 측정될 수 있다.
제1 하부 재배선 패턴(130)의 제1 하부 배선(133)은 제1 하부 비아(131)의 하면 상에 제공되고, 제1 하부 비아(131)와 경계면 없이 연결될 수 있다. 즉, 제1 하부 비아(131) 및 제1 하부 배선(133)은 듀얼 다마신(Dual Damascene) 공정으로 형성될 수 있다. 제1 하부 배선(133)의 너비는 제1 하부 비아(131)의 하면의 너비보다 더 클 수 있다. 제1 하부 배선(133)은 제1 하부 절연층(110)의 하면 상으로 연장될 수 있다.
제1 하부 재배선 패턴(130)의 제1 씨드 패턴(135)은 제1 하부 재배선 패턴(130)의 제1 하부 비아(131) 및 제1 하부 배선(133) 상에 제공될 수 있다. 구체적으로, 제1 씨드 패턴(135)은 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)의 상면과 측면, 그리고 제1 하부 배선(133)의 상면을 덮을 수 있다. 제1 씨드 패턴(135)은 제1 하부 배선(133)의 측면 상으로 연장되지 않을 수 있다. 제1 씨드 패턴(135)은 제1 하부 비아(131)와 코어층(600)의 코어 패드(630) 사이에 위치할 수 있다. 즉, 제1 씨드 패턴(135)은 코어 패드(630)와 직접 접촉할 수 있다. 제1 씨드 패턴(135)은 제1 하부 비아(131) 및 제1 하부 배선(133)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 씨드 패턴(135)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 제1 씨드 패턴(135)은 배리어층으로 기능하여, 제1 하부 비아(131) 및 제1 하부 배선(133)에 포함된 물질의 확산을 방지할 수 있다.
제2 하부 절연층(120)은 제1 하부 절연층(110)의 하면 상에 배치되어, 제1 하부 절연층(110) 및 제1 하부 재배선 패턴(130)을 덮을 수 있다. 제2 하부 절연층(120)의 하면 상에 제2 하부 재배선 패턴(140)이 제공될 수 있다.
제2 하부 재배선 패턴(140)은 제2 하부 배선(143) 및 제2 씨드 패턴(145)을 포함할 수 있다. 제2 하부 배선(143)은 제2 하부 절연층(120)의 하면 상으로 연장될 수 있다. 제2 씨드 패턴(145)은 제2 하부 배선(143)의 상면 상에 제공될 수 있다. 제2 씨드 패턴(145)은 제1 씨드 패턴(135)과 실질적으로 동일할 수 있다.
도면에 도시하지 않았지만, 제2 하부 재배선 패턴(140)은 제2 하부 비아(미도시)를 더 포함할 수 있다. 제2 하부 비아는 제2 하부 절연층(120)의 일부를 관통하여, 제2 하부 절연층(120) 내에 제공될 수 있다.
보호층(310)은 제2 하부 절연층(120)의 하면 상에 배치되어, 제2 하부 절연층(120) 및 제2 하부 재배선 패턴(140)을 덮을 수 있다. 보호층(310)의 하면 상에 언더 범프 구조(320)가 제공될 수 있다.
언더 범프 구조(320)는 언더 범프 비아(321), 언더 범프 패드(323) 및 언더 범프 씨드 패턴(325)을 포함할 수 있다. 언더 범프 구조(320)의 언더 범프 비아(321)는 보호층(310)의 일부를 관통하므로, 보호층(310) 내에 제공될 수 있다. 각 언더 범프 구조(320)에서 언더 범프 비아(321)는 복수로 제공될 수 있다. 언더 범프 구조(320)의 언더 범프 비아(321)는 제2 하부 재배선 패턴(140)의 제2 하부 배선(143)과 연결될 수 있다. 언더 범프 구조(320)의 언더 범프 비아(321)의 폭은 상면에서 하면으로 갈수록 커질 수 있다. 즉, 언더 범프 구조(320)의 언더 범프 비아(321)의 폭은 상면에서 최소값을 가질 수 있다. 이와 달리, 언더 범프 구조(320)의 언더 범프 비아(321)의 폭은 상면에서 하면으로 갈수록 일정할 수 있다. 언더 범프 비아(321)의 제3 방향(D3)으로 높이는 약 10μm 내지 20μm일 수 있다. 언더 범프 비아(321)의 직경은 약 40μm 내지 50μm 일 수 있다.
언더 범프 구조(320)의 언더 범프 패드(323)는 언더 범프 비아(321)의 하면 상에 제공되고, 언더 범프 비아(321)와 경계면 없이 연결될 수 있다. 즉, 언더 범프 비아(321)와 언더 범프 패드(323)는 듀얼 다마신(Damascene) 공정으로 형성될 수 있다. 언더 범프 패드(323)의 너비는 언더 범프 비아(321)의 하면의 너비보다 더 클 수 있다.
언더 범프 씨드 패턴(325)은 언더 범프 비아(321) 및 언더 범프 패드(323) 상에 제공될 수 있다. 구체적으로, 언더 범프 씨드 패턴(325)은 언더 범프 비아(321)의 상면과 측면, 언더 범프 패드(323)의 상면을 덮을 수 있다. 언더 범프 씨드 패턴(325)은 언더 범프 비아(321)와 제2 하부 재배선 패턴(140)의 제2 하부 배선(143) 사이에 개재될 수 있다. 언더 범프 씨드 패턴(325)은 도전 씨드 물질을 포함할 수 있다. 언더 범프 씨드 패턴(325)은 언더 범프 비아(321) 및 언더 범프 패드(323)와 다른 물질을 포함할 수 있다. 예를 들어, 언더 범프 씨드 패턴(325)은 티타늄 또는 티타늄-구리 합금을 포함할 수 있다. 다른 예로, 언더 범프 씨드 패턴(325)은 언더 범프 비아(321) 및 언더 범프 패드(323)와 동일한 물질을 포함할 수 있다. 이 경우, 언더 범프 씨드 패턴(325)과 언더 범프 비아(321) 및 언더 범프 패드(323) 사이의 계면은 구분되지 않을 수 있다.
도 2a 및 도 2b를 참조하면, 언더 범프 구조(320)의 언더 범프 비아(321)는 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)을 포함할 수 있다. 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)은 언더 범프 패드(323)의 상면 상에서 일정한 간격으로 배치될 수 있다. 즉, 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)은 평면적으로 서로 중첩되지 않을 수 있다.
평면적 관점에서, 언더 범프 구조(320)의 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d), 코어층(600)의 코어 비아(620) 및 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)는 언더 범프 구조(320)의 언더 범프 패드(323)와 중첩될 수 있다. 즉, 언더 범프 패드(323) 상에 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d), 제1 하부 비아(131) 및 코어 비아(620)가 배치될 수 있다.
제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 각각의 직경, 코어 비아(620)의 직경 및 제1 하부 비아(131)의 직경은 언더 범프 패드(323)의 직경보다 작을 수 있다. 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 각각의 직경은 서로 실질적으로 동일할 수 있다. 코어 비아(620)의 직경은 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 각각의 직경보다 크거나 실질적으로 동일할 수 있다. 제1 하부 비아(131)의 직경은 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 각각의 직경 및 코어 비아(620)의 직경보다 작을 수 있다.
평면적 관점에서, 코어층(600)의 코어 비아(620)는 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 중 어느 하나와 완전히 중첩될 수 있다. 이와 달리, 코어 비아(620)의 일부가 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 중 적어도 하나와 중첩될 수 있다. 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)는 코어 비아(620) 및 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)과 중첩되지 않을 수 있다. 다시 말해, 제1 하부 비아(131)가 코어 비아(620) 및 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)과 수직적으로 정렬되지 않을 수 있다.
제1 하부 비아(131)는 제1 방향(D1)으로 코어 비아(620)와 이격되어 형성될 수 있다. 구체적으로, 제1 방향(D1)으로 연장된 코어층(600)의 코어 패드(630)가 형성될 수 있다. 코어 패드(630)의 직경은 코어 비아(620)의 직경과 제1 하부 비아(131)의 직경의 합 보다 클 수 있다. 마스크를 이용하여 제1 하부 절연층(110)을 패터닝한 후, 코어 비아(620)와 제1 방향(D1)으로 이격된 제1 하부 비아(131)가 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 언더 범프 구조(320)의 언더 범프 비아(321)는 제1 내지 제3 언더 범프 비아들(321a, 321b, 321c)을 포함할 수 있다. 구체적으로, 도 2b와 같이 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)이 일정한 간격으로 배치된 형태에서 제4 언더 범프 비아(321d)가 생략된 형태일 수 있다.
평면적 관점에서, 코어층(600)의 코어 비아(620) 및 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)는 서로 중첩될 수 있다. 코어 비아(620) 및 제1 하부 비아(131)는 생략된 언더 범프 비아의 위치에 배치될 수 있다. 즉, 중첩된 제1 하부 비아(131) 및 코어 비아(620)는 제1 내지 제3 언더 범프 비아들(321a, 321b, 321c)과 수평적으로 일정한 간격으로 이격되어 배치될 수 있다.
도 2b의 언더 범프 구조(320)의 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 중에서 제4 언더 범프 비아(321d)를 생략하여 형성할 수 있다. 구체적으로, 코어 비아(620) 및 제1 하부 비아(131)의 아래에 위치하는 언더 범프 비아가 생략된 언더 범프 구조(320)의 마스크를 이용하여 보호층(310)이 패터닝될 수 있다. 제1 내지 제3 언더 범프 비아들(321a, 321b, 321c)만이 형성될 수 있다. 이로 인해, 제1 내지 제3 언더 범프 비아들(321a, 321b, 321c) 중 적어도 어느 하나가 제1 하부 비아(131) 및 코어 비아(620)와 수직적으로 정렬되는 것을 피할 수 있다.
도 4a 및 도 4b를 참조하면, 언더 범프 구조(320)의 언더 범프 비아(321)는 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)을 포함할 수 있다.
평면적 관점에서, 코어층(600)의 코어 비아(620) 및 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)는 서로 중첩될 수 있으며, 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 사이에 배치될 수 있다. 즉, 제1 하부 비아(131)는 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)과 중첩되지 않을 수 있다. 코어 비아(620)의 일부는 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 중 적어도 어느 하나와 부분적으로 중첩될 수 있다. 이와 달리, 코어 비아(620)도 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)과 중첩되지 않을 수 있다.
도 4b의 실시 예는 도 2b의 언더 범프 구조(320)를 회전시켜 형성할 수 있다. 구체적으로, 제1 및 제2 방향들(D1, D2)로 이루어진 평면 상에서 시계 방향 또는 반시계 방향으로 회전된 언더 범프 구조(320)의 마스크를 이용하여 보호층(310)이 패터닝될 수 있다. 이로 인해, 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)이 제1 하부 비아(131) 및 코어 비아(620)와 수직적으로 정렬되는 것을 피할 수 있다. 상기 회전된 각도는 40°, 60° 또는 90°일 수 있으나, 이에 제한되는 것은 아니다.
도 5a 및 도 5b를 참조하면, 언더 범프 구조(320)의 언더 범프 비아(321)는 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)을 포함할 수 있다.
평면적 관점에서, 제1 하부 재배선 패턴(130)의 제1 하부 비아(131)는 코어층(600)의 코어 비아(620)와 이격될 수 있다. 제1 하부 비아(131)는 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 사이에 배치되어 이격될 수 있다. 즉, 제1 하부 비아(131)는 코어 비아(620) 및 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)과 중첩되지 않을 수 있다.
평면적 관점에서, 코어 비아(620)는 제1 하부 비아(131)와 중첩되지 않으면서 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 사이에 위치할 수 있다. 코어 비아(620)의 일부는 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 중 적어도 하나와 중첩될 수 있다. 이와 달리, 코어 비아(620)는 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)과 중첩되지 않을 수 있다.
도 5b의 실시 예는 코어 패드(630)의 아래에 위치하며, 코어 비아(620)와 제1 방향(D1)으로 이격된 제1 하부 비아(131) 형태를 가진 마스크를 이용하여 제1 하부 절연층(110)이 패터닝될 수 있다. 코어 비아(620)와 제1 방향(D1)으로 이격된 제1 하부 비아(131)를 포함하는 제1 하부 재배선 패턴(130)이 형성된 후에, 시계 방향 또는 반시계 방향으로 회전된 언더 범프 구조(320)의 마스크를 이용하여 보호층(310)을 패터닝하여, 언더 범프 구조가 형성될 수 있다. 이로 인해, 코어 비아(620), 제1 하부 비아(131) 및 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)은 서로 수직적으로 정렬되는 것을 피할 수 있다.
다시 도 2b, 도 3b, 도 4b 및 도 5b를 참조하면, 언더 범프 구조(320)의 언더 범프 비아(321)는 제1 내지 제3 언더 범프 비아들(321a, 321b, 321c) 또는 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d)을 포함하므로, 응력에 대한 크랙을 방지할 수 있다.
코어 비아(620), 제1 하부 비아(131) 및 언더 범프 비아(321)의 높이들의 합은 약 100μm 이상일 수 있다. 따라서, 코어 비아(620), 제1 하부 비아(131) 및 언더 범프 비아(321)가 수직적으로 정렬되어 있다면 후술하는 상부 패키지의 무게로 인해 제1 하부 비아(131)에 상당한 압축 응력이 가해질 수 있다. 이로 인해, 코어 패드(630)와 제1 하부 비아(131) 사이에 크랙이 발생할 수 있다.
본 발명은 코어 비아(620), 제1 하부 비아(131) 및 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 중 적어도 어느 하나가 수직적으로 정렬되는 것을 피하는 구조를 제안한다. 이로 인해, 상부 패키지의 무게로 인한 외력을 분산하여 제1 하부 비아(131)에 가해지는 압축 응력을 감소시킬 수 있다. 따라서, 코어 패드(630)와 제1 하부 비아(131) 사이에 발생하는 크랙을 방지하여 반도체 패키지의 신뢰성이 개선될 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하면, 반도체 패키지(11)는 하부 재배선층(100), 반도체칩(200), 솔더볼들(300), 몰딩막(400), 도전 구조체들(500) 및 상부 재배선층(700)을 포함할 수 있다. 예를 들어, 반도체 패키지(11)는 하부 패키지일 수 있다.
하부 재배선층(100)은 하부 절연층(110), 언더 범프 패드들(323), 제1 및 제2 하부 재배선 패턴들(130, 140) 및 하부 재배선 패드들(150)을 포함할 수 있다. 하부 절연층(110)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 하부 절연층(110)은 복수로 제공될 수 있다. 하부 절연층들(110)의 적층된 개수는 다양하게 변형될 수 있다. 일 예로, 복수의 하부 절연층들(110)은 서로 동일한 물질을 포함할 수 있다. 이 경우, 인접한 하부 절연층들(110) 사이의 계면은 구분되지 않을 수 있다.
언더 범프 패드들(323)은 최하부 하부 절연층(110) 내에 제공될 수 있다. 언더 범프 패드들(323)의 하면들은 최하부 하부 절연층(110)에 덮히지 않을 수 있다. 언더 범프 패드들(323)은 솔더볼들(300)의 패드들로 기능할 수 있다. 언더 범프 패드들(323)은 서로 옆으로 이격되며, 서로 전기적으로 절연될 수 있다. 하부 재배선층(100)의 하면은 최하부 하부 절연층(110)의 하면 및 언더 범프 패드들(323)의 하면들을 포함할 수 있다. 언더 범프 패드들(323)은 구리와 같은 금속 물질을 포함할 수 있다.
제1 및 제2 하부 재배선 패턴들(130, 140)은 하부 절연층(110)의 상면 상에 제공될 수 있다. 제2 하부 재배선 패턴들(140)은 대응되는 언더 범프 패드(323) 상에 배치될 수 있다. 제1 하부 재배선 패턴들(130)은 대응되는 제2 하부 재배선 패턴(140) 상에 배치되며, 제2 하부 재배선 패턴(140)과 접속할 수 있다. 언더 범프 패드들(323) 및 하부 재배선 패드들(150) 사이에 적층된 제1 및 제2 하부 재배선 패턴들(130, 140)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
하부 재배선 패드들(150)은 제1 하부 재배선 패턴들(130) 상에 배치되어, 제1 하부 재배선 패턴들(130)과 접속할 수 있다. 하부 재배선 패드들(150)은 서로 옆으로 이격될 수 있다. 하부 재배선 패드들(150) 각각은 제1 및 제2 하부 재배선 패턴들(130, 140)을 통해 대응되는 언더 범프 패드(323)와 접속할 수 있다.
솔더볼들(300)은 하부 재배선층(100)의 하면 상에 배치될 수 있다. 예를 들어, 솔더볼들(300) 각각은 대응되는 언더 범프 패드(323)의 하면 상에 각각 배치되어, 언더 범프 패드(323)와 접속할 수 있다. 솔더볼들(300)은 도 1에서 설명한 것과 실질적으로 동일할 수 있다.
반도체칩(200)은 하부 재배선층(100)의 상면 상에 실장될 수 있다. 반도체칩(200)은 평면적 관점에서 하부 재배선층(100)의 센터 영역 상에 배치될 수 있다. 반도체칩(200)은 도 1에서 설명한 것과 실질적으로 동일할 수 있다.
반도체 패키지(11)는 범프들(250)을 더 포함할 수 있다. 범프들(250)은 하부 재배선층(100) 및 반도체칩(200) 사이에 개재될 수 있다. 예를 들어, 범프들(250) 각각은 대응되는 하부 재배선 패드(150) 및 칩 패드(230) 사이에 제공되어, 하부 재배선 패드(150) 및 칩 패드(230)와 접속할 수 있다. 이에 따라, 반도체칩(200)이 범프들(250)을 통해 하부 재배선층(100)과 접속할 수 있다. 범프들(250)은 솔더 물질을 포함할 수 있다.
도전 구조체들(500)이 하부 재배선층(100)의 상면 상에 배치될 수 있다. 평면적 관점에서, 도전 구조체들(500)은 하부 재배선층(100)의 엣지 영역 상에 배치될 수 있다. 하부 재배선층(100)의 엣지 영역은 센터 영역을 둘러쌀 수 있다. 즉, 도전 구조체들(500)은 평면적 관점에서 반도체칩(200)을 둘러쌀 수 있다.
도전 구조체들(500)은 반도체칩(200)과 수평적으로 이격될 수 있다. 도전 구조체들(500)은 서로 이격될 수 있다. 도전 구조체들(500)은 하부 재배선 패드들(150) 각각의 상에 배치되어, 하부 재배선 패드들(150)과 접속할 수 있다. 이에 따라, 도전 구조체들(500)이 하부 재배선층(100)을 통해 솔더볼들(300) 및/또는 반도체칩(200)과 전기적으로 연결될 수 있다.
몰딩막(400)이 하부 재배선층(100)의 상면 상에 제공되어, 반도체칩(200)의 상면 및 측면, 및 도전 구조체들(500)의 측면을 덮을 수 있다. 몰딩막(400)의 상면은 도전 구조체들(500)의 상면들과 공면(coplanar)을 이룰 수 있다. 몰딩막(400)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
상부 재배선층(700)은 몰딩막(400) 및 도전 구조체들(500) 상에 배치되고, 도전 구조체들(500)과 전기적으로 연결될 수 있다. 상부 재배선층(700)은 상부 절연층(710), 제1 및 제2 상부 재배선 패턴들(730, 740) 및 상부 재배선 패드들(750)을 포함할 수 있다. 상부 절연층(710)은 하부 절연층(110)과 마찬가지로 복수로 제공될 수 있다.
제1 및 제2 상부 재배선 패턴들(730, 740)은 몰딩막(400)의 상면 상에 제공될 수 있다. 제1 상부 재배선 패턴들(730)은 대응되는 도전 구조체(500)상에 배치될 수 있다. 제2 상부 재배선 패턴들(740)은 대응되는 제1 상부 재배선 패턴(730) 상에 배치되며, 제1 상부 재배선 패턴(730)과 접속할 수 있다. 제1 및 제2 상부 재배선 패턴들(730, 740)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
상부 재배선 패드들(750) 각각은 대응되는 제2 상부 재배선 패턴(740) 상에 배치되어, 제2 상부 재배선 패턴(740)과 각각 접속할 수 있다. 상부 재배선 패드들(750)은 서로 옆으로 이격될 수 있다. 제1 및 제2 상부 재배선 패턴들(730, 740)이 제공되므로, 적어도 하나의 상부 재배선 패드(750)는 그와 전기적으로 연결되는 도전 구조체(500)와 수직적으로 정렬되지 않을 수 있다. 이에 따라, 상부 재배선 패드들(750)의 배치가 보다 자유롭게 설계될 수 있다. 상부 재배선 패드들(750)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
도 7a는 도 6의 B 영역을 확대 도시한 도면이다. 도 7b는 도전 구조체, 하부 재배선 패드 비아, 언더 범프 비아 및 언더 범프 패드를 설명하기 위한 평면도이다. 도 7a는 도 7b의 II-II'선을 따라 자른 단면에 대응된다.
이하에서, 설명의 편의를 위하여 도 6을 참조하여 설명한 것과 동일한 사항에 대한 설명을 생략하고 차이점에 대하여 상세히 설명한다.
도 7a를 참조하면, 하부 재배선 패드(150)는 하부 재배선 패드 비아(151), 하부 재배선 패드 배선(153), 패드 씨드 패턴(155) 및 본딩 패드(157)를 포함할 수 있다. 패드 씨드 패턴(155) 상에 하부 재배선 패드 비아(151) 및 하부 재배선 패드 배선(153)이 제공될 수 있다. 즉, 패드 씨드 패턴(155)은 하부 재배선 패드 비아(151)의 하면과 측면 및 하부 재배선 패드 배선(153)의 하면을 덮을 수 있다.
하부 재배선 패드 비아(151)는 최상단 하부 절연층(110)의 일부를 관통하여 최상단 하부 절연층(110) 내에 제공될 수 있다. 하부 재배선 패드 비아(151)는 제1 하부 재배선 패턴(130)과 연결될 수 있다. 하부 재배선 패드 비아(151)의 폭은 상면에서 하면으로 갈수록 작아질 수 있다. 즉, 하부 재배선 패드 비아(151)의 폭은 상면에서 최대값을 가질 수 있다. 이와 달리, 하부 재배선 패드 비아(151)의 폭은 상면에서 하면으로 갈수록 일정할 수 있다.
하부 재배선 패드 배선(153)은 하부 재배선 패드 비아(151)의 상면 상에 제공될 수 있다. 하부 재배선 패드 배선(153)은 하부 재배선 패드 비아(151)와 경계면 없이 연결될 수 있다. 하부 재배선 패드 배선(153)은 최상단 하부 절연층(110)의 상면 상으로 연장될 수 있다. 하부 재배선 패드 배선(153)의 폭은 하부 재배선 패드 비아(151)의 폭보다 클 수 있다.
본딩 패드(157)는 하부 재배선 패드 배선(153) 상에 제공되어, 하부 재배선 패드 배선(153)의 상면들을 덮을 수 있다. 즉, 본딩 패드(157)는 도전 구조체(500)와 하부 재배선 패드 배선(153) 사이에 위치할 수 있다. 본딩 패드들(157)은 일 예로, 금(Au)을 포함할 수 있다.
제1 하부 재배선 패턴(130)은 제1 하부 배선(133) 및 제1 씨드 패턴(135)을 포함할 수 있다. 하부 절연층(110)의 상면 상에 제1 씨드 패턴(135) 및 제1 하부 배선(133)이 순서대로 적층될 수 있다. 즉, 제1 씨드 패턴(135)은 제1 하부 배선(133)의 하면을 덮을 수 있다. 제1 씨드 패턴(135)은 제1 하부 배선(133)의 측면 상으로 연장되지 않을 수 있다. 제1 씨드 패턴(135)은 제1 하부 배선(133)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 씨드 패턴(135)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 제1 씨드 패턴(135)은 배리어층으로 기능하여, 제1 하부 배선(133)에 포함된 물질의 확산을 방지할 수 있다.
제1 하부 재배선 패턴(130)은 제1 하부 비아(미도시)를 더 포함할 수 있다. 제1 하부 비아는 제1 하부 배선(133)의 하면 상에 위치하여, 제1 하부 배선(133)과 경계면 없이 연결될 수 있다.
제2 하부 재배선 패턴(140)은 제2 하부 배선(143), 제2 씨드 패턴(145) 및 언더 범프 비아(147)를 포함할 수 있다. 제2 하부 재배선 패턴(140)의 언더 범프 비아(147)는 최하단 하부 절연층(110)의 일부를 관통하므로, 최하단 하부 절연층(110) 내에 제공될 수 있다. 제2 하부 재배선 패턴(140)의 언더 범프 비아(147)는 언더 범프 패드(323)와 연결될 수 있다. 제2 하부 재배선 패턴(140)의 언더 범프 비아(147)의 폭은 상면에서 하면으로 갈수록 작아질 수 있다. 즉, 제2 하부 재배선 패턴(140)의 언더 범프 비아(147)의 폭은 상면에서 최대값을 가질 수 있다. 이와 달리, 제2 하부 재배선 패턴(140)의 언더 범프 비아(147)의 폭은 상면에서 하면으로 갈수록 일정할 수 있다.
제2 하부 재배선 패턴(140)의 제2 하부 배선(143)은 언더 범프 비아(147)의 상면 상에 제공되고, 언더 범프 비아(147)와 경계면 없이 연결될 수 있다. 제2 하부 배선(143)의 폭은 언더 범프 비아(147)의 상면의 폭보다 더 클 수 있다. 제2 하부 배선(143)은 하부 절연층(110)의 상면 상으로 연장될 수 있다. 이와 달리, 제2 하부 배선(143) 및 언더 범프 비아(147) 사이에 경계면이 존재할 수 있다.
제2 하부 재배선 패턴(140)의 제2 씨드 패턴(145)은 제2 하부 재배선 패턴(140)의 언더 범프 비아(147) 및 제2 하부 배선(143) 아래에 제공될 수 있다. 구체적으로, 제2 씨드 패턴(145)은 언더 범프 비아(147)의 하면과 측면 및 제2 하부 배선(143)의 하면을 덮을 수 있다. 제2 씨드 패턴(145)은 제2 하부 배선(143)의 측면 상으로 연장되지 않을 수 있다. 제2 씨드 패턴(145)은 언더 범프 비아(147)와 언더 범프 패드(323) 사이에 위치할 수 있다. 즉, 제2 씨드 패턴(145)은 언더 범프 패드(323)와 직접 접촉할 수 있다. 제2 씨드 패턴(145)은 제1 씨드 패턴(135)과 실질적으로 동일한 물질을 포함하며, 동일한 기능을 수행할 수 있다.
도 7a 및 도 7b를 참조하면, 언더 범프 비아(147)는 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d)을 포함할 수 있다. 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d)은 언더 범프 패드(323)의 상면 상에서 일정한 간격으로 배치될 수 있다.
평면적 관점에서, 도전 구조체(500), 하부 재배선 패드 비아(151) 및 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d)은 언더 범프 패드(323)와 중첩될 수 있다. 즉, 언더 범프 패드(323) 상에 도전 구조체(500), 하부 재배선 패드 비아(151) 및 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d)이 배치될 수 있다.
제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d) 각각의 직경, 도전 구조체(500)의 직경 및 하부 재배선 패드 비아(151)의 직경은 언더 범프 패드(323)의 직경보다 작을 수 있다. 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d) 각각의 직경은 서로 실질적으로 동일할 수 있다. 도전 구조체(500)의 직경은 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d) 각각의 직경보다 크거나 실질적으로 동일할 수 있다. 하부 재배선 패드 비아(151)의 직경은 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d) 각각의 직경 및 도전 구조체(500)의 직경보다 작을 수 있다.
평면적 관점에서, 도전 구조체(500)는 제4 언더 범프 비아(147d)와 중첩될 수 있다. 하부 재배선 패드 비아(151)는 도전 구조체(500) 및 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d)과 이격될 수 있다. 즉, 하부 재배선 패드 비아(151)는 도전 구조체(500) 및 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d)과 수직적으로 정렬되지 않을 수 있다.
도전 구조체(500), 하부 재배선 패드 비아(151) 및 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d) 각각은 도 2a 내지 도 5b의 코어 비아(620), 제1 하부 비아(131) 및 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 각각에 대응될 수 있다. 즉, 도전 구조체(500), 하부 재배선 패드 비아(151) 및 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d)은 도 3b, 도 4b 및 도 5b에서 설명한 것과 마찬가지로 다양하게 배치될 수 있다.
따라서, 반도체 패키지(11)는 평면적 관점에서 도전 구조체(500), 하부 재배선 패드 비아(151) 및 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d) 중 적어도 어느 하나는 서로 중첩되지 않는 구조를 가질 수 있다. 이로 인해, 하부 재배선 패드 비아(151)와 제1 하부 배선(133) 사이에 발생하는 크랙을 방지하여 반도체 패키지의 신뢰성이 개선될 수 있다.
도 8 및 도 9는 본 발명의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
이하에서, 설명의 편의를 위하여 도 1을 참조하여 설명한 것과 동일한 사항에 대한 설명을 생략하고 차이점에 대하여 상세히 설명한다.
도 8을 참조하면, 반도체 패키지(12)는 하부 패키지(20), 상부 패키지(30), 및 연결 범프들(775)을 포함할 수 있다. 하부 패키지(20)는 도 1에서 설명한 반도체 패키지(10)와 실질적으로 동일할 수 있다.
상부 패키지(30)는 하부 패키지(20) 상에 배치될 수 있다. 예를 들어, 상부 패키지(30)는 상부 재배선층(700) 상에 배치될 수 있다. 상부 패키지(30)는 상부 기판(810), 상부 반도체칩(800), 및 상부 몰딩막(840)을 포함할 수 있다.
상부 기판(810)은 인쇄회로기판 또는 재배선층일 수 있다. 기판 패드들(811)은 상부 기판(810)의 상면 및 하면 상에 제공될 수 있다.
상부 반도체칩(800)이 상부 기판(810) 상에 배치될 수 있다. 상부 반도체칩(800)은 집적 회로들을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩(800)은 하부 패키지(20)의 반도체칩(200)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 상부 반도체칩(800)은 메모리칩일 수 있다.
상부 범프들(850)이 상부 기판(810) 및 상부 반도체칩(800) 사이에 개재되어, 기판 패드들(811) 및 상부 반도체칩(800)의 상부 칩 패드들(830)과 접속할 수 있다. 상부 범프들(850)을 솔더 물질을 포함할 수 있다. 도시된 바와 달리, 상부 범프들(850)이 생략되고, 상부 반도체칩(800)이 상부 기판(810) 상에 직접 배치될 수 있다. 즉, 상부 칩 패드들(830)은 기판 패드들(811)과 직접 접속할 수 있다. 이 경우, 상부 칩 패드들(830)과 기판 패드들(811)은 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서 하이브리드 본딩이란, 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미하며, 그 경계면이 보이지 않을 수 있다.
상부 몰딩막(840)이 상부 기판(810) 상에 제공되어, 상부 반도체칩(800)을 덮을 수 있다. 상부 몰딩막(840)은 상부 기판(810) 및 상부 반도체칩(800) 사이의 갭 영역으로 연장되어, 상부 범프들(850)을 밀봉할 수 있다. 이와 달리, 언더필막(미도시)이 상부 기판(810) 및 상부 반도체칩(800) 사이의 갭 영역에 더 개재될 수 있다. 상부 몰딩막(840)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상부 패키지(30)는 상부 방열판(870)을 더 포함할 수 있다. 상부 방열판(870)은 상부 반도체칩(800)의 상면 및 상부 몰딩막(840)의 상면에 배치될 수 있다. 상부 방열판(870)은 히트 싱크, 히트 슬러그, 및 열전달물질층 중에서 적어도 하나를 포함할 수 있다. 상부 방열판(870)은 예를 들어, 금속을 포함할 수 있다. 도시된 바와 달리, 상부 방열판(870)은 상부 몰딩막(840)의 측면 상으로 더 연장될 수 있다. 다른 예로, 방열판(870)은 생략되고, 상부 몰딩막(840)이 상부 반도체칩(800)의 상면을 더 덮을 수 있다.
연결 범프들(775)은 상부 재배선층(700) 및 상부 기판(810) 사이에 개재되어, 재배선 패드들(750) 및 상부 기판(810)의 기판 패드들(811)과 접속할 수 있다. 이에 따라, 상부 패키지(30)는 연결 범프들(775)을 통해 하부 패키지(20)와 전기적으로 연결될 수 있다. 연결 범프들(775)은 솔더 물질들을 포함할 수 있다. 연결 범프들(775)은 금속 필라들을 더 포함할 수 있다. 상부 패키지(30)와 전기적 연결은 상부 반도체칩(800) 내의 집적 회로들과 전기적 연결을 의미할 수 있다.
이와 달리, 상부 기판(810) 및 연결 범프들(775)이 생략되고, 상부 범프들(850)은 재배선 패드들(750)과 직접 접속할 수 있다. 이 경우, 상부 몰딩막(840)은 상부 재배선층(700)의 상면과 직접 접촉할 수 있다. 또는, 상부 기판(810), 연결 범프들(775), 및 상부 범프들(850)이 생략되고, 상부 반도체칩(800)의 상부 칩 패드들(830)은 재배선 패드들(750)과 직접 접속할 수 있다. 이 경우, 상부 칩 패드들(830) 및 재배선 패드들(750)은 하이브리드 본딩을 이룰 수 있다.
도 9를 참조하면, 반도체 패키지(13)는 하부 패키지(20), 상부 패키지(31), 및 연결 범프들(775)을 포함할 수 있다. 하부 패키지(20)는 도 1에서 설명한 반도체 패키지(10)와 실질적으로 동일할 수 있다. 연결 범프들(775)은 도 8에서 설명한 것과 실질적으로 동일할 수 있다.
상부 패키지(31)는 하부 패키지(20) 상에 배치될 수 있다. 상부 패키지(31)는 상부 기판(810), 상부 반도체칩(800), 및 상부 몰딩막(840)을 포함할 수 있다. 상부 기판(810) 및 상부 몰딩막(840)은 도 8에서 설명한 것과 실질적으로 동일할 수 있다.
도 8과 달리, 상부 반도체칩(800)의 상부 칩 패드들(830)은 상부 반도체칩(800)의 상면 상에 제공될 수 있다. 본딩 와이어들(851)이 상부 칩 패드들(830) 상에 제공되어, 상부 칩 패드들(830) 및 기판 패드들(811)과 전기적으로 연결될 수 있다.
다시 도 8 및 도 9를 참조하면, 하부 패키지(20) 상에 상부 패키지(30, 31)가 제공됨으로써, 하부 패키지(20)에 제3 방향(D3)으로 외력이 가해질 수 있다. 하부 패키지(20)는 도 2a 내지 도 5b에서 설명한 것과 마찬가지로 코어 비아(620), 제1 하부 비아(131) 및 제1 내지 제4 언더 범프 비아들(321a, 321b, 321c, 321d) 중 적어도 어느 하나가 수직적으로 정렬되는 것을 피하는 구조를 가질 수 있다. 따라서, 코어 패드(630)와 제1 하부 비아(131) 사이에 발생하는 크랙을 방지하여 반도체 패키지의 신뢰성이 개선될 수 있다.
도 10은 본 발명의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
이하에서, 설명의 편의를 위하여 도 6 및 도 8을 참조하여 설명한 것과 동일한 사항에 대한 설명을 생략하고 차이점에 대하여 상세히 설명한다.
도 10을 참조하면, 도 9를 참조하면, 반도체 패키지(14)는 하부 패키지(21), 상부 패키지(32), 및 연결 범프들(775)을 포함할 수 있다. 하부 패키지(21)는 도 6에서 설명한 반도체 패키지(11)와 실질적으로 동일할 수 있다. 연결 범프들(775)은 도 8에서 설명한 것과 실질적으로 동일할 수 있다.
상부 패키지(32)는 도 8에서 설명한 상부 패키지(30)와 실질적으로 동일할 수 있다. 이와 달리, 상부 반도체칩(800)의 상부 칩 패드들(830)은 상부 반도체칩(800)의 상면 상에 제공되어, 본딩 와이어들을 통해 기판 패드들(811)과 연결될 수 있다. 즉, 상부 패키지(32)는 도 9에서 설명한 상부 패키지(31)와 실질적으로 동일할 수 있다.
하부 패키지(21) 상에 상부 패키지(32)가 제공됨으로써, 하부 패키지(21)에 제3 방향(D3)으로 외력이 가해질 수 있다. 하부 패키지(21)는 도 7a 및 도 7b에서 설명한 것과 마찬가지로 하부 재배선 패드 비아(151) 및 도전 구조체(500)와 제1 내지 제4 언더 범프 비아들(147a, 147b, 147c, 147d) 중 적어도 어느 하나가 수직적으로 정렬되는 것을 피하는 구조를 가질 수 있다. 따라서, 하부 재배선 패드 비아(151)에 집중되는 외력을 분산하여 하부 재배선 패드 비아(151)에서 발생하는 크랙을 방지하여 반도체 패키지의 신뢰성이 개선될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하부 배선 및 하부 비아를 포함하는 하부 재배선층;
    상기 하부 재배선층 상의 반도체칩;
    상기 하부 재배선층 상에서 상기 반도체칩을 둘러싸며, 코어 비아를 포함하는 코어층; 및
    상기 하부 재배선층의 하면 상에서 언더 범프 패드 및 상기 하부 배선과 상기 언더 범프 패드를 연결하는 언더 범프 비아를 포함하는 언더 범프 구조를 포함하되,
    상기 언더 범프 패드는 평면적 관점에서, 상기 언더 범프 비아, 상기 하부 비아 및 상기 코어 비아와 중첩되고,
    상기 언더 범프 비아는 평면적 관점에서, 상기 하부 비아 및 상기 코어 비아 중 적어도 어느 하나와 이격되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 하부 재배선층 상에서 상기 코어층과 상기 반도체칩 사이에 몰딩막을 더 포함하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 하부 재배선층과 상기 언더 범프 구조 사이의 보호층; 및
    상기 언더 범프 패드에 접속되는 외부 단자를 더 포함하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 하부 재배선층의 제1 하부 비아는 하면에서 상면으로 갈수록 폭이 좁아지는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 언더 범프 비아는 복수 개로 제공되며,
    평면적 관점에서, 상기 복수 개의 언더 범프 비아들은 상기 언더 범프 패드 상에서 일정한 간격으로 배치되는 반도체 패키지.
  6. 제5 항에 있어서,
    평면적 관점에서, 상기 복수 개의 언더 범프 비아들 중 하나는 상기 코어 비아와 중첩되는 반도체 패키지.
  7. 제5 항에 있어서,
    평면적 관점에서, 상기 복수 개의 언더 범프 비아들 및 상기 코어 비아는 상기 언더 범프 패드 상에서 일정한 간격으로 이격되어 배치되는 반도체 패키지.
  8. 제5 항에 있어서,
    평면적 관점에서, 상기 하부 비아 및 상기 코어 비아는 상기 복수 개의 언더 범프 비아들 사이에 위치하며, 서로 중첩되는 반도체 패키지.
  9. 제5 항에 있어서,
    평면적 관점에서, 상기 하부 비아, 상기 코어 비아 및 상기 복수 개의 언더 범프 비아들은 서로 이격되는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 하부 비아의 직경은 상기 코어 비아의 직경 및 상기 언더 범프 비아의 직경보다 작은 반도체 패키지.
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