KR20240028182A - 반도체 소자의 제조 방법 - Google Patents

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최현근
이기석
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 메모리 셀 영역에 매립 절연층 및 활성층을 포함하는 제1 기판을 준비하는 단계, 활성층 내에 제1 방향으로 연장되는 백 게이트 전극을 형성하는 단계, 활성층을 패터닝하여 백 게이트 전극의 양측에서 매립 절연층 상에 제1 및 제2 활성 패턴들을 형성하는 단계, 제1 활성 패턴의 일측 및 제2 활성 패턴의 타측에 워드 라인들을 형성하는 단계, 제1 및 제2 활성 패턴들의 제1 면들과 접촉하며 워드 라인들을 가로질러 제2 방향으로 연장되는 비트 라인들을 형성하는 단계, 비트 라인들 상에 제2 기판을 본딩하는 단계, 제1 기판 및 매립 절연층을 제거하여 제1 및 제2 활성 패턴들의 제1 면들에 대향하는 제2 면들을 노출시키는 단계, 제1 및 제2 활성 패턴들의 제2 면들과 접촉하는 컨택 패턴들을 형성하는 단계, 컨택 패턴들과 전기적으로 연결되는 커패시터들을 형성하는 단계, 커패시터들 상에 제3 기판을 본딩하는 단계, 제2 기판을 제거하여 비트 라인들을 노출시키는 단계, 및 비트 라인들과 전기적으로 연결되는 제1 본딩 패드들을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명의 기술분야는 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 수직 채널 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
우수한 성능 및 경제성을 충족시키기 위해, 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 소자의 집적도는 제품의 경제성을 결정하는 중요한 요인이다. 2차원 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 미세 패턴 형성을 위해서는 고가의 장비들이 필요하고, 칩 다이(die)의 면적은 제한적이기 때문에, 2차원 메모리 소자의 집적도가 증가하고는 있지만 여전히 제한적이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 집적도 및 전기적 특성이 향상되고, 수직 채널 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 메모리 셀 영역에 매립 절연층 및 활성층을 포함하는 제1 기판을 준비하는 단계; 상기 활성층 내에 제1 방향으로 연장되는 백 게이트 전극을 형성하는 단계; 상기 활성층을 패터닝하여, 상기 백 게이트 전극의 양측에서 상기 매립 절연층 상에 제1 및 제2 활성 패턴들을 형성하는 단계; 상기 제1 활성 패턴의 일측 및 상기 제2 활성 패턴의 타측에 워드 라인들을 형성하는 단계; 상기 제1 및 제2 활성 패턴들의 제1 면들과 접촉하며 상기 워드 라인들을 가로질러 제2 방향으로 연장되는 비트 라인들을 형성하는 단계; 상기 비트 라인들 상에 제2 기판을 본딩하는 단계; 상기 제1 기판 및 상기 매립 절연층을 제거하여 상기 제1 및 제2 활성 패턴들의 상기 제1 면들에 대향하는 제2 면들을 노출시키는 단계; 상기 제1 및 제2 활성 패턴들의 상기 제2 면들과 접촉하는 컨택 패턴들을 형성하는 단계; 상기 컨택 패턴들과 전기적으로 연결되는 커패시터들을 형성하는 단계; 상기 커패시터들 상에 제3 기판을 본딩하는 단계; 상기 제2 기판을 제거하여 상기 비트 라인들을 노출시키는 단계; 및 상기 비트 라인들과 전기적으로 연결되는 제1 본딩 패드들을 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 매립 절연층, 상기 매립 절연층 상에 제1 방향으로 연장되는 백 게이트 전극, 및 상기 백 게이트 전극의 양측에 제1 및 제2 활성 패턴들을 제1 기판에 형성하는 단계; 상기 제1 활성 패턴의 일측 및 상기 제2 활성 패턴의 타측에 워드 라인들을 형성하는 단계; 상기 제1 및 제2 활성 패턴들과 접촉하며 상기 워드 라인들을 가로질러 제2 방향으로 연장되는 비트 라인들을 형성하는 단계; 상기 비트 라인들 상에, 절연 물질로 구성되는 제2 접합 계면층을 형성하고 제2 기판을 본딩하는 단계; 상기 제1 기판이 위에 오도록 뒤집고, 상기 제1 기판 및 상기 매립 절연층을 제거하여 상기 제1 및 제2 활성 패턴들을 노출시키고, 상기 제1 및 제2 활성 패턴들과 접촉하는 컨택 패턴들 및 랜딩 패드들을 형성하는 단계; 상기 랜딩 패드들과 전기적으로 연결되는 스토리지 전극들, 상기 스토리지 전극들을 덮도록 커패시터 유전막 및 플레이트 전극을 형성하는 단계; 상기 플레이트 전극 상에, 절연 물질로 구성되는 제3 접합 계면층을 형성하고 제3 기판을 본딩하는 단계; 상기 제2 기판이 위에 오도록 뒤집고, 상기 제2 기판을 제거하여 상기 제2 접합 계면층을 노출시키는 단계; 상기 제2 접합 계면층을 관통하여, 상기 비트 라인들과 전기적으로 연결되는 제1 본딩 비아들을 형성하는 단계; 및 상기 제1 본딩 비아들과 접촉하는 제1 본딩 패드들을 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 메모리 셀 영역을 포함하는 제1 반도체 칩을 제조하는 단계; 코어/페리 영역을 포함하는 제2 반도체 칩을 제조하는 단계; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩을 다이렉트 본딩하는 단계;를 포함하고, 제1 반도체 칩을 제조하는 단계는, 상기 메모리 셀 영역에 매립 절연층 및 활성층을 포함하는 제1 기판을 준비하는 단계; 상기 활성층 내에 제1 방향으로 연장되는 백 게이트 전극을 형성하는 단계; 상기 활성층을 패터닝하여, 상기 백 게이트 전극의 양측에서 상기 매립 절연층 상에 제1 및 제2 활성 패턴들을 형성하는 단계; 상기 제1 활성 패턴의 일측 및 상기 제2 활성 패턴의 타측에 워드 라인들을 형성하는 단계; 상기 제1 및 제2 활성 패턴들의 제1 면들과 접촉하며 상기 워드 라인들을 가로질러 제2 방향으로 연장되는 비트 라인들을 형성하는 단계; 상기 비트 라인들 상에 제2 기판을 본딩하는 단계; 상기 제1 기판 및 상기 매립 절연층을 제거하여 상기 제1 및 제2 활성 패턴들의 상기 제1 면들에 대향하는 제2 면들을 노출시키는 단계; 상기 제1 및 제2 활성 패턴들의 상기 제2 면들과 접촉하는 컨택 패턴들을 형성하는 단계; 상기 컨택 패턴들과 전기적으로 연결되는 커패시터들을 형성하는 단계; 상기 커패시터들 상에 제3 기판을 본딩하는 단계; 상기 제2 기판을 제거하여 상기 비트 라인들을 노출시키는 단계; 및 상기 비트 라인들과 전기적으로 연결되는 제1 본딩 패드들을 형성하는 단계;를 포함하고, 제2 반도체 칩을 제조하는 단계는, 상기 코어/페리 영역에 주변 회로 및 상기 주변 회로를 덮는 절연층을 포함하는 제4 기판을 준비하는 단계; 및 상기 절연층 상에 배치되며, 상기 주변 회로에 전기적으로 연결되는 제2 본딩 패드들을 형성하는 단계;를 포함하고, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 다이렉트 본딩하는 단계는, 상기 제1 본딩 패드들과 상기 제2 본딩 패드들을 접합하는 단계; 및 상기 제3 기판을 제거하여 상기 커패시터들을 노출시키는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 수직 채널 트랜지스터를 포함하는 반도체 소자에서 셀 영역과 코어/페리 영역을 구리-대-구리(Cu-to-Cu) 다이렉트 본딩 방식으로 접합하는 제조 방법을 이용함으로써, 집적도 및 전기적 특성이 향상되는 효과가 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 평면 레이아웃이다.
도 2는 도 1의 반도체 소자를 나타내는 측면 레이아웃이다.
도 3은 도 1의 반도체 소자의 본딩 패드의 배치를 나타내는 개략도이다.
도 4는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타내는 평면 레이아웃이다.
도 5 및 도 6은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 본딩 패드의 배치를 나타내는 개략도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 확대 레이아웃이다.
도 8 내지 도 31은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 평면 레이아웃이고, 도 2는 도 1의 반도체 소자를 나타내는 측면 레이아웃이고, 도 3은 도 1의 반도체 소자의 본딩 패드의 배치를 나타내는 개략도이다.
도 1 내지 도 3을 함께 참조하면, 반도체 소자(10)는 메모리 셀 영역(CELL)과 코어/페리 영역(CORE, PERI)을 포함할 수 있다.
본 발명의 반도체 소자(10)는, 칩-투-칩(chip-to-chip) 구조일 수 있다. 여기서, 칩-투-칩 구조는 제1 웨이퍼 상에 메모리 셀 영역(CELL)을 포함하는 제1 칩을 제작하고, 제2 웨이퍼 상에 코어/페리 영역(CORE, PERI)을 포함하는 제2 칩을 제작한 후, 상기 제1 칩과 상기 제2 칩을 다이렉트 본딩(direct bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다.
일부 실시예들에서, 상기 다이렉트 본딩 방식은 상기 제1 칩의 최상층에 형성된 본딩 패드(BP)와 상기 제2 칩의 최상층에 형성된 본딩 패드(BP)를 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 패드(BP)가 구리(Cu)로 형성된 경우, 상기 다이렉트 본딩 방식은 구리-대-구리(Cu-to-Cu) 다이렉트 본딩 방식일 수 있으나, 이에 한정되는 것은 아니다.
상기 본딩 패드(BP)는 비트 라인(BL) 상에 배치될 수 있다. 일부 실시예들에서, 상기 본딩 패드(BP)는 제1 방향(D1)과 제2 방향(D2)에 사선 방향으로 서로 이격되도록 배치될 수 있다. 다른 실시예들에서, 상기 본딩 패드(BP)는 벌집 형상의 중심점 및 꼭짓점들에 서로 이격되도록 배치될 수 있다. 상기 본딩 패드(BP)는 예를 들어, 사각 형상일 수 있다.
본 발명의 반도체 소자(10)에서, 메모리 셀 영역(CELL)은 코어/페리 영역(CORE, PERI)의 적어도 일부 영역 상에 배치될 수 있다. 일부 실시예들에서, 메모리 셀 영역(CELL)은 코어 영역(CORE)과 수직 방향(D3)으로 오버랩 되도록 배치될 수 있다. 다른 실시예들에서, 메모리 셀 영역(CELL)은 페리 영역(PERI)과 수직 방향(D3)으로 오버랩 되도록 배치될 수 있다.
메모리 셀 영역(CELL)은 반도체 기판 상에 형성된 메모리 셀들이 배치되는 영역을 의미할 수 있다. 메모리 셀 영역(CELL)에 배치되는 각각의 메모리 셀의 셀 트랜지스터들은 수직 채널 트랜지스터(vertical channel transistor, VCT)일 수 있고, 각각의 메모리 셀의 데이터 저장 소자는 커패시터를 포함할 수 있다. 상기 수직 채널 트랜지스터는, 트랜지스터를 구성하는 채널층의 채널 길이가 기판으로부터 수직 방향(D3)을 따라 연장되는 구조를 의미할 수 있다.
또한, 코어/페리 영역(CORE, PERI)은 반도체 기판 상에 주변 회로들이 배치되는 영역을 의미할 수 있다. 예를 들어, 주변 회로들은 메모리 셀들에 신호 및/또는 전원을 전달하기 위한 역할을 수행할 수 있다. 일부 실시예들에서, 주변 회로들은 커맨드 디코더, 제어 로직, 어드레스 버퍼, 로우 디코더, 칼럼 디코더, 센스 앰프, 서브 워드 라인 드라이버, 데이터 입출력 회로 등이 다양한 회로를 구성할 수 있으나, 이에 한정되는 것은 아니다.
이와 같이, 메모리 셀 영역(CELL)과 코어/페리 영역(CORE, PERI)의 적어도 일부 영역을 다이렉트 본딩 방식으로 접합함으로써, 메모리 셀 영역(CELL)과 코어/페리 영역(CORE, PERI)이 오버랩 되는 영역을 내부 컨택 영역으로 사용할 수 있다. 따라서, 메모리 셀 영역(CELL)의 외곽에 추가적인 컨택 영역을 보다 작게 확보하더라도, 메모리 셀 영역(CELL)과 코어/페리 영역(CORE, PERI) 사이의 신호 및/또는 전원을 전달할 수 있다. 후술하겠지만, 본 발명의 기술적 사상에 따른 반도체 소자(10)의 제조 방법에 따르면, 백 게이트 전극을 포함하는 수직 채널 트랜지스터를 형성하면서도, 다이렉트 본딩 방식을 보다 효율적으로 구현할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 소자(10)의 제조 방법에 따르면, 수직 채널 트랜지스터들을 포함하는 반도체 소자에서 메모리 셀 영역(CELL)과 코어/페리 영역(CORE, PERI)을 구리-대-구리 다이렉트 본딩 방식으로 접합하는 제조 방법을 이용함으로써, 집적도 및 전기적 특성이 향상되는 효과가 있다.
도 4는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타내는 평면 레이아웃이다.
이하에서 설명하는 반도체 소자(20)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 소자(10)와 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 반도체 소자(20)는 메모리 셀 영역(CELL)과 코어/페리 영역(CORE, PERI)을 포함할 수 있다.
본 실시예의 반도체 소자(20)는, 메모리 셀 영역(CELL)을 포함하는 제1 칩과 코어/페리 영역(CORE, PERI)을 포함하는 제2 칩을 다이렉트 본딩 방식에 의해 서로 연결하는 구조일 수 있다.
상기 다이렉트 본딩 방식은 상기 제1 칩의 최상층에 형성된 제1 본딩 패드(BP1)와 상기 제2 칩의 최상층에 형성된 제2 본딩 패드(BP2)를 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 제1 및 제2 본딩 패드(BP1, BP2)가 각각 구리(Cu)로 형성된 경우, 상기 다이렉트 본딩 방식은 구리-대-구리 다이렉트 본딩 방식일 수 있으나, 이에 한정되는 것은 아니다.
여기서, 제1 본딩 패드(BP1)의 제1 폭과 제2 본딩 패드(BP2)의 제2 폭은 서로 다를 수 있다. 일부 실시예들에서, 도면에서와 같이, 제1 본딩 패드(BP1)의 제1 폭이 제2 본딩 패드(BP2)의 제2 폭보다 더 작을 수 있다. 다른 실시예들에서, 도면에서와 달리, 제1 본딩 패드(BP1)의 제1 폭이 제2 본딩 패드(BP2)의 제2 폭보다 더 클 수 있다. 즉, 구리-대-구리 다이렉트 본딩 방식이 제1 본딩 패드(BP1)와 제2 본딩 패드(BP2)의 동일한 접촉 면적을 의미하는 것은 아니다.
도 5 및 도 6은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 본딩 패드의 배치를 나타내는 개략도이다.
이하에서 설명하는 반도체 소자들(30, 40)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 소자(10)와 차이점을 중심으로 설명하도록 한다.
도 5를 참조하면, 반도체 소자(30)는 다이렉트 본딩 방식의 칩-투-칩 구조일 수 있다.
본 실시예의 반도체 소자(30)에서, 다이렉트 본딩 방식은 상기 제1 칩의 최상층에 형성된 본딩 패드(BP)와 상기 제2 칩의 최상층에 형성된 본딩 패드(BP)를 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 패드(BP)가 구리(Cu)로 형성된 경우, 상기 다이렉트 본딩 방식은 구리-대-구리 다이렉트 본딩 방식일 수 있다. 예를 들어, 상기 본딩 패드(BP)는 마름모 형상 또는 육각 형상일 수 있다.
도 6을 참조하면, 반도체 소자(40)는 다이렉트 본딩 방식의 칩-투-칩 구조일 수 있다.
본 실시예의 반도체 소자(40)에서, 다이렉트 본딩 방식은 상기 제1 칩의 최상층에 형성된 본딩 패드(BP)와 상기 제2 칩의 최상층에 형성된 본딩 패드(BP)를 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 패드(BP)가 구리(Cu)로 형성된 경우, 상기 다이렉트 본딩 방식은 구리-대-구리 다이렉트 본딩 방식일 수 있다. 예를 들어, 상기 본딩 패드(BP)는 원 형상 또는 타원 형상일 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 확대 레이아웃이고, 도 8 내지 도 31은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
구체적으로, 도 8 내지 도 31은 각각, 도 7의 A-A' 선 및 B-B' 선을 따라 절단한 단면들을 나타내도록 도시하였다.
도 7 및 도 8을 함께 참조하면, 매립 절연층(101) 및 활성층(110)을 포함하는 제1 기판(100)을 준비할 수 있다.
제1 기판(100)은 SOI(silicon on insulator) 기판일 수 있다. 또는, 제1 기판(100)은 예를 들어, 실리콘 기판, 저머늄 기판, 실리콘-저머늄 기판 등일 수 있다.
매립 절연층(101) 및 활성층(110)이 제1 기판(100) 상에 제공될 수 있다. 제1 기판(100)은 메모리 셀 영역(CELL)을 포함할 수 있다.
매립 절연층(101)은 예를 들어, 매몰 산화물(buried oxide)일 수 있다. 이와 달리, 매립 절연층(101)은 화학 기상 증착 방법으로 형성된 절연막일 수 있다. 매립 절연층(101)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 저유전 물질을 포함할 수 있다.
활성층(110)은 단결정 반도체 물질일 수 있다. 활성층(110)은 서로 대향하는 제1 면 및 제2 면을 가질 수 있으며, 제2 면은 매립 절연층(101)과 접촉하는 면일 수 있다.
활성층(110)의 제1 면 상에 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 메모리 셀 영역(CELL)에서 제1 방향(D1)을 따라 연장되는 라인 형태의 개구부들을 가질 수 있다.
제1 마스크 패턴(MP1)은 차례로 적층된 버퍼막(B10), 제1 마스크막(M10), 제2 마스크막(M20), 및 제3 마스크막(M30)을 포함할 수 있다. 여기서, 제3 마스크막(M30)은 제2 마스크막(M20)에 대해 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 마스크막(M10)은 버퍼막(B10) 및 제2 마스크막(M20)에 대해 식각 선택성을 갖는 물질로 이루어질 수 있다. 일부 실시예들에서, 버퍼막(B10) 및 제2 마스크막(M20)은 실리콘 산화물을 포함할 수 있으며, 제1 및 제3 마스크막들(M10, M30)은 실리콘 질화물을 포함할 수 있다.
이어서, 제1 마스크 패턴(MP1)을 식각 마스크로 이용하여 메모리 셀 영역(CELL)의 활성층(110)이 이방성 식각될 수 있다. 이에 따라, 메모리 셀 영역(CELL)의 활성층(110)에 제1 방향(D1)으로 연장되는 제1 트렌치들(T1)이 형성될 수 있다. 제1 트렌치들(T1)은 매립 절연층(101)을 노출시킬 수 있으며, 제2 방향(D2)으로 일정 간격 이격될 수 있다.
도 7 및 도 9를 함께 참조하면, 제1 트렌치들(T1)의 하부를 채우는 제1 절연 패턴들(111)이 형성될 수 있다.
제1 절연 패턴들(111)은 제1 트렌치들(T1)을 채우도록 절연 물질을 형성한 후, 절연 물질을 식각함으로써 형성될 수 있다. 각각의 제1 절연 패턴(111)은 해당 제1 트렌치(T1)의 측벽들의 일부를 노출시킬 수 있다.
제1 절연 패턴(111)을 형성한 후, 제1 트렌치들(T1) 내에 백 게이트 절연 패턴들(113) 및 백 게이트 전극들(BG)이 형성될 수 있다.
구체적으로, 제1 절연 패턴(111)을 형성한 후, 제1 트렌치들(T1)의 내벽을 컨포멀하게 덮는 게이트 절연막을 형성하고, 게이트 절연막이 형성된 제1 트렌치들(T1)을 채우도록 게이트 도전막이 형성될 수 있다.
이어서, 게이트 도전막을 식각하여 제1 트렌치들(T1) 내에 백 게이트 전극들(BG)이 각각 형성될 수 있다. 백 게이트 전극(BG)을 형성하는 동안 제3 마스크막(M30)이 제거될 수 있다.
일부 실시예들에서, 백 게이트 절연 패턴들(113)을 형성하기 전에, 기상 도핑 공정 또는 플라즈마 도핑 공정을 수행하여 제1 트렌치들(T1)의 내벽을 통해 노출된 활성층들(110)에 불순물이 도핑될 수 있다.
도 7 및 도 10을 함께 참조하면, 백 게이트 전극들(BG)이 형성된 제1 트렌치들(T1) 내에 백 게이트 캡핑 패턴들(115)이 형성될 수 있다.
백 게이트 캡핑 패턴들(115)은 백 게이트 전극들(BG)이 형성된 제1 트렌치들(T1)을 채우도록 절연막을 형성한 후, 제1 마스크막(M10)의 상면이 노출될 때까지 평탄화하여 형성될 수 있다. 백 게이트 캡핑 패턴들(115)이 제2 마스크막(M20)과 동일한 물질로 이루어진 경우, 백 게이트 캡핑 패턴들(115)의 형성을 위한 평탄화 공정에 의해, 제2 마스크막(M20)이 제거될 수 있다.
백 게이트 캡핑 패턴들(115)을 형성하기 전, 기상 도핑 공정 또는 플라즈마 도핑 공정을 수행하여 백 게이트 전극(BG)이 형성된 제1 트렌치(T1)를 통해 활성층들(110)에 불순물들이 도핑될 수 있다.
백 게이트 캡핑 패턴들(115)을 형성한 후, 제1 마스크막(M10)이 제거될 수 있으며, 백 게이트 캡핑 패턴들(115)이 버퍼막(B10)의 상면 위로 돌출된 형태를 가질 수 있다.
이어서, 버퍼막(B10)의 상면, 백 게이트 절연 패턴들(113)의 측벽들, 및 백 게이트 캡핑 패턴들(115)의 상면들을 균일한 두께로 덮는 스페이서막(120)을 형성할 수 있다. 스페이서막(120)의 형성 두께에 따라, 수직 채널 트랜지스터들의 활성 패턴의 폭이 결정될 수 있다.
스페이서막(120)은 절연 물질로 이루어질 수 있다. 스페이서막(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄화물, 및 이들의 조합이 사용될 수 있다.
도 7 및 도 11을 함께 참조하면, 스페이서막(120)에 대한 이방성 식각 공정을 수행하여, 각각의 백 게이트 절연 패턴(113)의 측벽들 상에 한 쌍의 스페이서들(121)이 형성될 수 있다.
다음으로, 스페이서들(121)을 식각 마스크로 이용하여, 활성층(110)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 각각의 백 게이트 절연 패턴(113)의 양측에 서로 분리된 한 쌍의 예비 활성 패턴들(PAP)이 형성될 수 있다.
예비 활성 패턴들(PAP)을 형성함에 따라, 매립 절연층(101)이 노출될 수 있다. 예비 활성 패턴들(PAP)은 백 게이트 전극(BG)과 나란하게 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있으며, 제2 방향(D2)으로 서로 이웃하는 예비 활성 패턴들(PAP) 사이에 제2 트렌치(T2)가 형성될 수 있다.
도 7 및 도 12를 함께 참조하면, 제2 트렌치(T2)의 내벽을 컨포멀하게 덮는 제1 식각 정지막(131)을 형성할 수 있으며, 제1 식각 정지막(131)이 형성된 제2 트렌치(T2)를 채우는 제1 희생막(133)을 형성할 수 있다.
제1 식각 정지막(131)은 절연 물질, 예를 들어, 실리콘 산화물로 형성될 수 있다. 제1 희생막(133)은 제2 트렌치(T2)를 채우며, 실질적으로 평탄한 상면을 가질 수 있다. 제1 희생막(133)은 제1 식각 정지막(131)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일부 실시예들에서, 제1 희생막(133)은 SOG(Spin On Glass) 기술을 이용하여 형성되는 절연 물질 및 실리콘 산화막 중 어느 하나일 수 있다.
도 7 및 도 13을 함께 참조하면, 제1 희생막(133) 상에 제2 마스크 패턴(MP2)이 형성될 수 있다.
제2 마스크 패턴(MP2)은 제1 희생막(133)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 다른 실시예들에서, 제2 마스크 패턴(MP2)은 제1 및 제2 방향들(D1, D2)에 대해 사선 방향으로 연장되는 라인 형태를 가질 수도 있다.
이어서, 제2 마스크 패턴(MP2)을 식각 마스크로 이용하여 제1 희생막(133) 및 제1 식각 정지막(131)을 차례로 식각함으로써, 예비 활성 패턴들(PAP)의 일부분을 노출시키는 오프닝들(OP)이 형성될 수 있다. 오프닝들(OP)은 매립 절연층(101)의 상면을 노출시킬 수 있다.
제1 희생막(133) 및 제1 식각 정지막(131)에 대한 식각 공정 시, 제2 마스크 패턴(MP2)에 노출된 스페이서들(121)이 제거될 수 있다.
도 7 및 도 14를 함께 참조하면, 오프닝들(OP, 도 13 참조)에 노출된 예비 활성 패턴들(PAP)을 이방성 식각하여 백 게이트 절연 패턴(113)의 양측에 제1 및 제2 활성 패턴들(AP1, AP2)을 형성할 수 있다.
백 게이트 전극(BG)의 제1 측벽 상에서 제1 활성 패턴들(AP1)이 제1 방향(D1)으로 서로 이격되어 형성될 수 있으며, 백 게이트 전극(BG)의 제2 측벽 상에서 제2 활성 패턴들(AP2)이 제1 방향(D1)으로 서로 이격되어 형성될 수 있다. 다른 실시예들에서, 제2 마스크 패턴(MP2)이 사선 방향으로 연장되는 경우, 제1 및 2 활성 패턴들(AP1, AP2)이 사선 방향으로 마주보도록 배치될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 형성한 후, 오프닝들(OP, 도 13 참조) 내에 제2 희생막(135)이 채워질 수 있다. 제2 희생막(135)은 제1 식각 정지막(131)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일부 실시예들에서, 제2 희생막(135)은 제1 희생막(133)과 동일한 물질로 형성될 수 있다.
제2 희생막(135)을 형성한 후, 제2 마스크 패턴(MP2)이 제거될 수 있으며, 백 게이트 캡핑 패턴(115)의 상면이 노출되도록 제1 및 제2 희생막들(133, 135)에 대한 평탄화 공정을 수행할 수 있다.
도 7 및 도 15를 함께 참조하면, 제1 및 제2 희생 패턴들(133, 135, 도 14 참조)을 제거할 수 있으며, 제2 방향(D2)으로 대향하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 제1 식각 정지막(131)을 노출할 수 있다.
이어서, 제1 식각 정지막(131)이 형성된 제3 트렌치(T3) 내에 제2 식각 정지막(141)이 균일한 두께로 형성될 수 있다. 구체적으로, 제2 식각 정지막(141)은 제1 식각 정지막(131), 백 게이트 절연 패턴들(113), 백 게이트 캡핑 패턴들(115), 및 매립 절연층(101)의 일부분들 상에 형성될 수 있다. 제2 식각 정지막(141)은 제1 식각 정지막(131)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
제2 식각 정지막(141)이 형성된 제3 트렌치(T3)의 일부를 채우는 제2 절연 패턴(143)이 형성될 수 있다.
제2 절연 패턴(143)은 SOG 기술을 이용하여 제3 트렌치(T3)를 채우는 절연막을 형성한 후, 절연막에 대한 식각을 수행하여 형성될 수 있다. 제2 절연 패턴(143)은 FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 등을 포함할 수 있다.
제2 절연 패턴(143)의 상면의 레벨은 식각 공정에 따라 달라질 수 있다. 일부 실시예들에서, 제2 절연 패턴(143)의 상면은 백 게이트 전극(BG)의 하면보다 높은 레벨에 위치할 수 있다. 이와 달리, 제2 절연 패턴(143)의 상면이 백 게이트 전극(BG)의 하면보다 낮은 레벨에 위치할 수 있다.
도 7 및 도 16을 함께 참조하면, 제2 절연 패턴(143)에 의해 노출된 제1 및 제2 식각 정지막들(131, 141)을 식각함으로써, 제3 트렌치(T3)에 제1 및 제2 활성 패턴들(AP1, AP2)을 노출할 수 있다.
이어서, 제1 및 제2 활성 패턴들(AP1, AP2)의 측벽들, 백 게이트 캡핑 패턴들(115)의 상면들, 및 제2 절연 패턴(143)의 상면을 컨포멀하게 덮는 게이트 절연막(151)을 형성할 수 있다.
게이트 절연막(151)은 물리적 기상 증착(PVD), 열적 화학 기상 증착(thermal CVD), 저압 화학 기상 증착(LP-CVD), 플라즈마 강화 화학 기상 증착(PE-CVD), 및 원자층 증착(ALD) 방법 중 어느 하나를 이용하여 형성될 수 있다.
도 7 및 도 17을 함께 참조하면, 게이트 절연막(151)을 형성한 후, 제1 및 제2 활성 패턴들(AP1, AP2)의 측벽들 상에 제1 및 제2 워드 라인들(WL1, WL2)을 형성할 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)을 형성하는 단계는, 게이트 절연막(151)을 컨포멀하게 덮는 게이트 도전막을 형성한 후, 게이트 도전막에 대한 이방성 식각 공정을 수행하는 단계를 포함할 수 있다. 여기서, 게이트 도전막의 형성 두께는 제3 트렌치(T3)의 폭의 절반보다 작을 수 있다. 게이트 도전막은 제3 트렌치(T3) 내에 갭 영역을 정의하며, 게이트 절연막(151) 상에 형성될 수 있다.
게이트 도전막에 대한 이방성 식각 공정 시, 게이트 절연막(151)이 식각 정지막으로 이용되거나, 게이트 절연막(151)이 과식각(over-etch)되어 제2 절연 패턴(143)이 노출될 수도 있다. 게이트 도전막에 대한 이방성 식각 공정에 따라 제1 및 제2 워드 라인들(WL1, WL2)은 다양한 형상을 가질 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)의 상면들은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들보다 낮은 레벨에 위치할 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)을 형성한 후, 기상 도핑 공정 또는 플라즈마 도핑 공정을 수행하여 제1 및 제2 워드 라인들(WL1, WL2)에 의해 노출된 게이트 절연막(151)을 통해 활성층들(110)에 불순물들이 도핑될 수도 있다.
도 7 및 도 18을 함께 참조하면, 제1 및 제2 워드 라인들(WL1, WL2)이 형성된 제3 트렌치(T3, 도 17 참조) 내에 제1 캡핑막(153) 및 제3 절연막(155)을 차례로 형성할 수 있다.
구체적으로, 제1 기판(100)의 전면에 제1 캡핑막(153)이 컨포멀하게 형성될 수 있다. 제1 캡핑막(153)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 및 이들의 조합이 사용될 수 있다. 제1 캡핑막(153)은 제1 및 제2 워드 라인들(WL1, WL2)의 표면들을 덮을 수 있다.
이어서, 제1 캡핑막(153)이 형성된 제3 트렌치(T3, 도 17 참조)를 채우도록 제3 절연막(155)이 형성될 수 있다. 여기서, 제3 절연막(155)은 제1 캡핑막(153)과 다른 절연 물질로 이루어질 수 있다.
다음으로, 백 게이트 캡핑 패턴들(115)의 상면들이 노출되도록 제3 절연막(155) 및 제1 캡핑막(153)에 대한 평탄화 공정을 수행할 수 있다. 이에 따라, 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들이 노출될 수 있다.
도 7 및 도 19를 함께 참조하면, 제1 기판(100) 전면에 폴리실리콘막(161)을 형성할 수 있다.
폴리실리콘막(161)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들과 접촉할 수 있다. 다음으로, 금속막(163) 및 하드 마스크막(165)을 폴리실리콘막(161) 상에 차례로 형성할 수 있다.
금속막(163)은 도전성 금속 질화물 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등)으로 형성할 수 있다. 하드 마스크막(165)은 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질로 형성할 수 있다.
도 7 및 도 20을 함께 참조하면, 하드 마스크막(165) 상에 제2 방향(D2)으로 연장되는 라인 형태를 갖는 마스크 패턴(미도시)을 형성할 수 있으며, 마스크 패턴을 이용하여 하드 마스크막(165), 금속막(163), 및 폴리실리콘막(161)을 차례로 이방성 식각할 수 있다.
이에 따라, 제1 방향(D1)으로 이격되며 제2 방향(D2)으로 연장되는 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)을 형성 시, 백 게이트 캡핑 패턴(115)의 일부분들이 함께 식각될 수도 있다.
도 7 및 도 21을 함께 참조하면, 비트 라인들(BL)을 형성한 후, 비트 라인들(BL) 사이에 갭 영역을 정의하는 제3 절연막(171)을 형성할 수 있다.
제3 절연막(171)은 실질적으로 균일한 두께를 가지며, 제1 기판(100) 전면에 형성될 수 있다. 제3 절연막(171)의 형성 두께는 서로 인접하는 비트 라인들(BL) 간의 간격의 절반보다 작을 수 있다. 이와 같이, 제3 절연막(171)을 형성함에 따라, 비트 라인들(BL) 사이에 제3 절연막(171)에 의해 갭 영역이 정의될 수 있다. 갭 영역은 비트 라인들(BL)과 나란하게 제2 방향(D2)으로 연장될 수 있다.
제3 절연막(171)을 형성한 후, 제3 절연막(171) 갭 영역들 내에 도전 물질로 이루어진 차폐 라인 또는 절연 물질을 포함하는 갭 구조체들(173)이 형성될 수 있다.
갭 구조체들(173)이 비트 라인들(BL) 사이에 각각 형성될 수 있다. 일부 실시예들에서, 갭 구조체들(173)을 형성하는 단계는, 제3 절연막(171) 상에 갭 영역을 채우도록 차폐막을 형성하는 단계 및 차폐막의 상면을 리세스시키는 단계를 포함할 수 있다.
갭 구조체들(173)의 상면들은 비트 라인들(BL)의 상면들보다 낮은 레벨에 위치할 수 있다. 갭 구조체들(173)은 예를 들어, 텅스텐(W), 티타늄(Ti), 니켈(Ni), 또는 코발트(Co) 등과 같은 금속 물질을 포함할 수 있다. 다른 실시예들에서, 갭 구조체들(173)은 그래핀(graphene)과 같은 탄소로 구성되는 도전성 물질을 포함할 수 있다. 갭 구조체들(173)은 제3 절연막(171)보다 낮은 유전 상수를 갖는 저유전 물질을 포함할 수도 있다.
갭 구조체들(173)을 형성한 후, 갭 구조체들(173) 상에 캡핑 절연 패턴들(175)이 형성될 수 있다. 캡핑 절연 패턴들(175)을 형성하는 단계는, 갭 구조체들(173)이 형성된 갭 영역들을 채우는 캡핑 절연막을 형성하는 단계 및 비트 라인들(BL)의 상면들, 즉, 하드 마스크막(165)의 상면이 노출되도록 캡핑 절연막 및 제3 절연막(171)에 대한 평탄화 공정을 수행하는 단계를 포함할 수 있다.
도 7 및 도 22를 함께 참조하면, 백 게이트 전극들(BG), 제1 및 제2 워드 라인들(WL1, WL2), 활성 패턴들(AP1, AP2), 및 비트 라인들(BL)이 형성된 제1 기판(100)을 제2 기판(200)과 본딩할 수 있다.
제2 기판(200)은 제2 접합 계면층(201)을 이용하여 비트 라인들(BL)의 상면들, 즉, 하드 마스크막(165)의 상면 및 캡핑 절연 패턴들(175)의 상면들에 본딩될 수 있다. 제2 기판(200)은 예를 들어, 단결정 실리콘, 유리, 석영 등을 포함할 수 있다. 제2 접합 계면층(201)은 예를 들어, 실리콘 탄질화물을 포함할 수 있다.
도 7 및 도 23을 함께 참조하면, 제2 접합 계면층(201)을 이용하여 제2 기판(200)을 본딩시킨 후, 제1 기판(100, 도 22 참조)을 제거하는 후면 랩핑(lapping) 공정이 수행될 수 있다.
제1 기판(100, 도 22 참조)을 제거하는 단계는, 그라인딩 공정 및 습식 식각 공정을 차례로 수행하여 매립 절연층(101)을 노출시키는 단계를 포함할 수 있다.
도 7 및 도 24를 함께 참조하면, 매립 절연층(101)을 제거하여, 활성 패턴들(AP1, AP2), 제1 절연 패턴들(111), 백 게이트 절연 패턴들(113)을 노출할 수 있다.
다음으로, 메모리 셀 영역(CELL)에 제3 및 제4 식각 정지막들(211, 213)을 차례로 형성할 수 있다. 제3 식각 정지막(211)은 실리콘 산화물로 형성될 수 있으며, 활성 패턴들(AP1, AP2), 제1 절연 패턴들(111), 백 게이트 절연 패턴들(113) 상에 형성될 수 있다. 제4 식각 정지막(213)은 제3 식각 정지막(211)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 실리콘 질화물로 형성될 수 있다.
층간 절연막(231) 및 식각 정지막(233)이 메모리 셀 영역(CELL)에 형성될 수 있다. 식각 정지막(233)은 층간 절연막(231)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
다음으로, 층간 절연막(231) 및 식각 정지막(233)을 관통하며, 제1 및 제2 활성 패턴들(AP1, AP2)과 연결되는 컨택 패턴들(BC)을 형성할 수 있다. 컨택 패턴들(BC)을 형성하는 단계는, 층간 절연막(231) 및 식각 정지막(233)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)을 각각 노출시키는 홀들을 형성하는 단계, 홀들을 채우는 도전막을 형성하는 단계, 및 식각 정지막(233)의 상면이 노출되도록 도전막을 평탄화하는 단계를 포함할 수 있다.
도 7 및 도 25를 함께 참조하면, 도전막(240)을 패터닝하여, 컨택 패턴들(BC)과 연결되는 랜딩 패드들(LP)을 형성할 수 있다.
랜딩 패드들(LP)을 형성하는 단계는, 마스크 패턴들을 이용하여 도전막(240) 및 컨택 패턴들(BC) 사이의 식각 정지막(233) 및 층간 절연막(231)을 이방성 식각하여 리세스 영역을 형성하는 단계 및 리세스 영역 내에 절연 물질을 매립하여 분리 절연 패턴(245)을 형성하는 단계를 포함할 수 있다. 여기서, 리세스 영역을 형성하는 동안 컨택 패턴들(BC)의 일부가 식각될 수도 있다. 분리 절연 패턴(245)의 상면은 랜딩 패드들(LP)의 상면들과 실질적으로 공면을 이룰 수 있다.
다음으로, 정보 저장 장치로서 커패시터들(CAP)이 랜딩 패드들(LP) 상에 형성될 수 있다. 구체적으로, 랜딩 패드들(LP) 상에 스토리지 전극들(251)이 각각 형성될 수 있으며, 스토리지 전극들(251)의 표면을 컨포멀하게 덮는 커패시터 유전막(253)이 형성될 수 있다. 이어서, 플레이트 전극(255)이 커패시터 유전막(253) 상에 형성될 수 있다.
도 7 및 도 26을 함께 참조하면, 커패시터들(CAP)이 형성된 제2 기판(200)을 제3 기판(300)과 본딩할 수 있다.
제3 기판(300)은 제3 접합 계면층(301)을 이용하여 커패시터들(CAP)의 상면들, 즉, 플레이트 전극(255)의 상면에 본딩될 수 있다. 제3 기판(300)은 예를 들어, 단결정 실리콘, 유리, 석영 등을 포함할 수 있다. 제3 접합 계면층(301)은 예를 들어, 실리콘 탄질화물을 포함할 수 있다.
도 7 및 도 27을 함께 참조하면, 제3 접합 계면층(301)을 이용하여 제3 기판(300)을 본딩시킨 후, 제2 기판(200, 도 26 참조)을 제거하는 후면 랩핑 공정이 수행될 수 있다.
제2 기판(200, 도 26 참조)을 제거하는 단계는, 그라인딩 공정 및 습식 식각 공정을 차례로 수행하여 비트 라인(BL) 상의 제2 접합 계면층(201)을 노출시키는 단계를 포함할 수 있다.
도 7 및 도 28을 함께 참조하면, 제2 접합 계면층(201) 상에 제1 절연층(260)을 형성하고, 비트 라인(BL)과 전기적으로 연결되도록 제1 본딩 패드들(BP1)을 형성할 수 있다.
비트 라인(BL)은 제1 본딩 비아들(BV1)을 통하여 제1 본딩 패드들(BP1)과 전기적으로 연결될 수 있다. 제1 본딩 비아들(BV1)은 제1 절연층(260) 및 제2 접합 계면층(201)을 관통하여 비트 라인(BL)과 접촉할 수 있다.
제1 본딩 패드들(BP1)은 제1 절연층(260)에 형성될 수 있다. 일부 실시예들에서, 제1 본딩 패드들(BP1)의 상면은 제1 절연층(260)의 상면과 공면(coplanar)일 수 있다. 즉, 제1 본딩 패드들(BP1)은 제1 절연층(260)의 상면으로부터 돌출되지 않을 수 있다.
제1 본딩 비아들(BV1) 및 제1 본딩 패드들(BP1)은 각각 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 도전성 물질로 형성될 수 있다.
도 7 및 도 29를 함께 참조하면, 코어/페리 영역(CORE, PERI, 도 1 참조)을 포함하는 제4 기판(400)을 준비할 수 있다.
제4 기판(400) 상에는, 제2 절연층(410)이 주변 회로들(PC)과 제2 배선층들(420)을 덮도록 형성될 수 있다. 주변 회로들(PC)은 커맨드 디코더, 제어 로직, 어드레스 버퍼, 로우 디코더, 칼럼 디코더, 센스 앰프, 서브 워드 라인 드라이버, 및 데이터 입출력 회로들을 포함할 수 있다. 제2 배선층들(420)은 서로 다른 수직 레벨에 배치되는 다층 구조를 가질 수 있다.
주변 회로들(PC)은 제2 본딩 비아들(BV2)을 통하여 제2 본딩 패드들(BP2)과 전기적으로 연결될 수 있다. 제2 본딩 비아들(BV2)은 제2 절연층(410)을 관통하여 제2 배선층들(420)과 접촉할 수 있다.
제2 본딩 패드들(BP2)은 제2 절연층(410)에 형성될 수 있다. 일부 실시예들에서, 제2 본딩 패드들(BP2)의 상면은 제2 절연층(410)의 상면과 공면일 수 있다. 즉, 제2 본딩 패드들(BP2)은 제2 절연층(410)의 상면으로부터 돌출되지 않을 수 있다.
제2 본딩 비아들(BV2) 및 제2 본딩 패드들(BP2)은 각각 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 도전성 물질로 형성될 수 있다. 주변 회로들(PC)은 제2 본딩 비아들(BV2)을 통하여 제2 본딩 패드들(BP2)과 전기적으로 연결될 수 있다.
도 7 및 도 30을 함께 참조하면, 제2 본딩 패드들(BP2)이 형성된 제4 기판(400)을 제1 본딩 패드들(BP1)이 형성된 제3 기판(300)에 접합할 수 있다.
구체적으로, 제1 본딩 패드들(BP1)과 제2 본딩 패드들(BP2)을 서로 정렬한 후, 이들을 구리-대-구리 다이렉트 본딩으로 접합할 수 있다. 다이렉트 본딩은 제1 칩(여기서, 셀 메모리 칩)과 제2 칩(여기서, 주변 회로 칩)을 본딩 방식에 의해 서로 연결하는 것을 의미할 수 있다.
일부 실시예들에서, 서로 대응되는 제1 본딩 패드들(BP1)과 제2 본딩 패드들(BP2)은 열에 의하여 확장(expansion)하여 서로 접한 후, 포함하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩(diffusion bonding)될 수 있다.
도 7 및 도 31을 함께 참조하면, 다이렉트 본딩을 이용하여 제4 기판(400)을 본딩시킨 후, 제3 기판(300, 도 30 참조)을 제거하는 후면 랩핑 공정이 수행될 수 있다.
제3 기판(300, 도 30 참조)을 제거하는 단계는, 그라인딩 공정 및 습식 식각 공정을 차례로 수행하여 커패시터들(CAP) 상의 제3 접합 계면층(301)을 노출시키는 것을 포함할 수 있다.
다음으로, 제3 접합 계면층(301)의 상면을 모두 덮도록 제3 절연층(310)을 형성할 수 있다. 이어서, 제3 절연층(310) 및 제3 접합 계면층(301)을 관통하여 플레이트 전극(255)과 연결되는 셀 컨택 플러그들(320)을 형성할 수 있다.
셀 컨택 플러그들(320)은 메모리 셀 영역(CELL)의 외곽에 배치되는 페리 영역(PERI, 도 1 참조)의 주변 회로들과 전기적으로 연결되는 도전성 연결 구조체의 일부분일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40: 반도체 소자
100, 200, 300, 400: 기판
CAP: 커패시터
CS: 셀 어레이 구조체
PS: 주변 회로 구조체
BP1: 제1 본딩 패드들
BP2: 제2 본딩 패드들

Claims (10)

  1. 메모리 셀 영역에 매립 절연층 및 활성층을 포함하는 제1 기판을 준비하는 단계;
    상기 활성층 내에 제1 방향으로 연장되는 백 게이트 전극을 형성하는 단계;
    상기 활성층을 패터닝하여, 상기 백 게이트 전극의 양측에서 상기 매립 절연층 상에 제1 및 제2 활성 패턴들을 형성하는 단계;
    상기 제1 활성 패턴의 일측 및 상기 제2 활성 패턴의 타측에 워드 라인들을 형성하는 단계;
    상기 제1 및 제2 활성 패턴들의 제1 면들과 접촉하며 상기 워드 라인들을 가로질러 제2 방향으로 연장되는 비트 라인들을 형성하는 단계;
    상기 비트 라인들 상에 제2 기판을 본딩하는 단계;
    상기 제1 기판 및 상기 매립 절연층을 제거하여 상기 제1 및 제2 활성 패턴들의 상기 제1 면들에 대향하는 제2 면들을 노출시키는 단계;
    상기 제1 및 제2 활성 패턴들의 상기 제2 면들과 접촉하는 컨택 패턴들을 형성하는 단계;
    상기 컨택 패턴들과 전기적으로 연결되는 커패시터들을 형성하는 단계;
    상기 커패시터들 상에 제3 기판을 본딩하는 단계;
    상기 제2 기판을 제거하여 상기 비트 라인들을 노출시키는 단계; 및
    상기 비트 라인들과 전기적으로 연결되는 제1 본딩 패드들을 형성하는 단계;를 포함하는,
    반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    코어/페리 영역에 주변 회로 및 상기 주변 회로를 덮는 절연층을 포함하는 제4 기판을 준비하는 단계;
    상기 절연층 상에 배치되며, 상기 주변 회로에 전기적으로 연결되는 제2 본딩 패드들을 형성하는 단계;
    상기 제1 본딩 패드들과 상기 제2 본딩 패드들을 접합하는 단계; 및
    상기 제3 기판을 제거하여 상기 커패시터들을 노출시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 메모리 셀 영역과 상기 코어/페리 영역의 적어도 일부분은 수직 방향으로 오버랩 되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 커패시터들을 형성하는 단계에서, 상기 커패시터들은 스토리지 전극들과 플레이트 전극의 사이에 개재되는 커패시터 유전막을 형성하고,
    상기 커패시터들을 노출시키는 단계 후, 상기 플레이트 전극과 전기적으로 연결되는 셀 컨택 플러그들을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 셀 컨택 플러그들은, 상기 메모리 셀 영역과 수직 방향으로 오버랩 되지 않는 상기 코어/페리 영역에 배치되는 상기 주변 회로와 전기적으로 연결되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제2항에 있어서,
    상기 제1 본딩 패드들의 제1 폭들과 상기 제2 본딩 패드들의 제2 폭들은 서로 다르고,
    상기 제1 본딩 패드들과 상기 제2 본딩 패드들은 구리-대-구리(Cu-to-Cu) 다이렉트 본딩으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 비트 라인들 상에 제2 기판을 본딩하는 단계에서,
    상기 비트 라인들과 상기 제2 기판의 사이에, 절연 물질로 구성되는 제2 접합 계면층을 형성하고,
    상기 커패시터들 상에 제3 기판을 본딩하는 단계에서,
    상기 커패시터들과 상기 제3 기판의 사이에, 상기 제2 접합 계면층과 실질적으로 동일한 절연 물질로 구성되는 제3 접합 계면층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 접합 계면층 및 상기 제3 접합 계면층을 구성하는 각각의 절연 물질은 실리콘 탄질화물(SiCN)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 본딩 패드들을 형성하는 단계에서,
    상기 제1 본딩 패드들은 상기 비트 라인들의 상기 제2 방향의 연장 방향에 사선 방향으로 서로 이격하도록 배치하거나,
    상기 제1 본딩 패드들은 벌집 형상으로 서로 이격하도록 배치하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 본딩 패드들을 형성하는 단계에서,
    상기 제1 본딩 패드들을 각각 사각 형상, 육각 형상, 원 형상, 및 타원 형상 중에서 선택되는 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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