KR20240026333A - 디스플레이 장치 - Google Patents
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Abstract
본 발명은 힐락 발생을 방지하거나 최소화할 수 있는 디스플레이 장치를 위하여, 기판과, 상기 기판 상에 위치하고 소스/드레인 영역을 포함하는 반도체층과, 상기 반도체층 상에 위치한 게이트 절연막과, 상기 게이트 절연막 상에 위치한 제1도전층과, 상기 제1도전층 상에 위치한 층간절연막과, 상기 층간절연막 상에 위치하며 제1금속을 포함하는 제1레이어와 제2금속을 포함하며 상기 제1레이어 상에 위치한 제2레이어와 상기 제1금속을 포함하며 상기 제2레이어 상에 위치한 제3레이어를 포함하는 제2도전층과, 상기 제2도전층 상에 위치한 제1 유기절연층과, 상기 제1유기절연층 상에 위치하며 상기 제2도전층의 면적보다 좁은 면적을 갖는 제3도전층을 포함하는, 디스플레이 장치를 제공한다.
Description
본 발명은 디스플레이 장치에 관한 것으로서, 보다 상세하게는 힐락 발생을 방지하거나 최소화할 수 있는 디스플레이 장치에 대한 것이다.
디스플레이 장치들 중, 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
디스플레이 장치에 사용되는 전극 등을 위한 배선층은 금속성 물질을 포함하며, 알루미늄으로 대표되는 금속성 물질의 경우 열을 받으면 힐락 현상이 발생하는 문제를 가진다. 이처럼 배선층에 힐락 현상이 발생하면, 해당 디스플레이 장치는 불량 검사 공정에서 불량으로 판정된다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 힐락 발생을 방지하거나 최소화할 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상술한 문제점을 해결하기 위하여, 본 발명은 디스플레이 장치로서, 기판과, 상기 기판 상에 위치하고 소스/드레인 영역을 포함하는 반도체층과, 상기 반도체층 상에 위치한 게이트 절연막과, 상기 게이트 절연막 상에 위치한 제1도전층과, 상기 제1도전층 상에 위치한 층간절연막과, 상기 층간절연막 상에 위치하며 제1금속을 포함하는 제1레이어와 제2금속을 포함하며 상기 제1레이어 상에 위치한 제2레이어와 상기 제1금속을 포함하며 상기 제2레이어 상에 위치한 제3레이어를 포함하는 제2도전층과, 상기 제2도전층 상에 위치한 제1 유기절연층과, 상기 제1유기절연층 상에 위치하며 상기 제2도전층의 면적보다 좁은 면적을 갖는 제3도전층을 포함할 수 있다.
상기 제1레이어는 제1두께를 가지며, 상기 제2레이어는 제2두께를 가지고, 상기 제3레이어는 제3두께를 가지고, 상기 제3두께는 500Å이상 700Å이하일 수 있다.
상기 제3두께는 상기 제1두께 이하일 수 있다.
상기 제1금속은 티타늄을 포함하고, 상기 제2금속은 알루미늄(Al)을 포함할 수 있다.
상기 제1유기절연층을 형성하기 위한 온도는 섭씨 250도 이상 섭씨 300도 이하일 수 있다.
상기 디스플레이 장치는 상기 제3도전층 상에 위치한 제2유기절연층, 상기 제2유기절연층 상에 위치하고, 상기 제2유기절연층에 형성된 컨택홀을 통해 상기 제3도전층과 연결되는 화소전극, 상기 제2유기절연층 상에 위치하고, 상기 화소전극의 가장자리를 덮는 화소정의막 및 상기 화소정의막 상에 위치한 스페이서를 더 포함할 수 있다.
상기 디스플레이 장치는, 상기 기판 상에 위치하는 제1패드, 상기 제1패드 상에 위치하는 제2패드 및 상기 제2패드 상에 위치하는 제3패드를 더 포함할 수 있다.
상기 제2패드는, 상기 제1금속을 포함하는 제1패드레이어, 상기 제2금속을 포함하며 상기 제1패드레이어 상에 위치한 제2패드레이어, 및 상기 제1금속을 포함하며 상기 제2패드레이어 상에 위치한 제3패드레이어를 포함할 수 있다.
상기 제1패드레이어는 제4두께를 가지며, 상기 제2패드레이어는 제5두께를 가지고, 상기 제3패드레이어는 제6두께를 가지고, 상기 제6두께는 500Å이상 700Å이하일 수 있다.
상기 제6두께는 상기 제4두께 이하일 수 있다.
상기 제1금속은 티타늄(Ti)을 포함하고, 상기 제2금속은 알루미늄(Al)을 포함할 수 있다.
상기 제1패드는 상기 제1도전층과 동일한 물질을 포함하고 동일한 층구조를 갖고, 상기 제2패드는 상기 제2도전층과 동일한 물질을 포함하고 동일한 층구조를 가질 수 있다.
상기 층간절연막은 상기 제1패드와 상기 제2패드 사이에 개재되며, 상기 제2패드는 상기 층간절연막에 형성된 컨택홀을 통해 상기 제1패드에 연결될 수 있다.
상기 제3패드는, 상기 제2패드의 상면 전체를 덮을 수 있다.
상기 제2 패드의 상면은 상기 제3 패드와 직접 접촉할 수 있다.
상기 제3도전층은, 상기 제1금속을 포함하며, 상기 제1유기절연층 상에 위치하는 제4레이어, 상기 제2금속을 포함하며 상기 제4레이어 상에 위치한 제5레이어 및 상기 제1금속을 포함하며 상기 제5레이어 상에 위치한 제6레이어를 포함할 수 있다.
상기 제4레이어는 제7두께를 가지며, 상기 제5레이어는 제8두께를 가지고, 상기 제6레이어는 제9두께를 가지고, 상기 제9두께는 500Å이상 700Å이하일 수 있다.
상기 제9두께는 상기 제7두께 이하일 수 있다.
상기 제1금속은 티타늄(Ti)을 포함하고, 상기 제2금속은 알루미늄(Al)을 포함할 수 있다.
상기 제2유기절연층(VIA2)을 형성하기 위한 온도는 섭씨 250도 이상 섭씨 300도 이하일 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 힐락 발생을 방지하거나 최소화할 수 있는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 3은 도 2의 디스플레이 장치의 일부분을 확대하여 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 제2도전층을 개략적으로 도시하는 평면도이다.
도 5은 본 발명의 일 실시예에 따른 제3도전층을 개략적으로 도시하는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 적층된 화소 배선을 개략적으로 도시하는 평면도이다.
도 7는 본 발명의 일 실시예에 따른 패드를 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 제3도전층을 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 제2도전층 및 제3도전층을 개략적으로 도시하는 단면도이다.
도 10은 힐락 현상이 발생한 도전층을 보여주는 사진이다.
도 11 내지 도 13는 본 발명에 따른 디스플레이 장치에 있어서 힐락 현상이 발생하지 않은 것을 보여주는 사진들이다.
도 14는 2개의 게이트 배선을 이용하여 스토리지 커패시터를 포함하는 일 화소 중 일부 영역의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 3은 도 2의 디스플레이 장치의 일부분을 확대하여 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 제2도전층을 개략적으로 도시하는 평면도이다.
도 5은 본 발명의 일 실시예에 따른 제3도전층을 개략적으로 도시하는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 적층된 화소 배선을 개략적으로 도시하는 평면도이다.
도 7는 본 발명의 일 실시예에 따른 패드를 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 제3도전층을 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 제2도전층 및 제3도전층을 개략적으로 도시하는 단면도이다.
도 10은 힐락 현상이 발생한 도전층을 보여주는 사진이다.
도 11 내지 도 13는 본 발명에 따른 디스플레이 장치에 있어서 힐락 현상이 발생하지 않은 것을 보여주는 사진들이다.
도 14는 2개의 게이트 배선을 이용하여 스토리지 커패시터를 포함하는 일 화소 중 일부 영역의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하, 상술한 내용들을 바탕으로 본 명세서의 바람직한 일 실시예에 따른, 디스플레이 장치에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 1에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는 디스플레이패널(10)을 포함한다. 이러한 디스플레이 장치는 디스플레이패널(10)을 포함하는 것이라면 어떤 것이든 가능하다. 예컨대 디스플레이 장치는 스마트폰, 태블릿, 랩탑, 텔레비전 또는 광고판 등과 같은 다양한 장치일 수 있다.
디스플레이패널(10)은 디스플레이영역(DA)과 디스플레이영역(DA) 외측에 위치하는 주변영역(PA)을 포함한다. 도 1에서는 디스플레이영역(DA)이 직사각형의 형상을 갖는 것으로 도시하고 있다. 다만, 본 발명은 이에 한정되지 않는다. 디스플레이영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다.
디스플레이영역(DA)은 이미지를 표시하는 부분으로, 복수의 화소(PX)들이 배치될 수 있다. 각 화소(PX)는 유기발광다이오드와 같은 디스플레이소자를 포함할 수 있다. 각 화소(PX)는 예컨대, 적색, 녹색 또는 청색의 광을 방출할 수 있다. 이러한 화소(PX)는 박막트랜지스터(Thin Film Transistor: TFT), 스토리지커패시터 등을 포함하는 화소회로와 연결될 수 있다. 이러한 화소회로는 스캔 신호를 전달하는 스캔선(SL), 스캔선(SL)과 교차하며 데이터 신호를 전달하는 데이터선(DL) 및 구동전압을 공급하는 구동전압선(PL) 등과 연결될 수 있다. 스캔선(SL)은 x 방향으로 연장되고, 데이터선(DL) 및 구동전압선(PL)은 y 방향으로 연장될 수 있다.
화소(PX)는 전기적으로 연결된 화소회로로부터의 전기적 신호에 대응하는 휘도의 광을 방출할 수 있다. 디스플레이영역(DA)은 화소(PX)에서 방출되는 광을 통해 소정의 이미지를 표시할 수 있다. 참고로 화소(PX)라 함은 전술한 바와 같이 적색, 녹색 및 청색 중 어느 하나의 색상의 광을 방출하는 발광영역으로 정의될 수 있다.
주변영역(PA)은 화소(PX)가 배치되지 않은 영역으로, 이미지를 표시하지 않는 영역일 수 있다. 주변영역(PA)에는 화소(PX)의 구동을 위한 전원공급배선 등이 위치할 수 있다. 또한 주변영역(PA)에는 구동회로부를 포함하는 인쇄회로기판이나 드라이버 IC와 같은 집적회로소자가 전기적으로 연결되는 패드(400) 등이 배치될 수 있다.
참고로 디스플레이패널(10)은 기판(100)을 포함하므로, 기판(100)이 이러한 디스플레이영역(DA) 및 주변영역(PA)을 갖는다고 할 수도 있다.
또한, 디스플레이영역(DA)에는 복수의 트랜지스터들이 배치될 수 있다. 복수의 트랜지스터들은 트랜지스터의 종류(N형 또는 P형) 및/또는 동작 조건에 따라, 트랜지스터의 제1 단자는 소스 전극 또는 드레인 전극이고, 제2 단자는 제1 단자와 다른 전극일 수 있다. 예컨대, 제1 단자가 소스 전극인 경우 제2 단자는 드레인 전극일 수 있다.
복수의 트랜지스터들은 구동 트랜지스터, 데이터 기입 트랜지스터, 보상 트랜지스터, 초기화 트랜지스터, 발광 제어 트랜지스터 등을 포함할 수 있다. 구동 트랜지스터는 구동 전압선(PL)과 유기발광소자(OLED) 사이에 연결될 수 있고, 데이터 기입 트랜지스터는 데이터선(DL)과 구동 트랜지스터와 연결될 수 있으며, 데이터선(DL)으로 전달된 데이터 신호를 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터는 스캔선(SL)을 통하여 전달받은 스캔 신호에 따라 턴온되어 구동 트랜지스터와 유기발광소자(OLED)를 연결시킴으로써 구동 트랜지스터의 문턱 전압을 보상할 수 있다.
초기화 트랜지스터는 스캔선(SL)을 통하여 전달받은 스캔 신호에 따라 턴온되어 초기화 전압(Vint)을 구동 트랜지스터의 게이트 전극에 전달하여 구동 트랜지스터의 게이트 전극을 초기화할 수 있다. 초기화 트랜지스터에 연결되는 스캔선은 보상 트랜지스터와 연결되는 스캔선과 다른 별개의 스캔선일 수 있다.
발광 제어 트랜지스터는 발광 제어선을 통해 전달받은 발광 제어 신호에 따라 턴온될 수 있고, 그 결과 유기발광소자(OLED)에 구동 전류(Ioled)가 흐를 수 있다.
복수의 박막트랜지스터들 중 일부는 산화물 반도체를 포함할 수 있다. 예컨대 보상 트랜지스터와 초기화 트랜지스터는 산화물 반도체를 포함할 수 있다.
폴리실리콘의 경우 높은 신뢰성을 갖기에, 정확하게 의도된 전류가 흐르도록 제어할 수 있다. 따라서 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터의 경우 높은 신뢰성을 갖는 폴리실리콘으로 구성된 반도체층을 포함하도록 하여, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다. 한편 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 산화물 반도체의 경우 저주파 구동 시도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 따라서 보상 트랜지스터와 초기화 트랜지스터는 산화물 반도체를 포함하도록 하여, 누설전류의 발생을 방지하는 동시에 소비전력이 줄어든 디스플레이 장치를 구현할 수 있다.
한편, 이러한 산화물 반도체는 광에 민감하여, 외부로부터의 광에 의해 전류량 등에 변동이 발생할 수 있다. 따라서 산화물 반도체 하부에 금속층을 위치시켜 외부로부터의 광을 흡수 또는 반사시킬 수 있다. 이에 따라 도 2에 도시된 것과 같이, 산화물 반도체를 포함하는 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4) 각각은 산화물 반도체층 상부와 하부 각각에 게이트전극이 위치할 수 있다. 즉, 기판(100)의 상면에 수직인 방향(z축 방향)에서 바라볼 시, 산화물 반도체 하부에 위치하는 금속층은 산화물 반도체와 중첩할 수 있다.
유기발광소자(OLED)는 화소 전극(제1 전극, 애노드) 및 대향 전극(제2 전극, 캐소드)을 포함하고, 대향 전극은 공통 전압(ELVSS)을 인가받을 수 있다. 유기발광소자(OLED)는 구동 트랜지스터로부터 구동 전류(Ioled)를 전달받아 발광함으로써 영상을 표시할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치가 포함하는 디스플레이소자의 발광층은 유기물을 포함하거나 무기물을 포함할 수도 있다. 또한 디스플레이 장치는 발광층과, 발광층에서 방출되는 광의 경로 상에 위치한 양자점을 구비할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이고, 도 3은 도 2의 디스플레이 장치의 일부분을 확대하여 도시하는 단면도이다.
도 2에 도시된 것과 같이, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(100), 버퍼층(11), 반도체층(120), 게이트 절연막(12), 제1도전층(21, 22), 층간절연막(13), 제2도전층(31, 32), 제1유기절연층(14), 제3도전층(41, 42, 43), 제2유기절연층(15), 화소전극(51), 화소정의막(52) 및 스페이서(53)를 포함할 수 있다.
디스플레이 장치는 박막트랜지스터들 및 커패시터 등을 포함하는바, 박막트랜지스터들 및 커패시터 등은 이러한 도전층들 및 절연층들에 의해 구현될 수 있다. 예컨대 디스플레이 장치는 도 2에 도시된 것과 같이 화소영역(PXL), 트랜지스터영역(TR), 커패시터영역(CAP) 및 패드영역(PAD)을 포함할 수 있다.
화소영역(PXL)은 화소전극(51)을 통하여 빛을 발산하는 영역일 수 있다. 트랜지스터영역(TR)에는 반도체층(120) 및 이와 중첩하는 게이트전극을 포함하는 구성을 가지며 스위치 역할을 수행할 수 있는 갖는 박막트랜지스터가 위치할 수 있다.
커패시터영역(CAP)에는 전하를 저장하는 커패시터(Cst)가 위치할 수 있다. 패드영역(PAD)에는 인쇄회로기판 및 또는 집적회로 등이 전기적으로 연결될 수 있는 패드(400)가 위치할 수 있다.
참고로 도 2에서는 도시의 편의 및 설명의 편의를 위하여 화소영역(PXL), 트랜지스터영역(TR) 및 커패시터영역(CAP)이 상호 중첩하지 않는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 트랜지스터영역(TR)의 일부가 커패시터영역(CAP)과 중첩할 수도 있고, 화소영역(PXL)은 트랜지스터영역(TR) 및 커패시터영역(CAP) 전체와 중첩할 수도 있는 등, 다양한 변형이 가능하다.
기판(100)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있다. 예컨대 기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 또한, 기판(100)은 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
기판(100) 상에는 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함하는 버퍼층(11)이 위치할 수 있다. 버퍼층(11)은 기판(100)으로부터 금속 원자들이나 불순물 등이 그 상부에 위치한 반도체층(120)으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(11)은 반도체층(120)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 반도체층(120)이 균일하게 결정화되도록 할 수 있다.
기판(100) 상에는 디스플레이소자, 그리고 디스플레이소자와 전기적으로 연결되는 박막트랜지스터(TFT)가 위치할 수 있다. 유기발광소자(OLED)가 박막트랜지스터(TFT)에 전기적으로 연결된다는 것은, 유기발광소자(OLED)가 포함하는 화소전극(51)이 박막트랜지스터(TFT)에 전기적으로 연결되는 것으로 이해될 수 있다.
박막트랜지스터(TFT)는 비정질실리콘, 다결정실리콘, 유기반도체물질 또는 산화물반도체물질을 포함하는 반도체층(120)을 구비한다. 그리고 박막트랜지스터(TFT)는 제1도전층(21, 22), 반도체층(120)의 소스/드레인 영역을 포함할 수 있다. 제1도전층(21, 22)은 게이트 배선층으로서, 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있는데, 예컨대 Mo층과 Al층을 포함할 수 있다. 또는 제1도전층(21, 22)은 TiNx층, Al층 및/또는 Ti층을 포함할 수도 있다. 제2도전층(31, 32) 역시 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있는데, 예컨대 Ti층, Al층 및/또는 Cu층을 포함할 수 있다. 제1도전층(21, 22)의 반도체층(120)과 중첩하는 부분은 박막트랜지스터의 게이트전극으로 기능할 수 있다.
반도체층(120)은 소스영역(121), 드레인영역(123) 및 채널(122)를 포함할 수 있다. 제2도전층 중 일부(31a, 31b)는 층간절연막(13)을 관통하는 관통홀(TH1, TH2)을 통하여 소스/드레인 영역을 포함하는 반도체층(120)과 연결될 수 있다. 이러한 제2도전층(31, 32)은 각종 전기적 신호를 전달하는 배선이거나 연결전극일 수 있다.
반도체층(120)과 제1도전층(21, 22)과의 절연성을 확보하기 위해, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 게이트 절연층(12)이 반도체층(120)과 제1도전층(21, 22) 사이에 개재될 수 있다. 예컨대 게이트 절연층(12)은 기판(100)의 전면(全面)에 대응하는 형성을 가지며, 사전설정된 부분에 컨택홀들(TH1, TH2)이 형성된 구조를 가질 수도 있다. 이러한 게이트 절연층(12)은 스토리지 커패시터(Cst)와 패드의 하부에도 위치할 수 있다.
제1도전층(21, 22)의 상부에는 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 층간절연막(13)이 배치될 수 있으며, 제2도전층(31, 32)은 이러한 층간절연막(13) 상에 배치될 수 있다. 제2도전층(31, 32)은 복수개의 층들을 포함하는 다층 구조를 가질 수 있다.
게이트 절연층(12) 및 층간절연막(13)과 같이 무기물을 포함하는 절연막은 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
제2도전층(31, 32) 상에는 제1유기절연층(14)이 배치될 수 있다. 제1 유기절연층은 제2도전층(31, 32) 상부를 덮으며 대체로 평탄한 상면을 가져, 평탄화막 역할을 할 수 있다. 제1유기절연층(14)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 제1유기절연층(14)은 단층 또는 다층으로 구성될 수도 있는 등 다양한 변형이 가능하다.
제1유기절연층(14) 상에는 제3도전층(41, 42, 43)이 배치될 수 있다. 제3도전층(41, 42, 43)은 제2도전층(31, 32)과 동일한 층구조를 가질 수 있다. 제3도전층(41, 42, 43)은 복수개의 층을 포함하는 다층 구조를 가질 수 있다.
제3도전층(41, 42, 43) 상에는 제2유기절연층(15)이 배치될 수 있다. 제2유기절연층(15)은 제3도전층(41, 42, 43) 상부를 덮으며 대체로 평탄한 상면을 가져, 평탄화막 역할을 할 수 있다. 제2유기절연층(15)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 제2유기절연층(15)은 단층 또는 다층으로 구성될 수도 있는 등 다양한 변형이 가능하다.
제2유기절연층(15)은 예컨대 아크릴, BCB(Benzocyclobutene) 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 화소전극(51)은 제2유기절연층(15)에 형성된 컨택홀(TH4)을 통해 제3도전층(41, 42, 43)과 연결될 수 있다.
기판(100)의 제2유기절연층(15) 상에는 디스플레이소자가 위치할 수 있다. 디스플레이소자로는 유기발광소자(OLED)가 이용될 수 있다. 유기발광소자(OLED)는 예컨대 화소전극(51), 대향전극(54) 및 그 사이에 개재되며 발광층을 포함하는 중간층(55)을 가질 수 있다.
화소전극(51)은 제2 도전층 및/또는 제3도전층(41, 42, 43) 중 어느 하나와 컨택하여 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다. 화소전극(51)은 ITO, In2O3 또는 IZO 등의 투광성 도전성산화물로 형성된 투광성 도전층과, Al 또는 Ag 등과 같은 금속으로 형성된 반사층을 포함할 수 있다. 예컨대 화소전극(51)은 ITO/Ag/ITO의 3층구조를 가질 수 있다.
제2유기절연층(15) 상부에는 화소전극(51)의 가장자리를 덮도록 화소정의막(52)이 배치될 수 있다. 화소정의막(52)은 각 화소들에 대응하는 개구, 즉 화소전극(51)의 적어도 중앙부가 노출되도록 하는 개구를 가짐으로써, 화소를 정의하는 역할을 할 수 있다. 또한, 화소정의막(52)은 화소전극(51)의 가장자리와 후술하는 대향전극(54)과의 거리를 증가시킴으로써, 화소전극(51)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 이와 같은 화소정의막(52)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물을 포함할 수 있다. 또한, 화소정의막(52) 상에는 스페이서(53)가 더 포함될 수 있다.
화소전극(51)의 화소정의막(52)에 의해 덮이지 않고 노출되는 부분 상에 위치하는 유기발광소자(OLED)의 중간층(55)은 저분자 또는 고분자 물질을 포함할 수 있다. 물론 중간층(55)의 일부분은 화소전극(51) 뿐만 아니라 화소정의막(52) 상에 위치할 수도 있다. 저분자 물질을 포함할 경우 중간층(55)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer) 등을 포함할 수 있다. 중간층(55)이 고분자 물질을 포함할 경우에는 중간층(55)은 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이러한 층들은 증착법, 잉크젯 프린팅법, 스크린 프린팅법 또는 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성될 수 있다.
물론 중간층(55)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(55)은 복수개의 화소전극(51)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(51)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(54)은 화소영역(PXL) 또는 디스플레이 영역(도 1의 DA) 상부에 배치되는데, 즉, 대향전극(54)은 복수개의 유기발광소자(OLED)들에 있어서 일체로 형성되어 복수개의 화소전극(51)들에 대응할 수 있다. 이러한 대향전극(54)은 ITO, In2O3 또는 IZO으로 형성된 투광성 도전층을 포함할 수 있고, 또한 Al이나 Ag 등과 같은 금속을 포함하는 반투과막을 포함할 수 있다. 예컨대 대향전극(54)은 MgAg를 포함하는 반투과막일 수 있다.
이러한 유기발광소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(미도시)이 이러한 유기발광소자(OLED)를 덮어 이들을 보호하도록 할 수 있다. 봉지층(미도시)은 디스플레이영역(DA)을 덮으며 디스플레이영역(DA) 외측까지 연장될 수 있다.
패드(400)는 패드영역(PAD) 에 배치될 수 있다. 패드영역(PAD)은 주변 영역(PA)의 일부일 수 있다. 전술한 바와 같이, 패드(400)는 연결배선의 일부와 중첩하게 배치됨으로써, 연결배선을 통하여 디스플레이영역(DA)에 배치된 신호선들과 전기적으로 연결될 수 있다. 패드(400)는 복수개의 층들을 포함하는 다층 구조를 가질 수 있으며, 다층 구조인 경우 패드(400)는 제1패드(23), 제2패드(33) 및 제3패드(44)를 포함할 수 있다. 제2패드(33)은 층간절연막(13)을 관통하는 관통홀(TH3)을 통하여 제1패드(23)와 연결될 수 있다. 패드(400)에 대한 자세한 설명은 후술한다.
도 3에 도시된 것과 같이, 본 발명에 따른 디스플레이 장치는 전술한 것과 같이 층간절연막(13) 상에 위치한 제2 도전층(32)과, 제2도전층(32) 상에 위치한 제1유기절연층(14)과, 제1유기절연층(14) 상에 위치하는 제3도전층(43)을 포함할 수 있다. 이때, 제3도전층(43)은 제2도전층(32)의 면적보다 좁은 면적을 가질 수 있다.
제2도전층(32)은 층간절연막(13) 상에 위치하며 제1금속을 포함하는 제1레이어(L1), 제2금속을 포함하며 제1레이어 상에 위치한 제2레이어(L2) 및 제1금속을 포함하며 제2레이어 상에 위치한 제3레이어(L3)를 포함할 수 있다. 이때, 제1금속은 티타늄(Ti)를 포함하고, 제2금속은 알루미늄(Al)을 포함할 수 있다.
제1레이어(L1)는 제1두께를 가지며, 제2레이어(L2)는 제2두께를 가지고, 제3레이어(L3)는 제3두께를 가질 수 있다. 이때, 제3두께는 400Å이상 1000Å이하일 수 있고, 바람직하게는 500Å이상 700Å이하일 수 있다. 제2 두께는 2000 Å이상 또는 7000 Å이하일 수 있고, 바람직하게는 약 6000 Å일 수 있다.
제3두께는 제1두께 이하일 수 있다. 일 예로, 제1두께가 500 Å인 경우 제3두께는 400 Å이상 500 Å이하일 수 있고, 제1두께가 700 Å인 경우 제3두께는 400 Å이상 700 Å이하일 수 있다.
전술한 것과 같은 구조의 디스플레이 장치를 제조할 시, 제1유기절연층(14) 형성용 층을 형성한 후 이 층에 열을 인가하여, 제1유기절연층(14)을 형성할 수 있다. 예컨대 모노머를 기판 상에 도포한 후 이 모노머층에 열을 인가형 가교결합시킴으로써 제1유기절연층(14)을 형성할 수 있다. 제3레이어(L3)의 제1두께가 400 Å보다 더 얇은 경우, 이와 같이 제1유기절연층(14)을 형성하는 과정에서 제조 과정 중의 디스플레이 장치에 인가되는 열에 의하여, 제2레이어(L2)에 힐락 현상이 발생할 수 있다. 제2금속이 알루미늄인 경우 제2 레이어(L2)는 복수의 그레인을 포함할 수 있다. 이때, 각각의 그레인 사이에는 일정 간격이 존재할 수 있다. 이러한 알루미늄에 열이 인가되면, 각각의 그레인이 팽창하여 그레인들 사이의 간격이 줄어들게 되고, 인접한 그레인들이 접촉하게 되며, 나아가 그레인들이 충돌하여 그 일부분이 융기함으써 알루미늄을 포함하는 층의 상면에 요철이 형성될 수 있다. 이처럼 알루미늄을 포함하는 층의 상면에 요철이 형성되는 현상을 힐락 현상이라고 한다.
디스플레이 장치 제조 과정에서 불량 검사 공정을 거치게 되는바, 이처럼 힐락 현상에 의해 형성된 요철들은 레이어 상에 위치하는 불순물인 파티클과 유사하게 관찰되며, 이들을 구별하는 것은 용이하지 않다. 따라서 불순물인 파티클이 포함되지 않은 디스플레이 장치라 할지라도, 힐락 현상이 발생한 디스플레이 장치라면 불량 검사 공정에서 불량으로 간주되어 폐기될 수 있다는 문제가 있다.
제3레이어(L3)의 제1두께가 700 Å을 초과하는 경우, 과도한 제3레이어(L3)의 두께에 의하여 전체 제조 공정 비용이 증가하고, 제3레이어(L3) 형성시에 소요되는 시간이 증가하여 오히려 다른 불량들(파티클 형성, 불균일한 레이어 형성 등)이 발생할 확률이 높아지는 등의 문제가 발생할 수 있다. 따라서, 제3레이어(L3)의 두께가 500 Å 이상 700 Å 이하가 되도록 할 수 있다.
참고로, 제1유기절연층(14)을 형성하기 위한 온도는 제1유기절연층(14)을 형성하기 위한 온도는 섭씨 250도 이상 섭씨 300도 이하일 수 있다. 제1유기절연층(14)은 가열에 의하여 중합 또는 경화(curing)될 수 있다.
도 4는 본 발명의 일 실시예에 따른 제2도전층을 개략적으로 도시하는 평면도이고, 도 5은 본 발명의 일 실시예에 따른 제3도전층을 개략적으로 도시하는 평면도이며, 도 6은 본 발명의 일 실시예에 따른 적층된 화소 배선을 개략적으로 도시하는 평면도이다.
도 4 및 도 5에 도시된 것과 같이, 본 발명에 따른 제2도전층(31, 32)의 면적은 제3 도전층의 면적보다 넓을 수 있다. 이때, 도전층의 면적은 일 화소 단위에서의 면적(넓이)의 크기를 의미할 수 있다. 도 4 및 도 5의 경우 2개의 화소에 대한 각각의 도전층을 동일한 비율로 도시한 것이다.
이처럼, 제2도전층(31, 32)의 면적이 제3도전층(41, 42, 43)의 면적보다 더 크기 때문에, 알루미늄 힐락 현상은 주로 제2도전층(31, 32)에서 발생할 가능성이 높다. 뿐만 아니라, 적층식 공정에 따르면, 보다 하부에 위치한 제2도전층(31, 32)은 제1유기절연층(14)을 형성하기 위한 열을 받을 뿐만 아니라, 제2유기절연층(15)을 형성하기 위한 열을 추가로 받을 수 있다. 열을 전달받는 단면적이 넓을수록 열에 의한 알루미늄의 열 팽창 정도가 증가하므로, 제2도전층(31, 32)의 면적이 제3도전층(41, 42, 43)의 면적보다 큰 경우의 제2레이어를 보호하기 위한 제3레이어(L3)의 두께 조절이 필요하다.
도 6에 도시된 것과 같이, 도 4의 제2도전층(31, 32) 및 도 5의 제3도전층(41, 42, 43)이 적층된 것을 확인할 수 있다. 또한, 반도체층(120) 상에 이격된 제1도전층(21, 22)이 개시되고, 제1도전층(21, 22) 상에 이격된 제2도전층(31, 32)이 개시되며, 제2도전층(31, 32) 상에 이격된 제3도전층(41, 42, 43)이 개시된다.
도 6에 도시된 것과 같이, 트랜지스터를 구성하는 영역과 스토리지 커패시터를 구성하는 영역이 동일한 영역으로 구성될 수도 있으며, 도 2와 같이 별개로 구분된 영역으로 구성될 수도 있을 것이다.
도 7은 본 발명의 일 실시예에 따른 패드를 개략적으로 도시하는 단면도이다.
도 7에 도시된 것과 같이, 본 발명에 따른 패드(도 2의 400)는 기판(100) 상에 위치하는 제1패드(23), 제1패드(23) 상에 위치하는 제2패드(33) 및 제2패드(33) 상에 위치하는 제3패드(44)를 포함할 수 있다.
제1패드(23)는 제1도전층(21, 22)과 동일한 물질을 포함하고, 동일한 층구조를 가질 수 있다. 제2패드(33)는 제2도전층(31, 32)과 동일한 물질을 포함하고 동일한 층구조를 가질 수 있다. 제3패드(44)는 제3도전층(41, 42, 43)과 동일한 물질을 포함하고 동일한 층구조를 가질 수 있다. 제3패드(44)는 제2패드(33)의 상면 전체를 덥도록 형성될 수 있다. 또한, 제3패드(44)는 제2패드(33)의 상면과 직접 접촉할 수 있다.
제1패드(23)는 제1도전층(21, 22)과 함께 형성될 수 있다. 따라서, 제1패드(23)가 단층 또는 복층인 경우, 제1패드(23)는 상술한 제1도전층(21, 22)의 층 구조와 동일할 수 있다.
제2패드(33)는 제2도전층(31, 32)과 함께 형성될 수 있다. 따라서, 제2패드(33)가 단층 또는 복층인 경우, 제2패드(33)는 상술한 제2도전층(31, 32)의 층구조와 동일할 수 있다.
제3패드(44)는 제3도전층(41, 42, 43)과 함께 형성될 수 있다. 따라서, 제3패드(44)가 단층 또는 복층인 경우, 제3패드(44)는 상술한 제3도전층(41, 42, 43)의 층구조와 동일할 수 있다.
도 7에 도시된 것과 같이, 제2패드(33)는 제1금속을 포함하는 제1패드레이어(LP1), 제2금속을 포함하며 제1패드레이어 상에 위치한 제2패드레이어(LP2) 및 제1금속을 포함하며 제2패드레이어(LP2) 상에 위치한 제3패드레이어(LP3)를 포함할 수 있다. 즉, 제1패드레이어(LP1) 및 제3패드레이어(LP3)는 티타늄(Ti)을 포함하고, 제2패드레이어(LP2)는 알루미늄(Al)을 포함할 수 있다.
제1패드레이어(LP1)는 제4두께를 가지며, 제2레이어(L2)는 제5두께를 가지고, 제3레이어(L3)는 제6두께를 가지며, 이때, 제6두께는 400Å이상 1000Å이하일 수 있고, 바람직하게는 500Å이상 700Å이하일 수 있다. 제5두께는 2000 Å이상 또는 7000 Å이하이거나, 약 6000 Å일 수 있다. 또한, 제6두께는 제4두께 이하일 수 있다. 즉, 제1패드레이어(LP1), 제2패드레이어(LP2) 및 제3패드레이어(LP3) 각각의 두께는 상술한 제1레이어(L1), 제2레이어(L2) 및 제3레이어(L3) 각각의 두께와 동일할 수 있다.
이처럼, 제2패드(33)를 구성하는 제1패드레이어(LP1), 제2패드레이어(LP2) 및 제3패드레이어(LP3)의 특징은 제3패드(44)를 구성하는 복수의 레이어에도 동일하게 적용될 수 있다. 제3패드(44)는 상술한 제3도전층(41, 42, 43)과 함께 형성되므로, 제3도전층(도 4의 41, 42, 43)을 구성하는 복수의 레이어의 특징을 동일하게 포함할 수 있다.
도 7에 도시된 것과 같이, 제2도전층(31, 32)은 층간절연막(13)을 관통하는 관통홀(TH3)을 통하여 제1도전층(22)과 연결될 수 있다. 층간절연막(13)은 제1패드(23)와 제2패드(33) 사이에 개재될 수 있다.
제1패드레이어(LP1)는 층간절연막(13) 상에 위치하거나, 층간절연막(13)을 관통하도록 형성되는 관통홀(TH3)의 측벽을 따라 형성될 수 있다. 또한, 제4레이어(L4)는 관통홀(TH3)의 바닥면과 제1도전층(22)의 상면이 중첩되는 영역 상에 형성될 수 있다. 제2패드레이어(LP2)는 제1패드레이어(LP1) 상에 위치할 수 있다. 제2패드레이어(LP2)는 관통홀을 채우도록 형성될 수 있다. 제3패드레이어(LP3)는 제2패드레이어(LP2) 상에 위치할 수 있다.
도 8은 본 발명에 따른 제3도전층을 포함하는 일 예시를 나타낸 것이고, 도 9는 본 발명에 따른 제2도전층 및 제3도전층을 포함하는 일 예시를 나타낸 것이다.
도 8에 도시된 것과 같이, 제3도전층(43)은 제1금속을 포함하며 제1유기절연층(14) 상에 위치하는 제4레이어(L4), 제2금속을 포함하며 제4레이어(L4) 상에 위치한 제5레이어(L5) 및 제1금속을 포함하며 제5레이어(L5) 상에 위치한 제6레이어(L6)를 포함할 수 있다. 이때, 제1금속은 티타늄(Ti)을 포함하고, 제2금속은 알루미늄(Al)을 포함할 수 있다.
제4레이어(L4)는 제7두께를 가지며, 제5레이어(L5)는 제8두께를 가지고, 제6레이어는 제9두께를 가지며, 이때, 제9두께는 400Å이상 1000Å이하일 수 있고, 바람직하게는 500Å이상 700Å이하일 수 있다. 제8 두께는 2000 Å이상 또는 7000 Å이하이거나, 약 6000 Å 일 수 있다. 또한, 제9두께는 제7두께 이하일 수 있다. 즉, 제4레이어(L4), 제5레이어(L5) 및 제6레이어(L6) 각각의 두께는 상술한 도 5의 제1레이어(L1), 제2레이어(L2) 및 제3레이어(L3) 각각의 두께와 동일할 수 있다.
상술한 바와 같이, 제2도전층(31, 32)의 면적이 제3도전층(43)의 면적보다 더 크다고 하더라도, 제3도전층(43) 역시 제2유기절연층(15)을 형성하기 위한 열을 인가받아 발생한 얼룩을 포함할 수 있다. 발생된 얼룩은 알루미늄 힐락 현상에 의하여 발생된 것일 수 있다. 따라서, 제3도전층(43)에서 알루미늄을 포함하는 제5레이어(L5)를 제2유기절연층(15)을 형성하기 위한 열로부터 보호하기 위하여, 제6레이어(L6)의 두께 조절 역시 필요할 수 있다. 제2유기절연층(15)을 형성하기 위한 온도는 섭씨 250도 이상 섭씨 300도 이하일 수 있다.
도 9에 도시된 것과 같이, 제2도전층(32) 및 제3도전층(43) 각각은 복수의 레이어들을 포함하며, 복수의 레이어들의 최상층은 제1금속을 포함하며 특정 두께를 포함할 수 있다. 이때, 특정 두께는 400Å이상 1000Å이하일 수 있고, 바람직하게는 500Å이상 700Å이하일 수 있다.
다시 말해, 제2도전층(32)은 상술한 제1레이어(L1), 제2레이어(L2) 및 제3레이어(L3)을 포함하고, 제3도전층(43)은 상술한 제4레이어(L4), 제5레이어(L5), 및 제6레이어(L6)을 모두 포함할 수 있다. 이때, 제1금속은 티타늄(Ti)을 포함하고, 제2금속은 알루미늄(Al)을 포함할 수 있다. 도 5 및 도 10에서 상술한 구성과 동일한 구성에 대한 설명은 생략한다.
도 10은 힐락 현상이 발생한 도전층을 보여주는 사진이고, 도 11 내지 도 13는 본 발명에 따른 디스플레이 장치에 있어서 힐락 현상이 발생하지 않은 것을 보여주는 사진들이다.
도 10에서 확인할 수 있듯이, 제3레이어의 두께가 300 Å 일 때에 특정 공정에서 제1유기절연층(14) 형성 이후 제2도전층(31, 32)에 알루미늄 힐락 현상이 발생할 수 있다. 도 10에서는 힐락이 발생함으로 인하여 불량 검사 공정에서 관찰되는 반점 또는 얼룩들을 원으로 표시하고 있다. 이처럼 제2도전층(31, 32)에 힐락 현상이 발생하게 되면, 힐락 현상이 발생한 부분은 불량 검사 공정에서 불순물과 동일하거나 유사하게 관찰될 수 있다. 따라서, 불순물인 파티클이 포함되지 않은 디스플레이 장치라 할지라도, 힐락 현상이 발생한 디스플레이 장치라면 불량 검사 공정에서 파티클이 발생한 불량 패널로 간주되어 폐기될 수 있다. 그러므로 제2도전층(31, 32)에 힐락 현상이 발생하는 것을 방지하거나 최소화할 필요가 있다. 이는 제3도전층(41, 42, 43)에도 마찬가지일 수 있다.
도 11에 도시된 것과 같이, 제3레이어의 두께가 500 Å일 때 특정 공정(도 10의 실험과 동일한 조건, 이하 동일)에서 힐락 현상이 발생하지 않았고, 도 12에 도시된 것과 같이, 제3레이어의 두께가 700 Å일 때 상기 특정 공정에서 힐락 현상이 발생하지 않았으며, 13에 도시된 것과 같이, 제3레이어의 두께가 1000 Å일 때 상기 특정 공정에서 힐락 현상이 발생하지 않았다.
단, 도 10 내지 도 13에서의 특정 공정시 제1 레이어(L1)의 두께는 700 Å 제2 레이어(L2)의 두께는 6000 Å 이며, 제1유기절연층(14)을 형성하기 위하여 가열한 온도는 섭씨 270도이고, 제1레이어(L1) 및 제3레이어(L3)는 티타늄(Ti)을 포함하고, 제2레이어(L2)는 알루미늄(Al)을 포함하며, 나머지 조건들은 모두 동일하도록 설정되었다.
이처럼, 제3레이어(L3)가 티타늄을 포함하는 층인 경우, 제3레이어(L3)의 두께가 500 Å, 700 Å, 1000 Å 일 때 제2레이어에서의 할락 현상이 발생하지 않는 것이 확인되었다. 다만, 제3레이어(L3)의 두께가 제1레이어(L1)의 두께보다 두꺼운 경우, 제조 공정 시 재료 비용이 높고, 제조 시간이 늘어난다는 단점을 가질 수 있다.
도 14는 스토리지 커패시터를 포함하는 일 화소 중 일부 영역의 단면도이다. 스토리지 커패시터는 상호 이격된 두 개의 전극들을 포함하는바, 이러한 두 개의 전극들은 상호 이격된 두 개의 게이트 배선들의 일부일 수 있다.
도 14에 도시된 것과 같이, 비교예 따른 디스플레이 장치는 기판(100), 버퍼층(11), 게이트 절연막(12), 제1 게이트층(GAT1), 제1 층간절연막(13), 제2 게이트층(GAT2), 제2 층간절연막(13'), 제1 유기절연층(14), 도전층(43)을 포함할 수 있다. 이때, 제1 게이트층(GA1)의 일부와 제2 게이트층(GA2)의 일부는 중첩되어, 스토리지 커패시터(Cst)를 형성할 수 있다.
이처럼, 2개의 게이트 배선을 이용하여 스토리지 커패시터(Cst)를 형성하는 경우, 각 게이트 배선에 따른 층간절연막들이 구비되어야 하고, 층간절연막 상에 다시 유기절연막을 적층할 필요가 있다. 이에, 두께를 줄이고 공정을 단순화하기 위하여 제2 게이트층(GAT2)을 제2도전층(31, 32)으로 변경될 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
11: 버퍼층 12: 게이트 절연막
120: 반도체층 121, 123: 소스/드레인 영역
122: 채널 영역 21, 22: 제1도전층
23: 제1패드 31, 32: 제2도전층
33: 제2패드 41, 42, 43: 제3도전층
44: 제3패드 13: 층간절연막
14: 제1유기절연층 15: 제2유기절연층
51: 화소전극 52: 화소정의막
53: 스페이서 54: 대향전극
55: 중간층
11: 버퍼층 12: 게이트 절연막
120: 반도체층 121, 123: 소스/드레인 영역
122: 채널 영역 21, 22: 제1도전층
23: 제1패드 31, 32: 제2도전층
33: 제2패드 41, 42, 43: 제3도전층
44: 제3패드 13: 층간절연막
14: 제1유기절연층 15: 제2유기절연층
51: 화소전극 52: 화소정의막
53: 스페이서 54: 대향전극
55: 중간층
Claims (20)
- 기판;
상기 기판 상에 위치하고 소스/드레인 영역을 포함하는 반도체층;
상기 반도체층 상에 위치한 게이트 절연막;
상기 게이트 절연막 상에 위치한 제1도전층;
상기 제1도전층 상에 위치한 층간절연막;
상기 층간절연막 상에 위치하며, 제1금속을 포함하는 제1레이어, 제2금속을 포함하며 상기 제1레이어 상에 위치한 제2레이어 및 상기 제1금속을 포함하며 상기 제2레이어 상에 위치한 제3레이어를 포함하는, 제2도전층;
상기 제2도전층 상에 위치한 제1유기절연층; 및
상기 제1유기절연층 상에 위치하며, 상기 제2도전층의 면적보다 좁은 면적을 갖는, 제3도전층;을 포함하는, 디스플레이 장치. - 제1항에 있어서,
상기 제1레이어는 제1두께를 가지며, 상기 제2레이어는 제2두께를 가지고, 상기 제3레이어는 제3두께를 가지고,
상기 제3두께는 500Å이상 700Å이하인, 디스플레이 장치. - 제2항에 있어서,
상기 제3두께는 상기 제1두께 이하인, 디스플레이 장치. - 제1항에 있어서,
상기 제1금속은 티타늄(Ti)을 포함하고, 상기 제2금속은 알루미늄(Al)을 포함하는, 디스플레이 장치. - 제1항에 있어서,
상기 제1유기절연층을 형성하기 위한 온도는 섭씨 250도 이상 섭씨 300도 이하인, 디스플레이 장치. - 제1항에 있어서,
상기 디스플레이 장치는,
상기 제3도전층 상에 위치한 제2유기절연층;
상기 제2유기절연층 상에 위치하고, 상기 제2유기절연층에 형성된 컨택홀을 통해 상기 제3도전층과 연결되는 화소전극;
상기 제2유기절연층 상에 위치하고, 상기 화소전극의 가장자리를 덮는, 화소정의막; 및
상기 화소정의막 상에 위치한 스페이서;를 더 포함하는, 디스플레이 장치. - 제1항에 있어서,
상기 디스플레이 장치는,
상기 기판 상에 위치하는 제1패드;
상기 제1패드 상에 위치하는 제2패드; 및
상기 제2패드 상에 위치하는 제3패드;를 더 포함하는, 디스플레이 장치. - 제7항에 있어서,
상기 제2패드는,
상기 제1금속을 포함하는 제1패드레이어;
상기 제2금속을 포함하며 상기 제1패드레이어 상에 위치한 제2패드레이어; 및
상기 제1금속을 포함하며 상기 제2패드레이어 상에 위치한 제3패드레이어;를 포함하는, 디스플레이 장치. - 제8항에 있어서,
상기 제1패드레이어는 제4두께를 가지며, 상기 제2패드레이어는 제5두께를 가지고, 상기 제3패드레이어는 제6두께를 가지고,
상기 제6두께는 500Å이상 700Å이하인, 디스플레이 장치. - 제9항에 있어서,
상기 제6두께는 상기 제4두께 이하인, 디스플레이 장치. - 제8항에 있어서,
상기 제1금속은 티타늄(Ti)을 포함하고, 상기 제2금속은 알루미늄(Al)을 포함하는, 디스플레이 장치. - 제7항에 있어서,
상기 제1패드는 상기 제1도전층과 동일한 물질을 포함하고 동일한 층구조를 갖고,
상기 제2패드는 상기 제2도전층과 동일한 물질을 포함하고 동일한 층구조를 갖는, 디스플레이 장치. - 제7항에 있어서,
상기 층간절연막은 상기 제1패드와 상기 제2패드 사이에 개재되며, 상기 제2패드는 상기 층간절연막에 형성된 컨택홀을 통해 상기 제1패드에 연결되는, 디스플레이 장치. - 제13항에 있어서,
상기 제3패드는, 상기 제2패드의 상면 전체를 덮는, 디스플레이 장치. - 제14항에 있어서,
상기 제2패드의 상면은 상기 제3패드와 직접 접촉하는, 디스플레이 장치. - 제6항에 있어서,
상기 제3도전층은,
상기 제1금속을 포함하며, 상기 제1유기절연층 상에 위치하는 제4레이어;
상기 제2금속을 포함하며 상기 제4레이어 상에 위치한 제5레이어; 및
상기 제1금속을 포함하며 상기 제5레이어 상에 위치한 제6레이어;를 포함하는, 디스플레이 장치. - 제16항에 있어서,
상기 제4레이어는 제7두께를 가지며, 상기 제5레이어는 제8두께를 가지고, 상기 제6레이어는 제9두께를 가지고,
상기 제9두께는 500Å이상 700Å이하인, 디스플레이 장치. - 제17항에 있어서,
상기 제9두께는 상기 제7두께 이하인, 디스플레이 장치. - 제16항에 있어서,
상기 제1금속은 티타늄(Ti)을 포함하고, 상기 제2금속은 알루미늄(Al)을 포함하는, 디스플레이 장치. - 제16항에 있어서,
상기 제2유기절연층을 형성하기 위한 온도는 섭씨 250도 이상 섭씨 300도 이하인, 디스플레이 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220103339A KR20240026333A (ko) | 2022-08-18 | 2022-08-18 | 디스플레이 장치 |
| US18/202,635 US20240065050A1 (en) | 2022-08-18 | 2023-05-26 | Display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220103339A KR20240026333A (ko) | 2022-08-18 | 2022-08-18 | 디스플레이 장치 |
Publications (1)
| Publication Number | Publication Date |
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| KR20240026333A true KR20240026333A (ko) | 2024-02-28 |
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ID=89906528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220103339A KR20240026333A (ko) | 2022-08-18 | 2022-08-18 | 디스플레이 장치 |
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| Country | Link |
|---|---|
| US (1) | US20240065050A1 (ko) |
| KR (1) | KR20240026333A (ko) |
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2022
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-
2023
- 2023-05-26 US US18/202,635 patent/US20240065050A1/en active Pending
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