KR20240024766A - 화소 구동 회로, 화소 구동 회로의 구동 방법 및 표시 패널 - Google Patents

화소 구동 회로, 화소 구동 회로의 구동 방법 및 표시 패널 Download PDF

Info

Publication number
KR20240024766A
KR20240024766A KR1020237018810A KR20237018810A KR20240024766A KR 20240024766 A KR20240024766 A KR 20240024766A KR 1020237018810 A KR1020237018810 A KR 1020237018810A KR 20237018810 A KR20237018810 A KR 20237018810A KR 20240024766 A KR20240024766 A KR 20240024766A
Authority
KR
South Korea
Prior art keywords
transistor
electrode
signal terminal
node
active
Prior art date
Application number
KR1020237018810A
Other languages
English (en)
Inventor
하이강 칭
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 보에 테크놀로지 그룹 컴퍼니 리미티드, 청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 filed Critical 보에 테크놀로지 그룹 컴퍼니 리미티드
Publication of KR20240024766A publication Critical patent/KR20240024766A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Abstract

화소 구동 회로, 화소 구동 회로의 구동 방법 및 표시 패널이 제공된다. 화소 구동 회로는 구동 회로(01), 제어 회로(02), 전압 안정화 회로(03) 및 제1 저장 회로(04)를 포함한다. 구동 회로(01)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)에 연결되며, 제1 노드(N1)의 신호에 따라 제2 노드(N2)를 통해 제3 노드(N3)에 구동 전류를 공급하도록 구성된다. 제어 회로(02)는 제1 활성화 신호 단자(EM1), 제2 노드(N2), 제1 전원 단자(VDD) 및 제4 노드(N4)에 연결되고, 제1 활성화 신호 단자(EM1)의 신호에 응답하여 제2 노드(N2)와 제4 노드(N4)를 연통하고, 제1 활성화 신호 단자(EM1)의 신호에 응답하여 제1 전원 단자(VDD)와 제4 노드(N4)를 연통한다. 전압 안정화 회로(03)는 제4 노드(N4), 제2 활성화 신호 단자(EM2) 및 기준 전압 단자(Vref)에 연결되며, 제2 활성화 신호 단자(EM2)의 신호에 응답하여 기준 전압 단자(Vref) 의 신호를 제4 노드(N4)로 전송하도록 구성된다. 제1 저장 회로(04)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결되며, 제1 노드(N1)와 제4 노드(N4)의 전하를 저장하도록 구성된다.

Description

화소 구동 회로, 화소 구동 회로의 구동 방법 및 표시 패널
본 개시는 디스플레이 기술 분야에 관한 것으로, 더욱 상세하게는 화소 구동 회로, 화소 구동 회로의 구동 방법 및 표시 패널에 관한 것이다.
표시 패널은 일반적으로 화소 구동 회로를 통해 발광부에 구동 전류를 공급하여 발광부를 발광하도록 구동한다. 관련 기술에서는 화소 구동 회로가 출력하는 구동 전류와 전원선의 전압은 관련이 있다. 그러나, 표시 패널에서 서로 다른 위치에 있는 전원선은 전압 강하가 다르기 때문에 표시 패널의 표시 효과가 불균일하게 나타난다.
상기 배경기술 부분에 개시된 정보는 본 개시의 배경에 대한 이해를 강화하기 위한 목적으로만 이용되므로, 당업계에 통상적인 기술자가 알 수 있는 선행기술을 구성하지 않는 정보를 포함할 수 있다.
본 개시의 일 측면에 따르면 화소 구동 회로가 제공되며, 화소 구동 회로는 구동 회로, 제어 회로, 전압 안정화 회로 및 제1 저장 회로를 포함하며, 구동 회로는 제1 노드, 제2 노드 및 제3 노드에 연결되고, 상기 제1 노드의 신호에 따라 상기 제2 노드를 통해 상기 제3 노드로 구동 전류를 공급하며, 제어 회로는 제1 활성화 신호 단자, 상기 제2 노드, 제1 전원 단자 및 제4 노드에 연결되고, 상기 제1 활성화 신호 단자의 신호에 응답하여 상기 제2 노드와 제4 노드를 연통하고, 상기 제1 활성화 신호 단자의 신호에 응답하여 상기 제1 전원 단자와 상기 제4 노드를 연통하며, 전압 안정화 회로는 상기 제4 노드, 제2 활성화 신호 단자 및 기준 전압 단자에 연결되고, 상기 제2 활성화 신호 단자의 신호에 응답하여 상기 기준 전압 단자의 신호를 상기 제4 노드로 전송하며, 제1 저장 회로는 상기 제1 노드와 상기 제4 노드 사이에 연결되고, 상기 제1 노드와 상기 제4 노드의 전하를 저장한다.
본 개시의 일 실시예에서, 상기 제1 활성화 신호 단자의 신호의 극성은 상기 제2 활성화 신호 단자의 신호의 극성과 반대다.
본 개시의 일 실시예에서, 상기 제어 회로는 상기 제3노드, 제5노드 및 제1활성화 신호 단자에 더 연결되고, 상기 제어 회로는 상기 제1활성화 신호 단자의 신호에 응답하여 상기 제3노드와 상기 제5노드를 연통한다. 상기 화소 구동 회로는 초기 신호 단자 및 제5 노드에 연결되고, 적어도 하나의 제어 신호에 응답하여 상기 초기 신호 단자의 신호를 상기 제5 노드로 전송하도록 구성된 제1 리셋 회로를 더 포함한다.
본 개시의 일 실시예에서, 상기 제1 리셋 회로는 상기 제2 활성화 신호 단자에 더 연결되고, 상기 제1 리셋 회로는 상기 제2 활성화 신호 단자의 신호에 응답하여 상기 초기 신호 단자의 신호를 상기 제5 노드로 전송한다.
본 개시의 일 실시예에서, 상기 구동 회로는 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되며, 게이트 전극이 상기 제1 노드에 연결되는 구동 트랜지스터를 포함한다. 상기 제어 회로는 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되며, 게이트 전극이 상기 제1 활성화 신호 단자에 연결되는 제5 트랜지스터; 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 전원 단자에 연결되며, 게이트 전극이 상기 제1 활성화 신호 단자에 연결되는 제8 트랜지스터; 및 제1 전극이 상기 제5 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되며, 게이트 전극이 상기 제1 활성화 신호 단자에 연결되는 제6 트랜지스터; 를 포함한다. 상기 전압 안정화 회로는 제1 전극이 상기 기준 전압 단자에 연결되고, 제2 전극이 상기 제4 노드에 연결되며, 게이트 전극이 상기 제2 활성화 신호 단자에 연결되는 제3 트랜지스터를 포함한다. 상기 제1 저장 회로는 상기 제1 노드와 상기 제4 노드 사이에 연결된 제1 커패시터를 포함하며, 상기 제1 리셋 회로는 제1 전극이 상기 초기 신호 단자에 연결되고, 제2 전극이 상기 제5 노드에 연결되고, 게이트 전극이 상기 제2 활성화 신호 단자에 연결되는 제7 트랜지스터를 포함한다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 상기 제2 노드 및 데이터 신호 단자에 연결되고, 적어도 하나의 제어 신호에 응답하여 상기 데이터 신호 단자의 신호를 상기 제2 노드로 전송하도록 구성된 데이터 입력 회로; 및 상기 제3 노드 및 제1 노드에 연결되고, 적어도 하나의 제어 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 연통하도록 구성된 보상 회로; 를 더 포함한다.
본 개시의 일 실시예에서, 상기 데이터 입력 회로는 제1 게이트 구동 신호 단자에 더 연결되고, 상기 데이터 입력 회로는 상기 제1 게이트 구동 신호 단자의 신호에 응답하여 상기 데이터 신호 단자의 신호를 상기 제2 노드로 전송하도록 구성되며, 상기 보상 회로는 상기 제1 게이트 구동 신호 단자에 더 연결되고, 상기 보상 회로는 상기 제1 게이트 구동 신호 단자의 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 연통한다.
본 개시의 일 실시예에서, 상기 데이터 입력 회로는 상기 제2 활성화 신호 단자에 더 연결되고, 상기 데이터 입력 회로는 상기 제2 활성화 신호 단자의 신호에 응답하여 상기 데이터 신호 단자의 신호를 상기 제2 노드로 전송하도록 구성되며, 상기 보상 회로는 상기 제2 활성화 신호 단자에 더 연결되고, 상기 보상 회로는 상기 제2 활성화 신호 단자의 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 연통한다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 상기 제1 노드, 초기 신호 단자 및 리셋 신호 단자에 연결되고, 상기 리셋 신호 단자의 신호에 응답하여 상기 초기 신호 단자의 신호를 상기 제1 노드로 전송하도록 구성된 제2 리셋 회로를 더 포함한다.
본 개시의 일 실시예에서, 상기 데이터 입력 회로는 제1 전극이 상기 데이터 신호 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되며, 게이트 전극이 상기 제1 게이트 구동 신호 단자에 연결되는 제4 트랜지스터를 포함한다. 상기 보상 회로는 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되며, 게이트 전극이 상기 제1 게이트 구동 신호 단자에 연결되는 제2 트랜지스터를 포함한다. 상기 제2 리셋 회로는 제1 전극이 상기 초기 신호 단자에 연결되고, 제2 전극이 상기 제1 노드에 연결되며, 게이트 전극이 상기 리셋 신호 단자에 연결되는 제1 트랜지스터를 포함한다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 상기 제2 노드와 상기 제4 노드 사이에 연결되어 제2 노드와 제4 노드의 전하를 저장하도록 구성된 제2 저장 회로를 더 포함한다. 상기 데이터 입력 회로는 제1 게이트 구동 신호 단자에 더 연결되고, 상기 데이터 입력 회로는 상기 제1 게이트 구동 신호 단자의 신호에 응답하여 상기 데이터 신호 단자의 신호를 상기 제2 노드로 전송하도록 구성되며, 상기 보상 회로는 제2 게이트 구동 신호 단자에 더 연결되고, 상기 보상 회로는 상기 제2 게이트 구동 신호 단자의 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 연통한다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 상기 제1 노드 및 초기 신호 단자에 연결되고, 적어도 하나의 제어 신호에 응답하여 상기 초기 신호 단자의 신호를 상기 제1 노드로 전송하도록 구성된 제2 리셋 회로를 더 포함한다.
본 개시의 일 실시예에서, 상기 제2 리셋 회로는 리셋 신호 단자, 제1 게이트 구동 신호 단자 및 제6 노드에 더 연결되고, 상기 리셋 신호 단자의 신호에 응답하여 상기 초기 신호 단자와 상기 제6 노드를 연통하며, 상기 제1 게이트 구동 신호 단자의 신호에 응답하여 상기 제6 노드와 상기 제1 노드를 연통한다.
본 개시의 일 실시예에서, 상기 데이터 입력 회로는 제1 전극이 상기 데이터 신호 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되며, 게이트 전극이 상기 제1 게이트 구동 신호 단자에 연결되는 제4 트랜지스터를 포함한다. 상기 보상 회로는 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되며, 게이트 전극이 상기 제2 게이트 구동 신호 단자에 연결되는 제2 트랜지스터를 포함한다. 상기 제2 리셋 회로는 제1 전극이 상기 초기 신호 단자에 연결되고, 제2 전극이 상기 제6 노드에 연결되며, 게이트 전극이 상기 리셋 신호 단자에 연결되는 제1 트랜지스터; 및 제1 전극이 상기 제6 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결되며, 게이트 전극이 상기 제1 게이트 구동 신호 단자에 연결되는 제9 트랜지스터를 포함한다. 상기 제2 저장 회로는 상기 제2 노드와 상기 제4 노드 사이에 연결된 제2 커패시터를 포함한다.
본 개시의 일 측면에 따르면 상기 화소 구동 회로를 구동하는 구동 방법이 제공되며, 상기 구동 방법은 적어도 임계값 보상 단계에서, 제1 활성화 신호 단자에 무효 레벨을 입력하고, 제2 활성화 신호 단자에 유효 레벨을 입력하는 단계; 및 발광 단계에서, 제1 활성화 신호 단자에 유효 레벨을 입력하고, 제2 활성화 신호 단자에 무효 레벨을 입력하는 단계를 포함한다.
본 개시의 일 측면에 따르면 상기 화소 구동 회로를 구동하는 구동 방법이 제공되며, 상기 구동 방법은 리셋 단계에서, 리셋 신호 단자 및 제2 활성화 신호 단자에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자 및 제1 활성화 신호 단자에 무효 레벨을 입력하는 단계; 임계값 보상 단계에서, 제1 게이트 구동 신호 단자 및 제2 활성화 신호 단자에 유효 레벨을 입력하고, 리셋 신호 단자 및 제1 활성화 신호 단자에 무효 레벨을 입력하는 단계; 및 발광 단계에서, 제1 활성화 신호 단자에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자, 리셋 신호 단자 및 제2 활성화 신호 단자에 무효 레벨을 입력하는 단계를 포함한다.
본 개시의 일 측면에 따르면 상기 화소 구동 회로를 구동하는 구동 방법이 제공되며, 상기 구동 방법은 제1 리셋 단계에서, 리셋 신호 단자 및 제2 활성화 신호 단자에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자, 제1 활성화 신호 단자 및 제2 게이트 구동 신호 단자에 무효 레벨을 입력하는 단계; 제2 리셋 단계에서, 리셋 신호 단자, 제2 활성화 신호 단자 및 제1 게이트 구동 신호 단자에 유효 레벨을 입력하고, 제1 활성화 신호 단자 및 제2 게이트 구동 신호 단자에 무효 레벨을 입력하는 단계; 제1 임계값 보상 단계에서, 제1 게이트 구동 신호 단자, 제2 활성화 신호 단자 및 제2 게이트 구동 신호 단자에 유효 레벨을 입력하고, 리셋 신호 단자 및 제1 활성화 신호 단자에 무효 레벨을 입력하는 단계; 제2 임계값 보상 단계에서, 제2 활성화 신호 단자 및 제2 게이트 구동 신호 단자에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자, 리셋 신호 단자 및 제1 활성화 신호 단자에 무효 레벨을 입력하는 단계; 및 발광 단계에서, 제1 활성화 신호 단자에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자, 제2 게이트 구동 신호 단자, 리셋 신호 단자 및 제2 활성화 신호 단자에 무효 레벨을 입력하는 단계를 포함한다.
본 개시의 일 측면에 따르면 상기 화소 구동 회로를 포함하는 표시 패널이 제공된다.
본 개시의 일 측면에 따르면 화소 구동 회로를 포함하는 표시 패널이 제공되며, 상기 화소 구동 회로는 구동 트랜지스터; 제1 전극이 상기 구동 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제1 활성화 신호선에 연결되는 제5 트랜지스터; 제1 전극이 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극이 전원선에 연결되며, 게이트 전극이 상기 제1 활성화 신호선에 연결되는 제8 트랜지스터; 제1 전극이 기준 전압선에 연결되고, 제2 전극이 상기 제5 트랜지스터의 제2 전극에 연결되며, 게이트 전극이 제2 활성화 신호선에 연결되는 제3 트랜지스터; 및 상기 구동 트랜지스터의 게이트 전극과 제1 전극 사이에 연결된 제1 커패시터; 를 포함한다.
본 개시의 일 실시예에서, 상기 표시 패널은 베이스 기판; 상기 베이스 기판의 일측에 위치하며, 제10 활성부, 제3 활성부, 제5 활성부, 제8 활성부 및 제11 활성부를 포함하는 활성층 - 상기 제11 활성부는 각각 상기 제3 활성부, 제5 활성부 및 제8 활성부에 연결되고, 상기 제10 활성부는 상기 제5 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결됨 - ; 상기 활성층의 상기 베이스 기판으로부터 떨어진 일측에 위치하며, 상기 제1 활성화 신호선, 제2 활성화 신호선, 제10 도전부 및 제8 도전부를 포함하는 제1 도전층; 상기 제1 도전층의 상기 베이스 기판으로부터 떨어진 일측에 위치하며 제11 도전부를 포함하는 제2 도전층 - 상기 제11 도전부의 상기 베이스 기판 상의 정투영은 상기 제10 도전부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되며, 상기 제11 도전부는 상기 제1 커패시터의 제2 전극을 형성하기 위해 사용됨 - ; 및 상기 제2 도전층의 상기 베이스 기판으로부터 떨어진 일측에 위치하며 제1 연결부를 포함하는 제3 도전층 - 상기 제1 연결부는 각각 비아를 통해 상기 제11 활성부 및 상기 제11 도전부에 연결됨 - 을 더 포함한다. 상기 제10 활성부는 상기 구동 트랜지스터의 채널 영역을 형성하기 위해 사용되고, 상기 제3 활성부는 상기 제3 트랜지스터의 채널 영역을 형성하기 위해 사용되며, 상기 제5 활성부는 상기 제5 트랜지스터의 채널 영역을 형성하기 위해 사용되고, 상기 제8 활성부는 상기 제8 트랜지스터의 채널 영역을 형성하기 위해 사용된다. 상기 제10 도전부의 상기 베이스 기판 상의 정투영은 상기 제10 활성부의 상기 베이스 기판 상의 정투영을 커버하고, 상기 제10 도전부는 상기 구동 트랜지스터의 게이트 전극 및 상기 제1 커패시터의 제1 전극을 형성하기 위해 사용되며, 상기 제1 활성화 신호선의 상기 베이스 기판 상의 정투영은 제1 방향을 따라 연장되고, 제1 활성화 신호선의 상기 베이스 기판 상의 정투영은 상기 제5 활성부의 상기 베이스 기판 상의 정투영을 커버하며, 상기 제1 활성화 신호선의 일부 구조는 상기 제5 트랜지스터의 게이트 전극을 형성하기 위해 사용되며, 상기 제2 활성화 신호선의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되고, 제2 활성화 신호선의 상기 베이스 기판 상의 정투영은 상기 제3 활성부의 상기 베이스 기판 상의 정투영을 커버하며, 상기 제2 활성화 신호선의 일부 구조는 상기 제3 트랜지스터의 게이트 전극을 형성하기 위해 사용되며, 상기 제8 도전부는 상기 제1 활성화 신호선에 연결되고, 상기 제8 도전부의 상기 베이스 기판 상의 정투영은 상기 제8 활성부의 상기 베이스 기판 상의 정투영을 커버하며, 상기 제8 도전부는 상기 제8 트랜지스터의 게이트 전극을 형성하기 위해 사용된다.
본 개시의 일 실시예에서, 상기 활성층은 상기 제8 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결된 제12 활성부; 및 상기 제3 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결된 제13 활성부; 를 더 포함한다. 상기 제3 도전층은 상기 베이스 기판 상의 정투영이 상기 제1 방향을 따라 연장되고 비아를 통해 상기 제13 활성부에 연결된 기준 전압선을 더 포함한다. 상기 표시 패널은 상기 제3 도전층의 상기 베이스 기판으로부터 떨어진 일측에 위치하며 상기 전원선을 포함하는 제4 도전층을 더 포함하고, 상기 전원선의 상기 베이스 기판 상의 정투영은 제2 방향을 따라 연장되고, 상기 제1 방향과 제2 방향은 서로 교차되며, 상기 전원선은 비아를 통해 상기 제12 활성부에 연결된다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제2 트랜지스터 및 제4 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며, 게이트 전극은 제1 게이트선에 연결되며, 상기 제4 트랜지스터의 제1 전극은 데이터선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제1 전극에 연결되며, 게이트 전극은 상기 제1 게이트선에 연결되며, 상기 화소 구동 회로는 복수개이고, 복수의 상기 화소 구동 회로는 상기 제1 방향으로 이격되는 제1 화소 구동 회로 및 제2 화소 구동 회로를 포함하며, 상기 제1 도전층은 제4 도전부를 더 포함하고, 상기 제4 도전부의 일부 구조는 상기 제1 화소 구동 회로에서 제2 트랜지스터의 게이트 전극을 형성하기 위해 사용되며, 상기 제4 도전부의 다른 부분 구조는 상기 제2 화소 구동 회로에서 제4 트랜지스터의 게이트 전극을 형성하기 위해 사용되며, 상기 제4 도전부는 복수개이고, 복수의 상기 제4 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향으로 이격되며, 상기 제3 도전층은 상기 제1 게이트선을 더 포함하고, 상기 제1 게이트선의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되며, 상기 제1 게이트선은 각각 비아를 통해 상기 제1 방향으로 이격되는 복수의 상기 제4 도전부에 연결되며, 여기서, 상기 제3 도전층의 시트 저항은 상기 제1 도전층의 시트 저항보다 작다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제2 트랜지스터 및 제4 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며, 상기 제4 트랜지스터의 제1 전극은 데이터선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제1 전극에 연결된다. 상기 활성층은 상기 제2 트랜지스터의 채널 영역을 형성하기 위한 제2 활성부와, 상기 제2 활성부에 연결되고 상기 제10 도전부에 연결되기 위한 제14 활성부를 더 포함한다. 상기 제2 도전층은 상기 제11 도전부에 연결된 제12 도전부를 더 포함하며, 상기 제12 도전부의 상기 베이스 기판 상의 정투영은 상기 제2 방향을 따라 연장되고, 상기 제12 도전부의 상기 베이스 기판 상의 정투영은 상기 제14 활성부의 상기 베이스 기판 상의 정투영과 상기 데이터선의 상기 베이스 기판 상의 정투영 사이에 적어도 부분적으로 위치한다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 복수개이고, 복수의 상기 화소 구동 회로는 상기 제1 방향으로 이격되는 제1 화소 구동 회로 및 제2 화소 구동 회로를 포함하며, 상기 제1 도전층은 제4 도전부를 더 포함하고, 상기 제4 도전부의 일부 구조는 상기 제1 화소 구동 회로에서 제2 트랜지스터의 게이트 전극을 형성하기 위해 사용되며, 상기 제4 도전부의 다른 부분 구조는 상기 제2화소 구동 회로에서 제4 트랜지스터의 게이트 전극을 형성하기 위해 사용되며, 상기 제4 도전부는 복수개이고, 복수의 상기 제4 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향으로 이격되며, 상기 제12 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향으로 인접한 2개의 상기 제4 도전부의 상기 베이스 기판 상의 정투영 사이에 위치한다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며, 상기 활성층은 상기 제2 트랜지스터의 채널 영역을 형성하기 위한 제2 활성부와, 상기 제2 활성부에 연결되고 상기 제10 도전부에 연결되기 위한 제14 활성부를 더 포함하고, 상기 전원선의 상기 베이스 기판 상의 정투영은 상기 제14 활성부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩된다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결된다. 상기 활성층은 상기 제2 트랜지스터의 채널 영역을 형성하기 위한 제2 활성부와, 상기 제2 활성부에 연결되고 상기 제10 도전부에 연결되기 위한 제14 활성부를 더 포함한다. 상기 제3 도전층은 제2 연결부를 더 포함하고, 상기 제2 연결부는 각각 비아를 통해 상기 제10 도전부 및 상기 제14 활성부에 연결되며, 상기 전원선의 상기 베이스 기판 상의 정투영은 상기 제2 연결부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩된다.
본 개시의 일 실시예에서, 상기 표시 패널은 발광부를 더 포함하고, 상기 화소 구동 회로는 상기 발광부의 제1 전극에 연결되며, 상기 화소 구동 회로는 제1 트랜지스터 및 제7 트랜지스터를 더 포함하며, 상기 제1 트랜지스터의 제1 전극은 제1 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되며, 상기 제7 트랜지스터의 제1 전극은 제2 초기 신호선에 연결되고, 제2 전극은 상기 발광부의 제1 전극에 연결된다. 상기 활성층은 상기 제1 트랜지스터의 채널 영역을 형성하는 데 사용되는 제1 활성부; 상기 제7 트랜지스터의 채널 영역을 형성하는 데 사용되는 제7 활성부; 상기 제1 활성부의 상기 제10 활성부로부터 떨어진 일단에 연결된 제1 초기 신호선; 및 상기 제7 활성부의 상기 제10 활성부로부터 떨어진 일단에 연결된 제2 초기 신호선;을 더 포함한다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제1 트랜지스터를 더 포함하고, 상기 제1 트랜지스터의 제1 전극은 제1 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되며, 게이트 전극은 리셋 라인에 연결되며, 상기 제1 도전층은 복수의 제1 도전부를 더 포함하고, 복수의 상기 제1 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향으로 이격되며, 상기 제1 도전부의 일부 구조는 상기 제1 트랜지스터의 게이트 전극을 형성하는데 사용되며, 상기 제3 도전층은 상기 리셋 라인을 더 포함하고, 상기 리셋 라인의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되며, 상기 리셋 라인은 각각 비아를 통해 상기 제1 방향으로 분포되는 복수의 상기 제1 도전부에 연결되며, 여기서, 상기 제3 도전층의 시트 저항은 상기 제1 도전층의 시트 저항보다 작다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제4 트랜지스터 및 제9 트랜지스터를 더 포함하고, 상기 제4 트랜지스터의 제1 전극은 데이터선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제1 전극에 연결되며, 게이트 전극은 제1 게이트선에 연결되며, 상기 제9 트랜지스터의 제1 전극은 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되며, 게이트 전극은 상기 제1 게이트선에 연결된다. 상기 제1 도전층은 복수의 제9 도전부를 더 포함하고, 복수의 상기 제9 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향으로 이격되며, 상기 제9 도전부의 일부 구조는 상기 제4 트랜지스터의 게이트 전극을 형성하기 위해 사용되며, 상기 제9 도전부의 다른 부분 구조는 동일한 화소 구동 회로에서 상기 제9 트랜지스터의 게이트 전극을 형성하기 위해 사용된다. 상기 제3 도전층은 상기 제1 게이트선을 더 포함하고, 상기 제1 게이트선의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되며, 상기 제1 게이트선은 각각 비아를 통해 상기 제1 방향으로 분포되는 복수의 상기 제9 도전부에 연결되며, 여기서, 상기 제3 도전층의 시트 저항은 상기 제1 도전층의 시트 저항보다 작다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며, 게이트 전극은 제2 게이트선에 연결된다. 상기 제1 도전층은 복수의 제2 도전부를 더 포함하고, 복수의 상기 제2 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 이격되며, 상기 제2 도전부는 상기 제2 트랜지스터의 게이트 전극을 형성하는데 사용된다. 상기 제3 도전층은 상기 제2 게이트선을 더 포함하고, 상기 제2 게이트선의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되며, 상기 제2 게이트선은 각각 비아를 통해 상기 제1 방향으로 분포되는 복수의 상기 제2 도전부에 연결된다.
본 개시의 일 실시예에서, 상기 활성층은 상기 제8 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결된 제12 활성부; 및 상기 제3 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결된 제13 활성부; 를 포함한다. 상기 제3 도전층은 전원선을 더 포함하고, 상기 전원선의 상기 베이스 기판 상의 정투영은 제2 방향을 따라 연장되며, 상기 제2 방향은 상기 제1 방향과 교차되며, 상기 전원선은 비아를 통해 상기 제12 활성부에 연결된다. 상기 표시 패널은 상기 제3 도전층의 상기 베이스 기판으로부터 떨어진 일측에 위치하며 상기 기준 전압선을 포함하는 제4 도전층 - 상기 기준 전압선은 비아를 통해 상기 제13 활성부에 연결됨 - 을 더 포함한다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제1 트랜지스터를 더 포함하고, 상기 제1 트랜지스터의 제1 전극은 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결된다. 상기 활성층은 상기 제1 트랜지스터의 제1채널 영역을 형성하는 데 사용되는 제1 서브 활성부; 상기 제1 트랜지스터의 제2 채널 영역을 형성하는 데 사용되는 제2 서브 활성부; 및 상기 제1 서브 활성부와 제2서브 활성부 사이에 연결된 제3 서브 활성부; 를 더 포함하며, 여기서, 상기 전원선의 상기 베이스 기판 상의 정투영은 상기 제3 서브 활성부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩된다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며, 상기 활성층은 상기 제2 트랜지스터의 채널 영역을 형성하는 데 사용되는 제4 서브 활성부; 상기 제2 트랜지스터의 채널 영역을 형성하는 데 사용되는 제5 서브 활성부; 및 상기 제4 서브 활성부와 상기 제5 서브 활성부 사이에 연결된 제6 서브 활성부; 를 더 포함한다. 상기 제4 도전층은 상기 기준 전압선에 연결된 제17 도전부를 더 포함하며, 상기 표시 패널은 상기 제1 방향으로 인접하게 배치된 제1 화소 구동 회로 및 제2 화소 구동 회로를 포함하며, 여기서, 상기 제1 화소 구동 회로에서 제17 도전부의 상기 베이스 기판 상의 정투영은 상기 제2 화소 구동 회로에서 제6 서브 활성부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩된다.
본 개시의 일 실시예에서, 상기 표시 패널은 발광부를 더 포함하고, 상기 화소 구동 회로는 상기 발광부의 제1 전극에 연결되고, 상기 화소 구동 회로는 제1 트랜지스터 및 제7 트랜지스터를 더 포함하며, 상기 제1 트랜지스터의 제1 전극은 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되며, 상기 제7 트랜지스터의 제1 전극은 상기 초기 신호선에 연결되고, 제2 전극은 상기 발광부의 제1 전극에 연결된다. 상기 화소 구동 회로는 복수개이고, 복수의 상기 화소 구동 회로는 제2 방향으로 인접한 제3 화소 구동 회로 및 제4 화소 구동 회로를 포함하며, 상기 제1 방향과 상기 제2 방향은 서로 교차된다. 상기 활성층은 상기 제1 트랜지스터의 채널 영역을 형성하는 데 사용되는 제1 활성부; 상기 제7 트랜지스터의 채널 영역을 형성하는 데 사용되는 제7 활성부; 및 상기 제3 화소 구동 회로에서의 제1 활성부와 상기 제4 화소 구동 회로에서의 제7 활성부 사이에 연결된 제15 활성부; 를 더 포함한다. 상기 표시 패널은 제4 도전층을 더 포함하고, 상기 제4 도전층은 상기 초기 신호선을 포함하며, 상기 초기 신호선의 상기 베이스 기판 상의 정투영은 상기 제2 방향을 따라 연장되며, 상기 초기 신호선은 비아를 통해 상기 제15 활성부에 연결된다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결된다. 상기 활성층은 상기 제2 트랜지스터의 채널 영역을 형성하기 위한 제2 활성부와, 상기 제2 활성부에 연결되고 상기 제10 도전부에 연결되기 위한 제14 활성부를 더 포함한다. 상기 초기 신호선은 제1 서브 초기 신호선을 포함하고, 상기 제1 서브 초기 신호선의 상기 베이스 기판 상의 정투영은 상기 제14 활성부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩된다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결된다. 상기 활성층은 상기 제2 트랜지스터의 채널 영역을 형성하기 위한 제2 활성부와, 상기 제2 활성부에 연결되고 상기 제10 도전부에 연결되기 위한 제14 활성부를 더 포함한다. 상기 제3 도전층은 제2 연결부를 더 포함하고, 상기 제2 연결부는 각각 비아를 통해 상기 제10 도전부 및 상기 제14 활성부에 연결되며, 상기 초기 신호선은 제1 서브 초기 신호선을 포함하고, 상기 제1 서브 초기 신호선의 상기 베이스 기판 상의 정투영은 상기 제2 연결부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩된다.
본 개시의 일 실시예에서, 상기 초기 신호선은 제2 서브 초기 신호선을 더 포함하고, 상기 제2 서브 초기 신호선은 상기 제1 서브 초기 신호선에 연결되며, 상기 제2 서브 초기 신호선의 상기 베이스 기판 상의 정투영은 상기 전원선의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩된다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제1 트랜지스터, 제2 트랜지스터 및 제4 트랜지스터를 더 포함하고, 상기 제1 트랜지스터의 제1 전극은 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 게이트 전극은 리셋 신호선에 연결되며, 상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며, 상기 제4 트랜지스터의 제1 전극은 데이터선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제1 전극에 연결된다. 상기 활성층은 상기 제2 트랜지스터의 채널 영역을 형성하기 위한 제2 활성부와, 상기 제2 활성부에 연결되고 상기 제10 도전부에 연결되기 위한 제14 활성부를 더 포함한다. 상기 제2 도전층은 상기 베이스 기판 상의 정투영이 상기 제1 방향을 따라 연장되는 상기 리셋 신호선; 및 상기 리셋 신호선에 연결된 제13 도전부; 를 더 포함하고, 상기 제13 도전부의 상기 베이스 기판 상의 정투영은 상기 제14 활성부의 상기 베이스 기판 상의 정투영과 상기 데이터선의 상기 베이스 기판 상의 정투영 사이에 위치한다.
본 개시의 일 실시예에서, 상기 제15 활성부는 복수개이고, 상기 활성층은 활성 라인을 더 포함하고, 상기 활성 라인의 상기 베이스 기판 상의 정투영은 상기 제1방향을 따라 연장되고, 상기 활성 라인은 상기 제1방향으로 분포되는 복수의 상기 제15 활성부에 연결된다.
본 개시의 일 실시예에서, 상기 화소 구동 회로는 제2 커패시터를 더 포함하고, 상기 제2 커패시터의 제1 전극은 상기 제5 트랜지스터의 제2 전극에 연결되고, 상기 제2 커패시터의 제2 전극은 상기 구동 트랜지스터의 제1 전극에 연결된다. 상기 활성층은 상기 제5 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결된 제16 활성부 - 상기 제16 활성부는 상기 제2 커패시터의 제2 전극을 형성하기 위해 사용됨 - 를 더 포함한다. 상기 제2 도전층은 상기 제11 도전부에 연결된 제14 도전부 -상기 제14 도전부의 상기 베이스 기판 상의 정투영은 상기 제16 활성부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되고, 상기 제14 도전부는 상기 제2 커패시터의 제1 전극을 형성하기 위해 사용됨 - 를 더 포함한다.
전술한 일반적인 설명 및 다음과 같은 상세한 설명은 예시적이고 해석적일 뿐 본 개시를 제한할 수 없다는 점을 이해해야 한다.
첨부된 도면들은 명세서에 포함되어 설명의 일부를 구성하며, 본 개시에 부합되는 실시예들을 예시하며, 명세서와 함께 본 개시의 원리를 설명하는 역할을 한다. 물론, 하기 도면은 본 개시의 일부 실시예에 불과하며, 당업자의 통상의 지식을 가진 자에 대해서는, 창조적인 노력 없이 이들 도면으로부터 다른 도면을 얻을 수 있다.
도 1은 종래의 화소 구동 회로의 회로 구조를 개략적으로 나타낸 모식도이다.
도 2는 도 1의 화소 구동 회로에 대한 구동 방법에서 각 노드의 타이밍 차트이다.
도 3은 본 개시의 일 실시예에 따른 화소 구동 회로의 구조를 개략적으로 나타낸 모식도이다.
도 4는 도 3의 화소 구동 회로의 각 노드의 타이밍 차트이다.
도 5는 본 개시의 다른 실시예에 따른 화소 구동 회로의 구조를 개략적으로 나타낸 모식도이다.
도 6은 도 5의 각 노드의 타이밍 차트이다.
도 7은 본 개시의 다른 실시예에 따른 화소 구동 회로의 구조를 개략적으로 나타낸 모식도이다.
도 8은 도 7의 화소 구동 회로의 각 노드의 타이밍 차트이다.
도 9는 본 개시의 일 실시예에 따른 표시 패널의 구성도이다.
도 10은 도 9에서 활성층의 구성도이다.
도 11은 도 9의 제1 도전층의 구성도이다.
도 12는 도 9의 제2 도전층의 구성도이다.
도 13은 도 9의 제3 도전층의 구성도이다.
도 14는 도 9의 제4 도전층의 구성도이다.
도 15는 도 9의 활성층 및 제1 도전층의 구성도이다.
도 16은 도 9의 활성층, 제1 도전층 및 제2 도전층의 구성도이다.
도 17은 도 9의 활성층, 제1 도전층, 제2 도전층 및 제3 도전층의 구성도이다.
도 18은 도 9에서 점선 A의 위치에 대한 부분 단면도이다.
도 19는 본 개시의 일 실시예에 따른 표시 패널의 구성도이다.
도 20은 도 19의 활성층의 구성도이다.
도 21은 도 19의 제1 도전층의 구성도이다.
도 22는 도 19의 제2 도전층의 구성도이다.
도 23은 도 19의 제3 도전층의 구성도이다.
도 24는 도 19의 제4 도전층의 구성도이다.
도 25는 도 19의 활성층 및 제1 도전층의 구성도이다.
도 26은 도 19의 활성층, 제1 도전층 및 제2 도전층의 구성도이다.
도 27은 도 19의 활성층, 제1 도전층, 제2 도전층 및 제3 도전층의 구성도이다.
도 28은 도 19에서 점선 B의 위치에 대한 부분 단면도이다.
도 29는 본 개시의 일 실시예에 따른 표시 패널의 구성도이다.
도 30은 도 29의 활성층의 구성도이다.
도 31은 도 29의 제1 도전층의 구성도이다.
도 32는 도 29의 제2 도전층의 구성도이다.
도 33은 도 29의 제3 도전층의 구성도이다.
도 34는 도 29의 제4 도전층의 구성도이다.
도 35는 도 29의 활성층 및 제1 도전층의 구성도이다.
도 36은 도 29의 활성층, 제1 도전층 및 제2 도전층의 구성도이다.
도 37은 도 29의 활성층, 제1 도전층, 제2 도전층 및 제3 도전층의 구성도이다.
도 38은 도 29의 점선C의 위치에 대한 부분 단면도이다.
이하, 도면을 참조하여 실시예에 대해 보다 상세하게 설명한다. 그러나 예시적인 실시예는 다양한 형태로 구현될 수 있으며 여기에 설명된 예시로 이해되어서는 안 되며, 반대로 이러한 실시예의 제공은 본 개시를 보다 포괄적이고 완전하게 만들고 예시적인 실시예의 아이디어를 해당 분야의 기술자에게 포괄적으로 전달한다. 도면의 동일한 부호는 동일하거나 유사한 구조를 나타내므로 자세한 설명은 생략한다.
용어 "하나", "일", "상기"는 하나 이상의 요소/구성 요소/등이 있음을 나타내는 데 사용되며 용어 "포함" 및 "구비"는 개방형 포함을 의미하며 나열된 요소/구성 요소/등 외에 다른 요소/구성 요소/등이 존재할 수 있음을 의미한다.
도 1에는 종래의 화소 구동 회로의 회로 구조를 개략적으로 나타낸 모식도가 도시되어 있다. 화소 구동 회로는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 구동 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 캐패시터(C)를 포함할 수 있다. 제1 트랜지스터(T1)의 제1 전극은 제1 노드(N1)에 연결되고, 제1 트랜지스터(T1)의 제2 전극은 초기 신호 단자(Vinit)에 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 리셋 신호 단자(Re)에 연결된다. 제2 트랜지스터(T2)의 제1 전극은 구동 트랜지스터(T3)의 제1 전극에 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 게이트 구동 신호 단자(Gate)에 연결된다. 구동 트랜지스터(T3)의 게이트 전극은 제1 노드(N1)에 연결되고, 제4 트랜지스터(T4)의 제1 전극은 데이터 신호 단자(Data)에 연결되며, 제4 트랜지스터(T4)의 제2 전극은 구동 트랜지스터(T3)의 제2 전극에 연결되며, 제4 트랜지스터(T4)의 게이트 전극은 게이트 구동 신호 단자(Gate)에 연결된다. 제5 트랜지스터(T5)의 제1 전극은 제1 전원 단자(VDD)에 연결되고, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T3)의 제2 전극에 연결되며, 제5 트랜지스터(T5)의 게이트 전극은 활성화 신호 단자(EM)에 연결된다. 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T3)의 제1 전극에 연결되고, 제6 트랜지스터(T6)의 게이트 전극은 활성화 신호 단자(EM)에 연결된다. 제7 트랜지스터(T7)의 제1 전극은 초기 신호 단자(Vinit)에 연결되고, 제7 트랜지스터(T7)의 제2 전극은 제6 트랜지스터(T6)의 제2 전극에 연결된다. 이 화소 구동 회로는 발광부(OLED)를 구동하여 발광하도록 발광부(OLED)에 연결될 수 있다. 발광부(OLED)는 제6 트랜지스터(T6)의 제2 전극과 제2 전원 단자(VS) 사이에 연결될 수 있다. 트랜지스터 (T1-T7)는 모두 P형 트랜지스터일 수 있다.
도 2는 도 1의 화소 구동 회로에 대한 구동 방법에서 각 노드의 타이밍 차트이다. 도 2에서, Gate는 게이트 구동 신호 단자(Gate)의 타이밍 시퀀스를 나타내고, Re는 리셋 신호 단자(Re)의 타이밍 시퀀스를 나타내고, EM은 활성화 신호 단자(EM)의 타이밍 시퀀스를 나타내고, Data는 데이터 신호 단자(Data)의 타이밍 시퀀스를 나타낸다. 상기 화소 구동 회로의 구동 방법은 리셋 단계(t1), 보상 단계(t2) 및 발광 단계(t3)를 포함할 수 있다. 리셋 단계(t1): 리셋 신호 단자(Re)는 로우 레벨 신호를 출력하고, 제1 트랜지스터(T1) 와 제7 트랜지스터(T7)는 턴온되며, 초기 신호 단자(Vinit)는 제1 노드(N1) 및 제6 트랜지스터(T6)의 제2 전극에 초기화 신호를 입력한다. 보상 단계(t2): 게이트 구동 신호 단자(Gate)는 로우 레벨 신호를 출력하고, 제4 트랜지스터(T4)와 제2 트랜지스터(T2)가 턴온됨과 동시에, 데이터 신호 단자(Data)가 구동 신호를 출력하여 전압(Vdata+Vth)을 제1 노드(N1)에 입력하고, 여기서 Vdata는 구동 신호의 전압이며, Vth는 구동 트랜지스터(T3)의 임계 전압이다. 발광 단계(t3): 활성화 신호 단자(EM)는 로우 레벨 신호를 출력하고, 제6 트랜지스터(T6)와 제5 트랜지스터(T5)는 턴온되며, 구동 트랜지스터(T3)는 커패시터(C)에 저장된 전압(Vdata+Vth)의 작용으로 발광한다. 구동 트랜지스터의 출력 전류 공식에 따르면: I=(μWCox/2L)(Vgs-Vth)2, 여기서 μ는 캐리어 이동성, Cox는 단위 면적당 게이트 용량, W는 구동 트랜지스터의 채널의 폭, L은 구동 트랜지스터의 채널 길이, Vgs는 구동 트랜지스터의 게이트-소스 전압 차이, Vth는 구동 트랜지스터의 임계값 전압이다. 본 개시의 실시예들에 따른 화소 구동 회로에서 구동 트랜지스터의 출력 전류는 I=(μWCox/2L)(Vdata+Vth-Vdd-Vth)2이다. 화소 구동 회로는 구동 트랜지스터의 임계 값이 출력 전류에 미치는 영향을 피할 수 있다. 그 중, 제1 전원 단자는 표시 패널 상의 전원선에 의해 제공된다. 그러나, 전원선 자체의 전압 강하(IR-drop)로 인해, 표시 패널의 위치별　전원선의 전압이 상이하여, 동일한 그레이스케일 하에서 표시 패널의 표시가 불균일하게 된다. 불균일한 디스플레이의 문제점은 특히 대형 표시 패널 또는 수직 스크린에서 두드러진다.
이상의 관점에서, 본 실시예는 화소 구동 회로를 제공한다. 도 3에는 본 개시의 일 실시예에 따른 화소 구동 회로의 구조도가 모식적으로 도시되어 있다. 화소 구동 회로는 구동 회로(01), 제어 회로(02), 전압 안정화 회로(03) 및 제1 저장 회로(04)를 포함할 수 있다. 구동 회로(01)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)에 연결될 수 있으며, 제1 노드(N1)의 신호에 따라 제2 노드(N2)를 통해 제3 노드(N3)에 구동 전류를 공급하도록 구성된다. 제어 회로(02)는 제1 활성화 신호 단자(EM1), 제2 노드(N2), 제1 전원 단자(VDD) 및 제4 노드(N4)에 연결될 수 있으며, 제1 활성화 신호 단자(EM1)의 신호에 응답하여 제2 노드(N2)와 제4 노드(N4)를 연통하도록 구성된다. 그리고 제1 활성화 신호 단자(EM1)의 신호에 응답하여 제1 전원 단자(VDD)와 제4 노드(N4)를 연통하도록 구성된다. 전압 안정화 회로(03)는 제4 노드(N4), 제2 활성화 신호 단자(EM2) 및 기준 전압 단자(Vref)에 연결될 수 있으며, 제2 활성화 신호 단자(EM2)의 신호에 응답하여 기준 전압 단자(Vref) 의 신호를 제4 노드(N4)로 전달하도록 구성된다. 제1 저장 회로(04)는 제1 노드(N1)과 제4 노드(N4) 사이에 연결되며, 제1 노드(N1)와 제4 노드(N4)의 전하를 저장하도록 구성된다.
일례로, 구동 회로(01)는 구동 트랜지스터(DTFT)를 포함하고, 구동 트랜지스터(DTFT)의 제1 전극은 제2 노드(N2)에 연결되고, 구동 트랜지스터(DTFT)의 제2 전극은 제3 노드(N3)에 연결되고, 구동 트랜지스터(DTFT)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제어 회로(02)는 제5 트랜지스터(T5)와 제8 트랜지스터(T8)을 포함할 수 있다. 제5 트랜지스터(T5)의 제1 전극은 제2 노드(N2)에 연결되고, 제5 트랜지스터(T5)의 제2 전극은 제4 노드(N4)에 연결되며, 제5 트랜지스터(T5)의 게이트 전극은 제1 활성화 신호 단자(EM1)에 연결된다. 제8 트랜지스터(T8)의 제1 전극은 제4 노드(N4)에 연결되고, 제8 트랜지스터(T8)의 제2 전극은 제1 전원 단자(VDD)에 연결되며, 제8 트랜지스터(T8)의 게이트 전극은 제1 활성화 신호 단자(EM1)에 연결된다. 전압 안정화 회로(03)는 제3 트랜지스터(T3)를 포함할 수 있다. 제3 트랜지스터(T3)의 제1 전극은 기준 전압 단자(Vref)에 연결되고, 제3 트랜지스터(T3)의 제2 전극은 제4 노드(N4)에 연결되며, 제3 트랜지스터(T3)의 게이트 전극은 제2 활성화 신호 단자(EM2)에 연결된다. 제1 저장 회로(04)는 제1 노드(N1)과 제4 노드(N4) 사이에 연결된 제1 커패시터(C1)를 포함할 수 있다.
본 실시예에 의해 제공되는 화소 구동 회로는 적어도 임계값 보상 단계에서 제2 활성화 신호 단자에 유효 레벨을 입력하고 제1 활성화 신호 단자에 무효 레벨을 입력하여 기준 전압 단자(Vref)의 신호를 제4 노드(N4)에 전달할 수 있으며, 동시에 임계값 보상 단계에서 제1 노드(N1)에는 전압(Vdata+Vth)이 입력되며, 여기서 Vdata는 데이터 신호이고, Vth는 구동 트랜지스터의 임계 전압이다. 이때, 제1 커패시터(C1) 양단의 전압 차이는 Vdata+Vth-Vref이며, 여기서 Vref는 기준 전압 단자의 전압이다. 발광 단계에서, 제1 활성화 신호 단자(EM1)에 유효 레벨을 입력하고 제2 활성화 신호 단자(EM2)에 무효 레벨을 입력하여 제1 커패시터(C1)의 부트스트랩 작용 하에서, 제1 커패시터(C1) 양단의 전압은 임계값 보상 단계의 전압을 유지하여 구동 트랜지스터의 출력 전류는 I=(μWCox/2L)(Vgs-Vth)2=(μWCox/2L)(Vdata+Vth-Vref-Vth)2이며, 여기서 μ는 캐리어 이동성, Cox는 단위 면적당 게이트 용량, W는 구동 트랜지스터의 채널 폭, L은 구동 트랜지스터의 채널 길이, Vgs는 구동 트랜지스터의 게이트-소스 전압 차이이다. 따라서, 화소 구동 회로에 의한 전류 출력은 제1 전원 단자(VDD)의 전압과는 무관하며, 즉, 이 화소 구동 회로를 이용한 표시 패널은 전원선 자체의 전압 강하로 인해 불균일한 표시가 발생하지 않는다. 이와 동시에, 기준 전압 단자를 제공하기 위해 사용되는 기준 전압 라인도 저항을 가지지만, 기준 전압 단자(Vref)가 제1 커패시터(C1)에 전압을 입력한 후에는 기준 전압 라인에 전류가 흐르지 않아 기준 전압 라인에는 전압 강하가 발생하지 않는다. 즉, 표시 패널의 서로 다른 위치에 있는 기준 전압 단자들의 전압은 기준 전압 라인 자체의 저항으로 인해 차이가 발생하지 않는다.
다른 실시예에서, 구동 회로, 제1 저장 회로 및 제어 회로는 또한 다른 구조를 가질 수 있음을 이해해야 한다. 구동 회로는, 예를 들어, 복수의 병렬 연결된 구동 트랜지스터를 포함할 수 있고, 제1 저장 회로는 복수의 병렬 연결된 커패시터를 포함할 수 있다.
예시적인 실시예에서, 제1 커패시터(C1) 양단의 전압이 임계값 보상 단계의 종료시에 Vdata+Vth-Vref가 되도록 하기 위해서는, 적어도 임계값 보상 단계에서 제2 활성화 신호 단자(EM2)에 유효 레벨을 입력할 필요가 있다. 다른 실시예들에서, 발광 단계 이외의 다른 단계에서도 제2 활성화 신호 단자(EM2)에 유효 레벨이 입력될 수 있음을 이해해야 한다. 예를 들어, 임계값 보상 단계 이전의 리셋 단계에서 제2 활성화 신호 단자(EM2)에 유효 레벨이 입력되어 기준 전압 단자(Vref)가 제4 노드(N4)를 프리차지할 수 있다. 따라서, 임계값 보상 단계가 종료되기 전에 표시 패널의 상이한 위치에 있는 제4 노드(N4)에 동일한 전압이 기록될 수 있도록 할 수 있다. 일부 실시예에서, 제1 활성화 신호 단자(EM1)의 신호의 극성은 제2 활성화 신호 단자(EM2)의 신호의 극성과 반대일 수 있다.
예시적인 실시예에서, 도 3에 도시된 바와 같이, 제어 회로(02)는 제3 노드(N3), 제5 노드(N5) 및 제1 활성화 신호 단자(EM1)에 더 연결될 수 있다, 그리고 제어 회로(02)는 제1 활성화 신호 단자(EM1)의 신호에 응답하여 제3 노드(N3)와 제5 노드(N5)를 연통하도록 더 구성된다. 제어 회로(02)는 제6 트랜지스터를 더 포함할 수 있다. 제6 트랜지스터(T6)의 제1 전극은 제5 노드(N5)에 연결되고, 제6 트랜지스터(T6)의 제2 전극은 제3 노드(N3)에 연결되며, 제6 트랜지스터(T6)의 게이트 전극은 제1 활성화 신호 단자(EM1)에 연결된다. 상기 화소 구동 회로는 제1 리셋 회로(05)를 더 포함할 수 있다. 제1 리셋 회로(05)는 초기 신호 단자(Vinit) 및 제5 노드(N5)에 연결되며, 적어도 하나의 제어 신호에 응답하여 초기 신호 단자(Vinit)의 신호를 제5 노드(N5)로 전송하도록 구성된다. 예를 들어, 제1 리셋 회로(05)는 제2 활성화 신호 단자(EM2)에 연결되고, 제1 리셋 회로(05)는 제2 활성화 신호 단자(EM2)의 신호에 응답하여 초기 신호 단자(Vinit)의 신호를 제5 노드(N5)로 전송하도록 구성될 수 있다. 제1 리셋 회로(05)는 제7 트랜지스터(T7)을 포함할 수 있다. 제7 트랜지스터(T7)의 제1 전극은 초기 신호 단자(Vinit)에 연결되고, 제7 트랜지스터(T7)의 제2 전극은 제5 노드(N5)에 연결되며, 제7 트랜지스터(T7)의 게이트 전극은 제2 활성화 신호 단자(EM2)에 연결된다.
예시적인 실시예에서, 도 3에 도시된 바와 같이, 상기 화소 구동 회로는 데이터 입력 회로(06) 및 보상 회로(07)를 더 포함할 수 있다. 상기 데이터 입력 회로(06)는 상기 제2 노드(N2) 및 데이터 신호 단자(Vdata)에 연결될 수 있으며, 적어도 하나의 제어 신호에 응답하여 상기 데이터 신호 단자(Vdata)의 신호를 제2 노드(N2)로 전송하도록 구성된다. 상기 보상 회로(07)는 제3 노드(N3) 및 제1 노드(N1)에 연결될 수 있으며, 적어도 하나의 제어 신호에 응답하여 제1 노드(N1)와 제3 노드(N3)를 연통하도록 구성된다. 예시적인 실시예에서, 데이터 입력 회로(06)는 제1 게이트 구동 신호 단자(Gate1)에 연결되고, 데이터 입력 회로(06)는 제1 게이트 구동 신호 단자(Gate1)의 신호에 응답하여 상기 데이터 신호 단자(Vdata)의 신호를 제2 노드(N2)로 전송하도록 구성될 수 있다. 상기 보상 회로(07)는 상기 제1 게이트 구동 신호 단자(Gate1)에 연결되고, 상기 보상 회로(07)는 상기 제1 게이트 구동 신호 단자(Gate1)의 신호에 응답하여 상기 제1 노드(N1)와 상기 제3 노드(N3)를 연통하도록 구성될 수 있다.
예시적인 실시예에서, 도 3에 도시된 바와 같이, 상기 화소 구동 회로는 제2 리셋 회로(09)를 더 포함할 수 있다. 제2 리셋 회로(09)는 제1 노드(N1), 초기 신호 단자(Vinit) 및 리셋 신호 단자(Reset)에 연결된다. 제2 리셋 회로(09)는 리셋 신호 단자(Reset)의 신호에 응답하여 초기 신호 단자(Vinit)의 신호를 제1 노드(N1)로 전송하도록 구성된다.
예시적인 실시예에서, 도 3에 도시된 바와 같이, 데이터 입력 회로(06)는 제4 트랜지스터(T4)를 포함할 수 있다. 제4 트랜지스터(T4)의 제1 전극은 데이터 신호 단자(Vdata)에 연결되고, 제4 트랜지스터(T4)의 제2 전극은 제2 노드(N2)에 연결되며, 제4 트랜지스터(T4)의 게이트 전극은 제1 게이트 구동 신호 단자(Gate1)에 연결된다. 보상 회로(07)은 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)의 제1 전극은 제1 노드(N1)에 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제3 노드(N3)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 제1 게이트 구동 신호 단자(Gate1)에 연결된다. 제2 리셋 회로(09)는 제1 트랜지스터(T1)을 포함할 수 있다. 제1 트랜지스터(T1)의 제1 전극은 초기 신호 단자(Vinit)에 연결되고, 제1 트랜지스터(T1)의 제2 전극은 제1 노드(N1)에 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 리셋 신호 단자(Reset)에 연결된다.
예시적인 실시예에서, 제5 노드(N5)는 발광부(OLED)의 제1 전극을 연결하기 위해 사용될 수 있고, 발광부(OLED)의 제2 전극은 제2 전원 단자(VS)에 연결될 수 있으며, 발광부(OLED)는 발광 다이오드일 수 있다. 상기 제1 트랜지스터(T1) 내지 제8 트랜지스터(T8) 및 구동 트랜지스터(DTFT)는 모두 P형 트랜지스터일 수 있고, 상기 제1 전원 단자(VDD)는 하이 레벨 신호 단자일 수 있으며, 상기 제2 전원 단자(VSS)는 로우 레벨 신호 단자일 수 있다.
도 4는 도 3의 화소 구동 회로의 각 노드의 타이밍 차트이다. 여기서, Reset은 리셋 신호 단자(Reset)의 타이밍 차트이고, Vinit은 초기 신호 단자(Vinit)의 타이밍 차트이며, EM1은 제1 활성화 신호 단자(EM1)의 타이밍 차트이며, EM2는 제2활성화 신호 단자(EM2)의 타이밍 차트이고, Vdata는 데이터 신호 단자(Vdata)의 타이밍 차트이며, Gate1은 제1 게이트 구동 신호 단자(Gate1)의 타이밍 차트이다. 상기 화소 구동 회로의 구동 방법은 리셋 단계(t1), 임계값 보상 단계(t2), 버퍼 단계(t3) 및 발광 단계(t4)의 4단계를 포함할 수 있다. 리셋 단계(t1)에서는 리셋 신호 단자(Reset) 및 제2 활성화 신호 단자(EM2)에 유효 레벨(로우 레벨)이 입력되고, 제1 게이트 구동 신호 단자(Gate1) 및 제1 활성화 신호 단자(EM1)에 무효 레벨(하이 레벨)이 입력될 수 있다. 제1 트랜지스터(T1), 제7 트랜지스터(T7) 및 제3 트랜지스터(T3)가 턴온되고, 초기 신호 단자(Vinit)는 제1 노드(N1) 및 제5 노드(N5)에 초기 신호를 입력하고, 기준 전압 단자(Vref)는 제4 노드(N4)에 기준 전압을 프리차지한다. 여기서, 제5 노드(N5)에 초기 신호를 입력하면 발광 다이오드 내부의 발광계면에서 복합되지 않은 캐리어를 제거하고 발광 다이오드의 노화를 완화시킬 수 있다. 임계값 보상 단계(t2)에서는 제1 게이트 구동 신호 단자(Gate1) 및 제2 활성화 신호 단자(EM2)에 유효 레벨이 입력되고, 리셋 신호 단자(Reset) 및 제1 활성화 신호 단자(EM1)에 무효 레벨이 입력된다. 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제7 트랜지스터(T7) 및 제3 트랜지스터(T3)가 턴온되고, 기준 전압 단자(Vref)는 제4 노드(N4)에 기준 전압을 계속 쓰고, 데이터 신호 단자(Vdata)는 전압(Vdata+Vth)을 제1 노드(N1)에 쓴다. 이때, 제1 커패시터(C1) 양단의 전압은 Vdata+Vth-Vref이며, 여기서 Vdata는 데이터 신호 단자의 전압, Vth는 구동 트랜지스터의 임계 전압, Vref는 기준 전압 단자의 전압이다. 버퍼 단계(t3)에서는 제2 활성화 신호 단자(EM2)에 유효 레벨이 입력되고, 제1 게이트 구동 신호 단자(Gate1), 리셋 신호 단자(Reset) 및 제1 활성화 신호 단자(EM1)에 무효 레벨이 입력된다. 제1 커패시터(C1) 양단의 전압은 Vdata+Vth-Vref로 유지된다. 발광 단계(t4)에서는 제1 활성화 신호 단자(EM1)에 유효 레벨이 입력되고, 제1 게이트 구동 신호 단자(Gate1), 리셋 신호 단자(Reset) 및 제2 활성화 신호 단자(EM2)에 무효 레벨이 입력된다. 제6 트랜지스터(T6), 제5 트랜지스터(T5) 및 제8 트랜지스터(T8)가 턴온되고, 제1 커패시터(C1) 양단의 전압은 부트스트랩의 작용 하에서 Vdata+Vth-Vref로 유지되어 구동 트랜지스터의 출력 전류는 I＝(μWCox/2L)(Vgs-Vth)2=(μWCox/2L)(Vdata+Vth-Vref-Vth)2이 되고, 여기서 μ는 캐리어 이동성, Cox는 단위 면적당 게이트 용량, W는 구동 트랜지스터의 채널의 폭, L은 구동 트랜지스터의 채널 길이, Vgs는 구동 트랜지스터의 게이트-소스 전압 차이이다. 이 화소 구동 회로에 의한 전류 출력은 제1 전원 단자(VDD)의 전압과 무관하며, 즉, 이 화소 구동 회로를 이용한 표시 패널은 전원선 자체의 전압 강하로 인해 불균일한 표시가 발생하지 않는다.
일부 다른 실시예에서, 데이터 입력 회로(06), 보상 회로(07) 및 제1 리셋 회로(05)는 다른 연결 방식을 가질 수 있음을 이해해야 한다. 도 5에는 본 개시의 또 다른 실시예에 따른 화소 구동 회로의 구조가 모식적으로 도시되어 있다. 데이터 입력 회로(06)는 제2 활성화 신호 단자(EM2)에 연결될 수 있으며, 데이터 입력 회로(06)는 제2 활성화 신호 단자(EM2)의 신호에 응답하여 데이터 신호 단자(Vdata)의 신호를 제2 노드(N2)로 전송하도록 구성된다. 보상 회로(07)은 제2 활성화 신호 단자(EM2)에 연결될 수 있으며, 보상 회로는 제2 활성화 신호 단자(EM2)의 신호에 응답하여 제1 노드(N1)과 제3 노드(N3)를 연통하도록 구성된다. 상기 제1 리셋 회로(05)는 상기 리셋 신호 단자(Reset)에 연결될 수 있으며, 상기 제1 리셋 회로는 리셋 신호 단자(Reset)의 신호에 응답하여 상기 초기 신호 단자(Vinit)의 신호를 상기 제5 노드(N5)로 전송하도록 구성된다. 도 6은 도 5의 각 노드에 대한 타이밍 차트이다. 상기 화소 구동 회로의 구동 방법도 리셋 단계(t1), 임계값 보상 단계(t2), 버퍼 단계(t3) 및 발광 단계(t4)의 4단계를 포함할 수 있다. 도 5에 도시된 화소 구동 회로와 도 3에 도시된 화소 구동 회로의 차이점은 도 5에 도시된 화소 구동 회로는 제2 활성화 신호 단자(EM2)만을 통해 데이터 입력 회로(06), 보상 회로(07) 및 전압 안정화 회로(03)를 제어하여 임계값 보상 단계에서 제1 커패시터(C1)의 양단에 전압 Vdata+Vth-Vref가 쓰이도록 할 수 있다는 것이다.
다른 예시적인 실시예에서, 도 3 및 도 5에 도시된 화소 구동 회로의 구동 방법에 있어서 버퍼 단계가 생략될 수 있음을 이해해야 한다. 도 5에서, 제1 리셋 회로(05)의 제어 단자는 제2 활성화 신호 단자(EM2)를 공유할 수 있으며, 즉, 제7 트랜지스터(T7)의 게이트 전극은 제2 활성화 신호 단자에 연결될 수 있다. 도 3에서, 제1 리셋 회로(05)의 제어 단자는 리셋 신호 단자(Reset)를 공유할 수 있으며, 즉, 제7 트랜지스터(T7)의 게이트 전극은 리셋 신호 단자(Reset)에 연결될 수 있다. 상기 제1 리셋 회로 및 상기 제2 리셋 회로는 서로 다른 전위를 갖는 초기 신호 단자를 연결할 수 있다.
도 7에는 본 개시의 또 다른 실시예에 따른 화소 구동 회로의 구조도가 모식적으로 도시되어 있다. 화소 구동 회로는 제2 저장 회로(08)를 더 포함할 수 있다. 제2 저장 회로(08)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결될 수 있으며, 제2 저장 회로(08)은 제2 노드(N2)와 제4 노드(N4)의 전하를 저장하도록 구성된다. 상기 데이터 입력 회로(06)는 상기 제1 게이트 구동 신호 단자(Gate1)에 더 연결될 수 있으며, 상기 데이터 입력 회로(06)는 상기 제1 게이트 구동 신호(Gate1)의 신호에 응답하여 상기 데이터 신호 단자(Vdata)의 신호를 상기 제2 노드(N2)로 전송되도록 구성될 수 있다. 상기 보상 회로(07)는 상기 제2 게이트 구동 신호 단자(Gate2)에 더 연결될 수 있으며, 상기 보상 회로(07)는 상기 제2 게이트 구동 신호 단자(Gate2)의 신호에 응답하여 상기 제1 노드(N1)와 상기 제3 노드(N3)를 연통하도록 구성될 수 있다. 예시적인 실시예에서, 제2 리셋 회로(09)는 제1 노드(N1) 및 초기 신호 단자(Vinit)에 연결되고, 적어도 하나의 제어 신호에 응답하여 초기 신호 단자(Vinit)의 신호를 제1 노드(N1)로 전송하도록 구성될 수 있다. 예를 들어, 제2 리셋 회로(09)는 리셋 신호 단자(Reset), 제1 게이트 구동 신호 단자(Gate1) 및 제6 노드(N6)에 연결될 수 있으며, 리셋 신호 단자(Reset)의 신호에 응답하여 초기 신호 단자(Vinit)와 제6 노드(N6)를 연통하고, 제1 게이트 구동 신호 단자(Gate1)의 신호에 응답하여 제6 노드(N6)와 제1 노드(N1)를 연통하도록 구성될 수 있다.
예시적인 실시예에서, 도 7에 도시된 바와 같이, 데이터 입력 회로(06)는 제4 트랜지스터(T4)를 포함할 수 있다. 제4 트랜지스터(T4)의 제1 전극은 데이터 신호 단자(Vdata)에 연결되고, 제4 트랜지스터(T4)의 제2 전극은 제2 노드(N2)에 연결되며, 제4 트랜지스터(T4)의 게이트 전극은 제1 게이트 구동 신호 단자(Gate1)에 연결된다. 보상 회로(07)은 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)의 제1 전극은 제1 노드(N1)에 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제3 노드(N3)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 제2 게이트 구동 신호 단자(Gate)2에 연결된다. 제2 리셋 회로(09)는 제1 트랜지스터(T1)과 제9 트랜지스터(T9)를 포함할 수 있다. 제1 트랜지스터(T1)의 제1 전극은 초기 신호 단자(Vinit)에 연결되고, 제1 트랜지스터(T1)의 제2 전극은 제6 노드(N6)에 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 리셋 신호 단자(Reset)에 연결된다. 제9 트랜지스터(T9)의 제1 전극은 제6 노드(N6)에 연결되고, 제9 트랜지스터(T9)의 제2 전극은 제1 노드(N1)에 연결되며, 제9 트랜지스터(T9)의 게이트 전극은 제1 게이트 구동 신호 단자(Gate1)에 연결된다. 제2 저장 회로(08)은 제2 노드(N2)와 제4 노드(N4) 사이에 연결된 제2 커패시터(C2)를 포함할 수 있다. 다른 실시 예에서, 제2 저장 회로(08)은 또한 제2 노드(N2)와 다른 안정된 전압 단자 사이에 연결될 수 있다.
예시적인 실시예에서, 제1 트랜지스터(T1) 내지 제9 트랜지스터(T9) 및 구동 트랜지스터(DTFT)는 모두 P형 트랜지스터일 수 있고, 제1 전원 단자(VDD)는 하이 레벨 신호 단자이고, 제2 전원 단자(VS)는 로우 레벨 신호 단자일 수 있다.
도 8은 도 7의 화소 구동 회로의 각 노드의 타이밍 차트이다. 여기서, Reset은 리셋 신호 단자(Reset)의 타이밍 차트이고, Vinit은 초기 신호 단자(Vinit)의 타이밍 차트이며, EM1은 제1 활성화 신호 단자(EM1)의 타이밍 차트이며, EM2는 제2활성화 신호 단자(EM2)의 타이밍 차트이고, Vdata는 데이터 신호 단자(Vdata)의 타이밍 차트이며, Gate1은 제1 게이트 구동 신호 단자(Gate1)의 타이밍 차트이며, Gate2는 제2 게이트 구동 신호 단자(Gate)2의 타이밍 차트이다. 상기 화소 구동 회로의 구동 방법은 제1 리셋 단계(t1), 제2 리셋 단계(t2), 제1 임계값 보상 단계(t3), 제2 임계값 보상 단계(t4) 및 발광 단계(t5)의 5단계를 포함할 수 있다. 제1 리셋 단계(t1) 에서는 리셋 신호 단자(Reset) 및 제2 활성화 신호 단자(EM2)에 유효 레벨(로우 레벨)이 입력되고, 제1 게이트 구동 신호 단자(Gate1), 제1 활성화 신호 단자(EM1) 및 제2 게이트 구동 신호 단자(Gate2)에 무효 레벨(하이 레벨)이 입력될 수 있다. 제7 트랜지스터(T7) 및 제3 트랜지스터(T3) 가 턴온되고, 기준 전압 단자(Vref)는 제4 노드(N4)에 기준 전압을 미리 쓰고, 초기 신호 단자(Vinit)는 제5 노드에 초기 신호를 쓴다. 제2 리셋 단계(t2) 에서는 리셋 신호 단자(Reset), 제2 활성화 신호 단자(EM2) 및 제1 게이트 구동 신호 단자(Gate1)에 유효 레벨이 입력되고, 제1 활성화 신호 단자(EM1) 및 제2 게이트 구동 신호 단자(Gate2)에 무효 레벨이 입력된다. 제1 트랜지스터(T1), 제9 트랜지스터(T9), 제7 트랜지스터(T7), 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴온되고, 초기 신호 단자(Vinit)는 제1 노드(N1)에 초기 신호를 쓰고, 기준 전압 단자(Vref)는 제4 노드(N4)에 기준 전압을 계속 쓴다. 제1 임계값 보상 단계(t3) 에서는 제1 게이트 구동 신호 단자(Gate1), 제2 활성화 신호 단자(EM2) 및 제2 게이트 구동 신호 단자(Gate2)에 유효 레벨이 입력되고, 리셋 신호 단자(Reset) 및 제1 활성화 신호 단자(EM1)에 무효 레벨이 입력된다. 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제7 트랜지스터(T7) 및 제3 트랜지스터(T3)가 턴온되고, 제1 노드(N1)의 전압이 계속 상승하며, 제1 임계값 보상 단계(t3)가 끝날 때까지 제1 노드(N1)의 전압은 여전히 상승 단계에 있을 수 있다. 제2 임계값 보상 단계(t4) 에서는 제2 활성화 신호 단자(EM2)와 제2 게이트 구동 신호 단자(Gate2)에 유효 레벨이 입력되고, 제1 게이트 구동 신호 단자(Gate1), 리셋 신호 단자(Reset) 및 제1 활성화 신호 단자(EM1)에 무효 레벨이 입력된다. 제2 트랜지스터(T2)가 턴온되고, 제2 커패시터(C2)에 저장된 제2 노드(N2)의 전하는 제1 노드(N1)의 전압이 Vdata+Vth가 될 때까지 제1 노드를 계속 충전한다. 이때, 제1 커패시터(C1) 양단의 전압은 Vdata+Vth-Vref이며, 여기서 Vdata는 데이터 신호 단자의 전압, Vth는 구동 트랜지스터의 임계 전압, Vref는 기준 전압 단자의 전압이다. 발광 단계(t5)에서는 제1 활성화 신호 단자(EM1)에 유효 레벨이 입력되고, 제1 게이트 구동 신호 단자(Gate1), 제2 게이트 구동 신호 단자(Gate2), 리셋 신호 단자(Reset) 및 제2 활성화 신호 단자(EM2)에 무효 레벨이 입력된다. 제6 트랜지스터(T6), 제5 트랜지스터(T5) 및 제8 트랜지스터(T8)가 턴온되고, 제1 커패시터(C1) 양단의 전압은 부트스트랩의 작용 하에서 Vdata+Vth-Vref로 유지되어 구동 트랜지스터의 출력 전류는 I=(μWCox/2L)(Vgs-Vth)2=(μWCox/2L)(Vdata+Vth-Vref-Vth)2이 되고, 여기서 μ는 캐리어 이동성, Cox는 단위 면적당 게이트 용량, W는 구동 트랜지스터의 채널의 폭, L은 구동 트랜지스터의 채널 길이, Vgs는 구동 트랜지스터의 게이트-소스 전압 차이이다. 이 화소 구동 회로에 의한 전류 출력은 제1 전원 단자(VDD)의 전압과 무관하며, 즉, 이 화소 구동 회로를 이용한 표시 패널은 전원선 자체의 전압 강하로 인해 불균일한 표시가 발생하지 않는다. 도 3에 도시된 화소 구동 회로와 비교하여, 도 7에 도시된 화소 구동 회로에서 임계값 보상 단계(t3, t4)의 지속 시간은 데이터 신호 단자에서의 유효 데이터 신호의 펄스 폭(t3)보다 길기 때문에 동일한 유효 데이터 신호의 펄스 폭에서 도 7에 도시된 화소 구동 회로가 더 긴 임계값 보상 시간을 가질 수 있다.
다른 실시예에서, 제9 트랜지스터(T9)의 게이트 전극은 리셋 신호(Reset)에 더 연결될 수 있음을 이해해야 한다. 본 실시예에서, 제9 트랜지스터(T9)의 게이트 전극은 표시 패널의 레이아웃 설계를 용이하게 하기 위해 제1 게이트 구동 신호 단자(Gate1)에 연결될 수 있다. 표시 패널의 레이아웃 구조에 대해서는 다음의 내용에서 상세히 설명한다. 또한, 제9 트랜지스터(T9)는 도 7의 제2 리셋 회로에서 생략될 수 있다.
본 개시의 예시적인 실시예는 또한, 상기 화소 구동 회로를 구동하기 위한 화소 구동 회로의 구동 방법을 제공한다. 상기 구동 방법은
적어도 임계값 보상 단계에서, 제1 활성화 신호 단자(EM1)에 무효 레벨을 입력하고, 제2 활성화 신호 단자(EM2)에 유효 레벨을 입력하는 단계; 및
발광 단계에서, 제1 활성화 신호 단자(EM1)에 유효 레벨을 입력하고, 제2 활성화 신호 단자(EM2)에 무효 레벨을 입력하는 단계를 포함한다.
상기 화소 구동회로의 구동방법은 상술한 내용에서 상세히 설명하였으며, 여기서 반복하지 않는다.
본 개시의 예시적인 실시예는 또한, 상기 화소 구동 회로를 구동하기 위한 화소 구동 회로의 구동 방법을 제공한다. 상기 구동 방법은
리셋 단계에서, 리셋 신호 단자 및 제2 활성화 신호 단자(EM2)에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자(Gate1) 및 제1 활성화 신호 단자(EM1)에 무효 레벨을 입력하는 단계;
임계값 보상 단계에서, 제1 게이트 구동 신호 단자(Gate1) 및 제2 활성화 신호 단자(EM2)에 유효 레벨을 입력하고, 리셋 신호 단자 및 제1 활성화 신호 단자(EM1)에 무효 레벨을 입력하는 단계;
버퍼 단계에서, 제2 활성화 신호 단자(EM2)에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자(Gate1), 리셋 신호 단자 및 제1 활성화 신호 단자(EM1)에 무효 레벨을 입력하는 단계; 및
발광 단계에서, 제1 활성화 신호 단자(EM1)에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자(Gate1), 리셋 신호 단자 및 제2 활성화 신호 단자(EM2)에 무효 레벨을 입력하는 단계를 포함한다.
상기 화소 구동회로의 구동방법은 상술한 내용에서 상세히 설명하였으며, 여기서 반복하지 않는다.
본 개시의 예시적인 실시예는 또한, 상기 화소 구동 회로를 구동하기 위한 화소 구동 회로의 구동 방법을 제공한다. 상기 구동 방법은
제1 리셋 단계에서, 리셋 신호 단자 및 제2 활성화 신호 단자(EM2)에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자(Gate1), 제1 활성화 신호 단자(EM1) 및 제2 게이트 구동 신호 단자(Gate2)에 무효 레벨을 입력하는 단계;
제2 리셋 단계에서, 리셋 신호 단자, 제2 활성화 신호 단자(EM2) 및 제1 게이트 구동 신호 단자(Gate1)에 유효 레벨을 입력하고, 제1 활성화 신호 단자(EM1) 및 제2 게이트 구동 신호 단자(Gate2)에 무효 레벨을 입력하는 단계;
제1 임계값 보상 단계에서, 제1 게이트 구동 신호 단자(Gate1), 제2 활성화 신호 단자(EM2) 및 제2 게이트 구동 신호 단자(Gate2)에 유효 레벨을 입력하고, 리셋 신호 단자 및 제1 활성화 신호 단자(EM1)에 무효 레벨을 입력하는 단계;
제2 임계값 보상 단계에서, 제2 활성화 신호 단자(EM2) 및 제2 게이트 구동 신호 단자(Gate2)에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자(Gate1), 리셋 신호 단자 및 제1 활성화 신호 단자(EM1)에 무효 레벨을 입력하는 단계; 및
발광 단계에서, 제1 활성화 신호 단자(EM1)에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자(Gate1), 제2 게이트 구동 신호 단자(Gate2), 리셋 신호 단자 및 제2 활성화 신호 단자(EM2)에 무효 레벨을 입력하는 단계를 포함한다.
상기 화소 구동회로의 구동방법은 상술한 내용에서 상세히 설명하였으며, 여기서 반복하지 않는다.
본 개시의 예시적인 실시예는 표시 패널을 더 제공한다. 상기 표시 패널은 상기 실시예들에서 설명된 화소 구동 회로를 포함한다. 이 표시 패널은 휴대 전화, 태블릿 컴퓨터 및 텔레비전과 같은 디스플레이 장치에 적용될 수 있다.
본 개시의 예시적인 실시예는 표시 패널을 더 제공한다. 이 표시 패널은 도 3에 도시된 바와 같은 화소 구동 회로를 포함할 수 있다. 상기 표시 패널은, 도 9 내지 도 17에 도시된 바와 같이, 베이스 기판, 활성층, 제1 도전층, 제2 도전층, 제3 도전층 및 제4 도전층을 순차적으로 적층하여 포함할 수 있으며, 도 9는 본 개시의 일 실시예에 따른 표시 패널의 구성도이고, 도 10은 도 9의 활성층의 구성도이고, 도 11은 도 9의 제1 도전층의 구성도이며, 도 12는 도 9의 제2 도전층의 구성도이며, 도 13은 도 9의 제3 도전층의 구성도이며, 도 13은 도 9의 제4 도전층의 구성도이며, 도 15는 도 9의 활성층과 제1 도전층의 구성도이며, 도 16은 활성층, 제1 도전층 및 제2 도전층의 구성도이고, 도 17은 도 9의 활성층, 제1 도전층, 제2 도전층 및 제3 도전층의 구성도이다.
도 9, 도 10 및 도 15에 도시된 바와 같이, 활성층은 제1 활성부(51), 제2 활성부(52), 제3 활성부(53), 제4 활성부(54), 제5 활성부(55), 제6 활성부(56), 제7 활성부(57), 제8 활성부(58), 제10 활성부(510), 제11 활성부(511), 제12 활성부(512), 제13 활성부(513), 제14 활성부(514), 제1 초기 신호선(Vinit1) 및 제2 초기 신호선 (Vinit2)을 포함할 수 있다. 제1 활성부(51)는 서브 활성부(5110)와 서브 활성부(5120)를 포함한다. 서브 활성부(5110) 및 서브 활성부(5120)는 상기 제1 트랜지스터의 2개의 채널 영역을 형성하는 데 사용될 수 있다. 제2 활성부(52)는 서브 활성부(521) 및 서브 활성부(522)를 포함할 수 있다. 서브 활성부(521) 및 서브 활성부(522)는 제2 트랜지스터의 2개의 채널 영역을 형성하는 데 사용될 수 있다. 제3 활성부(53)은 제3 트랜지스터(T3)의 채널 영역을 형성하는 데 사용된다. 제4 활성부(54)는 제4 트랜지스터(T4)의 채널 영역을 형성하는 데 사용된다. 제5 활성부(55)는 제5 트랜지스터(T5)의 채널 영역을 형성하는 데 사용된다. 제6 활성부(56)은 제6 트랜지스터(T6)의 채널 영역을 형성하는 데 사용된다. 제7 활성부(57)은 제7 트랜지스터(T7)의 채널 영역을 형성하는 데 사용된다. 제8 활성부(58)은 제8 트랜지스터(T8)의 채널 영역을 형성하는 데 사용된다. 제10 활성부(510)는 구동 트랜지스터(DTFT)의 채널 영역을 형성하는 데 사용된다. 제11 활성부(511)은 제3 활성부(53), 제5 활성부(55) 및 제8 활성부(58)에 연결될 수 있다. 제10 활성부(510)은 제11 활성부(511)로부터 떨어진 제5 활성부(55)의 단부에 연결될 수 있다. 제12 활성부(512)는 제11 활성부(511)로부터 떨어진 제8 활성부(58)의 일단에 연결될 수 있다. 제13활성부(513)는 제11 활성부(511)로부터 떨어진 제3 활성부(53)의 일단에 연결될 수 있다. 제1 초기 신호선(Vinit1)은 제1 트랜지스터(T1)에 초기 신호 단자를 제공하기 위해 제14 활성부(514)로부터 떨어진 제1 활성부(51) 의 일단에 연결될 수 있다. 제2 초기 신호선(Vinit2)는 제7 트랜지스터(T7)에 초기 신호 단자를 제공하기 위해 제6 활성부(56)로부터 떨어진 제7 활성부(57) 의 일단에 연결될 수 있다. 베이스 기판 상에서 제1 초기 신호선(Vinit1)의 정투영 및 베이스 기판 상에서 제2 초기 신호선(Vinit2)의 정투영은 모두 제1 방향(X)을 따라 연장될 수 있다. 상기 제1 방향(X)은 상기 표시 패널의 행 방향일 수 있다. 열 방향으로 인접한 두 개의 화소 구동 회로는 초기 신호선을 공유할 수 있다. 예를 들어, 제1 초기 신호선(Vinit1)은 선행 행의 화소 구동 회로에서 제7 트랜지스터(T7)에 초기 신호 단자를 제공하기 위해 더 사용될 수 있다. 제2 초기 신호선(Vinit2)은 후속 행의 화소 구동 회로에서 제1 트랜지스터(T1)에 초기 신호 단자를 제공하기 위해 더 사용될 수 있다. 활성층은 폴리실리콘 반도체로 이루어질 수 있으며, 제1 내지 제8 트랜지스터 및 구동 트랜지스터는 모두 저온 폴리실리콘 트랜지스터일 수 있다.
도 9, 도 11 및 도 15에 도시된 바와 같이, 제1 도전층은 제1 활성화 신호선(EM1), 제2 활성화 신호선(EM2), 제10 도전부(110), 제8 도전부(18), 제1 도전부(11) 및 복수의 제4 도전부(14)를 포함할 수 있다. 베이스 기판 상에서 제10 도전부(110)의 정투영은 베이스 기판 상에서 제10 활성부(510)의 정투영을 커버할 수 있다. 제10 도전부(110)은 구동 트랜지스터의 게이트 전극 및 제1 커패시터의 제1 전극을 형성하는 데 사용될 수 있다. 베이스 기판 상에서 제1 활성화 신호선(EM1)의 정투영은 제1 방향(X)을 따라 연장되고, 베이스 기판 상에서 제1 활성화 신호선(EM1)의 정투영은 베이스 기판 상에서 제5 활성부(55)의 정투영을 커버할 수 있다. 제1 활성화 신호선(EM1)의 일부 구조는 제5 트랜지스터(T5)의 게이트 전극을 형성하는 데 사용될 수 있다. 베이스 기판 상에서 제2 활성화 신호선(EM2)의 정투영은 제1 방향(X)을 따라 연장되고, 베이스 기판 상에서 제2 활성화 신호선(EM2)의 정투영은 베이스 기판 상에서 제3 활성부(53)의 정투영을 커버할 수 있다. 제2 활성화 신호선(EM2)의 일부 구조는 제3 트랜지스터(T3)의 게이트 전극을 형성하는 데 사용될 수 있다. 제8 도전부(18)은 제1 활성화 신호선(EM1)에 연결될 수 있으며, 베이스 기판 상에서 제8 도전부(18)의 정투영은 베이스 기판 상에서 제8 활성부(58)의 정투영을 커버할 수 있다. 제8 도전부(18)는 제8 트랜지스터(T8)의 게이트 전극을 형성하는 데 사용될 수 있다. 제1 도전부(11)는 제1 트랜지스터의 게이트 전극을 형성하는 데 사용될 수 있다. 베이스 기판 상의 복수의 제4 도전부(14)의 정투영은 제1 방향(X)으로 이격될 수 있다. 제4 도전부(14)의 일부 구조는 하나의 화소 구동 회로에서 제2 트랜지스터의 게이트 전극을 형성하기 위해 사용될 수 있고, 제4 도전부(14)의 다른 부분 구조는 다른 화소 구동 회로에서 제4 트랜지스터의 게이트 전극을 형성하기 위해 사용될 수 있으며, 상기 2개의 화소 구동 회로는 상기 제1 방향(X)을 따라 서로 인접하게 배치될 수 있다. 도 11에 도시된 바와 같이, 좌측의 제4 도전부(14)의 일부 구조는 이 화소 구동 회로에서 제2 트랜지스터의 게이트 전극을 형성하기 위해 사용되고, 좌측의 제4 도전부(14)의 다른 부분 구조(도면에 도시되지 않음)는 이 화소 구동 회로의 좌측의 화소 구동 회로에서 제4 트랜지스터의 게이트 전극을 형성하기 위해 사용될 수 있다. 또한, 상기 표시 패널은 제1 도전층을 마스크로 사용하여 활성층에 도체화 처리를 실시할 수 있고, 제1 도전층에 의해 덮이는 영역은 트랜지스터의 채널 영역을 형성할 수 있으며, 제1 도전층에 의해 덮이지 않는 영역은 도체 구조를 형성할 수 있다.
도 9, 도 12 및 도 16에 도시된 바와 같이, 제2 도전층은 제11 도전부(211) 및 제12 도전부(212)를 포함할 수 있다. 제11 도전부(211)에는 개구 (2111)가 마련되어 있다. 베이스 기판 상에서 제11 도전부(211)의 정투영은 적어도 부분적으로 베이스 기판 상에서 제10 도전부의 정투영과 중첩될 수 있다. 제11 도전부(211)는 제1 커패시터(C)의 제2 전극을 형성하는 데 사용될 수 있다. 상기 제12 도전부(212)는 상기 제11 도전부(211)에 연결될 수 있고, 상기 제12 도전부(212)의 베이스 기판 상의 정투영은 제2 방향(Y)을 따라 연장될 수 있다. 상기 제2 방향(Y)은 상기 표시 패널의 열 방향일 수 있다.
도 9, 도 13 및 도 17에 도시된 바와 같이, 제3 도전층은 기준 전압선(Vref), 제1 게이트선(Gate1), 리셋 신호선(Reset), 제1 연결부(31), 제2 연결부(32), 트랜지션부(33), 트랜지션부(34) 및 트랜지션부(35)를 포함할 수 있다. 베이스 기판 상에서 기준 전압선(Vref)의 정투영, 베이스 기판 상에서 제1 게이트선(Gate1)의 정투영 및 베이스 기판 상에서 리셋 신호선(Reset)의 정투영은 모두 제1 방향(X)을 따라 연장될 수 있다. 기준 전압 단자를 제공하기 위해 기준 전압 라인(Vref)이 사용되고, 제1 게이트 구동 신호 단자를 제공하기 위해 제1 게이트선(Gate1)이 사용되며, 리셋 신호 단자를 제공하기 위해 리셋 신호선(Reset)이 사용된다. 도 17에 도시된 바와 같이, 기준 전압선(Vref)은 제3 트랜지스터(T3)의 제1 전극과 기준 전압 단자를 연결하기 위해, 비아(H2)를 통해 제13 활성부(513)에 연결될 수 있다. 제1 연결부(31)는 제3 트랜지스터의 제2 전극과 제1 커패시터(C1)의 제2 전극을 연결하기 위해, 비아(H3)를 통해 제11 활성부(511) 에 연결되고 비아(H4)를 통해 제11 도전부(211) 에 연결될 수 있다. 트랜지션부(34)는 비어(H5)를 통해 제12 활성부(512)와 연결되어 제8 트랜지스터의 제2 전극과 연결될 수 있다. 트랜지션부(33)는 비아(H1)를 통해 제6활성부(56)과 제7활성부(57) 사이의 활성층에 연결되어 제5노드와 연결될 수 있다. 제2 연결부(32)는 구동 트랜지스터의 게이트 전극과 제2 트랜지스터의 제1 전극을 연결하기 위해, 비아(H6)를 통해 제10 도전부(110)에 연결되고 비아(H7)를 통해 제14 활성부(514)에 연결될 수 있다. 베이스 기판 상에서 비아(H6)의 정투영은, 비아(H6)와 제11 도전부(211)를 절연시키기 위해, 베이스 기판 상에서 개구(2111)의 정투영 내에 위치할 수 있다. 상기 트랜지션부(35)는 비아(Via, H9)를 통해 제10 활성부(510)로부터 떨어진 제4 활성부(54)의 일단에서 활성층과 연결되어 제4 트랜지스터의 제1 전극과 연결될 수 있다. 리셋 신호선(Reset)은 제1 트랜지스터의 게이트 전극과 리셋 신호 단자를 연결할 수 있도록 동일한 행에 있는 복수의 제1 도전부(11)와 비아를 통해 연결될 수 있다. 제1 게이트선(Gate1)은 제2 도전부(14)와 비아(H8)를 통해 연결되어 제1 게이트 구동 신호 단자와 제2 트랜지스터의 게이트 전극을 연결하고 제1 게이트 구동 신호 단자와 제4 트랜지스터의 게이트 전극을 연결할 수 있다. 예시적인 실시예에서, 상기 제3 도전층의 시트 저항은 상기 제2 도전층의 시트 저항보다 작을 수 있다. 예시적인 실시예에서, 기준 전압선(Vref), 제1 게이트선(Gate1) 및 리셋 신호선(Reset)은 모두 제3 도전층에 설정되어, 제1 트랜지스터, 제4 트랜지스터 및 제2 트랜지스터의 응답 속도를 향상시킬 수 있다.
도 9 및 도 14에 도시된 바와 같이, 제4 도전층은 전원선(VDD), 데이터선(Vdata) 및 트랜지션부(41)를 포함할 수 있다. 상기 전원선(VDD)은 상기 제1 전원 단자를 제공하기 위해 사용되고, 상기 데이터선(Vdata)은 상기 데이터 신호 단자를 제공하기 위해 사용된다. 베이스 기판 상에서 전원선(VDD)의 정투영 및 베이스 기판 상에서 데이터선(Vdata)의 정투영은 모두 제2 방향(Y)을 따라 연장될 수 있다. 상기 전원선(VDD)은 제8 트랜지스터의 제2 전극과 제1 전원 단자를 연결하기 위해 비아(H12)를 통해 트랜지션부(34)에 연결될 수 있다. 상기 데이터선(Vdata)은 제4 트랜지스터의 제1 전극과 상기 데이터 신호 단자를 연결하기 위해 비아(H11)를 통해 상기 트랜지션부(35)에 연결될 수 있다. 트랜지션부(41)는 비아(H13)를 통해 트랜지션부(33)에 연결될 수 있으며, 트랜지션부(41)는 발광부의 제1전극에 연결될 수 있다. 도 9에 도시된 바와 같이, 베이스 기판 상에서 전원선(VDD)의 정투영과 베이스 기판 상에서 제14 활성부(514)의 정투영은 적어도 부분적으로 중첩될 수 있으며, 전원선(VDD)은 발광 단계 동안 구동 트랜지스터의 게이트 전극의 전압 변동을 감소시키기 위해 구동 트랜지스터의 게이트 전극에 대하여 전압 안정화의 역할을 수행할 수 있다. 베이스 기판 상에서 전원선(VDD)의 정투영과 베이스 기판 상에서 제2 연결부(32)의 정투영은 적어도 부분적으로 중첩될 수 있으며, 마찬가지로, 전원선(VDD)은 발광 단계 동안 구동 트랜지스터의 게이트 전극의 전압 변동을 감소시키기 위해 구동 트랜지스터의 게이트 전극에 대하여 전압 안정화의 역할을 수행할 수 있다. 베이스 기판 상에서 제12 도전부(212)의 정투영의 적어도 일부는 베이스 기판 상에서 제14 활성부(414)의 정투영과 베이스 기판 상에서 데이터선(V)의 정투영 사이에 위치할 수 있다. 발광 단계에서, 제12 도전부(212)는 전원선(VDD)에 연결되고, 제12 도전부(212)는 제14 활성부(414)에 대한 데이터선(Vdata)의 간섭을 차폐할 수 있어 구동 트랜지스터의 게이트 전극의 전압을 더욱 안정화시킬 수 있다. 도 9 및 도 16에 도시된 바와 같이, 베이스 기판 상의 제12 도전부(212)의 정투영은 제1 방향(X)을 따라 인접한 2개의 제4 도전부(14)의 베이스 기판 상의 정투영 사이에 위치할 수 있다. 즉, 베이스 기판 상에서 제12 도전부 (212)의 정투영은 베이스 기판 상에서 제4 도전부(14)의 정투영과 교차하지 않는다. 이러한 설정은 제4 도전부(14)의 기생 용량을 감소시켜 제2 트랜지스터 및 제4 트랜지스터의 응답 속도를 향상시킬 수 있다.
도 18은 도 9에서 점선 A의 위치에 대한 부분 단면도이다. 표시 패널은 버퍼층(62), 제1 절연층(63), 제2 절연층(64), 유전체층(65), 패시베이션층(66) 및 평탄층(67)을 더 포함할 수 있다. 여기서, 베이스 기판(61), 버퍼층(62), 활성층, 제1 절연층(63), 제1 도전층, 제2 절연층(64), 제2 도전층, 유전체층(65), 제3 도전층, 패시베이션층(66), 평탄층(67) 및 제4 도전층은 순차적으로 적층될 수 있다. 버퍼층(62)은 실리콘 산화물층 및 실리콘 질화물층 중 적어도 하나를 포함할 수 있다. 제1 절연층(63) 및 제2 절연층(64)은 실리콘 산화물층일 수 있다. 유전체층은 실리콘 질화물층일 수 있다. 패시베이션층(66)의 재료는 유기 절연 재료 또는 무기 절연 재료, 예를 들면 질화 규소 재료를 포함할 수 있다. 평탄층(67)의 재료는 유기 수지와 같은 유기 재료일 수 있다. 제1도전층 및 제2도전층의 재료는 몰리브덴, 알루미늄, 구리, 티타늄 및 니오븀 중 어느 하나 또는 이들의 합금, 몰리브덴/티타늄 합금 또는 이들의 스택 등일 수 있다. 제3도전층 및 제4도전층의 재료는 몰리브덴, 알루미늄, 구리, 티타늄, 니오븀 중 어느 하나 또는 이들의 합금, 몰리브덴/티타늄 합금 또는 이들의 스택, 티타늄/알루미늄/티타늄의 스택등의 금속재료를 포함할 수 있다. 베이스 기판(61)은 유리 기판, 차단층 및 폴리이미드층을 순차적으로 적층하여 구성할 수 있으며, 차단층은 무기물일 수 있다.
예시적인 실시예에서는 다른 표시 패널을 더 제공하며, 상기 표시 패널은 도 3에 도시된 바와 같은 화소 구동 회로를 포함할 수 있다. 상기 표시 패널은, 도 19-27에 도시된 바와 같이, 베이스 기판, 활성층, 제1 도전층, 제2 도전층, 제3 도전층 및 제4 도전층을 순차적으로 적층한 것일 수 있다. 도 19는 본 개시의 일 실시예에 따른 표시 패널의 구성도이고, 도 20은 도 19의 활성층의 구성도이고, 도 21은 도 19의 제1 도전층의 구성도이며, 도 22는 도 19의 제2 도전층의 구성도이며, 도 23은 도 19의 제3 도전층의 구성도이며, 도 24는 도 19의 제4 도전층의 구성도이고, 도 25는 도 19의 활성층과 제1 도전층의 구성도이고, 도 26은 도 19의 활성층, 제1 도전층 및 제2 도전층의 구성도이고, 도 27은 도 19의 활성층, 제1 도전층, 제2 도전층 및 제3 도전층의 구성도이다.
도 19, 도 20 및 도 25에 도시된 바와 같이, 활성층은 제1 활성부(51), 제2 활성부(52), 제3 활성부(53), 제4 활성부(54), 제5 활성부(55), 제6 활성부(56), 제7 활성부(57), 제8 활성부(58), 제10 활성부(510), 제11 활성부(511), 제12 활성부(512), 제13 활성부(513), 제14 활성부(514), 제15 활성부(515) 및 활성 라인(50)을 포함할 수 있다. 제1 활성부(51)은 제1 서브 활성부(5110) 및 제2 서브 활성부(5120)를 포함할 수 있다. 상기 제1 서브 활성부(5110) 및 제2 서브 활성부(5120)는 상기 제1 트랜지스터의 2개의 채널 영역을 형성하는 데 사용될 수 있다. 활성층은 제1 서브 활성부(5110)와 제2 서브 활성부(5120) 사이에 연결된 제3 서브 활성부(5130)를 더 포함할 수 있다. 제2 활성부(52)는 제4 서브 활성부(521) 및 제5 서브 활성부(522)를 포함할 수 있다. 제4 서브 활성부(521) 및 제5 서브 활성부(522)는 제2 트랜지스터의 2개의 채널 영역을 형성하는 데 사용될 수 있다. 활성층은 제4 서브 활성부(521)와 제5 서브 활성부(522) 사이에 연결된 제6 서브 활성부(523)를 더 포함할 수 있다. 제3 활성부(53)은 제3 트랜지스터(T3)의 채널 영역을 형성하는 데 사용된다. 제4 활성부(54)는 제4 트랜지스터(T4)의 채널 영역을 형성하는 데 사용된다. 제5 활성부(55)는 제5 트랜지스터(T5)의 채널 영역을 형성하는 데 사용된다. 제6 활성부(56)은 제6 트랜지스터(T6)의 채널 영역을 형성하는 데 사용된다. 제7 활성부(57)은 제7 트랜지스터(T7)의 채널 영역을 형성하는 데 사용된다. 제8 활성부(58)은 제8 트랜지스터(T8)의 채널 영역을 형성하는 데 사용되고, 제10 활성부(510)은 구동 트랜지스터(DTFT)의 채널 영역을 형성하는 데 사용된다. 제11 활성부(511)은 제3 활성부(53), 제5 활성부(55) 및 제8 활성부(58)에 연결될 수 있다. 제10 활성부(510)는 제11 활성부(511)로부터 떨어진 제5 활성부(55)의 일단에 연결될 수 있다. 제12 활성부(512)는 제11 활성부(511)로부터 떨어진 제8 활성부(58)의 일단에 연결될 수 있다. 제13 활성부(513)는 제11 활성부(511)로부터 떨어진 제3 활성부(53)의 일단에 연결될 수 있다. 제15 활성부(515)는 제6 활성부(56)로부터 떨어진 제7 활성부(57)의 일단에 연결될 수 있다. 베이스 기판 상에서 활성 라인(50)의 정투영은 제1 방향(X)을 따라 연장된다. 상기 제1 방향(X)은 상기 표시 패널의 행 방향일 수 있다. 활성 라인(50)은 동일한 화소 회로의 행에 배열된 복수의 제15활성부(515)들을 연결할 수 있다. 상기 활성층은 폴리실리콘 반도체로 이루어질 수 있으며, 상기 제1 내지 제8 트랜지스터 및 상기 구동 트랜지스터는 모두 저온 폴리실리콘 트랜지스터일 수 있다.
도 19, 도 21 및 도 25에 도시된 바와 같이, 제1 도전층은 제1 활성화 신호선(EM1), 제2 활성화 신호선(EM2), 제10 도전부(110), 제8 도전부(18), 제15 도전부(115), 제13 도전부(113), 제16 도전부(116), 리셋 신호선(Reset), 제1 게이트선(Gate1)을 포함할 수 있다. 제1 활성화 신호선(EM1)은 제1 활성화 신호 단자를 제공하기 위해 사용된다. 제2 활성화 신호선(EM2)은 제2 활성화 신호 단자를 형성하는 데 사용된다. 리셋 신호선(Reset)은 리셋 신호 단자를 제공하기 위해 사용된다. 제1 게이트선(Gate1)은 제1 게이트 구동 신호 단자를 제공하기 위해 사용된다. 베이스 기판 상에서 제1 활성화 신호선(EM1)의 정투영, 베이스 기판 상에서 제2 활성화 신호선(EM2)의 정투영, 베이스 기판 상에서 리셋 신호선(Reset)의 정투영, 및 베이스 기판 상에서 제1 게이트선(Gate1)의 정투영은 모두 제1 방향(X)을 따라 연장될 수 있다. 제10 도전부(110)는 구동 트랜지스터의 게이트 전극과 제1 커패시터의 제1 전극을 형성하기 위해 사용된다. 베이스 기판 상에서 제1 활성화 신호선(EM1)의 정투영은 베이스 기판 상에서 제5 활성부(55)의 정투영을 커버하고, 제1 활성화 신호선 (EM1)의 일부 구조는 제5 트랜지스터(T5)의 게이트 전극을 형성하는 데 사용된다. 베이스 기판 상의 제2 활성화 신호선(EM2)의 정투영은 베이스 기판 상의 제3 활성부(53)의 정투영과 베이스 기판 상의 제7 활성부(57)의 정투영을 커버할 수 있다. 제2 활성화 신호선(EM2)의 일부 구조는 제3 트랜지스터(T3)의 게이트 전극을 형성하는 데 사용될 수 있고, 제2 활성화 신호선(EM2)의 다른 부분 구조는 제7 트랜지스터(T7)의 게이트 전극을 형성하는 데 사용될 수 있다. 제8 도전부(18)은 제1 활성화 신호선(EM1)에 연결될 수 있다. 베이스 기판 상의 제8 도전부(18)의 정투영은 베이스 기판 상의 제8 활성부(58)의 정투영을 커버할 수 있다. 제8 도전부(18)은 제8 트랜지스터(T8)의 게이트 전극을 형성하는 데 사용될 수 있다. 제13 도전부(113)는 제1 게이트선(Gate1)과 마주하는 리셋 신호선(Reset)의 일측에 연결될 수 있다. 제15 도전부(115)는 리셋 신호선과 마주하는 제1 게이트선(Gate1)의 일측에 연결될 수 있다. 제16 도전부(116)는 제1 게이트선(Gate1)으로부터 떨어진 리셋 신호선의 일측에 연결될 수 있다. 상기 제1 게이트선(Gate1)의 일부 구조는 상기 제2 트랜지스터 및 상기 제4 트랜지스터의 게이트 전극을 형성하는데 사용될 수 있다. 제15 도전부(115)는 제2 트랜지스터의 다른 게이트 전극을 형성하는 데 사용될 수 있다. 리셋 신호선(Reset)의 일부 구조는 제1 트랜지스터의 게이트 전극을 형성하는 데 사용될 수 있다. 제16 도전부(116)는 제1 트랜지스터의 다른 게이트 전극을 형성하는 데 사용될 수 있다. 상기 표시 패널은 제1 도전층을 마스크로 사용하여 활성층에 도체화 처리를 실시할 수 있고, 제1 도전층에 의해 덮이는 영역은 트랜지스터의 채널 영역을 형성할 수 있으며, 제1 도전층에 의해 덮이지 않는 영역은 도체 구조를 형성할 수 있다.
도 19, 도 22 및 도 26에 도시된 바와 같이, 제2 도전층은 제11 도전부(211)를 포함할 수 있다. 제11 도전부(211)에는 개구 (2111)가 마련되어 있다. 베이스 기판 상에서 제11 도전부(211)의 정투영은 적어도 부분적으로 베이스 기판 상에서 제10 도전부(110)의 정투영과 중첩될 수 있다. 제11 도전부(211)는 제1 커패시터(C1)의 제2 전극을 형성하는 데 사용될 수 있다.
도 19, 도 23 및 도 27에 도시된 바와 같이, 제3 도전층은 전원선(VDD), 제1 연결부(31), 제2 연결부(32), 트랜지션부(33), 트랜지션부(34), 트랜지션부(35) 및 트랜지션부(36)를 포함할 수 있다. 전원선(VDD)은 제1 전원 단자를 제공하기 위해 사용된다. 상기 베이스 기판 상에서 상기 전원선(VDD)의 정투영은 상기 제2 방향(Y)을 따라 연장되고, 상기 제2 방향은 상기 표시 패널의 열 방향일 수 있다. 도 27에 도시된 바와 같이, 전원선(VDD)은 제8 트랜지스터의 제2 전극과 제1 전원 단자를 연결하기 위해 비아(H6)를 통해 제12 활성부(512)에 연결될 수 있다. 제1 연결부(31)는 제3 트랜지스터의 제2 전극과 제1 커패시터(C1)의 제2 전극을 연결하기 위해, 비아(H4)를 통해 제11 활성부(511)에 연결되고 비아(H5)를 통해 제11 도전부(211)에 연결될 수 있다. 제2 연결부(32)는 구동 트랜지스터의 게이트 전극과 제2 트랜지스터의 제1 전극을 연결하기 위해, 비아(H7)을 통해 제10 도전부(110)에 연결되고 비아(H8)를 통해 제14 활성부(514)에 연결될 수 있다. 베이스 기판 상에서 비아(H7)의 정투영은, 비아(H7)와 제11 도전부(211)를 절연시키기 위해, 베이스 기판 상에서 개구(2111)의 정투영 내에 위치할 수 있다. 트랜지션부(33)는 비아(H2)를 통해 제13 활성부(513)와 연결되어 제3 트랜지스터의 제1 전극과 연결될 수 있다. 상기 트랜지션부(34)는 비아(H1)를 통해 제15 활성부(515)와 연결되어 제7트랜지스터의 제1 전극과 연결될 수 있다. 트랜지션부(35)는 비아(H3)를 통해 제6 활성부(56)과 제7 활성부(57) 사이의 활성층에 연결되어 제6 트랜지스터의 제1 전극과 연결될 수 있다. 트랜지션부(36)는 비아(H9)를 통해 제5 활성부(55)로부터 떨어진 제4 활성부(54)의 일단에서 활성층과 연결되어 제4 트랜지스터의 제1 전극과 연결될 수 있다. 상기 전원선(VDD)의 베이스 기판 상의 정투영과 상기 제3 서브 활성부(5130)의 상기 베이스 기판 상의 정투영은 적어도 부분적으로 중첩될 수 있으며, 상기 전원선(VDD)은 상기 제3 서브 활성부(5130) 에 대한 전압 안정화 역할을 하여 제3서브 활성부(5130)의 전압 변동으로 인한 제1 트랜지스터 소스-드레인으로의 비정상적인 누전을 줄일 수 있다.
도 19 및 도 24에 도시된 바와 같이, 제4 도전층은 초기 신호선(Vinit), 데이터선(Vdata), 기준 전압선(Vref), 트랜지션부(41)및 제17 도전부(42)를 포함할 수 있다. 초기 신호선(Vinit)은 초기 신호 단자를 제공하기 위해 사용될 수 있다. 데이터선(Vdata)은 데이터 신호 단자를 제공하기 위해 사용될 수 있다. 기준 전압선(Vref)은 기준 전압 단자를 제공하기 위해 사용될 수 있다. 베이스 기판 상에서 초기 신호선(Vinit)의 정투영, 베이스 기판 상에서 데이터선(Vdata)의 정투영, 베이스 기판 상에서 기준 전압선(Vref)의 정투영은 모두 제2 방향(Y)을 따라 연장될 수 있다. 도 19에 도시된 바와 같이, 초기 신호선(Vinit)은 비아(H11)를 통해 트랜지션부(34)와 연결되어 제7 트랜지스터의 제1 전극과 연결될 수 있으며, 동시에 제15 활성부(515)는 다음 행의 화소 구동 회로의 제1 서브 활성부(5110)에 연결될 수 있다. 따라서, 초기 신호선(Vinit)은 또한, 다음 행의 화소 구동 회로에서 제1 트랜지스터의 제1 전극에 초기 신호 단자를 제공할 수 있다. 마찬가지로, 현재 행의 화소 구동 회로에서 제1 트랜지스터의 제1 전극은 이전 행의 화소 구동 회로에서 트랜지션부(34)를 통해 초기 신호선(Vinit)에 연결될 수 있다. 초기 신호선(Vinit)은 활성 라인(50)과 메쉬 구조를 형성할 수 있어 초기 신호선(Vinit) 자체의 저항을 감소시킬 수 있다. 초기 신호선(Vinit)은 서로 연결된 제1 서브 초기 신호선(Vinit1) 및 제2 서브 초기 신호선(Vinit2)을 포함할 수 있다. 베이스 기판 상에서 제1 서브 초기 신호선(Vinit1)의 정투영 및 베이스 기판 상에서 제2 서브 초기 신호선(Vinit2)의 정투영은 제1 방향으로 서로 엇갈리게 배치될 수 있다. 베이스 기판 상에서 제1서브 초기 신호선(Vinit1)의 정투영은 또한 베이스 기판 상에서 제2 연결부(32)의 정투영과 적어도 부분적으로 중첩될 수 있다. 제1서브 초기 신호선(Vinit1)은 제2 연결부(32)에 대한 전압 안정화 역할을 하여 발광 단계에서 구동 트랜지스터의 게이트 전극의 전압 변동을 감소시킬 수 있다. 베이스 기판 상에서 제1 서브 초기 신호선(Vinit1)의 정투영은 또한 베이스 기판 상에서 제14 활성부(514)의 정투영과 적어도 부분적으로 중첩될 수 있다. 상기 제1서브 초기 신호선(Vinit1)은 제14 활성부(514) 에 대한 전압 안정화 역할을 하여 발광 단계에서 구동 트랜지스터의 게이트 전극의 전압 변동을 감소시킬 수 있다. 베이스 기판 상에서 제2 서브 초기 신호선(Vinit2)의 정투영은 베이스 기판 상에서 전원선(VDD)의 정투영과 적어도 부분적으로 중첩될 수 있으며, 이 설정은 표시 패널에 대한 제2 서브 초기 신호선(Vinit2)의 차광 효과를 감소시킬 수 있다. 데이터선(Vdata)은 제4 트랜지스터의 제1 전극과 데이터 신호 단자를 연결하기 위해 비아(H13)를 통해 트랜지션부(36)에 연결될 수 있다. 기준 전압선(Vref)은 기준 전압 단자와 제3 트랜지스터의 제1 전극을 연결하기 위해 비아(H10)를 통해 트랜지션부(33)에 연결될 수 있다. 트랜지션부(41)는 비아(H12)를 통해 트랜지션부(35)와 연결되어 제6 트랜지스터의 제1 전극과 연결될 수 있다. 트랜지션부(41)는 발광부의 제1 전극과 연결되기 위해 사용될 수 있다. 제17 도전부 (42)는 기준 전압선(Vref)의 데이터선(Vdata)으로부터 떨어진 일측에 연결될 수 있다. 제17 도전부(42)의 베이스 기판 상의 정투영은 우측 화소 구동 회로에서의 제6 서브 활성부(523)의 베이스 기판 상의 정투영과 적어도 부분적으로 중첩될 수 있다. 제17도전부(42)는 제6 서브 활성부(523) 에 대한 전압 안정화 역할을 하여 제6 서브 활성부(523)의 전압 변동으로 인한 제2 트랜지스터 소스-드레인으로의 비정상적인 누전을 줄일 수 있다.
도 28은 도 19에서 점선B의 위치에 대한 부분 단면도이다. 표시 패널은 버퍼층(62), 제1 절연층(63), 제2 절연층(64), 유전체층(65), 패시베이션층(66) 및 평탄층(67)을 더 포함할 수 있다. 여기서, 베이스 기판(61), 버퍼층(62), 활성층, 제1 절연층(63), 제1 도전층, 제2 절연층(64), 제2 도전층, 유전체층(65), 제3 도전층, 패시베이션층(66), 평탄층(67) 및 제4 도전층은 순차적으로 적층될 수 있다. 버퍼층(62)는 실리콘 산화물층 및 실리콘 질화물층 중 적어도 하나를 포함할 수 있다. 제1 절연층(63) 및 제2 절연층(64)는 실리콘 산화물층일 수 있다. 유전층은 실리콘 질화물층일 수 있다. 패시베이션층(66)의 재료는 유기 절연 재료 또는 무기 절연 재료, 예를 들면 질화 규소 재료를 포함할 수 있다. 평탄층(67)의 재료는 유기 수지와 같은 유기 재료일 수 있다. 제1도전층 및 제2도전층의 재료는 몰리브덴, 알루미늄, 구리, 티타늄 및 니오븀 중 어느 하나 또는 이들의 합금, 몰리브덴/티타늄 합금 또는 이들의 스택 등일 수 있다. 제3도전층 및 제4도전층의 재료는 몰리브덴, 알루미늄, 구리, 티타늄, 니오븀 중 어느 하나 또는 이들의 합금, 몰리브덴/티타늄 합금 또는 이들의 스택, 티타늄/알루미늄/티타늄의 스택등의 금속재료를 포함할 수 있다. 베이스 기판(61)은 유리 기판, 차단층 및 폴리이미드층을 순차적으로 적층하여 구성할 수 있으며, 차단층은 무기물일 수 있다.
예시적인 실시예에서는 다른 표시 패널을 더 제공하며, 상기 표시 패널은 도 7에 도시된 바와 같은 화소 구동 회로를 포함할 수 있다. 상기 표시 패널은, 도 29-37에 도시된 바와 같이, 베이스 기판, 활성층, 제1 도전층, 제2 도전층, 제3 도전층 및 제4 도전층을 순차적으로 적층한 것일 수 있다. 도 29는 본 개시의 일 실시예에 따른 표시 패널의 구성도이고, 도 30은 도 29의 활성층의 구성도이고, 도 31은 도 29의 제1 도전층의 구성도이며, 도 32는 도 29의 제2 도전층의 구성도이며, 도 33은 도 29의 제3 도전층의 구성도이며, 도 34는 도 29의 제4 도전층의 구조도이고, 도 35는 도 29의 활성층 및 제1 도전층의 구성도이고, 도 36은 도 29의 활성층, 제1 도전층 및 제2 도전층의 구성도이며, 도 37은 도 29의 활성층, 제1 도전층, 제2 도전층 및 제3 도전층의 구성도이다.
도 29, 도 30 및 도 35에 도시된 바와 같이, 활성층은 제1 활성부(51), 제2 활성부(52), 제3 활성부(53), 제4 활성부(54), 제5 활성부(55), 제6 활성부(56), 제7 활성부(57), 제8 활성부(58), 제9 활성부(59), 제10 활성부(510), 제11 활성부(511), 제12 활성부(512), 제13 활성부(513), 제14 활성부(514), 제16 활성부, 제1 초기 신호선(Vinit1) 및 제2 초기 신호선(Vinit2)을 포함할 수 있다. 제1 활성부(51)는 제1 트랜지스터의 채널 영역을 형성하는 데 사용될 수 있다. 제2 활성부(52)는 서브 활성부(521) 및 서브 활성부(522)를 포함할 수 있다. 서브 활성부(521) 및 서브 활성부(522)는 제2 트랜지스터의 2개의 채널 영역을 형성하는 데 사용될 수 있다. 제3 활성부(53)은 제3 트랜지스터(T3)의 채널 영역을 형성하는 데 사용된다. 제4 활성부(54)는 제4 트랜지스터(T4)의 채널 영역을 형성하는 데 사용된다. 제5 활성부(55)는 제5 트랜지스터(T5)의 채널 영역을 형성하는 데 사용된다. 제6 활성부(56)은 제6 트랜지스터(T6)의 채널 영역을 형성하는 데 사용된다. 제7 활성부(57)은 제7 트랜지스터(T7)의 채널 영역을 형성하는 데 사용된다. 제8 활성부(58)은 제8 트랜지스터(T8)의 채널 영역을 형성하는 데 사용된다. 제9 활성부(59)는 제9 트랜지스터(T9)의 채널 영역을 형성하는 데 사용된다. 제10 활성부(510)는 구동 트랜지스터(DTFT)의 채널 영역을 형성하는 데 사용된다. 제11 활성부(511)는 제3 활성부(53), 제5 활성부(55) 및 제8 활성부(58)에 연결될 수 있다. 제10 활성부(510)는 제11 활성부(511)로부터 떨어진 제5 활성부(55)의 일단에 연결될 수 있다. 제12 활성부(512)는 제11 활성부(511)로부터 떨어진 제8 활성부(58)의 일단에 연결될 수 있다. 제13 활성부(513)는 제11 활성부(511)로부터 떨어진 제3 활성부(53)의 일단에 연결될 수 있다. 제14 활성부(514)는 제2 활성부(52) 및 제9 활성부(59) 에 연결될 수 있다. 제16 활성부(516)는 제4 활성부(54)와 제10 활성부(510) 사이에 연결될 수 있다. 제16 활성부(516)는 제2 커패시터의 제1 전극을 형성하는 데 사용될 수 있다. 제1방향(X)에 있어서, 베이스 기판 상의 제16활성부(516)의 정투영의 크기는, 베이스 기판 상의 제4활성부(54)의 정투영의 크기보다 클 수 있다. 베이스 기판 상에서 제1 초기 신호선(Vinit1)의 정투영과 베이스 기판 상에서 제2 초기 신호선(Vinit2)의 정투영은 모두 표시 패널의 행 방향인 제1 방향(X)을 따라 연장될 수 있다. 열 방향으로 인접한 두 개의 화소 구동 회로는 하나의 초기 신호선을 공유할 수 있다. 상기 제1 초기 신호선(Vinit1)은 예를 들어, 이전 행의 화소 구동 회로에서 제7 트랜지스터(T7)에 초기 신호 단자를 제공하기 위해 더 사용될 수 있다. 상기 제2 초기 신호선(Vinit2)은 다음 행의 화소 구동 회로에서 제1 트랜지스터(T1)에 초기 신호 단자를 제공하기 위해 더 사용될 수 있다. 활성층은 폴리실리콘 반도체로 이루어질 수 있으며, 상기 제1 내지 제8 트랜지스터 및 상기 구동 트랜지스터는 모두 저온 폴리실리콘 트랜지스터일 수 있다.
도 29, 도 31 및 도 35에 도시된 바와 같이, 제1 도전층은 제1 활성화 신호선(EM1), 제2 활성화 신호선(EM2), 제10 도전부(110), 제8 도전부(18), 복수의 제1 도전부(11), 복수의 제9 도전부(19) 및 복수의 제2 도전부(12)를 포함할 수 있다. 베이스 기판 상에서 제10 도전부(110)의 정투영은 베이스 기판 상에서 제10 활성부(510)의 정투영을 커버하고, 제10 도전부(110)은 구동 트랜지스터의 게이트 전극 및 제1 커패시터의 제1 전극을 형성하기 위해 사용된다. 베이스 기판 상에서 제1 활성화 신호선(EM1)의 정투영은 제1 방향(X)을 따라 연장될 수 있고, 베이스 기판 상에서 제1 활성화 신호선(EM1)의 정투영은 베이스 기판 상에서 제5 활성부(55)의 정투영을 커버하고, 제1 활성화 신호선(EM1)의 일부 구조는 제5 트랜지스터(T5)의 게이트 전극을 형성하기 위해 사용된다. 베이스 기판 상에서 제2 활성화 신호선(EM2)의 정투영은 제1 방향(X)을 따라 연장될 수 있고, 베이스 기판 상에서 제2 활성화 신호선(EM2)의 정투영은 베이스 기판 상에서 제3 활성부(53)의 정투영과 베이스 기판 상에서 제7 활성부(57)의 정투영을 커버한다. 제2 활성화 신호선(EM2)의 일부 구조는 제3 트랜지스터(T3)의 게이트 전극을 형성하고, 제2 활성화 신호선(EM2)의 다른 부분 구조는 제7 트랜지스터(T7)의 게이트 전극을 형성할 수 있다. 제8 도전부(18)은 제1 활성화 신호선(EM1)에 연결될 수 있으며, 베이스 기판 상에서 제8 도전부(18)의 정투영은 베이스 기판 상에서 제8 활성부(58)의 정투영을 커버할 수 있다. 제8 도전부(18)은 제8 트랜지스터(T8)의 게이트 전극을 형성하는 데 사용된다. 제1 도전부(11)은 제1 트랜지스터의 게이트 전극을 형성하는 데 사용될 수 있다. 베이스 기판 상에서 제9 도전부(19)의 정투영은 베이스 기판 상에서 제4 활성부(54)의 정투영과 베이스 기판 상에서 제9 활성부(59)의 정투영을 커버할 수 있다. 제9 도전부(19)는 제4 트랜지스터의 게이트 전극과 제9 트랜지스터의 게이트 전극을 형성하는 데 사용될 수 있다. 베이스 기판 상의 제2 도전부(12)의 정투영은 제2 활성부를 커버할 수 있고, 제2 도전부(12)는 제2 트랜지스터의 게이트 전극을 형성하기 위해 사용될 수 있다. 상기 표시 패널은 제1 도전층을 마스크로 사용하여 활성층에 도체화 처리를 실시할 수 있고, 제1 도전층에 의해 덮이는 영역은 트랜지스터의 채널 영역을 형성할 수 있으며, 제1 도전층에 의해 덮이지 않는 영역은 도체 구조를 형성할 수 있다.
도 29, 도 32 및 도 36에 도시된 바와 같이, 제2 도전층은 제11 도전부(211) 및 제14 도전부(214)를 포함할 수 있다. 상기 베이스 기판 상에서 상기 제11 도전부의 정투영은 상기 베이스 기판 상에서 상기 제10 도전부(110)의 정투영과 적어도 부분적으로 중첩될 수 있다. 제11 도전부(211)는 제1 커패시터(C1)의 제2 전극을 형성할 수 있다. 제14 도전부(214)는 제11 도전부(211)에 연결될 수 있다. 베이스 기판 상에서 제14 도전부(214)의 정투영은 적어도 부분적으로 베이스 기판 상에서 제16 활성부(516)의 정투영과 중첩될 수 있다. 제14 도전부(214)는 제2 커패시터(C2)의 제2 전극을 형성하는 데 사용될 수 있다. 또한, 제11 도전부(211)에는 개구(2111)도 마련되어 있다.
도 29, 도33 및 도 37에 도시된 바와 같이, 제3 도전층은 기준 전압선(Vref), 제1 게이트선(Gate1), 리셋 신호선(Reset), 제2 게이트선(Gate2), 제1 연결부(31), 제2 연결부(32), 트랜지션부(33), 트랜지션부(34) 및 트랜지션부(35)를 포함할 수 있다. 베이스 기판 상에서 기준 전압선(Vref)의 정투영, 베이스 기판 상에서 제1 게이트선(Gate1)의 정투영, 베이스 기판 상에서 리셋 신호선(Reset)의 정투영, 및 베이스 기판 상에서 제2 게이트선(Gate2)의 정투영은 모두 제1 방향(X)을 따라 연장될 수 있다. 도 37에 도시된 바와 같이, 리셋 신호선(Reset)은 비아(H2)를 통해 제1 도전부(11)에 연결되어 리셋 신호 단자와 제1 트랜지스터의 게이트 전극을 연결할 수 있다. 동일한 리셋 신호선(Reset)은 동일한 화소 회로의 행에 있는 복수의 제1 도전부(11)에 연결될 수 있다. 상기 제1 게이트선(Gate1)은 비아(H3)를 통해 제9 도전부(19)에 연결되어 제1 게이트 구동 신호 단자와 제4 트랜지스터의 게이트 전극 및 제9 트랜지스터의 게이트 전극을 연결할 수 있다. 동일한 제1 게이트선(Gate1)은 동일한 화소 회로의 행에 있는 복수의 제9 도전부(19)에 연결될 수 있다. 상기 제2 게이트선(Gate2)은 비아(H4)를 통해 제2 도전부(12)에 연결되어 제2 게이트 구동 신호 단자와 제2 트랜지스터의 게이트 전극을 연결할 수 있다. 동일한 제2 게이트선(Gate2)은 동일한 화소 회로의 행에 있는 복수의 제2 도전부(12)에 연결될 수 있다. 기준 전압선(Vref)은 비아(H9)를 통해 제13 활성부(513)에 연결되어 기준 전압 단자와 제3 트랜지스터의 제1 전극을 연결할 수 있다. 제1 연결부(31)는 비아(H8)를 통해 제11 활성부(511) 에 연결되고 비아(H7)를 통해 제11 도전부(211)에 연결되어, 제3 트랜지스터의 제2 전극과 제1 커패시터(C1)의 제2 전극을 연결할 수 있다. 제2 연결부(32)는 비아(H6)를 통해 제10 도전부(110) 에 연결되고 비아(H5)를 통해 제14 활성부(514)에 연결되어, 제2 트랜지스터의 제1 전극과 구동 트랜지스터의 게이트 전극을 연결할 수 있다. 베이스 기판 상에서 비아(H6)의 정투영은 베이스 기판 상에서 개구(2111)의 정투영 내에 위치하여 비아(H6)는 제11 도전부(211)로부터 절연된다. 트랜지션부(33)는 비아(H11)를 통해 제6 활성부(56)과 제7 활성부(57) 사이의 활성층에 연결되어 제6 트랜지스터의 제1 전극과 연결될 수 있다. 트랜지션부(34)는 비아(H10)를 통해 제12 활성부(512)에 연결되어 제8 트랜지스터의 제2 전극과 연결될 수 있다. 트랜지션부(35)는 비아(H1)를 통해 제10 활성부(510)로부터 떨어진 제4 활성부(54)의 일측의 활성층과 연결되어 제4 트랜지스터의 제1 전극과 연결될 수 있다. 상기 제3 도전층의 시트 저항은 상기 제1 도전층의 시트 저항보다 작을 수 있다. 본 실시예에서는 리셋 신호선(Reset), 제1 게이트선(Gate1), 제2 게이트선(Gate2) 및 기준 전압선(Vref)이 제3 도전층에 배치되어 상기 신호선 자체의 저항을 감소시킬 수 있다.
도 29 및 도 34에 도시된 바와 같이, 제4 도전층은 데이터선(Vdata), 전원선(VDD) 및 트랜지션부(41)를 포함할 수 있다. 데이터선(Vdata)은 데이터 신호 단자를 제공하는 데 사용될 수 있다. 전원선(VDD)은 제1 전원 단자를 제공하는 데 사용될 수 있다. 베이스 기판 상에서 데이터선(Vdata)의 정투영과 상기 베이스 기판 상에서 상기 전원선(VDD)의 정투영은 모두 상기 제2 방향(Y)을 따라 연장될 수 있고, 상기 제2 방향(Y)은 상기 표시 패널의 열 방향일 수 있다. 도 29에 도시된 바와 같이, 전원선(VDD)은 제8 트랜지스터의 제2 전극과 제1 전원 단자를 연결하기 위해, 비아(H12)를 통해 트랜지션부(34)에 연결될 수 있다. 상기 데이터선(Vdata)은 제4 트랜지스터의 제1 전극과 상기 데이터 신호 단자를 연결하기 위해, 비아(H13)를 통해 상기 트랜지션부(35)에 연결될 수 있다. 트랜지션부(41)는 비아(H14)를 통해 트랜지션부(33) 에 연결되어 제6트랜지스터의 제1전극과 연결될 수 있다. 트랜지션부(41)는 발광부의 제1전극에 연결될 수 있다. 도 29에 도시된 바와 같이, 베이스 기판 상에서 전원선(VDD)의 정투영은 베이스 기판 상에서 제14 활성부(514)의 정투영과 적어도 부분적으로 중첩될 수 있고, 전원선(VDD)은 발광 단계 동안 구동 트랜지스터의 게이트 전극의 전압 변동을 감소시키기 위해 구동 트랜지스터의 게이트 전극에 대하여 전압 안정화의 역할을 수행할 수 있다. 베이스 기판 상에서의 상기 전원선(VDD)의 정투영은 상기 베이스 기판 상에서의 제2 연결부(32)의 정투영과 적어도 부분적으로 중첩될 수 있고, 마찬가지로, 전원선(VDD)은 발광 단계 동안 구동 트랜지스터의 게이트 전극의 전압 변동을 감소시키기 위해 구동 트랜지스터의 게이트 전극에 대하여 전압 안정화의 역할을 수행할 수 있다.
도 38은 도29에서 점선C 의 위치에 대한 부분 단면도이다. 표시 패널은 버퍼층(62), 제1 절연층(63), 제2 절연층(64), 유전체층(65), 패시베이션층(66) 및 평탄층(67)을 더 포함할 수 있다. 여기서, 베이스 기판(61), 버퍼층(62), 활성층, 제1 절연층(63), 제1 도전층, 제2 절연층(64), 제2 도전층, 유전체층(65), 제3 도전층, 패시베이션층(66), 평탄층(67) 및 제4 도전층은 순차적으로 적층될 수 있다. 버퍼층(62)는 실리콘 산화물층 및 실리콘 질화물층 중 적어도 하나를 포함할 수 있다. 제1 절연층(63) 및 제2 절연층(64)는 실리콘 산화물층일 수 있다. 유전층은 실리콘 질화물층일 수 있다. 패시베이션층(66)의 재료는 유기 절연 재료 또는 무기 절연 재료, 예를 들면 질화 규소 재료를 포함할 수 있다. 평탄층(67)의 재료는 유기 수지와 같은 유기 재료일 수 있다. 제1도전층 및 제2도전층의 재료는 몰리브덴, 알루미늄, 구리, 티타늄 및 니오븀 중 어느 하나 또는 이들의 합금, 몰리브덴/티타늄 합금 또는 이들의 스택 등일 수 있다. 제3도전층 및 제4도전층의 재료는 몰리브덴, 알루미늄, 구리, 티타늄, 니오븀 중 어느 하나 또는 이들의 합금, 몰리브덴/티타늄 합금 또는 이들의 스택, 티타늄/알루미늄/티타늄의 스택등의 금속재료를 포함할 수 있다. 베이스 기판(61)은 유리 기판, 차단층 및 폴리이미드층을 순차적으로 적층하여 구성할 수 있으며, 차단층은 무기물일 수 있다.
본 개시의 다른 실시예는 명세서 및 실천을 고려하여 당업자가 쉽게 생각할 수 있다. 본 출원의 목적은 본 개시의 모든 변형, 용도 또는 적응적 변화를 포함하며, 이러한 변형, 용도 또는 적응적 변화는 본 개시의 일반적인 원리를 따르고 본 개시에 공개되지 않은 본 기술 분야에서 공지된 상식 또는 관용적 기술 수단을 포함한다. 명세서 및 실시예는 예시적인 것으로 간주되며, 본 개시의 진정한 범위와 정신은 청구범위에 의해 정의된다.
본 개시는 상술한 바와 같이 첨부된 도면에 도시된 정밀한 구조에 한정되는 것은 아니며, 그 범위를 벗어나지 않고 다양한 변형 및 변경이 가능함을 이해하여야 한다. 본 개시의 범위는 첨부된 청구범위에 의해서만 한정된다.

Claims (40)

  1. 제1 노드, 제2 노드 및 제3 노드에 연결되고, 상기 제1 노드의 신호에 따라 상기 제2 노드를 통해 상기 제3 노드로 구동 전류를 공급하도록 구성된 구동 회로;
    제1 활성화 신호 단자, 상기 제2 노드, 제1 전원 단자 및 제4 노드에 연결되고, 상기 제1 활성화 신호 단자의 신호에 응답하여 상기 제2 노드와 제4 노드를 연통하고, 상기 제1 활성화 신호 단자의 신호에 응답하여 상기 제1 전원 단자와 상기 제4 노드를 연통하도록 구성된 제어 회로;
    상기 제4 노드, 제2 활성화 신호 단자 및 기준 전압 단자에 연결되고, 상기 제2 활성화 신호 단자의 신호에 응답하여 상기 기준 전압 단자의 신호를 상기 제4 노드로 전송하도록 구성된 전압 안정화 회로; 및
    상기 제1 노드와 상기 제4 노드 사이에 연결되고, 상기 제1 노드와 상기 제4 노드의 전하를 저장하도록 구성된 제1 저장 회로; 를 포함하는
    화소 구동 회로.
  2. 제1항에 있어서,
    상기 제1 활성화 신호 단자의 신호의 극성은 상기 제2 활성화 신호 단자의 신호의 극성과 반대인
    화소 구동 회로.
  3. 제1항에 있어서,
    상기 제어 회로는 상기 제3 노드, 제5 노드 및 제1활성화 신호 단자에 더 연결되고, 상기 제어 회로는 상기 제1활성화 신호 단자의 신호에 응답하여 상기 제3노드와 상기 제5 노드를 연통하도록 더 구성되고,
    초기 신호 단자 및 제5 노드에 연결되고, 적어도 하나의 제어 신호에 응답하여 상기 초기 신호 단자의 신호를 상기 제5 노드로 전송하도록 구성된 제1 리셋 회로를 더 포함하는
    화소 구동 회로.
  4. 제3항에 있어서,
    상기 제1 리셋 회로는 상기 제2 활성화 신호 단자에 더 연결되고, 상기 제1 리셋 회로는 상기 제2 활성화 신호 단자의 신호에 응답하여 상기 초기 신호 단자의 신호를 상기 제5 노드로 전송하도록 구성되는
    화소 구동 회로.
  5. 제4항에 있어서,
    상기 구동 회로는
    제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되며, 게이트 전극이 상기 제1 노드에 연결되는 구동 트랜지스터를 포함하며,
    상기 제어 회로는
    제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제4 노드에 연결되며, 게이트 전극이 상기 제1 활성화 신호 단자에 연결되는 제5 트랜지스터;
    제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 전원 단자에 연결되며, 게이트 전극이 상기 제1 활성화 신호 단자에 연결되는 제8 트랜지스터; 및
    제1 전극이 상기 제5 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되며, 게이트 전극이 상기 제1 활성화 신호 단자에 연결되는 제6 트랜지스터; 를 포함하며,
    상기 전압 안정화 회로는
    제1 전극이 상기 기준 전압 단자에 연결되고, 제2 전극이 상기 제4 노드에 연결되며, 게이트 전극이 상기 제2 활성화 신호 단자에 연결되는 제3 트랜지스터를 포함하며,
    상기 제1 저장 회로는
    상기 제1 노드와 상기 제4 노드 사이에 연결된 제1 커패시터를 포함하며,
    상기 제1 리셋 회로는
    제1 전극이 상기 초기 신호 단자에 연결되고, 제2 전극이 상기 제5 노드에 연결되고, 게이트 전극이 상기 제2 활성화 신호 단자에 연결되는 제7 트랜지스터를 포함하는
    화소 구동 회로.
  6. 제1항에 있어서,
    상기 제2 노드 및 데이터 신호 단자에 연결되고, 적어도 하나의 제어 신호에 응답하여 상기 데이터 신호 단자의 신호를 상기 제2 노드로 전송하도록 구성된 데이터 입력 회로; 및
    상기 제3 노드 및 제1 노드에 연결되고, 적어도 하나의 제어 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 연통하도록 구성된 보상 회로; 를 더 포함하는
    화소 구동 회로.
  7. 제6항에 있어서,
    상기 데이터 입력 회로는 제1 게이트 구동 신호 단자에 더 연결되고, 상기 데이터 입력 회로는 상기 제1 게이트 구동 신호 단자의 신호에 응답하여 상기 데이터 신호 단자의 신호를 상기 제2 노드로 전송하도록 구성되며,
    상기 보상 회로는 상기 제1 게이트 구동 신호 단자에 더 연결되고, 상기 보상 회로는 상기 제1 게이트 구동 신호 단자의 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 연통하도록 구성되는
    화소 구동 회로.
  8. 제6항에 있어서,
    상기 데이터 입력 회로는 상기 제2 활성화 신호 단자에 더 연결되고, 상기 데이터 입력 회로는 상기 제2 활성화 신호 단자의 신호에 응답하여 상기 데이터 신호 단자의 신호를 상기 제2 노드로 전송하도록 구성되며,
    상기 보상 회로는 상기 제2 활성화 신호 단자에 더 연결되고, 상기 보상 회로는 상기 제2 활성화 신호 단자의 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 연통하도록 구성되는
    화소 구동 회로.
  9. 제7항에 있어서,
    상기 제1 노드, 초기 신호 단자 및 리셋 신호 단자에 연결되고, 상기 리셋 신호 단자의 신호에 응답하여 상기 초기 신호 단자의 신호를 상기 제1 노드로 전송하도록 구성된 제2 리셋 회로를 더 포함하는
    화소 구동 회로.
  10. 제9항에 있어서,
    상기 데이터 입력 회로는
    제1 전극이 상기 데이터 신호 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되며, 게이트 전극이 상기 제1 게이트 구동 신호 단자에 연결되는 제4 트랜지스터를 포함하며,
    상기 보상 회로는
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되며, 게이트 전극이 상기 제1 게이트 구동 신호 단자에 연결되는 제2 트랜지스터를 포함하며,
    상기 제2 리셋 회로는
    제1 전극이 상기 초기 신호 단자에 연결되고, 제2 전극이 상기 제1 노드에 연결되며, 게이트 전극이 상기 리셋 신호 단자에 연결되는 제1 트랜지스터를 포함하는
    화소 구동 회로.
  11. 제6항에 있어서,
    상기 제2 노드에 연결되고, 제2 노드의 전하를 저장하도록 구성된 제2 저장 회로를 더 포함하며,
    상기 데이터 입력 회로는 제1 게이트 구동 신호 단자에 더 연결되고, 상기 데이터 입력 회로는 상기 제1 게이트 구동 신호 단자의 신호에 응답하여 상기 데이터 신호 단자의 신호를 상기 제2 노드로 전송하도록 구성되며,
    상기 보상 회로는 제2 게이트 구동 신호 단자에 더 연결되고, 상기 보상 회로는 상기 제2 게이트 구동 신호 단자의 신호에 응답하여 상기 제1 노드와 상기 제3 노드를 연통하도록 구성되는
    화소 구동 회로.
  12. 제11항에 있어서,
    상기 제1 노드 및 초기 신호 단자에 연결되고, 적어도 하나의 제어 신호에 응답하여 상기 초기 신호 단자의 신호를 상기 제1 노드로 전송하도록 구성된 제2 리셋 회로를 더 포함하는
    화소 구동 회로.
  13. 제12항에 있어서,
    상기 제2 리셋 회로는 리셋 신호 단자, 제1 게이트 구동 신호 단자 및 제6 노드에 더 연결되고, 상기 리셋 신호 단자의 신호에 응답하여 상기 초기 신호 단자와 상기 제6 노드를 연통하며, 상기 제1 게이트 구동 신호 단자의 신호에 응답하여 상기 제6 노드와 상기 제1 노드를 연통하도록 구성되는
    화소 구동 회로.
  14. 제13항에 있어서,
    상기 데이터 입력 회로는
    제1 전극이 상기 데이터 신호 단자에 연결되고, 제2 전극이 상기 제2 노드에 연결되며, 게이트 전극이 상기 제1 게이트 구동 신호 단자에 연결되는 제4 트랜지스터를 포함하며,
    상기 보상 회로는
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되며, 게이트 전극이 상기 제2 게이트 구동 신호 단자에 연결되는 제2 트랜지스터를 포함하며,
    상기 제2 리셋 회로는
    제1 전극이 상기 초기 신호 단자에 연결되고, 제2 전극이 상기 제6 노드에 연결되며, 게이트 전극이 상기 리셋 신호 단자에 연결되는 제1 트랜지스터; 및
    제1 전극이 상기 제6 노드에 연결되고, 제2 전극이 상기 제1 노드에 연결되며, 게이트 전극이 상기 제1 게이트 구동 신호 단자에 연결되는 제9 트랜지스터를 포함하며,
    상기 제2 저장 회로는
    상기 제2 노드와 상기 제4 노드 사이에 연결되는 제2 커패시터를 포함하는
    화소 구동 회로.
  15. 제1항 내지 제14항 중 어느 한 항에 기재된 화소 구동 회로를 구동하는 구동 방법으로서,
    적어도 임계값 보상 단계에서, 제1 활성화 신호 단자에 무효 레벨을 입력하고, 제2 활성화 신호 단자에 유효 레벨을 입력하는 단계; 및
    발광 단계에서, 제1 활성화 신호 단자에 유효 레벨을 입력하고, 제2 활성화 신호 단자에 무효 레벨을 입력하는 단계를 포함하는
    화소 구동 회로의 구동 방법.
  16. 제9항 또는 제10항에 기재된 화소 구동 회로를 구동하는 구동 방법으로서,
    리셋 단계에서, 리셋 신호 단자 및 제2 활성화 신호 단자에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자 및 제1 활성화 신호 단자에 무효 레벨을 입력하는 단계;
    임계값 보상 단계에서, 제1 게이트 구동 신호 단자 및 제2 활성화 신호 단자에 유효 레벨을 입력하고, 리셋 신호 단자 및 제1 활성화 신호 단자에 무효 레벨을 입력하는 단계; 및
    발광 단계에서, 제1 활성화 신호 단자에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자, 리셋 신호 단자 및 제2 활성화 신호 단자에 무효 레벨을 입력하는 단계를 포함하는
    화소 구동 회로의 구동 방법.
  17. 제13항 또는 제14항에 기재된 화소 구동 회로를 구동하는 구동 방법으로서,
    제1 리셋 단계에서, 리셋 신호 단자 및 제2 활성화 신호 단자에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자, 제1 활성화 신호 단자 및 제2 게이트 구동 신호 단자에 무효 레벨을 입력하는 단계;
    제2 리셋 단계에서, 리셋 신호 단자, 제2 활성화 신호 단자 및 제1 게이트 구동 신호 단자에 유효 레벨을 입력하고, 제1 활성화 신호 단자 및 제2 게이트 구동 신호 단자에 무효 레벨을 입력하는 단계;
    제1 임계값 보상 단계에서, 제1 게이트 구동 신호 단자, 제2 활성화 신호 단자 및 제2 게이트 구동 신호 단자에 유효 레벨을 입력하고, 리셋 신호 단자 및 제1 활성화 신호 단자에 무효 레벨을 입력하는 단계;
    제2 임계값 보상 단계에서, 제2 활성화 신호 단자 및 제2 게이트 구동 신호 단자에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자, 리셋 신호 단자 및 제1 활성화 신호 단자에 무효 레벨을 입력하는 단계; 및
    발광 단계에서, 제1 활성화 신호 단자에 유효 레벨을 입력하고, 제1 게이트 구동 신호 단자, 제2 게이트 구동 신호 단자, 리셋 신호 단자 및 제2 활성화 신호 단자에 무효 레벨을 입력하는 단계를 포함하는
    화소 구동 회로의 구동 방법.
  18. 제1항 내지 제14항 중 어느 한 항에 기재된 화소 구동 회로를 포함하는
    표시 패널.
  19. 화소 구동 회로를 포함하는 표시 패널로서,
    상기 화소 구동 회로는
    구동 트랜지스터;
    제1 전극이 상기 구동 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제1 활성화 신호선에 연결되는 제5 트랜지스터;
    제1 전극이 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극이 전원선에 연결되며, 게이트 전극이 상기 제1 활성화 신호선에 연결되는 제8 트랜지스터;
    제1 전극이 기준 전압선에 연결되고, 제2 전극이 상기 제5 트랜지스터의 제2 전극에 연결되며, 게이트 전극이 제2 활성화 신호선에 연결되는 제3 트랜지스터; 및
    상기 구동 트랜지스터의 게이트 전극과 제1 전극 사이에 연결된 제1 커패시터; 를 포함하는
    표시 패널.
  20. 제19항에 있어서,
    베이스 기판;
    상기 베이스 기판의 일측에 위치하며, 제10 활성부, 제3 활성부, 제5 활성부, 제8 활성부 및 제11 활성부를 포함하는 활성층 - 상기 제11 활성부는 상기 제3 활성부, 제5 활성부 및 제8 활성부에 각각 연결되고, 상기 제10 활성부는 상기 제5 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결됨 - ;
    상기 활성층의 상기 베이스 기판으로부터 떨어진 일측에 위치하며, 상기 제1 활성화 신호선, 제2 활성화 신호선, 제10 도전부 및 제8 도전부를 포함하는 제1 도전층;
    상기 제1 도전층의 상기 베이스 기판으로부터 떨어진 일측에 위치하며 제11 도전부를 포함하는 제2 도전층 - 상기 제11 도전부의 상기 베이스 기판 상의 정투영은 상기 제10 도전부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되며, 상기 제11 도전부는 상기 제1 커패시터의 제2 전극을 형성하기 위해 사용됨 - ; 및
    상기 제2 도전층의 상기 베이스 기판으로부터 떨어진 일측에 위치하며 제1 연결부를 포함하는 제3 도전층 - 상기 제1 연결부는 비아를 통해 상기 제11 활성부 및 상기 제11 도전부에 각각 연결됨 - 을 더 포함하며,
    여기서, 상기 제10 활성부는 상기 구동 트랜지스터의 채널 영역을 형성하기 위해 사용되고, 상기 제3 활성부는 상기 제3 트랜지스터의 채널 영역을 형성하기 위해 사용되며, 상기 제5 활성부는 상기 제5 트랜지스터의 채널 영역을 형성하기 위해 사용되고, 상기 제8 활성부는 상기 제8 트랜지스터의 채널 영역을 형성하기 위해 사용되며,
    상기 제10 도전부의 상기 베이스 기판 상의 정투영은 상기 제10 활성부의 상기 베이스 기판 상의 정투영을 커버하고, 상기 제10 도전부는 상기 구동 트랜지스터의 게이트 전극 및 상기 제1 커패시터의 제1 전극을 형성하기 위해 사용되며,
    상기 제1 활성화 신호선의 상기 베이스 기판 상의 정투영은 제1 방향을 따라 연장되고, 제1 활성화 신호선의 상기 베이스 기판 상의 정투영은 상기 제5 활성부의 상기 베이스 기판 상의 정투영을 커버하며, 상기 제1 활성화 신호선의 일부 구조는 상기 제5 트랜지스터의 게이트 전극을 형성하기 위해 사용되며,
    상기 제2 활성화 신호선의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되고, 제2 활성화 신호선의 상기 베이스 기판 상의 정투영은 상기 제3 활성부의 상기 베이스 기판 상의 정투영을 커버하며, 상기 제2 활성화 신호선의 일부 구조는 상기 제3 트랜지스터의 게이트 전극을 형성하기 위해 사용되며,
    상기 제8 도전부는 상기 제1 활성화 신호선에 연결되고, 상기 제8 도전부의 상기 베이스 기판 상의 정투영은 상기 제8 활성부의 상기 베이스 기판 상의 정투영을 커버하며, 상기 제8 도전부는 상기 제8 트랜지스터의 게이트 전극을 형성하기 위해 사용되는
    표시 패널.
  21. 제20항에 있어서,
    상기 활성층은
    상기 제8 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결된 제12 활성부; 및
    상기 제3 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결된 제13 활성부; 를 더 포함하고,
    상기 제3 도전층은
    상기 베이스 기판 상의 정투영이 상기 제1 방향을 따라 연장되고 비아를 통해 상기 제13 활성부에 연결되는 기준 전압선을 더 포함하고,
    상기 표시 패널은
    상기 제3 도전층의 상기 베이스 기판으로부터 떨어진 일측에 위치하며 상기 전원선을 포함하는 제4 도전층을 더 포함하고,
    상기 전원선의 상기 베이스 기판 상의 정투영은 제2 방향을 따라 연장되고, 상기 제1 방향과 제2 방향은 서로 교차되며, 상기 전원선은 비아를 통해 상기 제12 활성부에 연결되는
    표시 패널.
  22. 제21항에 있어서,
    상기 화소 구동 회로는 제2 트랜지스터 및 제4 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며, 게이트 전극은 제1 게이트선에 연결되며,
    상기 제4 트랜지스터의 제1 전극은 데이터선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제1 전극에 연결되며, 게이트 전극은 상기 제1 게이트선에 연결되며,
    상기 화소 구동 회로는 복수개이고, 복수의 상기 화소 구동 회로는 상기 제1 방향으로 이격되는 제1 화소 구동 회로 및 제2 화소 구동 회로를 포함하며,
    상기 제1 도전층은 제4 도전부를 더 포함하고,
    상기 제4 도전부의 일부 구조는 상기 제1 화소 구동 회로에서 제2 트랜지스터의 게이트 전극을 형성하기 위해 사용되며, 상기 제4 도전부의 다른 부분 구조는 상기 제2 화소 구동 회로에서 제4 트랜지스터의 게이트 전극을 형성하기 위해 사용되며,
    상기 제4 도전부는 복수개이고, 복수의 상기 제4 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향으로 이격되며,
    상기 제3 도전층은 상기 제1 게이트선을 더 포함하고,
    상기 제1 게이트선의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되며, 상기 제1 게이트선은 비아를 통해 상기 제1 방향으로 이격되는 복수의 상기 제4 도전부에 각각 연결되며,
    상기 제3 도전층의 시트 저항은 상기 제1 도전층의 시트 저항보다 작은
    표시 패널.
  23. 제21항에 있어서,
    상기 화소 구동 회로는 제4 트랜지스터를 더 포함하고,
    상기 제4 트랜지스터의 제1 전극은 데이터선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제1 전극에 연결되며,
    상기 활성층은 상기 제10 도전부에 연결되는 제14 활성부를 더 포함하며,
    상기 제2 도전층은 상기 제11 도전부에 연결되는 제12 도전부를 더 포함하며,
    상기 제12 도전부의 상기 베이스 기판 상의 정투영은 상기 제2 방향을 따라 연장되고, 상기 제12 도전부의 상기 베이스 기판 상의 정투영은 상기 제14 활성부의 상기 베이스 기판 상의 정투영과 상기 데이터선의 상기 베이스 기판 상의 정투영 사이에 적어도 부분적으로 위치하는
    표시 패널.
  24. 제23항에 있어서,
    상기 화소 구동 회로는 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며,
    상기 화소 구동 회로는 복수개이고, 복수의 상기 화소 구동 회로는 상기 제1 방향으로 이격되는 제1 화소 구동 회로 및 제2 화소 구동 회로를 포함하며,
    상기 제1 도전층은 제4 도전부를 더 포함하고,
    상기 제4 도전부의 일부 구조는 상기 제1 화소 구동 회로에서 제2 트랜지스터의 게이트 전극을 형성하기 위해 사용되며, 상기 제4 도전부의 다른 부분 구조는 상기 제2 화소 구동 회로에서 제4 트랜지스터의 게이트 전극을 형성하기 위해 사용되며,
    상기 제4 도전부는 복수개이고, 복수의 상기 제4 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향으로 이격되며,
    상기 제12 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향으로 인접하는 2개의 상기 제4 도전부의 상기 베이스 기판 상의 정투영 사이에 위치하는
    표시 패널.
  25. 제21항에 있어서,
    상기 활성층은 상기 제10 도전부에 연결되는 제14 활성부를 더 포함하고,
    상기 전원선의 상기 베이스 기판 상의 정투영은 상기 제14 활성부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되는
    표시 패널.
  26. 제21항에 있어서,
    상기 활성층은 제14 활성부를 더 포함하고,
    상기 제3 도전층은 제2 연결부를 더 포함하고, 상기 제2 연결부는 비아를 통해 상기 제10 도전부 및 상기 제14 활성부에 각각 연결되며, 상기 전원선의 상기 베이스 기판 상의 정투영은 상기 제2 연결부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되는
    표시 패널.
  27. 제21항에 있어서,
    상기 표시 패널은 발광부를 더 포함하고, 상기 화소 구동 회로는 상기 발광부의 제1 전극에 연결되며, 상기 화소 구동 회로는 제1 트랜지스터 및 제7 트랜지스터를 더 포함하며,
    상기 제1 트랜지스터의 제1 전극은 제1 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되며,
    상기 제7 트랜지스터의 제1 전극은 제2 초기 신호선에 연결되고, 제2 전극은 상기 발광부의 제1 전극에 연결되며,
    상기 활성층은
    상기 제1 트랜지스터의 채널 영역을 형성하는 데 사용되는 제1 활성부;
    상기 제7 트랜지스터의 채널 영역을 형성하는 데 사용되는 제7 활성부;
    상기 제1 활성부의 상기 제10 활성부로부터 떨어진 일단에 연결되는 제1 초기 신호선; 및
    상기 제7 활성부의 상기 제10 활성부로부터 떨어진 일단에 연결되는 제2 초기 신호선;을 더 포함하는
    표시 패널.
  28. 제21항에 있어서,
    상기 화소 구동 회로는 제1 트랜지스터를 더 포함하고, 상기 제1 트랜지스터의 제1 전극은 제1 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되며, 게이트 전극은 리셋 라인에 연결되며,
    상기 제1 도전층은 복수의 제1 도전부를 더 포함하고, 복수의 상기 제1 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향으로 이격되며, 상기 제1 도전부의 일부 구조는 상기 제1 트랜지스터의 게이트 전극을 형성하는데 사용되며,
    상기 제3 도전층은 상기 리셋 라인을 더 포함하고, 상기 리셋 라인의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되며, 상기 리셋 라인은 비아를 통해 상기 제1 방향으로 분포되는 복수의 상기 제1 도전부에 각각 연결되며,
    상기 제3 도전층의 시트 저항은 상기 제1 도전층의 시트 저항보다 작은
    표시 패널.
  29. 제21항에 있어서,
    상기 화소 구동 회로는 제4 트랜지스터 및 제9 트랜지스터를 더 포함하고,
    상기 제4 트랜지스터의 제1 전극은 데이터선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제1 전극에 연결되며, 게이트 전극은 제1 게이트선에 연결되며,
    상기 제9 트랜지스터의 제1 전극은 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되며, 게이트 전극은 상기 제1 게이트선에 연결되며,
    상기 제1 도전층은 복수의 제9 도전부를 더 포함하고,
    복수의 상기 제9 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향으로 이격되며, 상기 제9 도전부의 일부 구조는 상기 제4 트랜지스터의 게이트 전극을 형성하기 위해 사용되며, 상기 제9 도전부의 다른 부분 구조는 동일한 화소 구동 회로에서 상기 제9 트랜지스터의 게이트 전극을 형성하기 위해 사용되며,
    상기 제3 도전층은 상기 제1 게이트선을 더 포함하고,
    상기 제1 게이트선의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되며, 상기 제1 게이트선은 비아를 통해 상기 제1 방향으로 분포되는 복수의 상기 제9 도전부에 각각 연결되며,
    상기 제3 도전층의 시트 저항은 상기 제1 도전층의 시트 저항보다 작은
    표시 패널.
  30. 제29항에 있어서,
    상기 화소 구동 회로는 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며, 게이트 전극은 제2 게이트선에 연결되며,
    상기 제1 도전층은 복수의 제2 도전부를 더 포함하고,
    복수의 상기 제2 도전부의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 이격되며, 상기 제2 도전부는 상기 제2 트랜지스터의 게이트 전극을 형성하는데 사용되며,
    상기 제3 도전층은 상기 제2 게이트선을 더 포함하고,
    상기 제2 게이트선의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되며, 상기 제2 게이트선은 비아를 통해 상기 제1 방향으로 분포되는 복수의 상기 제2 도전부에 각각 연결되는
    표시 패널.
  31. 제29항에 있어서,
    상기 화소 구동 회로는 제2 커패시터를 더 포함하고,
    상기 제2 커패시터의 제1 전극은 상기 제5 트랜지스터의 제2 전극에 연결되고, 상기 제2 커패시터의 제2 전극은 상기 구동 트랜지스터의 제1 전극에 연결되며,
    상기 활성층은
    상기 제5 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결된 제16 활성부 - 상기 제16 활성부는 상기 제2 커패시터의 제2 전극을 형성하기 위해 사용됨 - 를 더 포함하고,
    상기 제2 도전층은
    상기 제11 도전부에 연결된 제14 도전부 -상기 제14 도전부의 상기 베이스 기판 상의 정투영은 상기 제16 활성부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되고, 상기 제14 도전부는 상기 제2 커패시터의 제1 전극을 형성하기 위해 사용됨 - 를 더 포함하는
    표시 패널.
  32. 제20항에 있어서,
    상기 활성층은
    상기 제8 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결된 제12 활성부; 및
    상기 제3 활성부의 상기 제11 활성부로부터 떨어진 일단에 연결된 제13 활성부; 를 포함하고,
    상기 제3 도전층은 전원선을 더 포함하고, 상기 전원선의 상기 베이스 기판 상의 정투영은 제2 방향을 따라 연장되며, 상기 제2 방향은 상기 제1 방향과 교차되며, 상기 전원선은 비아를 통해 상기 제12 활성부에 연결되며,
    상기 표시 패널은
    상기 제3 도전층의 상기 베이스 기판으로부터 떨어진 일측에 위치하며 상기 기준 전압선을 포함하는 제4 도전층 - 상기 기준 전압선은 비아를 통해 상기 제13 활성부에 연결됨 - 을 더 포함하는
    표시 패널.
  33. 제32항에 있어서,
    상기 화소 구동 회로는 제1 트랜지스터를 더 포함하고, 상기 제1 트랜지스터의 제1 전극은 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되며,
    상기 활성층은
    상기 제1 트랜지스터의 제1채널 영역을 형성하는 데 사용되는 제1 서브 활성부;
    상기 제1 트랜지스터의 제2 채널 영역을 형성하는 데 사용되는 제2 서브 활성부; 및
    상기 제1 서브 활성부와 제2서브 활성부 사이에 연결되는 제3 서브 활성부; 를 더 포함하며,
    상기 전원선의 상기 베이스 기판 상의 정투영은 상기 제3 서브 활성부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되는
    표시 패널.
  34. 제32항에 있어서,
    상기 화소 구동 회로는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며,
    상기 활성층은
    상기 제2 트랜지스터의 채널 영역을 형성하는 데 사용되는 제4 서브 활성부;
    상기 제2 트랜지스터의 채널 영역을 형성하는 데 사용되는 제5 서브 활성부; 및
    상기 제4 서브 활성부와 상기 제5 서브 활성부 사이에 연결되는 제6 서브 활성부; 를 더 포함하며,
    상기 제4 도전층은 상기 기준 전압선에 연결되는 제17 도전부를 더 포함하며,
    상기 표시 패널은 상기 제1 방향으로 인접하게 배치되는 제1 화소 구동 회로 및 제2 화소 구동 회로를 포함하며,
    여기서, 상기 제1 화소 구동 회로에서 제17 도전부의 상기 베이스 기판 상의 정투영은 상기 제2 화소 구동 회로에서 제6 서브 활성부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되는
    표시 패널.
  35. 제20항에 있어서,
    상기 표시 패널은 발광부를 더 포함하고, 상기 화소 구동 회로는 상기 발광부의 제1 전극에 연결되고, 상기 화소 구동 회로는 제1 트랜지스터 및 제7 트랜지스터를 더 포함하며,
    상기 제1 트랜지스터의 제1 전극은 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되며, 상기 제7 트랜지스터의 제1 전극은 상기 초기 신호선에 연결되고, 제2 전극은 상기 발광부의 제1 전극에 연결되며,
    상기 화소 구동 회로는 복수개이고, 복수의 상기 화소 구동 회로는 제2 방향으로 인접한 제3 화소 구동 회로 및 제4 화소 구동 회로를 포함하며, 상기 제1 방향과 상기 제2 방향은 서로 교차되며,
    상기 활성층은
    상기 제1 트랜지스터의 채널 영역을 형성하는 데 사용되는 제1 활성부;
    상기 제7 트랜지스터의 채널 영역을 형성하는 데 사용되는 제7 활성부; 및
    상기 제3 화소 구동 회로에서의 제1 활성부와 상기 제4 화소 구동 회로에서의 제7 활성부 사이에 연결되는 제15 활성부; 를 더 포함하고,
    상기 표시 패널은 제4 도전층을 더 포함하고, 상기 제4 도전층은 상기 초기 신호선을 포함하며, 상기 초기 신호선의 상기 베이스 기판 상의 정투영은 상기 제2 방향을 따라 연장되며, 상기 초기 신호선은 비아를 통해 상기 제15 활성부에 연결되는
    표시 패널.
  36. 제35항에 있어서,
    상기 활성층은 상기 제10 도전부에 연결되는 제14 활성부를 더 포함하고,
    상기 초기 신호선은 제1 서브 초기 신호선을 포함하고, 상기 제1 서브 초기 신호선의 상기 베이스 기판 상의 정투영은 상기 제14 활성부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되는
    표시 패널.
  37. 제35항에 있어서,
    상기 활성층은 제14 활성부를 더 포함하고,
    상기 제3 도전층은 제2 연결부를 더 포함하고, 상기 제2 연결부는 비아를 통해 상기 제10 도전부 및 상기 제14 활성부에 각각 연결되며,
    상기 초기 신호선은 제1 서브 초기 신호선을 포함하고, 상기 제1 서브 초기 신호선의 상기 베이스 기판 상의 정투영은 상기 제2 연결부의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되는
    표시 패널.
  38. 제36항 또는 제37항에 있어서,
    상기 초기 신호선은 제2 서브 초기 신호선을 더 포함하고, 상기 제2 서브 초기 신호선은 상기 제1 서브 초기 신호선에 연결되며,
    상기 제2 서브 초기 신호선의 상기 베이스 기판 상의 정투영은 상기 전원선의 상기 베이스 기판 상의 정투영과 적어도 부분적으로 중첩되는
    표시 패널.
  39. 제35항에 있어서,
    상기 화소 구동 회로는 제1 트랜지스터 및 제4 트랜지스터를 더 포함하고,
    상기 제1 트랜지스터의 제1 전극은 초기 신호선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 연결되고, 게이트 전극은 리셋 신호선에 연결되며, 상기 제4 트랜지스터의 제1 전극은 데이터선에 연결되고, 제2 전극은 상기 구동 트랜지스터의 제1 전극에 연결되며,
    상기 활성층은 상기 제10 도전부에 연결되는 제14 활성부를 더 포함하며,
    상기 제2 도전층은
    상기 베이스 기판 상의 정투영이 상기 제1 방향을 따라 연장되는 상기 리셋 신호선; 및
    상기 리셋 신호선에 연결되는 제13 도전부; 를 더 포함하고,
    상기 제13 도전부의 상기 베이스 기판 상의 정투영은 상기 제14 활성부의 상기 베이스 기판 상의 정투영과 상기 데이터선의 상기 베이스 기판 상의 정투영 사이에 위치하는
    표시 패널.
  40. 제35항에 있어서,
    상기 제15 활성부는 복수개이고,
    상기 활성층은 활성 라인을 더 포함하고, 상기 활성 라인의 상기 베이스 기판 상의 정투영은 상기 제1 방향을 따라 연장되고, 상기 활성 라인은 상기 제1 방향으로 분포되는 복수의 상기 제15 활성부에 연결되는
    표시 패널.
KR1020237018810A 2021-06-25 2021-06-25 화소 구동 회로, 화소 구동 회로의 구동 방법 및 표시 패널 KR20240024766A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/102363 WO2022267001A1 (zh) 2021-06-25 2021-06-25 像素驱动电路及其驱动方法、显示面板

Publications (1)

Publication Number Publication Date
KR20240024766A true KR20240024766A (ko) 2024-02-26

Family

ID=84544004

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237018810A KR20240024766A (ko) 2021-06-25 2021-06-25 화소 구동 회로, 화소 구동 회로의 구동 방법 및 표시 패널

Country Status (4)

Country Link
EP (1) EP4207162A4 (ko)
KR (1) KR20240024766A (ko)
CN (1) CN115769297A (ko)
WO (1) WO2022267001A1 (ko)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101982074B1 (ko) * 2012-10-08 2019-08-29 삼성디스플레이 주식회사 유기 발광 표시 장치
CN103354077B (zh) * 2013-05-31 2017-02-08 上海和辉光电有限公司 一种像素驱动电路及显示面板
KR102240760B1 (ko) * 2014-09-15 2021-04-15 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102289838B1 (ko) * 2015-04-28 2021-08-13 삼성디스플레이 주식회사 유기 발광 표시 장치
CN105405397A (zh) * 2015-10-14 2016-03-16 上海天马有机发光显示技术有限公司 一种像素电路及其驱动方法、一种有机发光显示装置
US10204561B2 (en) * 2017-07-06 2019-02-12 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Amoled pixel driving circuit and pixel driving method
CN109754757B (zh) * 2019-03-28 2020-11-06 京东方科技集团股份有限公司 像素驱动电路、显示装置及像素驱动方法
CN110010071B (zh) * 2019-04-18 2021-03-23 京东方科技集团股份有限公司 像素补偿电路、其驱动方法、显示面板及显示装置
CN111276102B (zh) * 2020-03-25 2021-03-09 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示装置
CN111128080B (zh) * 2020-03-30 2020-08-04 京东方科技集团股份有限公司 显示基板及显示装置
CN111681549B (zh) * 2020-06-16 2022-03-18 昆山国显光电有限公司 阵列基板和显示面板
CN111833815B (zh) * 2020-07-31 2022-05-31 合肥京东方卓印科技有限公司 像素驱动电路及方法、显示面板及驱动方法
CN112397565B (zh) * 2020-12-09 2022-08-05 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
CN112735314B (zh) * 2020-12-30 2023-01-13 合肥维信诺科技有限公司 像素电路及其驱动方法、显示面板和显示装置
CN112885884B (zh) * 2021-01-29 2023-06-27 鄂尔多斯市源盛光电有限责任公司 显示面板及其制造方法、显示装置

Also Published As

Publication number Publication date
CN115769297A (zh) 2023-03-07
EP4207162A4 (en) 2023-08-23
WO2022267001A1 (zh) 2022-12-29
EP4207162A1 (en) 2023-07-05

Similar Documents

Publication Publication Date Title
US10417960B2 (en) Organic electroluminescent display panel and display device
CN106875893B (zh) 像素电路和具有该像素电路的显示装置
US11538404B2 (en) Pixel driving structure and display panel
US20160358546A1 (en) Pixel compensating circuits, related display apparatus and method for driving the same
EP4082002A1 (en) Electronic display with in-pixel compensation and oxide drive transistors
KR20200064230A (ko) 유기 발광 표시 장치
CN113224123A (zh) 显示面板、显示装置
CN111292687A (zh) 像素驱动电路、像素结构及显示面板
CN113035133A (zh) 像素驱动电路、像素驱动电路的驱动方法和显示面板
CN114495835A (zh) 像素驱动电路及其驱动方法、显示面板、显示装置
WO2019227989A1 (zh) 像素驱动电路及方法、显示装置
WO2020177258A1 (zh) 像素驱动电路及显示面板
US20190288055A1 (en) Display device
KR20240024766A (ko) 화소 구동 회로, 화소 구동 회로의 구동 방법 및 표시 패널
CN112837653A (zh) 像素驱动电路、显示面板
CN113517322A (zh) 显示面板、显示装置
CN115176304A (zh) 像素驱动电路及其驱动方法、显示面板
WO2020177253A1 (zh) 像素驱动电路及显示面板
EP4131413A1 (en) Display panel and display apparatus
US20220352278A1 (en) Array substrate and display device
WO2023193207A1 (zh) 显示面板、显示装置
CN114333699B (zh) 像素驱动电路及显示基板
US11810508B2 (en) Display panel and display device
CN114038427B (zh) 显示面板
WO2023274230A1 (zh) 像素电路、显示面板