KR20240023269A - 표시 장치 - Google Patents

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KR20240023269A
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transistor
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wiring
wire
bias
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KR1020220100627A
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안진성
김성호
김용재
박윤환
신윤지
정석우
최현욱
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 데이터 배선들과, 제1 더미 배선들과, 제2 더미 배선들을 포함한다. 상기 데이터 배선들은 미들 영역에 배치되고 제1 데이터 공급 배선과 연결되는 제1 데이터 배선, 제1 사이드 영역에 배치되고 제2 데이터 공급 배선과 연결되는 제2 데이터 배선, 및 상기 제1 사이드 영역과 상기 비표시 영역 사이의 제2 사이드 영역에 배치되는 제3 데이터 배선을 포함한다. 상기 제1 더미 배선들은 상기 제1 사이드 영역에 배치되며 상기 제2 데이터 배선의 일부와 이웃하고 제3 데이터 공급 배선과 연결되는 제1 데이터 우회 배선, 및 상기 제1 데이터 우회 배선을 제외한 나머지인 보조 배선들을 포함한다. 상기 제2 더미 배선들은 상기 제1 데이터 우회 배선과 상기 제3 데이터 배선 사이를 연결하는 제2 데이터 우회 배선, 및 상기 제2 데이터 우회 배선을 제외한 나머지인 부가 배선들을 포함한다. 상기 보조 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결되는 제2 전원 보조 배선, 및 상기 바이어스 공급 배선과 전기적으로 연결되는 바이어스 보조 배선을 포함한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시장치는 영상 표시를 위한 광을 방출하는 표시 패널과, 표시 패널의 구동을 위한 신호 또는 전원을 공급하는 구동부를 포함할 수 있다.
표시 장치는 적어도 일면에서 영상을 표시할 수 있다. 표시 장치의 표시면은 영상 표시를 위한 각각의 광을 방출하는 복수의 발광 영역이 배열되는 표시 영역과, 표시영역의 주변인 비표시 영역을 포함할 수 있다.
표시 장치는 복수의 발광 영역들에 각각의 데이터 신호를 전달하는 데이터 배선들과, 데이터 배선들에 데이터 신호를 공급하는 표시 구동 회로를 포함할 수 있다.
한편, 데이터 배선들과 표시 구동 회로 사이를 연결하는 데이터 공급 배선들은 비표시 영역에 배치된다. 이에 따라, 해상도의 개선을 위해 데이터 배선들이 많아지면, 증가된 데이터 공급 배선들의 배치에 할당되는 너비가 커지므로, 비표시 영역의 너비가 커질 수 있다.
이 경우, 표시면 중 표시 영역의 비율이 작아지므로, 표시 장치의 표시 품질이 저하될 수 있다. 즉, 표시면 중 표시 영역의 비율은 해상도와 트레이드 오프 관계일 수 있다.
본 발명이 해결하고자 하는 과제는 해상도에 영향을 미치지 않으면서도 비표시 영역의 너비를 감소시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 복수의 발광 영역들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함한 메인 영역, 및 상기 메인 영역의 일측에서 돌출되는 서브 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 복수의 발광 영역들에 각각 대응되는 복수의 화소 구동부들과, 상기 복수의 화소 구동부들에 데이터 신호를 전달하는 데이터 배선들과, 상기 데이터 배선들과 동일한 방향으로 연장되고 상기 데이터 배선들과 각각 이웃하는 제1 더미 배선들과, 상기 데이터 배선들과 교차하는 제1 방향으로 연장되는 제2 더미 배선들을 포함한 회로 어레이층, 및 상기 회로 어레이층 상에 배치되고 상기 복수의 발광 영역들에 각각 대응하는 복수의 발광 소자들을 포함한 발광 어레이층을 포함한다. 상기 표시 영역은 상기 데이터 배선들의 연장 방향인 제2 방향에서 상기 서브 영역과 인접한 미들 영역, 상기 제1 방향에서 상기 미들 영역과 접하는 제1 사이드 영역, 및 상기 제1 사이드 영역과 상기 비표시 영역 사이인 제2 사이드 영역을 포함한다. 상기 데이터 배선들은 상기 미들 영역에 배치되는 제1 데이터 배선, 상기 제1 사이드 영역에 배치되는 제2 데이터 배선, 및 상기 제2 사이드 영역에 배치되는 제3 데이터 배선을 포함한다. 상기 제1 더미 배선들은 상기 제1 사이드 영역에 배치되며 상기 제2 데이터 배선의 일부와 이웃하는 제1 데이터 우회 배선, 및 상기 제1 데이터 우회 배선을 제외한 나머지인 보조 배선들을 포함한다. 상기 제2 더미 배선들은 상기 제1 사이드 영역 및 상기 제2 사이드 영역에 배치되고 상기 제1 데이터 우회 배선과 상기 제3 데이터 배선 사이를 연결하는 제2 데이터 우회 배선, 및 상기 제2 데이터 우회 배선을 제외한 나머지인 부가 배선들을 포함한다. 상기 보조 배선들은 소정의 바이어스 전원이 인가되는 바이어스 보조 배선, 및 상기 발광 소자들의 구동을 위한 소정의 제1 전원과 제2 전원 중 상기 제2 전원이 인가되는 제2 전원 보조 배선을 포함한다.
상기 제2 전원 보조 배선과 상기 바이어스 보조 배선은 상기 제1 방향에서 적어도 한 개씩 교번하여 배치될 수 있다.
상기 제1 사이드 영역에서, 상기 제1 데이터 우회 배선의 상기 제2 방향의 일측에 나란하게 이격되는 하나의 보조 배선은 상기 제2 데이터 배선의 다른 일부와 이웃할 수 있다.
상기 회로 어레이층은 상기 표시 영역에 배치되고 상기 제1 방향으로 연장되며 상기 제1 전원이 인가되는 제1 전원 부가 배선들을 더 포함할 수 있다. 상기 제1 전원 부가 배선들은 상기 제2 더미 배선들과 교번하여 배치될 수 있다.
상기 제2 데이터 우회 배선은 상기 제1 전원 부가 배선들과 각각 이웃하고, 상기 제1 전원 부가 배선들 중 하나의 제1 전원 부가 배선은 상기 제2 데이터 우회 배선, 및 상기 제2 데이터 우회 배선의 상기 제1 방향의 양측에 각각 나란하게 이격된 두 개의 부가 배선들과 이웃할 수 있다.
상기 부가 배선들은 상기 바이어스 전원이 인가되는 바이어스 부가 배선, 및 상기 제2 전원이 인가되는 제2 전원 부가 배선을 포함할 수 있다.
상기 회로 어레이층은 상기 서브 영역에 배치된 표시 구동 회로와 상기 데이터 배선들 사이를 각각 전기적으로 연결하는 데이터 공급 배선들을 더 포함할 수 있다. 상기 데이터 공급 배선들은 상기 미들 영역을 향하는 제1 데이터 공급 배선, 및 상기 제1 사이드 영역을 향하는 제2 데이터 공급 배선과 제3 데이터 공급 배선을 포함할 수 있다. 상기 제1 데이터 배선은 상기 제1 데이터 공급 배선과 전기적으로 연결되고, 상기 제2 데이터 배선은 상기 제2 데이터 공급 배선과 전기적으로 연결되며, 상기 제1 데이터 우회 배선은 상기 제3 데이터 공급 배선과 전기적으로 연결될 수 있다. 상기 제3 데이터 배선은 상기 제1 데이터 우회 배선 및 상기 제2 데이터 우회 배선을 통해 상기 제3 데이터 공급 배선과 전기적으로 연결될 수 있다.
상기 회로 어레이층은 상기 서브 영역에서 상기 비표시 영역으로 연장되고 상기 바이어스 전원을 전달하는 바이어스 공급 배선, 상기 서브 영역에서 상기 비표시 영역으로 연장되고 상기 제1 전원을 전달하는 제1 전원 공급 배선, 및 상기 서브 영역에서 상기 비표시 영역으로 연장되고 상기 제2 전원을 전달하는 제2 전원 공급 배선을 더 포함할 수 있다. 상기 바이어스 보조 배선과 상기 바이어스 부가 배선은 상기 바이어스 공급 배선과 전기적으로 연결될 수 있다. 상기 제1 전원 부가 배선들은 상기 제1 전원 공급 배선과 전기적으로 연결될 수 있다. 상기 제2 전원 보조 배선과 상기 제2 전원 부가 배선은 상기 제2 전원 공급 배선과 전기적으로 연결될 수 있다.
상기 회로 어레이층은 상기 기판 상의 반도체층, 상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층, 상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층, 상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층, 상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층, 및 상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층을 포함하는 구조로 마련될 수 있다.
상기 데이터 배선들과 상기 제1 더미 배선들은 상기 제5 도전층으로 이루어질 수 있다. 상기 제2 더미 배선들과 상기 제1 전원 부가 배선들은 상기 제4 도전층으로 이루어질 수 있다. 상기 제2 전원 보조 배선은 상기 제2 평탄화층을 관통하는 제1 더미 콘택홀을 통해 상기 제2 전원 부가 배선과 전기적으로 연결될 수 있다.
상기 회로 어레이층은 상기 제2 도전층으로 이루어지고 상기 바이어스 공급 배선과 상기 복수의 화소 구동부들 사이를 전기적으로 연결하며 상기 제1 방향으로 연장되는 바이어스 배선을 더 포함할 수 있다. 상기 바이어스 배선은 상기 층간 절연층을 관통하는 제1 바이어스 연결홀을 통해 상기 제3 도전층으로 이루어진 바이어스 연결 전극과 전기적으로 연결될 수 있다. 상기 제2 더미 배선들 중 일부인 상기 바이어스 부가 배선은 상기 제1 평탄화층을 관통하는 제2 바이어스 연결홀을 통해 상기 바이어스 연결 전극과 전기적으로 연결될 수 있다. 상기 바이어스 보조 배선은 상기 제2 평탄화층을 관통하는 제2 더미 콘택홀을 통해 상기 바이어스 부가 배선과 전기적으로 연결될 수 있다.
상기 회로 어레이층은 상기 복수의 화소 구동부들과 상기 제1 전원 공급 배선 사이를 전기적으로 연결하는 제1 전원 배선을 더 포함할 수 있다. 상기 제1 전원 배선은 상기 제2 도전층으로 이루어지고 상기 제1 방향으로 연장되는 제1 전원 서브 배선, 및 상기 제3 도전층으로 이루어지고 상기 제2 방향으로 연장되며 상기 제1 전원 서브 배선 및 상기 제1 전원 부가 배선과 전기적으로 연결되는 제1 전원 메인 배선을 포함할 수 있다.
상기 회로 어레이층은 상기 복수의 화소 구동부들에 스캔 기입 신호를 전달하는 스캔 기입 배선, 상기 복수의 화소 구동부들에 스캔 초기화 신호를 전달하는 스캔 초기화 배선, 상기 복수의 화소 구동부들에 발광 제어 신호를 전달하는 발광 제어 배선, 상기 복수의 화소 구동부들에 바이어스 제어 신호를 전달하는 바이어스 제어 배선, 상기 복수의 화소 구동부들에 제1 초기화 전압을 전달하는 게이트 초기화 전압 배선, 및 상기 복수의 화소 구동부들에 제2 초기화 전압을 전달하는 애노드 초기화 전압 배선을 더 포함할 수 있다. 상기 복수의 발광 소자들의 애노드 전극은 상기 복수의 화소 구동부들에 각각 연결될 수 있다. 상기 복수의 발광 소자들의 캐소드 전극은 상기 제2 전원 공급 배선과 전기적으로 연결될 수 있다. 상기 복수의 화소 구동부들 중 하나의 화소 구동부는 상기 데이터 배선들 중 하나의 데이터 배선에 의한 데이터 신호에 기초하여 상기 발광 소자의 구동을 위한 구동 전류를 생성하는 제1 트랜지스터, 상기 하나의 데이터 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 스캔 기입 신호에 기초하여 상기 하나의 데이터 배선에 의한 데이터 신호를 상기 제1 트랜지스터의 제1 전극에 전달하는 제2 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이에 배치되고, 상기 스캔 제어 신호에 기초하여 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이를 연결하는 제3 트랜지스터, 상기 게이트 초기화 전압 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되고, 상기 스캔 초기화 신호에 기초하여 상기 제1 트랜지스터의 게이트 전극에 상기 제1 초기화 전압을 전달하는 제4 트랜지스터, 상기 제1 전원 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 발광 제어 신호에 기초하여 상기 제1 트랜지스터의 제1 전극에 상기 제1 전원을 전달하는 제5 트랜지스터, 상기 발광 소자들 중 하나의 발광 소자의 애노드 전극과 상기 제1 트랜지스터의 제2 전극 사이에 배치되고, 상기 발광 제어 신호에 기초하여 상기 제1 트랜지스터의 제2 전극과 상기 하나의 발광 소자의 애노드 전극 사이를 연결하는 제6 트랜지스터, 상기 애노드 초기화 전압 배선과 상기 제6 트랜지스터의 제2 전극 사이에 배치되고, 상기 바이어스 제어 신호에 기초하여 상기 제6 트랜지스터의 제2 전극에 상기 제2 초기화 전압을 전달하는 제7 트랜지스터, 및 상기 바이어스 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 바이어스 제어 신호에 기초하여 상기 제1 트랜지스터의 제1 전극에 상기 바이어스 전압을 전달하는 제8 트랜지스터를 포함할 수 있다.
상기 스캔 기입 배선, 상기 스캔 제어 배선, 상기 스캔 초기화 배선, 상기 발광 제어 배선 및 상기 바이어스 제어 배선 각각은 상기 제1 방향으로 연장되고 상기 제1 도전층으로 이루어질 수 있다. 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터 및 상기 제8 트랜지스터 각각의 채널과 제1 전극과 제2 전극은 상기 반도체층으로 이루어질 수 있다. 상기 제1 트랜지스터의 게이트 전극은 상기 제1 도전층으로 이루어질 수 있다. 상기 제2 트랜지스터의 게이트 전극 및 상기 제3 트랜지스터의 게이트 전극은 상기 스캔 기입 배선의 서로 다른 일부로 각각 이루어질 수 있다. 상기 제4 트랜지스터의 게이트 전극은 상기 스캔 초기화 배선의 일부로 이루어질 수 있다. 상기 제5 트랜지스터의 게이트 전극 및 상기 제6 트랜지스터의 게이트 전극은 상기 발광 제어 배선의 서로 다른 일부로 각각 이루어질 수 있다. 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극은 상기 바이어스 제어 배선의 서로 다른 일부로 각각 이루어질 수 있다.
일 실시예에 따른 표시 장치는 복수의 발광 영역들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함한 메인 영역, 및 상기 메인 영역의 일측에서 돌출되는 서브 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 복수의 발광 영역들에 각각 대응되는 복수의 화소 구동부들과, 상기 복수의 화소 구동부들에 데이터 신호를 전달하는 데이터 배선들과, 상기 데이터 배선들과 동일한 방향으로 연장되고 상기 데이터 배선들과 각각 이웃하는 제1 더미 배선들과, 상기 데이터 배선들의 연장 방향과 교차하는 제1 방향으로 연장되는 제2 더미 배선들을 포함한 회로 어레이층, 및 상기 회로 어레이층 상에 배치되고 상기 복수의 발광 영역들에 각각 대응하는 복수의 발광 소자들을 포함한 발광 어레이층을 포함한다. 상기 회로 어레이층은 상기 서브 영역에서 상기 비표시 영역으로 연장되고 소정의 바이어스 전원을 전달하는 바이어스 공급 배선, 상기 서브 영역에서 상기 비표시 영역으로 연장되고 상기 발광 소자들의 구동을 위한 소정의 제1 전원과 제2 전원을 각각 전달하는 제1 전원 공급 배선과 제2 전원 공급 배선, 및 상기 서브 영역에 배치된 표시 구동 회로와 상기 데이터 배선들 사이를 각각 연결하는 데이터 공급 배선들을 더 포함한다. 상기 데이터 배선들은 상기 표시 영역 중 상기 제1 방향과 교차하는 제2 방향에서 상기 서브 영역과 인접한 미들 영역에 배치되고 상기 데이터 공급 배선들 중 제1 데이터 공급 배선과 연결되는 제1 데이터 배선, 상기 표시 영역 중 상기 제1 방향에서 상기 미들 영역과 접하는 제1 사이드 영역에 배치되고 상기 데이터 공급 배선들 중 제2 데이터 공급 배선과 연결되는 제2 데이터 배선, 및 상기 표시 영역 중 상기 제1 사이드 영역과 상기 비표시 영역 사이의 제2 사이드 영역에 배치되는 제3 데이터 배선을 포함한다. 상기 제1 더미 배선들은 상기 제2 데이터 배선의 일부와 이웃하고 상기 데이터 공급 배선들 중 제3 데이터 공급 배선과 연결되는 제1 데이터 우회 배선, 및 상기 제1 데이터 우회 배선을 제외한 나머지인 보조 배선들을 포함한다. 상기 제2 더미 배선들은 상기 제1 데이터 우회 배선과 상기 제3 데이터 배선 사이를 연결하는 제2 데이터 우회 배선, 및 상기 제2 데이터 우회 배선을 제외한 나머지인 부가 배선들을 포함한다. 상기 보조 배선들 중 일부의 보조 배선들과 상기 부가 배선들 중 일부의 부가 배선들은 상기 바이어스 공급 배선과 전기적으로 연결된다. 상기 보조 배선들 중 나머지 일부의 보조 배선들과 상기 부가 배선들 중 나머지 일부의 부가 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결된다.
상기 보조 배선들은 상기 제2 전원이 인가되는 제2 전원 보조 배선, 및 상기 바이어스 전원이 인가되는 바이어스 보조 배선을 포함할 수 있다.
상기 제2 전원 보조 배선과 상기 바이어스 보조 배선은 상기 제1 방향에서 적어도 한 개씩 교번하여 배치될 수 있다.
상기 부가 배선들은 상기 제2 전원이 인가되는 제2 전원 부가 배선, 및 상기 바이어스 전원이 인가되는 바이어스 부가 배선을 포함할 수 있다. 상기 제2 전원 부가 배선은 제1 더미 콘택홀을 통해 상기 제2 전원 보조 배선과 전기적으로 연결될 수 있다. 상기 바이어스 부가 배선은 제2 더미 콘택홀을 통해 상기 바이어스 보조 배선과 전기적으로 연결될 수 있다.
상기 회로 어레이층은 상기 표시 영역에 배치되고 상기 제1 방향으로 연장되며 상기 제1 전원 공급 배선과 전기적으로 연결되는 제1 전원 부가 배선들을 더 포함할 수 있다. 상기 제1 전원 부가 배선들은 상기 제2 더미 배선들과 교번하여 배치될 수 있다.
상기 회로 어레이층은 상기 기판 상의 반도체층, 상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층, 상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층, 상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층, 상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층, 및 상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층을 포함하는 구조로 마련될 수 있다. 상기 데이터 배선들과 상기 제1 더미 배선들은 상기 제5 도전층으로 이루어질 수 있다. 상기 제2 더미 배선들과 상기 제1 전원 부가 배선들은 상기 제4 도전층으로 이루어질 수 있다.
상기 회로 어레이층은 상기 제2 도전층으로 이루어지고 상기 바이어스 공급 배선과 상기 복수의 화소 구동부들 사이를 전기적으로 연결하며 상기 제1 방향으로 연장되는 바이어스 배선을 더 포함할 수 있다. 상기 바이어스 배선은 상기 층간 절연층을 관통하는 제1 바이어스 연결홀을 통해 상기 제3 도전층으로 이루어진 바이어스 연결 전극과 전기적으로 연결될 수 있다. 상기 제2 더미 배선들 중 일부인 상기 바이어스 부가 배선은 상기 제1 평탄화층을 관통하는 제2 바이어스 연결홀을 통해 상기 바이어스 연결 전극과 전기적으로 연결될 수 있다. 상기 제2 더미 콘택홀은 상기 제2 평탄화층을 관통할 수 있다.
상기 회로 어레이층은 상기 복수의 화소 구동부들과 상기 제1 전원 공급 배선 사이를 전기적으로 연결하는 제1 전원 배선, 상기 복수의 화소 구동부들에 스캔 기입 신호를 전달하는 스캔 기입 배선, 상기 복수의 화소 구동부들에 스캔 제어 신호를 전달하는 스캔 제어 배선, 상기 복수의 화소 구동부들에 스캔 초기화 신호를 전달하는 스캔 초기화 배선, 상기 복수의 화소 구동부들에 발광 제어 신호를 전달하는 발광 제어 배선, 상기 복수의 화소 구동부들에 바이어스 제어 신호를 전달하는 바이어스 제어 배선, 상기 복수의 화소 구동부들에 제1 초기화 전압을 전달하는 게이트 초기화 전압 배선, 및 상기 복수의 화소 구동부들에 제2 초기화 전압을 전달하는 애노드 초기화 전압 배선을 더 포함할 수 있다. 상기 복수의 발광 소자들의 애노드 전극은 상기 복수의 화소 구동부들에 각각 연결될 수 있다. 상기 복수의 발광 소자들의 캐소드 전극은 상기 제2 전원 공급 배선과 전기적으로 연결될 수 있다. 상기 복수의 화소 구동부들 중 하나의 화소 구동부는 상기 데이터 배선들 중 하나의 데이터 배선에 의한 데이터 신호에 기초하여 상기 발광 소자의 구동을 위한 구동 전류를 생성하는 제1 트랜지스터, 상기 하나의 데이터 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 스캔 기입 신호에 기초하여 상기 하나의 데이터 배선에 의한 데이터 신호를 상기 제1 트랜지스터의 제1 전극에 전달하는 제2 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이에 배치되고, 상기 스캔 제어 신호에 기초하여 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이를 연결하는 제3 트랜지스터, 상기 게이트 초기화 전압 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되고, 상기 스캔 초기화 신호에 기초하여 상기 제1 트랜지스터의 게이트 전극에 상기 제1 초기화 전압을 전달하는 제4 트랜지스터, 상기 제1 전원 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 발광 제어 신호에 기초하여 상기 제1 트랜지스터의 제1 전극에 상기 제1 전원을 전달하는 제5 트랜지스터, 상기 발광 소자들 중 하나의 발광 소자의 애노드 전극과 상기 제1 트랜지스터의 제2 전극 사이에 배치되고, 상기 발광 제어 신호에 기초하여 상기 제1 트랜지스터의 제2 전극과 상기 하나의 발광 소자의 애노드 전극 사이를 연결하는 제6 트랜지스터, 상기 애노드 초기화 전압 배선과 상기 제6 트랜지스터의 제2 전극 사이에 배치되고, 상기 바이어스 제어 신호에 기초하여 상기 제6 트랜지스터의 제2 전극에 상기 제2 초기화 전압을 전달하는 제7 트랜지스터, 및 상기 바이어스 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 바이어스 제어 신호에 기초하여 상기 제1 트랜지스터의 제1 전극에 상기 바이어스 전압을 전달하는 제8 트랜지스터를 포함할 수 있다.
상기 스캔 기입 배선, 상기 스캔 제어 배선, 상기 스캔 초기화 배선, 상기 발광 제어 배선 및 상기 바이어스 제어 배선 각각은 상기 제1 방향으로 연장되고 상기 제1 도전층으로 이루어질 수 있다. 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터 및 상기 제8 트랜지스터 각각의 채널과 제1 전극과 제2 전극은 상기 반도체층으로 이루어질 수 있다. 상기 제1 트랜지스터의 게이트 전극은 상기 제1 도전층으로 이루어질 수 있다. 상기 제2 트랜지스터의 게이트 전극 및 상기 제3 트랜지스터의 게이트 전극은 상기 스캔 기입 배선의 서로 다른 일부로 각각 이루어질 수 있다. 상기 제4 트랜지스터의 게이트 전극은 상기 스캔 초기화 배선의 일부로 이루어질 수 있다. 상기 제5 트랜지스터의 게이트 전극 및 상기 제6 트랜지스터의 게이트 전극은 상기 발광 제어 배선의 서로 다른 일부로 각각 이루어질 수 있다. 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극은 상기 바이어스 제어 배선의 서로 다른 일부로 각각 이루어질 수 있다. 상기 제1 전원 배선은 상기 제2 도전층으로 이루어지고 상기 제1 방향으로 연장되는 제1 전원 서브 배선, 및 상기 제3 도전층으로 이루어지고 상기 제2 방향으로 연장되며 상기 제1 전원 서브 배선 및 상기 제1 전원 부가 배선과 전기적으로 연결되는 제1 전원 메인 배선을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 복수의 발광 영역들에 각각 대응되는 복수의 화소 구동부들에 데이터 신호를 전달하는 데이터 배선들과, 데이터 배선들과 각각 이웃하는 제1 더미 배선들과, 제1 더미 배선들에 교차하는 방향으로 연장되는 제2 더미 배선들을 포함한 회로 어레이층을 포함한다. 회로 어레이층은 서브 영역에 배치된 표시 구동 회로와 데이터 배선들 사이를 각각 연결하는 데이터 공급 배선들을 더 포함한다.
데이터 배선들은 표시 영역 중 서브 영역과 인접한 미들 영역에 배치되고 제1 데이터 공급 배선과 연결되는 제1 데이터 배선, 표시 영역 중 미들 영역의 양측에 접하는 제1 사이드 영역에 배치되고 제2 데이터 공급 배선과 연결되는 제2 데이터 배선, 및 표시 영역 중 제1 사이드 영역과 비표시 영역 사이의 제2 사이드 영역에 배치되는 제3 데이터 배선을 포함한다.
제1 더미 배선들은 제2 데이터 배선의 일부와 이웃하고 제3 데이터 공급 배선과 연결되는 제1 데이터 우회 배선, 및 제1 데이터 우회 배선을 제외한 나머지인 보조 배선들을 포함한다. 그리고, 제2 더미 배선들은 제1 데이터 우회 배선과 제3 데이터 배선 사이를 연결하는 제2 데이터 우회 배선, 및 제2 데이터 우회 배선을 제외한 나머지인 부가 배선들을 포함한다.
보조 배선들 중 일부의 보조 배선들은 제2 전원이 인가되는 제2 전원 보조 배선이고, 다른 나머지 일부의 보조 배선들은 바이어스 전원이 인가되는 바이어스 보조 배선이다.
그리고, 부가 배선들 중 일부의 부가 배선들은 제2 전원이 인가되는 제2 전원 부가 배선이며, 다른 나머지 일부의 부가 배선들은 바이어스 전원이 인가되는 바이어스 부가 배선이다.
한편, 제2 사이드 영역에 접하는 비표시 영역의 일부는 기판 가장자리의 모서리를 따라 절곡된 형태로 이루어진다.
그런데, 일 실시예에 따르면, 비표시 영역에 접하는 제2 사이드 영역에 배치되는 제3 데이터 배선은 표시 영역에 배치되는 제1 데이터 우회 배선 및 제2 데이터 우회 배선을 통해 제3 데이터 공급 배선과 연결된다. 즉, 제3 데이터 공급 배선은 제3 데이터 배선과 직접 연결되는 것이 아니라, 제1 사이드 영역에 배치된 제1 데이터 우회 배선과 연결된다.
이에 따라, 제2 사이드 영역의 제3 데이터 배선과 연결되는 제3 데이터 공급 배선은 제2 사이드 영역에 접하는 비표시 영역의 일부로 연장되지 않으므로, 비표시 영역 중 절곡된 일부의 너비가 감소될 수 있다.
따라서, 데이터 배선들의 개수를 감소시키지 않고서도, 즉, 해상도에 영향을 미치지 않고서도 비표시 영역의 너비가 감소될 수 있다.
더불어, 일 실시예에 따르면, 제1 데이터 우회 배선은 데이터 배선들과 각각 이웃하는 제1 더미 배선 중 일부의 제1 더미 배선으로 마련되고, 제2 데이터 우회 배선은 데이터 배선들에 교차하는 방향으로 연장되는 제2 더미 배선 중 일부의 제2 더미 배선으로 마련된다. 이와 같이, 표시 영역 중 제1 데이터 우회 배선 및 제2 데이터 우회 배선이 배치되지 않는 영역에는 제1 더미 배선의 다른 나머지 일부인 보조 배선들, 및 제2 더미 배선의 다른 나머지 일부인 부가 배선들이 배치된다. 이로써, 제1 데이터 우회 배선 및 제2 데이터 우회 배선의 시인성이 감소될 수 있다.
또한, 일 실시예에 따르면, 보조 배선들 중 일부의 보조 배선들과, 부가 배선들 중 일부의 부가 배선들에는 제2 전원이 인가되고, 보조 배선들 중 다른 나머지 일부의 보조 배선들과, 부가 배선들 중 나머지 일부의 부가 배선들에는 바이어스 전원이 인가된다.
이로써, 표시 영역에 제2 전원을 전달하는 제2 전원 배선의 저항과, 표시 영역에 바이어스 전원을 전달하는 바이어스 배선의 저항이 모두 감소될 수 있다. 따라서, 제2 전원 배선의 RC 지연뿐만 아니라, 바이어스 배선의 RC 지연도 감소될 수 있으므로, 표시 장치의 화질이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 장치를 보여주는 평면도이다.
도 3은 도 2의 A-A'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 4는 도 1의 표시 장치 중 메인 영역과 서브 영역을 보여주는 평면도이다.
도 5는 도 4의 B 부분을 보여주는 레이아웃도이다.
도 6은 도 5의 화소 구동부에 대한 일 예시를 보여주는 등가 회로도이다.
도 7은 도 6의 스캔 기입 신호, 스캔 초기화 신호, 발광 제어 신호 및 바이어스 제어 신호의 구동 타이밍에 대한 일 예시를 보여주는 도면이다.
도 8은 도 5의 F 부분에 대한 일 예시를 보여주는 평면도이다.
도 9는 도 8의 반도체층 및 제1 도전층을 보여주는 평면도이다.
도 10은 도 8의 제2 도전층을 보여주는 평면도이다.
도 11은 도 8의 제3 도전층을 보여주는 평면도이다.
도 12는 도 8의 제4 도전층을 보여주는 평면도이다.
도 13은 도 8의 제5 도전층을 보여주는 평면도이다.
도 14는 도 8의 G-G'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 15는 도 4의 C 부분 중 제4 도전층 및 제5 도전층을 보여주는 평면도이다.
도 16은 도 4의 D 부분 중 제4 도전층 및 제5 도전층을 보여주는 평면도이다.
도 17은 도 4의 E 부분 중 제4 도전층 및 제5 도전층을 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 표시 장치를 보여주는 평면도이다. 도 3은 도 2의 A-A'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명한다. 그러나, 본 발명은 이에 한정되지 않으며, 유기 절연 재료, 유기 발광 재료 및 금속 재료를 포함한 표시 장치에 적용될 수 있다.
표시 장치(10)는 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(10)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(10)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함할 수 있다.
도 2를 참조하면, 표시 패널(100)의 적어도 일면은 영상 표시를 위한 광이 방출되는 표시 영역(DA)과, 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함한 메인 영역(MA)을 포함한다.
즉, 표시 패널(100)은 메인 영역(MA)과, 메인 영역(MA)의 일측에서 돌출된 서브 영역(SBA)을 포함하고, 메인 영역(MA)은 표시 영역(DA)과 비표시 영역(NDA)을 포함한다. 서브 영역(SBA)은 메인 영역(MA)의 비표시 영역(NDA)으로부터 제2 방향(DR2)의 일측으로 돌출되는 영역일 수 있다.
서브 영역(SBA)의 일부가 구부러진 형태로 변형됨으로써, 서브 영역(SBA)의 다른 일부는 표시 패널(100)의 배면에 배치될 수 있다.
도 2는 서브 영역(SBA)의 일부가 구부러진 형태인 경우를 도시한다.
표시 영역(DA)에는 각각의 휘도로 광을 방출하는 복수의 발광 영역들(EA)이 배열된다.
표시 영역(DA)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 영역(DA)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.
표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다.
표시 영역(DA)은 상호 나란하게 배열되는 복수의 발광 영역들(EA)을 포함할 수 있다. 그리고, 표시 영역(DA)은 복수의 발광 영역들(EA) 간의 이격 영역인 비발광 영역을 더 포함할 수 있다.
복수의 발광 영역들(EA)은 제1 방향(DR1) 및 제2 방향(DR2)으로 상호 나란하게 배열될 수 있다.
복수의 발광 영역들(EA) 각각은 마름모의 평면 형태 또는 직사각형의 평면 형태일 수 있다. 다만 이는 단지 예시일 뿐이며, 일 실시예에 따른 복수의 발광 영역(EA)들의 평면 형태는 도 2의 도시로 한정되지 않는다. 즉, 복수의 발광 영역(EA)들은 직사각형 이외에 마름모, 육각형 등과 같은 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다.
복수의 발광 영역들(EA)은 소정의 파장 대역에 의한 제1 색상의 광을 발광하는 제1 발광 영역(EA1)들, 제1 색상보다 낮은 파장 대역에 의한 제2 색상의 광을 발광하는 제2 발광 영역(EA2)들, 및 제2 색상보다 낮은 파장 대역에 의한 제3 색상의 광을 발광하는 제3 발광 영역(EA3)들을 포함할 수 있다.
일 예로, 제1 색상은 대략 600㎚ 내지 750㎚의 파장 대역에 의한 적색일 수 있다. 제2 색상은 대략 480㎚ 내지 560㎚의 파장 대역에 의한 녹색일 수 있다. 제3 색상은 대략 370㎚ 내지 460㎚의 파장 대역에 의한 청색일 수 있다.
도 2의 도시와 같이, 제1 발광 영역(EA1)들과 제3 발광 영역(EA3)들은 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나로 교번하여 배치될 수 있다. 그리고, 제2 발광 영역(EA2)들은 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나로 상호 나란하게 배열될 수 있다.
이러한 복수의 발광 영역들(EA)에 의해, 각각의 휘도 및 색상을 표시하는 복수의 화소(PX)가 마련될 수 있다. 복수의 화소(PX) 각각은 백색을 비롯한 각종 색상을 소정의 휘도로 표시하는 기본 단위일 수 있다.
복수의 화소(PX) 각각은 상호 인접한 적어도 하나의 제1 발광 영역(EA1), 적어도 하나의 제2 발광 영역(EA2) 및 적어도 하나의 제3 발광 영역(EA3)으로 이루어질 수 있다.
복수의 화소(PX) 각각은 상호 인접한 적어도 하나의 제1 발광 영역(EA1), 적어도 하나의 제2 발광 영역(EA2) 및 적어도 하나의 제3 발광 영역(EA3) 각각에서 방출되는 광의 혼합으로 이루어진 색상과 휘도를 표시할 수 있다.
한편, 도 2에서는 복수의 발광 영역들(EA)이 상호 동일한 면적으로 이루어진 경우를 예시하였으나, 이는 단지 예시일 뿐이다. 즉, 다른 일 예로는, 제3 발광 영역(EA3)이 가장 큰 면적으로 이루어지고, 제2 발광 영역(EA2)이 가장 작은 면적으로 이루어질 수 있다.
그리고, 도 2에서는 복수의 발광 영역들(EA)이 제1 방향(DR1) 및 제2 방향(DR2)으로 나란하게 배열되는 경우를 예시하였으나, 이는 단지 예시일 뿐이다. 다른 일 예로, 제2 발광 영역(EA2)들은 제1 발광 영역(EA1) 및 제3 발광 영역(EA3)에 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 대각선 방향으로 이웃할 수 있다.
도 3을 참조하면, 표시 장치(10)의 표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함하는 기판(110), 기판(110) 상에 배치되는 회로 어레이층(120), 및 회로 어레이층(120) 상에 배치되는 발광 어레이층(130)을 포함한다.
회로 어레이층(120)은 복수의 발광 영역들(EA)에 각각 대응되는 복수의 화소 구동부(도 5 및 도 6의 PXD)들과, 제2 방향(DR2)으로 연장되고 복수의 화소 구동부(PXD)들에 데이터 신호를 전달하는 데이터 배선(도 5 및 도 6의 DL)들과, 제2 방향(DR2)으로 연장되고 데이터 배선(DL)들과 각각 이웃하는 제1 더미 배선(DML1)들과, 제1 방향(DR1)으로 연장되는 제2 더미 배선(DML2)들을 포함한다.
표시 장치(10)는 기판(10)의 서브 영역(SBA)에 배치되는 표시 구동 회로(200)를 더 포함할 수 있다. 표시 구동 회로(200)는 데이터 배선(DL)들 각각의 데이터 신호를 공급할 수 있다.
회로 어레이층(120)은 표시 구동 회로(200)와 데이터 배선(DL)들 사이를 각각 연결하는 데이터 공급 배선(도 5의 DSPL)들을 더 포함한다.
발광 어레이층(130)은 복수의 발광 영역들(EA)에 각각 대응한 복수의 발광 소자(도 6 및 도 14의 LEL)들을 포함한다.
그리고, 표시 장치(10)의 표시 패널(100)은 발광 어레이층(130)을 덮는 밀봉층(140) 및, 밀봉층(140) 상에 배치되는 센서 전극층(150)을 더 포함할 수 있다.
기판(110)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
또는, 기판(100)은 유리 등의 절연 물질로 이루어질 수 있다.
도 14 등을 참조하여 후술하는 바와 같이, 회로 어레이층(120)은 기판(110) 상의 반도체층(도 9의 SEL), 반도체층(SEL)을 덮는 제1 게이트 절연층(122) 상의 제1 도전층(도 9의 CDL1), 제1 도전층(CDL1)을 덮는 제2 게이트 절연층(123) 상의 제2 도전층(도 10의 CDL2), 제2 도전층(CDL2)을 덮는 층간 절연층(124) 상의 제3 도전층(도 11의 CDL3), 제3 도전층(CDL3)을 덮는 제1 평탄화층(125) 상의 제4 도전층(도 12의 CDL4), 제4 도전층(CDL4)을 덮는 제2 평탄화층(126) 상의 제5 도전층(도 13의 CDL5) 및 제5 도전층(CDL5)을 덮는 제3 평탄화층(127)을 포함한 구조로 마련될 수 있다.
밀봉층(140)은 회로 어레이층(120) 상에 배치되고 메인 영역(MA)에 대응되며 발광 어레이층(130)을 덮는다. 밀봉층(140)은 발광 어레이층(130)을 적어도 하나의 무기막과 적어도 하나의 유기막이 교번하여 적층된 구조를 포함할 수 있다.
센서 전극층(150)은 밀봉층(140) 상에 배치되고 메인 영역(MA)에 대응될 수 있다. 센서 전극층(150)는 사람 또는 물체의 터치를 감지하기 위한 터치 전극들을 포함할 수 있다.
표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 마련되고 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 기판(110)의 제2 서브 영역(SB2)에 실장될 수 있다. 다만 이는 단지 예시일 뿐이며, 표시 구동 회로(200)의 배치 형태는 도 3의 도시로 한정되지 않는다.
예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 이방성 도전 필름이나 SAP과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 제2 서브영역(SB2)의 신호 패드(SPD)들에 부착되고 전기적으로 연결될 수 있다.
표시 영역(DA)의 화소 구동부(PXD)들 및 표시 구동 회로(200)는 회로 보드(300)로부터 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다.
회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
회로 보드(300)는 기판(110)의 서브 영역(SBA)에 배치된 신호 패드(도 4의 SPD)들에 본딩될 수 있다.
더불어, 표시 장치(10)는 센서 전극층(150) 상에 배치되는 커버 윈도우(미도시)를 더 포함할 수 있다. 커버 윈도우는 OCA(optically clear adhesive) 필름 또는 OCR(optically clear resin) 같은 투명 접착 부재에 의해 센서 전극층(150) 상에 부착될 수 있다. 커버 윈도우는 유리와 같은 무기물일 수도 있고, 플라스틱 또는 고분자 재료와 같은 유기물일 수도 있다. 이러한 커버 윈도우에 의해, 표시면에서의 전기적, 물리적 충격으로부터 센서 전극층(150), 밀봉층(140), 발광 어레이층(130) 및 회로 어레이층(120)이 보호될 수 있다.
또한, 표시 장치(10)는 센서 전극층(150)과 커버 윈도우 사이에 배치되는 반사 방지 부재(미도시)를 더 포함할 수 있다. 반사 방지 부재는 편광 필름 또는 컬러 필터일 수 있다. 이러한 반사 방지 부재에 의해, 센서 전극층(150), 밀봉층(140), 발광 어레이층(130) 및 회로 어레이층(120) 및 이들의 계면에서 반사되는 외부 광이 차단됨으로써, 표시 장치(10)에 의한 화상의 시인성이 저하되는 것이 방지될 수 있다.
표시 장치(10)는 센서 전극층(150)을 구동하기 위한 터치 구동 회로(400)를 더 포함할 수 있다.
터치 구동 회로(400)는 집적회로(IC)로 마련될 수 있다. 터치 구동 회로(400)는 회로 보드(300)에 실장됨으로써, 센서 전극층(150)과 전기적으로 연결될 수 있다.
또는, 터치 구동 회로(400)는 표시 구동 회로(200)와 마찬가지로, 기판(110)의 제2 서브 영역(SB2)에 실장될 수 있다.
터치 구동 회로(400)는 센서 전극층(150)에 구비된 복수의 구동 전극에 터치 구동 신호를 인가하고, 복수의 감지 전극을 통해 복수의 터치 노드 각각의 터치 감지 신호를 수신하며, 터치 감지 신호에 기초하여 상호 정전 용량의 차지 변화량을 감지할 수 있다.
즉, 터치 구동 회로(400)는 복수의 터치 노드 각각의 터치 감지 신호에 따라 사용자의 터치 여부와 근접 여부 등을 판단할 수 있다. 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 표시 장치(10)의 전면(前面)에 직접 접촉하는 것을 지칭한다. 사용자의 근접은 호버링(hovering)과 같이 사용자의 손가락 또는 펜 등과 같은 물체가 표시 장치(10)의 전면(前面) 상에서 떨어져 위치하는 것을 지칭한다.
도 4는 도 1의 표시 장치 중 메인 영역과 서브 영역을 보여주는 평면도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치(10)의 표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한 메인 영역(MA)과, 메인 영역(MA)의 일측에서 돌출되는 서브 영역(SBA)을 포함한다.
표시 영역(DA)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되는 복수의 발광 영역들(EA)을 포함한다. 그리고, 표시 영역(DA)은 복수의 발광 영역들(EA) 간의 이격 영역인 비발광 영역(도 14의 NEA)을 더 포함할 수 있다.
표시 영역(DA)은 서브 영역(SBA)과 제2 방향(DR2)으로 인접하고 제1 방향(DR1)의 중앙에 배치되는 미들 영역(MDDA), 미들 영역(MDDA)의 제1 방향(DR1)의 양측에 접하는 제1 사이드 영역(SDA1) 및 제1 사이드 영역(SDA1)과 비표시 영역(NDA) 사이의 제2 사이드 영역(SDA2)을 포함할 수 있다.
즉, 제1 사이드 영역(SDA1) 및 제2 사이드 영역(SDA2)은 미들 영역(MDDA)의 제1 방향(DR1)의 양측 각각과 비표시 영역(NDA) 사이에 배치될 수 있다.
제2 사이드 영역(SDA2)과 접하는 비표시 영역(NDA)의 일부는 기판(110) 가장자리의 모서리를 따라 절곡된 형태로 이루어질 수 있다.
상세히 도시되지 않았으나, 회로 어레이층(120)은 비표시 영역(NDA) 중 표시 영역(DA)의 제1 방향(DR1)의 적어도 일측에 인접하게 배치되는 스캔 구동 회로(미도시)를 더 포함할 수 있다. 스캔 구동 회로는 표시 영역(DA)에 배치되고 제1 방향(DR1)으로 연장되는 스캔 배선들에 각각의 스캔 신호를 공급할 수 있다.
일 예로, 표시 구동 회로(200) 또는 회로 보드(300)는 디지털 비디오 데이터 및 타이밍 신호들에 기초하여 스캔 구동 회로에 스캔 제어 신호를 공급할 수 있다.
서브 영역(SBA)은 구부러지는 형태로 변형되는 벤딩 영역(BA)과, 벤딩 영역(BA)의 양측에 접하는 제1 서브 영역(SB1) 및 제2 서브 영역(SB2)을 포함할 수 있다.
제1 서브영역(SB1)은 메인 영역(MA)과 벤딩 영역(BA) 사이에 배치된 영역이다. 제1 서브영역(SB1)의 일 측은 메인 영역(MA)의 비표시 영역(NDA)과 접하며, 제1 서브영역(SB1)의 타 측은 벤딩 영역(BA)에 접할 수 있다.
제2 서브영역(SB2)은 벤딩 영역(BA)을 사이에 두고 메인 영역(MA)으로부터 이격되며, 구부러진 형태로 변형된 벤딩 영역(BA)에 의해 기판(110)의 하면에 마주하는 영역이다. 즉, 구부러진 형태로 변형된 벤딩 영역(BA)에 의해, 제2 서브 영역(SB2)은 기판(110)의 두께 방향(DR3)에서 메인 영역(MA)과 중첩될 수 있다.
제2 서브영역(SB2)의 일 측은 벤딩 영역(BA)과 접할 수 있다. 제2 서브영역(SB2)의 다른 일 측은 기판(110)의 가장자리 일부에 접할 수 있다.
표시 구동 회로(200)는 제2 서브 영역(SB2)에 배치될 수 있다.
그리고, 회로 보드(300)와 본딩되는 신호 패드(SPD)들 또한 제2 서브 영역(SB2)에 배치될 수 있다.
도 5는 도 4의 B 부분을 보여주는 레이아웃도이다.
앞서 언급한 바와 같이, 일 실시예에 따른 표시 장치(10)는 복수의 발광 영역들(EA)이 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되는 표시 영역(DA)과 표시 영역(DA)의 주변인 비표시 영역(NDA)을 포함한 메인 영역(MA), 및 메인 영역(MA)의 일측에서 돌출되는 서브 영역(SBA)을 포함하는 기판(110), 기판(110) 상에 배치되는 회로 어레이층(120), 및 회로 어레이층(120) 상에 배치되는 발광 어레이층(130)을 포함한다. 발광 어레이층(130)은 복수의 발광 영역들(EA)에 각각 대응하는 복수의 발광 소자(LEL)들을 포함한다.
도 5를 참조하면, 일 실시예의 회로 어레이층(120)은 복수의 발광 영역들(EA)에 각각 대응되는 복수의 화소 구동부(PXD)들과, 제2 방향(DR2)으로 연장되고 복수의 화소 구동부(PXD)들에 데이터 신호를 전달하는 데이터 배선(DL)들과, 제2 방향(DR2)으로 연장되고 데이터 배선(DL)들과 각각 이웃하는 제1 더미 배선(DML1)들과, 제1 방향(DR1)으로 연장되는 제2 더미 배선(DML2)들을 포함한다.
그리고, 회로 어레이층(120)은 서브 영역(SBA)에서 비표시 영역(NDA)으로 연장되고 소정의 바이어스 전원(도 6의 Vbias)을 전달하는 바이어스 공급 배선(BISPL), 서브 영역(SBA)에서 비표시 영역(NDA)으로 연장되고 발광 소자(LEL)들의 구동을 위한 소정의 제1 전원(도 6의 ELVDD)과 제2 전원(도 6의 ELVSS)을 각각 전달하는 제1 전원 공급 배선(VDSPL)과 제2 전원 공급 배선(VSSPL), 및 서브 영역(SBA)에 배치된 표시 구동 회로(200)와 데이터 배선(DL)들 사이를 각각 연결하는 데이터 공급 배선(DSPL)들을 더 포함한다.
데이터 배선(DL)들은 표시 영역(DA) 중 미들 영역(MDDA)에 배치되고 데이터 공급 배선(DSPL)들 중 제1 데이터 공급 배선(DSPL1)과 연결되는 제1 데이터 배선(DL1), 표시 영역(DA) 중 제1 사이드 영역(SDA1)에 배치되고 데이터 공급 배선(DSPL)들 중 제2 데이터 공급 배선(DSPL2)과 연결되는 제2 데이터 배선(DL2), 및 표시 영역(DA) 중 제2 사이드 영역(SDA2)에 배치되는 제3 데이터 배선(DL3)을 포함한다.
미들 영역(MDDA)의 제1 데이터 배선(DL1)과 연결되는 제1 데이터 공급 배선(DSPL1)은 비표시 영역(NDA) 중 미들 영역(MDDA)과 서브 영역(SBA) 사이의 일부 영역에 배치될 수 있다.
그리고, 제1 사이드 영역(SDA1)의 제2 데이터 배선(DL2)과 연결되는 제2 데이터 공급 배선(DSPL2), 및 제1 사이드 영역(SDA1)의 제1 데이터 우회 배선(DETL1)과 연결되는 제3 데이터 공급 배선(DSPL3)은 비표시 영역(NDA) 중 제1 사이드 영역(SDA1)과 서브 영역(SBA) 사이의 일부 영역에 배치될 수 있다.
제1 사이드 영역(SDA1)에서, 제2 데이터 배선(DL2)과 제1 데이터 우회 배선(DETL1)은 제1 방향(DR1)으로 상호 교번하여 배치되므로, 제2 데이터 공급 배선(DSPL2)과 제3 데이터 공급 배선(DSPL3)은 제1 방향(DR1)으로 상호 교번하여 배치될 수 있다.
제2 방향(DR2)으로 연장되는 제1 더미 배선(DML1)들은 제1 사이드 영역(SDA1)에 배치되는 제1 데이터 우회 배선(DETL1), 및 제1 데이터 우회 배선(DETL1)을 제외한 나머지인 보조 배선(ASL)들을 포함한다.
제1 데이터 우회 배선(DETL1)은 데이터 공급 배선(DSPL)들 중 제3 데이터 공급 배선(DSPL3)과 연결되고, 제1 사이드 영역(SDA1)의 제2 데이터 배선(DL2)과 인접하게 배치된다.
제1 방향(DR1)으로 연장되는 제2 더미 배선(DML2)들은 제1 사이드 영역(SDA1) 및 제2 사이드 영역(SDA2)에 배치되는 제2 데이터 우회 배선(DETL2), 및 제2 데이터 우회 배선(DETL2)을 제외한 나머지인 부가 배선(ADL)들을 포함한다.
제2 데이터 우회 배선(DETL2)은 제1 데이터 우회 배선(DETL1)과 제3 데이터 배선(DL3) 사이를 전기적으로 연결한다.
달리 설명하면, 데이터 공급 배선(DSPL)들은 미들 영역(MDDA)을 향하는 제1 데이터 공급 배선(DSPL1), 및 제1 사이드 영역(SDA1)을 향하는 제2 데이터 공급 배선(DSPL2)과 제3 데이터 배선(DSPL3)을 포함할 수 있다.
데이터 배선(DL)들은 미들 영역(MDDA)에 배치되는 제1 데이터 배선(DL1), 제1 사이드 영역(SDA1)에 배치되는 제2 데이터 배선(DL2), 및 제2 사이드 영역(SDA3)에 배치되는 제3 데이터 배선(DL3)을 포함할 수 있다.
제1 데이터 배선(DL1)은 제1 데이터 공급 배선(DSPL1)과 전기적으로 연결될 수 있다.
제2 데이터 배선(DL2)은 제2 데이터 공급 배선(DSPL2)과 전기적으로 연결될 수 있다.
제1 데이터 우회 배선(DETL1)은 제3 데이터 공급 배선(DSPL3)과 전기적으로 연결될 수 있다. 즉, 제3 데이터 배선(DL3)은 제1 데이터 우회 배선(DETL1) 및 제2 데이터 우회 배선(DETL2)을 통해 제3 데이터 공급 배선(DSPL3)과 전기적으로 연결될 수 있다.
보조 배선(ASL)들은 제2 전원 공급 배선(VSSPL)과 전기적으로 연결되는 제2 전원 보조 배선(VSASL), 및 바이어스 공급 배선(BISPL)과 전기적으로 연결되는 바이어스 보조 배선(BIASL)을 포함한다.
여기서, 제2 전원 보조 배선(VSASL)과 바이어스 보조 배선(BIASL)은 제1 방향(DR1)에서 적어도 한 개씩 교번하여 배치될 수 있다.
도 5, 도 15, 도 16 및 도 17은 제2 전원 보조 배선(VSASL)과 바이어스 보조 배선(BIASL)은 제1 방향(DR1)에서 한 개씩 교번하여 배치되는 경우를 도시한다. 그러나, 이는 단지 예시일 뿐이며, 별도로 도시되지 않았으나, 제2 전원 보조 배선(VSASL)과 바이어스 보조 배선(BIASL)은 복수 개씩 교번하여 배치될 수도 있다.
제1 더미 배선(DML1)들 중 일부인 보조 배선(ASL)들은 하나의 제1 데이터 우회 배선(DETL1)의 제2 방향(DR2)의 일측에 나란하게 이격되는 하나의 보조 배선(ASL)을 포함할 수 있다.
즉, 제1 사이드 영역(SDA1)에서, 제1 데이터 우회 배선(DETL1)은 제2 데이터 배선(DL2)의 일부와 이웃하며, 제1 데이터 우회 배선(DETL1)의 제2 방향(DR2)의 일측에 나란하게 이격되는 하나의 보조 배선(ASL)은 제2 데이터 배선(DL2)의 다른 일부와 이웃할 수 있다.
회로 어레이층(120)은 표시 영역(DA)에 배치되고 제1 방향(DR1)으로 연장되며 제1 전원 공급 배선(VDSPL)과 전기적으로 연결되는 제1 전원 부가 배선(VDADL)들을 더 포함할 수 있다.
제1 전원 부가 배선(VDADL)들은 제2 방향(DR2)을 따라 제2 더미 배선(DML2)들과 교번하여 배치될 수 있다.
제2 더미 배선(DML2)들 중 일부인 부가 배선(ADL)들은 하나의 제2 데이터 우회 배선(DETL2)의 제1 방향(DR1)의 양측에 각각 나란하게 이격되는 두 개의 부가 배선(ADL)들을 포함할 수 있다.
즉, 제2 데이터 우회 배선(DETL2)은 하나의 제1 전원 부가 배선(VDADL)의 일부와 이웃하고, 제2 데이터 우회 배선(DETL2)의 제1 방향(DR1)의 양측에 각각 나란하게 이격되는 두 개의 부가 배선(ADL)들은 하나의 제1 전원 부가 배선(VDADL)의 다른 일부와 이웃할 수 있다.
부가 배선(ADL)들은 제2 전원 공급 배선(VSSPL) 또는 제2 전원 보조 배선(VSASL)과 전기적으로 연결되는 제2 전원 부가 배선(VSADL), 및 바이어스 공급 배선(BISPL) 또는 바이어스 보조 배선(BIASL)과 전기적으로 연결되는 바이어스 부가 배선(BIADL)을 포함할 수 있다.
이상과 같이, 일 실시예에 따르면, 제2 사이드 영역(SDA2)에 배치된 제3 데이터 배선(DL3)은 제1 사이드 영역(SDA1)의 제1 데이터 우회 배선(DETL1) 및 제1 방향(DR1)의 제2 데이터 우회 배선(DETL2)을 통해, 제3 데이터 공급 배선(DSPL3)과 연결된다.
즉, 제3 데이터 공급 배선(DSPL3)은 제2 사이드 영역(SDA2)에 배치된 제3 데이터 배선(DL3)과 직접 연결되는 것이 아니라, 제1 사이드 영역(SDA1)의 제1 데이터 우회 배선(DETL1)과 연결된다.
그러므로, 비표시 영역(NDA) 중 제2 사이드 영역(SDA2)에 인접하고 절곡된 형태의 일부는 제3 데이터 공급 배선(DSPL3)이 배열되지 않는 만큼 감소된 너비로 마련될 수 있다.
그리고, 제1 데이터 우회 배선(DETL1)은 제1 더미 배선(DML1)들 중 일부로 마련되고, 제2 데이터 우회 배선(DETL2)은 제2 더미 배선(DML2)들 중 일부로 마련됨에 따라, 제1 데이터 우회 배선(DETL1) 및 제2 데이터 우회 배선(DETL2)의 시인성이 낮아질 수 있다.
더불어, 일 실시예에 따르면, 제1 더미 배선(DML1)들 중 제1 데이터 우회 배선(DETL1)을 제외한 나머지인 보조 배선(ASL)들은 제2 전원(ELVSS)이 인가되는 제2 전원 보조 배선(VSASL)과, 바이어스 전원(Vbias)이 인가되는 바이어스 보조 배선(BIASL)을 포함한다.
그리고, 제2 더미 배선(DML2)들 중 제2 데이터 우회 배선(DETL2)을 제외한 나머지인 부가 배선(ADL)들은 제2 전원(ELVSS)이 인가되는 제2 전원 부가 배선(VSADL)과, 바이어스 전원(Vbias)이 인가되는 바이어스 부가 배선(BIADL)을 포함한다.
즉, 제1 데이터 우회 배선(DETL1) 및 제2 데이터 우회 배선(DETL2)의 시인성을 낮추기 위한 보조 배선(ASL)들과 부가 배선(ADL)들은 플로팅 상태가 아니며, 보조 배선(ASL)들과 부가 배선(ADL)들 각각의 일부(VSASL, VSADL)는 제2 전원 공급 배선(VSSPL)과 전기적으로 연결되고, 다른 나머지 일부(BIASL, BIADL)는 바이어스 공급 배선(BISPL)과 전기적으로 연결된다.
이로써, 보조 배선(ASL)들과 부가 배선(ADL)들에 의해, 표시 영역(DA)에 제2 전원(ELVSS)을 전달하는 제2 전원 배선(VSL)의 RC 지연, 및 표시 영역(DA)에 바이어스 전원(Vbias)을 전달하는 바이어스 배선(VBL)의 RC 지연이 모두 감소될 수 있으므로, 표시 장치(10)의 표시 품질이 개선될 수 있다.
일 실시예에 따른 화소 구동부(PXD)는 발광 소자(LEL)의 애노드 전극과 전기적으로 연결되고, 발광 소자(LEL)에 구동 전류를 공급한다.
도 6은 도 5의 화소 구동부에 대한 일 예시를 보여주는 등가 회로도이다. 도 7은 도 6의 스캔 기입 신호, 스캔 초기화 신호, 발광 제어 신호 및 바이어스 제어 신호의 구동 타이밍에 대한 일 예시를 보여주는 도면이다.
도 6을 참조하면, 일 실시예의 화소 구동부(PXD)는 데이터 신호에 기초하여 구동 전류를 발생시키는 제1 트랜지스터(T1)를 비롯한 둘 이상의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T8)과, 적어도 하나의 커패시터(PC1, PC2, PC3)를 포함할 수 있다.
앞서 설명한 바와 같이, 회로 어레이층(120)은 복수의 화소 구동부(PXD)들에 각각의 데이터 신호(Vdata)를 전달하는 데이터 배선(DL)들, 복수의 화소 구동부(PXD)들에 제1 전원(ELVDD)를 전달하는 제1 전원 배선(VDL), 및 복수의 화소 구동부(PXD)들에 바이어스 전원(Vbias)를 전달하는 바이어스 배선(VBL)을 포함한다.
그리고, 회로 어레이층(120)은 복수의 화소 구동부(PXD)들에 스캔 기입 신호(GW)를 전달하는 스캔 기입 배선(SCWL), 복수의 화소 구동부(PXD)들에 스캔 초기화 신호(GI)를 전달하는 스캔 초기화 배선(SCIL), 복수의 화소 구동부(PXD)들에 발광 제어 신호(EM)를 전달하는 발광 제어 배선(ECL), 복수의 화소 구동부(PXD)들에 바이어스 제어 신호(GB)를 전달하는 바이어스 제어 배선(BCL), 복수의 화소 구동부(PXD)들에 제1 초기화 전압(Vint)을 전달하는 게이트 초기화 전압 배선(VGIL), 및 복수의 화소 구동부(PXD)들에 제2 초기화 전압(Vaint)을 전달하는 애노드 초기화 전압 배선(VAIL)을 더 포함할 수 있다.
일 실시예의 화소 구동부(PXD)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 커패시터(PC1), 제2 커패시터(PC2) 및 제3 커패시터(PC3)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원 배선(VDL)과 제2 전원 배선(VSL) 사이에 발광 소자(LEL)와 직렬로 연결된다. 즉, 제1 트랜지스터(T1)의 제1 전극(예를 들면, 소스 전극)은 제5 트랜지스터(T5)를 통해 제1 전원 배선(VDL)과 연결되고, 제1 트랜지스터(T1)의 제2 전극(예를 들면, 드레인 전극)은 제6 트랜지스터(T6)를 통해 발광 소자(LEL)의 애노드 전극과 연결될 수 있다.
그리고, 제1 트랜지스터(T1)의 제1 전극은 제2 트랜지스터(T2)를 통해 데이터 배선(DL)과 연결될 수 있다.
제1 트랜지스터(T1)의 게이트 전극은 제1 커패시터(PC1)를 통해 제1 전원 배선(VDL)과 연결될 수 있다. 즉, 제1 커패시터(PC1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 전원 배선(VDL) 사이에 연결될 수 있다.
이에, 제1 트랜지스터(T1)의 게이트 전극의 전위는 제1 전원 배선(VDL)에 의한 제1 전원(ELVDD)으로 유지될 수 있다.
따라서, 턴온된 제2 트랜지스터(T2)를 통해, 데이터 배선(DL)의 데이터 신호(Vdata)가 제1 트랜지스터(T1)의 제1 전극에 전달되면, 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제1 전극 사이에서 제1 전원(ELVDD) 및 데이터 신호(Vdata)에 대응하는 전압차가 발생될 수 있다.
이때, 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제1 전극 간의 전압차, 즉 게이트-소스 간 전압차가 문턱전압 이상이 되면, 제1 트랜지스터(T1)는 턴온될 수 있다.
이어서, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴온되면, 제1 트랜지스터(T1)는 데이터 신호에 대응하는 드레인-소스 간 전류를 생성할 수 있다. 이러한 제1 트랜지스터(T1)의 드레인-소스 간 전류는 발광 소자(LEL)의 구동 전류로 공급될 수 있다.
발광 소자(LEL)는 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
발광 소자(LEL)는 상호 마주하는 애노드 전극(도 14의 131)과 캐소드 전극(도 14의 134), 및 애노드 전극(131)과 캐소드 전극(134) 사이의 발광층(도 14의 133)을 포함하는 구조로 마련될 수 있다.
발광 소자(LEL)는 유기발광재료로 이루어진 발광층을 구비한 유기 발광 다이오드일 수 있다. 또는, 발광소자(LEL)는 무기 반도체로 이루어진 발광층을 구비한 무기 발광 소자일 수 있다. 또는, 발광소자(LEL)은 양자점 발광층을 구비한 양자점 발광 소자일 수 있다. 또는, 발광소자(LEL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광소자(LEL)와 병렬로 연결되는 커패시터(Cel)는 애노드 전극과 캐소드 전극 사이의 기생용량을 나타낸다.
제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 제1 전극과 데이터 배선(DL) 사이에 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극 사이에 연결될 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 복수의 서브 트랜지스터들을 포함할 수 있다. 일 예로, 제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다.
제1 서브 트랜지스터(T31)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 제1 서브 트랜지스터(T31)의 제2 전극은 제2 서브 트랜지스터(T32)의 제1 전극에 연결되며, 제2 서브 트랜지스터(T32)의 제2 전극은 제1 트랜지스터(T1)의 제2 전극에 연결될 수 있다.
이와 같이 하면, 턴온되지 않은 제3 트랜지스터(T3)에 의한 누설 전류로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전위가 변동되는 것이 방지될 수 있다.
제2 트랜지스터(T2), 제1 서브 트랜지스터(T31) 및 제2 서브 트랜지스터(T32) 각각의 게이트 전극은 기입 스캔 배선(SCWL)에 연결될 수 있다.
이에, 기입 스캔 배선(SCWL)을 통해 기입 스캔 신호(GW)가 전달되면, 제2 트랜지스터(T2), 제1 서브 트랜지스터(T31) 및 제2 서브 트랜지스터(T32)가 턴온될 수 있다.
이때, 턴온된 제2 트랜지스터(T2)를 통해, 제1 트랜지스터(T1)의 제1 전극에 데이터 신호(Vdata)가 전달될 수 있다.
그리고, 턴온된 제1 서브 트랜지스터(T31) 및 제2 서브 트랜지스터(T32)를 통해, 제1 트랜지스터(T1)의 게이트 전극은 제1 트랜지스터(T1)의 제2 전극과 동전위를 가질 수 있다.
이로써, 제1 트랜지스터(T1)가 턴온될 수 있다.
제2 커패시터(PC2)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 사이의 접점과, 제1 전원 배선(VDL) 사이에 연결될 수 있다.
이와 같이 하면, 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 사이의 접점의 전위가 제1 전원(ELVDD)으로 유지됨에 따라, 기입 스캔 배선(SCWL)의 기입 스캔 신호(GW)가 전달되지 않는 동안 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)의 턴오프 상태가 유지될 수 있으므로, 누설 전류의 방지가 더욱 용이해질 수 있다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극과 게이트 초기화 전압 배선(VGIL) 사이에 연결될 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 복수의 서브 트랜지스터들을 포함할 수 있다. 일 예로, 제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다.
제3 서브 트랜지스터(T41)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 제3 서브 트랜지스터(T41)의 제2 전극은 제4 서브 트랜지스터(T42)의 제1 전극에 연결되며, 제4 서브 트랜지스터(T42)의 제2 전극은 게이트 초기화 전압 배선(VGIL)에 연결될 수 있다.
이와 같이 하면, 턴온되지 않은 제4 트랜지스터(T4)에 의한 누설 전류로 인해 제1 트랜지스터(T1)의 게이트 전극의 전위가 변동되는 것이 방지될 수 있다.
제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 각각의 게이트 전극은 스캔 초기화 배선(SCIL)에 연결될 수 있다.
이에, 스캔 초기화 배선(SCIL)을 통해 스캔 초기화 신호(GI)가 전달되면, 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)가 턴온함으로써, 제1 트랜지스터(T1)의 게이트 전극의 전위가 게이트 초기화 전압 배선(VGIL)의 제1 초기화 전압(Vint)으로 초기화될 수 있다.
제3 커패시터(PC3)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 사이의 접점과, 바이어스 배선(VBL) 사이에 연결될 수 있다.
이와 같이 하면, 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 사이의 접점의 전위가 바이어스 배선(VBL)의 바이어스 전원(Vbias)으로 유지됨에 따라, 스캔 초기화 배선(SCIL)의 스캔 초기화 신호(GI)가 전달되지 않는 동안 3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)의 턴오프 상태가 유지될 수 있으므로, 누설 전류의 방지가 더욱 용이해질 수 있다.
제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 제1 전극과 제1 전원 배선(VDL) 사이에 연결될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LEL)의 애노드 전극 사이에 연결될 수 있다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6) 각각의 게이트 전극은 발광 제어 배선(ECL)에 연결될 수 있다.
이에, 발광 제어 배선(ECL)을 통해 발광 제어 신호(EM)가 전달되면, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온함으로써, 제1 트랜지스터(T1)의 드레인-소스 간 전류가 발광 소자(LEL)의 구동 전류로 공급될 수 있다.
제7 트랜지스터(T7)는 발광 소자(LEL)의 애노드 전극과 애노드 초기화 전압 배선(VAIL) 사이에 연결될 수 있다.
제8 트랜지스터(T8)는 제1 트랜지스터(T1)의 제1 전극과 바이어스 배선(VBL) 사이에 연결될 수 있다.
제7 트랜지스터(T7)와 제8 트랜지스터(T8) 각각의 게이트 전극은 바이어스 제어 배선(BCL)에 연결될 수 있다.
이에, 바이어스 제어 배선(BCL)을 통해 바이어스 제어 신호(GB)가 전달되면, 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)가 턴온될 수 있다.
이때, 턴온된 제7 트랜지스터(T7)을 통해, 발광 소자(LEL)의 애노드 전극의 전위가 애노드 초기화 전압 배선(VAIL)의 제2 초기화 전압(Vaint)으로 초기화될 수 있다.
이로써, 발광 소자(LEL)가 애노드 전극에 잔류된 전류로 구동되는 것이 방지될 수 있다.
그리고, 턴온된 제8 트랜지스터(T8)를 통해, 제1 트랜지스터(T1)의 제1 전극의 전위가 바이어스 전원(Vbias)으로 유지될 수 있다.
이로써, 제1 트랜지스터(T1)의 턴온 동작 후, 제1 트랜지스터(T1)의 제1 전극의 전위가 게이트 전극의 전위 또는 제2 전극의 전위와 유사해짐으로써, 제1 트랜지스터(T1)의 특성이 변동되는 것이 방지될 수 있다.
특히, 도 7의 도시와 같이, 저속 구동 모드의 경우, 데이터 기입 기간(WPD)을 포함하는 어드레싱 모드의 제1 영상 프레임 기간(IMFP1) 이후에 데이터 기입 기간(WPD)을 포함하지 않는 셀프 스캔 모드의 제2 영상 프레임 기간(IMFP2)이 적어도 하나 배치될 수 있다.
어드레싱 모드의 제1 영상 프레임 기간(IMFP1) 및 셀프 스캔 모드의 제2 영상 프레임 기간(IMFP2) 각각은 턴온 레벨(예를 들면, 로우 레벨)의 발광 제어 신호(EM)가 전달되는 발광 기간(EPD), 및 발광 기간(EPD) 이전에 배치되고 턴온 레벨의 바이어스 제어 신호(GB)를 전달하는 바이어스 기간(BPD)을 포함한다.
바이어스 기간(BPD) 동안, 턴온 레벨의 바이어스 제어 신호(GB)에 의해 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)가 턴온된다. 이에, 턴온된 제7 트랜지스터(T7)를 통해 발광 소자(LEL)의 애노드 전극의 전위가 제2 초기화 전압(Vaint)으로 초기화될 수 있다. 그리고, 턴온된 제8 트랜지스터(T8)를 통해, 제1 트랜지스터(T1)의 제1 전극의 전위가 바이어스 전원(Vbias)으로 유지될 수 있다.
이후, 발광 기간(EPD) 동안, 턴온 레벨의 발광 제어 신호(EM)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온된다. 이에, 턴온된 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 통해, 제1 전원(ELVDD)과 제2 전원(ELVSS) 사이에 제1 트랜지스터(T1)와 발광 소자(LEL)가 직렬로 연결됨으로써, 제1 트랜지스터(T1)에 의한 구동 전류가 발광 소자(LEL)에 공급되고, 발광 소자(LEL)가 광을 방출할 수 있다.
셀프 스캔 모드의 제2 영상 프레임 기간(IMFP2)과 달리, 어드레싱 모드의 제1 영상 프레임 기간(IMFP1)은 바이어스 기간(BPD) 이전에 배치되고 턴온 레벨의 스캔 기입 신호(GW)가 전달되는 데이터 기입 기간(WPD)과, 데이터 기입 기간(WPD) 이전에 배치되고 턴온 레벨의 스캔 초기화 신호(GI)가 전달되는 초기화 기간(IPD)을 더 포함한다.
초기화 기간(IPD) 동안 턴온 레벨의 스캔 초기화 신호(GI)에 의해 제4 트랜지스터(T4)가 턴온된다. 이에, 턴온된 제4 트랜지스터(T4)를 통해, 제1 트랜지스터(T1)의 게이트 전극의 전위가 제1 초기화 전압(Vint)으로 초기화될 수 있다.
이후, 데이터 기입 기간(WPD) 동안 턴온 레벨의 스캔 기입 신호(GW)에 의해 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 이에, 턴온된 제2 트랜지스터(T2)를 통해 데이터 배선(DL)의 데이터 신호(Vdata)가 제1 트랜지스터(T1)의 제1 전극에 전달된다. 그리고, 턴온된 제3 트랜지스터(T3)를 통해, 제1 트랜지스터(T1)에서 게이트 전극과 제2 전극이 동전위가 된다. 이로써, 제1 트랜지스터(T1)가 턴온되어, 소스-드레인 간 전류를 발생시킬 수 있다.
이상과 같이, 저속 구동 모드의 경우, 어드레싱 모드의 제1 영상 프레임 기간(IMFP1) 이후에 데이터 기입 기간(WPD)을 포함하지 않는 셀프 스캔 모드의 제2 영상 프레임 기간(IMFP2)이 하나 이상 배치된다.
일 실시예에 따르면, 셀프 스캔 모드의 제2 영상 프레임 기간(IMFP2)은 발광 기간(EPD) 이전에 배치되는 바이어스 기간(BPD)을 포함함에 따라, 발광 기간(EPD)에서 제1 트랜지스터(T1)의 제1 전극의 전위가 바이어스 전원(Vbias)으로 유지될 수 있다. 즉, 제1 영상 프레임 기간(IMFP1)의 발광 기간(EPD) 동안 제1 트랜지스터(T1)의 제1 전극의 전위가 변동되는 것이 셀프 스캔 모드의 제2 영상 프레임 기간(IMFP2) 동안 제1 트랜지스터(T1)의 턴온 동작에 영향을 미치지 않을 수 있다. 따라서, 저속 모드 구동에 따른 표시 장치(10)의 표시 품질 저하가 방지될 수 있다.
도 8은 도 5의 F 부분에 대한 일 예시를 보여주는 평면도이다. 도 9는 도 8의 반도체층 및 제1 도전층을 보여주는 평면도이다. 도 10은 도 8의 제2 도전층을 보여주는 평면도이다. 도 11은 도 8의 제3 도전층을 보여주는 평면도이다. 도 12는 도 8의 제4 도전층을 보여주는 평면도이다. 도 13은 도 8의 제5 도전층을 보여주는 평면도이다. 도 14는 도 8의 G-G'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 8을 참조하면, 일 실시예에 따른 화소 구동부(PXD)는 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 트랜지스터들(T1~T8)을 포함할 수 있다.
스캔 기입 배선(SCWL), 스캔 초기화 배선(SCIL), 발광 제어 배선(ECL) 및 바이어스 제어 배선(BCL)은 제1 방향(DR1)으로 연장될 수 있다.
바이어스 배선(VBL)은 제1 방향(DR1)으로 연장될 수 있다.
제1 사이드 영역(SDA1)에 배치되는 제2 데이터 배선(DL2)은 제2 방향(DR2)으로 연장될 수 있다.
제1 전원 배선(VDL)은 제1 방향(DR1)으로 연장되는 제1 전원 서브 배선(VDSBL) 및 제2 방향(DR2)으로 연장되는 제1 전원 메인 배선(VDMNL)을 포함할 수 있다.
그리고, 제1 전원 배선(VDL)은 제1 방향(DR1)으로 연장되는 제1 전원 부가 배선(VDADL)과 전기적으로 연결될 수 있다.
제2 방향(DR2)으로 연장되는 제1 더미 배선(DML1)들은 제1 방향(DR1)에서 적어도 하나씩 번갈아 배치되는 제2 전원 보조 배선(VSASL)과 바이어스 보조 배선(BIASL)을 포함할 수 있다.
제1 방향(DR1)으로 연장되는 제2 더미 배선(DML2)들은 제2 방향(DR2)에서 제1 전원 부가 배선(VDADL)과 번갈아 배치되고, 바이어스 부가 배선(BIADL)과 제2 전원 부가 배선(VSADL)을 포함할 수 있다.
게이트 초기화 전압 배선(VGIL)은 제2 방향(DR2)으로 연장될 수 있다.
애노드 초기화 전압 배선(VAIL)은 제2 방향(DR2)으로 연장될 수 있다.
먼저, 도 14의 도시와 같이, 회로 어레이층(120)은 기판(110) 상의 반도체층(도 9의 SEL), 반도체층(SEL)을 덮는 제1 게이트 절연층(122) 상의 제1 도전층(도 9의 CDL1), 제1 도전층(CDL1)을 덮는 제2 게이트 절연층(123) 상의 제2 도전층(도 10의 CDL2), 제2 도전층(CDL2)을 덮는 층간 절연층(124) 상의 제3 도전층(도 11의 CDL3), 제3 도전층(CDL3)을 덮는 제1 평탄화층(125) 상의 제4 도전층(도 12의 CDL4), 및 제4 도전층(CDL4)을 덮는 제2 평탄화층(126) 상의 제5 도전층(도 13의 CDL5)을 포함한 구조로 마련될 수 있다.
회로 어레이층(120)은 기판(110)의 일면을 덮는 버퍼층(121)을 더 포함할 수 있고, 이 경우, 반도체층(SEL)은 버퍼층(121) 상에 배치될 수 있다.
버퍼층(121), 제1 게이트 절연층(122), 제2 게이트 절연층(123) 및 층간 절연층(124) 각각은 적어도 하나의 무기막으로 이루어질 수 있다. 일 예로, 버퍼층(121), 제1 게이트 절연층(122), 제2 게이트 절연층(123) 및 층간 절연층(124) 각각은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
제1 평탄화층(125), 제2 평탄화층(126) 및 제3 평탄화층(127) 각각은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
도 9를 참조하면, 반도체층(SEL)은 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 트랜지스터들(T1~T8) 각각의 채널(CH1, CH2, CH31, CH32, CH41, CH42, CH5, CH6, CH7, CH8)와, 소스 전극(S1, S2, S31, S32, S41, S42, S5, S6, S7, S8)과 드레인 전극(D1, D2, D31, D32, D41, D42, D5, D6, D7, D8)을 포함할 수 있다.
반도체층(SEL)은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 이루어질 수 있다.
반도체층(SEL) 중 제1 도전층(CDL1)과 중첩되는 일부, 즉 채널(CH1, CH2, CH31, CH32, CH41, CH42, CH5, CH6, CH7, CH8)을 제외한 나머지는 도전화될 수 있다.
제1 도전층(CDL1)은 제1 게이트 전극(G1), 스캔 기입 배선(SCWL), 스캔 초기화 배선(SCIL), 발광 제어 배선(ECL) 및 바이어스 제어 배선(BCL)을 포함할 수 있다.
제1 도전층(CDL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 전극(G2), 제1 서브 게이트 전극(G31) 및 제2 서브 게이트 전극(G32)은 스캔 기입 배선(SCWL)의 서로 다른 일부일 수 있다.
제3 서브 게이트 전극(G41) 및 제4 서브 게이트 전극(G42)은 스캔 초기화 배선(SCIL)의 서로 다른 일부일 수 있다.
제5 게이트 전극(G5) 및 제6 게이트 전극(G6)은 발광 제어 배선(ECL)의 서로 다른 일부일 수 있다.
제7 게이트 전극(G7) 및 제8 게이트 전극(G8)은 바이어스 제어 배선(BCL)의 서로 다른 일부일 수 있다.
제1 채널(CH1)은 제1 게이트 전극(G1)과 중첩되고, 제1 채널(CH1)의 양단은 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 연결된다.
제1 소스 전극(S1)은 제2 드레인 전극(D2) 및 제5 드레인 전극(D5)과 연결될 수 있다.
제1 드레인 전극(D1)은 제2 서브 드레인 전극(D32) 및 제6 드레인 전극(D6)과 연결될 수 있다.
제1 트랜지스터(T1)는 제1 채널(CH1), 제1 소스 전극(S1), 제1 드레인 전극(D1) 및 제1 게이트 전극(G1)을 포함할 수 있다.
제2 채널(CH2)은 스캔 기입 배선(SCWL)의 일부인 제2 게이트 전극(G2)과 중첩되고, 제2 채널(CH2)의 양단은 제2 소스 전극(S2) 및 제2 드레인 전극(D2)과 연결된다.
제2 트랜지스터(T2)는 제2 채널(CH2), 제2 소스 전극(S2), 제2 드레인 전극(D2) 및 제2 게이트 전극(G2)을 포함할 수 있다.
제1 서브 채널(CH31)은 스캔 기입 배선(SCWL)의 일부인 제1 서브 게이트 전극(G31)과 중첩되고, 제1 서브 채널(CH31)의 양단은 제1 서브 소스 전극(S31) 및 제1 서브 드레인 전극(D31)과 연결된다.
제1 서브 소스 전극(S31)은 제3 서브 소스 전극(S41)과 연결될 수 있다.
제1 서브 드레인 전극(D31)은 제2 서브 소스 전극(S32)과 연결될 수 있다.
제2 서브 채널(CH32)은 스캔 기입 배선(SCWL)의 일부인 제2 서브 게이트 전극(G32)과 중첩되고, 제2 서브 채널(CH32)의 양단은 제2 서브 소스 전극(S32) 및 제2 서브 드레인 전극(D32)과 연결된다.
제1 서브 트랜지스터(T31)는 제1 서브 채널(CH31), 제1 서브 소스 전극(S31), 제1 서브 드레인 전극(D31) 및 제1 서브 게이트 전극(G31)을 포함할 수 있다.
제2 서브 트랜지스터(T32)는 제2 서브 채널(CH32), 제2 서브 소스 전극(S32), 제2 서브 드레인 전극(D32) 및 제2 서브 게이트 전극(G32)을 포함할 수 있다.
제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다.
제3 서브 채널(CH41)은 스캔 초기화 배선(SCIL)의 일부인 제3 서브 게이트 전극(G41)과 중첩되고, 제3 서브 채널(CH41)의 양단은 제3 서브 소스 전극(S41) 및 제3 서브 드레인 전극(D41)과 연결된다.
제3 서브 드레인 전극(D41)은 제4 서브 소스 전극(S42)과 연결될 수 있다.
제4 서브 채널(CH42)은 스캔 초기화 배선(SCIL)의 일부인 제4 서브 게이트 전극(G42)과 중첩되고, 제4 서브 채널(CH42)의 양단은 제4 서브 소스 전극(S42) 및 제4 서브 드레인 전극(D42)과 연결된다.
제3 서브 트랜지스터(T41)는 제3 서브 채널(CH41), 제3 서브 소스 전극(S41), 제3 서브 드레인 전극(D41) 및 제3 서브 게이트 전극(G41)을 포함할 수 있다.
제4 서브 트랜지스터(T42)는 제4 서브 채널(CH42), 제4 서브 소스 전극(S42), 제4 서브 드레인 전극(D42) 및 제4 서브 게이트 전극(G42)을 포함할 수 있다.
제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다.
제5 채널(CH5)은 발광 제어 배선(ECL)의 일부인 제5 게이트 전극(G5)과 중첩되고, 제5 채널(CH5)의 양단은 제5 소스 전극(S5) 및 제5 드레인 전극(D5)과 연결된다.
제5 트랜지스터(T5)는 제5 채널(CH5), 제5 소스 전극(S5), 제5 드레인 전극(D5) 및 제5 게이트 전극(G5)을 포함할 수 있다.
제6 채널(CH6)은 발광 제어 배선(ECL)의 일부인 제6 게이트 전극(G6)과 중첩되고, 제6 채널(CH6)의 양단은 제6 소스 전극(S6) 및 제6 드레인 전극(D6)과 연결된다.
제6 드레인 전극(D6)은 제7 드레인 전극(D7)과 연결될 수 있다.
제6 트랜지스터(T6)는 제6 채널(CH6), 제6 소스 전극(S6), 제6 드레인 전극(D6) 및 제6 게이트 전극(G6)을 포함할 수 있다.
제7 채널(CH7)은 바이어스 제어 배선(BCL)의 일부인 제7 게이트 전극(G7)과 중첩되고, 제7 채널(CH7)의 양단은 제7 소스 전극(S7) 및 제7 드레인 전극(D7)과 연결된다.
제7 트랜지스터(T7)는 제7 채널(CH7), 제7 소스 전극(S7), 제7 드레인 전극(D7) 및 제7 게이트 전극(G7)을 포함할 수 있다.
제8 채널(CH8)은 바이어스 제어 배선(BCL)의 일부인 제8 게이트 전극(G8)과 중첩되고, 제8 채널(CH8)의 양단은 제8 소스 전극(S8) 및 제8 드레인 전극(D8)과 연결된다.
제8 트랜지스터(T8)는 제8 채널(CH8), 제8 소스 전극(S8), 제8 드레인 전극(D8) 및 제8 게이트 전극(G8)을 포함할 수 있다.
도 10을 참조하면, 제2 도전층(CDL2)은 제1 방향(DR1)으로 연장되는 제1 전원 서브 배선(VDSBL)과 바이어스 배선(VBL), 및 커패시터 보조 전극(CPE)을 포함할 수 있다.
제2 도전층(CDL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 전원 서브 배선(VDSBL)의 일부는 제1 게이트 전극(G1)과 중첩될 수 있다.
이로써, 제1 전원 서브 배선(VDSBL)과 제1 게이트 전극(G1) 간의 중첩 영역에 의해, 제1 커패시터(PC1)가 마련될 수 있다.
커패시터 보조 전극(CPE)은 제1 서브 드레인 전극(D31) 및 제2 서브 소스 전극(S32)과 중첩될 수 있다.
즉, 커패시터 보조 전극(CPE)이 제1 서브 드레인 전극(D31) 및 제2 서브 소스 전극(S32)과 중첩되는 영역에 의해, 제2 커패시터(PC2)가 마련될 수 있다.
바이어스 배선(VBL)의 일부는 제3 서브 드레인 전극(D41) 및 제4 서브 소스 전극(S42)과 중첩될 수 있다.
이로써, 바이어스 배선(VDL)이 제3 서브 드레인 전극(D41) 및 제4 서브 소스 전극(S42)과 중첩되는 영역에 의해, 제3 커패시터(PC3)가 마련될 수 있다.
도 11을 참조하면, 제3 도전층(CDL3)은 제1 전원 메인 배선(VDMNL), 게이트 초기화 전압 배선(VGIL), 애노드 초기화 전압 배선(VAIL), 제1 연결 전극(CE1), 제2 연결 전극(CE2), 제3 연결 전극(CE3), 제4 연결 전극(CE4), 제1 애노드 연결 전극(ANDE1) 및 바이어스 연결 전극(BICE)을 포함할 수 있다.
제3 도전층(CDL3)은 저저항 특성을 갖는 메인 금속층(미도시)과, 메인 금속층의 적어도 일면에 접하는 적어도 하나의 커버 금속층(미도시)이 적층된 다중층 구조일 수 있다. 메인 금속층은 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나의 저저항 금속으로 이루어질 수 있다. 커버 금속층은 티타늄(Ti)으로 이루어질 수 있다. 다만, 이는 단지 예시일 뿐이며, 일 실시예의 제3 도전층(CDL3)은 이에 한정되지 않고, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수도 있다.
제1 전원 메인 배선(VDMNL), 게이트 초기화 전압 배선(VGIL) 및 애노드 초기화 전압 배선(VAIL)은 제2 방향(DR2)으로 연장된다.
제1 전원 메인 배선(VDMNL)은 제1 배선 연결 콘택홀(VDCCH1)을 통해 커패시터 보조 전극(CPE)과 전기적으로 연결될 수 있다.
제1 전원 메인 배선(VDMNL)은 제2 배선 연결 콘택홀(VDCCH2)을 통해 제5 소스 전극(D5)과 전기적으로 연결될 수 있다.
제1 전원 메인 배선(VDMNL)은 제3 배선 연결 콘택홀(VDCCH3)을 통해 제1 전원 서브 배선(VDSBL)과 전기적으로 연결될 수 있다.
제1 배선 연결 콘택홀(VDCCH1) 및 제2 배선 연결 콘택홀(VDCCH2) 각각은 층간 절연층(124)을 관통할 수 있다.
제3 배선 연결 콘택홀(VDCCH3)은 층간 절연층(124), 제2 게이트 절연층(123) 및 제1 게이트 절연층(122)을 관통할 수 있다.
게이트 초기화 전압 배선(VGIL)은 제1 게이트 초기화 연결 콘택홀(GICCH1)을 통해 제4 서브 드레인 전극(D42)과 전기적으로 연결될 수 있다.
제1 게이트 초기화 연결 콘택홀(GICCH1)은 층간 절연층(124), 제2 게이트 절연층(123) 및 제1 게이트 절연층(122)을 관통할 수 있다.
애노드 초기화 전압 배선(VAIL)은 제1 애노드 초기화 연결 콘택홀(AICCH1)을 통해 제7 소스 전극(S7)과 전기적으로 연결될 수 있다.
제1 애노드 초기화 연결 콘택홀(AICCH1)은 층간 절연층(124), 제2 게이트 절연층(123) 및 제1 게이트 절연층(122)을 관통할 수 있다.
제1 연결 전극(CE1)은 제1 전극 연결 콘택홀(CCH1)을 통해 제1 게이트 전극(G1)과 전기적으로 연결되고, 제2 전극 연결 콘택홀(CCH2)을 통해 제1 서브 소스 전극(S31) 및 제3 서브 소스 전극(S41)과 전기적으로 연결될 수 있다.
제1 전극 연결 콘택홀(CCH1)은 층간 절연층(124) 및 제2 게이트 절연층(123)을 관통할 수 있다.
제2 전극 연결 콘택홀(CCH2)은 층간 절연층(124), 제2 게이트 절연층(123) 및 제1 게이트 절연층(122)을 관통할 수 있다.
제2 연결 전극(CE2)은 제3 전극 연결 콘택홀(CCH3)을 통해 제2 소스 전극(S2)과 전기적으로 연결될 수 있다.
제3 전극 연결 콘택홀(CCH3)은 층간 절연층(124), 제2 게이트 절연층(123) 및 제1 게이트 절연층(122)을 관통할 수 있다.
제3 연결 전극(CE3)은 제4 전극 연결 콘택홀(CCH4)을 통해 제1 소스 전극(S1), 제2 드레인 전극(D2) 및 제5 드레인 전극(D5)과 전기적으로 연결되고, 제5 전극 연결 콘택홀(CCH5)을 통해 제8 드레인 전극(D8)과 전기적으로 연결될 수 있다.
제4 전극 연결 콘택홀(CCH4) 및 제5 전극 연결 콘택홀(CCH5) 각각은 층간 절연층(124), 제2 게이트 절연층(123) 및 제1 게이트 절연층(122)을 관통할 수 있다.
제4 연결 전극(CE4)은 제6 전극 연결 콘택홀(CCH6)을 통해 제8 소스 전극(S8)과 전기적으로 연결되고, 제7 전극 연결 콘택홀(CCH7)을 통해 바이어스 배선(VBL)과 전기적으로 연결될 수 있다.
제6 전극 연결 콘택홀(CCH6)은 층간 절연층(124), 제2 게이트 절연층(123) 및 제1 게이트 절연층(122)을 관통할 수 있다.
제7 전극 연결 콘택홀(CCH7)은 층간 절연층(124)을 관통할 수 있다.
이로써, 제8 소스 전극(S8)은 제4 연결 전극(CE4)을 통해 바이어스 배선(VBL)과 전기적으로 연결될 수 있다.
제1 애노드 연결 전극(ANDE1)은 제1 애노드 콘택홀(ANCH1)을 통해 제6 드레인 전극(D6) 및 제7 드레인 전극(D7)과 전기적으로 연결될 수 있다.
제1 애노드 콘택홀(ANCH1)은 층간 절연층(124), 제2 게이트 절연층(123) 및 제1 게이트 절연층(122)을 관통할 수 있다.
바이어스 연결 전극(BICE)은 제1 바이어스 연결 콘택홀(BICCH1)을 통해 바이어스 배선(VBL)과 전기적으로 연결될 수 있다.
제1 바이어스 연결 콘택홀(BICCH1)은 층간 절연층(124)을 관통할 수 있다.
도 12를 참조하면, 제4 도전층(CDL4)은 제1 전원 부가 배선(VDADL), 바이어스 부가 배선(BIADL), 게이트 초기화 전압 부가 배선(VGIAL), 애노드 초기화 전압 부가 배선(VAIAL), 제5 연결 전극(CE5) 및 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다.
제4 도전층(CDL4)은 제3 도전층(CDL3)과 마찬가지로, 저저항 특성을 갖는 메인 금속층(미도시)과, 메인 금속층의 적어도 일면에 접하는 적어도 하나의 커버 금속층(미도시)이 적층된 다중층 구조일 수 있다. 메인 금속층은 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나의 저저항 금속으로 이루어질 수 있다. 커버 금속층은 티타늄(Ti)으로 이루어질 수 있다. 다만, 이는 단지 예시일 뿐이며, 일 실시예의 제4 도전층(CDL4)은 이에 한정되지 않고, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수도 있다.
제1 전원 부가 배선(VDADL), 바이어스 부가 배선(BIADL), 게이트 초기화 전압 부가 배선(VGIAL) 및 애노드 초기화 전압 부가 배선(VAIAL) 각각은 제1 방향(DR1)으로 연장될 수 있다.
제1 전원 부가 배선(VDADL)은 제1 평탄화층(125)을 관통하는 제4 배선 연결 콘택홀(VDCCH4)을 통해 제1 전원 메인 배선(VDMNL)과 전기적으로 연결될 수 있다.
게이트 초기화 전압 부가 배선(VGIAL)은 제1 평탄화층(125)을 관통하는 제2 게이트 초기화 연결 콘택홀(GICCH2)을 통해 게이트 초기화 전압 배선(VGIL)과 전기적으로 연결될 수 있다.
애노드 초기화 전압 부가 배선(VAIAL)은 제1 평탄화층(125)을 관통하는 제2 애노드 초기화 연결 콘택홀(AICCH2)을 통해 애노드 초기화 전압 배선(VAIL)과 전기적으로 연결될 수 있다.
바이어스 부가 배선(BIADL)은 제1 평탄화층(125)을 관통하는 제2 바이어스 연결 콘택홀(BICCH2)을 통해 바이어스 연결 전극(BICE)과 전기적으로 연결될 수 있다.
이로써, 바이어스 부가 배선(BIADL)은 바이어스 연결 전극(BICE)을 통해 바이어스 배선(VBL)과 전기적으로 연결될 수 있다.
제5 연결 전극(CE5)은 제1 평탄화층(125)을 관통하는 제8 전극 연결 콘택홀(CCH8)을 통해 제2 연결 전극(CE2)과 전기적으로 연결될 수 있다.
제2 애노드 연결 전극(ANDE2)은 제1 평탄화층(125)을 관통하는 제2 애노드 콘택홀(ANCH2)을 통해 제1 애노드 연결 전극(ANDE1)과 전기적으로 연결될 수 있다.
도 13을 참조하면, 제5 도전층(CDL5)은 제2 데이터 배선(DL2), 제2 전원 보조 배선(VSASL), 바이어스 보조 배선(BIASL) 및 제3 애노드 연결 전극(ANDE3)을 포함할 수 있다.
제5 도전층(CDL5)은 제3 도전층(CDL3)과 마찬가지로, 저저항 특성을 갖는 메인 금속층(미도시)과, 메인 금속층의 적어도 일면에 접하는 적어도 하나의 커버 금속층(미도시)이 적층된 다중층 구조일 수 있다. 메인 금속층은 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나의 저저항 금속으로 이루어질 수 있다. 커버 금속층은 티타늄(Ti)으로 이루어질 수 있다. 다만, 이는 단지 예시일 뿐이며, 일 실시예의 제5 도전층(CDL5)은 이에 한정되지 않고, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수도 있다.
제2 데이터 배선(DL2), 제2 전원 보조 배선(VSASL) 및 바이어스 보조 배선(BIASL) 각각은 제2 방향(DR2)으로 연장될 수 있다.
제2 데이터 배선(DL2)은 제2 평탄화층(126)을 관통하는 제9 전극 연결 콘택홀(CCH9)을 통해 제5 연결 전극(CE5)과 전기적으로 연결될 수 있다.
이로써, 제2 소스 전극(S2)은 제2 연결 전극(CE2) 및 제5 연결 전극(CE5)을 통해 제2 데이터 배선(DL2)과 전기적으로 연결될 수 있다.
더불어, 별도로 도시되지 않았으나, 바이어스 보조 배선(BIASL)은 제1 평탄화층(125) 및 제2 평탄화층(126)을 관통하는 콘택홀(미도시)을 통해 바이어스 연결 전극(BICE)과 전기적으로 연결될 수 있다.
제3 애노드 연결 전극(ANDE3)은 제2 평탄화층(126)을 관통하는 제3 애노드 콘택홀(ANCH3)을 통해 제2 애노드 연결 전극(ANDE2)과 전기적으로 연결될 수 있다.
도 14를 참조하면, 회로 어레이층(120)은 제5 도전층(CDL5)을 덮는 제3 평탄화층(127)을 더 포함하는 구조로 마련될 수 있다.
발광 어레이층(130)은 제3 평탄화층(127) 상에 배치될 수 있다.
발광 어레이층(130)은 제3 평탄화층(127) 상에 배치되고 발광 영역(EA)에 대응하는 애노드 전극(131), 제3 평탄화층(127) 상에 배치되고 발광 영역(EA)들 사이의 이격 영역인 비발광 영역(NEA)에 대응하는 화소정의층(132), 애노드 전극(131) 상에 배치되는 발광층(133), 및 화소정의층(132)과 발광층(133) 상에 배치되는 캐소드 전극(134)을 포함할 수 있다.
애노드 전극(131)은 제3 평탄화층(127)을 관통하는 제4 애노드 콘택홀(ANCH4)을 통해 제3 애노드 연결 전극(ANDE3)과 전기적으로 연결될 수 있다.
이로써, 제6 드레인 전극(D6) 및 제7 드레인 전극(D7)은 제1 애노드 연결 전극(ANDE1), 제2 애노드 연결 전극(ANDE2) 및 제3 애노드 연결 전극(ANDE3)을 통해 애노드 전극(131)과 전기적으로 연결될 수 있다.
발광 어레이층(130)은 밀봉층(140)으로 커버된다.
한편, 도 8 내지 도 14는 제1 사이드 영역(SDA1) 중 바이어스 보조 배선(BIASL)과 바이어스 부가 배선(BIADL)이 교차하는 부분을 도시한다.
제1 사이드 영역(SDA1) 중 제2 전원 보조 배선(VSASL)과 제2 전원 부가 배선(VSADL)이 교차하는 부분은 바이어스 보조 배선(BIASL) 대신 제2 전원 보조 배선(VSASL)이 배치되고, 바이어스 부가 배선(BIADL) 대신 제2 전원 부가 배선(VSADL)이 배치되는 점을 제외하면, 도 8 내지 도 14에 도시된 바와 사실상 유사하므로 중복되는 설명을 생략한다.
그리고, 제1 사이드 영역(SDA1) 중 제1 데이터 우회 배선(DETL1)과 제2 데이터 우회 배선(DETL2)이 교차하는 부분은 바이어스 보조 배선(BIASL) 대신 제1 데이터 우회 배선(DETL1)이 배치되고, 바이어스 부가 배선(BIADL) 대신 제2 데이터 우회 배선(DETL2)이 배치되는 점을 제외하면, 도 8 내지 도 14에 도시된 바와 사실상 유사하므로 중복되는 설명을 생략한다.
더불어, 도 8 내지 도 14는 제1 사이드 영역(SDA1)의 일부를 도시한다.
제2 사이드 영역(SDA2)의 일부에 배치된 화소 구동부(PXD)는 제2 데이터 배선(DL2) 대신 제3 데이터 배선(DL3)이 배치되는 점을 제외하면, 도 8 내지 도 14에 도시된 바와 사실상 유사하므로, 중복되는 설명을 생략한다.
그리고, 미들 영역(MDDA)에 배치된 화소 구동부(PXD)는 제2 데이터 배선(DL2) 대신 제1 데이터 배선(DL1)이 배치되는 점을 제외하면, 도 8 내지 도 14에 도시된 바와 사실상 유사하므로, 중복되는 설명을 생략한다.
도 15는 도 4의 C 부분 중 제4 도전층 및 제5 도전층을 보여주는 평면도이다.
도 15를 참조하면, 제1 더미 배선(DML1)은 데이터 배선(DL)과 함께 제5 도전층(CDL5)으로 이루어지고, 제1 더미 배선(DML1)과 데이터 배선(DL)은 제1 방향(DR1)에서 교번하며, 한 쌍씩 이웃하도록 배열될 수 있다. 상호 이웃한 제1 더미 배선(DML1)과 데이터 배선(DL)은 상호 대칭하는 형태일 수 있다.
제1 더미 배선(DML1)은 제1 데이터 우회 배선(DETL1)과 보조 배선(ASL)들을 포함하고, 보조 배선(ASL)들은 제2 전원 보조 배선(VSASL)과 바이어스 보조 배선(BIASL)을 포함한다.
제2 전원 보조 배선(VSASL)과 바이어스 보조 배선(BIASL)은 제1 방향(DR1)에서 적어도 하나씩 교번하여 배치될 수 있다.
제2 더미 배선(DML2)은 제1 전원 부가 배선(VDADL)과 함께 제4 도전층(CDL4)으로 이루어지고, 제2 더미 배선(DML2)과 제1 전원 부가 배선(VDADL)은 제2 방향(DR2)에서 교번하여 배열될 수 있다.
제2 더미 배선(DML2)은 제2 데이터 우회 배선(DETL2)과 부가 배선(ADL)들을 포함하고, 부가 배선(ADL)들은 제2 전원 부가 배선(VSADL)과 바이어스 부가 배선(BIADL)을 포함한다.
제2 전원 부가 배선(VSADL)과 바이어스 부가 배선(BIADL)은 제2 방향(DR2)에서 적어도 하나씩 교번하여 배치될 수 있다.
제2 데이터 우회 배선(DETL2)은 제1 우회 콘택홀(DETH1)을 통해 제1 데이터 우회 배선(DETL1)과 전기적으로 연결되고, 제2 우회 콘택홀(DETH2)을 통해 제3 데이터 배선(DL3)과 전기적으로 연결될 수 있다.
제1 우회 콘택홀(DETH1) 및 제2 우회 콘택홀(DETH2) 각각은 제2 평탄화층(126)을 관통할 수 있다.
여기서, 제2 방향(DR2)으로 배열된 제2 데이터 우회 배선(DETL2)들의 일단에 대응하는 제1 우회 콘택홀(DETH1)들은 제1 사이드 영역(SDA1)에서 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 소정의 제1 대각 방향(DD1)으로 나란하게 배열될 수 있다.
그리고, 제2 방향(DR2)으로 배열된 제2 데이터 우회 배선(DETL2)들의 다른 일단에 대응하는 제2 우회 콘택홀(DETH2)들은 제2 사이드 영역(SDA2)에서 제1 방향(DR1) 및 제2 방향(DR2)에 교차하고 제1 대각 방향(DD1)과 상이한 제2 대각 방향(DD2)으로 나란하게 배열될 수 있다.
일 예로, 제1 우회 콘택홀(DETH1)들의 배열 방향과 제2 우회 콘택홀(DETH2)들의 배열 방향은 상호 대칭할 수 있다.
이와 같이 하면, 제1 우회 콘택홀(DETH1)들과 제2 우회 콘택홀(DETH2)들이 정상적으로 배치되었는지 여부가 제1 우회 콘택홀(DETH1)들의 배열 형태 및 제2 우회 콘택홀(DETH2)의 배열 형태로부터 용이하게 유추될 수 있다.
제2 전원 부가 배선(VSADL)은 제2 평탄화층(126)을 관통하는 제1 더미 콘택홀(DMCH1)을 통해, 제2 전원 보조 배선(VSASL)과 전기적으로 연결될 수 있다.
그리고, 바이어스 부가 배선(BIADL)은 제2 평탄화층(126)을 관통하는 제2 더미 콘택홀(DMCH2)을 통해, 바이어스 보조 배선(BIASL)과 전기적으로 연결될 수 있다.
여기서, 제2 방향(DR2)으로 배열된 제2 더미 배선(DML2)들의 일단은 제1 더미 콘택홀(DMCH1)들과 제2 더미 콘택홀(DMCH2)들이 제1 대각 방향(DD1) 또는 제2 대각 방향(DD2)으로 나란하고 상호 교번하여 배열될 수 있다.
이와 같이 하면, 제1 더미 콘택홀(DMCH1)과 제2 더미 콘택홀(DMCH2)이 정상적으로 배치되었는지 여부가 제1 더미 콘택홀(DMCH1)과 제2 더미 콘택홀(DMCH2)의 배열 형태로부터 용이하게 유추될 수 있다.
도 16은 도 4의 D 부분 중 제4 도전층 및 제5 도전층을 보여주는 평면도이다.
도 16을 참조하면, 미들 영역(MDDA)에는 제2 데이터 배선(DL2) 및 제3 데이터 배선(DL3) 대신 제1 데이터 배선(DL1)이 배치되고, 제1 데이터 우회 배선(DETL1) 및 제2 데이터 우회 배선(DETL2)이 배치되지 않는 점을 제외하고는, 제1 사이드 영역(SDA1) 및 제2 사이드 영역(SDA2)과 사실상 유사하므로, 중복되는 설명을 생략한다.
도 17은 도 4의 E 부분 중 제4 도전층 및 제5 도전층을 보여주는 평면도이다.
도 15와 도 17을 참조하면, 미들 영역(MDDA)의 일측과 비표시 영역(NDA) 사이에 배치되는 제1 사이드 영역(SDA1)과 제2 사이드 영역(SDA2)은 미들 영역(MDDA)의 다른 일측과 비표시 영역(NDA) 사이에 배치되는 제1 사이드 영역(SDA1)과 제2 사이드 영역(SDA2)과 미들 영역(MDDA)을 기준으로 대칭되므로, 중복되는 설명을 생략한다.
이상과 같이, 일 실시예에 따르면, 제1 데이터 우회 배선(DETL1) 및 제2 데이터 우회 배선(DETL2)이 배치되는 제1 사이드 영역(SDA1) 및 제2 사이드 영역(SDA2) 각각의 일부를 제외하고, 제2 전원 보조 배선(VSASL)과 제2 전원 부가 배선(VSADL) 및 바이어스 보조 배선(BIASL)과 바이어스 부가 배선(BIADL)이 표시 영역(DA)에 전체적으로 배치될 수 있다.
이로써, 서브 영역(SBA)으로부터의 이격 거리에 따른 제2 전원 배선(VSL) 및 바이어스 배선(VBL) 각각의 배선 저항이 낮아질 수 있으므로, 제2 전원(ELVSS) 및 바이어스 전원(Vbias) 각각의 RC 지연이 감소될 수 있다. 따라서, 표시 장치(10)의 표시 품질이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시구동회로 300: 회로보드
MA: 메인 영역 SBA: 서브 영역
DA: 표시 영역 NDA: 비표시 영역
EA: 발광 영역 PX: 화소
110: 기판 120: 박막 트랜지스터층
130: 발광 어레이층 140: 밀봉층
150: 터치 감지부 400: 터치 구동 회로
MDDA: 미들 영역 SDA1, SDA2: 제1, 제2 사이드 영역
BA: 벤딩 영역 SB1, SB2: 제1, 제2 서브 영역
SPD: 신호 패드 DSPL: 데이터 공급 배선
DL: 데이터 배선 DML1, DML2: 제1, 제2 더미 배선
DETL1, DETL2: 제1, 제2 데이터 우회 배선
ASL: 보조 배선 ADL: 부가 배선
VSASL: 제2 전원 보조 배선 BIASL: 바이어스 보조 배선
VSADL: 제2 전원 부가 배선 BIADL: 바이어스 부가 배선
ADADL: 제1 전원 부가 배선
VDSPL, VSSPL: 제1, 제2 전원 공급 배선
PXD: 화소 구동부 VDL, VSL: 제1, 제2 전원 배선
T1~T8: 제1 내지 제8 트랜지스터
PC1, PC2, PC3: 제1, 제2, 제3 커패시터
LEL: 발광 소자 ELVDD, ELVSS: 제1, 제2 전원
GW: 스캔 기입 신호 SCWL: 스캔 기입 배선
GI: 스캔 초기화 신호 SCIL: 스캔 초기화 배선
EM: 발광 제어 신호 ECL: 발광 제어 배선
GB: 바이어스 제어 신호 BCL: 바이어스 제어 배선
Vdata: 데이터 신호 Vint, Vaint: 제1, 제2 초기화 전압
VGIL: 게이트 초기화 전압 배선 VAIL: 애노드 초기화 전압 배선
Vbias: 바이어스 전원 VBL: 바이어스 배선
IMFP1, IMFP2: 제1, 제2 영상 프레임 기간
BPD: 바이어스 기간 EPD: 발광 기간
WPD: 데이터 기입 기간 IPD: 초기화 기간
VDMNL: 제1 전원 메인 배선 VDSBL: 제1 전원 서브 배선
SEL: 반도체층
CDL1, CDL2, CDL3: 제1, 제2, 제3 도전층
CDL4, CDL5: 제4, 제5 도전층
122, 123: 제1, 제2 게이트 절연층
124: 층간 절연층
125, 126, 127: 제1, 제2, 제3 평탄화층
131: 애노드 전극 132: 화소 정의층
133: 발광층 134: 캐소드 전극

Claims (20)

  1. 복수의 발광 영역들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함한 메인 영역, 및 상기 메인 영역의 일측에서 돌출되는 서브 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 복수의 발광 영역들에 각각 대응되는 복수의 화소 구동부들과, 상기 복수의 화소 구동부들에 데이터 신호를 전달하는 데이터 배선들과, 상기 데이터 배선들과 동일한 방향으로 연장되고 상기 데이터 배선들과 각각 이웃하는 제1 더미 배선들과, 상기 데이터 배선들과 교차하는 제1 방향으로 연장되는 제2 더미 배선들을 포함한 회로 어레이층; 및
    상기 회로 어레이층 상에 배치되고 상기 복수의 발광 영역들에 각각 대응하는 복수의 발광 소자들을 포함한 발광 어레이층을 포함하고,
    상기 표시 영역은 상기 데이터 배선들의 연장 방향인 제2 방향에서 상기 서브 영역과 인접한 미들 영역, 상기 제1 방향에서 상기 미들 영역과 접하는 제1 사이드 영역, 및 상기 제1 사이드 영역과 상기 비표시 영역 사이인 제2 사이드 영역을 포함하고,
    상기 데이터 배선들은
    상기 미들 영역에 배치되는 제1 데이터 배선;
    상기 제1 사이드 영역에 배치되는 제2 데이터 배선; 및
    상기 제2 사이드 영역에 배치되는 제3 데이터 배선을 포함하며,
    상기 제1 더미 배선들은 상기 제1 사이드 영역에 배치되며 상기 제2 데이터 배선의 일부와 이웃하는 제1 데이터 우회 배선, 및 상기 제1 데이터 우회 배선을 제외한 나머지인 보조 배선들을 포함하고,
    상기 제2 더미 배선들은 상기 제1 사이드 영역 및 상기 제2 사이드 영역에 배치되고 상기 제1 데이터 우회 배선과 상기 제3 데이터 배선 사이를 연결하는 제2 데이터 우회 배선, 및 상기 제2 데이터 우회 배선을 제외한 나머지인 부가 배선들을 포함하며,
    상기 보조 배선들은
    소정의 바이어스 전원이 인가되는 바이어스 보조 배선; 및
    상기 발광 소자들의 구동을 위한 소정의 제1 전원과 제2 전원 중 상기 제2 전원이 인가되는 제2 전원 보조 배선을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 전원 보조 배선과 상기 바이어스 보조 배선은 상기 제1 방향에서 적어도 한 개씩 교번하여 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 사이드 영역에서, 상기 제1 데이터 우회 배선의 상기 제2 방향의 일측에 나란하게 이격되는 하나의 보조 배선은 상기 제2 데이터 배선의 다른 일부와 이웃하는 표시 장치.
  4. 제2 항에 있어서,
    상기 회로 어레이층은
    상기 표시 영역에 배치되고 상기 제1 방향으로 연장되며 상기 제1 전원이 인가되는 제1 전원 부가 배선들을 더 포함하고,
    상기 제1 전원 부가 배선들은 상기 제2 더미 배선들과 교번하여 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 데이터 우회 배선은 상기 제1 전원 부가 배선들과 각각 이웃하고,
    상기 제1 전원 부가 배선들 중 하나의 제1 전원 부가 배선은 상기 제2 데이터 우회 배선, 및 상기 제2 데이터 우회 배선의 상기 제1 방향의 양측에 각각 나란하게 이격된 두 개의 부가 배선들과 이웃하는 표시 장치.
  6. 제4 항에 있어서,
    상기 부가 배선들은
    상기 바이어스 전원이 인가되는 바이어스 부가 배선; 및
    상기 제2 전원이 인가되는 제2 전원 부가 배선을 포함하는 표시 장치.
  7. 제4 항에 있어서,
    상기 회로 어레이층은 상기 서브 영역에 배치된 표시 구동 회로와 상기 데이터 배선들 사이를 각각 전기적으로 연결하는 데이터 공급 배선들을 더 포함하고,
    상기 데이터 공급 배선들은 상기 미들 영역을 향하는 제1 데이터 공급 배선, 및 상기 제1 사이드 영역을 향하는 제2 데이터 공급 배선과 제3 데이터 공급 배선을 포함하며,
    상기 제1 데이터 배선은 상기 제1 데이터 공급 배선과 전기적으로 연결되고,
    상기 제2 데이터 배선은 상기 제2 데이터 공급 배선과 전기적으로 연결되며,
    상기 제1 데이터 우회 배선은 상기 제3 데이터 공급 배선과 전기적으로 연결되고,
    상기 제3 데이터 배선은 상기 제1 데이터 우회 배선 및 상기 제2 데이터 우회 배선을 통해 상기 제3 데이터 공급 배선과 전기적으로 연결되는 표시 장치.
  8. 제4 항에 있어서,
    상기 회로 어레이층은
    상기 서브 영역에서 상기 비표시 영역으로 연장되고 상기 바이어스 전원을 전달하는 바이어스 공급 배선;
    상기 서브 영역에서 상기 비표시 영역으로 연장되고 상기 제1 전원을 전달하는 제1 전원 공급 배선; 및
    상기 서브 영역에서 상기 비표시 영역으로 연장되고 상기 제2 전원을 전달하는 제2 전원 공급 배선을 더 포함하고,
    상기 바이어스 보조 배선과 상기 바이어스 부가 배선은 상기 바이어스 공급 배선과 전기적으로 연결되며,
    상기 제1 전원 부가 배선들은 상기 제1 전원 공급 배선과 전기적으로 연결되며,
    상기 제2 전원 보조 배선과 상기 제2 전원 부가 배선은 상기 제2 전원 공급 배선과 전기적으로 연결되는 표시 장치.
  9. 제8 항에 있어서,
    상기 회로 어레이층은
    상기 기판 상의 반도체층;
    상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층;
    상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층;
    상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층;
    상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층; 및
    상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층을 포함하는 구조로 마련되고,
    상기 데이터 배선들과 상기 제1 더미 배선들은 상기 제5 도전층으로 이루어지며,
    상기 제2 더미 배선들과 상기 제1 전원 부가 배선들은 상기 제4 도전층으로 이루어지고,
    상기 제2 전원 보조 배선은 상기 제2 평탄화층을 관통하는 제1 더미 콘택홀을 통해 상기 제2 전원 부가 배선과 전기적으로 연결되는 표시 장치.
  10. 제9 항에 있어서,
    상기 회로 어레이층은
    상기 제2 도전층으로 이루어지고 상기 바이어스 공급 배선과 상기 복수의 화소 구동부들 사이를 전기적으로 연결하며 상기 제1 방향으로 연장되는 바이어스 배선을 더 포함하고,
    상기 바이어스 배선은 상기 층간 절연층을 관통하는 제1 바이어스 연결홀을 통해 상기 제3 도전층으로 이루어진 바이어스 연결 전극과 전기적으로 연결되고,
    상기 제2 더미 배선들 중 일부인 상기 바이어스 부가 배선은 상기 제1 평탄화층을 관통하는 제2 바이어스 연결홀을 통해 상기 바이어스 연결 전극과 전기적으로 연결되며,
    상기 바이어스 보조 배선은 상기 제2 평탄화층을 관통하는 제2 더미 콘택홀을 통해 상기 바이어스 부가 배선과 전기적으로 연결되는 표시 장치.
  11. 제9 항에 있어서,
    상기 회로 어레이층은 상기 복수의 화소 구동부들과 상기 제1 전원 공급 배선 사이를 전기적으로 연결하는 제1 전원 배선을 더 포함하고,
    상기 제1 전원 배선은
    상기 제2 도전층으로 이루어지고 상기 제1 방향으로 연장되는 제1 전원 서브 배선; 및
    상기 제3 도전층으로 이루어지고 상기 제2 방향으로 연장되며 상기 제1 전원 서브 배선 및 상기 제1 전원 부가 배선과 전기적으로 연결되는 제1 전원 메인 배선을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 회로 어레이층은
    상기 복수의 화소 구동부들에 스캔 기입 신호를 전달하는 스캔 기입 배선;
    상기 복수의 화소 구동부들에 스캔 초기화 신호를 전달하는 스캔 초기화 배선;
    상기 복수의 화소 구동부들에 발광 제어 신호를 전달하는 발광 제어 배선;
    상기 복수의 화소 구동부들에 바이어스 제어 신호를 전달하는 바이어스 제어 배선;
    상기 복수의 화소 구동부들에 제1 초기화 전압을 전달하는 게이트 초기화 전압 배선; 및
    상기 복수의 화소 구동부들에 제2 초기화 전압을 전달하는 애노드 초기화 전압 배선을 더 포함하고,
    상기 복수의 발광 소자들의 애노드 전극은 상기 복수의 화소 구동부들에 각각 연결되며,
    상기 복수의 발광 소자들의 캐소드 전극은 상기 제2 전원 공급 배선과 전기적으로 연결되고,
    상기 복수의 화소 구동부들 중 하나의 화소 구동부는
    상기 데이터 배선들 중 하나의 데이터 배선에 의한 데이터 신호에 기초하여 상기 발광 소자의 구동을 위한 구동 전류를 생성하는 제1 트랜지스터;
    상기 하나의 데이터 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 스캔 기입 신호에 기초하여 상기 하나의 데이터 배선에 의한 데이터 신호를 상기 제1 트랜지스터의 제1 전극에 전달하는 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이에 배치되고, 상기 스캔 제어 신호에 기초하여 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이를 연결하는 제3 트랜지스터;
    상기 게이트 초기화 전압 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되고, 상기 스캔 초기화 신호에 기초하여 상기 제1 트랜지스터의 게이트 전극에 상기 제1 초기화 전압을 전달하는 제4 트랜지스터;
    상기 제1 전원 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 발광 제어 신호에 기초하여 상기 제1 트랜지스터의 제1 전극에 상기 제1 전원을 전달하는 제5 트랜지스터;
    상기 발광 소자들 중 하나의 발광 소자의 애노드 전극과 상기 제1 트랜지스터의 제2 전극 사이에 배치되고, 상기 발광 제어 신호에 기초하여 상기 제1 트랜지스터의 제2 전극과 상기 하나의 발광 소자의 애노드 전극 사이를 연결하는 제6 트랜지스터;
    상기 애노드 초기화 전압 배선과 상기 제6 트랜지스터의 제2 전극 사이에 배치되고, 상기 바이어스 제어 신호에 기초하여 상기 제6 트랜지스터의 제2 전극에 상기 제2 초기화 전압을 전달하는 제7 트랜지스터; 및
    상기 바이어스 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 바이어스 제어 신호에 기초하여 상기 제1 트랜지스터의 제1 전극에 상기 바이어스 전압을 전달하는 제8 트랜지스터를 포함하며,
    상기 스캔 기입 배선, 상기 스캔 제어 배선, 상기 스캔 초기화 배선, 상기 발광 제어 배선 및 상기 바이어스 제어 배선 각각은 상기 제1 방향으로 연장되고 상기 제1 도전층으로 이루어지며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터 및 상기 제8 트랜지스터 각각의 채널과 제1 전극과 제2 전극은 상기 반도체층으로 이루어지고,
    상기 제1 트랜지스터의 게이트 전극은 상기 제1 도전층으로 이루어지며,
    상기 제2 트랜지스터의 게이트 전극 및 상기 제3 트랜지스터의 게이트 전극은 상기 스캔 기입 배선의 서로 다른 일부로 각각 이루어지고,
    상기 제4 트랜지스터의 게이트 전극은 상기 스캔 초기화 배선의 일부로 이루어지며,
    상기 제5 트랜지스터의 게이트 전극 및 상기 제6 트랜지스터의 게이트 전극은 상기 발광 제어 배선의 서로 다른 일부로 각각 이루어지고,
    상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극은 상기 바이어스 제어 배선의 서로 다른 일부로 각각 이루어지는 표시 장치.
  13. 복수의 발광 영역들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함한 메인 영역, 및 상기 메인 영역의 일측에서 돌출되는 서브 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 복수의 발광 영역들에 각각 대응되는 복수의 화소 구동부들과, 상기 복수의 화소 구동부들에 데이터 신호를 전달하는 데이터 배선들과, 상기 데이터 배선들과 동일한 방향으로 연장되고 상기 데이터 배선들과 각각 이웃하는 제1 더미 배선들과, 상기 데이터 배선들의 연장 방향과 교차하는 제1 방향으로 연장되는 제2 더미 배선들을 포함한 회로 어레이층; 및
    상기 회로 어레이층 상에 배치되고 상기 복수의 발광 영역들에 각각 대응하는 복수의 발광 소자들을 포함한 발광 어레이층을 포함하고,
    상기 회로 어레이층은 상기 서브 영역에서 상기 비표시 영역으로 연장되고 소정의 바이어스 전원을 전달하는 바이어스 공급 배선, 상기 서브 영역에서 상기 비표시 영역으로 연장되고 상기 발광 소자들의 구동을 위한 소정의 제1 전원과 제2 전원을 각각 전달하는 제1 전원 공급 배선과 제2 전원 공급 배선, 및 상기 서브 영역에 배치된 표시 구동 회로와 상기 데이터 배선들 사이를 각각 연결하는 데이터 공급 배선들을 더 포함하며,
    상기 데이터 배선들은
    상기 표시 영역 중 상기 제1 방향과 교차하는 제2 방향에서 상기 서브 영역과 인접한 미들 영역에 배치되고 상기 데이터 공급 배선들 중 제1 데이터 공급 배선과 연결되는 제1 데이터 배선;
    상기 표시 영역 중 상기 제1 방향에서 상기 미들 영역과 접하는 제1 사이드 영역에 배치되고 상기 데이터 공급 배선들 중 제2 데이터 공급 배선과 연결되는 제2 데이터 배선; 및
    상기 표시 영역 중 상기 제1 사이드 영역과 상기 비표시 영역 사이의 제2 사이드 영역에 배치되는 제3 데이터 배선을 포함하며,
    상기 제1 더미 배선들은 상기 제2 데이터 배선의 일부와 이웃하고 상기 데이터 공급 배선들 중 제3 데이터 공급 배선과 연결되는 제1 데이터 우회 배선, 및 상기 제1 데이터 우회 배선을 제외한 나머지인 보조 배선들을 포함하고,
    상기 제2 더미 배선들은 상기 제1 데이터 우회 배선과 상기 제3 데이터 배선 사이를 연결하는 제2 데이터 우회 배선, 및 상기 제2 데이터 우회 배선을 제외한 나머지인 부가 배선들을 포함하며,
    상기 보조 배선들 중 일부의 보조 배선들과 상기 부가 배선들 중 일부의 부가 배선들은 상기 바이어스 공급 배선과 전기적으로 연결되고,
    상기 보조 배선들 중 나머지 일부의 보조 배선들과 상기 부가 배선들 중 나머지 일부의 부가 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결되는 표시 장치.
  14. 제13 항에 있어서,
    상기 보조 배선들은
    상기 제2 전원이 인가되는 제2 전원 보조 배선; 및
    상기 바이어스 전원이 인가되는 바이어스 보조 배선을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 전원 보조 배선과 상기 바이어스 보조 배선은 상기 제1 방향에서 적어도 한 개씩 교번하여 배치되는 표시 장치.
  16. 제14 항에 있어서,
    상기 부가 배선들은
    상기 제2 전원이 인가되는 제2 전원 부가 배선; 및
    상기 바이어스 전원이 인가되는 바이어스 부가 배선을 포함하고,
    상기 제2 전원 부가 배선은 제1 더미 콘택홀을 통해 상기 제2 전원 보조 배선과 전기적으로 연결되고,
    상기 바이어스 부가 배선은 제2 더미 콘택홀을 통해 상기 바이어스 보조 배선과 전기적으로 연결되는 표시 장치.
  17. 제16 항에 있어서,
    상기 회로 어레이층은
    상기 표시 영역에 배치되고 상기 제1 방향으로 연장되며 상기 제1 전원 공급 배선과 전기적으로 연결되는 제1 전원 부가 배선들을 더 포함하고,
    상기 제1 전원 부가 배선들은 상기 제2 더미 배선들과 교번하여 배치되는 표시 장치.
  18. 제17 항에 있어서,
    상기 회로 어레이층은
    상기 기판 상의 반도체층;
    상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층;
    상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층;
    상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층;
    상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층; 및
    상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층을 포함하는 구조로 마련되고,
    상기 데이터 배선들과 상기 제1 더미 배선들은 상기 제5 도전층으로 이루어지며,
    상기 제2 더미 배선들과 상기 제1 전원 부가 배선들은 상기 제4 도전층으로 이루어지는 표시 장치.
  19. 제18 항에 있어서,
    상기 회로 어레이층은
    상기 제2 도전층으로 이루어지고 상기 바이어스 공급 배선과 상기 복수의 화소 구동부들 사이를 전기적으로 연결하며 상기 제1 방향으로 연장되는 바이어스 배선을 더 포함하고,
    상기 바이어스 배선은 상기 층간 절연층을 관통하는 제1 바이어스 연결홀을 통해 상기 제3 도전층으로 이루어진 바이어스 연결 전극과 전기적으로 연결되고,
    상기 제2 더미 배선들 중 일부인 상기 바이어스 부가 배선은 상기 제1 평탄화층을 관통하는 제2 바이어스 연결홀을 통해 상기 바이어스 연결 전극과 전기적으로 연결되며,
    상기 제2 더미 콘택홀은 상기 제2 평탄화층을 관통하는 표시 장치.
  20. 제18 항에 있어서,
    상기 회로 어레이층은
    상기 복수의 화소 구동부들과 상기 제1 전원 공급 배선 사이를 전기적으로 연결하는 제1 전원 배선;
    상기 복수의 화소 구동부들에 스캔 기입 신호를 전달하는 스캔 기입 배선;
    상기 복수의 화소 구동부들에 스캔 제어 신호를 전달하는 스캔 제어 배선;
    상기 복수의 화소 구동부들에 스캔 초기화 신호를 전달하는 스캔 초기화 배선;
    상기 복수의 화소 구동부들에 발광 제어 신호를 전달하는 발광 제어 배선;
    상기 복수의 화소 구동부들에 바이어스 제어 신호를 전달하는 바이어스 제어 배선;
    상기 복수의 화소 구동부들에 제1 초기화 전압을 전달하는 게이트 초기화 전압 배선; 및
    상기 복수의 화소 구동부들에 제2 초기화 전압을 전달하는 애노드 초기화 전압 배선을 더 포함하고,
    상기 복수의 발광 소자들의 애노드 전극은 상기 복수의 화소 구동부들에 각각 연결되며,
    상기 복수의 발광 소자들의 캐소드 전극은 상기 제2 전원 공급 배선과 전기적으로 연결되고,
    상기 복수의 화소 구동부들 중 하나의 화소 구동부는
    상기 데이터 배선들 중 하나의 데이터 배선에 의한 데이터 신호에 기초하여 상기 발광 소자의 구동을 위한 구동 전류를 생성하는 제1 트랜지스터;
    상기 하나의 데이터 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 스캔 기입 신호에 기초하여 상기 하나의 데이터 배선에 의한 데이터 신호를 상기 제1 트랜지스터의 제1 전극에 전달하는 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이에 배치되고, 상기 스캔 제어 신호에 기초하여 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이를 연결하는 제3 트랜지스터;
    상기 게이트 초기화 전압 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되고, 상기 스캔 초기화 신호에 기초하여 상기 제1 트랜지스터의 게이트 전극에 상기 제1 초기화 전압을 전달하는 제4 트랜지스터;
    상기 제1 전원 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 발광 제어 신호에 기초하여 상기 제1 트랜지스터의 제1 전극에 상기 제1 전원을 전달하는 제5 트랜지스터;
    상기 발광 소자들 중 하나의 발광 소자의 애노드 전극과 상기 제1 트랜지스터의 제2 전극 사이에 배치되고, 상기 발광 제어 신호에 기초하여 상기 제1 트랜지스터의 제2 전극과 상기 하나의 발광 소자의 애노드 전극 사이를 연결하는 제6 트랜지스터;
    상기 애노드 초기화 전압 배선과 상기 제6 트랜지스터의 제2 전극 사이에 배치되고, 상기 바이어스 제어 신호에 기초하여 상기 제6 트랜지스터의 제2 전극에 상기 제2 초기화 전압을 전달하는 제7 트랜지스터; 및
    상기 바이어스 배선과 상기 제1 트랜지스터의 제1 전극 사이에 배치되고, 상기 바이어스 제어 신호에 기초하여 상기 제1 트랜지스터의 제1 전극에 상기 바이어스 전압을 전달하는 제8 트랜지스터를 포함하며,
    상기 스캔 기입 배선, 상기 스캔 제어 배선, 상기 스캔 초기화 배선, 상기 발광 제어 배선 및 상기 바이어스 제어 배선 각각은 상기 제1 방향으로 연장되고 상기 제1 도전층으로 이루어지며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터 및 상기 제8 트랜지스터 각각의 채널과 제1 전극과 제2 전극은 상기 반도체층으로 이루어지고,
    상기 제1 트랜지스터의 게이트 전극은 상기 제1 도전층으로 이루어지며,
    상기 제2 트랜지스터의 게이트 전극 및 상기 제3 트랜지스터의 게이트 전극은 상기 스캔 기입 배선의 서로 다른 일부로 각각 이루어지고,
    상기 제4 트랜지스터의 게이트 전극은 상기 스캔 초기화 배선의 일부로 이루어지며,
    상기 제5 트랜지스터의 게이트 전극 및 상기 제6 트랜지스터의 게이트 전극은 상기 발광 제어 배선의 서로 다른 일부로 각각 이루어지고,
    상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극은 상기 바이어스 제어 배선의 서로 다른 일부로 각각 이루어지며,
    상기 제1 전원 배선은
    상기 제2 도전층으로 이루어지고 상기 제1 방향으로 연장되는 제1 전원 서브 배선; 및
    상기 제3 도전층으로 이루어지고 상기 제2 방향으로 연장되며 상기 제1 전원 서브 배선 및 상기 제1 전원 부가 배선과 전기적으로 연결되는 제1 전원 메인 배선을 포함하는 표시 장치.
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