KR20240049764A

KR20240049764A - 표시 장치

Info

Publication number: KR20240049764A
Application number: KR1020230028924A
Authority: KR
Inventors: 최윤선; 최원석
Original assignee: 삼성디스플레이 주식회사
Priority date: 2022-10-07
Filing date: 2023-03-06
Publication date: 2024-04-17

Abstract

표시 장치가 제공된다. 표시 장치는 기판, 회로층, 및 발광 소자층을 포함한다. 상기 회로층은 화소 구동부들, 데이터 배선들, 상기 데이터 배선들 중 제1 데이터 배선과 전기적으로 연결되고 제1 방향으로 연장되는 제1 전달 우회 배선, 및 상기 데이터 배선들 중 제2 데이터 배선과 이웃하고 제2 방향으로 연장되며 상기 제1 전달 우회 배선과 전기적으로 연결되는 제2 전달 우회 배선을 포함한다. 상기 제1 전달 우회 배선은 상기 제1 데이터 배선과 상기 제2 전달 우회 배선 사이에서 상기 제1 방향으로 연장되는 제1 메인 스트림, 상기 제1 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제1 데이터 배선의 일부와 중첩되는 제1 서브 브랜치, 및 상기 제1 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제2 전달 우회 배선의 일부와 중첩되는 제2 서브 브랜치를 포함한다.

Description

표시 장치{DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.

표시장치는 영상 표시를 위한 광을 방출하는 표시 패널과, 표시 패널의 구동을 위한 신호 또는 전원을 공급하는 구동부를 포함할 수 있다.

표시 장치는 적어도 일면에서 영상을 표시할 수 있다. 표시 장치의 표시면은 영상 표시를 위한 각각의 광을 방출하는 복수의 발광 영역이 배열되는 표시 영역과, 표시영역의 주변인 비표시 영역을 포함할 수 있다.

표시 장치는 복수의 발광 영역들에 각각의 데이터 신호를 전달하는 데이터 배선들과, 데이터 배선들에 데이터 신호를 공급하는 표시 구동 회로를 포함할 수 있다.

한편, 데이터 배선들과 표시 구동 회로 사이를 연결하는 데이터 공급 배선들은 비표시 영역에 배치된다. 이에 따라, 해상도의 개선을 위해 데이터 배선들이 많아지면, 증가된 데이터 공급 배선들의 배치에 할당되는 너비가 커지므로, 비표시 영역의 너비가 커질 수 있다.

이 경우, 표시면 중 표시 영역의 비율이 작아지므로, 표시 장치의 표시 품질이 저하될 수 있다. 즉, 표시면 중 표시 영역의 비율은 해상도와 트레이드 오프 관계일 수 있다.

본 발명이 해결하고자 하는 과제는 해상도에 영향을 미치지 않으면서도 비표시 영역의 너비를 감소시킬 수 있는 표시 장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 발광 영역들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함한 메인 영역을 포함하는 기판, 상기 기판 상에 배치되는 회로층, 및 상기 회로층 상에 배치되고 상기 발광 영역들에 각각 대응하는 발광 소자들을 포함하는 발광 소자층을 포함한다. 상기 표시 영역 중 일측의 우회 영역은, 중앙의 우회 미들 영역, 제1 방향에서 상기 우회 미들 영역과 나란하고 상기 비표시 영역과 접하는 제1 우회 사이드 영역, 및 상기 우회 미들 영역과 상기 제1 우회 사이드 영역 사이에 배치되는 제2 우회 사이드 영역을 포함한다. 상기 회로층은 상기 발광 영역들에 각각 대응하고 상기 발광 소자층의 상기 발광 소자들과 각각 전기적으로 연결되는 화소 구동부들, 상기 제1 방향에 교차하는 제2 방향으로 연장되고 상기 화소 구동부들에 데이터 신호를 전달하는 데이터 배선들, 상기 데이터 배선들 중 상기 제1 우회 사이드 영역에 배치된 제1 데이터 배선과 전기적으로 연결되고 상기 제1 방향으로 연장되는 제1 전달 우회 배선, 및 상기 데이터 배선들 중 상기 제2 우회 사이드 영역에 배치된 제2 데이터 배선과 이웃하고 상기 제2 방향으로 연장되며 상기 제1 전달 우회 배선과 전기적으로 연결되는 제2 전달 우회 배선을 포함한다. 상기 제1 전달 우회 배선은 상기 제1 데이터 배선과 상기 제2 전달 우회 배선 사이에서 상기 제1 방향으로 연장되는 제1 메인 스트림, 상기 제1 우회 사이드 영역에 배치되고 상기 제1 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제1 데이터 배선의 일부와 중첩되는 제1 서브 브랜치, 및 상기 제2 우회 사이드 영역에 배치되고 상기 제1 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제2 전달 우회 배선의 일부와 중첩되는 제2 서브 브랜치를 포함한다.

상기 화소 구동부들 각각은 데이터 연결홀을 통해 상기 데이터 배선들 중 하나의 데이터 배선과 전기적으로 연결되는 데이터 연결 전극을 포함할 수 있다. 상기 화소 구동부들은 상기 제1 전달 우회 배선의 상기 제1 서브 브랜치와 인접한 제1 화소 구동부를 포함할 수 있다. 상기 제1 데이터 배선은 상기 제2 방향으로 연장되는 제1 메인 연장부, 상기 제1 화소 구동부와 인접하며 상기 제1 메인 연장부로부터 돌출되고 상기 제1 서브 브랜치와 중첩되는 제1 서브 돌출부, 및 상기 제1 화소 구동부와 인접하며 상기 제1 메인 연장부로부터 돌출되고 상기 제1 화소 구동부의 데이터 연결 전극과 중첩되는 제2 서브 돌출부를 포함할 수 있다. 상기 제1 전달 우회 배선은 상기 제1 서브 브랜치 및 상기 제1 서브 돌출부와 중첩되는 제1 우회 연결홀을 통해 상기 제1 데이터 배선과 전기적으로 연결될 수 있다. 상기 제1 우회 연결홀은 상기 제1 전달 우회 배선의 상기 제1 메인 스트림과 상기 제1 데이터 배선의 상기 제1 메인 연장부 간의 교차점으로부터 이격될 수 있다.

상기 화소 구동부들은, 상기 제1 우회 사이드 영역에 배치되며 상기 제1 데이터 배선과 전기적으로 연결되고 상기 제1 화소 구동부로부터 이격되는 제2 화소 구동부를 더 포함할 수 있다. 상기 제1 데이터 배선은, 상기 제2 화소 구동부와 인접하며 상기 제1 메인 연장부로부터 돌출되는 제3 서브 돌출부와 제4 서브 돌출부를 더 포함할 수 있다. 상기 제3 서브 돌출부는 제1 더미홀과 중첩될 수 있다. 상기 제4 서브 돌출부는 상기 제2 화소 구동부의 데이터 연결 전극과 중첩될 수 있다.

상기 데이터 배선들과 상기 제2 전달 우회 배선은 상기 제1 전달 우회 배선, 상기 데이터 연결 전극 및 상기 더미 전극을 덮는 비아층 상에 배치될 수 있다. 상기 제1 우회 연결홀, 상기 제2 우회 연결홀 및 상기 제1 더미홀은 상기 비아층을 관통할 수 있다.

상기 제1 더미홀은 상기 비아층으로 덮인 더미 전극과 중첩될 수 있다.

상기 화소 구동부들은, 상기 제2 우회 사이드 영역에 배치되며 상기 제1 전달 우회 배선의 상기 제2 서브 브랜치와 인접하고 상기 제2 데이터 배선과 전기적으로 연결되며 상기 제1 방향에서 상기 제1 화소 구동부와 나란하게 배치되는 제3 화소 구동부를 더 포함할 수 있다. 상기 제2 데이터 배선은 상기 제2 방향으로 연장되는 제2 메인 연장부, 상기 제3 화소 구동부와 인접하며 상기 제2 메인 연장부로부터 돌출되고 상기 제1 방향에서 상기 제1 데이터 배선의 상기 제1 서브 돌출부와 나란하게 배치되는 제5 서브 돌출부, 및 상기 제3 화소 구동부와 인접하며 상기 제2 메인 연장부로부터 돌출되고 상기 제1 방향에서 상기 제1 데이터 배선의 상기 제2 서브 돌출부와 나란하게 배치되며 상기 제3 화소 구동부의 데이터 연결 전극과 중첩되는 제6 서브 돌출부를 포함할 수 있다. 상기 제5 서브 돌출부는 상기 비아층을 관통하는 제2 더미홀과 중첩될 수 있다.

상기 제2 전달 우회 배선은 상기 제2 방향으로 연장되는 제3 메인 연장부, 상기 제3 화소 구동부와 인접하며 상기 제3 메인 연장부로부터 돌출되고 상기 제2 데이터 배선의 상기 제5 서브 돌출부와 마주하며 상기 제2 서브 브랜치와 중첩되는 제7 서브 돌출부, 및 상기 제3 화소 구동부와 인접하며 상기 제3 메인 연장부로부터 돌출되고 상기 제2 데이터 배선의 상기 제6 서브 돌출부와 마주하는 제8 서브 돌출부를 포함할 수 있다. 상기 제1 전달 우회 배선은 상기 제2 서브 브랜치 및 상기 제7 서브 돌출부와 중첩되는 제2 우회 연결홀을 통해 상기 제2 전달 우회 배선과 전기적으로 연결될 수 있다. 상기 제8 서브 돌출부는 상기 비아층을 관통하는 제3 더미홀과 중첩될 수 있다.

상기 회로층은 상기 비표시 영역에 배치되며 상기 발광 소자들의 구동을 위한 제1 전원과 제2 전원을 각각 전달하는 제1 전원 공급 배선과 제2 전원 공급 배선, 상기 표시 영역에 배치되며 상기 제1 방향으로 연장되고 상기 제1 전원 공급 배선과 전기적으로 연결되는 제1 전원 보조 배선들, 상기 제1 전원 보조 배선들과 각각 이웃하고 상기 제1 방향으로 연장되는 제1 더미 배선들, 및 상기 데이터 배선들과 각각 이웃하고 상기 제2 방향으로 연장되는 제2 더미 배선들을 더 포함할 수 있다. 상기 제1 더미 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결되는 제1 보조 배선들과, 상기 제1 전달 우회 배선을 포함할 수 있다. 상기 제2 더미 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결되는 제2 보조 배선들과, 상기 제2 전달 우회 배선을 포함할 수 있다. 상기 제1 보조 배선들 중 하나의 제1 보조 배선은 상기 제1 방향으로 연장되는 제2 메인 스트림, 및 상기 제2 메인 스트림으로부터 상기 제2 방향으로 연장되는 제3 서브 브랜치를 포함할 수 있다. 상기 제2 보조 배선들 각각은 상기 제2 방향으로 연장되는 제4 메인 연장부, 및 상기 제4 메인 연장부로부터 상기 화소 구동부들 각각으로 돌출되는 제9 서브 돌출부와 제10 서브 돌출부를 포함할 수 있다. 상기 제2 보조 배선들의 상기 제9 서브 돌출부들 중 일부는 상기 제3 서브 브랜치와 중첩될 수 있다. 상기 제2 보조 배선들의 상기 제9 서브 돌출부들 중 다른 나머지 일부, 및 상기 제2 보조 배선들의 상기 제10 서브 돌출부들은 상기 비아층을 관통하는 제4 더미홀과 중첩될 수 있다. 상기 제1 보조 배선들은 상기 제3 서브 브랜치 및 상기 제9 서브 돌출부와 중첩되는 보조 연결홀을 통해 상기 제2 보조 배선들과 전기적으로 연결될 수 있다.

상기 제1 더미홀, 상기 제2 더미홀, 상기 제3 더미홀 및 상기 제4 더미홀은 상기 비아층으로 덮인 더미 전극들과 각각 중첩될 수 있다.

상기 회로층은 상기 기판 상의 반도체층, 상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층, 상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층, 상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층, 상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층, 상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층, 및 상기 제5 도전층을 덮는 제3 평탄화층을 포함하는 구조로 마련될 수 있다. 상기 제4 도전층은 상기 제1 전원 보조 배선들과 상기 제1 더미 배선들과 상기 더미 전극들을 포함할 수 있다. 상기 제5 도전층은 상기 데이터 배선들과 상기 제2 더미 배선들을 포함할 수 있다. 상기 비아층은 상기 제2 평탄화층을 포함할 수 있다.

상기 기판은 상기 표시 영역으로 둘러싸인 홀 영역을 더 포함할 수 있다. 상기 데이터 배선들은 상기 홀 영역과 교차하는 홀 교차 데이터 배선을 더 포함할 수 있다. 상기 홀 교차 데이터 배선은 상기 홀 영역의 상기 제2 방향의 일측에 인접하게 배치되는 제1 홀 인접부, 및 상기 홀 영역의 상기 제2 방향의 다른 일측에 인접하게 배치되는 제2 홀 인접부를 포함할 수 있다. 상기 제1 더미 배선들은 상기 홀 교차 데이터 배선의 상기 제1 홀 인접부와 전기적으로 연결되는 제1 홀 우회 배선, 및 상기 홀 교차 데이터 배선의 상기 제2 홀 인접부와 전기적으로 연결되는 제2 홀 우회 배선을 더 포함할 수 있다. 상기 제2 더미 배선들은 상기 제1 홀 우회 배선과 상기 제2 전달 우회 배선 사이를 전기적으로 연결하는 제3 홀 우회 배선을 더 포함할 수 있다. 상기 제1 홀 우회 배선은 상기 제1 홀 인접부와 상기 제3 홀 우회 배선 사이에서 상기 제1 방향으로 연장되는 제3 메인 스트림, 상기 제3 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제1 홀 인접부의 일부와 중첩되는 제4 서브 브랜치, 및 상기 제3 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제3 홀 우회 배선의 일부와 중첩되는 제5 서브 브랜치를 포함할 수 있다.

상기 제2 홀 우회 배선은 상기 제2 홀 인접부와 상기 제3 홀 우회 배선 사이에서 상기 제1 방향으로 연장되는 제4 메인 스트림, 상기 제4 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제3 홀 우회 배선의 일부와 중첩되는 제6 서브 브랜치, 및 상기 제4 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제2 홀 인접부의 일부와 중첩되는 제7 서브 브랜치를 포함할 수 있다.

상기 표시 장치는 상기 기판 중 상기 메인 영역의 일측에서 상기 제2 방향으로 돌출되는 서브 영역에 배치되고 상기 데이터 배선들 각각의 데이터 신호를 출력하는 표시 구동 회로를 더 포함할 수 있다. 상기 회로층은 상기 비표시 영역과 상기 서브 영역에 배치되며 상기 표시 구동 회로의 출력단들과 각각 전기적으로 연결되고 상기 데이터 배선들 각각의 데이터 신호를 상기 표시 영역으로 전달하는 데이터 공급 배선들을 더 포함할 수 있다. 상기 데이터 공급 배선들 중 상기 제1 데이터 배선의 데이터 신호를 전달하는 제1 데이터 공급 배선은 상기 제2 전달 우회 배선과 연결될 수 있다. 상기 데이터 공급 배선들 중 상기 제2 데이터 배선의 데이터 신호를 전달하는 제2 데이터 공급 배선은 상기 제2 데이터 배선과 연결될 수 있다.

상기 제1 전달 우회 배선의 상기 제1 메인 스트림은 상기 제2 방향에서 상기 제1 데이터 라인의 상기 제1 서브 돌출부 및 상기 제2 서브 돌출부 중 상기 제1 서브 돌출부와 더 인접하게 배치될 수 있다.

상기 제1 전달 우회 배선의 상기 제1 메인 스트림은 상기 제2 방향에서 상기 제1 데이터 라인의 상기 제1 서브 돌출부 및 상기 제2 서브 돌출부 사이에 배치될 수 있다.

상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 발광 영역들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함한 메인 영역, 및 상기 메인 영역의 일측에서 돌출되는 서브 영역을 포함하는 기판, 상기 기판 상에 배치되고 상기 발광 영역들에 각각 대응하는 화소 구동부들을 포함하는 회로층, 및 상기 회로층 상에 배치되고 상기 발광 영역들에 각각 대응하는 발광 소자들을 포함하는 발광 소자층을 포함한다. 상기 회로층은 상기 발광 영역들에 각각 대응하고 상기 발광 소자층의 상기 발광 소자들과 각각 전기적으로 연결되는 화소 구동부들, 상기 화소 구동부들에 데이터 신호를 전달하는 데이터 배선들, 상기 데이터 배선들에 교차하는 제1 방향으로 연장되는 제1 더미 배선들, 및 상기 데이터 배선들과 나란한 제2 방향으로 연장되고 상기 데이터 배선들과 각각 이웃하는 제2 더미 배선들을 포함한다. 상기 데이터 배선들과 상기 제2 더미 배선들은 상기 제1 더미 배선들을 덮는 비아층 상에 배치된다. 상기 화소 구동부들 중 하나의 화소 구동부는 상기 데이터 배선들 중 하나의 데이터 배선 및 상기 제2 더미 배선들 중 하나의 제2 더미 배선과 인접한다. 상기 하나의 데이터 배선과 상기 하나의 제2 더미 배선 각각은 상기 제2 방향으로 연장되는 메인 연장부, 및 상기 메인 연장부로부터 돌출되고 상기 하나의 화소 구동부와 인접하며 상기 비아층을 관통하는 비아홀들과 각각 중첩되는 한 쌍의 서브 돌출부를 포함한다.

상기 표시 영역 중 상기 서브 영역과 인접한 우회 영역은 상기 제1 방향의 중앙에 배치되는 우회 미들 영역, 상기 제1 방향에서 상기 우회 미들 영역과 나란하고 상기 비표시 영역과 접하는 제1 우회 사이드 영역, 및 상기 우회 미들 영역과 상기 제1 우회 사이드 영역 사이에 배치되는 제2 우회 사이드 영역을 포함할 수 있다. 상기 데이터 배선들은 상기 제1 우회 사이드 영역에 배치된 제1 데이터 배선과, 상기 제2 우회 사이드 영역에 배치된 제2 데이터 배선을 포함할 수 있다. 상기 제1 더미 배선들은 상기 제1 데이터 배선과 전기적으로 연결되는 제1 전달 우회 배선을 포함할 수 있다. 상기 제2 더미 배선들은 상기 제2 데이터 배선과 이웃하며 상기 제1 전달 우회 배선과 전기적으로 연결되는 제2 전달 우회 배선을 포함할 수 있다. 상기 제1 전달 우회 배선은 상기 제1 데이터 배선과 상기 제2 전달 우회 배선 사이에서 상기 제1 방향으로 연장되는 제1 메인 스트림, 상기 제1 우회 사이드 영역에 배치되고 상기 제1 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제1 데이터 배선의 일부와 중첩되는 제1 서브 브랜치, 및 상기 제2 우회 사이드 영역에 배치되고 상기 제1 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제2 전달 우회 배선의 일부와 중첩되는 제2 서브 브랜치를 포함할 수 있다.

상기 회로층은 상기 비표시 영역에 배치되며 상기 발광 소자들의 구동을 위한 제1 전원과 제2 전원을 각각 전달하는 제1 전원 공급 배선과 제2 전원 공급 배선, 및 상기 표시 영역에 배치되며 상기 제1 방향으로 연장되고 상기 제1 더미 배선들과 각각 이웃하며 상기 제1 전원 공급 배선과 전기적으로 연결되는 제1 전원 보조 배선들을 더 포함할 수 있다. 상기 제1 더미 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결되는 제1 보조 배선들과, 상기 제1 전달 우회 배선을 포함할 수 있다. 상기 제2 더미 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결되는 제2 보조 배선들과, 상기 제2 전달 우회 배선을 포함할 수 있다. 상기 제1 보조 배선들 중 하나의 제1 보조 배선은, 상기 제1 방향으로 연장되는 제2 메인 스트림, 및 상기 제2 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제2 보조 배선들 중 하나의 제2 보조 배선의 일부와 중첩되는 제3 서브 브랜치를 포함할 수 있다.

상기 화소 구동부들 각각은 데이터 연결홀을 통해 상기 데이터 배선들 중 하나의 데이터 배선과 전기적으로 연결되는 데이터 연결 전극을 포함할 수 있다. 상기 비아홀들 중 상기 데이터 연결 전극, 상기 제1 서브 브랜치, 상기 제2 서브 브랜치, 및 상기 제3 서브 브랜치와 중첩되는 일부의 비아홀들을 제외한 나머지의 비아홀들은 상기 비아층으로 덮인 더미 전극들과 각각 중첩될 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

일 실시예에 따른 표시 장치는 표시 영역과 표시 영역의 주변에 배치된 비표시 영역을 포함한 메인 영역을 포함하는 기판, 기판 상에 배치되는 회로층, 및 회로층 상에 배치되는 발광 소자층을 포함한다.

기판의 표시 영역 중 일측의 우회 영역은 중앙의 우회 미들 영역, 제1 방향에서 우회 미들 영역과 나란하고 비표시 영역과 접하는 제1 우회 사이드 영역, 및 우회 미들 영역과 제1 우회 사이드 영역 사이에 배치되는 제2 우회 사이드 영역을 포함한다.

회로층은 발광 영역들에 각각 대응하는 화소 구동부들과, 화소 구동부들에 데이터 신호를 전달하는 데이터 배선들과, 데이터 배선들 중 제1 우회 사이드 영역에 배치된 제1 데이터 배선과 전기적으로 연결되고 제1 방향으로 연장되는 제1 전달 우회 배선, 및 데이터 배선들 중 제2 우회 사이드 영역에 배치된 제2 데이터 배선과 이웃하고 제2 방향으로 연장되며 제1 전달 우회 배선과 전기적으로 연결되는 제2 전달 우회 배선을 포함한다.

데이터 배선들 각각의 데이터 신호는 기판 중 메인 영역의 일측에서 돌출되는 서브 영역에 배치된 표시 구동 회로에 의해 공급될 수 있다. 이를 위해, 회로층은 표시 구동 회로의 출력단들과 각각 연결되고 비표시 영역에 배치되며 표시 영역으로 연장되는 데이터 공급 배선들을 포함할 수 있다.

그리고, 제1 우회 사이드 영역에 접하는 비표시 영역의 일부는 기판 가장자리 중 두 변이 접하는 지점을 따라 절곡된 형태를 포함할 수 있다.

일 실시예에 따르면, 비표시 영역에 인접한 제1 우회 사이드 영역의 제1 데이터 배선은 제1 방향의 제1 전달 우회 배선을 통해 우회 미들 영역에 인접한 제2 우회 사이드 영역의 제2 전달 우회 배선과 전기적으로 연결될 수 있다.

그리고, 데이터 공급 배선들 중 제1 데이터 배선의 데이터 신호를 전달하는 제1 데이터 공급 배선은 제2 우회 사이드 영역의 제2 전달 우회 배선과 전기적으로 연결될 수 있다. 이로써, 제1 데이터 배선은 제1 전달 우회 배선 및 제2 전달 우회 배선을 통해 제1 데이터 공급 배선과 전기적으로 연결될 수 있다.

달리 설명하면, 제1 데이터 공급 배선이 제1 우회 사이드 영역이 아닌, 제2 우회 사이드 영역으로 연장되더라도, 제1 전달 우회 배선 및 제2 전달 우회 배선을 통해 제1 우회 사이드 영역의 제1 데이터 배선과 전기적으로 연결될 수 있다.

이에 따라, 비표시 영역 중 제1 우회 사이드 영역과 인접하고 절곡된 형태를 포함하는 일부는 제1 데이터 공급 배선의 미배치로 인해 더 작은 너비를 가질 수 있다.

따라서, 데이터 배선들의 개수를 감소시키지 않고서도, 비표시 영역의 너비가 감소될 수 있다.

그리고, 일 실시예에 따르면, 제1 전달 우회 배선은 제1 데이터 배선과 제2 전달 우회 배선 사이에서 제1 방향으로 연장되는 제1 메인 스트림, 제1 우회 사이드 영역에 배치되고 제1 메인 스트림으로부터 제2 방향으로 연장되며 제1 데이터 배선의 일부와 중첩되는 제1 서브 브랜치, 및 제2 우회 사이드 영역에 배치되고 제1 메인 스트림으로부터 제2 방향으로 연장되며 제2 전달 우회 배선의 일부와 중첩되는 제2 서브 브랜치를 포함한다.

달리 설명하면, 제1 전달 우회 배선 중 제1 데이터 배선과 제2 전달 우회 배선 사이에서 제1 방향으로 연장되는 제1 메인 스트림은 제1 데이터 배선 및 제2 전달 우회 배선과 중첩되지 않는다.

그리고, 제1 전달 우회 배선은 제2 방향의 제1 서브 브랜치 및 제2 서브 브랜치를 통해 제1 데이터 배선 및 제2 전달 우회 배선과 전기적으로 연결될 수 있다. 이에 따라, 제1 데이터 배선 및 제2 전달 우회 배선 각각과 제1 전달 우회 배선 간의 중첩 영역들은 제1 메인 스트림의 단부들로부터 이격될 수 있다.

그러므로, 제1 데이터 배선 및 제2 전달 우회 배선 각각과 제1 전달 우회 배선 간의 중첩 영역들에 배치되는 제1 우회 연결홀 및 제2 우회 연결홀로 인해 제1 메인 스트림의 단부들의 시인성이 커지는 것이 방지될 수 있다.

따라서, 비표시 영역의 너비를 감소시키기 위한 제1 전달 우회 배선과 제2 전달 우회 배선의 시인성이 커지는 것이 방지될 수 있으므로, 제1 전달 우회 배선과 제2 전달 우회 배선으로 인한 표시 장치의 표시 품질 저하가 경감될 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 장치를 보여주는 평면도이다.
도 3은 도 2의 A-A'를 따라 절단한 면을 보여주는 단면도이다.
도 4는 도 1의 표시 장치 중 메인 영역과 서브 영역을 보여주는 평면도이다.
도 5는 도 4의 B 부분을 보여주는 레이아웃도이다.
도 6은 도 4의 C 부분 중 데이터 배선들과 제1 더미 배선들과 제2 더미 배선들과 제1 전원 보조 배선들을 보여주는 레이아웃도이다.
도 7은 도 6의 I-I'를 따라 절단한 면을 보여주는 단면도이다.
도 8은 도 6의 J-J'를 따라 절단한 면을 보여주는 단면도이다.
도 9는 도 4의 D 부분 중 데이터 배선들과 제1 더미 배선들과 제2 더미 배선들과 제1 전원 보조 배선들을 보여주는 레이아웃도이다.
도 10은 도 4의 E 부분 중 데이터 배선들과 제1 더미 배선들과 제2 더미 배선들과 제1 전원 보조 배선들을 보여주는 레이아웃도이다.
도 11은 도 3의 회로층의 하나의 화소 구동부에 대한 일 예시를 보여주는 등가 회로도이다.
도 12는 제1 실시예에 따른 도 5의 G 부분을 보여주는 평면도이다.
도 13은 도 12의 평면도 중 반도체층, 제1 도전층, 제2 도전층 및 제3 도전층을 보여주는 평면도이다.
도 14는 도 12의 평면도 중 제4 도전층과 제5 도전층을 보여주는 평면도이다.
도 15는 도 12의 K-K'를 따라 자른 면을 보여주는 단면도이다.
도 16은 제1 실시예에 따른 도 5의 H 부분 중 제4 도전층과 제5 도전층을 보여주는 평면도이다.
도 17은 제2 실시예에 따른 도 5의 G 부분 중 제4 도전층과 제5 도전층을 보여주는 평면도이다.
도 18은 제3 실시예에 따른 도 5의 G 부분 중 제4 도전층과 제5 도전층을 보여주는 평면도이다.
도 19는 제4 실시예에 따른 도 4의 F 부분을 보여주는 레이아웃도이다.
도 20은 도 19의 제1 홀 주변 사이드 영역과 제2 홀 주변 사이드 영역 각각의 일부 중 데이터 배선들과 제1 더미 배선들과 제2 더미 배선들을 보여주는 레이아웃도이다.
도 21은 도 20의 L-L'를 따라 자른 면을 보여주는 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.

도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 표시 장치를 보여주는 평면도이다. 도 3은 도 2의 A-A'를 따라 절단한 면을 보여주는 단면도이다.

도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.

표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명한다. 그러나, 본 발명은 이에 한정되지 않으며, 유기 절연 재료, 유기 발광 재료 및 금속 재료를 포함한 표시 장치에 적용될 수 있다.

표시 장치(10)는 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 장치(10)는 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 장치(10)는 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.

도 1의 도시와 같이, 표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함할 수 있다.

표시 패널(100)은 영상 표시를 위한 광이 방출되는 표시 영역(DA)과, 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함한 메인 영역(MA)을 포함한다.

도 2를 참조하면, 표시 장치(10)의 표시 패널(100)은 메인 영역(MA)과, 메인 영역(MA)의 일측에서 돌출된 서브 영역(SBA)을 포함할 수 있다.

메인 영역(MA)은 중앙의 표시 영역(DA)과 표시 영역(DA)의 주변을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.

더불어, 일부 실시예에 따르면, 메인 영역(MA)은 표시 영역(DA)으로 둘러싸인 홀 영역(HLA)을 더 포함할 수 있다. 홀 영역(HLA)을 포함하는 제4 실시예의 표시 장치에 대해서는 도 19 내지 도 21을 참조하여 후술한다.

서브 영역(SBA)은 메인 영역(MA)의 비표시 영역(NDA)으로부터 제2 방향(DR2)의 일측으로 돌출되는 영역일 수 있다.

서브 영역(SBA)의 일부가 구부러진 형태로 변형됨으로써, 서브 영역(SBA)의 다른 일부는 표시 패널(100)의 배면에 배치될 수 있다.

도 2는 서브 영역(SBA)의 일부가 구부러진 형태인 경우를 도시한다.

표시 영역(DA)에는 각각의 휘도로 광을 방출하는 복수의 발광 영역들(EA)이 배열된다.

표시 영역(DA)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 영역(DA)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다.

표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다.

표시 영역(DA)은 상호 나란하게 배열되는 복수의 발광 영역들(EA)을 포함할 수 있다. 그리고, 표시 영역(DA)은 복수의 발광 영역들(EA) 간의 이격 영역인 비발광 영역을 더 포함할 수 있다.

복수의 발광 영역들(EA)은 제1 방향(DR1) 및 제2 방향(DR2)으로 상호 나란하게 배열될 수 있다.

복수의 발광 영역들(EA) 각각은 마름모의 평면 형태 또는 직사각형의 평면 형태일 수 있다. 다만 이는 단지 예시일 뿐이며, 일 실시예에 따른 복수의 발광 영역(EA)들의 평면 형태는 도 2의 도시로 한정되지 않는다. 즉, 복수의 발광 영역(EA)들은 직사각형 이외에 마름모, 육각형 등과 같은 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다.

복수의 발광 영역들(EA)은 소정의 파장 대역에 의한 제1 색상의 광을 발광하는 제1 발광 영역(EA1)들, 제1 색상보다 낮은 파장 대역에 의한 제2 색상의 광을 발광하는 제2 발광 영역(EA2)들, 및 제2 색상보다 낮은 파장 대역에 의한 제3 색상의 광을 발광하는 제3 발광 영역(EA3)들을 포함할 수 있다.

일 예로, 제1 색상은 대략 600㎚ 내지 750㎚의 파장 대역에 의한 적색일 수 있다. 제2 색상은 대략 480㎚ 내지 560㎚의 파장 대역에 의한 녹색일 수 있다. 제3 색상은 대략 370㎚ 내지 460㎚의 파장 대역에 의한 청색일 수 있다.

도 2의 도시와 같이, 제1 발광 영역(EA1)들과 제3 발광 영역(EA3)들은 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나로 교번하여 배치될 수 있다. 그리고, 제2 발광 영역(EA2)들은 제1 방향(DR1) 및 제2 방향(DR2) 중 적어도 하나로 상호 나란하게 배열될 수 있다.

이러한 복수의 발광 영역들(EA)에 의해, 각각의 휘도 및 색상을 표시하는 복수의 화소(PX)가 마련될 수 있다.

복수의 화소(PX) 각각은 백색을 비롯한 각종 색상을 소정의 휘도로 표시하는 기본 단위일 수 있다.

복수의 화소(PX) 각각은 상호 인접한 적어도 하나의 제1 발광 영역(EA1), 적어도 하나의 제2 발광 영역(EA2) 및 적어도 하나의 제3 발광 영역(EA3)을 포함할 수 있다. 이로써, 복수의 화소(PX) 각각은 상호 인접한 적어도 하나의 제1 발광 영역(EA1), 적어도 하나의 제2 발광 영역(EA2) 및 적어도 하나의 제3 발광 영역(EA3) 각각에서 방출되는 광의 혼합으로 이루어진 색상과 휘도를 표시할 수 있다.

한편, 도 2에서는 복수의 발광 영역들(EA)이 상호 동일한 면적으로 이루어진 경우를 예시하였으나, 이는 단지 예시일 뿐이다. 즉, 다른 일 예로는, 제3 발광 영역(EA3)이 가장 큰 면적으로 이루어지고, 제2 발광 영역(EA2)이 가장 작은 면적으로 이루어질 수 있다.

그리고, 도 2에서는 복수의 발광 영역들(EA)이 제1 방향(DR1) 및 제2 방향(DR2)으로 나란하게 배열되는 경우를 예시하였으나, 이는 단지 예시일 뿐이다. 다른 일 예로, 제2 발광 영역(EA2)들은 제1 발광 영역(EA1) 및 제3 발광 영역(EA3)에 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 대각선 방향으로 이웃할 수 있다.

도 3을 참조하면, 표시 장치(10)의 표시 패널(100)은 발광 영역들(EA)이 배열되는 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)을 포함한 메인 영역(MA)을 포함하는 기판(110), 기판(110) 상에 배치되는 회로층(120), 및 회로층(120) 상에 배치되는 발광 소자층(130)을 포함한다.

기판(110)은 메인 영역(MA)의 일측에서 돌출되는 서브 영역(SBA)을 더 포함할 수 있다.

발광 소자층(130)은 발광 영역들(EA)에 각각 대응하는 발광 소자(도 11 및 도 15의 LEL)들을 포함한다.

회로층(120)은 발광 영역들(EA)에 각각 대응하고 발광 소자층(130)의 발광 소자(LEL)들과 각각 전기적으로 연결되는 화소 구동부(도 5, 도 6 및 도 11의 PXD)들과, 제2 방향(DR2)으로 연장되고 화소 구동부(PXD)들에 데이터 신호(도 11의 Vdata)를 전달하는 데이터 배선(도 5, 도 6 및 도 11의 DL)들을 포함한다.

표시 장치(10)는 기판(110)의 서브 영역(SBA)에 배치되는 표시 구동 회로(200)를 더 포함할 수 있다. 표시 구동 회로(200)는 데이터 배선(DL)들 각각의 데이터 신호를 출력할 수 있다.

회로층(120)은 비표시 영역(NDA)과 서브 영역(SBA)에 배치되며 표시 구동 회로(200)의 출력단들과 각각 전기적으로 연결되고 데이터 배선(DL)들 각각의 데이터 신호(Vdata)를 표시 영역(DA)으로 전달하는 데이터 공급 배선(도 5의 DSPL)들을 더 포함할 수 있다.

표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 마련되고 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 기판(110)의 제2 서브 영역(SB2)에 실장될 수 있다. 다만 이는 단지 예시일 뿐이며, 표시 구동 회로(200)의 배치 형태는 도 3의 도시로 한정되지 않는다.

예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.

회로 보드(300)는 기판(110)의 서브 영역(SBA)에 배치된 신호 패드(도 4의 SPD)들에 본딩될 수 있다.

일 예로, 회로 보드(300)는 이방성 도전 필름이나 SAP과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 서브 영역(SBA)의 신호 패드(도 4의 SPD)들에 부착되고 전기적으로 연결될 수 있다.

표시 영역(DA)의 화소 구동부(PXD)들 및 표시 구동 회로(200)는 회로 보드(300)로부터 디지털 비디오 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다.

회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.

그리고, 표시 장치(10)의 표시 패널(100)은 발광 소자층(130)을 덮는 밀봉층(140) 및, 밀봉층(140) 상에 배치되는 센서 전극층(150)을 더 포함할 수 있다.

기판(110)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 폴리이미드(polyimide)로 이루어질 수 있다. 기판(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.

또는, 기판(100)은 유리 등의 절연 물질로 이루어질 수 있다.

도 15를 참조하여 후술하는 바와 같이, 회로층(120)은 기판(110) 상의 반도체층(도 13의 SEL), 반도체층(SEL)을 덮는 제1 게이트 절연층(122) 상의 제1 도전층(도 13의 CDL1), 제1 도전층(CDL1)을 덮는 제2 게이트 절연층(123) 상의 제2 도전층(도 13의 CDL2), 제2 도전층(CDL2)을 덮는 층간 절연층(124) 상의 제3 도전층(도 13의 CDL3), 제3 도전층(CDL3)을 덮는 제1 평탄화층(125) 상의 제4 도전층(도 14의 CDL4), 제4 도전층(CDL4)을 덮는 제2 평탄화층(126) 상의 제5 도전층(도 14의 CDL5) 및 제5 도전층(CDL5)을 덮는 제3 평탄화층(127)을 포함한 구조로 마련될 수 있다.

밀봉층(140)은 회로층(120) 상에 배치되고 메인 영역(MA)에 대응되며 발광 소자층(130)을 덮는다.

밀봉층(140)은 발광 소자층(130)을 둘 이상의 무기막과 적어도 하나의 유기막이 교번하여 적층된 구조를 포함할 수 있다.

센서 전극층(150)은 밀봉층(140) 상에 배치되고 메인 영역(MA)에 대응될 수 있다. 센서 전극층(150)는 사람 또는 물체의 터치를 감지하기 위한 터치 전극들을 포함할 수 있다.

또한, 표시 장치(10)는 센서 전극층(150) 상에 배치되는 커버 윈도우(미도시)를 더 포함할 수 있다. 커버 윈도우는 OCA(optically clear adhesive) 필름 또는 OCR(optically clear resin) 같은 투명 접착 부재에 의해 센서 전극층(150) 상에 부착될 수 있다. 커버 윈도우는 유리와 같은 무기물일 수도 있고, 플라스틱 또는 고분자 재료와 같은 유기물일 수도 있다. 이러한 커버 윈도우에 의해, 표시면에서의 전기적, 물리적 충격으로부터 센서 전극층(150), 밀봉층(140), 발광 소자층(130) 및 회로층(120)이 보호될 수 있다.

더불어, 표시 장치(10)는 센서 전극층(150)과 커버 윈도우 사이에 배치되는 반사 방지 부재(미도시)를 더 포함할 수 있다. 반사 방지 부재는 편광 필름 또는 컬러 필터일 수 있다. 이러한 반사 방지 부재에 의해, 센서 전극층(150), 밀봉층(140), 발광 소자층(130) 및 회로층(120) 및 이들의 계면에서 반사되는 외부 광이 차단됨으로써, 표시 장치(10)에 의한 화상의 시인성이 저하되는 것이 방지될 수 있다.

표시 장치(10)는 센서 전극층(150)을 구동하기 위한 터치 구동 회로(400)를 더 포함할 수 있다.

터치 구동 회로(400)는 집적회로(IC)로 마련될 수 있다. 터치 구동 회로(400)는 회로 보드(300)에 실장됨으로써, 센서 전극층(150)과 전기적으로 연결될 수 있다.

또는, 터치 구동 회로(400)는 표시 구동 회로(200)와 마찬가지로, 기판(110)의 서브 영역(SBA)에 실장될 수 있다.

터치 구동 회로(400)는 센서 전극층(150)에 구비된 복수의 구동 전극에 터치 구동 신호를 인가하고, 복수의 감지 전극을 통해 복수의 터치 노드 각각의 터치 감지 신호를 수신하며, 터치 감지 신호에 기초하여 상호 정전 용량의 차지 변화량을 감지할 수 있다.

즉, 터치 구동 회로(400)는 복수의 터치 노드 각각의 터치 감지 신호에 따라 사용자의 터치 여부와 근접 여부 등을 판단할 수 있다. 사용자의 터치는 사용자의 손가락 또는 펜 등과 같은 물체가 표시 장치(10)의 전면(前面)에 직접 접촉하는 것을 지칭한다. 사용자의 근접은 호버링(hovering)과 같이 사용자의 손가락 또는 펜 등과 같은 물체가 표시 장치(10)의 전면(前面) 상에서 떨어져 위치하는 것을 지칭한다.

도 4는 도 1의 표시 장치 중 메인 영역과 서브 영역을 보여주는 평면도이다.

도 4를 참조하면, 일 실시예에 따른 표시 장치(10)의 표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한 메인 영역(MA)과, 메인 영역(MA)의 일측에서 돌출되는 서브 영역(SBA)을 포함한다.

표시 영역(DA)은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되는 발광 영역들(EA)을 포함한다. 그리고, 표시 영역(DA)은 발광 영역들(EA) 간의 이격 영역인 비발광 영역(도 15의 NEA)을 더 포함할 수 있다.

표시 영역(DA)은 서브 영역(SBA)과 비교적 인접한 제2 방향(DR2)의 일측 부분인 우회 영역(DEA), 및 우회 영역(DEA)을 제외한 나머지 부분인 일반 영역(GA)을 포함할 수 있다.

우회 영역(DEA)은 제1 방향(DR1)의 중앙에 배치되는 우회 미들 영역(MDDA), 제1 방향(DR1)에서 우회 미들 영역(MDDA)과 나란하고 비표시 영역(NDA)과 접하는 제1 우회 사이드 영역(SDA1), 및 우회 미들 영역(MDDA)과 제1 우회 사이드 영역(SDA1) 사이에 배치되는 제2 우회 사이드 영역(SDA2)을 포함한다.

제1 우회 사이드 영역(SDA1) 및 제2 우회 사이드 영역(SDA2)은 우회 미들 영역(MDDA)의 제1 방향(DR1)의 양측 각각과 비표시 영역(NDA) 사이에 배치될 수 있다.

비표시 영역(NDA) 중 제1 우회 사이드 영역(SDA1)과 접하는 일부는 기판(110) 가장자리 중 두 변이 접하는 지점을 따라 절곡된 형태를 포함할 수 있다.

일반 영역(GA)은 제2 방향(DR2)에서 우회 영역(DEA)의 우회 미들 영역(MDDA)과 이어지는 일반 미들 영역(GMA), 제2 방향(DR2)에서 우회 영역(DEA)의 제1 사이드 영역(SDA1)과 이어지는 제1 일반 사이드 영역(GSA1), 및 제2 방향(DR2)에서 우회 영역(DEA)의 제2 사이드 영역(SDA2)과 이어지는 제2 일반 사이드 영역(GSA2)을 포함할 수 있다.

도 4의 예시에 따르면, 홀 영역(HLA)은 일반 미들 영역(GMA)에 배치될 수 있다. 그러나, 이는 단지 예시일 뿐이며, 홀 영역(HLA)은 표시 영역(DA)의 어디에든 배치될 수 있다. 또는, 홀 영역(HLA)은 비표시 영역(NDA)과 표시 영역(DA)에 걸쳐져서 배치될 수도 있다.

회로층(120)은 비표시 영역(NDA) 중 표시 영역(DA)의 제1 방향(DR1)의 적어도 일측에 인접하게 배치되는 스캔 구동 회로(미도시)를 더 포함할 수 있다. 스캔 구동 회로는 표시 영역(DA)에 배치되고 제1 방향(DR1)으로 연장되는 게이트 배선들에 각각의 게이트 신호를 공급할 수 있다.

일 예로, 표시 구동 회로(200) 또는 회로 보드(300)는 디지털 비디오 데이터 및 타이밍 신호들에 기초하여 스캔 구동 회로에 스캔 제어 신호를 공급할 수 있다.

서브 영역(SBA)은 구부러지는 형태로 변형되는 벤딩 영역(BA)과, 벤딩 영역(BA)의 양측에 접하는 제1 서브 영역(SB1) 및 제2 서브 영역(SB2)을 포함할 수 있다.

제1 서브영역(SB1)은 메인 영역(MA)과 벤딩 영역(BA) 사이에 배치된 영역이다. 제1 서브영역(SB1)의 일 측은 메인 영역(MA)의 비표시 영역(NDA)과 접하며, 제1 서브영역(SB1)의 타 측은 벤딩 영역(BA)에 접할 수 있다.

제2 서브영역(SB2)은 벤딩 영역(BA)을 사이에 두고 메인 영역(MA)으로부터 이격되며, 구부러진 형태로 변형된 벤딩 영역(BA)에 의해 기판(110)의 하면에 마주하는 영역이다. 즉, 구부러진 형태로 변형된 벤딩 영역(BA)에 의해, 제2 서브 영역(SB2)은 기판(110)의 두께 방향(DR3)에서 메인 영역(MA)과 중첩될 수 있다.

제2 서브영역(SB2)의 일 측은 벤딩 영역(BA)과 접할 수 있다. 제2 서브영역(SB2)의 다른 일 측은 기판(110)의 가장자리 일부에 접할 수 있다.

표시 구동 회로(200)는 제2 서브 영역(SB2)에 배치될 수 있다.

그리고, 회로 보드(300)와 본딩되는 신호 패드(SPD)들 또한 제2 서브 영역(SB2)에 배치될 수 있다.

도 5는 도 4의 B 부분을 보여주는 레이아웃도이다.

앞서 도 4를 참조하여 설명한 바와 같이, 표시 영역(DA) 중 일측의 우회 영역(DEA)은 중앙의 우회 미들 영역(MDDA), 제1 방향(DR1)에서 우회 미들 영역(MDDA)과 나란하고 비표시 영역(NDA)과 접하는 제1 우회 사이드 영역(SDA1), 및 우회 미들 영역(MDDA)과 제1 우회 사이드 영역(SDA1) 사이에 배치되는 제2 우회 사이드 영역(SDA2)을 포함한다.

도 5를 참조하면, 일 실시예에 따른 표시 장치(10)의 표시 패널(100)의 회로층(120)은 발광 영역들(EA)에 각각 대응하는 화소 구동부(PXD)들, 제2 방향(DR2)으로 연장되고 화소 구동부(PXD)들에 데이터 신호(Vdata)를 전달하는 데이터 배선(DL)들, 데이터 배선(DL)들에 교차하는 제1 방향(DR1)으로 연장되는 제1 더미 배선(DML1)들, 및 데이터 배선(DL)들과 나란한 제2 방향(DR2)으로 연장되고 데이터 배선(DL)들과 각각 이웃하는 제2 더미 배선(DML2)들을 포함한다.

도 5에 상세히 도시되지 않았으나, 회로층(120)은 제2 서브 영역(SB2)으로부터 연장되고 비표시 영역(NDA)에 배치되며 발광 소자층(130)의 발광 소자(LEL)들의 구동을 위한 제1 전원(도 11의 ELVDD)과 제2 전원(도 11의 ELVSS)을 각각 전달하는 제1 전원 공급 배선(VDSPL)과 제2 전원 공급 배선(VSSPL), 및 표시 영역(DA)에 배치되고 제1 방향(DR1)으로 연장되며 제1 전원 공급 배선(VDSPL)과 전기적으로 연결되는 제1 전원 보조 배선(도 6의 VDAL)들을 더 포함할 수 있다.

제1 전원 공급 배선(VDSPL)과 제2 전원 공급 배선(VSSPL)은 서브 영역(SBA)의 제2 서브 영역(SB2)에 배치된 신호 패드(SPD)들과 각각 전기적으로 연결되고, 비표시 영역(NDA)으로 연장될 수 있다.

제1 전원 공급 배선(VDSPL)과 제2 전원 공급 배선(VSSPL)은 표시 영역(DA)의 주변 중 적어도 일부를 둘러싸는 형태로 배치될 수 있다.

제1 더미 배선(DML1)들은 제1 전원 보조 배선(VDAL)과 각각 이웃할 수 있다.

제1 더미 배선(DML1)들은 데이터 배선(DL)들 중 제1 우회 사이드 영역(SDA1)에 배치된 제1 데이터 배선(DL1)과 전기적으로 연결되는 제1 전달 우회 배선(TDEL1), 및 제2 전원 공급 배선(VSSPL)과 전기적으로 연결되는 제1 보조 배선(ASL1)들을 포함할 수 있다.

이에 따라, 우회 영역(DEA)에서, 제1 전원 보조 배선(VDAL)들 각각은 제1 전달 우회 배선(TDEL1)과 이웃하는 일부와, 제1 보조 배선(ASL1)과 이웃하는 다른 일부를 포함할 수 있다.

그리고, 일반 영역(GA)에서, 제1 전원 보조 배선(VDAL)들 각각은 제1 보조 배선(ASL1)과 이웃할 수 있다.

제2 더미 배선(DML2)들은 데이터 배선(DL)들 중 제2 우회 사이드 영역(SDA2)에 배치된 제2 데이터 배선(DL2)과 이웃하고 제1 전달 우회 배선(TDEL1)과 전기적으로 연결되는 제2 전달 우회 배선(TDEL2), 및 제2 전원 공급 배선(VSSPL)과 전기적으로 연결되는 제2 보조 배선(ASL2)들을 포함할 수 있다.

데이터 배선(DL)들은 우회 영역(DEA)의 제1 사이드 영역(SDA1)과 일반 영역(GA)의 제1 일반 사이드 영역(GSA1)에 배치되는 제1 데이터 배선(DL1), 우회 영역(DEA)의 제2 사이드 영역(SDA2)과 일반 영역(GA)의 제2 일반 사이드 영역(GSA2)에 배치되는 제2 데이터 배선(DL2), 및 우회 영역(DEA)의 우회 미들 영역(MDDA)과 일반 영역(GA)의 일반 미들 영역(GMA)에 배치되는 제3 데이터 배선(DL3)을 포함할 수 있다.

데이터 배선(DL)들 중 우회 영역(DEA)의 제2 사이드 영역(SDA2)과 일반 영역(GA)의 제2 일반 사이드 영역(GSA2)에 배치되는 제2 데이터 배선(DL2)들 각각은 제2 전달 우회 배선(TDEL2)과 이웃하는 일부와, 제2 보조 배선(ASL2)과 이웃하는 다른 일부를 포함할 수 있다.

데이터 배선(DL)들 중 우회 영역(DEA)의 제1 사이드 영역(SDA1)과 일반 영역(GA)의 제1 일반 사이드 영역(GSA1)에 배치되는 제1 데이터 배선(DL1)들, 및 우회 영역(DEA)의 우회 미들 영역(MDDA)과 일반 영역(GA)의 일반 미들 영역(GMA)에 배치되는 제3 데이터 배선(DL3)들 각각은 제2 보조 배선(ASL2)과 이웃할 수 있다.

달리 설명하면, 일 실시예에 따른 표시 장치(10)의 표시 패널(100)의 회로층(120)은 발광 영역들(EA)에 각각 대응하는 화소 구동부(PXD)들, 제2 방향(DR2)으로 연장되고 화소 구동부(PXD)들에 데이터 신호(Vdata)를 전달하는 데이터 배선(DL)들, 데이터 배선(DL)들 중 제1 우회 사이드 영역(SDA1)에 배치된 제1 데이터 배선(DL1)과 전기적으로 연결되고 제1 방향(DR1)으로 연장되는 제1 전달 우회 배선(TDEL1), 및 데이터 배선(DL)들 중 제2 우회 사이드 영역(SDA2)에 배치된 제2 데이터 배선(DL2)과 이웃하고 제2 방향(DR2)으로 연장되며 제1 전달 우회 배선(TDEL1)과 전기적으로 연결되는 제2 전달 우회 배선(TDEL2)을 포함한다.

일 실시예에 따른 표시 장치(10)는 기판(110)의 서브 영역(SBA)의 제2 서브 영역(SB2)에 배치되고, 데이터 배선(DL)들 각각의 데이터 신호(Vdata)를 출력하는 표시 구동 회로(200)를 포함할 수 있다.

회로층(120)은 비표시 영역(NDA)과 서브 영역(SBA)에 배치되며 표시 구동 회로(200)의 출력단들과 각각 전기적으로 연결되고 데이터 배선(DL)들 각각의 데이터 신호(Vdata)를 표시 영역(DA)으로 전달하는 데이터 공급 배선(DSPL)들을 포함할 수 있다.

데이터 공급 배선(DSPL)들은 제1 사이드 영역(SDA1)의 제1 데이터 배선(DL1)의 데이터 신호(Vdata)를 전달하는 제1 데이터 공급 배선(DSPL1), 제2 사이드 영역(SDA2)의 제2 데이터 배선(DL2)의 데이터 신호(Vdata)를 전달하는 제2 데이터 공급 배선(DSPL2), 및 우회 미들 영역(MDDA)의 제3 데이터 배선(DL3)의 데이터 신호(Vdata)를 전달하는 제3 데이터 공급 배선(DSPL3)을 포함할 수 있다.

제2 데이터 공급 배선(DSPL2)은 제2 데이터 배선(DL2)과 연결될 수 있다.

제3 데이터 공급 배선(DSPL3)은 제3 데이터 배선(DL3)과 연결될 수 있다.

반면, 제1 데이터 배선(DL1)의 데이터 신호(Vdata)를 전달하는 제1 데이터 공급 배선(DSPL1)은 제2 사이드 영역(SDA2)의 제2 전달 우회 배선(TDEL2)과 연결될 수 있다.

이에 따라, 제1 데이터 공급 배선(DSPL1)은 제1 사이드 영역(SDA1) 측으로 연장되지 않는다. 그러므로, 비표시 영역(NDA) 중 제1 사이드 영역(SDA1)과 인접한 일부는 제1 데이터 공급 배선(DSPL1)의 미배치로 인해 감소된 너비로 이루어질 수 있다.

한편, 비표시 영역(NDA) 중 제1 사이드 영역(SDA1)과 인접한 일부는 기판(110)의 가장자리 중 두 변이 접하는 부분을 따라 절곡된 형태를 포함한다. 이에 따라, 비표시 영역(NDA) 중 제1 사이드 영역(SDA1)과 인접한 일부의 너비가 감소되면, 메인 영역(MA) 중 표시 영역(DA)이 배치되는 비율이 증가될 수 있으므로, 표시 장치(10)의 심미성 등이 향상될 수 있다.

도 6은 도 4의 C 부분 중 데이터 배선들과 제1 더미 배선들과 제2 더미 배선들과 제1 전원 보조 배선들을 보여주는 레이아웃도이다. 도 7은 도 6의 I-I'를 따라 절단한 면을 보여주는 단면도이다. 도 8은 도 6의 J-J'를 따라 절단한 면을 보여주는 단면도이다.

도 6을 참조하면, 일 실시예에 따른 표시 장치(10)의 제1 전달 우회 배선(TDEL1)은 제1 데이터 배선(DL1)과 제2 전달 우회 배선(TDEL2) 사이에서 제1 방향(DR1)으로 연장되는 제1 메인 스트림(MST1), 제1 우회 사이드 영역(SDA1)에 배치되고 제1 메인 스트림(MST1)으로부터 제2 방향(DR2)으로 연장되며 제1 데이터 배선(DL1)의 일부와 중첩되는 제1 서브 브랜치(SBR1), 및 제2 우회 사이드 영역(SDA2)에 배치되고 제1 메인 스트림(MST1)으로부터 제2 방향(DR2)으로 연장되며 제2 전달 우회 배선(TDEL2)의 일부와 중첩되는 제2 서브 브랜치(SBR2)를 포함한다.

회로층(120)의 화소 구동부(PXD)들 각각은 데이터 연결홀(DTCH)을 통해 데이터 배선(DL)들 중 하나의 데이터 배선과 전기적으로 연결되는 데이터 연결 전극(DCE)을 포함할 수 있다.

도 7을 참조하면, 데이터 배선(DL)들과 제2 전달 우회 배선(TDEL2)은 제1 전달 우회 배선(TDEL1) 및 데이터 연결 전극(DCE)을 덮는 비아층(VIA1) 상에 배치될 수 있다.

데이터 배선(DL)들과 제2 전달 우회 배선(TDEL2)은 평탄화 보호층(VIA2)으로 덮일 수 있다.

화소 구동부(PXD)들 각각에서, 데이터 연결홀(DTCH)은 데이터 연결 전극(DCE) 및 데이터 배선(DL)과 중첩되고 비아층(VIA1)을 관통할 수 있다.

도 6의 도시와 같이, 화소 구동부(PXD)들은 제1 전달 우회 배선(TDEL1)의 제1 서브 브랜치(SBR1)와 인접한 제1 화소 구동부(PXD1)를 포함할 수 있다.

제1 데이터 배선(DL1)은 제2 방향(DR2)으로 연장되는 제1 메인 연장부(MEX1), 제1 화소 구동부(PXD1)와 인접하며 제1 메인 연장부(MEX1)로부터 돌출되고 제1 서브 브랜치(SBR1)과 중첩되는 제1 서브 돌출부(SPR1), 및 제1 화소 구동부(PXD1)와 인접하며 제1 메인 연장부(MEX1)로부터 돌출되고 제1 화소 구동부(PXD1)의 데이터 연결홀(DTCH)과 중첩되는 제2 서브 돌출부(SPR2)를 포함할 수 있다.

제1 전달 우회 배선(TDEL1)은 제1 전달 우회 배선(TDEL1)의 제1 서브 브랜치(SBR1) 및 제1 데이터 배선(DL1)의 제1 서브 돌출부(SPR1)와 중첩되는 제1 우회 연결홀(DECH1)을 통해 제1 데이터 배선(DL1)과 전기적으로 연결될 수 있다.

도 7의 도시와 같이, 제1 전달 우회 배선(TDEL1)과 제1 데이터 배선(DL1) 간의 전기적 연결을 위한 제1 우회 연결홀(DECH1)은 비아층(VIA1)을 관통할 수 있다.

이와 같이, 일 실시예에 따르면, 제1 전달 우회 배선(TDEL1)과 제1 데이터 배선(DL1) 간의 전기적 연결을 위한 제1 우회 연결홀(DECH1)은 제1 전달 우회 배선(TDEL1) 중 제1 방향(DR1)으로 연장되는 제1 메인 스트림(MST1)이 아니라, 제1 메인 스트림(MST1)으로부터 제2 방향(DR2)으로 연장되는 제1 서브 브랜치(SBR1)와 중첩된다. 이에 따라, 제1 우회 연결홀(DECH1)은 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)과 제1 데이터 배선(DL1)의 제1 메인 연장부(MEX1) 간의 교차점으로부터 이격될 수 있다. 그러므로, 제1 메인 스트림(MST1)의 단부의 시인성이 제1 우회 연결홀(DECH1)에 의해 커지는 것이 방지될 수 있다.

도 6의 도시와 같이, 제1 우회 사이드 영역(SDA1)에 배치된 제1 전달 우회 배선(TDEL1)들의 제1 서브 브랜치(SBR1)들은 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 소정의 제2 대각 방향(DD2)으로 나란하게 배열될 수 있다.

이와 같이 하면, 제1 데이터 배선(DL1)과 제1 전달 우회 배선(TDEL1) 간의 전기적 연결이 정상인지 여부가 제1 서브 브랜치(SBR1)들의 배열 형태로부터 용이하게 유추될 수 있다.

일 실시예에 따르면, 회로층(120)의 화소 구동부(PXD)들은, 제1 우회 사이드 영역(SDA1)에 배치되며 제1 데이터 배선(DL1)과 전기적으로 연결되고 제1 화소 구동부(PXD1)로부터 이격되는 제2 화소 구동부(PXD2)를 더 포함할 수 있다.

제1 데이터 배선(DL1)은 제2 화소 구동부(PXD2)와 인접하며 제1 메인 연장부(MEX1)로부터 돌출되는 제3 서브 돌출부(SPR3)와 제4 서브 돌출부(SPR4)를 더 포함할 수 있다.

제3 서브 돌출부(SPR3)는 제1 더미홀(DMH1)과 중첩될 수 있다.

제1 더미홀(DMH1)은 비아층(VIA1)으로 덮인 더미 전극(DME)과 중첩될 수 있다.

즉, 일 실시예에 따른 표시 장치(10)의 회로층(120)은 제1 더미홀(DMH1)은 비아층(VIA1)을 관통하므로, 제1 더미홀(DMH1)에 의해 비아층(VIA1) 아래의 다른 도전층이 손상되는 것을 방지하기 위해, 제1 더미홀(DMH1)과 중첩되는 더미 전극(DME)을 더 포함할 수 있다.

제4 서브 돌출부(SPR4)는 제2 화소 구동부(PXD2)의 데이터 연결 전극(DCE)과 중첩될 수 있다.

제1 데이터 배선(DL1)의 제1 서브 돌출부(SPR1), 제2 서브 돌출부(SPR2), 제3 서브 돌출부(SPR3) 및 제4 서브 돌출부(SPR4) 중 제3 서브 돌출부(SPR3)는 데이터 연결홀(DTCH) 및 제1 우회 연결홀(DECH1)과 중첩되지 않는다.

일 실시예에 따르면, 제1 데이터 배선(DL1)의 제3 서브 돌출부(SPR3)는 제1 더미홀(DMH1)과 중첩될 수 있다.

도 8의 도시와 같이, 제1 우회 연결홀(DECH1) 및 데이터 연결홀(DTCH)과 마찬가지로, 제1 더미홀(DMH1)은 비아층(VIA1)을 관통할 수 있다.

제1 더미홀(DMH1)은 비아층(VIA1)으로 덮인 더미 전극(DME)과 중첩될 수 있다. 즉, 제1 더미홀(DMH1)과 중첩되는 더미 전극(DME)의 일부는 제1 더미홀(DMH1)에 의해 노출될 수 있다. 달리 설명하면, 더미 전극(DME)은 제1 더미홀(DMH1)로부터 비아층(VIA1) 아래의 구성요소들을 보호하는 식각 방지층으로 기능할 수 있다. 이로써, 제1 더미홀(DMH1)에 의한 불량이 방지될 수 있다.

더미 전극(DME)은 아일랜드 형태의 패턴이므로, 제1 더미홀(DMH1) 및 더미 전극(DME)은 전기적 연결과 무관할 수 있다.

이와 같이, 일 실시예에 따르면, 제1 데이터 배선(DL1)의 제1 서브 돌출부(SPR1), 제2 서브 돌출부(SPR2), 제3 서브 돌출부(SPR3) 및 제4 서브 돌출부(SPR4)는 모두 비아층(VIA1)을 관통하는 비아홀(VIAH)과 중첩되므로, 비아홀들(VIAH)의 배치 여부에 따른 비아홀들(VIAH)의 시인성이 낮아질 수 있다.

제2 보조 배선(ASL2)들 각각은 제2 방향(DR2)으로 연장되는 제4 메인 연장부(MEX4), 제4 메인 연장부(MEX4)로부터 화소 구동부(PXD)들 각각으로 돌출되는 제9 서브 돌출부(SPR9)와 제10 서브 돌출부(SPR10)를 포함할 수 있다.

일 예로, 제2 보조 배선(ASL2)들 중 제1 화소 구동부(PXD1)와 이웃한 하나의 제2 보조 배선(ASL2)의 제9 서브 돌출부(SPR9)는 제1 화소 구동부(PXD1)와 이웃한 하나의 제1 데이터 배선(DL1)의 제1 서브 돌출부(SPR1)와 마주할 수 있다. 그리고, 제1 화소 구동부(PXD1)와 이웃한 하나의 제2 보조 배선(ASL2)의 제10 서브 돌출부(SPR10)는 제1 화소 구동부(PXD1)와 이웃한 하나의 제1 데이터 배선(DL1)의 제2 서브 돌출부(SPR2)와 마주할 수 있다.

더불어, 제2 보조 배선(ASL2)들의 제9 서브 돌출부(SPR9)들 중 일부는 비아층(도 7 및 도 8의 VIA1)을 관통하는 보조 연결홀(ASCH)과 중첩될 수 있다.

이로써, 제1 보조 배선(ASL1)들은 보조 연결홀(ASCH)을 통해, 제2 보조 배선(ASL2)들과 전기적으로 연결될 수 있다.

그리고, 제2 보조 배선(ASL2)들의 다른 나머지 일부, 및 제2 보조 배선(ASL2)들의 제10 서브 돌출부(SPR10)는 제4 더미홀(DMH4)과 중첩될 수 있다.

도 8의 도시와 같이, 제4 더미홀(DMH4)은 비아층(도 7 및 도 8의 VIA1)을 관통할 수 있다.

그리고, 제4 더미홀(DMH4)은 비아층(도 7 및 도 8의 VIA1)으로 덮인 더미 전극(DME)과 중첩될 수 있다. 즉, 제4 더미홀(DMH4)과 중첩되는 더미 전극(DME)의 일부는 제4 더미홀(DMH4)에 의해 노출될 수 있다.

더미 전극(DME)은 아일랜드 형태의 패턴이므로, 제4 더미홀(DMH4)은 전기적 연결과 무관해질 수 있다.

이와 같이, 제2 보조 배선(ASL2)의 제9 서브 돌출부(SPR9)와 제10 서브 돌출부(SPR10)는 모두 보조 연결홀(ASCH) 또는 제4 더미홀(DMH4)과 중첩될 수 있다. 보조 연결홀(ASCH) 및 제4 더미홀(DMH4)은 비아층(VIA1)을 관통하는 비아홀(VIAH)에 포함되므로, 비아홀(VIAH)의 배치 여부에 따른 비아홀(VIAH)의 시인성이 낮아질 수 있다.

일 실시예에 따르면, 도 6의 도시와 같이, 회로층(120)의 화소 구동부(PXD)들은 제1 전달 우회 배선(TDEL1)의 제2 서브 브랜치(SBR2)와 인접하고 제2 데이터 배선(DL2)과 전기적으로 연결되는 제3 화소 구동부(PXD3)를 더 포함할 수 있다.

제2 사이드 영역(SDA2)에 배치되는 제2 데이터 배선(DL2)은 제2 방향(DR2)으로 연장되는 제2 메인 연장부(MEX2), 제3 화소 구동부(PXD3)와 인접하며 제2 메인 연장부(MEX2)으로부터 돌출되고 제1 방향(DR1)에서 제1 데이터 배선(DL1)의 제1 서브 돌출부(SPR1)와 나란하게 배치되는 제5 서브 돌출부(SPR5), 및 제3 화소 구동부(PXD3)와 인접하며 제2 메인 연장부(MEX2)으로부터 돌출되고 제1 방향(DR1)에서 제1 데이터 배선(DL1)의 제2 서브 돌출부(SPR2)와 나란하게 배치되는 제6 서브 돌출부(SPR6)를 포함할 수 있다.

제1 데이터 배선(DL1)의 제2 서브 돌출부(SPR2) 및 제4 서브 돌출부(SPR4)와 마찬가지로, 제2 데이터 배선(DL2)의 제6 서브 돌출부(SPR6)는 제3 화소 구동부(PXD3)의 데이터 연결 전극(DCE)과 중첩될 수 있다.

그리고, 제1 데이터 배선(DL1)의 제3 서브 돌출부(SPR3)와 마찬가지로, 제2 데이터 배선(DL2)의 제5 서브 돌출부(SPR5)는 제2 더미홀(DMH2)과 중첩될 수 있다.

제1 더미홀(DMH1)과 마찬가지로, 제2 더미홀(DMH2)은 비아층(도 7 및 도 8의 VIA1)을 관통할 수 있다. 그리고, 제2 더미홀(DMH2)은 비아층(도 7 및 도 8의 VIA1)으로 덮인 아일랜드 형태의 더미 전극(DME)과 중첩됨에 따라, 전기적 연결과 무관해질 수 있다.

제2 전달 우회 배선(TDEL2)은 제2 방향(DR2)으로 연장되는 제3 메인 연장부(MEX3), 제3 화소 구동부(PXD3)와 인접하며 제3 메인 연장부(MEX3)으로부터 돌출되고 제2 데이터 배선(DL2)의 제5 서브 돌출부(SPR5)와 마주하며 제1 전달 우회 배선(TDEL1)의 제2 서브 브랜치(SBR2)와 중첩되는 제7 서브 돌출부(SPR7), 및 제3 화소 구동부(PXD3)와 인접하며 제3 메인 연장부(MEX3)으로부터 돌출되고 제2 데이터 배선(DL2)의 제6 서브 돌출부(SPR6)와 마주하는 제8 서브 돌출부(SPR8)를 포함할 수 있다.

제2 전달 우회 배선(TDEL2)은 제1 전달 우회 배선(TDEL1)의 제2 서브 브랜치(SBR2) 및 제2 전달 우회 배선(TDEL2)의 제7 서브 돌출부(SPR7)와 중첩되는 제2 우회 연결홀(DECH2)을 통해 제2 전달 우회 배선(TDEL2)과 전기적으로 연결될 수 있다.

도 7의 도시와 같이, 제1 우회 연결홀(DECH1)과 마찬가지로, 제1 전달 우회 배선(TDEL1)과 제2 전달 우회 배선(TDEL2) 간의 전기적 연결을 위한 제2 우회 연결홀(DECH2)은 비아층(도 7 및 도 8의 VIA1)을 관통할 수 있다.

제2 전달 우회 배선(TDEL2)의 제8 서브 돌출부(SPR8)는 제3 더미홀(DMH3)과 중첩될 수 있다.

제1 더미홀(DMH1) 및 제2 더미홀(DMH2)과 마찬가지로, 제3 더미홀(DMH3)은 비아층(도 7 및 도 8의 VIA1)을 관통할 수 있다. 또한, 제3 더미홀(DMH3)은 비아층(도 7 및 도 8의 VIA1)으로 덮인 아일랜드 형태의 더미 전극(DME)과 중첩됨에 따라, 전기적 연결과 무관해질 수 있다.

이와 같이, 일 실시예에 따르면, 제1 전달 우회 배선(TDEL1)과 제2 전달 우회 배선(TDEL2) 간의 전기적 연결을 위한 제2 우회 연결홀(DECH2)은 제1 전달 우회 배선(TDEL1) 중 제1 방향(DR1)으로 연장되는 제1 메인 스트림(MST1)이 아니라, 제1 메인 스트림(MST1)으로부터 제2 방향(DR2)으로 연장되는 제2 서브 브랜치(SBR2)와 중첩된다. 이에 따라, 제2 우회 연결홀(DECH2)은 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)과 제2 전달 우회 배선(TDEL2)의 제3 메인 연장부(MEX3) 간의 교차점으로부터 이격될 수 있다. 그러므로, 제1 메인 스트림(MST1)의 단부의 시인성이 제2 우회 연결홀(DECH2)에 의해 커지는 것이 방지될 수 있다.

그리고, 도 6의 도시와 같이, 제2 우회 사이드 영역(SDA2)에 배치된 제1 전달 우회 배선(TDEL1)들의 제2 서브 브랜치(SBR2)들은 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 소정의 제1 대각 방향(DD1)으로 나란하게 배열될 수 있다.

이와 같이 하면, 제2 전달 우회 배선(TDEL2)과 제1 전달 우회 배선(TDEL1) 간의 전기적 연결이 정상인지 여부가 제2 서브 브랜치(SBR2)들의 배열 형태로부터 용이하게 유추될 수 있다.

도 9는 도 4의 D 부분 중 데이터 배선들과 제1 더미 배선들과 제2 더미 배선들과 제1 전원 보조 배선들을 보여주는 레이아웃도이다.

도 9를 참조하면, 제2 방향(DR2)에서 제1 우회 사이드 영역(SDA1)과 접하는 제1 일반 사이드 영역(GSA1)에는 제1 우회 사이드 영역(SDA1)의 제1 데이터 배선(DL1)과 제2 보조 배선(ASL2)이 계속해서 제2 방향(DR2)으로 연장될 수 있다.

제2 방향(DR2)에서 제2 우회 사이드 영역(SDA2)과 접하는 제2 일반 사이드 영역(GSA2)에는 제2 우회 사이드 영역(SDA2)의 제2 데이터 배선(DL2)과 제2 보조 배선(ASL2)이 계속해서 제2 방향(DR2)으로 연장될 수 있다.

제1 일반 사이드 영역(GSA1)과 제2 일반 사이드 영역(GSA2)에는 제1 방향(DR1)으로 연장되는 제1 보조 배선(ASL1)들과 제1 전원 보조 배선(VDAL)들이 교번하여 배치될 수 있다.

도 10은 도 4의 E 부분 중 데이터 배선들과 제1 더미 배선들과 제2 더미 배선들과 제1 전원 보조 배선들을 보여주는 레이아웃도이다.

도 10을 참조하면, 회로층(120)의 데이터 배선(DL)들은 우회 미들 영역(MDDA) 및 일반 미들 영역(GMA)에 배치되는 제3 데이터 배선(DL3)을 더 포함할 수 있다.

일 실시예에 따르면, 도 6, 도 9 및 도 10의 도시와 같이, 제1 보조 배선(ASL1)들 중 하나의 제1 보조 배선(ASL1)은 제1 방향(DR1)으로 연장되는 제2 메인 스트림(MST2), 및 제2 메인 스트림(MST2)으로부터 제2 방향(DR2)으로 연장되고 제2 보조 배선(ASL2)들 중 하나의 제2 보조 배선(ASL2)의 일부와 중첩되는 제3 서브 브랜치(SBR3)를 포함할 수 있다.

회로층(120)의 화소 구동부(PXD)들은 제3 서브 브랜치(SBR3)와 인접한 제4 화소 구동부(PXD4)를 더 포함할 수 있다.

제2 보조 배선(ASL2)들 중 제3 서브 브랜치(SBR3)와 중첩되는 하나의 제2 보조 배선(ASL2)은 제2 방향(DR2)으로 연장되는 제5 메인 연장부(MEX5), 및 제4 화소 구동부(PXD4)와 인접하고 제5 메인 연장부(MEX5)로부터 돌출되는 제13 서브 돌출부(SPR13)와 제14 서브 돌출부(SPR14)를 포함할 수 있다.

하나의 제1 보조 배선(ASL1)은 제3 서브 브랜치(SBR3)와 제13 서브 돌출부(SPR13) 간의 중첩 영역에 배치된 보조 연결홀(ASCH)을 통해 하나의 제2 보조 배선(ASL2)과 전기적으로 연결될 수 있다.

도 7의 도시와 같이, 보조 연결홀(ASCH)은 비아층(VIA1)을 관통할 수 있다.

이와 같이, 보조 연결홀(ASCH)은 하나의 제1 보조 배선(ASL1) 중 제1 방향(DR1)으로 연장되는 제2 메인 스트림(MST2)과 중첩되지 않으며, 제2 메인 스트림(MST2)과 제5 메인 연장부(MEX5) 사이의 교차점으로부터 이격될 수 있다.

도 6 및 도 9의 도시와 같이, 제2 방향(DR2)에서 상호 인접한 제1 보조 배선(ASL1)들의 제3 서브 브랜치(SBR3)들은 제1 대각 방향(DD1) 또는 제2 대각 방향으로 나란하게 배열될 수 있다.

그리고, 우회 미들 영역(MDDA) 및 일반 미들 영역(GMA)에서, 제1 보조 배선(ASL1)들의 제3 서브 브랜치(SBR3)들은 제1 대각 방향(DD1) 및 제2 대각 방향 중 하나로 나란하게 배열될 수 있다.

일 예로, 도 10의 도시와 같이, 우회 미들 영역(MDDA) 및 일반 미들 영역(GMA)에서, 제1 보조 배선(ASL1)들의 제3 서브 브랜치(SBR3)들은 제1 대각 방향(DD1)으로 나란하게 배열될 수 있다.

이와 같이 하면, 제1 보조 배선(ASL1)들과 제2 보조 배선(ASL2)들 간의 전기적 연결이 정상인지 여부가 제3 서브 브랜치(SBR3)들의 배열 형태로부터 용이하게 유추될 수 있다.

제2 보조 배선(ASL2)들 각각은 둘 이상의 제1 보조 배선(ASL1)과 전기적으로 연결될 수 있다.

하나의 제2 보조 배선(ASL2)의 제14 서브 돌출부(SPR14)는 제5 더미홀(DMH5)과 중첩될 수 있다.

제1 더미홀(DMH1) 및 제2 더미홀(DMH2)과 마찬가지로, 제5 더미홀(DMH5)은 비아층(도 7 및 도 8의 VIA1)을 관통할 수 있다. 제5 더미홀(DMH5)은 비아층(도 7 및 도 8의 VIA1)으로 덮인 아일랜드 형태의 더미 전극(DME)과 중첩됨에 따라, 전기적 연결과 무관해질 수 있다.

일 실시예에 따르면, 도 6, 도 9 및 도 10의 도시와 같이, 회로층(120)의 화소 구동부(PXD)들은 제1 전달 우회 배선(TDEL1)의 제1 서브 브랜치(SBR1)와 제2 서브 브랜치(SBR2), 및 제1 보조 배선(ASL1)의 제3 서브 브랜치(SBR3)로부터 이격되는 제5 화소 구동부(PXD5)를 더 포함할 수 있다.

제2 보조 배선(ASL2)들 중 제5 화소 구동부(PXD5)와 인접한 하나의 제2 보조 배선(ASL2)은 제2 방향(DR2)으로 연장되는 제6 메인 연장부(MEX6), 및 제5 화소 구동부(PXD5)와 인접하고 제6 메인 연장부(MEX6)로부터 돌출되는 제15 서브 돌출부(SPR15)와 제16 서브 돌출부(SPR16)를 포함할 수 있다.

제15 서브 돌출부(SPR15)와 제16 서브 돌출부(SPR16) 각각은 제6 더미홀(DMH6)과 중첩될 수 있다.

제1 더미홀(DMH1) 및 제2 더미홀(DMH2)과 마찬가지로, 제6 더미홀(DMH6)은 비아층(도 7 및 도 8의 VIA1)을 관통할 수 있다. 제6 더미홀(DMH6)은 비아층(도 7 및 도 8의 VIA1)으로 덮인 아일랜드 형태의 더미 전극(DME)과 중첩됨에 따라, 전기적 연결과 무관해질 수 있다.

이상과 같이, 일 실시예에 따르면, 제1 우회 사이드 영역(SDA1)의 제1 데이터 배선(DL1)은 제1 전달 우회 배선(TDEL1)을 통해 제2 우회 사이드 영역(SDA2)의 제2 전달 우회 배선(TDEL2)과 전기적으로 연결될 수 있다. 제1 전달 우회 배선(TDEL1)은 제1 방향(DR1)으로 연장되는 제1 메인 스트림(MST1)과, 제1 메인 스트림(MST1)으로부터 제2 방향(DR2)으로 연장되어 제1 데이터 배선(DL1)의 제1 서브 돌출부(SPR1)와 중첩되는 제1 서브 브랜치(SBR1)와, 제1 메인 스트림(MST1)으로부터 제2 방향(DR2)으로 연장되어 제2 전달 우회 배선(TDEL2)의 제7 서브 돌출부(SPR7)와 중첩되는 제2 서브 브랜치(SBR2)를 포함한다.

제1 데이터 배선(DL1)과 제1 전달 우회 배선(TDEL1) 간의 전기적 연결을 위한 제1 우회 연결홀(DECH1)은 제1 서브 돌출부(SPR1) 및 제1 서브 브랜치(SBR1)와 중첩될 수 있다. 이에 따라, 제1 우회 연결홀(DECH1)은 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)과 제1 데이터 배선(DL1)의 제1 메인 연장부(MEX1) 간의 교차점으로부터 이격될 수 있다.

그리고, 제2 전달 우회 배선(TDEL2)과 제1 전달 우회 배선(TDEL1) 간의 전기적 연결을 위한 제2 우회 연결홀(DECH2)은 제7 서브 돌출부(SPR7) 및 제2 서브 브랜치(SBR2)와 중첩될 수 있다. 이에 따라, 제2 우회 연결홀(DECH2)은 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)과 제2 전달 우회 배선(TDEL2)의 제3 메인 연장부(MEX3) 간의 교차점으로부터 이격될 수 있다.

즉, 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)의 양측 단부들은 제1 우회 연결홀(DECH1) 및 제2 우회 연결홀(DECH2)로부터 이격될 수 있다.

이로써, 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)의 양측 단부들의 시인성이 제1 우회 연결홀(DECH1)과 제2 우회 연결홀(DECH2)에 의해 커지는 것이 방지될 수 있다.

따라서, 일 실시예에 따르면, 비표시 영역(NDA)의 너비 감소를 위한 제1 전달 우회 배선(TDEL1), 제2 전달 우회 배선(TDEL2), 제1 우회 연결홀(DECH1) 및 제2 우회 연결홀(DECH2)의 시인성이 커지는 것이 방지될 수 있으므로, 제1 전달 우회 배선(TDEL1)에 의한 표시 장치(10)의 표시 품질 저하가 경감될 수 있다.

또한, 일 실시예에 따르면, 제2 방향(DR2)으로 연장되는 데이터 배선(DL)들과 제2 더미 배선(DML2)들은 인접한 화소 구동부들 각각을 향해 돌출되는 한 쌍의 서브 돌출부를 포함한한다. 그리고, 데이터 배선(DL)들과 제2 더미 배선(DML2)들에 포함된 서브 돌출부들은 모두 비아층(VIA1)을 관통하는 비아홀(VIAH)들과 중첩된다.

여기서, 비아홀(VIAH)은 비아층(VIA1)을 관통하는 홀을 통칭한다. 즉, 비아홀(VIAH)은 전기적 연결을 위한 제1 우회 연결홀(DECH1), 제2 우회 연결홀(DECH2), 데이터 연결홀(DTCH) 및 보조 연결홀(ASCH)을 포함할 뿐만 아니라, 전기적 연결과 무관한 제1 더미홀(DMH1), 제2 더미홀(DMH2), 제3 더미홀(DMH3) 및 제4 더미홀(DMH4)을 포함할 수 있다.

비아홀(VIAH) 중 데이터 연결 전극(DCE), 제1 서브 브랜치(SBR1), 제2 서브 브랜치(SBR2), 제3 서브 브랜치(SBR3)와 중첩되는 제1 우회 연결홀(DECH1), 제2 우회 연결홀(DECH2), 데이터 연결홀(DTCH) 및 보조 연결홀(ASCH)을 제외한 나머지인 제1 더미홀(DMH1), 제2 더미홀(DMH2), 제3 더미홀(DMH3) 및 제4 더미홀(DMH4)은 비아층(VIA1)으로 덮인 더미 전극(DME)들과 각각 중첩될 수 있다.

이러한 더미 전극(DME)들에 의해, 제1 더미홀(DMH1), 제2 더미홀(DMH2), 제3 더미홀(DMH3) 및 제4 더미홀(DMH4)로부터 제1 평탄화층(125)이 보호될 수 있다.

이와 같이, 일 실시예에 따르면, 비아층(VIA1)을 관통하는 비아홀(VIAH)들은 전기적 연결과 무관한 제1 내지 제4 더미홀들(DMH1~DMH4)을 더 포함함에 따라, 전기적 연결을 위한 제1 우회 연결홀(DECH1), 제2 우회 연결홀(DECH2), 데이터 연결홀(DTCH) 및 보조 연결홀(ASCH)의 시인성이 낮아질 수 있다.

따라서, 비아홀(VIAH)들의 시인성으로 인한 표시 장치(10)의 표시 품질 저하가 경감될 수 있다.

도 11은 도 3의 회로층의 하나의 화소 구동부에 대한 일 예시를 보여주는 등가 회로도이다.

도 11을 참조하면, 회로층(120)의 화소 구동부(PXD)들 중 하나의 화소 구동부(PXD)는 구동 트랜지스터(DT)와, 적어도 하나의 스위치 소자들(ST1~ST6)과, 커패시터(C1)를 포함할 수 있다. 적어도 하나의 스위치 소자들(ST1~ST6)은 제1 트랜지스터(ST1: Switch Transistor), 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5) 및 제6 트랜지스터(ST6)를 포함할 수 있다.

회로층(120)은 화소 구동부(PXD)들에 스캔 기입 신호(GW)를 전달하는 스캔 기입 배선(GWL), 화소 구동부(PXD)들에 게이트 제어 신호(GC)를 전달하는 게이트 제어 배선(GCL), 화소 구동부(PXD)들에 스캔 초기화 신호(GI)를 전달하는 스캔 초기화 배선(GIL), 화소 구동부(PXD)들에 발광 제어 신호(EC)를 전달하는 발광 제어 배선(ECL), 화소 구동부(PXD)들에 제1 초기화 전압(Vgint)을 전달하는 게이트 초기화 전압 배선(VGIL), 화소 구동부(PXD)들에 제2 초기화 전압(Vaint)을 전달하는 애노드 초기화 전압 배선(VAIL) 및 화소 구동부(PXD)들에 제1 전원(ELVDD)을 전달하는 제1 전원 배선(VDL)을 더 포함할 수 있다.

스캔 기입 배선(GWL)은 제1 트랜지스터(ST1)와 제2 트랜지스터(ST2) 각각의 게이트 전극에 전기적으로 연결될 수 있다. 스캔 초기화 배선(GIL)은 제3 트랜지스터(ST3)의 게이트 전극에 전기적으로 연결될 수 있다. 게이트 제어 배선(GCL)은 제4 트랜지스터(ST4)의 게이트 전극에 전기적으로 연결될 수 있다. 발광 제어 배선(ECL)은 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6) 각각의 게이트 전극에 전기적으로 연결될 수 있다.

구동 트랜지스터(DT)는 제1 전원 배선(VDL)과 제2 전원 배선(VSL) 사이에 발광 소자(LEL)과 직렬로 연결될 수 있다.

구동 트랜지스터(DT)의 제1 전극은 제5 트랜지스터(ST5)를 통해 제1 전원 배선(VDL)에 연결될 수 있다.

그리고, 구동 트랜지스터(DT)의 제1 전극은 제2 트랜지스터(ST2)를 통해 데이터 배선(DL)에 연결될 수 있다.

구동 트랜지스터(DT)의 제2 전극은 제6 트랜지스터(ST6)을 통해 발광 소자(LEL)에 연결될 수 있다.

커패시터(C1)는 제1 전원 배선(VDL)과 구동 트랜지스터(DT)의 게이트 전극 사이에 연결될 수 있다. 즉, 구동 트랜지스터(DT)의 게이트 전극은 커패시터(C1)를 통해 제1 전원 배선(VDL)과 연결될 수 있다.

이로써, 데이터 배선(DL)의 데이터 신호가 구동 트랜지스터(DT)의 제1 전극에 인가되면, 구동 트랜지스터(DT)는 데이터 신호에 대응하는 드레인-소스 간 전류를 발생시킬 수 있다. 구동 트랜지스터(DT)의 드레인-소스 간 전류는 발광 소자(LEL)의 구동 전류로 공급될 수 있다.

발광 소자(LEL)는 구동 트랜지스터(DT)에 의한 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.

발광 소자(LEL)는 상호 마주하는 애노드 전극(도 15의 AND)과 캐소드 전극(도 15의 CTD), 및 애노드 전극(AND)과 캐소드 전극(CTD) 사이의 발광층(도 15의 EML)을 포함할 수 있다.

일 예로, 발광 소자(LEL)는 유기발광재료로 이루어진 발광층을 구비한 유기 발광 다이오드일 수 있다. 또는, 발광소자(LEL)는 무기 반도체로 이루어진 발광층을 구비한 무기 발광 소자일 수 있다. 또는, 발광소자(LEL)은 양자점 발광층을 구비한 양자점 발광 소자일 수 있다. 또는, 발광소자(LEL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.

발광소자(LEL)와 병렬로 연결되는 커패시터(Cel)는 애노드 전극과 캐소드 전극 사이의 기생용량이다.

제1 트랜지스터(ST1)는 구동 트랜지스터(DT)의 게이트 전극과 구동 트랜지스터(DT)의 제2 전극 사이에 연결된다.

제1 트랜지스터(ST1)는 직렬로 연결된 복수의 서브 트랜지스터들을 포함할 수 있다. 일 예로, 제1 트랜지스터(ST1)는 제1 서브 트랜지스터(ST11)와 제2 서브 트랜지스터(ST12)를 포함할 수 있다.

제1 서브 트랜지스터(ST11)의 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 연결되고, 제1 서브 트랜지스터(ST11)의 제2 전극은 제2 서브 트랜지스터(ST12)의 제1 전극에 연결되며, 제2 서브 트랜지스터(ST12)의 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결될 수 있다.

이와 같이 하면, 턴오프 상태의 제1 트랜지스터(ST1)에 의한 누설 전류로 인해, 구동 트랜지스터(DT)의 게이트 전극의 전위가 변동되는 것이 방지될 수 있다.

제2 트랜지스터(ST2)는 구동 트랜지스터(DT)의 제1 전극과 데이터 배선(DL) 사이에 연결된다.

제1 트랜지스터(ST1) 및 제2 트랜지스터(ST2) 각각의 게이트 전극은 스캔 기입 배선(GWL)에 연결된다.

스캔 기입 배선(GWL)을 통해 스캔 기입 신호(GW)가 전달되면, 제1 트랜지스터(ST1) 및 제2 트랜지스터(ST2)가 턴온되고, 턴온된 제1 트랜지스터(ST1)를 통해 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 동전위가 된다. 그리고, 턴온된 제2 트랜지스터(ST2)를 통해 데이터 배선(DL)의 데이터신호가 구동 트랜지스터(DT)의 제1 전극으로 공급된다.

이때, 구동 트랜지스터(DT) 중 제1 전극과 게이트 전극 간의 전압차가 문턱전압보다 커지면, 구동 트랜지스터(DT)가 턴온하여 구동 트랜지스터(DT)의 제1 전극과 제2 전극 사이에 드레인-소스간 전류가 발생될 수 있다.

제3 트랜지스터(ST3)는 구동 트랜지스터(DT)의 게이트 전극과 게이트 초기화 전압 배선(VGIL) 사이에 연결된다. 제3 트랜지스터(ST3)의 게이트 전극은 스캔 초기화 배선(GIL)에 연결된다.

제3 트랜지스터(ST3)는 직렬로 연결된 복수의 서브 트랜지스터들을 포함할 수 있다. 일 예로, 제3 트랜지스터(ST3)는 제3 서브 트랜지스터(ST31)와 제4 서브 트랜지스터(ST32)를 포함할 수 있다.

제3 서브 트랜지스터(ST31)의 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되고, 제3 서브 트랜지스터(ST31)의 제2 전극은 제4 서브 트랜지스터(ST32)의 제1 전극에 연결되며, 제4 서브 트랜지스터(ST32)의 제2 전극은 게이트 초기화 전압 배선(VGIL)에 연결될 수 있다.

이와 같이 하면, 턴오프 상태의 제3 트랜지스터(ST3)에 의한 누설 전류로 인해, 구동 트랜지스터(DT)의 게이트 전극의 전위가 변동되는 것이 방지될 수 있다.

스캔 초기화 배선(GIL)을 통해 스캔 초기화 신호(GI)가 공급되면, 제3 트랜지스터(ST3)가 턴온될 수 있다. 이때, 구동 트랜지스터(DT)의 게이트 전극은 턴온된 제3 트랜지스터(ST3)을 통해 게이트 초기화 전압 배선(VGIL)과 연결됨으로써, 구동 트랜지스터(DT)의 게이트 전극의 전위가 게이트 초기화 전압 배선(VGIL)의 제1 초기화 전압(Vgint)으로 초기화될 수 있다.

제4 트랜지스터(ST4)는 발광 소자(LEL)의 애노드 전극과 애노드 초기화 전압 배선(VAIL) 사이에 연결될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 게이트 제어 배선(GCL)에 연결될 수 있다.

게이트 제어 배선(GCL)을 통해 제어 스캔 신호(GC)가 공급되면, 제4 트랜지스터(ST4)가 턴온될 수 있다. 이때, 턴온된 제4 트랜지스터(ST4)를 통해 발광 소자(LEL)의 애노드 전극이 애노드 초기화 전압 배선(VAIL)과 연결됨으로써, 발광 소자(LEL)의 애노드 전극의 전위가 애노드 초기화 전압 배선(VIL)의 제2 초기화 전압(Vaint)으로 초기화될 수 있다.

제5 트랜지스터(ST5)는 구동 트랜지스터(DT)의 제1 전극과 제1 전원 배선(VDL) 사이에 연결될 수 있다.

제6 트랜지스터(ST6)는 구동 트랜지스터(DT)의 제2 전극과 발광 소자(LEL)의 애노드 전극 사이에 연결될 수 있다.

제5 트랜지스터(ST5)와 제6 트랜지스터(ST6) 각각의 게이트 전극은 발광 제어 배선(ECL)에 연결될 수 있다.

발광 제어 배선(ECL)을 통해 발광 제어 신호(EC)가 공급되면, 제1 전원 배선(VDL)과 제2 전원 배선(VSL) 사이에 구동 트랜지스터(DT)와 발광 소자(LEL)가 직렬로 연결될 수 있다. 이로써, 구동 트랜지스터(DT)의 구동 전류가 발광 소자(LEL)에 공급될 수 있으므로, 발광 소자(LEL)는 구동 전류에 기초하여 광을 방출할 수 있다.

도 11의 도시와 같이, 화소 구동부(PXD)에 구비된 구동 트랜지스터(DT) 및 적어도 하나의 스위치 소자들(ST1~6)은 모두 P 타입 MOSFET으로 마련될 수 있다.

또는, 화소 구동부(PXD)에 구비된 구동 트랜지스터(DT) 및 적어도 하나의 스위치 소자들(ST1~6) 중 일부는 P 타입 MOSFET으로 마련되고, 다른 나머지 일부는 N 타입 MOSFET으로 마련될 수도 있다. 이 경우, P 타입 MOSFET으로 마련되는 스위칭 소자들과 N 타입 MOSFET으로 마련되는 스위칭 소자들이 서로 다른 반도체 재료의 액티브층을 포함할 수 있다. 그러므로, 적층 구조를 통해 화소 구동부(PXD)의 너비가 축소될 수 있으며, 그로 인해 해상도 향상에 유리해질 수 있다.

도 12는 제1 실시예에 따른 도 5의 G 부분을 보여주는 평면도이다. 도 13은 도 12의 평면도 중 반도체층, 제1 도전층, 제2 도전층 및 제3 도전층을 보여주는 평면도이다. 도 14는 도 12의 평면도 중 제4 도전층과 제5 도전층을 보여주는 평면도이다. 도 15는 도 12의 K-K'를 따라 자른 면을 보여주는 단면도이다.

도 12는 제1 우회 사이드 영역(SDA1)에 배치되고 제1 방향(DR1)으로 이웃한 두 개의 화소 구동부(PXD)들에 대한 평면도를 도시한다.

먼저, 도 15의 도시와 같이, 일 실시예에 따르면, 회로층(120)은 기판(110) 상의 반도체층(도 12의 SEL), 반도체층(SEL)을 덮는 제1 게이트 절연층(122) 상의 제1 도전층(도 12의 CDL1), 제1 도전층(CDL1)을 덮는 제2 게이트 절연층(123) 상의 제2 도전층(도 12의 CDL2), 제2 도전층(CDL2)을 덮는 층간 절연층(124) 상의 제3 도전층(도 12의 CDL3), 제3 도전층(CDL3)을 덮는 제1 평탄화층(125) 상의 제4 도전층(도 13의 CDL4), 제4 도전층(CDL4)을 덮는 제2 평탄화층(126) 상의 제5 도전층(CDL5) 및, 제5 도전층(CDL5)을 덮는 제3 평탄화층(127)을 포함한 구조로 마련될 수 있다.

그리고, 발광 소자층(130)은 제3 평탄화층(127) 상에 배치될 수 있다.

도 13을 참조하면, 반도체층(SEL)은 구동 트랜지스터(DT) 및 제1 내지 제6 트랜지스터(ST1~6) 각각의 채널부(CHDT, CH11, CH12, CH2, CH31, CH32, CH4, CH5, CH6), 소스 전극(SDT, S11, S12, S2, S31, S32, S4, S5, S6) 및 드레인 전극(DDT, D11, D12, D2, D31, D32, D4, D5, D6)을 포함할 수 있다.

반도체층(SEL) 중 소스 전극(SDT, S11, S12, S2, S31, S32, S4, S5, S6) 및 드레인 전극(DDT, D11, D12, D2, D31, D32, D4, D5, D6)은 반도체 재료에 이온 또는 불순물을 도핑하여 도전화시킨 부분으로 이루어질 수 있다.

제1 도전층(CDL1)은 구동 트랜지스터(DT) 및 제1 내지 제6 트랜지스터(ST1~6) 각각의 게이트 전극(GDT, G11, G12, G2, G31, G32, G4, G5, G6)을 포함할 수 있다.

그리고, 제1 도전층(CDL1)은 제1 내지 제6 트랜지스터(ST1~6)의 게이트 전극(GDT, G11, G12, G2, G31, G32, G4, G5, G6)에 연결되는 스캔 기입 배선(GWL), 스캔 초기화 배선(GIL), 발광 제어 배선(ECL) 및 게이트 제어 배선(GCL)을 더 포함할 수 있다. 스캔 기입 배선(GWL), 스캔 초기화 배선(GIL), 발광 제어 배선(ECL) 및 게이트 제어 배선(GCL)은 제1 방향(DR1)으로 연장될 수 있다.

일 예로, 회로층(120)의 집적화를 위해, 게이트 제어 배선(GCL)은 전단 스캔 초기화 배선(GIL)으로 마련될 수도 있다.

제2 도전층(CDL2)은 제1 초기화 전압(Vgint)을 전달하는 게이트 초기화 전압 배선(VGIL) 및 제2 초기화 전압(Vaint)을 전달하는 애노드 초기화 전압 배선(VAIL)을 포함할 수 있다. 게이트 초기화 전압 배선(VGIL) 및 애노드 초기화 전압 배선(VAIL)은 제1 방향(DR1)으로 연장될 수 있다.

제1 전원 배선(VDL)은 제1 방향(DR1)으로 연장되는 제1 전원 수평 보조 배선(VDSBL1)과, 제2 방향(DR2)으로 연장되는 제1 전원 수직 보조 배선(VDSBL2)을 포함할 수 있다.

제2 도전층(CDL2)은 제1 전원 수평 보조 배선(VDSBL1)을 더 포함할 수 있다.

제3 도전층(CDL3)은 제1 전원 수직 보조 배선(VDSBL2)을 포함할 수 있다.

제3 도전층(CDL3)은 게이트 초기화 전압 보조 배선(VGIAL) 및 애노드 초기화 전압 보조 배선(VAIAL)을 더 포함할 수 있다.

게이트 초기화 전압 보조 배선(VGIAL) 및 애노드 초기화 전압 보조 배선(VAIAL)은 초기화 전압 배선(VIL)과 전기적으로 연결되고 제2 방향(DR2)으로 연장될 수 있다.

게이트 초기화 전압 보조 배선(VGIAL)은 제1 초기화 연결홀(VICH1)을 통해 게이트 초기화 전압 배선(VGIL)과 전기적으로 연결되고, 제2 초기화 연결홀(VICH2)을 통해 제3 트랜지스터(ST3)의 드레인 전극(D32)과 전기적으로 연결될 수 있다.

애노드 초기화 전압 보조 배선(VAIAL)은 제3 초기화 연결홀(VICH3)을 통해 애노드 초기화 전압 배선(VAIL)과 전기적으로 연결되고, 제4 초기화 연결홀(VICH4)을 통해 제4 트랜지스터(ST4)의 드레인 전극(D4)과 전기적으로 연결될 수 있다.

제1 전원 수직 보조 배선(VDSBL2)은 제5 콘택홀(CT5)을 통해 제1 전원 수평 보조 배선(VDSBL1)과 전기적으로 연결될 수 있다.

구동 트랜지스터(DT)는 채널부(CHDT), 채널부(CHDT)의 양측에 연결되는 소스 전극(SDT)과 드레인 전극(DDT), 및 채널부(CHDT)에 중첩되는 게이트 전극(GDT)을 포함할 수 있다.

구동 트랜지스터(DT)의 소스 전극(SDT)은 제2 트랜지스터(ST2)의 드레인 전극(D2)과 제5 트랜지스터(ST5)의 드레인 전극(D5)에 연결될 수 있다.

구동 트랜지스터(DT)의 드레인 전극(DDT)은 제11 트랜지스터(ST11)의 소스 전극(S11)과 제6 트랜지스터(ST6)의 소스 전극(S6)에 연결될 수 있다.

구동 트랜지스터(DT)의 게이트전극(GDT)은 제1 도전층(CDL1)으로 마련될 수 있다.

제1 트랜지스터(ST1)는 직렬 연결되는 제1 서브 트랜지스터(ST11)와 제2 서브 트랜지스터(ST12)를 포함할 수 있다.

제1 서브 트랜지스터(ST11)는 채널부(CH11), 채널부(CH11)의 양측에 이어지는 소스 전극(S11)과 드레인 전극(D11), 및 채널부(CH11)와 중첩되고 스캔 기입 배선(GWL)의 일부로 이루어진 게이트전극(G11)을 포함할 수 있다.

제1 서브 트랜지스터(ST11)의 소스 전극(S11)은 구동 트랜지스터(DT)의 드레인 전극(DDT)에 연결될 수 있다.

제1 서브 트랜지스터(ST11)의 드레인 전극(D11)은 제2 서브 트랜지스터(ST12)의 소스 전극(S12)에 연결될 수 있다.

제2 서브 트랜지스터(ST12)는 채널부(CH12), 채널부(CH12)의 양측에 연결되는 소스 전극(S12)과 드레인 전극(D12), 및 채널부(CH12)와 중첩되고 스캔 기입 배선(GWL)의 돌출부로 이루어진 게이트전극(G12)을 포함할 수 있다.

제2 서브 트랜지스터(ST12)의 소스 전극(S12)은 제1 서브 트랜지스터(ST11)의 드레인 전극(D11)에 연결될 수 있다.

제2 서브 트랜지스터(ST12)의 드레인 전극(D12)은 제31 트랜지스터(ST31)의 소스 전극(S31)에 연결될 수 있다.

제1 서브 트랜지스터(ST11) 및 제2 서브 트랜지스터(ST12) 각각의 게이트전극(G11, G12)은 스캔 기입 배선(GWL)의 서로 다른 일부로 각각 이루어질 수 있다.

구동 트랜지스터(DT)의 게이트전극(GDT)은 제1 콘택홀(CT1)을 통해 제1 연결 전극(CE1)에 전기적으로 연결되고, 제1 연결 전극(CE1)은 제2 콘택홀(CT2)을 통해 제2 서브 트랜지스터(ST12)의 드레인 전극(D12)에 전기적으로 연결될 수 있다.

제1 연결 전극(CE1)은 제3 도전층(CDL3)으로 이루어질 수 있다.

제2 트랜지스터(ST2)는 채널부(CH2), 채널부(CH2)의 양측에 연결되는 소스 전극(S2)과 드레인 전극(D2), 및 채널부(CH2)와 중첩되고 스캔 기입 배선(GWL)의 일부로 이루어진 게이트전극(G2)을 포함할 수 있다.

제2 트랜지스터(ST2)의 소스 전극(S2)은 제4 콘택홀(CT4)을 통해 제2 연결 전극(CE2)에 전기적으로 연결될 수 있다.

제2 연결 전극(CE2)은 제3 도전층(CDL3)으로 마련될 수 있다.

제2 트랜지스터(ST2)의 드레인 전극(D2)은 구동 트랜지스터(DT)의 소스 전극(SDT) 및 제5 트랜지스터(ST5)의 드레인 전극(D5)에 연결될 수 있다.

제3 트랜지스터(ST3)는 직렬 연결되는 제3 서브 트랜지스터(ST31)와 제4 서브 트랜지스터(ST32)를 포함할 수 있다.

제3 서브 트랜지스터(ST3)는 채널부(CH31), 채널부(CH31)의 양측에 연결되는 소스 전극(S31)과 드레인 전극(D31), 및 채널부(CH31)와 중첩되는 게이트 전극(G31)을 포함할 수 있다.

제3 서브 트랜지스터(ST31)의 소스 전극(S31)은 제2 서브 트랜지스터(ST12)의 드레인 전극(D12)에 연결될 수 있다.

제3 서브 트랜지스터(ST31)의 드레인 전극(D31)은 제4 서브 트랜지스터(ST32)의 소스 전극(S32)에 연결될 수 있다.

제4 서브 트랜지스터(ST32)는 채널부(CH32), 채널부(CH32)의 양측에 연결되는 소스 전극(S32)과 드레인 전극(D32), 및 채널부(CH32)와 중첩되는 게이트 전극(G32)을 포함할 수 있다.

제4 서브 트랜지스터(ST32)의 드레인 전극(D32)은 제2 초기화 콘택홀(VICH2)을 통해 초기화 보조 배선(VIAL)에 전기적으로 연결될 수 있다.

제3 서브 트랜지스터(ST31) 및 제4 서브 트랜지스터(ST32) 각각의 게이트전극(G31, G32)은 스캔 초기화 배선(GIL)의 서로 다른 일부로 각각 이루어질 수 있다.

화소 구동부(PXD)는 제4 서브 트랜지스터(ST32)의 소스 전극(S31)의 적어도 일부와 중첩하는 차폐전극(SHE)을 더 포함할 수 있다. 차폐전극(SHE)은 제1 서브 트랜지스터(ST11)의 드레인 전극(D11)의 일부와 더 중첩될 수 있다.

차폐전극(SHE)은 제2 도전층(CDL2)으로 마련될 수 있다.

차폐전극(SHE)은 제3 콘택홀(CT3)을 통해 제1 전원 수직 보조 배선(VDSBL2)에 전기적으로 연결될 수 있다.

제4 트랜지스터(ST4)는 채널부(CH4), 채널부(CH4)의 양측에 연결되는 소스 전극(S4)과 드레인 전극(D4), 및 채널부(CH4)와 중첩되고 게이트 제어 배선(GCL)의 일부로 이루어진 게이트 전극(G4)을 포함할 수 있다.

제4 트랜지스터(ST4)의 소스 전극(S4)은 제6 트랜지스터(ST6)의 드레인 전극(D6)과 연결될 수 있다.

제4 트랜지스터(ST4)의 드레인 전극(D4)은 제3 초기화 콘택홀(VICH3)을 통해 초기화 보조 배선(VIAL)에 전기적으로 연결될 수 있다.

제5 트랜지스터(ST5)는 채널부(CH5), 채널부(CH5)의 양측에 연결되는 소스 전극(S5)과 드레인 전극(D5), 및 채널부(CH5)와 중첩되고 발광 제어 배선(ECL)의 일부로 이루어진 게이트 전극(G5)을 포함할 수 있다.

제5 트랜지스터(ST5)의 소스 전극(S5)은 제6 콘택홀(CT6)을 통해 제1 전원 수직 보조 배선(VDSBL2)에 전기적으로 연결될 수 있다.

제5 트랜지스터(ST5)의 드레인 전극(D5)은 구동 트랜지스터(DT)의 소스 전극(SDT)에 연결될 수 있다.

제6 트랜지스터(ST6)는 채널부(CH6), 채널부(CH6)의 양측에 연결되는 소스 전극(S6)과 드레인 전극(D6), 및 채널부(CH6)와 중첩되고 발광 제어 배선(ECL)의 다른 일부로 이루어진 게이트 전극(G6)을 포함할 수 있다.

제6 트랜지스터(ST6)의 소스 전극(S6)은 구동 트랜지스터(DT)의 드레인 전극(DDT)에 연결될 수 있다.

제6 트랜지스터(ST6)의 드레인 전극(D6)은 제4 트랜지스터(ST4)의 소스 전극(S4)에 연결되고, 제7 콘택홀(CT7)을 통해 제3 연결 전극(CE3)에 전기적으로 연결될 수 있다.

제3 연결 전극(CE3)은 제3 도전층(CDL3)으로 이루어질 수 있다.

커패시터(C1)는 제1 커패시터 전극(CAE1)과 제2 커패시터 전극(CAE2) 간의 중첩 영역으로 마련될 수 있다.

제1 커패시터 전극(CAE1)은 제1 도전층(CDL1)으로 마련된 구동 트랜지스터(DT)의 게이트전극(GDT)의 일부로 이루어질 수 있다.

제2 커패시터 전극(CAE2)은 제2 도전층(CDL2)으로 마련된 제1 전원 수평 보조 배선(VDSBL1)의 일부로 이루어질 수 있다.

제2 연결 전극(CE2)은 제4 콘택홀(CT4)을 통해 제2 트랜지스터(ST2)의 소스 전극(S2)에 전기적으로 연결될 수 있다.

도 14를 참조하면, 제4 도전층(CDL4)은 제1 전달 우회 배선(TDEL1)과 제1 전원 보조 배선(VDAL)을 포함할 수 있다. 제1 전달 우회 배선(TDEL1)은 제1 더미 배선(DML1)에 포함되므로, 제4 도전층(CDL4)은 제1 더미 배선(DML1)과 제1 전원 보조 배선(VDAL)들을 포함할 수 있다. 그리고, 제1 더미 배선(DML1)은 제1 전달 우회 배선(TDEL1)과 제1 보조 배선(ASL1)을 포함할 수 있다.

제1 전원 보조 배선(VDAL)은 제12 콘택홀(CT12)을 통해 제3 도전층(CDL3)의 제1 전원 수직 보조 배선(VDSBL2)과 전기적으로 연결될 수 있다.

제4 도전층(CDL4)은 제4 연결 전극(CE4), 데이터 연결 전극(DCE) 및 더미 전극(DME)을 더 포함할 수 있다.

데이터 연결 전극(DCE)은 제10 콘택홀(CT10)을 통해 제2 연결 전극(CE2)에 전기적으로 연결될 수 있다. 제2 연결 전극(CE2)은 제4 콘택홀(CT4)을 통해 제2 트랜지스터(ST2)의 소스 전극(S2)에 전기적으로 연결될 수 있다.

제5 도전층(CDL5)은 제1 데이터 배선(DL1)을 비롯한 데이터 배선(DL)들과, 데이터 배선(DL)들에 각각 이웃하는 제2 더미 배선(DML2)들을 포함할 수 있다. 제2 더미 배선(DML2)들은 제2 전달 우회 배선(TDEL2)과 제2 보조 배선(ASL2)을 포함할 수 있다.

제5 도전층(CDL5)은 제5 연결 전극(CE5)을 더 포함할 수 있다.

제1 데이터 배선(DL1)은 데이터 연결홀(DTCH)을 통해 데이터 연결 전극(DCE)에 전기적으로 연결될 수 있다.

이로써, 제1 데이터 배선(DL1)은 제2 연결 전극(CE2), 데이터 연결 전극(DCE) 및 데이터 연결홀(DTCH)을 통해 제2 트랜지스터(ST2)의 소스 전극(S2)과 전기적으로 연결될 수 있다.

제4 연결 전극(CE4)은 제8 콘택홀(CT8)을 통해 제3 연결 전극(CE3)과 전기적으로 연결될 수 있다. 제3 연결 전극(CE3)은 제7 콘택홀(CT7)을 통해 반도체층(SEL)으로 마련된 제4 트랜지스터(ST4)의 소스전극(S4) 및 제6 트랜지스터(ST6)의 드레인전극(D6)에 전기적으로 연결될 수 있다.

제5 연결 전극(CE5)은 제9 콘택홀(CT9)을 통해 제4 연결 전극(CE4)에 전기적으로 연결될 수 있다.

그리고, 도 14 및 도 15의 도시와 같이, 제5 연결 전극(CE5)은 제3 평탄화층(127)을 관통하는 애노드 콘택홀(ANCT)을 통해 발광소자(LEL)의 애노드전극(AND)과 전기적으로 연결될 수 있다.

이로써, 발광소자(LEL)의 애노드전극(AND)은 제3 연결 전극(CE3), 제4 연결 전극(CE4), 제5 연결 전극(CE5) 및 애노드 콘택홀(ANCT)을 통해 제4 트랜지스터(ST4) 및 제6 트랜지스터(ST6)과 전기적으로 연결될 수 있다.

제1 실시예에 따르면, 제1 더미 배선(DML1)들 중 제1 전달 우회 배선(TDEL1)은 제1 방향(DR1)으로 연장되는 제1 메인 스트림(MST1), 및 제1 메인 스트림(MST1)으로부터 제2 방향(DR2)으로 연장되고 제1 데이터 배선(DL1)의 제1 서브 돌출부(SPR1)과 중첩되는 제1 서브 브랜치(SBR1)를 포함한다.

제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)은 제2 방향(DR2) 또는 제3 방향(DR3)에서 게이트 초기화 전압 배선(VGIL)을 사이에 두고 스캔 초기화 배선(GIL)으로부터 이격될 수 있다.

일 예로, 제2 방향(DR2)에서, 게이트 초기화 전압 배선(VGIL)은 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)과 스캔 초기화 배선(GIL) 사이에 배치될 수 있다.

또는, 게이트 초기화 전압 배선(VGIL)은 제3 방향(DR3)에서 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)과 중첩되고, 제2 방향(DR2)에서 스캔 초기화 배선(GIL)으로부터 이격될 수 있다.

이와 같이 하면, 스캔 초기화 배선(GIL)의 스캔 초기화 신호(GI)가 제1 전달 우회 배선(TDEL1)을 통해 전달되는 제1 데이터 배선(DL1)의 데이터 신호(Vdata)와 커플링되는 불량이 방지될 수 있다.

제1 데이터 배선(DL1)은 제2 방향(DR2)으로 연장되는 제1 메인 연장부(MEX1), 및 제1 메인 연장부(MEX1)로부터 돌출되는 제1 서브 돌출부(SPR1)와 제2 서브 돌출부(SPR2)를 포함할 수 있다.

제1 서브 돌출부(SPR1)는 제1 서브 브랜치(SBR1)와 중첩되고, 제2 서브 돌출부(SPR2)는 제2 트랜지스터(ST2)의 소스 전극(S2)과 제1 데이터 배선(DL1) 간의 전기적 연결을 위한 데이터 연결홀(DTCH)과 중첩될 수 있다.

제1 전달 우회 배선(TDEL1)과 제1 데이터 배선(DL1) 간의 전기적 연결을 위한 제1 우회 연결홀(DECH1)은 제1 서브 브랜치(SBR1) 및 제1 서브 돌출부(SPR1)와 중첩될 수 있다.

여기서, 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)은 제1 데이터 배선(DL1)의 제1 서브 돌출부(SPR1) 및 제2 서브 돌출부(SPR2) 각각으로부터 이격될 수 있다. 그리고, 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)은 제2 방향(DR2)에서 제1 데이터 배선(DL1)의 제1 서브 돌출부(SPR1) 및 제2 서브 돌출부(SPR2) 중 제1 서브 돌출부(SPR1)와 더 인접하게 배치될 수 있다. 이와 같이 하면, 제1 서브 브랜치(SBR1)가 비교적 작은 길이로 이루어질 수 있으면서도, 제1 데이터 배선(DL1)과 제2 트랜지스터(ST2) 간의 전기적 연결을 위한 데이터 연결 전극(DCE)으로부터 이격될 수 있다.

도 6의 도시와 같이, 제1 데이터 배선(DL1)은 제1 전달 우회 배선(TDEL1)의 제1 서브 브랜치(SBR1)로부터 이격되고 일반 영역(GA)과 인접하며 제1 메인 연장부(MEX1)로부터 돌출되는 제3 서브 돌출부(SPR3)와 제4 서브 돌출부(SPR4)를 더 포함할 수 있다.

제3 서브 돌출부(SPR3)는 전기적 연결과 무관한 제1 더미홀(DMH1)과 중첩될 수 있다.

제4 서브 돌출부(SPR4)는 데이터 연결홀(DTCH)과 중첩될 수 있다.

제2 보조 배선(ASL2)은 제2 방향(DR2)으로 연장되는 제4 메인 연장부(MEX4)와, 제4 메인 연장부(MEX4)로부터 화소 구동부(PXD)들 각각을 향해 돌출되는 제9 서브 돌출부(SPR9) 및 제10 서브 돌출부(SPR10)를 포함할 수 있다.

제2 보조 배선(ASL2)들의 제9 서브 돌출부(SPR9)들 중 일부는 제1 보조 배선(ASL1)과 제2 보조 배선(ASL2) 간의 전기적 연결을 위한 보조 연결홀(ASCH)과 중첩될 수 있다.

즉, 제1 더미 배선(DML1)들 중 하나의 제1 보조 배선(ASL1)은 제1 방향(DR1)으로 연장되는 제2 메인 스트림(MST2), 및 제2 메인 스트림(MST2)으로부터 제2 방향(DR2)으로 연장되고 하나의 제2 보조 배선(ASL2)과 중첩되는 제3 서브 브랜치(SBR3)를 포함할 수 있다.

제2 보조 배선(ASL2)들의 제9 서브 돌출부(SPR9)들 중 일부는 제1 보조 배선(ASL1)의 제3 서브 브랜치(SBR3), 및 비아층(VIA1)을 관통하는 보조 연결홀(ASCH)와 중첩될 수 있다. 이로써, 제1 보조 배선(ASL1)들은 제1 보조 배선(ASL1)의 제3 서브 브랜치(SBR3) 및 제2 보조 배선(ASL2)의 제9 서브 돌출부(SPR9)와 중첩되는 보조 연결홀(ASCH)을 통해 제2 보조 배선(ASL2)들과 전기적으로 연결될 수 있다.

그리고, 제2 보조 배선(ASL2)들의 제9 서브 돌출부(SPR9)들 중 나머지 일부, 및 제2 보조 배선(ASL2)들의 제10 서브 돌출부(SPR10)들 각각은 제4 더미홀(DMH4) 및 더미 전극(DME)과 중첩될 수 있다.

일 예로, 제2 보조 배선(ASL2)들 중 제1 데이터 배선(DL1)과 이웃한 하나의 제2 보조 배선(ASL2)의 제9 서브 돌출부(SPR9) 및 제10 서브 돌출부(SPR10)는 제1 데이터 배선(DL1)의 제1 서브 돌출부(SPR1) 및 제2 서브 돌출부(SPR2)와 각각 마주할 수 있다. 그리고, 제1 데이터 배선(DL1)과 이웃한 하나의 제2 보조 배선(ASL2)의 제9 서브 돌출부(SPR9) 및 제10 서브 돌출부(SPR10) 각각은 제4 더미홀(DMH4) 및 더미 전극(DME)과 중첩될 수 있다.

도 15를 참조하면, 회로층(120)은 기판(110) 상의 반도체층(SEL), 반도체층(SEL)을 덮는 제1 게이트 절연층(122) 상의 제1 도전층(CDL1), 제1 도전층(CDL1)을 덮는 제2 게이트 절연층(123) 상의 제2 도전층(CDL2), 제2 도전층(CDL2)을 덮는 층간 절연층(124) 상의 제3 도전층(CDL3), 제3 도전층(CDL3)을 덮는 제1 평탄화층(125) 상의 제4 도전층(CDL4), 제4 도전층(CDL4)을 덮는 제2 평탄화층(126) 상의 제5 도전층(CDL5) 및 제5 도전층(CDL5)을 덮는 제3 평탄화층(127)을 포함할 수 있다.

회로층(120)은 기판(110)과 반도체층(SEL) 사이에 배치되는 버퍼층(121)을 더 포함할 수 있다.

버퍼층(121)은 기판(110)을 통해 침투되는 수분으로부터 회로층(120)과 발광 소자층(130)을 보호하기 위한 것으로, 적어도 하나의 무기막으로 이루어질 수 있다.

일 예로, 버퍼층(121)은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.

반도체층(SEL)은 버퍼층(121) 상에 배치되고, 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 및 비정질 실리콘과 같은 실리콘 반도체로 이루어질 수 있다.

반도체층(SEL)은 화소 구동부(PXD)에 구비된 구동 트랜지스터(DT) 및 스위치 소자들(ST1~ST6) 각각의 채널부(도 12의 CHDT, CH11, CH12, CH2, CH31, CH32, CH4, CH5, CH6)를 포함할 수 있다.

그리고, 반도체층(SEL)은 구동 트랜지스터(DT) 및 스위치 소자들(ST1~ST6) 각각의 소스 전극(도 12의 SDT, S11, S12, S2, S31, S32, S4, S5, S6)과 드레인 전극(도 12의 DDT, D11, D12, D2, D31, D32, D4, D5, D6)을 더 포함할 수 있다.

반도체층(SEL) 중 구동 트랜지스터(DT) 및 스위치 소자들(ST1~ST6) 각각의 소스 전극(도 12의 SDT, S11, S12, S2, S31, S32, S4, S5, S6)과 드레인 전극(도 12의 DDT, D11, D12, D2, D31, D32, D4, D5, D6)에 대응한 다른 일부는 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다.

반면, 반도체층(SEL) 중 구동 트랜지스터(DT) 및 스위치 소자들(ST1~ST6) 각각의 채널부(도 12의 CHDT, CH11, CH12, CH2, CH31, CH32, CH4, CH5, CH6)에 대응한 일부는 게이트 전극(GDT, G11, G12, G2, G31, G32, G4, G5, G6)에 의해 도핑되지 않고, 전위차에 따라 캐리어의 이동 통로가 되는 채널을 발생시키는 반도체 특성을 유지할 수 있다.

제1 게이트 절연층(122)은 버퍼층(121) 상에 배치되고 반도체층(SEL)을 덮는 무기막으로 이루어질 수 있다.

일 예로, 제1 게이트 절연층(122)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다.

제1 도전층(CDL1)은 제1 게이트 절연층(122) 상에 배치된다.

도 12의 도시와 같이, 제1 도전층(CDL1)은 화소 구동부(PXD)에 구비된 구동 트랜지스터(DT) 및 스위치 소자들(ST1~ST6) 각각의 게이트 전극(GDT, G11, G12, G2, G31, G32, G4, G5, G6)과, 제1 내지 제6 트랜지스터(ST1~ST6)의 게이트 전극(G11, G12, G2, G31, G32, G4, G5, G6)에 연결되고 제1 방향(DR1)으로 연장되는 스캔 기입 배선(GWL), 스캔 초기화 배선(GIL), 게이트 제어 배선(GCL) 및 발광 제어 배선(ECL)을 포함할 수 있다.

제1 도전층(CDL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

도 15의 도시와 같이, 제2 게이트 절연층(123)은 제1 게이트 절연층(122) 상에 배치되고 제1 도전층(CDL1)을 덮는 무기막으로 이루어질 수 있다.

일 예로, 제2 게이트 절연층(123)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다.

제2 도전층(CDL2)은 제2 게이트 절연층(123) 상에 배치된다.

도 12의 도시와 같이, 제2 도전층(CDL2)은 차폐전극(SHE), 제1 전원 수평 보조 배선(VDSBL1), 게이트 초기화 전압 배선(VGIL) 및 애노드 초기화 전압 배선(VAIL)을 포함할 수 있다.

제2 도전층(CDL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

도 15의 도시와 같이, 층간 절연층(124)은 제2 게이트 절연층(123) 상에 배치되고 제2 도전층(CDL2)을 덮는 무기막으로 이루어질 수 있다.

일 예로, 층간 절연층(124)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다.

제3 도전층(CDL3)은 층간 절연층(124) 상에 배치된다.

도 13의 도시와 같이, 제3 도전층(CDL3)은 제1 연결 전극(CE1), 제2 연결 전극(CE2), 제3 연결 전극(CE3), 제1 전원 수직 보조 배선(VDSBL2), 게이트 초기화 전압 보조 배선(VGIAL) 및 애노드 초기화 전압 보조 배선(VAIAL)을 포함할 수 있다.

도 13 및 도 15의 도시를 참조하면, 화소 구동부(PXD)는 제1 콘택홀(CT1), 제2 콘택홀(CT2), 제3 콘택홀(CT3), 제4 콘택홀(CT4), 제5 콘택홀(CT5), 제6 콘택홀(CT6) 및 제7 콘택홀(CT7)을 포함할 수 있다.

제1 콘택홀(CT1)은 제1 연결 전극(CE1)과 구동 트랜지스터(DT)의 게이트 전극(GDT) 사이를 연결시키기 위한 것이다.

제1 콘택홀(CT1)은 구동 트랜지스터(DT)의 게이트 전극(GDT)의 일부에 대응하고, 제2 게이트 절연층(123) 및 층간 절연층(124)을 관통할 수 있다. 이로써, 제3 도전층(CDL3)으로 이루어진 제1 연결 전극(CE1)은 제1 콘택홀(CT1)을 통해, 제1 도전층(CDL1)으로 이루어진 구동 트랜지스터(DT)의 게이트 전극(GDT)과 전기적으로 연결될 수 있다.

제2 콘택홀(CT2)은 제2 서브 트랜지스터(ST12)의 드레인 전극(D12) 및 제3 서브 트랜지스터(ST31)의 소스 전극(S31) 중 어느 하나와 제1 연결 전극(CE1) 사이를 연결시키기 위한 것이다. 제2 서브 트랜지스터(ST12)의 드레인 전극(D12) 및 제3 서브 트랜지스터(ST31)의 소스 전극(S31)는 상호 이어진 형태이다.

제2 콘택홀(CT2)은 제2 서브 트랜지스터(ST12)의 드레인 전극(D12) 및 제3 서브 트랜지스터(ST31)의 소스 전극(S31) 중 어느 하나의 일부에 대응하고, 제1 게이트 절연층(122), 제2 게이트 절연층(123) 및 층간 절연층(124)을 관통할 수 있다. 이로써, 제3 도전층(CDL3)으로 이루어진 제1 연결 전극(CE1)은 제2 콘택홀(CT2)을 통해, 반도체층(SEL)으로 이루어진 제2 서브 트랜지스터(ST12)의 드레인 전극(D12) 및 제3 서브 트랜지스터(ST31)의 소스 전극(S31)과 전기적으로 연결될 수 있다.

그리고, 구동 트랜지스터(DT)의 게이트 전극(GDT)은 제1 콘택홀(CT1), 제2 콘택홀(CT2) 및 제1 연결 전극(CE1)을 통해, 제2 서브 트랜지스터(ST12)의 드레인 전극(D12) 및 제3 서브 트랜지스터(ST31)의 소스 전극(S31)과 전기적으로 연결될 수 있다.

제3 콘택홀(CT3)은 차폐전극(SHE)과 제1 전원 수직 보조 배선(VDSBL2) 사이를 연결시키기 위한 것이다.

제3 콘택홀(CT3)은 제1 전원 수직 보조 배선(VDSBL2)의 일부에 대응하고, 층간 절연층(124)을 관통할 수 있다. 이로써, 제2 도전층(CDL2)으로 이루어진 차폐전극(SHE)은 제3 콘택홀(CT3)을 통해, 제3 도전층(CDL3)으로 이루어진 제1 전원 수직 보조 배선(VDSBL2)과 전기적으로 연결될 수 있다.

제4 콘택홀(CT4)은 제2 연결 전극(CE2)과 제2 트랜지스터(ST2)의 소스 전극(S2) 사이를 연결시키기 위한 것이다.

제4 콘택홀(CT4)은 제2 트랜지스터(ST2)의 소스 전극(S2)의 일부에 대응하고, 제1 게이트 절연층(122), 제2 게이트 절연층(123) 및 층간 절연층(124)을 관통할 수 있다. 이로써, 제3 도전층(CDL3)으로 이루어진 제2 연결 전극(CE2)은 제4 콘택홀(CT4)을 통해, 반도체층(SEL)으로 이루어진 제2 트랜지스터(ST2)의 소스 전극(S2)과 전기적으로 연결될 수 있다.

제5 콘택홀(CT5)은 제1 전원 수평 보조 배선(VDSBL1)과 제1 전원 수직 보조 배선(VDSBL2) 사이를 연결시키기 위한 것이다.

제5 콘택홀(CT5)은 제1 전원 수평 보조 배선(VDSBL1)의 일부에 대응하고 층간 절연층(124)을 관통할 수 있다. 이로써, 제3 도전층(CDL3)으로 이루어진 제1 전원 수직 보조 배선(VDSBL2)은 제5 콘택홀(CT5)을 통해, 제2 도전층(CDL2)으로 이루어진 제1 전원 수평 보조 배선(VDSBL1)과 전기적으로 연결될 수 있다.

제6 콘택홀(CT6)은 제1 전원 수직 보조 배선(VDSBL2)과 제5 트랜지스터(ST5)의 소스 전극(S5) 사이를 연결시키기 위한 것이다.

제6 콘택홀(CT6)은 제5 트랜지스터(ST5)의 소스 전극(S5)의 일부에 대응하고 제1 게이트 절연층(122), 제2 게이트 절연층(123) 및 층간 절연층(124)을 관통할 수 있다. 이로써, 제3 도전층(CDL3)으로 이루어진 제1 전원 수직 보조 배선(VDSBL2)은 제6 콘택홀(CT6)을 통해, 반도체층(SEL)으로 이루어진 제5 트랜지스터(ST5)의 소스 전극(S5)과 전기적으로 연결될 수 있다.

제7 콘택홀(CT7)은 제3 연결 전극(CE3)과 제5 트랜지스터(ST5)의 드레인 전극(D5) 사이를 연결시키기 위한 것이다.

제7 콘택홀(CT7)은 제5 트랜지스터(ST5)의 드레인 전극(D5)의 일부에 대응하고 제1 게이트 절연층(122), 제2 게이트 절연층(123) 및 층간 절연층(124)을 관통할 수 있다. 이로써, 제3 도전층(CDL3)으로 이루어진 제3 연결 전극(CE3)은 제7 콘택홀(CT7)을 통해, 반도체층(SEL)으로 이루어진 제5 트랜지스터(ST5)의 드레인 전극(D5)과 전기적으로 연결될 수 있다.

제3 도전층(CDL3)은 저저항 특성의 금속층과, 이의 상, 하면에 각각 배치되는 이온 확산 방지 특성의 금속층을 포함한 다중층 구조로 이루어질 수 있다.

일 예로, 제3 도전층(CDL3)은 금속층들의 적층 구조로 이루어질 수 있으며, 제3 도전층(CDL3)의 금속층들 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나로 이루어질 수 있다.

구체적으로, 저저항 특성의 금속층은 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나로 이루어질 수 있다.

이온 확산 방지 특성의 금속층은 티타늄(Ti)으로 이루어질 수 있다.

즉, 제3 도전층(CDL3)은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 적층 구조(Ti/Al/Ti)로 마련될 수 있다.

제3 도전층(CDL3)을 덮는 제1 평탄화층(125)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.

제4 도전층(CDL4)은 제1 평탄화층(125) 상에 배치된다.

도 14의 도시와 같이, 제4 도전층(CDL4)은 제1 전원 보조 배선(VDAL), 제1 더미 배선(DML1), 제4 연결 전극(CE4) 및 데이터 연결 전극(DCE)을 포함할 수 있다.

제1 더미 배선(DML1)은 제1 전달 우회 배선(TDEL1)과 제1 보조 배선(ASL2)을 포함할 수 있다.

제4 도전층(CDL4)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.

제4 도전층(CDL4)은 제3 도전층(CDL3)과 마찬가지로, 금속층들의 적층 구조로 이루어질 수 있으며, 제3 도전층(CDL3)의 금속층들 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나로 이루어질 수 있다.

즉, 제4 도전층(CDL4)은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 적층 구조(Ti/Al/Ti)로 마련될 수 있다.

도 15의 도시와 같이, 제4 도전층(CDL4)을 덮는 제2 평탄화층(126)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.

제4 도전층(CDL4)은 제1 더미 배선(DML1)을 포함하고, 제2 평탄화층(126)은 제4 도전층(CDL4)을 덮으므로, 비아층(도 8 및 도 9의 VIA1)은 제2 평탄화층(126)을 포함할 수 있다.

제5 도전층(CDL5)은 제2 평탄화층(126) 상에 배치된다.

도 14의 도시와 같이, 제5 도전층(CDL5)은 데이터배선(DL), 제2 더미 배선(DML2) 및 제5 연결 전극(CE5)을 포함할 수 있다.

제2 더미 배선(DML2)은 제2 전달 우회 배선(TDEL2) 및 제2 보조 배선(ASL2)을 포함할 수 있다.

제5 도전층(CDL5)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.

도 15의 도시와 같이, 제5 도전층(CDL5)을 덮는 제3 평탄화층(127)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.

제8 콘택홀(CT8)은 제4 연결 전극(CE4)과 제3 연결 전극(CE3) 사이를 연결시키기 위한 것이다.

제8 콘택홀(CT8)은 제3 연결 전극(CE3)의 일부에 대응하고, 제1 평탄화층(125)을 관통할 수 있다. 이로써, 제4 도전층(CDL4)으로 이루어진 제4 연결 전극(CE4)은 제8 콘택홀(CT8)을 통해, 제3 도전층(CDL3)으로 이루어진 제3 연결 전극(CE3)과 전기적으로 연결될 수 있다.

제9 콘택홀(CT9)은 제4 연결 전극(CE4)과 제5 연결 전극(CE5) 사이를 연결시키기 위한 것이다.

제9 콘택홀(CT9)은 제4 연결 전극(CE4)의 다른 일부에 대응하고, 제2 평탄화층(126)을 관통할 수 있다. 이로써, 제5 도전층(CDL5)으로 이루어진 제5 연결 전극(CE5)은 제9 콘택홀(CT9)을 통해, 제4 도전층(CDL4)으로 이루어진 제4 연결 전극(CE4)과 전기적으로 연결될 수 있다.

제10 콘택홀(CT10)은 데이터 연결 전극(DCE4)과 제2 연결 전극(CE2) 사이를 연결시키기 위한 것이다.

제10 콘택홀(CT10)은 제2 연결 전극(CE2)의 일부에 대응하고, 제1 평탄화층(125)을 관통할 수 있다. 이로써, 제4 도전층(CDL4)으로 이루어진 데이터 연결 전극(DCE4)은 제10 콘택홀(CT10)을 통해 제3 도전층(CDL3)으로 이루어진 제2 연결 전극(CE2)에 전기적으로 연결될 수 있다.

제11 콘택홀(CT11)은 데이터 연결 전극(DCE4)과 데이터 배선(DL) 사이를 연결시키기 위한 것이다.

데이터 연결홀(DTCH)은 데이터 연결 전극(DCE4)의 다른 일부에 대응하고, 제2 평탄화층(126)을 관통할 수 있다. 이로써, 데이터 배선(DL)은 데이터 연결홀(DTCH)을 통해, 데이터 연결 전극(DCE4)과 전기적으로 연결될 수 있다.

도 15의 도시와 같이, 발광 소자층(130)은 회로층(120)의 제3 평탄화층(127) 상에 배치될 수 있다.

일 예로, 발광 소자층(130)은 제3 평탄화층(127) 상에 배치되며 발광 영역들(EA)에 각각 대응하고 화소 구동부(PXD)들과 각각 전기적으로 연결되는 애노드 전극(AND)들, 제3 평탄화층(127) 상에 배치되며 발광 영역들(EA) 사이의 이격 영역인 비발광 영역(NEA)에 대응하고 애노드 전극(AND)들 각각의 가장자리를 덮는 화소정의층(PDL), 발광 영역들(EA)에 각각 대응하고 애노드 전극(AND)들 상에 각각 배치되는 발광층(EML)들, 및 발광 영역들(EA)에 대응하고 화소정의층(PDL)과 발광층(EML)들 상에 배치되며 제2 전원 공급 배선(VSSPL)과 전기적으로 연결되는 캐소드 전극(CTD)을 포함할 수 있다.

애노드 전극(AND)은 제3 평탄화층(127)을 관통하는 애노트 콘택홀(ANCT)을 통해 제5 연결 전극(CE5)에 연결될 수 있다.

이로써, 애노드 전극(AND)은 제7 콘택홀(CT7), 제3 연결 전극(CE3), 제8 콘택홀(CT8), 제4 연결 전극(CE4), 제9 콘택홀(CT9), 제5 연결 전극(CE5) 및 애노드 콘택홀(ANCT)을 통해 제4 트랜지스터(ST) 및 제6 트랜지스터(ST6)과 전기적으로 연결될 수 있다.

화소정의층(PDL)은 유기막으로 이루어질 수 있다.

발광층(EML)은 유기발광재료를 포함할 수 있다.

별도로 도시되지 않았으나, 애노드 전극(AND)과 발광층(EML) 사이에는 적어도 정공 수송 재료를 포함한 제1 공통층(미도시)이 배치될 수 있다.

그리고, 발광층(EML)과 캐소드 전극(CTD) 사이에는 적어도 전자 수송 재료를 포함한 제2 공통층(미도시)이 배치될 수 있다.

캐소드 전극(CTD)은 표시 영역(DA)에 대응될 수 있다.

별도로 도시되지 않았으나, 캐소드 전극(CTD)은 비표시 영역(NDA)에서 제2 전원 공급 배선(VSSPL)과 전기적으로 연결될 수 있다.

이로써, 발광 소자층(130)은 발광 영역들(EA)에 각각 대응하고, 상호 대향하는 애노드 전극(AND)과 캐소드 전극(CTD) 및 이들 사이에 개재된 발광층(EML)을 포함한 구조로 각각 이루어진 발광 소자(LEL)들을 포함할 수 있다.

발광 소자층(130)은 산소 또는 수분의 침투를 차단하기 위한 밀봉층(140)으로 덮일 수 있다.

밀봉층(140)은 발광 소자층(130)을 덮고 적어도 하나의 무기막과 적어도 하나의 유기막이 교차 적층된 구조로 이루어질 수 있다.

일 예로, 밀봉층(140)은 캐소드 전극(CTD)을 덮고 비표시 영역(NDA)에서 층간 절연층(124)과 접하며 무기 절연 재료로 이루어지는 제1 무기층(141), 제1 무기층(141) 상에 배치되고 표시 영역(DA)에 대응하며 유기 절연 재료로 이루어지는 유기층(142), 및 유기층(142)을 덮고 비표시 영역(NDA)에서 제1 무기층(141)과 접하며 무기 절연 재료로 이루어지는 제2 무기층(143)을 포함할 수 있다.

도 16은 제1 실시예에 따른 도 5의 H 부분 중 제4 도전층과 제5 도전층을 보여주는 평면도이다.

도 16은 제2 우회 사이드 영역(SDA2)에 배치되고 제1 방향(DR1)으로 이웃한 두 개의 화소 구동부(PXD)들에 대한 평면도를 도시한다.

도 16을 참조하면, 제2 데이터 배선(DL2)은 제2 방향(DR2)으로 연장되는 제2 메인 연장부(MEX2), 및 제2 메인 연장부(MEX2)로부터 돌출되는 제5 서브 돌출부(SPR5)와 제6 서브 돌출부(SPR6)를 포함할 수 있다.

제5 서브 돌출부(SPR5)는 전기적 연결과 무관한 제2 더미홀(DMH2) 및 더미 전극(DME)과 중첩될 수 있다.

제6 서브 돌출부(SPR6)는 화소 구동부(PXD)들의 데이터 연결 전극(DCE) 및 데이터 연결홀(DTCH)과 중첩될 수 있다.

제2 데이터 배선(DL2)과 인접한 제2 전달 우회 배선(TDEL2)은 제3 메인 연장부(MEX3)와, 제3 메인 연장부(MEX3)로부터 돌출되고 제2 데이터 배선(DL2)의 제5 서브 돌출부(SPR5) 및 제6 서브 돌출부(SPR6)과 각각 마주하는 제7 서브 돌출부(SPR7) 및 제8 서브 돌출부(SPR8)를 포함할 수 있다.

제7 서브 돌출부(SPR7)는 제1 전달 우회 배선(TDEL1)의 제2 서브 브랜치(SBR2)와 중첩될 수 있다.

제1 전달 우회 배선(TDEL1)과 제2 전달 우회 배선(TDEL2) 간의 전기적 연결을 위한 제2 우회 연결홀(DECH2)은 제2 서브 브랜치(SBR2) 및 제7 서브 돌출부(SPR7)과 중첩될 수 있다.

제8 서브 돌출부(SPR8)는 전기적 연결과 무관한 제3 더미홀(DMH3) 및 더미 전극(DME)과 중첩될 수 있다.

도 16에 도시된 바와 같이, 제2 우회 사이드 영역(SDA2)의 화소 구동부(PXD)들 중 제5 도전층(CDL5)으로 마련되는 구성요소들은 제1 데이터 배선(DL1)과 제2 보조 배선(ASL2)이 아니라, 제2 데이터 배선(DL2)과 제2 전달 보조 배선(TDEL2)과 제2 보조 배선(ASL2)인 점을 제외하면, 도 14에 도시된 제1 우회 사이드 영역(SDA1)의 화소 구동부들과 사실상 동일하므로, 중복되는 설명을 생략한다.

도 17은 제2 실시예에 따른 도 5의 G 부분 중 제4 도전층과 제5 도전층을 보여주는 평면도이다.

도 17을 참조하면, 제2 실시예에 따른 표시 장치(10)는 회로층(120)의 제1 데이터 배선(DL1)이 제1 메인 연장부(MEX1)와 제2 서브 돌출부(SPR2) 사이를 연결하고 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 소정의 대각선 방향으로 연장되는 사선부(OBL)를 포함하는 점을 제외하면, 도 14의 제1 실시예와 사실상 동일하므로, 이하에서 중복되는 설명을 생략한다.

사선부(OBL)들은 제2 서브 돌출부(SPR2)의 제2 방향(DR2)의 양측과 제1 메인 연장부(MEX1) 사이를 연결할 수 있다.

이와 같이, 제2 실시예에 따르면, 제1 데이터 배선(DL1)이 사선부(OBL)를 포함함으로써, 제2 연결 전극(CE2) 및 데이터 연결 전극(DCE) 각각과 제1 데이터 배선(DL1) 사이의 중첩 영역의 너비가 감소될 수 있다. 그러므로, 불필요한 기생 커패시터 용량이 방지될 수 있으며, 화소 구동부(PXD)의 오동작이 방지될 수 있다.

제2 실시예에 따른 제2 데이터 배선(DL2) 및 제3 데이터 배선(DL3)은 도 17의 제1 데이터 배선(DL1)과 사실상 동일하므로, 이하에서 중복되는 설명을 생략한다.

도 18은 제3 실시예에 따른 도 5의 G 부분 중 제4 도전층과 제5 도전층을 보여주는 평면도이다.

도 18을 참조하면, 제3 실시예에 따른 표시 장치(10)는 회로층(120)의 제1 전달 우회 배선(TDEL1)의 제1 메인 스트림(MST1)이 제1 데이터 라인(DL1)의 제1 서브 돌출부(SPR1)와 제2 서브 돌출부(SPR2) 각각으로부터 이격되고 제2 방향(DR2)에서 제1 데이터 라인(DL1)의 제1 서브 돌출부(SPR1)와 제2 서브 돌출부(SPR2) 사이에 배치되는 점을 제외하면, 도 17의 제2 실시예와 사실상 동일하므로, 이하에서 중복되는 설명을 생략한다.

도 19는 제4 실시예에 따른 도 4의 F 부분을 보여주는 레이아웃도이다. 도 20은 도 19의 제1 홀 주변 사이드 영역과 제2 홀 주변 사이드 영역 각각의 일부 중 데이터 배선들과 제1 더미 배선들과 제2 더미 배선들을 보여주는 레이아웃도이다. 도 21은 도 20의 L-L'를 따라 자른 면을 보여주는 단면도이다.

제4 실시예에 따른 표시 장치(10)의 메인 영역(MA)은 표시 영역(DA)으로 둘러싸인 홀 영역(HLA)을 포함할 수 있다.

도 19를 참조하면, 제4 실시예에 따른 표시 장치(10)의 표시 패널(100)의 기판(110)은 홀 영역(HLA)에 배치되고 표시 패널(100)을 관통하는 관통부(THM)를 더 포함할 수 있다.

표시 장치(10)의 표시 패널(100)은 홀 영역(HLA) 중 관통부(THM)와 표시 영역(DA) 사이에 배치되는 관통부 주변 밀봉부(미도시)를 더 포함할 수 있다.

관통부(THM)는 표시 패널(100) 외부에 배치된 기능성 모듈(미도시)의 적어도 일부에 중첩하고, 기능성 모듈의 센싱 정보 입력을 위한 경로, 또는 기능성 모듈의 사운드 출력을 위한 경로 등으로 마련될 수 있다.

일 예로, 기능성 모듈은 표시 패널(100)의 배면 중 관통부(THM) 및 그 주변에 중첩하도록 배치될 수 있고, 또는 관통부(THM) 내에 배치될 수도 있다.

일 예로, 기능성 모듈은 표시 장치(10)의 전면에 대응하는 이미지를 촬영 또는 인식하기 위한 카메라 모듈, 사용자의 얼굴을 감지하기 위한 얼굴 인식 센서 모듈, 사용자의 눈동자를 감지하기 위한 동공 인식 센서 모듈, 표시 장치의 움직임을 판단하기 위한 가속도 센서 모듈, 및 지자기 센서 모듈, 표시 장치(10)의 전면에 대한 근접 여부를 감지하기 위한 근접 센서 모듈 및 적외선 센서 모듈, 및 외부의 밝기 정도를 측정하기 위한 조도 센서 모듈 등을 포함할 수 있다.

표시 장치(10)가 홀 영역(HLA)을 포함함에 따라, 표시 영역(DA)은 홀 영역(HLA)에 의해 분리된 배선들의 전기적 연결을 위한 우회 배선들이 배치되는 홀 주변 영역(NHA)을 포함할 수 있다.

회로층(120)의 데이터 배선(DL)들은 홀 영역(HLA)과 교차되는 홀 교차 데이터 배선(HINDL)과, 홀 주변 영역(NHA)에 배치되는 인접 데이터 배선(ADDL)과, 기타 데이터 배선(DL')들을 포함할 수 있다.

기타 데이터 배선(DL')들은 도 6에 도시된 제1 데이터 배선(DL1), 제2 데이터 배선(DL2) 및 제3 데이터 배선(DL3)을 포함할 수 있다.

홀 교차 데이터 배선(HINDL)은 홀 영역(HLA)에 의해 분리됨에 따라, 제2 방향(DR2)으로 이격되는 제1 홀 인접부(ADHP1)와 제2 홀 인접부(ADHP2)를 포함할 수 있다.

제1 홀 인접부(ADHP1)는 홀 영역(HLA)의 제2 방향(DR2)의 일측(도 20의 하측)에 인접하게 배치될 수 있다.

제2 홀 인접부(ADHP2)는 홀 영역(HLA)의 제2 방향(DR2)의 다른 일측(도 20의 상측)에 인접하게 배치될 수 있다.

제1 홀 인접부(ADHP1)와 제2 홀 인접부(ADHP2)는 이격되어 있으므로, 제4 실시예에 따른 표시 장치(10)의 회로층(120)은 제1 홀 인접부(ADHP1)와 제2 홀 인접부(ADHP2) 간의 전기적 연결을 위한 제1 홀 우회 배선(HDEL1), 제2 홀 우회 배선(HDEL2) 및 제3 홀 우회 배선(HDEL3)을 더 포함할 수 있다.

제1 홀 우회 배선(HDEL1), 제2 홀 우회 배선(HDEL2) 및 제3 홀 우회 배선(HDEL3)은 표시 영역(DA) 중 홀 영역(HLA) 주변에 배치되는 홀 주변 영역(NHA)에 배치될 수 있다.

제4 실시예에 따르면, 회로층(120)의 제1 더미 배선(DML1)들은 홀 교차 데이터 배선(HINDL)의 제1 홀 인접부(ADHP1)와 전기적으로 연결되는 제1 홀 우회 배선(HDEL1), 및 홀 교차 데이터 배선(HINDL)의 제2 홀 인접부(ADHP2)와 전기적으로 연결되는 제2 홀 우회 배선(HDEL2)을 더 포함할 수 있다.

그리고, 회로층(120)의 제2 더미 배선(DML2)들은 제1 홀 우회 배선(HDEL1)과 제2 홀 우회 배선(HDEL2) 사이를 전기적으로 연결하는 제3 홀 우회 배선(HDEL3)을 더 포함할 수 있다.

홀 주변 영역(NHA)은 홀 영역(HLA)의 중점(THC)을 기준으로 제1 방향(DR1)의 가상선과 제2 방향(DR2)의 가상선에 의해 분리될 수 있다. 이에 따라, 홀 주변 영역(NHA)은 홀 영역(HLA)의 제1 방향(DR1)의 일측(도 19의 좌측)에 접하고 제2 방향(DR2)에서 상호 이웃한 제1 홀 인접 영역(HADA11)과 제2 홀 인접 영역(HADA12), 및 홀 영역(HLA)의 제1 방향(DR1)의 다른 일측(도 19의 우측)에 접하고 제1 방향(DR1)에서 제1 홀 인접 영역(HADA11)과 제2 홀 인접 영역(HADA12)에 인접한 제3 홀 인접 영역(HADA21)과 제4 홀 인접 영역(HADA22)으로 분리될 수 있다.

제1 홀 인접 영역(HADA11)과 제2 홀 인접 영역(HADA12)에 각각 배치되는 제1 홀 인접부(ADHP1)와 제2 홀 인접부(ADHP2)는 제1 홀 인접 영역(HADA11)과 제2 홀 인접 영역(HADA12)에 배치되는 제1 홀 우회 배선(HDEL1), 제2 홀 우회 배선(HDEL2) 및 제3 홀 우회 배선(HDEL3)에 의해 상호 전기적으로 연결될 수 있다.

마찬가지로, 제3 홀 인접 영역(HADA21)과 제4 홀 인접 영역(HADA22)에 각각 배치되는 제1 홀 인접부(ADHP1)와 제2 홀 인접부(ADHP2)는 제3 홀 인접 영역(HADA21)과 제4 홀 인접 영역(HADA22)에 배치되는 제1 홀 우회 배선(HDEL1), 제2 홀 우회 배선(HDEL2) 및 제3 홀 우회 배선(HDEL3)에 의해 상호 전기적으로 연결될 수 있다.

홀 주변 영역(NHA) 중 일부는 표시 영역(DA)에 포함되고, 다른 나머지 일부는 비표시 영역(NDA)에 포함될 수도 있다.

홀 교차 데이터 배선(HINDL)은 제2 보조 배선(ASL2)과 이웃할 수 있다.

제1 홀 우회 배선(HDEL1)은 제1 홀 인접부(ADHP1)와 제3 홀 우회 배선(HDEL3) 사이에서 제1 방향(DR1)으로 연장될 수 있다.

제2 홀 우회 배선(HDEL2)은 제2 홀 인접부(ADHP2)와 제3 홀 우회 배선(HDEL3) 사이에서 제1 방향(DR1)으로 연장될 수 있다.

제3 홀 우회 배선(HDEL3)은 인접 데이터 배선(ADDL)과 이웃하고, 제1 홀 우회 배선(HDEL1)과 제2 홀 우회 배선(HDEL2) 사이에서 제2 방향(DR2)으로 연장될 수 있다.

도 20을 참조하면, 제1 홀 우회 배선(HDEL1)은 제1 홀 인접부(ADHP1)와 제3 홀 우회 배선(HDEL3) 사이에서 제1 방향(DR1)으로 연장되는 제3 메인 스트림(MST3), 제3 메인 스트림(MST3)으로부터 제2 방향(DR2)으로 연장되고 제1 홀 인접부(ADHP1)의 일부와 중첩되는 제4 서브 브랜치(SBR4), 및 제3 메인 스트림(MST3)으로부터 제2 방향(DR2)으로 연장되고 제3 홀 우회 배선(HDEL3)의 일부와 중첩되는 제5 서브 브랜치(SBR5)를 포함할 수 있다.

제2 홀 우회 배선(HDEL2)은 제2 홀 인접부(ADHP2)와 제3 홀 우회 배선(HDEL3) 사이에서 제1 방향(DR1)으로 연장되는 제4 메인 스트림(MST4), 제4 메인 스트림(MST4)으로부터 제2 방향(DR2)으로 연장되고 제3 홀 우회 배선(HDEL3)의 일부와 중첩되는 제6 서브 브랜치(SBR6), 및 제3 메인 스트림(MST3)으로부터 제2 방향(DR2)으로 연장되고 제2 홀 인접부(ADHP2)의 일부와 중첩되는 제7 서브 브랜치(SBR7)를 포함할 수 있다.

제1 홀 우회 배선(HDEL1)은 제4 서브 브랜치(SBR4)와 제1 홀 인접부(ADHP1)의 하나의 서브 돌출부 간의 중첩 영역에 배치된 제1 홀 우회 연결홀(HDCH1)을 통해 제1 홀 인접부(ADHP1)와 전기적으로 연결될 수 있다.

제1 홀 우회 배선(HDEL1)은 제5 서브 브랜치(SBR5)와 제3 홀 우회 배선(HDEL3)의 하나의 서브 돌출부 간의 중첩 영역에 배치된 제2 홀 우회 연결홀(HDCH2)을 통해 제3 홀 우회 배선(HDEL3)과 전기적으로 연결될 수 있다.

이로써, 제1 홀 인접부(ADHP1)은 제1 홀 우회 배선(HDEL1)을 통해 제3 홀 우회 배선(HDEL3)과 전기적으로 연결될 수 있다.

제2 홀 우회 배선(HDEL2)은 제6 서브 브랜치(SBR6)와 제3 홀 우회 배선(HDEL3)의 다른 하나의 서브 돌출부 간의 중첩 영역에 배치된 제3 홀 우회 연결홀(HDCH3)을 통해 제3 홀 우회 배선(HDEL3)과 전기적으로 연결될 수 있다.

제2 홀 우회 배선(HDEL2)은 제7 서브 브랜치(SBR7)와 제2 홀 인접부(ADHP2)의 하나의 서브 돌출부 간의 중첩 영역에 배치된 제4 홀 우회 연결홀(HDCH4)을 통해 제2 홀 인접부(ADHP2)와 전기적으로 연결될 수 있다.

이로써, 제2 홀 인접부(ADHP2)은 제2 홀 우회 배선(HDEL2)을 통해 제3 홀 우회 배선(HDEL3)과 전기적으로 연결될 수 있다.

그러므로, 홀 교차 데이터 배선(HINDL)의 제1 홀 인접부(ADHP1)와 제2 홀 인접부(ADHP2)는 제1 홀 우회 배선(HDEL1), 제2 홀 우회 배선(HDEL2) 및 제3 홀 우회 배선(HDEL3)을 통해 상호 전기적으로 연결될 수 있다.

도 21을 참조하면, 제1 홀 우회 연결홀(HDCH1), 제2 홀 우회 연결홀(HDCH2), 제3 홀 우회 연결홀(HDCH3) 및 제4 홀 우회 연결홀(HDCH4) 각각은 비아층(VIA1)을 관통할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: 표시 장치 100: 표시 패널
MA: 메인영역 SBA: 서브영역
DA: 표시영역 NDA: 비표시영역
200: 표시 구동 회로 300: 회로 보드
HLA: 홀 영역 PX: 화소
EA: 발광 영역 110: 기판
120: 회로층 130: 발광 소자층
140: 밀봉층 150: 센서 전극층
SB1, SB2: 제1, 제2 서브 영역 BA: 벤딩 영역
DEA: 우회 영역 MDDA: 우회 미들 영역
SDA1, SDA2: 제1, 제2 우회 사이드 영역
GA: 일반 영역 GMA: 일반 미들 영역
GSA1, GSA2: 제1, 제2 일반 사이드 영역
SPD: 신호 패드 DL: 데이터 배선
DL1, DL2, DL3: 제1, 제2, 제3 데이터 배선
DSPL1, DSPL2, DSPL3: 제1, 제2, 제3 데이터 공급 배선
TDEL1, TDEL2: 제1, 제2 전달 우회 배선
DML1, DML2: 제1, 제2 더미 배선
ASL1, ASL2: 제1, 제2 보조 배선
VDSPL, VSSPL: 제1, 제2 전원 공급 배선
PXD1, PXD2, PXD3: 제1, 제2, 제3 화소 구동부
MST1, MST2: 제1, 제2 메인 스트림
SBR1, SBR2, SBR3: 제1, 제2, 제3 서브 브랜치
MEX1-4: 제1-4 메인 연장부
SPR1-10: 제1-10 서브 돌출부
VIAH: 비아홀 DME: 더미 전극
DMH1-4: 제1-4 더미홀
DECH1, DECH2: 제1, 제2 우회 연결홀
DTCH: 데이터 연결홀 ASCH: 보조 연결홀
DCE: 데이터 연결 전극
VDAL: 제1 전원 보조 배선
ELVDD, ELVSS: 제1, 제2 전원
VDL, VSL: 제1, 제2 전원 배선
GWL: 스캔 기입 배선 GCL: 게이트 제어 배선
GIL: 스캔 초기화 배선 ECL: 발광 제어 배선
VGIL: 게이트 초기화 전압 배선
VAIL: 애노드 초기화 전압 배선
DT: 구동 트랜지스터 ST1-6: 제1-6 트랜지스터
SEL: 반도체층 CDL1: 제1 도전층
CDL2: 제2 도전층 CDL3: 제3 도전층
CDL4: 제4 도전층 CDL5: 제5 도전층
OBL: 사선부
HINDL: 홀 교차 데이터 배선
ADHP1, ADHP2: 제1, 제2 홀 인접부
HDEL1, HDEL2, HDEL3: 제1, 제2, 제3 홀 우회 배선
MST3, MST4: 제3, 제4 메인 스트림
SBR4-7: 제4-7 서브 브랜치

Claims

발광 영역들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함한 메인 영역을 포함하는 기판;
상기 기판 상에 배치되는 회로층; 및
상기 회로층 상에 배치되고 상기 발광 영역들에 각각 대응하는 발광 소자들을 포함하는 발광 소자층을 포함하며,
상기 표시 영역 중 일측의 우회 영역은, 중앙의 우회 미들 영역, 제1 방향에서 상기 우회 미들 영역과 나란하고 상기 비표시 영역과 접하는 제1 우회 사이드 영역, 및 상기 우회 미들 영역과 상기 제1 우회 사이드 영역 사이에 배치되는 제2 우회 사이드 영역을 포함하고,
상기 회로층은
상기 발광 영역들에 각각 대응하고 상기 발광 소자층의 상기 발광 소자들과 각각 전기적으로 연결되는 화소 구동부들;
상기 제1 방향에 교차하는 제2 방향으로 연장되고 상기 화소 구동부들에 데이터 신호를 전달하는 데이터 배선들;
상기 데이터 배선들 중 상기 제1 우회 사이드 영역에 배치된 제1 데이터 배선과 전기적으로 연결되고 상기 제1 방향으로 연장되는 제1 전달 우회 배선; 및
상기 데이터 배선들 중 상기 제2 우회 사이드 영역에 배치된 제2 데이터 배선과 이웃하고 상기 제2 방향으로 연장되며 상기 제1 전달 우회 배선과 전기적으로 연결되는 제2 전달 우회 배선을 포함하며,
상기 제1 전달 우회 배선은
상기 제1 데이터 배선과 상기 제2 전달 우회 배선 사이에서 상기 제1 방향으로 연장되는 제1 메인 스트림;
상기 제1 우회 사이드 영역에 배치되고 상기 제1 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제1 데이터 배선의 일부와 중첩되는 제1 서브 브랜치; 및
상기 제2 우회 사이드 영역에 배치되고 상기 제1 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제2 전달 우회 배선의 일부와 중첩되는 제2 서브 브랜치를 포함하는 표시 장치.
제1 항에 있어서,
상기 화소 구동부들 각각은 데이터 연결홀을 통해 상기 데이터 배선들 중 하나의 데이터 배선과 전기적으로 연결되는 데이터 연결 전극을 포함하고,
상기 화소 구동부들은 상기 제1 전달 우회 배선의 상기 제1 서브 브랜치와 인접한 제1 화소 구동부를 포함하고,
상기 제1 데이터 배선은
상기 제2 방향으로 연장되는 제1 메인 연장부;
상기 제1 화소 구동부와 인접하며 상기 제1 메인 연장부로부터 돌출되고 상기 제1 서브 브랜치와 중첩되는 제1 서브 돌출부; 및
상기 제1 화소 구동부와 인접하며 상기 제1 메인 연장부로부터 돌출되고 상기 제1 화소 구동부의 데이터 연결 전극과 중첩되는 제2 서브 돌출부를 포함하며,
상기 제1 전달 우회 배선은 상기 제1 서브 브랜치 및 상기 제1 서브 돌출부와 중첩되는 제1 우회 연결홀을 통해 상기 제1 데이터 배선과 전기적으로 연결되며,
상기 제1 우회 연결홀은 상기 제1 전달 우회 배선의 상기 제1 메인 스트림과 상기 제1 데이터 배선의 상기 제1 메인 연장부 간의 교차점으로부터 이격되는 표시 장치.
제2 항에 있어서,
상기 화소 구동부들은, 상기 제1 우회 사이드 영역에 배치되며 상기 제1 데이터 배선과 전기적으로 연결되고 상기 제1 화소 구동부로부터 이격되는 제2 화소 구동부를 더 포함하고,
상기 제1 데이터 배선은, 상기 제2 화소 구동부와 인접하며 상기 제1 메인 연장부로부터 돌출되는 제3 서브 돌출부와 제4 서브 돌출부를 더 포함하며,
상기 제3 서브 돌출부는 제1 더미홀과 중첩되고,
상기 제4 서브 돌출부는 상기 제2 화소 구동부의 데이터 연결 전극과 중첩되는 표시 장치.
제3 항에 있어서,
상기 데이터 배선들과 상기 제2 전달 우회 배선은 상기 제1 전달 우회 배선, 상기 데이터 연결 전극 및 상기 더미 전극을 덮는 비아층 상에 배치되고,
상기 제1 우회 연결홀, 상기 제2 우회 연결홀 및 상기 제1 더미홀은 상기 비아층을 관통하는 표시 장치.
제4 항에 있어서,
상기 제1 더미홀은 상기 비아층으로 덮인 더미 전극과 중첩되는 표시 장치.
제4 항에 있어서,
상기 화소 구동부들은, 상기 제2 우회 사이드 영역에 배치되며 상기 제1 전달 우회 배선의 상기 제2 서브 브랜치와 인접하고 상기 제2 데이터 배선과 전기적으로 연결되며 상기 제1 방향에서 상기 제1 화소 구동부와 나란하게 배치되는 제3 화소 구동부를 더 포함하고,
상기 제2 데이터 배선은
상기 제2 방향으로 연장되는 제2 메인 연장부;
상기 제3 화소 구동부와 인접하며 상기 제2 메인 연장부로부터 돌출되고 상기 제1 방향에서 상기 제1 데이터 배선의 상기 제1 서브 돌출부와 나란하게 배치되는 제5 서브 돌출부; 및
상기 제3 화소 구동부와 인접하며 상기 제2 메인 연장부로부터 돌출되고 상기 제1 방향에서 상기 제1 데이터 배선의 상기 제2 서브 돌출부와 나란하게 배치되며 상기 제3 화소 구동부의 데이터 연결 전극과 중첩되는 제6 서브 돌출부를 포함하며,
상기 제5 서브 돌출부는 상기 비아층을 관통하는 제2 더미홀과 중첩되는 표시 장치.
제6 항에 있어서,
상기 제2 전달 우회 배선은
상기 제2 방향으로 연장되는 제3 메인 연장부;
상기 제3 화소 구동부와 인접하며 상기 제3 메인 연장부로부터 돌출되고 상기 제2 데이터 배선의 상기 제5 서브 돌출부와 마주하며 상기 제2 서브 브랜치와 중첩되는 제7 서브 돌출부; 및
상기 제3 화소 구동부와 인접하며 상기 제3 메인 연장부로부터 돌출되고 상기 제2 데이터 배선의 상기 제6 서브 돌출부와 마주하는 제8 서브 돌출부를 포함하며,
상기 제1 전달 우회 배선은 상기 제2 서브 브랜치 및 상기 제7 서브 돌출부와 중첩되는 제2 우회 연결홀을 통해 상기 제2 전달 우회 배선과 전기적으로 연결되며,
상기 제8 서브 돌출부는 상기 비아층을 관통하는 제3 더미홀과 중첩되는 표시 장치.
제7 항에 있어서,
상기 회로층은
상기 비표시 영역에 배치되며 상기 발광 소자들의 구동을 위한 제1 전원과 제2 전원을 각각 전달하는 제1 전원 공급 배선과 제2 전원 공급 배선;
상기 표시 영역에 배치되며 상기 제1 방향으로 연장되고 상기 제1 전원 공급 배선과 전기적으로 연결되는 제1 전원 보조 배선들;
상기 제1 전원 보조 배선들과 각각 이웃하고 상기 제1 방향으로 연장되는 제1 더미 배선들; 및
상기 데이터 배선들과 각각 이웃하고 상기 제2 방향으로 연장되는 제2 더미 배선들을 더 포함하고,
상기 제1 더미 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결되는 제1 보조 배선들과, 상기 제1 전달 우회 배선을 포함하며,
상기 제2 더미 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결되는 제2 보조 배선들과, 상기 제2 전달 우회 배선을 포함하고,
상기 제1 보조 배선들 중 하나의 제1 보조 배선은
상기 제1 방향으로 연장되는 제2 메인 스트림; 및
상기 제2 메인 스트림으로부터 상기 제2 방향으로 연장되는 제3 서브 브랜치를 포함하며,
상기 제2 보조 배선들 각각은
상기 제2 방향으로 연장되는 제4 메인 연장부; 및
상기 제4 메인 연장부로부터 상기 화소 구동부들 각각으로 돌출되는 제9 서브 돌출부와 제10 서브 돌출부를 포함하며,
상기 제2 보조 배선들의 상기 제9 서브 돌출부들 중 일부는 상기 제3 서브 브랜치와 중첩되고,
상기 제2 보조 배선들의 상기 제9 서브 돌출부들 중 다른 나머지 일부, 및 상기 제2 보조 배선들의 상기 제10 서브 돌출부들은 상기 비아층을 관통하는 제4 더미홀과 중첩되며,
상기 제1 보조 배선들은 상기 제3 서브 브랜치 및 상기 제9 서브 돌출부와 중첩되는 보조 연결홀을 통해 상기 제2 보조 배선들과 전기적으로 연결되는 표시 장치.
제8 항에 있어서,
상기 제1 더미홀, 상기 제2 더미홀, 상기 제3 더미홀 및 상기 제4 더미홀은 상기 비아층으로 덮인 더미 전극들과 각각 중첩되는 표시 장치.
제9 항에 있어서,
상기 회로층은
상기 기판 상의 반도체층;
상기 반도체층을 덮는 제1 게이트 절연층 상의 제1 도전층;
상기 제1 도전층을 덮는 제2 게이트 절연층 상의 제2 도전층;
상기 제2 도전층을 덮는 층간 절연층 상의 제3 도전층;
상기 제3 도전층을 덮는 제1 평탄화층 상의 제4 도전층;
상기 제4 도전층을 덮는 제2 평탄화층 상의 제5 도전층; 및
상기 제5 도전층을 덮는 제3 평탄화층을 포함하는 구조로 마련되고,
상기 제4 도전층은 상기 제1 전원 보조 배선들과 상기 제1 더미 배선들과 상기 더미 전극들을 포함하며,
상기 제5 도전층은 상기 데이터 배선들과 상기 제2 더미 배선들을 포함하고,
상기 비아층은 상기 제2 평탄화층을 포함하는 표시 장치.
제8 항에 있어서,
상기 기판은 상기 표시 영역으로 둘러싸인 홀 영역을 더 포함하고,
상기 데이터 배선들은 상기 홀 영역과 교차하는 홀 교차 데이터 배선을 더 포함하며,
상기 홀 교차 데이터 배선은 상기 홀 영역의 상기 제2 방향의 일측에 인접하게 배치되는 제1 홀 인접부, 및 상기 홀 영역의 상기 제2 방향의 다른 일측에 인접하게 배치되는 제2 홀 인접부를 포함하고,
상기 제1 더미 배선들은
상기 홀 교차 데이터 배선의 상기 제1 홀 인접부와 전기적으로 연결되는 제1 홀 우회 배선; 및
상기 홀 교차 데이터 배선의 상기 제2 홀 인접부와 전기적으로 연결되는 제2 홀 우회 배선을 더 포함하며,
상기 제2 더미 배선들은 상기 제1 홀 우회 배선과 상기 제2 전달 우회 배선 사이를 전기적으로 연결하는 제3 홀 우회 배선을 더 포함하고,
상기 제1 홀 우회 배선은
상기 제1 홀 인접부와 상기 제3 홀 우회 배선 사이에서 상기 제1 방향으로 연장되는 제3 메인 스트림;
상기 제3 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제1 홀 인접부의 일부와 중첩되는 제4 서브 브랜치; 및
상기 제3 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제3 홀 우회 배선의 일부와 중첩되는 제5 서브 브랜치를 포함하는 표시 장치.
제11 항에 있어서,
상기 제2 홀 우회 배선은
상기 제2 홀 인접부와 상기 제3 홀 우회 배선 사이에서 상기 제1 방향으로 연장되는 제4 메인 스트림;
상기 제4 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제3 홀 우회 배선의 일부와 중첩되는 제6 서브 브랜치; 및
상기 제4 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제2 홀 인접부의 일부와 중첩되는 제7 서브 브랜치를 포함하는 표시 장치.
제4 항에 있어서,
상기 기판 중 상기 메인 영역의 일측에서 상기 제2 방향으로 돌출되는 서브 영역에 배치되고 상기 데이터 배선들 각각의 데이터 신호를 출력하는 표시 구동 회로를 더 포함하고,
상기 회로층은 상기 비표시 영역과 상기 서브 영역에 배치되며 상기 표시 구동 회로의 출력단들과 각각 전기적으로 연결되고 상기 데이터 배선들 각각의 데이터 신호를 상기 표시 영역으로 전달하는 데이터 공급 배선들을 더 포함하며,
상기 데이터 공급 배선들 중 상기 제1 데이터 배선의 데이터 신호를 전달하는 제1 데이터 공급 배선은 상기 제2 전달 우회 배선과 연결되고,
상기 데이터 공급 배선들 중 상기 제2 데이터 배선의 데이터 신호를 전달하는 제2 데이터 공급 배선은 상기 제2 데이터 배선과 연결되는 표시 장치.
제4 항에 있어서,
상기 제1 전달 우회 배선의 상기 제1 메인 스트림은 상기 제2 방향에서 상기 제1 데이터 라인의 상기 제1 서브 돌출부 및 상기 제2 서브 돌출부 중 상기 제1 서브 돌출부와 더 인접하게 배치되는 표시 장치.
제4 항에 있어서,
상기 제1 전달 우회 배선의 상기 제1 메인 스트림은 상기 제2 방향에서 상기 제1 데이터 라인의 상기 제1 서브 돌출부 및 상기 제2 서브 돌출부 사이에 배치되는 표시 장치.
발광 영역들이 배열되는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함한 메인 영역, 및 상기 메인 영역의 일측에서 돌출되는 서브 영역을 포함하는 기판;
상기 기판 상에 배치되고 상기 발광 영역들에 각각 대응하는 화소 구동부들을 포함하는 회로층; 및
상기 회로층 상에 배치되고 상기 발광 영역들에 각각 대응하는 발광 소자들을 포함하는 발광 소자층을 포함하고,
상기 회로층은
상기 발광 영역들에 각각 대응하고 상기 발광 소자층의 상기 발광 소자들과 각각 전기적으로 연결되는 화소 구동부들;
상기 화소 구동부들에 데이터 신호를 전달하는 데이터 배선들;
상기 데이터 배선들에 교차하는 제1 방향으로 연장되는 제1 더미 배선들; 및
상기 데이터 배선들과 나란한 제2 방향으로 연장되고 상기 데이터 배선들과 각각 이웃하는 제2 더미 배선들을 포함하며,
상기 데이터 배선들과 상기 제2 더미 배선들은 상기 제1 더미 배선들을 덮는 비아층 상에 배치되고,
상기 화소 구동부들 중 하나의 화소 구동부는 상기 데이터 배선들 중 하나의 데이터 배선 및 상기 제2 더미 배선들 중 하나의 제2 더미 배선과 인접하며,
상기 하나의 데이터 배선과 상기 하나의 제2 더미 배선 각각은
상기 제2 방향으로 연장되는 메인 연장부; 및
상기 메인 연장부로부터 돌출되고 상기 하나의 화소 구동부와 인접하며 상기 비아층을 관통하는 비아홀들과 각각 중첩되는 한 쌍의 서브 돌출부를 포함하는 표시 장치.
제16 항에 있어서,
상기 표시 영역 중 상기 서브 영역과 인접한 우회 영역은 상기 제1 방향의 중앙에 배치되는 우회 미들 영역, 상기 제1 방향에서 상기 우회 미들 영역과 나란하고 상기 비표시 영역과 접하는 제1 우회 사이드 영역, 및 상기 우회 미들 영역과 상기 제1 우회 사이드 영역 사이에 배치되는 제2 우회 사이드 영역을 포함하고,
상기 데이터 배선들은 상기 제1 우회 사이드 영역에 배치된 제1 데이터 배선과, 상기 제2 우회 사이드 영역에 배치된 제2 데이터 배선을 포함하며,
상기 제1 더미 배선들은 상기 제1 데이터 배선과 전기적으로 연결되는 제1 전달 우회 배선을 포함하고,
상기 제2 더미 배선들은 상기 제2 데이터 배선과 이웃하며 상기 제1 전달 우회 배선과 전기적으로 연결되는 제2 전달 우회 배선을 포함하며,
상기 제1 전달 우회 배선은
상기 제1 데이터 배선과 상기 제2 전달 우회 배선 사이에서 상기 제1 방향으로 연장되는 제1 메인 스트림;
상기 제1 우회 사이드 영역에 배치되고 상기 제1 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제1 데이터 배선의 일부와 중첩되는 제1 서브 브랜치; 및
상기 제2 우회 사이드 영역에 배치되고 상기 제1 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제2 전달 우회 배선의 일부와 중첩되는 제2 서브 브랜치를 포함하는 표시 장치.
제17 항에 있어서,
상기 회로층은
상기 비표시 영역에 배치되며 상기 발광 소자들의 구동을 위한 제1 전원과 제2 전원을 각각 전달하는 제1 전원 공급 배선과 제2 전원 공급 배선; 및
상기 표시 영역에 배치되며 상기 제1 방향으로 연장되고 상기 제1 더미 배선들과 각각 이웃하며 상기 제1 전원 공급 배선과 전기적으로 연결되는 제1 전원 보조 배선들을 더 포함하고,
상기 제1 더미 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결되는 제1 보조 배선들과, 상기 제1 전달 우회 배선을 포함하며,
상기 제2 더미 배선들은 상기 제2 전원 공급 배선과 전기적으로 연결되는 제2 보조 배선들과, 상기 제2 전달 우회 배선을 포함하고,
상기 제1 보조 배선들 중 하나의 제1 보조 배선은,
상기 제1 방향으로 연장되는 제2 메인 스트림; 및
상기 제2 메인 스트림으로부터 상기 제2 방향으로 연장되며 상기 제2 보조 배선들 중 하나의 제2 보조 배선의 일부와 중첩되는 제3 서브 브랜치를 포함하는 표시 장치.
제18 항에 있어서,
상기 화소 구동부들 각각은 데이터 연결홀을 통해 상기 데이터 배선들 중 하나의 데이터 배선과 전기적으로 연결되는 데이터 연결 전극을 포함하고,
상기 비아홀들 중 상기 데이터 연결 전극, 상기 제1 서브 브랜치, 상기 제2 서브 브랜치, 및 상기 제3 서브 브랜치와 중첩되는 일부의 비아홀들을 제외한 나머지의 비아홀들은 상기 비아층으로 덮인 더미 전극들과 각각 중첩되는 표시 장치.
제19 항에 있어서,
상기 기판은 상기 표시 영역으로 둘러싸인 홀 영역을 더 포함하고,
상기 데이터 배선들은 상기 홀 영역과 교차하는 홀 교차 데이터 배선을 더 포함하며,
상기 홀 교차 데이터 배선은 상기 홀 영역의 상기 제2 방향의 일측에 인접하게 배치되는 제1 홀 인접부, 및 상기 홀 영역의 상기 제2 방향의 다른 일측에 인접하게 배치되는 제2 홀 인접부를 포함하고,
상기 제1 더미 배선들은
상기 홀 교차 데이터 배선의 상기 제1 홀 인접부와 전기적으로 연결되는 제1 홀 우회 배선; 및
상기 홀 교차 데이터 배선의 상기 제2 홀 인접부와 전기적으로 연결되는 제2 홀 우회 배선을 더 포함하며,
상기 제2 더미 배선들은 상기 제1 홀 우회 배선과 상기 제2 전달 우회 배선 사이를 전기적으로 연결하는 제3 홀 우회 배선을 더 포함하고,
상기 제1 홀 우회 배선은
상기 제1 홀 인접부와 상기 제3 홀 우회 배선 사이에서 상기 제1 방향으로 연장되는 제3 메인 스트림;
상기 제3 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제1 홀 인접부의 일부와 중첩되는 제4 서브 브랜치; 및
상기 제3 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제3 홀 우회 배선의 일부와 중첩되는 제5 서브 브랜치를 포함하는 표시 장치.
제20 항에 있어서,
상기 제2 홀 우회 배선은
상기 제2 홀 인접부와 상기 제3 홀 우회 배선 사이에서 상기 제1 방향으로 연장되는 제4 메인 스트림;
상기 제4 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제3 홀 우회 배선의 일부와 중첩되는 제6 서브 브랜치; 및
상기 제4 메인 스트림으로부터 상기 제2 방향으로 연장되고 상기 제2 홀 인접부의 일부와 중첩되는 제7 서브 브랜치를 포함하는 표시 장치.
제19 항에 있어서,
상기 제1 전달 우회 배선의 상기 제1 메인 스트림은 상기 제2 방향에서 상기 제1 데이터 라인의 상기 제1 서브 돌출부 및 상기 제2 서브 돌출부 중 상기 제1 서브 돌출부와 더 인접하게 배치되는 표시 장치.
제19 항에 있어서,
상기 제1 전달 우회 배선의 상기 제1 메인 스트림은 상기 제2 방향에서 상기 제1 데이터 라인의 상기 제1 서브 돌출부 및 상기 제2 서브 돌출부 사이에 배치되는 표시 장치.