KR20240022010A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20240022010A
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redistribution layer
pads
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semiconductor device
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박진우
강운병
이충선
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삼성전자주식회사
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Abstract

반도체 패키지는, 제1 재배선층, 상기 제1 재배선층의 상부면 상에 실장되는 제1 반도체 장치, 상기 제1 재배선층 상에서 상기 제1 반도체 장치를 커버하는 제1 밀봉 부재, 상기 제1 밀봉 부재 상에 배치되고, 하부면의 주변 영역이 상기 제1 밀봉 부재로부터 노출되는 제2 재배선층, 상기 제2 재배선층의 상부면 상에 실장되는 적어도 하나의 제2 반도체 장치, 및 상기 제1 재배선층의 하부면 상의 제1 재배선 연결 패드들 및 상기 제2 재배선층의 주변 영역의 하부면 상의 제2 재배선 연결 패드들을 전기적으로 연결하는 복수 개의 본딩 와이어들을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는 적층된 서로 다른 복수 개의 반도체 칩들을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
팬 아웃 웨이퍼 레벨 패키지(FOWLP, Fan Out Wafer Level Package) 기술에 있어서, 시스템 반도체 장치가 실장되는 하부 재배선층과 메모리 반도체 장치가 실장되는 상부 재배선층을 연결하기 위해 도전성 구조체(Cu Post)가 이용된다. 도전성 구조체는 요구 높이가 증가할수록 공정 난이도가 상승하고, 입출력 단자(I/O, Input/Output)가 증가할수록 패키지의 사이즈가 커지며 넷다이(Net Die)의 개수가 적어져 원가가 상승하는 문제점이 있다. 또한, 도전성 구조체의 오염 문제(Cu Contamination)로 인해 열방출에 효과적인 실리콘 노출 칩(Exposed Si Chip) 구조를 적용하지 못하는 문제점이 있다.
본 발명의 일 과제는 제조 비용을 감소시키고 효과적인 열방출을 위한 구조를 구현하기 위한 복수 개의 본딩 와이어들을 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 재배선층, 상기 제1 재배선층의 상부면 상에 실장되는 제1 반도체 장치, 상기 제1 재배선층 상에서 상기 제1 반도체 장치를 커버하는 제1 밀봉 부재, 상기 제1 밀봉 부재 상에 배치되고, 하부면의 주변 영역이 상기 제1 밀봉 부재로부터 노출되는 제2 재배선층, 상기 제2 재배선층의 상부면 상에 실장되는 적어도 하나의 제2 반도체 장치, 및 상기 제1 재배선층의 하부면 상의 제1 재배선 연결 패드들 및 상기 제2 재배선층의 주변 영역의 하부면 상의 제2 재배선 연결 패드들을 전기적으로 연결하는 복수 개의 본딩 와이어들을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지의 제조 방법은, 제1 재배선 연결 패드들이 하부면에 구비된 제1 재배선층 상에 실장된 제1 반도체 장치를 제1 밀봉 부재를 통해 커버하여 제1 서브 패키지를 형성한다. 제2 재배선 연결 패드들이 주변 영역의 하부면에 구비된 제2 재배선층을 상에 실장된 제2 반도체 장치를 제2 밀봉 부재를 통해 커버하여 제2 서브 패키지를 형성한다. 상기 제2 재배선층 상에 상기 제1 밀봉 부재를 접합한다. 상기 제1 및 제2 재배선 연결 패드들을 서로 전기적으로 연결하는 본딩 와이어들을 형성한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 서로 반대하는 제1 상면 및 제1 하면을 갖고, 상기 제1 하면을 향하여 노출되는 복수 개의 제1 재배선 연결 패드들을 갖는 제1 재배선층, 상기 제1 재배선층 상에서 제1 상면을 향하여 실장되는 제1 반도체 장치, 및 상기 제1 재배선층 상에서 상기 제1 반도체 장치를 커버하는 제1 밀봉 부재를 갖는 제1 서브 패키지, 서로 반대하는 제2 상면 및 제2 하면을 갖고, 상기 제2 하면을 향하여 노출되는 복수 개의 제2 재배선 연결 패드들 및 외부 접속 재배선 패드들을 갖는 제2 재배선층, 상기 제2 재배선층 상에서 상기 제2 상면을 향하여 실장되는 제2 반도체 장치, 및 상기 제2 재배선층 상에서 상기 제2 반도체 장치를 커버하는 제2 밀봉 부재를 갖는 제2 서브 패키지, 상기 제1 상면 및 상기 제2 하면 사이에 구비되어 상기 제1 및 제2 서브 패키지들을 접합시키는 접착 부재, 상기 제1 및 제2 재배선 연결 패드들 각각을 서로 전기적으로 연결시키는 복수 개의 제1 본딩 와이어들, 및 상기 외부 접속 재배선 패드들 상에 각각 구비되는 외부 연결 범프들을 포함한다.
예시적인 실시예들에 따르면, 반도체 패키지는, 제1 재배선층, 상기 제1 재배선층의 상부면 상에 실장되는 제1 반도체 장치, 상기 제1 재배선층 상에서 상기 제1 반도체 장치를 커버하는 제1 밀봉 부재, 상기 제1 밀봉 부재 상에 배치되고, 하부면의 주변 영역이 상기 제1 밀봉 부재로부터 노출되는 제2 재배선층, 상기 제2 재배선층의 상부면 상에 실장되는 적어도 하나의 제2 반도체 장치, 및 상기 제1 재배선층의 하부면 상의 제1 재배선 연결 패드들 및 상기 제2 재배선층의 주변 영역의 하부면 상의 제2 재배선 연결 패드들을 전기적으로 연결하는 복수 개의 본딩 와이어들을 포함할 수 있다.
이에 따라, 상기 제1 및 제2 재배선층들을 상기 제1 본딩 와이어들을 통해 전기적으로 연결하여 상기 제1 서브 패키지 및 상기 제2 서브 패키지 사이의 고밀도 인터커넥션을 제공할 수 있다. 팬 아웃 웨이퍼 레벨 패키지(FOWLP, Fan Out Wafer Level Package) 기술에서 사용되는 도전성 구조체(Cu post)를 이용하지 않고 공간적 제약이 적은 상기 제1 본딩 와이어들을 이용하기 때문에 극한의 얇은 두께를 갖는 반도체 패키지(thin profile package) 구조를 형성할 수 있다.
또한, 상기 도전성 구조체 대신에 상기 제1 본딩 와이어를 이용하여 반도체 제조 공정을 간소화시킬 수 있고 높을 수율을 획득할 수 있다. 상기 제1 본딩 와이어는 공간적 제약이 적기 때문에 입출력 단자(I/O, Input/Output)의 개수 및 넷다이(Net Die)의 개수를 증가시킬 수 있다. 솔더 볼 조인트(solder ball joint)를 감소시키는 구조로의 변경이 용이하기 때문에 우수한 열 방출 특성을 획득할 수 있다. 상기 제1 서브 패키지 및 상기 제2 서브 패키지가 서로 대칭 구조를 형성하기 때문에 뒤틀림(warpage) 현상을 용이하게 제어할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2 내지 도 13은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 14는 예시적인 실시예들에 따른 솔더 범프들에 의해 상부 재배선층 상에 실장된 반도체 장치를 포함하는 반도체 패키지를 나타내는 단면도이다.
도 15 내지 도 17은 예시적인 실시예들에 따른 도 14의 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 제1 재배선층(110) 및 제1 반도체 장치(120)를 갖는 제1 서브 패키지(100), 제2 재배선층(210) 및 제2 반도체 장치(220)를 갖는 제2 서브 패키지(200), 상기 제1 및 제2 서브 패키지들(100, 200)을 접착하는 접착 부재(300), 및 제1 및 제2 재배선층들(110, 210)을 전기적으로 연결하는 복수 개의 제1 본딩 와이어들(400)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 서브 패키지(100)는 서로 반대하는 제1 상면(102) 및 제1 하면(104)을 포함할 수 있다. 제1 서브 패키지(100)는 제1 재배선층(하부 재배선층)(110), 상기 제1 재배선층(110) 상에 실장되는 제1 반도체 장치(120) 및 상기 제1 반도체 장치(120)를 커버하는 제1 밀봉 부재(130)를 포함할 수 있다. 제1 서브 패키지(100)는 다른 반도체 장치들과 전기적으로 연결되기 위한 외부 연결 범프(118)를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 재배선층(110)은 제1 서브 패키지(100)의 제1 하면(104)에 구비될 수 있다. 제1 재배선층(110)은 서로 반대하는 제1 및 제2 면들(110a, 110b)을 포함할 수 있다. 제1 재배선층(110)은 제2 면(110b)을 제1 서브 패키지(100)의 제1 하면(104)으로 노출되도록 구비될 수 있다. 예를 들면, 제1 재배선층(110)의 제1 두께는 40㎛ 내지 100㎛의 범위 이내에 있을 수 있다. 제1 재배선층(110)은 감광성수지(photosensitive resin, photopolymer)를 포함할 수 있다.
제1 재배선층(110)은 복수 개의 제1 재배선들(111) 및 제1 절연막들을 포함할 수 있다. 제1 재배선층(110)은 제1 재배선층(110)의 상부면, 즉, 제1 면(110a)에 노출되도록 구비되는 복수 개의 제1 결합 패드들(114) 및 제1 재배선층(110)의 하부면, 즉, 제2 면(110b)에 노출되도록 구비되는 복수 개의 제1 재배선 연결 패드들(112) 및 외부 접속 재배선 패드들(116)을 포함할 수 있다.
상기 제1 재배선(111)은 상기 제1 절연막들 내에 구비될 수 있다. 상기 제1 재배선들(111)은 제1 결합 패드들(114), 제1 재배선 연결 패드들(112) 및 외부 접속 재배선 패드들(116)을 서로 전기적으로 연결할 수 있다. 상기 제1 재배선(111)은 제1 및 제2 반도체 장치들(120, 220)을 전기적으로 연결시킬 수 있다. 예를 들면, 상기 제1 재배선(111)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 제1 재배선(111)은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
상기 제1 절연막은 상기 제1 재배선 연결 패드들(112) 각각을 제2 면(110b)으로 노출시키는 제1 개구들, 제1 결합 패드들(114) 각각을 제1 면(110a)으로 노출시키는 제2 개구들, 및 외부 접속 재배선 패드들(116) 각각을 제2 면(110b)으로 노출시키는 제3 개구들을 포함할 수 있다. 예를 들면, 상기 제1 절연막은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
제1 재배선 연결 패드(112)는 상기 제1 절연막 내에 구비될 수 있다. 제1 재배선 연결 패드(112)는 상기 제1 개구를 통해 상기 제1 재배선(111)과 접촉할 수 있다. 따라서, 복수 개의 제1 재배선 연결 패드들(112)은 제1 재배선층(110)의 하부면, 즉, 제2 면(110b)으로부터 노출되도록 구비될 수 있다. 제1 재배선 연결 패드(112)는 제1 본딩 와이어(400)과 전기적으로 연결되어 제1 및 제2 반도체 장치들(120, 220)을 전기적으로 연결시킬 수 있다.
제1 결합 패드(114)는 상기 제1 절연막 내에 구비될 수 있다. 제1 결합 패드(114)는 상기 제2 개구를 통해 상기 제1 재배선(111)과 접촉할 수 있다. 따라서, 복수 개의 제1 결합 패드들(114)은 제1 재배선층(110)의 상부면, 즉, 제1 면(110a)으로부터 노출되도록 구비될 수 있다. 제1 결합 패드들(114)은 제1 반도체 장치(120)의 제1 솔더 범프들(124)과 각각 접촉할 수 있다.
외부 접속 재배선 패드(116)는 상기 제1 절연막 내에 구비될 수 있다. 외부 접속 재배선 패드(116)는 상기 제3 개구를 통해 상기 제1 재배선(111)과 접촉할 수 있다. 따라서, 복수 개의 외부 접속 재배선 패드들(116)은 제1 재배선층(110)의 하부면, 즉, 제2 면(110b)으로부터 노출되도록 구비될 수 있다. 외부 접속 재배선 패드들(116) 상에는 외부 연결 범프들(118)이 각각 구비될 수 있다.
제1 재배선층(110)은 도전성 연결 부재들로서의 외부 연결 범프들(118)을 통해 다른 반도체 장치들과 연결될 수 있다. 외부 연결 범프들(118)는 외부 접속 재배선 패드들(116) 상에 각각 구비될 수 있다. 예를 들면, 외부 연결 범프(118)는 C4 범프를 포함할 수 있다. 제1 재배선층(110)의 외부 접속 재배선 패드(116)는 외부 연결 범프들(118)에 의해 패키지 기판의 기판 패드에 전기적으로 연결될 수 있다.
제1 재배선 연결 패드(112), 제1 결합 패드(114), 외부 접속 재배선 패드(116) 및 상기 제1 재배선(111)은 동일한 도전성 금속 물질을 포함할 수 있다. 예를 들면, 상기 도전성 금속 물질은 니켈(Ni), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 인듐(In), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 장치(120)는 하부면에 구비된 제1 칩 패드들(122) 및 상기 제1 칩 패드들(122) 상에 각각 구비된 제1 솔더 범프들(124)을 포함할 수 있다. 제1 반도체 장치(120)는 제1 재배선층(110)의 제1 면(110a) 상에 배치될 수 있다.
제1 반도체 장치(120)는 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 재배선층(110) 상에 실장될 수 있다. 이 경우에 있어서, 제1 반도체 장치(120)는 제1 칩 패드들(122)이 형성된 활성면이 제1 재배선층(110)을 향하도록 제1 재배선층(110) 상에 실장될 수 있다. 제1 반도체 장치(120)의 제1 칩 패드들(122)은 도전성 연결 부재들로서의 제1 솔더 범프들(124)에 의해 제1 재배선층(110)의 제1 결합 패드들(114)과 전기적으로 연결될 수 있다. 예를 들면, 제1 솔더 범프들(124)은 마이크로 범프(uBump)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 밀봉 부재(130)는 제1 재배선층(110), 제1 반도체 장치(120) 및 제1 본딩 와이어들(400)을 커버할 수 있다. 제1 밀봉 부재(130)는 제1 재배선층(110) 상에 구비되어 제1 및 제2 재배선층들(110, 210) 사이의 공간을 채울 수 있다.
제1 밀봉 부재(130)는 밀봉층(132) 및 밀봉 구조물(134)을 포함할 수 있다. 밀봉층(132)은 제1 재배선층(110)의 제1 면(110a) 상에 구비되어 제1 반도체 장치(120)를 둘러쌀 수 있다. 밀봉 구조물(134)은 밀봉층(132)으로부터 연장될 수 있다. 밀봉 구조물(134)은 제1 재배선층(110)의 외측면 및 제2 면(110b) 중 적어도 일부 상에 구비되어 제1 본딩 와이어들(400), 제1 재배선 연결 패드(112) 및 밀봉층(132)을 둘러쌀 수 있다. 밀봉 구조물(134)은 제1 재배선층(110)의 제2 면(110b)에 구비된 외부 접속 재배선 패드들(116)을 노출시킬 수 있다.
제1 밀봉 부재(130)는 제1 본딩 와이어(400)가 삽입되기 위한 복수 개의 제1 관통 라인들을 포함할 수 있다. 상기 제1 관통 라인 내에서 제1 본딩 와이어(400)의 일단은 제1 재배선층(110)의 제1 재배선 연결 패드(112)와 연결될 수 있고 제1 본딩 와이어(400)의 타단은 제2 재배선층(210)의 제2 재배선 연결 패드(212)와 연결될 수 있다.
제1 밀봉 부재(130)는 상면에 제2 서브 패키지(200)를 배치시킬 수 있다. 제1 밀봉 부재(130)는 제2 서브 패키지(200)의 제2 재배선층(210)이 배치될 수 있도록 평행한 상부 면적을 가질 수 있다. 예를 들면, 제1 밀봉 부재(130)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 서브 패키지(200)는 서로 반대하는 제2 상면(202) 및 제2 하면(204)을 포함할 수 있다. 제2 서브 패키지(200)는 제2 재배선층(상부 재배선층)(210), 상기 제2 재배선층(210) 상에 실장되는 제2 반도체 장치(220) 및 상기 제2 반도체 장치(220)를 커버하는 제2 밀봉 부재(230)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 재배선층(210)은 제2 서브 패키지(200)의 제2 하면(204)에 구비될 수 있다. 제2 재배선층(210)은 서로 반대하는 제3 및 제4 면들(210a, 210b)을 포함할 수 있다. 제2 재배선층(210)은 제4 면(210b)을 제2 서브 패키지(200)의 제2 하면(204)으로 노출되도록 구비될 수 있다. 예를 들면, 제2 재배선층(210)의 제2 두께는 40㎛ 내지 100㎛의 범위 이내에 있을 수 있다. 제2 재배선층(210)은 감광성수지(photosensitive resin, photopolymer)를 포함할 수 있다. 제2 재배선층(210)은 인쇄 회로 기판(PCB, Printed Circuit board)으로 대체될 수 있다.
제2 재배선층(210)은 복수 개의 제2 재배선들(211) 및 제2 절연막들을 포함할 수 있다. 제2 재배선층(210)은 제2 재배선층(210)의 상부면, 즉, 제3 면(210a)에 노출되도록 구비되는 복수 개의 제2 결합 패드들(214) 및 제2 재배선층(210)의 하부면, 즉, 제4 면(210b)에 노출되도록 구비되는 복수 개의 제2 재배선 연결 패드들(212)을 포함할 수 있다.
상기 제2 재배선(211)은 상기 제2 절연막들 내에 구비될 수 있다. 상기 제2 재배선들(211)은 제2 결합 패드들(214) 및 제1 재배선 연결 패드들(112)을 서로 전기적으로 연결할 수 있다. 상기 제2 재배선(211)은 제1 및 제2 반도체 장치들(120, 220)을 전기적으로 연결시킬 수 있다. 예를 들면, 상기 제2 재배선(211)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 제2 재배선(211)은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
상기 제2 절연막은 상기 제2 재배선 연결 패드들(212) 각각을 제4 면(210b)으로 노출시키는 제4 개구들 및 제2 결합 패드들(214)을 각각 제3 면(210a)으로 노출시키는 제5 개구들을 포함할 수 있다. 예를 들면, 상기 제2 절연막은 폴리머, 유전막 등을 포함할 수 있다. 상기 제2 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
제2 재배선 연결 패드(212)는 상기 제2 절연막 내에 구비될 수 있다. 제2 재배선 연결 패드(212)는 상기 제4 개구를 통해 상기 제2 재배선(211)과 접촉할 수 있다. 따라서, 복수 개의 제2 재배선 연결 패드들(212)은 제2 재배선층(210)의 하부면, 즉, 제4 면(210b)으로부터 노출되도록 구비될 수 있다. 제2 재배선 연결 패드(212)는 제1 본딩 와이어(400)과 전기적으로 연결되어 제1 및 제2 반도체 장치들(120, 220)을 전기적으로 연결시킬 수 있다.
제2 결합 패드(214)는 상기 제2 절연막 내에 구비될 수 있다. 제2 결합 패드(214)는 상기 제5 개구를 통해 상기 제2 재배선(211)과 접촉할 수 있다. 따라서, 복수 개의 제2 결합 패드들(214)은 제2 재배선층(210)의 상부면, 즉, 제3 면(210a)으로부터 노출되도록 구비될 수 있다. 제2 결합 패드들(214)은 제2 반도체 장치(220)의 제2 본딩 와이어들(224)과 각각 접촉할 수 있다.
제2 재배선 연결 패드(212), 제2 결합 패드(214) 및 상기 제2 재배선(211)은 동일한 상기 도전성 금속 물질을 포함할 수 있다. 예를 들면, 상기 도전성 금속 물질은 니켈(Ni), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 인듐(In), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 장치(220)는 상부면에 구비된 제2 칩 패드들(222) 및 상기 제2 칩 패드들(222)로부터 각각 연장되는 제2 본딩 와이어들(224)을 포함할 수 있다. 제2 반도체 장치(220)는 제2 재배선층(210)의 제3 면(210a) 상에 배치될 수 있다.
제2 반도체 장치(220)는 와이어 본딩(wire bonding) 방식에 의해 제2 재배선층(210) 상에 실장될 수 있다. 이 경우에 있어서, 제2 반도체 장치(220)는 제2 칩 패드들(222)이 형성된 활성면이 제2 재배선층(210)의 반대 방향을 향하도록 제2 재배선층(210) 상에 실장될 수 있다. 제2 반도체 장치(220)의 제2 칩 패드들(222)은 도전성 연결 부재들로서의 제2 본딩 와이어들(224)에 의해 제2 재배선층(210)의 제2 결합 패드들(214)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 밀봉 부재(230)는 제2 재배선층(210) 및 제2 반도체 장치(220)를 커버할 수 있다. 제2 밀봉 부재(230)는 제2 본딩 와이어(224)가 삽입되기 위한 복수 개의 제2 관통 라인들을 포함할 수 있다. 상기 제2 관통 라인 내에서 제2 본딩 와이어(224)의 일단은 제2 재배선층(210)의 제2 결합 패드(214)와 연결될 수 있고 제2 본딩 와이어(224)의 타단은 제2 반도체 장치(220)의 제2 칩 패드(222)와 연결될 수 있다. 예를 들면, 제2 밀봉 부재(230)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 본딩 와이어(400)는 제1 밀봉 부재(130)를 관통하여 제1 재배선층(110) 및 제2 재배선층(210)을 전기적 연결할 수 있다. 제1 본딩 와이어(400)는 제1 서브 패키지(100)의 외측에 구비될 수 있다. 제1 본딩 와이어(400)는 밀봉 구조물(134)의 상기 제1 관통 라인들 내에 구비될 수 있다. 제1 본딩 와이어(400)는 제1 서브 패키지(100)의 제1 재배선 연결 패드(112)로부터 제2 서브 패키지(200)의 제2 재배선 연결 패드(212)로 연장될 수 있다. 제1 본딩 와이어들(400)은 제1 및 제2 재배선층들(110, 210) 사이에서 고밀도 인터커넥션을 제공할 수 있다.
구체적으로, 제1 본딩 와이어(400)는 제1 재배선층(110)의 제1 재배선 연결 패드(112)와 전기적으로 연결될 수 있다. 제1 본딩 와이어(400)는 제2 재배선층(210)의 제2 재배선 연결 패드(212)와 전기적으로 연결될 수 있다. 제1 본딩 와이어(400)는 제1 및 제2 재배선층들(110, 210)을 전기적으로 연결하기 위한 신호 이동 통로를 제공할 수 있다.
예를 들면, 제1 본딩 와이어(400)는 니켈(Ni), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 인듐(In), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag) 및 크롬(Cr), 주석(Sn)을 포함할 수 있다.
본 명세서에서는 하나의 제1 반도체 장치(120) 및 하나의 제2 반도체 장치(220)가 배치되도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있다. 예를 들면, 제2 반도체 장치(220)는 버퍼 다이 및 상기 버퍼 다이 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들을 포함할 수 있다.
상기 도면들에는 몇 개의 기판들, 본딩 패드들, 배선들만이 도시되어 있으나, 상기 기판들, 본딩 패드들, 배선들의 개수 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 상기 기판들을 비롯한 상기 배선들은 본 발명이 속하는 기술 분야에서 널리 알려진 것이므로 자세한 도시 및 설명을 생략하기로 한다.
상술한 바와 같이, 제1 및 제2 재배선층들(110, 210)을 제1 본딩 와이어들(400)을 통해 전기적으로 연결하여 제1 서브 패키지(100) 및 제2 서브 패키지(200) 사이의 상기 고밀도 인터커넥션을 제공할 수 있다. 팬 아웃 웨이퍼 레벨 패키지(FOWLP, Fan Out Wafer Level Package) 기술에서 사용되는 도전성 구조체(Cu post)를 이용하지 않고 공간적 제약이 적은 제1 본딩 와이어들(400)을 이용하기 때문에 극한의 얇은 두께를 갖는 반도체 패키지(thin profile package) 구조를 형성할 수 있다.
또한, 상기 도전성 구조체 대신에 제1 본딩 와이어(400)를 이용하여 반도체 제조 공정을 간소화시킬 수 있고 높을 수율을 획득할 수 있다. 제1 본딩 와이어(400)는 공간적 제약이 적기 때문에 입출력 단자(I/O, Input/Output)의 개수 및 넷다이(Net Die)의 개수를 증가시킬 수 있다. 솔더 볼 조인트(solder ball joint)를 감소시키는 구조로의 변경이 용이하기 때문에 우수한 열 방출 특성을 획득할 수 있다. 제1 서브 패키지(100) 및 제2 서브 패키지(200)가 서로 대칭 구조를 형성하기 때문에 뒤틀림(warpage) 현상을 용이하게 제어할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 2 내지 도 13은 예시적인 실시예들에 따른 도 1의 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
먼저, 제1 서브 패키지(100)를 제조하는 방법에 대하여 설명하도록 한다.
도 2를 참조하면, 복수 개의 제1 재배선 연결 패드들(112), 복수 개의 제1 결합 패드들(114) 및 복수 개의 외부 접속 재배선 패드들(116)을 갖는 제1 재배선층(110)을 포함하는 제1 반도체 웨이퍼(W1)를 형성할 수 있다.
제1 캐리어 기판(C1) 상에 제1 포토레지스트 막을 형성하고, 상기 제1 포토레지스트 막 상에 노광 공정을 수행하여 상기 제1 재배선 연결 패드(112) 및 외부 접속 재배선 패드들(116)의 영역을 노출시키는 제1 임시 개구를 갖는 제1 포토레지스트 패턴을 형성할 수 있다. 이후, 도금 공정을 수행하여 제1 금속 패턴을 형성하고 상기 제1 포토레지스트 패턴을 제거하여 제1 재배선 연결 패드(112) 및 외부 접속 재배선 패드들(116)을 형성할 수 있다. 제1 재배선 연결 패드(112)는 외부 접속 재배선 패드들(116)을 둘러싸는 제1 재배선층(110)의 외측 영역에 형성될 수 있다.
이어서, 제1 재배선 연결 패드(112) 및 외부 접속 재배선 패드들(116)를 커버하는 제1 절연막을 형성한 후, 상기 제1 절연막을 패터닝하여 제1 재배선 연결 패드(112) 및 외부 접속 재배선 패드(116)를 노출시키는 제1 및 제3 개구들을 형성할 수 있다.
예를 들면, 상기 제1 절연막은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 절연막은 폴리이미드(PI), 산화납(PbO), 폴리히드록시스티렌(PHS), 노볼락(NOVOLAC) 등을 포함할 수 있다. 상기 제1 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
상기 제1 및 제3 개구들 상에 제1 재배선들(111)을 형성할 수 있다. 상기 제1 재배선들(111)은 제1 및 제3 개구들을 통해 제1 재배선 연결 패드(112) 및 외부 접속 재배선 패드들(116)과 직접 접촉할 수 있다. 예를 들면, 상기 제1 재배선들은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 제1 재배선들(111)은 전해 도금 공정 또는 무전해 도금 공정 등에 의해 형성될 수 있다.
이어서, 상기 제1 절연막 상에 상기 제1 재배선들(111)을 노출하는 제2 개구들을 형성할 수 있고, 상기 제2 개구들 상에 상기 도금 공정을 수행하여 제1 결합 패드들(114)을 형성할 수 있다. 제1 재배선층(110)은 제1 결합 패드들(114)이 노출되는 제1 면(110a) 및 제1 면(110a)에 반대하는 제2 면(110b)을 가질 수 있다.
도 3 및 도 4를 참조하면, 제1 재배선층(110) 상에 제1 반도체 장치를 실장시킨 후, 제1 재배선층(110) 상에 제1 반도체 장치(120)를 커버하는 밀봉층(132)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 장치(120)는 플립 칩 본딩(flip chip bonding) 방식에 의해 제1 재배선층(110) 상에 실장될 수 있다. 제1 반도체 장치(120)의 제1 칩 패드들(122)은 제1 솔더 범프들(124)에 의해 제1 재배선층(110)의 제1 결합 패드들(114)과 전기적으로 연결될 수 있다. 예를 들면, 제1 솔더 범프들(124)은 마이크로 범프(uBump)를 포함할 수 있다.
소정의 온도(예를 들면, 약 400℃ 이하)에서 열 압착 공정을 수행하여 제1 반도체 장치(120)를 제1 재배선층(110)의 제1 면(110a) 상에 부착할 수 있다. 이러한 열 압착 공정에 의해 제1 반도체 장치(120)와 제1 재배선층(110)은 서로 접합될 수 있다. 즉, 제1 반도체 장치(120)의 제1 솔더 범프들(124)이 제1 재배선층(110)의 제1 면(110a)에 형성된 제1 결합 패드들(114)과 각각 본딩될 수 있다.
예를 들면, 밀봉층(132)은 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다. 밀봉층(132)은 상기 제1 반도체 장치(120)의 상부면을 노출시키도록 형성될 수 있다.
도 5 및 도 6을 참조하면, 밀봉층(132) 상에 접착 부재(300)를 형성한 후, 제1 반도체 웨이퍼(W1)를 절단하여 제1 서브 패키지(100)를 형성할 수 있다. 제1 서브 패키지(100)는 접착 부재(300)가 형성된 제1 상면(102) 및 제1 상면에 반대하는 제1 하면(104)을 가질 수 있다.
밀봉층(132)의 상면은 화학 기계적 연마(CMP, Chemical Mechanical Polishing) 공정과 같은 그라인딩 공정에 의해 부분적으로 제거될 수 있다. 밀봉층(132)의 상기 상면을 평행하게 연마할 수 있다. 이에 따라, 밀봉층(132)의 두께를 원하는 두께로 감소될 수 있다. 제1 반도체 장치(120)의 상부면은 밀봉층(132)의 상면으로부터 노출될 수 있다.
접착 부재(adhesive layer)(300)는 밀봉층(132)의 상기 상면에 형성될 수 있다. 접착 부재(300)는 양면에 접착력을 갖는 접착 물질을 포함할 수 있다. 접착 부재(300)의 일면에는 제1 서브 패키지(100)가 부착될 수 있고 접착 부재(300)의 타면에는 제2 서브 패키지(200)가 부착될 수 있다. 예를 들면, 접착 부재(300)는 에폭시 화합물, 페놀 수지 화합물 등을 포함할 수 있다. 접착 부재(300)는 밀봉층(132)의 상기 상면에 골고루 도포되도록 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정 등에 의해 형성될 수 있다.
제1 반도체 웨이퍼(W1)를 소잉(sawing) 공정을 통해 절단할 수 있다. 제1 반도체 웨이퍼(W1)를 절단하여 복수 개의 제1 서브 패키지들(100)을 획득할 수 있다. 예를 들면, 제1 반도체 웨이퍼(W1)는 상기 소잉 공정에서 스크라이브 레인 영역(scribe lane)을 따라 절단될 수 있다.
이어서, 제2 서브 패키지(200)를 제조하는 방법에 대하여 설명하도록 한다.
도 7을 참조하면, 복수 개의 제2 재배선 연결 패드들(212) 및 복수 개의 제2 결합 패드들(214)을 갖는 제2 재배선층(210)을 포함하는 제2 반도체 웨이퍼(W2)를 형성할 수 있다. 제2 반도체 웨이퍼(W2)는 복수 개의 제2 서브 패키지(200)들을 형성하기 위한 베이스 웨이퍼일 수 있다.
제2 캐리어 기판(C2) 상에 제2 포토레지스트 막을 형성하고, 상기 제2 포토레지스트 막 상에 상기 노광 공정을 수행하여 상기 제2 재배선 연결 패드(212)의 영역을 노출시키는 상기 제2 임시 개구를 갖는 제2 포토레지스트 패턴을 형성할 수 있다. 이후, 상기 도금 공정을 수행하여 제2 금속 패턴을 형성하고 상기 제2 포토레지스트 패턴을 제거하여 제2 재배선 연결 패드(212)를 형성할 수 있다. 제2 재배선 연결 패드(212)는 제2 재배선층(210)의 외측 영역에 형성될 수 있다.
이어서, 제2 재배선 연결 패드(212)를 커버하는 제2 절연막을 형성한 후, 상기 제2 절연막을 패터닝하여 제2 재배선 연결 패드들(212)을 각각 노출시키는 제4 개구들을 형성할 수 있다.
예를 들면, 상기 제2 절연막은 폴리머, 유전막 등을 포함할 수 있다. 상기 제2 절연막은 폴리이미드(PI), 산화납(PbO), 폴리히드록시스티렌(PHS), 노볼락(NOVOLAC) 등을 포함할 수 있다. 상기 제2 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
상기 제4 개구들 상에 제2 재배선들(211)을 형성할 수 있다. 상기 제2 재배선들(211)은 제4 개구들을 통해 제2 재배선 연결 패드들(212)과 직접 접촉할 수 있다. 예를 들면, 상기 제2 재배선들(211)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 제2 재배선들(211)은 전해 도금 공정 또는 무전해 도금 공정 등에 의해 형성될 수 있다.
이어서, 상기 제2 절연막 상에 상기 제2 재배선들(211)을 노출하는 제5 개구들을 형성할 수 있고, 상기 제5 개구들 상에 상기 도금 공정을 수행하여 제2 결합 패드들(214)을 형성할 수 있다. 제2 재배선층(210)은 제2 결합 패드들(214)이 노출되는 제3 면(210a) 및 제3 면(210a)에 반대하는 제4 면(210b)을 가질 수 있다.
도 8을 참조하면, 제2 재배선층(210) 상에 제2 반도체 장치를 실장시킨 후, 제2 재배선층(210) 상에 제2 반도체 장치(220)를 커버하는 제2 밀봉 부재(230)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 장치(220)는 와이어 본딩(wire bonding) 방식에 의해 제2 재배선층(210) 상에 실장될 수 있다. 제2 반도체 장치(220)의 제2 칩 패드들(222)은 제2 본딩 와이어들(224)에 의해 제2 재배선층(210)의 제2 결합 패드들(214)과 전기적으로 연결될 수 있다.
예를 들면, 제2 밀봉 부재(230)는 에폭시 몰딩 콤파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도 9 및 도 10을 참조하면, 제3 캐리어 기판(C3)을 제2 밀봉 부재(230) 상에 부착시킨 후, 제3 캐리어 기판(C3)이 부착된 구조물을 뒤집고, 제2 재배선층(210)의 제3 면(210a) 상의 제2 캐리어 기판(C2)을 제거할 수 있다. 이 때, 제2 재배선 연결 패드들(212)이 제2 재배선층(210)의 제3 면(210a)으로부터 노출될 수 있다.
제1 서브 패키지(100)는 제2 반도체 웨이퍼(W2)의 제2 재배선층(210) 상에 접착 부재(300)를 통해 접착될 수 있다. 제1 서브 패키지(100)는 제2 반도체 웨이퍼(W2)의 제2 서브 패키지(200)와 대응되는 위치에 접착될 수 있다.
도 11을 참조하면, 제2 반도체 웨이퍼(W2)와 제1 서브 패키지(100)를 연결하는 제1 본딩 와이어들(400)을 형성할 수 있다.
제1 본딩 와이어(400)는 제1 서브 패키지(100)의 외측에 구비될 수 있다. 제1 본딩 와이어(400)는 제1 서브 패키지(100)의 제1 재배선 연결 패드(112)로부터 제2 반도체 웨이퍼(W2)의 제2 재배선 연결 패드(212)로 연장될 수 있다.
구체적으로, 제1 본딩 와이어(400)는 제1 재배선층(110)의 제1 재배선 연결 패드(112)와 전기적으로 연결될 수 있다. 제1 본딩 와이어(400)는 제2 재배선층(210)의 제2 재배선 연결 패드(212)와 전기적으로 연결될 수 있다. 제1 본딩 와이어(400)는 제1 및 제2 재배선층들(110, 210)을 전기적으로 연결하기 위한 신호 이동 통로를 제공할 수 있다.
예를 들면, 제1 본딩 와이어(400)는 니켈(Ni), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 인듐(In), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag) 및 크롬(Cr), 주석(Sn)을 포함할 수 있다.
도 12를 참조하면, 제1 서브 패키지(100)의 적어도 일부분, 제1 본딩 와이어(400) 및 제2 제2 재배선층(210)의 제3 면(210a)을 커버하는 밀봉 구조물(134)을 형성할 수 있다.
밀봉 구조물(134)은 제1 재배선층(110)의 제1 면(110a) 상에 형성되어 제1 서브 패키지(100)를 둘러쌀 수 있다. 밀봉 구조물(134)은 밀봉층(132)으로부터 연장되도록 형성될 수 있다. 밀봉 구조물(134)은 제1 재배선층(110)의 외측면 및 제2 면(110b) 중 적어도 일부 상에 형성되어 제1 본딩 와이어들(400), 제1 재배선 연결 패드(112) 및 밀봉층(132)을 둘러쌀 수 있다. 밀봉 구조물(134)은 제1 재배선층(110)의 제2 면(110b)에 구비된 외부 접속 재배선 패드들(116)을 노출시킬 수 있다.
밀봉 구조물(134)은 제1 본딩 와이어(400)의 위치에 제1 관통 라인을 형성할 수 있다. 상기 제1 관통 라인 내에서 제1 본딩 와이어(400)의 일단은 제1 재배선층(110)의 제1 재배선 연결 패드(112)와 연결될 수 있고 제1 본딩 와이어(400)의 타단은 제2 재배선층(210)의 제2 재배선 연결 패드(212)와 연결될 수 있다.
외부 연결 범프들(118)이 외부 접속 재배선 패드들(116) 상에 각각 형성될 수 있다. 구체적으로, 제3 포토레지스트 패턴의 제3 임시 개구를 도전성 물질로 충진한 후, 상기 제3 포토레지스트 패턴을 제거하고 리플로우 공정을 수행하여 외부 연결 범프들(118)을 형성할 수 있다. 예를 들면, 상기 도전성 물질은 도금 공정에 의해 형성될 수 있다. 이와 다르게, 외부 연결 범프들(118)은 스크린 프린팅법, 증착법 등에 의해 형성될 수 있다. 예를 들면, 외부 연결 범프들(118)은 C4 범프를 포함할 수 있다.
도 13을 참조하면, 제2 반도체 웨이퍼(W2)를 스크라이브 레인을 따라 절단하여 개별적인 반도체 패키지(10)를 형성할 수 있다. 제2 반도체 웨이퍼(W2)는 다이싱(dicing) 공정에 의해 절단될 수 있다. 제2 반도체 웨이퍼(W2)를 절단하여 제1 서브 패키지(100) 및 제2 서브 패키지(200)를 포함하는 반도체 패키지(10)를 형성할 수 있다.
도 14는 예시적인 실시예들에 따른 솔더 범프들에 의해 상부 재배선층 상에 실장된 반도체 장치를 포함하는 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 제2 반도체 장치의 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14를 참조하면, 반도체 패키지(12)는 제1 재배선층(110) 및 제1 반도체 장치(120)를 갖는 제1 서브 패키지(100), 제2 재배선층(210) 및 제2 반도체 장치(220)를 갖는 제2 서브 패키지(200), 상기 제1 및 제2 서브 패키지들(100, 200)을 접착하는 접착 부재(300), 및 제1 및 제2 재배선층들(110, 210)을 전기적으로 연결하는 제1 본딩 와이어(400)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 장치(220)는 적층된 복수 개의 반도체 칩들(221), 상기 반도체 칩들(221)의 상부면들에 각각 구비된 제2 칩 패드들(222), 상기 제2 칩 패드들(222)로부터 각각 연장되는 제2 본딩 와이어들(224), 상기 반도체 칩들(221)이 실장되는 기판(226) 및 상기 기판(226)의 하부면에 구비되는 복수 개의 제2 솔더 범프들(229)을 포함할 수 있다. 제2 반도체 장치(220)는 제2 재배선층(210)의 제4 면(210b) 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 기판(226)은 제2 재배선층(210) 상에 제2 솔더 범프들(229)을 매개로하여 실장될 수 있다. 기판(226)은 서로 반대하는 제5 및 제6 면들(226a, 226b)을 포함할 수 있다. 기판(226)은 제6 면(226b)을 제2 재배선층(210)을 향하도록 구비될 수 있다.
기판(226)은 복수 개의 제3 재배선들 및 제3 절연막들을 포함할 수 있다. 기판(226)은 기판(226)의 상부면, 즉, 제5 면(226a)에 노출되도록 구비되는 복수 개의 제3 결합 패드들(228) 및 기판(226)의 하부면, 즉, 제6 면(226b)에 노출되도록 구비되는 복수 개의 본딩 패드들(227)을 포함할 수 있다.
상기 제3 재배선은 상기 제3 절연막들 내에 구비될 수 있다. 상기 제3 재배선들은 제3 결합 패드들(228) 및 본딩 패드들(227)을 서로 전기적으로 연결할 수 있다. 상기 제3 재배선은 제1 및 제2 반도체 장치들(120, 220)을 전기적으로 연결시킬 수 있다. 예를 들면, 상기 제3 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 제3 재배선은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
상기 제3 절연막은 상기 본딩 패드들(227) 각각을 제6 면(226b)으로 노출시키는 제6 개구들 및 제3 결합 패드들(228)을 각각 제5 면(226a)으로 노출시키는 제7 개구들을 포함할 수 있다. 예를 들면, 상기 제3 절연막은 폴리머, 유전막 등을 포함할 수 있다. 상기 제3 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
본딩 패드(227)는 상기 제3 절연막 내에 구비될 수 있다. 본딩 패드(227)는 상기 제6 개구를 통해 상기 제3 재배선과 접촉할 수 있다. 따라서, 복수 개의 본딩 패드들(227)은 기판(226)의 하부면, 즉, 제6 면(226b)으로부터 노출되도록 구비될 수 있다. 본딩 패드(227)는 제2 솔더 범프(229)와 접합될 수 있다.
제3 결합 패드(228)는 상기 제3 절연막 내에 구비될 수 있다. 제3 결합 패드(228)는 상기 제7 개구를 통해 상기 제3 재배선과 접촉할 수 있다. 따라서, 복수 개의 제3 결합 패드들(228)은 기판(226)의 상부면, 즉, 제5 면(226a)으로부터 노출되도록 구비될 수 있다. 제3 결합 패드들(228)은 반도체 칩(221)의 제2 본딩 와이어들(224)과 각각 접촉할 수 있다.
본딩 패드(227), 제3 결합 패드(228) 및 상기 제3 재배선은 동일한 상기 도전성 금속 물질을 포함할 수 있다. 예를 들면, 상기 도전성 금속 물질은 니켈(Ni), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 인듐(In), 팔라듐(Pd), 백금(Pt), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
이하에서는, 도 14의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 15 내지 도 17은 예시적인 실시예들에 따른 도 14의 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 15를 참조하면, 복수 개의 제2 재배선 연결 패드들(212) 및 복수 개의 제2 결합 패드들(214)을 갖는 제2 재배선층(210)을 포함하는 제2 반도체 웨이퍼(W2)를 형성할 수 있다. 제2 재배선층(210)은 제2 결합 패드들(214)이 노출되는 제3 면(210a) 및 제3 면(210a)에 반대하는 제4 면(210b)을 가지도록 형성될 수 있다.
도 16을 참조하면, 제1 서브 패키지(100)는 제2 반도체 웨이퍼(W2)의 제2 재배선층(210) 상에 접착 부재(300)를 통해 접착될 수 있다. 제1 서브 패키지(100)는 제2 반도체 웨이퍼(W2)의 제2 서브 패키지(200)와 대응되는 위치에 접착될 수 있다. 제1 서브 패키지(100)는 제2 재배선층(210)의 제3 면(210a) 상에 부착될 수 있다.
이어서, 제2 반도체 웨이퍼(W2)와 제1 서브 패키지(100)를 연결하는 제1 본딩 와이어들(400)을 형성할 수 있다. 제1 본딩 와이어(400)는 제1 서브 패키지(100)의 제1 재배선 연결 패드(112)로부터 제2 반도체 웨이퍼(W2)의 제2 재배선 연결 패드(212)로 연장될 수 있다.
이어서, 제1 서브 패키지(100)의 적어도 일부분, 제1 본딩 와이어(400) 및 제2 제2 재배선층(210)의 제3 면(210a)을 커버하는 밀봉 구조물(134)을 형성할 수 있다.
이어서, 외부 연결 범프들(118)이 외부 접속 재배선 패드들(116) 상에 각각 형성될 수 있다.
도 17을 참조하면, 제2 재배선층(210)의 제4 면(210b) 상에 제2 반도체 장치(220)를 실장할 수 있다. 제2 반도체 장치(220)는 제2 서브 패키지(200)일 수 있다.
제2 반도체 장치(220)는 와이어 본딩(wire bonding) 방식에 의해 제2 재배선층(210) 상에 실장될 수 있다. 이 경우에 있어서, 제2 반도체 장치(220)는 제2 칩 패드들(222)이 형성된 활성면이 제2 재배선층(210)의 반대 방향을 향하도록 제2 재배선층(210) 상에 실장될 수 있다. 제2 반도체 장치(220)의 제2 칩 패드들(222)은 도전성 연결 부재들로서의 제2 본딩 와이어들(224)에 의해 제2 재배선층(210)의 제2 결합 패드들(214)과 전기적으로 연결될 수 있다.
상기 제2 반도체 장치(220)는 플립 칩 본딩(flip chip bonding) 방식에 의해 제2 재배선층(210) 상에 실장될 수 있다. 제2 반도체 장치(220)의 본딩 패드들(227)은 제2 솔더 범프들(229)에 의해 제2 재배선층(210)의 제2 결합 패드들(214)과 전기적으로 연결될 수 있다. 예를 들면, 제2 솔더 범프들(229)은 마이크로 범프(uBump)를 포함할 수 있다.
소정의 온도(예를 들면, 약 400℃ 이하)에서 열 압착 공정을 수행하여 제2 반도체 장치(220)를 제2 재배선층(210)의 제4 면(210b) 상에 부착할 수 있다. 이러한 열 압착 공정에 의해 제2 반도체 장치(220)와 제2 재배선층(210)은 서로 접합될 수 있다. 즉, 제2 반도체 장치(220)의 제2 솔더 범프들(229)이 제2 재배선층(210)의 제4 면(210b)에 형성된 제2 결합 패드들(214)과 각각 본딩될 수 있다.
이어서, 제2 반도체 장치(220)와 제2 반도체 웨이퍼(W2) 사이에 언더필되는 접착제(310)를 형성할 수 있다. 예를 들면, 상기 접착제는 에폭시 물질을 포함하여 제2 반도체 장치(220)와 제2 반도체 웨이퍼(W2) 사이의 틈을 보강할 수 있다.
이어서, 제2 반도체 웨이퍼(W2)를 스크라이브 레인을 따라 절단하여 개별적인 반도체 패키지(12)를 형성할 수 있다. 제2 반도체 웨이퍼(W2)는 다이싱(dicing) 공정에 의해 절단될 수 있다. 제2 반도체 웨이퍼(W2)를 절단하여 제1 서브 패키지(100) 및 제2 서브 패키지(200)를 포함하는 반도체 패키지(12)를 형성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 패키지 100: 제1 서브 패키지
110: 제1 재배선층 111: 제1 재배선
112: 제1 재배선 연결 패드 114: 제1 결합 패드
116: 외부 접속 재배선 패드 118: 외부 연결 범프
120: 제1 반도체 장치 122: 제1 칩 패드
124: 제1 솔더 범프 130: 제1 밀봉 부재
132: 밀봉층 134: 밀봉 구조물
200: 제2 서브 패키지 210: 제2 재배선층
211: 제2 재배선 212: 제2 재배선 연결 패드
214: 제2 결합 패드 220: 제2 반도체 장치
221: 반도체 칩 222: 제2 칩 패드
224: 제2 본딩 와이어 226: 기판
227: 본딩 패드 228: 제3 결합 패드
229: 제2 솔더 범프 230: 제2 밀봉 부재
300: 접착 부재 310: 접착제
400: 제1 본딩 와이어

Claims (10)

  1. 제1 재배선층;
    상기 제1 재배선층의 상부면 상에 실장되는 제1 반도체 장치;
    상기 제1 재배선층 상에서 상기 제1 반도체 장치를 커버하는 제1 밀봉 부재;
    상기 제1 밀봉 부재 상에 배치되고, 하부면의 주변 영역이 상기 제1 밀봉 부재로부터 노출되는 제2 재배선층;
    상기 제2 재배선층의 상부면 상에 실장되는 적어도 하나의 제2 반도체 장치; 및
    상기 제1 재배선층의 하부면 상의 제1 재배선 연결 패드들 및 상기 제2 재배선층의 주변 영역의 하부면 상의 제2 재배선 연결 패드들을 전기적으로 연결하는 복수 개의 본딩 와이어들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 재배선 연결 패드들은 상기 제1 재배선층의 주변 영역에 배치되는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제2 재배선층의 하부면의 외측 영역 상에 구비되며 상기 복수 개의 본딩 와이어들을 커버하는 제2 밀봉 부재를 더 포함하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제2 재배선층의 상부면 상에 구비되며 상기 적어도 하나의 제2 반도체 장치를 커버하는 제3 밀봉 부재를 더 포함하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제1 반도체 장치는 활성면 상에 구비된 제1 칩 패드들 상에 구비된 도전성 범프들을 매개로 하여 상기 제1 재배선층 상에 실장되는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제1 재배선층의 하부면 상의 제1 재배선 패드들 상에 외부 접속 재배선 패드들을 더 포함하는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 외부 접속 재배선 패드들은 상기 제1 재배선층의 중심 영역에 배치되는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 제1 밀봉 부재 및 상기 제2 배선층 사이에 배치되어 이들을 접착시키기 위한 접착 부재를 더 포함하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 본딩 와이어는 구리(Cu), 알루미늄 (Al), 텅스텐(tungsten), 니켈(Ni), 몰리브덴(Mo), 금(Au), 은(Ag), 크롬(Cr), 주석(Sn) 및 티타늄(Ti) 중에서 선택된 적어도 어느 하나를 포함하는 반도체 패키지.
  10. 제1 재배선 연결 패드들이 하부면에 구비된 제1 재배선층 상에 실장된 제1 반도체 장치를 제1 밀봉 부재를 통해 커버하여 제1 서브 패키지를 형성하고;
    제2 재배선 연결 패드들이 주변 영역의 하부면에 구비된 제2 재배선층을 상에 실장된 제2 반도체 장치를 제2 밀봉 부재를 통해 커버하여 제2 서브 패키지를 형성하고;
    상기 제2 재배선층 상에 상기 제1 밀봉 부재를 접합하고; 그리고
    상기 제1 및 제2 재배선 연결 패드들을 서로 전기적으로 연결하는 본딩 와이어들을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
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