KR20240019839A - 반도체 발광 소자 및 발광 장치 - Google Patents
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Abstract
본 발명은 반도체 기술 분야에 속하며, 특히 반도체 발광 소자 및 발광 장치에 관한 것으로, 반도체 적층을 포함하고, 상기 반도체 적층은, n형 도핑된 제1 반도체층; 상기 제1 반도체층 위에 위치하고, p형 도핑되고, 제1 반도체층에 가까운 제1 표면 및 제1 반도체층과 멀리 떨어진 제2 표면을 포함하는 제2 반도체층; 상기 제1 반도체층과 제2 반도체층 사이에 위치하고, 제1 반도체층에 가까운 제3 표면 및 제2 반도체층에 가까운 제4 표면을 포함하는 활성층;을 포함하는 반도체 발광 소자에 있어서, 상기 반도체 적층은 수소 불순물을 더 포함하고, 상기 수소 불순물의 농도는 적어도 활성층에 가까운 제1 피크값 및 활성층과 멀리 떨어진 제2 피크값을 포함하고, 상기 제2 피크값은 제1 피크값보다 크다. 본 발명의 발광 소자는 휘도가 높은 성능을 갖는다.
Description
본 발명은 반도체 분야에 관한 것으로, 특히 반도체 발광 소자 및 이를 포함하는 발광 장치에 관한 것이다.
최근, 발광 다이오드(Light Emitting Diode, LED) 반도체 기술의 발전은 기술의 향상으로, 칩 발광 효율이 크게 향상되었고, 이에 따라 프로젝션펜에서 조명 응용까지 다양한 측면에서의 응용성도 높아졌으며, 응용 범위가 크게 확대되었다. 또한, LED도 부피가 작고, 수명이 길며, 오염이 적고, 원가가 저렴한 장점이 있으며, 광학 특성상 우수한 색상 포화도 및 동적 색상 제어 등 장점을 갖고 있으므로, LED 관련 기술은 현재 가장 주목받는 기술이 되었다.
본 발명의 목적은 높은 발광 효율을 갖는 반도체 발광 소자 및 이를 포함하는 발광 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 반도체 적층을 포함하며, 상기 반도체 적층은 n형 도핑된 제1 반도체층; 상기 제1 반도체층 위에 위치하고, p형 도핑되고, 제1 반도체층에 가까운 제3 표면 및 제1 반도체층과 멀리 떨어진 제4 표면을 포함하는 제2 반도체층; 상기 제1 반도체층과 제2 반도체층 사이에 위치하고, 제1 반도체층에 가까운 제1 표면 및 제2 반도체층에 가까운 제2 표면을 포함하는 활성층;을 포함하는 반도체 발광 소자에 있어서, 상기 반도체 적층은 수소 불순물을 더 포함하고, 상기 수소 불순물의 농도는 적어도 활성층에 가까운 제1 피크값 및 활성층과 멀리 떨어진 제2 피크값을 포함하고, 상기 제2 피크값은 제1 피크값보다 크다.
상기 제1 피크값과 제2 표면의 거리는 3nm~55nm이고, 상기 제1 피크값과 제2 피크값 사이의 거리는 50nm~150nm이고, 상기 제2 피크값과 제2 표면 사이의 거리는 150nm보다 작다. 상기 제1 피크값은 5E19cm-3~1E20cm-3이고, 상기 제2 피크값은 1E20cm-3보다 크다.
추가로, 상기 수소 불순물 농도는 상기 제1 피크값과 제1 표면 사이에서 제1 로우값을 갖고, 제1 피크값과 제2 피크값 사이에서 제2 로우값을 갖고, 상기 제1 로우값은 제2 로우값보다 작다. 상기 제2 로우값과 제1 피크값 사이의 거리는 제2 로우값과 제2 피크값 사이의 거리보다 크고, 상기 제2 로우값과 제1 피크값 사이의 거리는 제1 피크값과 제2 표면의 거리보다 크다. 상기 제2 로우값은 1E19cm-3보다 작고, 상기 제1 로우값은 5E18cm-3보다 작다.
본 발명은 동시에 상기 반도체 발광 소자를 포함하는 발광 장치를 제공한다.
본 발명에서 설계된 반도체 발광 소자는, 발광 소자의 발광 효율을 향상시키고, 전압을 낮출 수 있다.
본 발명의 기타 특징 및 장점은 하기 설명에서 상세하게 설명될 것이며, 또한 부분적으로 명세서에서 자명해지거나, 또는 본 발명을 실시함으로써 이해될 것이다. 본 발명의 목적과 장점은 명세서, 특허청구범위 및 도면에서 특별히 제시한 구조를 통해 실현 및 획득될 것이다.
도 1은 본 발명의 일 실시예의 반도체 발광 소자의 단면 구조 개략도이다.
도 2는 도 1의 반도체 소자의 일부 범위의 원소의 농도 또는 이온 강도와 깊이의 관계 확대도이다.
도 3은 본 발명의 다른 일 실시예의 반도체 발광 소자의 단면 구조 개략도이다.
도 2는 도 1의 반도체 소자의 일부 범위의 원소의 농도 또는 이온 강도와 깊이의 관계 확대도이다.
도 3은 본 발명의 다른 일 실시예의 반도체 발광 소자의 단면 구조 개략도이다.
이하 실시예와 도면을 결합하여 본 발명의 개념을 설명하고, 도면 또는 설명에서, 유사하거나 동일한 부분은 동일한 부호를 사용하며, 또한 도면에서, 소자의 형상 또는 두께는 확대 또는 축소될 수 있다. 특히 주의해야 할 점은, 도면에 도시되지 않았거나 또는 명세서에 설명되지 않은 소자는 당업자에게 공지된 형태일 수 있다.
본 발명의 반도체 소자에 포함된 각 층의 조성 및 도펀트는 SIMS(secondary ion mass spectrometer)와 같은 임의의 적합한 방식으로 분석할 수 있다.
본 발명의 반도체 소자에 포함된 각 층의 두께는 투과 전자 현미경(transmission electron microscopy, TEM) 또는 주사전자 현미경(scanningelectron microscope, SEM)과 같은 임의의 적합한 방식으로 분석하여, SIMS 스펙트럼에서의 각 층의 깊이 위치와 결합시킬 수 있다.
본 발명에서, 특별한 설명이 없는 경우, "피크값"이란 용어는 부호가 서로 반대되는 기울기를 갖는 두 선분의 교차점의 최대값이고, "로우값"이란 용어는 부호가 서로 반대되는 기울기를 갖는 두 선분의 교차점의 최소값을 의미한다.
도 1은 본 발명의 일 실시예의 반도체 발광 소자의 단면 구조 개략도이다. 도 2는 도 1의 반도체 소자의 일부 범위의 원소의 농도 또는 이온 강도와 깊이의 관계 확대도이다.
반도체 발광 소자는 반도체 적층(20)을 포함하고, 상기 반도체 적층은 제1 반도체층(21), 활성층(22) 및 제2 반도체층(23)을 포함하고, 활성층(22)은 제1 반도체층(21)과 제2 반도체층(23) 사이에 위치한다. 제1 반도체층(21)은 전자를 제공하기 위해 n형 도핑되고; 제2 반도체층(23)은 정공을 제공하기 위해 p형 도핑되며; 전자 및 정공은 활성층(22) 내에서 재결합 방사를 통해 빛을 방출한다.
제2 반도체층(23)은 상대적인 2개의 표면을 구비하고, 제1 반도체층(21)에 가까운 제3 표면(S3) 및 제1 반도체층(21)과 멀리 떨어진 제4 표면(S4)을 포함한다. 마찬가지로, 활성층(22)은 상대적인 2개의 표면을 구비하고, 제1 반도체층(21)에 가까운 제1 표면(S1) 및 제2 반도체층(23)에 가까운 제2 표면(S2)을 포함한다. 제2 반도체층(23)과 활성층(22)이 직접 접촉할 경우, 제2 표면(S2)과 제3 표면(S3)은 중첩된다. 그러나 제2 반도체층(23)과 활성층(22) 사이에 다른 반도체층을 추가로 삽입할 경우, 제2 표면(S2)과 제3 표면(S3)은 다르다. 본 실시예에서, 제2 표면(S2)과 제3 표면(S3)은 직접 접촉하며, 양자는 중첩된다.
도 2를 참고하면, 추가로, 반도체 적층(20)은 수소 불순물(H)을 더 포함하고, 수소 불순물(H)은 제1 표면(S1)과 제4 표면(S4) 사이에 위치하고, 더욱 추가로, 수소 불순물(H)의 신호는 제2 표면(S2)에 가까운 여러 쌍의 양자 우물/양자 장벽으로부터 나타나기 시작한다. 이때, 활성층(22)에 위치하는 층 중 1층 또는 다층 재료층은 모두 수소 불순물(H)을 포함하고, 예를 들면 제2 반도체층(23)에서 모두 수소 불순물(H)의 신호를 검출할 수 있다.
SIMS로 발광 소자의 원소 조성을 검출하면, 발광 소자에 수소 불순물(H) 및 III족 원소(I)가 포함되어 있을 검출할 수 있고, 수소 불순물(H)의 농도는 SIMS 검출 스펙트럼에서 파형을 나타낸다. 본 실시예에서, III족 원소(I)는 인듐이다. III족 원소 외에, 반도체 발광 소자 내의 다른 원소, 예를 들면 질소, 갈륨, 알루미늄 및 규소는 도 2에 도시되지 않았다.
수소 불순물(H)의 파형은 적어도 활성층(22)에 가까운 제1 피크값(V1) 및 활성층(22)과 멀리 떨어진 제2 피크값(V2)을 포함하고, 구체적으로, 제1 피크값(V1)은 활성층(22)의 제2 표면(S2)에 가깝고, 제2 피크값(V2)은 활성층(22)의 제2 표면(S2)과 멀리 떨어져 있다. 또한 제2 피크값(V2)은 제1 피크값(V1)보다 크고, 구체적으로, 제2 피크값(V2)에 대응되는 수소 농도는 제1 피크값(V1)에 대응되는 수소 농도보다 큼을 의미한다. 수소 불순물(H)은 제2 표면(S2)에 가까운 위치에서 제1 피크값(V1)에 도달하는데, 높은 농도의 수소 불순물(H)은 제2 반도체층(23)이 상기 위치에서 대량의 정공을 생성하도록 하고, 활성층(22)으로의 정공 이동을 촉진하여, 활성층(22) 내에서 전자와 재결합하는 정공의 농도를 증가시켜, 발광 효율을 향상시킨다. 동시에, 수소 불순물(H)은 제2 표면(S2)과 멀리 떨어진 위치에서 제2 피크값(V2)에 도달하고, 또한 제2 피크값(V2)은 제1 피크값(V1)보다 크고, 본 실시예에서, 수소 불순물(H)은 제4 표면(S4)에 가까운 위치에서 제2 피크값(V2)에 도달하는데, 높은 농도의 수소 불순물(H)은 제2 반도체층(23)이 상기 위치에서 낮은 저항값에 도달하도록 하여, 제2 반도체층(23)과 후속 재료층 사이의 접촉 저항을 낮춰, 발광 소자의 시동 전압을 낮춤으로써, 휘도가 높고 전압이 낮은 발광 소자를 제공하는 설계 목적을 실현할 수 있다.
제1 피크값(V1)과 제2 표면(S2)의 거리(d1)는 3nm~55nm이다. 제1 피크값(V1)과 제2 표면(S2)의 거리(d1)가 크면, 예를 들어 55nm보다 크면, 제2 반도체층(23) 내의 정공이 고효율로 활성층(22) 내에 진입하도록 촉진할 수 없고, 즉 정공과 전자의 재결합 효율을 효과적으로 향상시킬 수 없어, 최종적으로 발광 효율을 향상시킬 수 없다.
제1 피크값(V1)과 제2 피크값(V2) 사이의 거리(d2)는 50nm~150nm이고, 제2 피크값(V2)과 제2 표면(S2) 사이의 거리(d)는 150nm보다 작다. 제2 피크값(V2)과 제2 표면(S2) 사이의 거리(d)가 크면, 예를 들어 150nm보다 크면, 제2 반도체층(23)은 전체적으로 두꺼워, 재료층의 흡광 문제가 발생할 수 있고, 출광 효율을 일정하게 감소시킨다.
제1 피크값(V1)은 5E19cm-3~1E20cm-3이고, 제2 피크값(V2)은 1E20cm-3보다 크다. 제1 피크값(V1) 및 제2 피크값(V2)이란 수소 불순물 파형의 피크에 대응되는 수소 농도를 의미한다.
추가로, 수소 불순물 농도는 제1 피크값(V1)과 제1 표면(S1) 사이에서 제1 로우값(L1)을 갖고, 제1 피크값(V1)과 제2 피크값(V2) 사이에서 제2 로우값(L2)을 갖는다. 제1 로우값(L1) 및 제2 로우값(L2)이란 수소 불순물 파형의 파곡에 대응되는 수소 농도를 의미하며, 제1 로우값(L1)은 제2 로우값(L2)보다 작다.
제2 로우값(L2)과 제1 피크값(V1) 사이의 거리(d3)는 제2 로우값(L2)과 제2 피크값(V2) 사이의 거리(d4)보다 크고, 제2 로우값(L2)과 제1 피크값(V1) 사이의 거리(d3)는 제1 피크값(V1)과 제2 표면(S2)의 거리(d1)보다 크다. 제2 로우값(L2)은 1E19cm-3보다 작고, 제1 로우값(L1)은 5E18cm-3보다 작다.
상기 상술한 발광 소자는 광 효율이 높고, 전압 성능이 낮다.
도 3은 본 발명의 다른 일 실시예의 반도체 발광 소자의 단면 구조 개략도를 나타냈다.
도 3을 참고하면, 반도체 발광 소자는 발광 다이오드를 포함한다. 발광 다이오드는 기판(10), 기판(10) 위에 위치하는 반도체 적층(20) 및 반도체 적층(20)과 전기적으로 연결된 제1 전극(51) 및 제2 전극(52)을 포함한다.
기판(10)은 그 위에 위치하는 반도체 적층(20) 및 기타 구조를 지지하기 위한 충분히 두꺼운 두께를 가지며, 기판(10)은 도전 재료 또는 절연 재료로 제조될 수 있고, 도전 재료는 예를 들어 비소화갈륨(GaAs), 인화인듐(InP), 탄화규소(SiC), 인화갈륨(GaP), 산화아연(ZnO), 질화갈륨(GaN), 질화알루미늄(AlN), 게르마늄(Ge) 또는 규소(Si) 등이고; 절연 재료는 예를 들면 사파이어(Sapphire), 탄화규소(SiC), 질화규소(SiN), 유리 등 투명 재료이다. 본 실시예에서는 투명한 사파이어 기판이 바람직하다. 일 실시예에서, 반도체 적층(20)은 MOCVD 성장 방식을 통해 기판(10) 위에 형성될 수 있고, 다른 일 실시예에서, 기판(10)은 성장 기판이 아닌 접합 기판이고, 반도체 적층(20)은 전사 공정을 통해 기판(10) 위로 전사된다. 기판(10)의 출광 효율을 향상시키기 위해, 기판을 패턴화 처리하여, 표면에 일련의 요철 구조를 형성할 수도 있다.
그중 반도체 적층(20)은 상기 반도체 적층이다. 본 실시방식의 반도체 적층은 버퍼층(24), 제1 반도체층(21) 및 응력 완화층(25), 활성층(22) 및 제2 반도체층(23)을 포함하고, 제1 전극(51) 및 제2 전극(52)은 각각 제1 반도체층(21) 및 제2 반도체층(23)과 전기적으로 연결된다. 제1 반도체층(21) 및 제2 반도체층(23)은 반대되는 도전 형태를 갖고, 제1 반도체층(21)은 전자를 제공하기 위해 n형 도핑되고, 제2 반도체층은 정공을 제공하기 위해 p형 도핑되며, 전자와 정공은 활성층(22) 내에서 재결합되면서 빛을 방출한다. n형 불순물은 예를 들면 규소이고, p형 불순물은 예를 들면 마그네슘이나, 본 발명은 불순물 종류에 대해 한정하지 않는다.
버퍼층(24)은 기판(10)과 및 제1 반도체층(21) 사이의 격자 부정합을 줄이기 위한 것이므로, 버퍼층(24)의 격자 상수는 기판(10)과 제1 반도체층(21) 사이에 있고, AlpInqGa1-p-qN를 포함하는 재료로 제조될 수 있으며, 0≤p≤1, 0≤q≤1이고, 구체적으로 AlN층, GaN층, AlGaN층, AlInGaN층, InN층 및 InGaN층 일 수 있다. 버퍼층(24)의 형성 방식은 MOCVD법 또는 PVD법일 수 있다.
응력 완화층(25)을 성장시켜, 제1 반도체층(21)의 성장 과정에서 발생되는 응력을 완화시키고, 또한 V형 피트(pit)의 크기를 조절하여, 발광 휘도를 향상시킬 수도 있다. 응력 완화층(25)은 초격자 구조일 수 있으며, 예를 들어 InGaN과 GaN가 교대로 적층하여 형성된 초격자 구조일 수도 있고, 단층 구조일 수도 있다.
활성층(22)은 제1 반도체층(21)과 제2 반도체층(23) 사이에 설치되고, 동종 접합, 이종 접합, 단일 양자 우물, 다중 양자 우물 또는 기타 유사한 구조를 포함할 수 있다. 본 실시예에서, 활성층(22)은 교대로 적층된 양자 우물층(221) 및 양자 장벽층(222)을 포함하고, 양자 우물층(221)의 작용은 전자와 정공이 재결합되면서 빛을 방수할 수 있도록 하는 것이고, 양자 장벽층(222)의 에너지 준위는 우물층(222)의 에너지 준위보다 크고, 양자 장벽층(222)의 작용은 전자와 정공을 양자 우물층(221) 내에 재결합되면서 빛을 방출하도록 제한하는 것이다. 제1 반도체층(21)의 일측에 가장 가까운 활성층(22)은 양자 우물층(221) 또는 양자 장벽층(222)일 수 있고, 제2 반도체층(23)의 일측에 가장 가까운 활성층(222)은 양자 장벽층(222) 또는 양자 우물층(221)일 수 있다. 양자 장벽층(222)은 알루미늄을 함유하거나 알루미늄을 함유하지 않는 질화물층일 수 있고, 높은 에너지 준위를 가지며, 예를 들어 AlGaN 또는 GaN이다. 양자 장벽층(222)은 n형 도핑층 또는 실질적으로 어떤 불순물도 함유하지 않는 비도핑층일 수 있다. 양자 우물층(221)은 일반적으로 인듐 함유 질화물층이고, 낮은 에너지 준위를 가지며, 예를 들어 InGaN이다.
본 실시예에서, 모든 양자 장벽층(222)의 두께는 대체로 동일하고, 모든 양자 우물층(221)의 두께는 대체로 동일하며, 기타 실시예에서, 양자 장벽층(222)의 두께는 변할 수 있고, 양자 우물층(221)의 두께는 양자 장벽층(222)의 두께에 따라 일치되도록 상응하게 조절할 수도 있다. 마지막 하나의 양자 장벽층(222)은 언도핑층일 수 있고, 단층 구조 또는 다층 구조일 수 있으며, 예를 들어 언도핑 단층 구조인 AlN, AlGaN 또는 AlInGaN이거나, 또는 언도핑 다층 구조인 u-GaN/u-AlGaN, u-InGaN/u-AlInGaN/u-AlGaN 또는 u-GaN/AlN일 수 있다.
제1 반도체층(21), 활성층(22) 및 제2 반도체층(23)의 성장 방식은 금속 유기 화학 증착(metal-orga nicchemical vapord eposition, MOCVD), 수소화물 기상 에피택시(hydrid evapor phaseepitaxial, HVPE), 액상 결정 에피택시 성장(liquid-phase epitaxy, LPE), 분자빔 애피택시(molecular beam epitaxy, MBE) 또는 이온 도금을 포함하나, 이에 한정되지 않으며, 예를 들어 스퍼터링 또는 증착 방식으로 형성된다.
본 실시예에서, 제2 반도체층(23)은 제1 반도체층(21)을 향해 리세스(A)가 연장 형성되고, 제1 전극(51)은 리세스(A)의 표면에 위치하고, 제2 전극(52)은 제2 반도체층(23)의 표면에 위치한다. 이에 따라, 제1 전극(51)과 제2 전극(52)은 기판(10)의 동일측에 위치한다. 다른 일 실시예에서, 제1 전극(51)과 제2 전극(52)은 기판(10)의 상대적 양측에 위치할 수도 있다.
제2 전극(52)과 제2 반도체층(23) 사이에는 투명 도전층(30)이 더 포함될 수 있고, 투명 도전층(30)은 제2 전극(52)을 통해 주입되는 전류가 횡방향으로 확산되어 반도체층으로 전달되도록 촉진하여, 제1 반도체층(21)과 제2 반도체층(53)에 전자 및 정공이 생성되게 할 수 있다. 투명 도전층(30)은 제2 반도체층(23)의 상부 표면을 덮는다. 다른 실시예에서, 투명 도전층(23)은 리세스(A) 저부인 제1 반도체층(21)의 상부 표면을 덮어, 전류의 확산을 더욱 촉진시킬 수도 있다.
투명 도전층(30)의 재료는 투명 도전재료이고, 예를 들어 인듐주석산화물(ITO), 산화주석(TO), 산화아연(ZnO), 산화인듐아연(IZO), 산화인듐갈륨아연(IGZO), 산화인듐주석아연(ITZO), 산화안티몬주석(ATO), 산화안티몬아연(AZO), 그래핀(Graphene)으로부터 선택된 1종 또는 적어도 2종의 조합, 및 기타 적합한 투명 도전 산화물 재료이다.
투명 도전층(30)의 제2 반도체층(23)의 상부 표면에서의 피복 면적 점유율은 최소 80% 이상이고, 더욱 바람직하게는 피복 면적 점유율은 적어도 90% 이상이다. 투명 도전층(30)은 스퍼터링과 같은 코팅 공정을 통해 형성될 수 있고, 필요에 따라 식각 공정을 통해 서로 다른 패턴을 형성할 수도 있다. 또한, 코팅 후, 투명 도전층(30)과 제2 반도체층(23) 사이의 우수한 옴 접촉을 실현하도록 고온 소둔 처리를 진행한다.
제1 전극(51) 및/또는 제2 전극(52)은 각각 제2 반도체층(23)과의 사이에 국부적인 전류 차단층(40)이 추가로 설치되고, 전류 차단층(40)은 투명 절연 재료로 형성되고, 예를 들어 산화규소, 탄화규소, 질화규소, 삼산화이알루미늄 중의 1종 이상의 조합이고, 각각 브래그 구조일 수 있다. 전류 차단층(40)은 전류가 제2 전극(52) 및/또는 제1 전극(51)과 제2 반도체층(23) 사이에서 종방향의 전류 전송을 형성하는 것을 국부적으로 차단한다. 전류 차단층(40)의 형상은 고리형, 원형 또는 사각형일 수 있고, 하나 이상의 블록일 수 있으며, 전류 차단의 필요에 따라 설계를 선택할 수 있다.
제1 전극(51) 및 제2 전극(52)의 주요 작용은 외부 전원 연결을 제공하고, 또한 외부 전원으로부터 발광 소자에 전류를 주입하는 것이다. 제1 전극(51) 및 제2 전극(52)은 순서대로 적층된 복수의 금속층을 포함할 수 있고, 복수의 금속층의 재료는 옴 접촉층을, 반사층, 차단층 및 본딩층을 순서대로 포함할 수 있고, 금속 재료는 크롬, 텅스텐, 알루미늄, 구리, 백금, 금, 팔라듐, 티타늄, 로듐, 기타 적합한 재료로부터 선택되거나, 또는 상술한 재료의 조합이다. 제1 전극(51) 및 제2 전극(52)은 물리적 기상 증착법, 화학 기상 증착법, 원자층 증착법, 코팅, 스퍼터링 또는 기타 적합한 기술에 의해 형성될 수 있다. 제1 전극(51) 및/또는 제2 전극(52)은 패드부 및 연장부를 포함하고, 연장부는 전류의 횡방향 확장에 유리하여, 전류가 제2 반도체층(23) 내의 모든 영역으로 최대한 주입되도록 하여, 발광 다이오드의 발광 효율 및 발광 균일성을 향상시킨다.
절연 보호층(60)은 발광 소자의 최외층으로서, 발광 소자의 출광면을 덮는다. 본 실시예에서, 절연 보호층(60)은 제2 전극(52)의 외주 및 투명 도전층(30)의 표면을 덮고, 기타 실시예에서, 제1 전극(51) 주변의 리세스의 내측벽 및 발광 소자의 주변 측벽을 덮을 수도 있다. 절연 보호층(60)의 굴절율은 투명 도전층(30) 및 발광 소자의 굴절율보다 낮아, 반도체 활성층(22)으로부터 방출된 빛이 투명 도전층(30) 또는 발광 소자의 주변 측벽을 통과한 후 절연 보호층(30)을 최대한 통과할 수 있도록 촉진하여, 반사율을 감소시키고, 이를 통해 출광 효율을 향상시킬 수 있다. 절연 보호층(60)은 발광 소자의 측벽 및 전극 주변의 투명 도전층(30)에 대해 수증기 격리 및 절연 보호를 진행할 수도 있다. 절연 보호층(60)의 재료는 산화규소, 탄화규소, 질화규소, 삼산화이알루미늄으로부터 선택된 1종 또는 수종의 조합이고, 분산 브래그 구조일 수 있다.
본 발명의 다른 일 실시예에서, 상술한 발광 소자를 포함하는 발광 장치를 제공한다.
주의해야 할 점은, 본 발명에서 열거한 각 실시예는 본 발명을 설명하기 위한 것일 뿐, 본 발명의 범위를 제한하는 것은 아니다. 본 발명에 대한 자명한 수정 또는 변경은 모두 본 발명의 정신과 범위를 벗어나지 않는다. 서로 다른 실시예에서 동일하거나 유사한 구성 요소, 또는 서로 다른 실시예에서 동일한 부호를 갖는 구성 요소는 모두 동일한 물리적 또는 화학적 특성을 갖는다. 또한, 본 발명에서 상기 실시예는 적절한 경우에 서로 조합 또는 교체될 수 있고, 설명한 특정 실시예에 한정되는 것이 아니다. 일부 실시예에서 상세히 설명한 특정 구조와 기타 구조의 연결 관계는 다른 실시예에 적용될 수도 있으며, 모두 첨부된 본 발명의 특허청구범위의 보호범위 내에 포함된다.
Claims (12)
- 반도체 적층을 포함하며,
반도체 적층은,
n형 도핑된 제1 반도체층;
상기 제1 반도체층 위에 위치하고, p형 도핑되고, 제1 반도체층에 가까운 제3 표면 및 제1 반도체층과 멀리 떨어진 제4 표면을 포함하는 제2 반도체층; 및
상기 제1 반도체층과 제2 반도체층 사이에 위치하고, 제1 반도체층에 가까운 제1 표면 및 제2 반도체층에 가까운 제2 표면을 포함하는 활성층;을 포함하는 반도체 발광 소자에 있어서,
상기 반도체 적층은 수소 불순물을 더 포함하고, 상기 수소 불순물의 농도는 적어도 활성층에 가까운 제1 피크값 및 활성층과 멀리 떨어진 제2 피크값을 포함하고, 상기 제2 피크값은 제1 피크값보다 큰,
반도체 발광 소자. - 제1항에 있어서,
상기 제1 피크값과 제2 표면의 거리는 3nm~55nm인, 반도체 발광 소자. - 제1항에 있어서,
상기 제1 피크값과 제2 피크값 사이의 거리는 50nm~150nm인, 반도체 발광 소자. - 제1항에 있어서,
상기 제2 피크값과 제2 표면 사이의 거리는 150nm보다 작은, 반도체 발광 소자. - 제1항에 있어서,
상기 제1 피크값은 5E19cm-3~1E20cm-3인, 반도체 발광 소자. - 제1항에 있어서,
상기 제2 피크값은 1E20cm-3보다 큰, 반도체 발광 소자. - 제1항에 있어서,
상기 수소 불순물 농도는 상기 제1 피크값과 제1 표면 사이에서 제1 로우값을 갖고, 제1 피크값과 제2 피크값 사이에서 제2 로우값을 갖고, 상기 제1 로우값은 제2 로우값보다 작은, 반도체 발광 소자. - 제7항에 있어서,
상기 제2 로우값과 제1 피크값 사이의 거리는 제2 로우값과 제2 피크값 사이의 거리보다 큰, 반도체 발광 소자. - 제7항에 있어서,
상기 제2 로우값과 제1 피크값 사이의 거리는 제1 피크값과 제2 표면의 거리보다 큰, 반도체 발광 소자. - 제7항에 있어서,
상기 제2 로우값은 1E19cm-3보다 작은, 반도체 발광 소자. - 제7항에 있어서,
상기 제1 로우값은 5E18cm-3보다 작은, 반도체 발광 소자. - 제1항 내지 제11항 중 어느 한 항의 반도체 발광 소자를 포함하는, 발광 장치.
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