KR20240008262A - GAA CMOS 기술을 위한 스트레인 SiGe 채널 PMOS의 통합 - Google Patents

GAA CMOS 기술을 위한 스트레인 SiGe 채널 PMOS의 통합 Download PDF

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KR20240008262A
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사이 후이 영
조디 에이. 프론헤이저
벤자민 콜롬보
발라수브라마니안 프라나타르티하란
엘 메흐디 바지지
아시쉬 팔
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

수평 게이트 올 어라운드(horizontal gate-all-around) 디바이스들 및 이를 제조하는 방법들이 설명된다. hGAA 디바이스들은 디바이스의 소스 구역들과 드레인 구역들 사이에 반도체 재료를 포함한다. 방법은 제1 재료 상에 클래딩 재료를 형성한 후, 클래딩 재료 및 제1 재료의 재배열을 초래하는 건식 산화 프로세스를 포함한다.

Description

GAA CMOS 기술을 위한 스트레인 SiGe 채널 PMOS의 통합{INTEGRATING STRAIN SiGe CHANNEL PMOS FOR GAA CMOS TECHNOLOGY}
[0001] 본 출원은 2022년 7월 11일에 출원된 미국 가출원 번호 제63/388,202호 및 2023년 2월 22일에 출원된 미국 가출원 번호 제63/447,426호를 우선권으로 주장하며, 이로써, 이들의 전체 개시내용들은 인용에 의해 본원에 포함된다.
[0002] 본 개시내용의 실시예들은 일반적으로 반도체 디바이스들에 관한 것으로, 특히 수평 게이트 올 어라운드 디바이스 구조(horizontal gate all around device structure)들 및 수평 게이트 올 어라운드 디바이스 구조들을 형성하기 위한 방법들 및 장치에 관한 것이다.
[0003] 트랜지스터는 대부분의 집적 회로들의 핵심 컴포넌트이다. 트랜지스터의 구동 전류, 및 그에 따른 속도는 트랜지스터의 게이트 폭에 비례하기 때문에, 더 빠른 트랜지스터는 일반적으로 더 큰 게이트 폭을 요구한다. 따라서, 트랜지스터 크기와 속도 사이에 트레이드오프(trade-off)가 있으며, 최대 구동 전류와 최소 크기를 갖는 트랜지스터의 상충되는 목표를 해소하기 위해 finFET("fin" field-effect transistor)들이 개발되었다. FinFET들은 트랜지스터의 풋프린트를 크게 증가시킴 없이 트랜지스터의 크기를 크게 증가시키는 핀 형상 채널 구역을 특징으로 하며, 현재 다수의 집적 회로들에 적용되고 있다. 그러나 finFET들은 자체 단점들을 갖는다.
[0004] 더 큰 회로 밀도 및 더 높은 성능을 달성하기 위해 트랜지스터 디바이스들의 피처 크기가 계속 축소됨에 따라, 정전기 커플링(electrostatic coupling)을 개선하고 기생 커패시턴스 및 오프-상태 누설과 같은 부정적인 영향들을 감소시키기 위해 트랜지스터 디바이스 구조를 개선할 필요가 있다. 트랜지스터 디바이스 구조들의 예들은 평면 구조, FinFET(fin field effect transistor) 구조 및 hGAA(horizontal gate all around) 구조를 포함한다. hGAA 디바이스 구조는 스택된 구성으로 매달려 있고 소스/드레인 구역들에 의해 연결된 여러 격자 매칭 채널들을 포함한다. 본 발명자들은 hGAA 구조가 양호한 정전기 제어를 제공하고 CMOS(complementary metal oxide semiconductor) 웨이퍼 제조에서 광범위하게 채택될 수 있다고 믿는다.
[0005] 로직 게이트의 성능은 사용되는 재료의 특성들뿐만 아니라 구조 층들의 두께 및 면적(area)과 관련이 있다. 그러나 디바이스 스케일링을 수용하기 위해 일부 게이트 특성들이 조정됨에 따라, 난제가 발생한다. 또한, hGAA(horizontal gate-all-around) 디바이스 상에서 와이어들 사이의 공간 한정은 I/O 트랜지스터들에 대한 게이트 유전체 재료의 두께를 제한한다.
[0006] GAA(gate-all-around) PFET(p-type field effect transistor)들 프로세스를 위한 p-형 소스/드레인 SiGE(silicon germanium) 에피택시(EPI)에 대한 심각한 전위(dislocation)들은 디바이스 성능 부스트를 위해 채널에서 압축 응력을 유지하기 위한 최고 병목 현상(top bottleneck)들 중 하나이다. Si-채널을 유지하면서 PMOS에 대한 SiGe 채널을 통합하는 것은 또한 난제였다.
[0007] 따라서, PMOS 전자 디바이스들을 형성하기 위한 개선된 방법들이 필요하다.
[0008] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 기판 상의 초격자 구조가 선택적으로 에칭된다. 초격자 구조는 복수의 스택된 쌍들로 교번적으로 배열되는 제1 재료의 복수의 제1 층들 및 제2 재료의 대응하는 복수의 제2 층들을 포함하여 제2 층들 각각을 제거함으로써, 초격자 구조에 복수의 공극들, 및 소스 구역과 드레인 구역 사이에서 연장되는 제1 층들을 포함하는 복수의 나노시트들을 형성한다. 클래딩 재료가 나노시트들의 복수의 제1 층들 각각 주위에 형성되어, 제1 재료 주위에 클래딩 재료와 함께 제1 재료를 갖는 나노시트들을 형성한다. 클래딩 재료가 제1 재료의 산화물에 의해 둘러싸이게 하도록 나노시트들을 변환하기 위해 나노시트들이 건식 산화된다. 제1 재료는 클래딩 재료의 나노시트들을 남기기 위해 제거된다.
[0009] 전자 디바이스는 소스 구역과 드레인 구역 사이에 SiGe 채널을 포함하는 PMOS; 및 소스 구역과 드레인 구역 사이에 Si 채널을 포함하는 NMOS를 포함한다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 일부 실시예들에 따라 반도체 디바이스를 형성하기 위한 방법의 흐름도를 묘사한다.
[0012] 도 2 내지 도 15는 본 개시내용의 일부 실시예들에 따라 반도체 디바이스를 형성하는 방법들 동안 기판의 제조의 스테이지들을 예시한다.
[0013] 도 16은 본 개시내용의 하나 이상의 실시예들에 따른 전자 디바이스의 개략적 표현을 예시한다.
[0014] 도 17은 본 개시내용의 하나 이상의 실시예들에 따른 클러스터 도구의 개략적 표현을 예시한다.
[0015] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있다.
[0016] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0017] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 의미한다. 또한, 기판에 대한 언급은 맥락이 명백하게 달리 지시하지 않는 한, 기판의 일부만을 또한 의미할 수 있다고 당업자들에 의해 이해될 것이다. 추가로, 기판 상의 증착에 대한 언급은 베어(bare) 기판, 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 모두를 의미할 수 있다.
[0018] 본 명세서에서 사용되는 "기판"은, 제작 프로세스 중에 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 의미한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 프로세싱 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예컨대, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0019] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등이라는 용어들은 기판 표면과 반응할 수 있는 임의의 가스 종을 지칭하기 위해 상호 교환가능하게 사용된다.
[0020] 트랜지스터들은 종종 반도체 디바이스들 상에 형성되는 회로 컴포넌트들 또는 엘리먼트들이다. 회로 설계에 의존하여, 커패시터들, 인덕터들, 저항기들, 다이오드들, 전도성 라인들 또는 다른 엘리먼트들 외에도, 트랜지스터들이 반도체 디바이스 상에 형성된다. 일반적으로, 트랜지스터는 소스와 드레인 구역들 사이에 형성된 게이트를 포함한다. 하나 이상의 실시예들에서, 소스 및 드레인 구역들은 기판의 도핑된 구역을 포함하고 특정 애플리케이션에 적합한 도핑 프로파일을 나타낸다. 게이트는 채널 구역 위에 포지셔닝되며 기판 내 채널 구역과 게이트 전극 사이에 개재된 게이트 유전체를 포함한다.
[0021] 본원에서 사용된 바와 같이, "전계 효과 트랜지스터" 또는 "FET"라는 용어는 디바이스의 전기적 거동을 제어하기 위해 전기장을 사용하는 트랜지스터를 지칭한다. 향상 모드 전계 효과 트랜지스터들은 일반적으로 저온들에서 매우 높은 입력 임피던스를 디스플레이한다. 드레인과 소스 단자들 사이의 전도율은 디바이스의 게이트와 바디 사이의 전압 차이에 의해 생성되는 디바이스 내 전기장에 의해 제어된다. FET의 3개 단자들은 소스(S) ― 이를 통해 캐리어들이 채널에 진입함 ― ; 드레인(D) ― 이를 통해 캐리어가 채널을 떠남 ― ; 및 채널 전도율을 변조하는 단자인 게이트(G)이다. 통상적으로, 소스(S)에서 채널에 진입하는 전류는 IS로 지정되고 드레인(D)에서 채널에 진입하는 전류는 ID로 지정된다. 드레인-대-소스 전압은 VDS로 지정된다. 게이트(G)에 전압을 인가함으로써, 드레인(즉, ID)에서 채널에 진입하는 전류가 제어될 수 있다.
[0022] MOSFET(metal-oxide-semiconductor field-effect transistor)은 일 유형(type)의 FET(field-effect transistor)이다. 이는 전압이 디바이스의 전도율을 결정하는 절연 게이트를 갖는다. 인가된 전압의 양에 따라 전도율을 변화시키는 이 능력은 전자 신호들을 증폭하거나 스위칭하는 데 사용된다. MOSFET은 게이트 유전체 층에 의해 다른 모든 디바이스 구역들로부터 절연되고 바디 위에 로케이팅된 게이트 전극과 바디 전극 사이의 MOS(metal-oxide-semiconductor) 커패시턴스에 의한 전하 농도의 변조에 기초한다. MOS 커패시터와 비교하여, MOSFET에는 2개의 부가적인 단자들(소스 및 드레인)을 포함하며, 각각은 바디 구역에 의해 분리된 개별의 고도로 도핑된 구역들에 연결된다. 이 구역들은 p 또는 n 형일 수 있지만, 이들은 둘 모두 동일한 유형이며 바디 구역과 반대 유형으로 이루어진다. (바디와 달리) 소스 및 드레인은 도핑의 유형 뒤에 "+" 부호에 의해 표시되는 바와 같이 고도로 도핑된다.
[0023] MOSFET이 n채널 또는 nMOS FET인 경우, 소스 및 드레인은 n+ 구역들이고 바디는 p 구역이다. MOSFET이 p-채널 또는 pMOS FET인 경우, 소스 및 드레인은 p+ 구역들이고 바디는 n 구역이다. 소스는 채널을 통해 흐르는 전하 캐리어들(n-채널을 위한 전자들, p-채널을 위한 정공들)의 소스이기 때문에 그렇게 명명되었고; 유사하게, 드레인은 전하 캐리어들이 채널을 떠나는 곳이다.
[0024] 본원에서 사용된 바와 같이, "FinFET(fin field-effect transistor)"라는 용어는 게이트가 채널의 2개 또는 3개 측들 상에 배치되어 이중 또는 삼중 게이트 구조를 형성하는, 기판 상에 구축된 MOSFET 트랜지스터를 지칭한다. 채널 구역이 기판 상에 "핀"을 형성하기 때문에, FinFET 디바이스들에는 일반 명칭 FinFET들이 주어졌다. FinFET 디바이스들은 빠른 스위칭 시간들 및 높은 전류 밀도를 갖는다.
[0025] 본원에서 사용되는 바와 같이, "GAA(gate all-around)"라는 용어는 게이트 재료가 모든 측들 상에서 채널 구역을 둘러싸는 전자 디바이스, 예컨대, 트랜지스터를 지칭하는 데 사용된다. GAA 트랜지스터의 채널 구역은 나노-와이어들 또는 나노-슬래브들, 바-형상 채널들, 또는 당업자에게 알려진 다른 적합한 채널 구성들을 포함할 수 있다. 하나 이상의 실시예들에서, GAA 디바이스의 채널 구역은 수직으로 이격된 다수의 수평 나노와이어들 또는 수평 바들을 가져, GAA 트랜지스터를 스택된 hGAA(horizontal gate-all-around) 트랜지스터로 만든다.
[0026] 하나 이상의 실시예들에서, hGAA(horizontal gate-all-around) 트랜지스터는 최상부 표면을 갖는 기판; 소스 및 소스 접촉부를 갖는 소스 구역 ― 소스 구역은 기판의 최상부 표면 상에 있음 ― ; 드레인 및 드레인 접촉부를 갖는 드레인 구역 ― 드레인 구역은 기판의 최상부 표면 상에 형성됨 ― ; 소스와 드레인 사이에 로케이팅되고 기판의 최상부 표면과 실질적으로 평행한 축을 갖는 채널; 소스 구역과 드레인 구역 사이의 채널을 밀폐하는 게이트; 게이트, 소스 접촉부 또는 드레인 접촉부 중 하나 이상과 접촉하고 그 위에 놓이는 열 산화물 층, 및 열 산화물 층 위에 놓이는 로우-k 유전체 층을 포함한다. 하나 이상의 실시예들에서, 로우-k 유전체 층은 약 5 nm 미만의 두께를 갖는다.
[0027] 본 개시내용의 하나 이상의 실시예들은 수평 게이트 올 어라운드 디바이스들을 형성하는 방법들에 관한 것이다. 일부 실시예들은 유리하게는, NMOS를 위한 실리콘 채널 재료를 유지하면서 PMOS를 위한 채널 재료로서 스트레인 SiGe를 갖는 CMPS(complementary metal-oxide semiconductor) 디바이스들을 형성하기 위한 집적 방법들을 제공한다. 일부 실시예들에서, 스트레인 SiGe 채널은 채널에서 개선된 압축 응력을 제공하는 클래딩 또는 SiGi 산화/응축 기법들로 형성된다.
[0028] 일부 실시예들에서, hGAA 디바이스들을 형성하는 방법은 와이어-릴리스(wire-release)(나노 와이어들이 자유로워지도록 하는 SiGe 릴리스 층들의 에칭)와 대체 금속 게이트(게이트 유전체들, 일함수 금속 및 연관된 재료 막들의 증착) 사이에 하나 이상의 프로세스들을 삽입하도록 보강된다.
[0029] 도 1은 본 개시내용의 일부 실시예들에 따라 반도체 디바이스를 형성하기 위한 방법(100)에 대한 흐름도를 묘사한다. 방법(100)은 본 개시내용의 일부 실시예들에 따른 반도체 구조들의 제조들의 스테이지들을 묘사하는 도 2 내지 도 15b와 관련하여 이하에서 설명된다. 본 발명의 방법(100)은 반도체 디바이스의 다중-단계 제조 프로세스의 부분일 수 있다. 따라서, 방법은 클러스터 도구에 커플링된 임의의 적합한 프로세스 챔버에서 수행될 수 있다. 클러스터 도구는 반도체 디바이스를 제조하기 위한 프로세스 챔버들 이를테면, 에칭, 증착, PVD(physical vapor deposition), CVD(chemical vapor deposition), 산화, 또는 반도체 디바이스의 제조를 위해 사용되는 임의의 다른 적합한 챔버를 위해 구성된 챔버들을 포함할 수 있다.
[0030] 방법(100)은 (도 2에 예시된 바와 같이) 최상부 표면(202)을 갖는 기판(200)을 제공함으로써 동작(102)에서 시작한다. 이러한 방식으로 사용되는 바와 같이, "제공하는"이라는 용어는 기판(200)이 프로세싱을 위해 이용 가능하게 됨을 의미한다. 예컨대, 기판(200)은 적합한 프로세싱 챔버 내에 배치됨으로써 제공될 수 있다. 일부 실시예들에서, 기판(200)은 벌크 반도체 기판일 수 있다. 벌크 반도체 기판이란 용어는 기판 전체가 반도체 재료로 구성된 기판을 지칭한다. 벌크 반도체 기판은 반도체 구조를 형성하기 위한 임의의 적합한 반도체 재료 및/또는 반도체 재료들의 조합들을 포함할 수 있다. 예컨대, 반도체 층은 하나 이상의 재료들 이를테면, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들, 패터닝된 또는 패터닝되지 않은 웨이퍼들, 도핑된 실리콘, 게르마늄, 갈륨 비소, 또는 다른 적합한 반도체 재료들을 포함할 수 있다. 일부 실시예들에서, 반도체 재료는 실리콘(Si)이다. 일부 실시예들에서, 반도체 재료는 도핑된 재료, 이를테면 n-도핑된 실리콘(n-Si) 또는 p-도핑된 실리콘(p-Si)일 수 있다. 일부 실시예들에서, 기판은 이온 주입 프로세스와 같은 임의의 적합한 프로세스를 사용하여 도핑될 수 있다. 일부 실시예들에서, 기판은 기생 최하부 디바이스 턴 온(parasitic bottom device turn on)을 방지하기 위해 기판(200) 표면의 제1 로케이션에 고 도즈(high dose)의 도펀트를 제공하도록 도핑될 수 있다. 초격자 구조는 제1 로케이션 최상부에 형성된다. 예컨대, 일부 실시예들에서, 기판의 표면은 약 1018atoms/cm3 내지 약 1019atoms/cm3의 도펀트 밀도를 가질 수 있다.
[0031] 동작(104)에서, (도 2에 묘사된 바와 같이) 적어도 하나의 초격자 구조(204)가 기판(200)의 최상부 표면(202) 최상부에 형성된다. 초격자 구조(204)는 복수의 스택된 쌍들로 교번적으로 배열된 복수의 제1 층들(224) 및 대응하는 복수의 제2 층들(226)을 포함한다. 일부 실시예들에서, 층들의 복수의 스택된 그룹들은 실리콘(Si) 및 실리콘 게르마늄(SiGe) 그룹 및 인듐-인(InP) 및 인듐-갈륨-인(InGaP) 그룹을 포함한다. 일부 실시예들에서, 복수의 제1 층들 및 대응하는 복수의 제2 층들은 초격자 구조(204)를 형성하기에 적합한 임의의 수의 격자 매칭된 재료 쌍들을 포함할 수 있다. 일부 실시예들에서, 복수의 제1 층들(224) 및 대응하는 복수의 제2 층들(226)은 격자 매칭된 재료들의 2 내지 50개의 쌍들을 포함한다.
[0032] 전형적으로, 기생 디바이스는 초격자 구조(204)의 최하부에 존재할 것이다. 일부 실시예들에서, 위에서 논의된 바와 같이 기판에의 도펀트의 주입은 기생 디바이스의 턴온을 억제하는 데 사용된다. 일부 실시예들에서, 기판(200)은 초격자 구조(204)의 최하부 부분이 제거되지 않은 기판 부분을 포함하도록 에칭되어, 기판 부분이 초격자 구조(204)의 최하부 릴리스 층으로서 작용하도록 허용한다.
[0033] 일부 실시예들에서 제1 층들(224) 및 제2 층들(226)의 두께들은 약 2 nm 내지 약 50 nm 범위, 또는 약 3 nm 내지 약 20 nm 범위이다. 일부 실시예들에서, 제1 층들(224)의 평균 두께는 제2 층들(226)의 평균 두께의 0.5 내지 2배 이내이다.
[0034] 일부 실시예들에서, 유전체 재료(246)는 종래의 화학 기상 증착 방법들을 사용하여 기판(200) 상에 증착된다. 일부 실시예들에서, 유전체 재료(246)는 기판(200)의 최상부 표면(202) 아래로 리세싱되어서, 초격자 구조(204)의 최하부 부분이 기판(200)으로부터 형성된다.
[0035] 일부 실시예들에서, 대체 게이트 구조(예컨대, 더미 게이트 구조(208))가 초격자 구조(204) 위에 형성된다. 더미 게이트 구조(208)는 트랜지스터 디바이스의 채널 구역을 정의한다. 더미 게이트 구조(208)는 당업계에 알려진 임의의 적합한 종래의 증착 및 패터닝 프로세스를 사용하여 형성될 수 있다.
[0036] 일부 실시예들에서, 측벽 스페이서들(210)은 더미 게이트 구조(208)의 바깥쪽 측벽들을 따라 형성된다. 일부 실시예들의 측벽 스페이서들(210)은 당업계에 알려진 적합한 절연 재료들 예컨대, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물 등을 포함한다. 일부 실시예들에서, 측벽 스페이서들(210)은 원자층 증착, 플라즈마 강화 원자층 증착, 플라즈마 강화 화학 기상 증착 또는 저압 화학 기상 증착과 같이 당업계에 알려진 임의의 적합한 종래의 증착 및 패터닝 프로세스를 사용하여 형성된다.
[0037] 일부 실시예들에서, 매립된 소스 구역(232) 및 드레인 구역(234)은 각각 소스 트렌치 및 드레인 트렌치에 형성된다. 일부 실시예들에서, 소스 구역(232)은 초격자 구조(204)의 제1 단부에 인접하여 형성되고 드레인 구역(234)은 초격자 구조의 대향하는 제2 단부에 인접하여 형성된다. 도 2에 예시된 실시예에서, 소스 구역(232) 또는 드레인 구역(234) 중 하나의 뷰(view)는 초격자 구조(204)의 전면에 도시되지 않는다. 초격자 구조(204)의 다른 단부는 소스 구역(232) 또는 드레인 구역(234) 중 다른 것을 갖는다. 일부 실시예들에서, 소스 구역(232) 및/또는 드레인 구역(234)은 실리콘, 게르마늄, 실리콘 게르마늄 등과 같은(이에 제한되지는 않음) 임의의 적합한 반도체 재료로 형성된다. 일부 실시예들에서, 소스 구역(232) 및 드레인 구역(234)은 에피택셜 증착 프로세스와 같은 임의의 적합한 증착 프로세스를 사용하여 형성될 수 있다.
[0038] 일부 실시예들에서, 소스/드레인 구역들(232, 234), 더미 게이트 구조(208) 및 측벽 스페이서들(210)을 포함하여, ILD(inter-layer dielectric) 층(220)이 기판(200) 위에 블랭킷 증착된다. ILD 층(220)은 종래의 화학 기상 증착 방법(예컨대, 플라즈마 강화 화학 기상 증착 및 저압 화학 기상 증착)을 사용하여 증착될 수 있다. 실시예에서, ILD 층(220)은 도핑되지 않은 실리콘 산화물, 도핑된 실리콘 산화물(예컨대, BPSG, PSG), 실리콘 질화물 및 실리콘 산질화물과 같은(그러나 이에 제한되지 않음) 임의의 잘 알려진 유전체 재료로 형성된다. 그 후, ILD 층(220)은 더미 게이트 구조(208)의 최상부를 노출시키기 위해 종래의 화학적 기계적 평탄화 방법을 사용하여 폴리싱 백된다(polished back). 일부 실시예들에서, ILD 층(220)은 더미 게이트 구조(208)의 최상부 및 측벽 스페이서들(210)의 최상부를 노출하도록 폴리싱된다.
[0039] 일부 실시예들에서, 도 3에 도시된 바와 같이, 초격자 구조(204)의 채널 구역(214)을 노출하기 위해 더미 게이트 구조(208)가 제거된다. ILD 층(220)은 더미 게이트 구조(208)의 제거 동안 소스/드레인 구역들(232, 234)을 보호한다. 더미 게이트 구조(208)는 플라즈마 건식 에칭 또는 습식 에칭과 같은 종래의 에칭 방법을 사용하여 제거될 수 있다. 일부 실시예들에서, 더미 게이트 구조(208)는 폴리실리콘을 포함하고 더미 게이트 구조는 선택적 에칭 프로세스에 의해 제거된다. 일부 실시예들에서, 더미 게이트 구조(208)는 폴리실리콘을 포함하고, 초격자 구조(204)는 실리콘(Si) 및 실리콘 게르마늄(SiGe)의 교번하는 층들을 포함한다.
[0040] 도 4는 제1 재료(224) 및 제2 재료(226)의 교번하는 층들을 갖는 초격자 구조(204)의 단면 뷰(end-on view)를 보여주는 도 3의 전자 디바이스의 관련 부분을 예시한다. 동작(106)에서, 도 5에 도시된 바와 같이, 와이어 릴리스 프로세스는 초격자 구조(204)의 제1 재료(224) 층들 사이를 선택적으로 에칭한다. 와이어 릴리스 프로세스는 제1 재료(224) 층들 사이에 복수의 공극들(225)을 형성하여 소스 구역과 드레인 구역 사이에서 연장되는 제1 층들(224)을 포함하는 복수의 나노시트들(244)을 발생시킨다.
[0041] 예컨대, 초격자 구조(204)가 실리콘 층들 및 실리콘 게르마늄 층들로 구성되는 경우, 실리콘 게르마늄이 선택적으로 에칭되어 채널 나노와이어들(나노시트들로서 또한 지칭됨)을 형성한다. 릴리스 층들(제2 재료(226)), 예컨대, 실리콘 게르마늄은 반도체 재료 층들(224)의 층들에 선택적인 임의의 잘 알려진 에천트를 사용하여 제거될 수 있으며, 여기서 에천트는 반도체 재료 층들(제1 재료(224))의 층들보다 상당히 높은 레이트로 릴리스 층들(제2 재료(226))의 층들을 에칭한다. 일부 실시예들에서, 선택적 건식 에칭 또는 습식 에칭 프로세스가 사용될 수 있다. 일부 실시예들에서, 반도체 재료 층들(제1 재료(224))이 실리콘이고 릴리스 층들(제2 재료(226))이 실리콘 게르마늄인 경우, 실리콘 게르마늄의 층들은 카복실산/질산/HF 수용액 및 시트르산/질산/HF 수용액과 같은(그러나 이에 제한되지 않음) 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 릴리스 층들(제2 재료(226))의 제거는 반도체 재료 층들(제1 재료(224)) 사이에 공극들(225)을 남긴다. 반도체 재료 층들(제1 재료(224)) 사이의 공극들(225)은 약 3nm 내지 약 20nm의 두께를 갖는다. 나머지 반도체 재료 층들은 소스/드레인 구역들(232, 234)에 커플링되는 채널 나노와이어들의 수직 어레이를 형성한다. 채널 나노와이어들은 기판(200)의 최상부 표면(202)에 평행하게 이어지고 서로 정렬되어 채널 나노와이어들의 단일 컬럼을 형성한다. 소스 구역(232) 및 드레인 구역(234)의 형성 및 선택적 측방향 에칭 정지 층(미도시)의 형성은 유리하게는, 채널 구조의 형성 시에 자기 정렬 및 구조적 완전성을 제공한다.
[0042] 선택적 동작(108)에서, 방법(100)에 의해 형성되는 PMOS 디바이스의 형성을 위한 패터닝이 수행된다. 당업자는 하드마스크 및/또는 포토레지스트 층의 형성, 마스킹 및 에칭 프로세스들을 포함하는(그러나 이에 제한되지 않음) 패터닝 프로세스에 친숙할 것이다. 선택적 동작(108)은 방법(100) 내 임의의 적합한 스테이지에서 수행될 수 있고 동작(106)과 동작(110) 사이에 발생하는 것으로 제한되지 않는다. 예컨대, 일부 실시예들에서, 선택적 동작(108)은 동작(106) 이전에 발생한다.
[0043] 일부 실시예들에서, CMOS(complementary metal-oxide-semiconductor) 디바이스의 NMOS(n-type metal-oxide-semiconductor) 부분은 동작들(102 내지 106) 중 하나 이상 전에 형성된다. 예컨대, 일부 실시예들에서, CMOS 디바이스의 NMOS 부분이 먼저 형성되고 그 후 적합한 하드마스크로 커버된다. 이전에 형성된 NMOS 부분을 방해하지 않고 CMOS의 PMOS((p-type metal-oxide-semiconductor) 부분의 후속 형성을 위해 하드마스크에 개구가 생성된다. 일부 실시예들에서, CMOS의 PMOS 부분은 CMOS의 NMOS 부분의 형성 전에 형성된다.
[0044] 선택적 동작(110)에서, 도 6에 도시된 바와 같이, 나노시트들(244)은 제1 재료(224)의 나노시트들(244)이 초기 두께(T0)(도 5에 도시된 바와 같음)로부터 감소된 두께(T1)(도 6에 도시된 바와 같음)를 갖는 나노시트들(244)로 트리밍되는 선택적 프로세스에 노출된다.
[0045] 나노시트들(244)은 제1 재료(224)와 호환 가능한, 당업자에게 알려진 임의의 적합한 에칭 프로세스에 의해 트리밍된다. 일부 실시예들에서, 나노시트들(244)은 습식 에칭 프로세스 이를테면, KOH-, NaOH- 또는 TMAH-용액들과 같은 수성 알칼리 매질들에 대한 노출에 의해 트리밍된다.
[0046] 일부 실시예들에 따른 나노시트들의 두께의 감소는 초기 두께(T0)의 50% 이상이다. 일부 실시예들에서, 초기 두께(T0)는 4nm 내지 10nm의 범위, 또는 5nm 내지 9nm의 범위, 또는 6nm 내지 8nm의 범위이다. 일부 실시예들에서, 감소된 두께(T1)는 초기 두께(T0)의 1/3 내지 1/5의 범위, 또는 1nm 내지 3nm의 범위이다. 일부 실시예들에서, 나노시트들을 트리밍하는 것은 나노시트의 두께를 6nm 내지 8nm 범위의 초기 두께(T0)로부터 1nm 내지 3nm 범위의 감소된 두께(T1)로 감소시킨다.
[0047] 동작(112)에서, 나노시트들(244)의 복수의 제1 층들(224) 각각 주위에 클래딩 재료(150)가 형성된다. 클래딩 재료(150)는 선택적 동작(110)이 수행되던지 안 되던지 간에 나노시트들 상에 형성된다. 클래딩 재료(150)는 당업자에게 알려진 임의의 적합한 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 클래딩 재료(150)는 실리콘 게르마늄(SiGe) 또는 Ge를 포함한다. 일부 실시예들에서, 클래딩 재료(150)는 나노시트들(244)의 복수의 제1 층들(224) 상에서 에피택셜 성장된다. 클래딩 재료는 450℃ 내지 850℃ 범위의 온도로 CVD 에피택시를 통해 제조된다.
[0048] 도 8a를 참조하면, 일부 실시예들에서, 제1 층들(224)을 트리밍하는 것은 기판(200)에 더 가까운 나노시트들(244)이 기판(200)으로부터 더 멀리 있는 나노시트들(244)보다 더 크게 감소된 두께(T1)를 갖게 한다. 일부 실시예들에서, 클래딩 재료(250)의 두께는 각각의 제1 층 주위에서 균일하게 유지된다.
[0049] 도 8b를 참조하면, 일부 실시예들에서, 나노시트들(244)의 두께가 변동되는 경우, 클래딩 재료(250)의 두께는 나노시트들의 두께의 변동들과 역으로 변동된다. 예컨대, 예시된 바와 같이, 기판으로부터 더 멀리 있는 나노시트들(244)은 더 작은 감소된 두께의 제1 층(224) 및 더 두꺼운 클래딩 재료(250)의 층을 갖는다.
[0050] 일부 실시예들에서, 도 9에 도시된 바와 같이, 나노시트들(244)의 제1 층들(224) 상에 클래딩 재료(250)를 형성하는 것은 불균일한 두께를 갖는 클래딩들을 초래한다. 예컨대, 예시된 바와 같이, 기판(200)에 가장 가까운 나노시트들(244)에 형성된 클래딩 재료(250)는 기판(200)으로부터 가장 멀리 떨어진 나노시트들 상에 형성된 클래딩 재료(250)보다 얇은 두께를 갖는다.
[0051] 방법(100)의 동작(118)에서, 도 10에 도시된 바와 같이, 나노시트들(244)은 건식 산화 프로세스를 거친다. 건식 산화 프로세스는 나노시트들(244)을 변환하여 제1 재료(224)의 산화물(227)에 의해 둘러싸인 클래딩 재료(250)를 갖게 한다. 예컨대, 제1 층(224)이 실리콘(Si)을 포함하고 클래딩 재료(250)가 실리콘 게르마늄(SiGe)을 포함하는 실시예에서, 건식 산화는 재료들을 재정렬하여서, 실리콘 게르마늄(SiGe) 클래딩 재료(250)는 실리콘 산화물(227)의 작은 층이 실리콘(Si) 제1 층(224)의 표면 상에 있는 채로, 실리콘(Si) 제1 층(224)에 의해 둘러싸인 나노시트(244)의 중심에 있게 한다.
[0052] 건식 산화는 당업자에게 알려진 임의의 적합한 기술에 의해 수행될 수 있다. 일부 실시예들에서, 건식 산화 프로세스는 반도체 디바이스를 RTO(rapid thermal oxidation) 프로세스에 노출함으로써 수행된다. 일부 실시예들에서, RTO 프로세스는 기판의 온도를 시작 온도(예컨대, 실온)로부터 700℃ 내지 1050℃ 범위의 최대 온도까지 25℃/초, 50℃/초, 또는 그 초과의 레이트로 1-5분 동안 5-780torr에서 램핑(ramp)시킨다. 건식 산화 프로세스 동안, 일부 실시예들의 프로세스 환경은 일부 경우들에서 O2/N2 가스들의 혼합물 하에서, 수증기, 산소(O2) 또는 오존(O3) 중 하나 이상을 포함한다.
[0053] 동작(118)의 건식 산화 프로세스는 클래딩 재료(250)가 제1 층들(224)을 효과적으로 대체하도록 나노시트들(244)의 층의 재배열을 발생시킨다. 이 구성에서, 클래딩 재료(250)는 반도체 재료 층(245)이 된다.
[0054] 방법(100)의 동작(120)에서, 도 11에 도시된 바와 같이, 제1 층(224) 및 제1 층(224)의 산화물(227)은 임의의 적합한 에칭 프로세스에 의해 반도체 재료 층(245)으로부터 제거된다. 일부 실시예들에서, 산화물(227) 및 제1 층(224)을 제거하는 것은 실온에서 희석된 플루오르화수소산(~1:100 ― 1:150 HF:H2O) 용액에 기판을 노출히는 것을 포함한다.
[0055] 일부 실시예들의 방법(100)은 동작(118)에서의 건식 산화 이전에 클래딩 재료(250) 상에 산화물이 형성되는 동작(114)을 포함한다. 도 12a는 나노시트들(244)의 제1 층들(224)이 클래딩 재료(250) 및 클래딩 재료(250)의 산화물(251)에 의해 둘러싸이는 실시예를 예시한다. 클래딩 재료(250)의 산화물(251)은 당업자에게 알려진 임의의 적합한 산화 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 클래딩 재료(250)의 산화물(251)은 250℃ 내지 450℃ 범위의 낮은 프로세싱 온도로 그리고 일부 경우들에서, 플라즈마 처리 또는 강화된 기능을 갖는 ALD(atomic layer deposition) 프로세스에 의해 형성된다. 일부 실시예들에서, 클래딩 재료(250)의 산화물(251)은 RPO(rapid plasma oxidation)에 의해 형성된다. 일부 실시예들에서, RPO 프로세스는 기판(200)을 350℃ 내지 650℃ 범위의 온도, 5-300torr 범위의 압력에서 산소 함유 플라즈마(예컨대, 분자 산소(O2), 오존(O3))에 노출한다.
[0056] 도 12b는 동작(118)에서 건식 산화 프로세스에 노출되어 다양한 재료 층들의 재배열을 초래한 후의 도 12a의 실시예를 예시한다. 예컨대, 제1 층들(224)이 실리콘을 포함하고 클래딩 재료(250)가 SiGe를 포함하는 경우, 클래딩 재료의 산화물(251)은 실리콘 게르마늄 산화물(SiGeO)을 포함하고 건식 산화 프로세스는 실리콘, 게르마늄 및 산소 원자들을 포함하는 산화물 층(229) 및 실리콘에 의해 둘러싸인 나노시트의 중심으로 SiGe를 이동시킨다.
[0057] 도 13a는 방법(100)의 동작(114)에 따른 산화물 형성 프로세스의 다른 실시예를 예시한다. 예시된 실시예에서, 제1 층들(224)의 나노시트들(244) 및 클래딩 재료(250)는 유동성 산화물(253)에 의해 둘러싸인다. 일부 실시예들에서, 유동성 산화물(253)은 ~2.1 내지 ~2.3 g-cm-3의 막 밀도를 갖는 고밀도 플라즈마 프로세스에 의해 형성된다. 일부 실시예들의 유동성 산화물(253)은 실리콘 산화물을 포함한다.
[0058] 도 13b는 방법(100)의 동작(118)에서 건식 산화 프로세스에 대한 노출 후의 도 13a의 실시예를 예시한다. 건식 산화 프로세스는 다양한 재료 층들의 재배열을 초래한다. 예컨대, 제1 층들(224)이 실리콘을 포함하고, 클래딩 재료(250)가 SiGe를 포함하고, 유동성 산화물(253)이 실리콘 산화물을 포함하는 경우, 건식 산화 프로세스는 SiGe가 실리콘 및 유동성 산화물(253)에 의해 둘러싸인 나노시트들의 중심으로 이동하도록 하는 재배열을 초래한다.
[0059] 일부 실시예들의 방법(100)은 (동작(118)에서) 건식 산화 이전에 산화물이 제거되는 동작(116)을 더 포함한다. 예컨대, 도 12a 또는 도 13a의 산화물이 제거되고 나서 건식 산화 프로세스가 이어진다. 일부 실시예들에서, 산화물은 건식 산화 전에 희석된 HF/H2O2 용액(~1:100 ― 1:150 HF:H2O)에 대한 노출에 의해 제거된다.
[0060] 방법(100)의 동작들(120, 122 및/또는 126)은 일부 실시예들에 따른 하나 이상의 산화물 제거 후 프로세싱을 표현한다. 하나 이상의 산화물 제거 후 프로세스들은 hGAA 디바이스의 완성을 위해 당업자에게 알려진 프로세스들 중 임의의 것에 의해 이루어질 수 있다. 도 14 및 도 15를 참조하면, 일부 실시예들에서, 산화물 층(252)(캐핑 층으로서 또한 지칭됨)이 동작(122)에서 반도체 재료 층들(245) 상에 형성되거나 성장된다. 산화물 층(252)은 당업자에게 알려진 임의의 적합한 기법에 의해 형성된 임의의 적합한 산화물일 수 있다. 일부 실시예들에서, 산화물 층은 실리콘 캐핑 층을 포함한다. 일부 실시예들에서, 선택적 CVD 에피택셜 성장 Si 층(예컨대, 5-30Å)은 500℃ 내지 800℃의 온도로 분리된다.
[0061] 선택적 동작(124)에서, 선택적 동작(108)(PMOS 패터닝) 동안 형성된 하드마스크가 제거된다. 선택적 동작(124)은 방법(100) 동안 임의의 적합한 시간에 형성될 수 있고 동작(122)과 동작(126) 사이에 발생하는 것으로 제한되지 않는다. 하드마스크는 당업자에게 알려진 임의의 적합한 기법에 의해 제거될 수 있다. 예컨대, 일부 실시예들에서, 하드마스크는 습식 에칭 프로세스에 의해 제거된다.
[0062] 예시된 실시예에서, 하이-k 유전체(254)는 동작(126)에서 산화물 층(252) 상에 형성된다. 하이-k 유전체(254)는 당업자에게 알려진 임의의 적합한 증착 기법에 의해 증착되는 임의의 적합한 하이-k 유전체 재료일 수 있다. 일부 실시예들의 하이-k 유전체(254)는 하프늄 산화물을 포함한다. 일부 실시예들에서, 티타늄 질화물, 텅스텐, 코발트, 알루미늄 등과 같은 전도성 재료(256)가 하이-k 유전체(254) 상에 있다. 전도성 재료(256)는 반도체 재료 층(245) 각각 주위에 균일한 두께를 갖는 층의 형성을 보장하기 위해 ALD(atomic layer deposition)와 같은 임의의 적합한 증착 프로세스를 사용하여 형성된다.
[0063] 일부 실시예들에서, 게이트 전극(242)은 기판(200) 상에 형성되고 도핑된 반도체 재료 층들(245) 각각을 둘러싼다. 게이트 전극(242)은 당업계에 알려진 임의의 적합한 게이트 전극 재료로 형성될 수 있다. 게이트 전극 재료는 게이트 전극(242)이 반도체 재료 층들(245) 각각 주위 및 그 사이에 형성되도록 보장하기 위해 ALD(atomic layer deposition)와 같은 임의의 적합한 증착 프로세스를 사용하여 증착된다. 본원에서 설명된 방법을 사용하여 형성된 결과적인 디바이스는 본 개시내용의 실시예에 따른 수평 게이트 올 어라운드 디바이스이다. 본 개시내용의 일부 실시예들은 소스 구역과 드레인 구역 사이의 채널에서 나노-와이어 또는 나노-시트로서 반도체 재료 층(245)을 포함하는 수평 게이트 올-어라운드 디바이스에 관한 것이다.
[0064] 본 개시내용의 일부 실시예들은 도 16에 예시된 바와 같이 PMOS(310) 및 NMOS(320)를 포함하는 전자 디바이스들(300)에 관한 것이다. PMOS(310)는 p-형 소스 구역(332)과 p-형 드레인 구역(334) 사이에 SiGe 나노-와이어들(312)을 포함한다. 당업자는 p-형 소스 구역(332) 및 p-형 드레인 구역(334)이 임의의 특정 순서로 로케이팅될 수 있음을 인식할 것이며 동일한 구성에 친숙할 것이다. SiGe 나노-와이어들(312)은 위에서 논의된 바와 같이 산화물 층(252), 하이 k 유전체(254) 및 전도성 재료(256)에 의해 분리된다. NMOS(320)는 n-형 소스 구역(342)과 n-형 드레인 구역(344) 사이에 Si 나노-와이어들(314)을 포함한다. 당업자는 n-형 소스 구역(342) 및 n-형 드레인 구역(344)이 임의의 특정 순서로 로케이팅될 수 있음을 인식할 것이며 동일한 구성에 친숙할 것이다. Si 나노-와이어들(314)은 위에서 논의된 바와 같이 ― 산화물 층(252), 하이 k 유전체(254) 및 전도성 재료(256)에 의해 분리된다.
[0065] 본 개시내용의 일부 실시예들은 단일 클러스터 도구 내에서 수행되는 통합 프로세스들에 관한 것이다. 도 17은 하나 이상의 실시예들에 따른 예시적인 다중 챔버 프로세싱 시스템의 개략적인 평면도이다. 도 17은 본 개시내용의 실시예들에 따른 다중 챔버 프로세싱 시스템(400)의 예의 개략적인 평면도를 예시한다. 프로세싱 시스템(400)은 일반적으로 팩토리 인터페이스(402), 로드록 챔버들(404, 406), 개개의 이송 로봇들(412, 414)을 갖는 이송 챔버들(408, 410), 홀딩 챔버들(416, 418), 및 프로세싱 챔버들(420, 422, 424, 426, 428, 430)을 포함한다. 본원에서 상세히 설명되는 바와 같이, 프로세싱 시스템(400) 내 웨이퍼들은 프로세싱 시스템(400) 외부의 주변 환경(예컨대, 팹(fab)에 존재할 수 있는 바와 같은 대기 주변 환경)에 웨이퍼들을 노출시키지 않고 다양한 챔버들에서 프로세싱되고 그 다양한 챔버들 사이에서 이송될 수 있다. 예컨대, 웨이퍼들은 프로세싱 시스템(400)에서 웨이퍼들에 대해 수행되는 다양한 프로세스들 사이의 저압(예컨대, 약 300 Torr 이하) 또는 진공 환경을 깨뜨리지 않고 저압 또는 진공 환경에서 다양한 챔버들에서 프로세싱되고 그 다양한 챔버들 사이에서 이송될 수 있다. 따라서, 프로세싱 시스템(400)은 웨이퍼들의 일부 프로세싱을 위한 통합 솔루션을 제공할 수 있다.
[0066] 도 17의 예시된 예에서, 팩토리 인터페이스(402)는 웨이퍼들의 이송을 용이하게 하기 위해 도킹 스테이션(440) 및 팩토리 인터페이스 로봇들(442)을 포함한다. 도킹 스테이션(440)은 하나 이상의 FOUP(front opening unified pod)(444)들을 수용하도록 구성된다. 일부 예들에서, 팩토리 인터페이스 로봇(442) 각각은 일반적으로 팩토리 인터페이스(402)로부터 로드록 챔버들(404, 406)로 웨이퍼들을 이송하도록 구성된 개개의 팩토리 인터페이스 로봇(442)의 일 단부 상에 배치된 블레이드(448)를 포함한다.
[0067] 로드록 챔버들(404, 406)은 팩토리 인터페이스(402)에 커플링된 개개의 포트들(450, 452) 및 이송 챔버(408)에 커플링된 개개의 포트들(454, 456)을 갖는다. 이송 챔버(408)는 추가로, 홀딩 챔버들(416, 418)에 커플링된 개개의 포트들(458, 460) 및 프로세싱 챔버들(420, 422)에 커플링된 개개의 포트들(462, 464)을 갖는다. 유사하게, 이송 챔버(410)는 홀딩 챔버들(416, 418)에 커플링된 개개의 포트들(466, 468) 및 프로세싱 챔버들(424, 426, 428, 430)에 커플링된 개개의 포트들(470, 472, 474, 476)을 갖는다. 포트들(454, 456, 458, 460, 462, 464, 466, 468, 470, 472, 474, 476)은 예컨대, 이송 로봇들(412, 414)에 의해 웨이퍼들을 통과시키고 가스가 개개의 챔버들 사이를 통과하는 것을 방지하기 위해 개개의 챔버들 사이에 밀봉을 제공하기 위한 슬릿 밸브들을 갖는 슬릿 밸브 개구들일 수 있다. 일반적으로, 임의의 포트는 그를 통해 웨이퍼를 이송하기 위해 개방되어 있다. 그렇지 않으면, 포트가 폐쇄된다.
[0068] 로드록 챔버들(404, 406), 이송 챔버들(408, 410), 홀딩 챔버들(416, 418) 및 프로세싱 챔버들(420, 422, 424, 426, 428, 430)은 가스 및 압력 제어 시스템(구체적으로 예시되지 않음)에 유체적으로 커플링될 수 있다. 가스 및 압력 제어 시스템은 하나 이상의 가스 펌프들(예컨대, 터보 펌프들, 크라이오 펌프들, 러핑 펌프들), 가스 소스들, 다양한 밸브들 및 다양한 챔버들에 유체적으로 커플링된 도관들을 포함할 수 있다. 동작 시에, 팩토리 인터페이스 로봇(142)은 FOUP(444)로부터 포트(450 또는 452)를 통해 로드록 챔버(404 또는 406)로 웨이퍼를 이송한다. 그 후, 가스 및 압력 제어 시스템은 로드록 챔버(404 또는 406)를 펌핑 다운한다. 가스 및 압력 제어 시스템은 추가로, 내부 저압 또는 진공 환경(불활성 가스를 포함할 수 있음)으로 이송 챔버들(408, 410) 및 홀딩 챔버들(416, 418)을 유지한다. 따라서, 로드록 챔버(404 또는 406)의 펌핑 다운은 예컨대, 팩토리 인터페이스(402)의 대기 환경과 이송 챔버(408)의 저압 또는 진공 환경 사이에서 웨이퍼의 전달을 용이하게 한다.
[0069] 펌핑 다운된 로드록 챔버(404 또는 406) 내 웨이퍼의 경우, 이송 로봇(412)은 포트(454 또는 456)를 통해 로드록 챔버(404 또는 406)로부터 이송 챔버(408)로 웨이퍼를 이송한다. 이송 로봇(412)은 그 후 프로세싱을 위해 개개의 포트들(462, 464)을 통해 프로세싱 챔버들(420, 422) 및/또는 추가 이송을 대기하도록 홀딩을 위해 개개의 포트들(458, 460)을 통해 홀딩 챔버들(416, 418) 중 임의의 것으로 및/또는 그 사이에서 웨이퍼를 이송할 수 있다. 유사하게, 이송 로봇(414)은 포트(466 또는 468)를 통해 홀딩 챔버(416 또는 418) 내 웨이퍼에 액세스할 수 있고, 프로세싱을 위해 개개의 포트들(470, 472, 474, 476)을 통해 프로세싱 챔버들(424, 426, 428, 430) 및/또는 추가 이송을 대기하도록 홀딩을 위해 개개의 포트들(466, 468)을 통해 홀딩 챔버들(416, 418) 중 임의의 것으로 그리고/또는 그 사이에서 웨이퍼를 이송할 수 있다. 다양한 챔버들 내에서 그리고 그 다양한 챔버들 사이에서 웨이퍼의 이송 및 홀딩은 가스 및 압력 제어 시스템에 의해 제공되는 저압 또는 진공 환경에 있을 수 있다.
[0070] 프로세싱 챔버들(420, 422, 424, 426, 428, 430)은 웨이퍼를 프로세싱하기 위한 임의의 적절한 챔버일 수 있다. 일부 실시예들에서, 프로세싱 챔버(420)는 어닐링 프로세스를 수행할 수 있을 수 있고, 프로세싱 챔버(422)는 세정 프로세스를 수행할 수 있을 수 있으며, 프로세싱 챔버들(424, 426, 428, 430)은 에피택셜 성장 프로세스들을 수행할 수 있을 수 있다. 일부 예들에서, 프로세싱 챔버(422)는 세정 프로세스를 수행할 수 있을 수 있고, 프로세싱 챔버(420)는 에칭 프로세스를 수행할 수 있을 수 있으며, 프로세싱 챔버들(424, 426, 428, 430)은 개개의 에피택셜 성장 프로세스들을 수행할 수 있을 수 있다.
[0071] 시스템 제어기(490)는 프로세싱 시스템(400) 또는 그의 컴포넌트들을 제어하기 위해 프로세싱 시스템(400)에 커플링된다. 예컨대, 시스템 제어기(490)는 프로세싱 시스템(400)의 챔버들(404, 406, 408, 416, 418, 410, 420, 422, 424, 426, 428, 430)의 직접 제어를 사용하여 또는 챔버들(404, 406, 408, 416, 418, 410, 420, 422, 424, 426, 428, 430)와 연관된 제어기들을 제어함으로써 프로세싱 시스템(400)의 동작을 제어할 수 있다. 동작 시에, 시스템 제어기(490)는 프로세싱 시스템(400)의 성능을 조정하기 위해 개개의 챔버들로부터의 데이터 수집 및 피드백을 가능하게 한다.
[0072] 시스템 제어기(490)는 일반적으로 CPU(central processing unit)(492), 메모리(494), 및 지원 회로들(496)을 포함한다. CPU(492)는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 프로세서 중 하나일 수 있다. 메모리(494) 또는 비일시적 컴퓨터 판독 가능 매체는 CPU(492)에 의해 액세스 가능하고 메모리, 이를테면, RAM(random-access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격의 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 지원 회로들(496)은 CPU(492)에 커플링되고, 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급부들 등을 포함할 수 있다. 본 명세서에 개시된 다양한 방법들은 일반적으로 CPU(492)가 예컨대 소프트웨어 루틴으로서 메모리(494)에(또는 특정 프로세스 챔버의 메모리에) 저장된 컴퓨터 명령 코드를 실행함으로써 CPU(492)의 제어 하에 구현될 수 있다. 컴퓨터 명령 코드가 CPU(492)에 의해 실행될 때, CPU(492)는 다양한 방법들에 따라 프로세스들을 수행하도록 챔버들을 제어한다.
[0073] 다른 프로세싱 시스템들은 다른 구성들로 있을 수 있다. 예컨대, 더 많거나 더 적은 프로세싱 챔버들이 이송 장치에 커플링될 수 있다. 예시된 예에서, 이송 장치는 이송 챔버들(408, 410) 및 홀딩 챔버들(416, 418)을 포함한다. 다른 예들에서, 더 많거나 더 적은 이송 챔버들(예컨대, 하나의 이송 챔버) 및/또는 더 많거나 더 적은 홀딩 챔버들(예컨대, 홀딩 챔버들이 없음)이 프로세싱 시스템에서 이송 장치로서 구현될 수 있다.
[0074] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0075] 본원에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서,
    기판 상의 초격자 구조(superlattice structure)를 선택적으로 에칭하는 단계 ― 상기 초격자 구조는 복수의 스택된 쌍들로 교번적으로 배열되는 제1 재료의 복수의 제1 층들 및 제2 재료의 대응하는 복수의 제2 층들을 포함하여 상기 제2 층들 각각을 제거함으로써 상기 초격자 구조에 복수의 공극들 및 소스 구역과 드레인 구역 사이에서 연장되는 상기 제1 층들을 포함하는 복수의 나노시트들을 형성함 ― ;
    상기 나노시트들의 복수의 제1 층들 각각 주위에 클래딩 재료를 형성하여 상기 제1 재료 주위에 상기 클래딩 재료와 함께 제1 재료를 갖는 나노시트들을 형성하는 단계;
    상기 클래딩 재료가 상기 제1 재료의 산화물에 의해 둘러싸이게 하도록 상기 나노시트들을 변환하기 위해 상기 나노시트들을 건식 산화하는 단계; 및
    상기 클래딩 재료의 나노시트들을 남기기 위해 상기 제1 재료를 제거하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 제1 재료는 실리콘(Si)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  3. 제1 항에 있어서,
    상기 제2 재료는 실리콘 게르마늄(SiGe)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  4. 제1 항에 있어서,
    상기 클래딩 재료는 실리콘 게르마늄(SiGe)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  5. 제4 항에 있어서,
    상기 클래딩 재료는 상기 나노시트들의 복수의 제1 층들 상에 에피택셜 성장되는,
    반도체 디바이스를 형성하는 방법.
  6. 제1 항에 있어서,
    상기 나노시트들을 건식 산화하는 단계는 700℃ 내지 950℃ 범위의 온도에서 급속 열 산화 프로세스에 상기 반도체 디바이스를 노출하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 제1 재료의 산화물을 제거하는 단계는 희석된 HF 용액에 상기 제1 재료를 노출하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  8. 제1 항에 있어서,
    상기 클래딩 재료를 형성하기 전에, 6nm 내지 8nm 범위의 초기 두께로부터 2nm 내지 3nm 범위의 감소된 두께로 상기 나노시트들의 두께를 감소시키도록 상기 나노시트들을 트리밍(trimming)하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  9. 제8 항에 있어서,
    상기 기판에 더 가까운 나노시트들은 상기 기판으로부터 더 멀리 있는 나노시트들보다 더 크게 감소된 두께를 갖는,
    반도체 디바이스를 형성하는 방법.
  10. 제1 항에 있어서,
    건식 산화 이전에 상기 클래딩 재료 상에 산화물을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  11. 제10 항에 있어서,
    상기 클래딩 재료 상의 산화물은 원자층 증착에 의해 형성되는,
    반도체 디바이스를 형성하는 방법.
  12. 제10 항에 있어서,
    상기 클래딩 재료 상의 산화물은 고밀도 플라즈마에 의해 형성된 유동성 산화물을 포함하는,
    반도체 디바이스를 형성하는 방법.
  13. 제10 항에 있어서,
    상기 클래딩 재료 상의 산화물은 400℃ 내지 600℃ 범위의 온도에서 급속 플라즈마 산화에 의해 형성되는,
    반도체 디바이스를 형성하는 방법.
  14. 제10 항에 있어서,
    건식 산화 이전에 희석된 HF/H2O2 용액에 대한 노출에 의해 상기 산화물을 제거하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  15. 제1 항에 있어서,
    에피택셜 성장에 의해 또는 화학 기상 증착에 의해 상기 클래딩 재료의 나노시트들 상에 실리콘 캡(silicon cap)을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  16. 제15 항에 있어서,
    상기 실리콘 캡은 2Å 내지 20Å 범위의 두께를 갖는,
    반도체 디바이스를 형성하는 방법.
  17. 제15 항에 있어서,
    상기 클래딩 재료의 나노시트들과 접촉하는 하이-k 금속 게이트를 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  18. 제1 항에 있어서,
    기판의 최상부 표면 상에 상기 초격자 구조를 형성하는 단계를 더 포함하고, 상기 제1 층들 및 제2 층들 각각은 독립적으로 3nm 내지 20nm 범위의 두께를 갖는,
    반도체 디바이스를 형성하는 방법.
  19. 제18 항에 있어서,
    상기 초격자 구조의 제1 단부에 인접한 상기 소스 구역 및 상기 초격자 구조의 제2 대향 단부에 인접한 상기 드레인 구역을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  20. 전자 디바이스로서,
    소스 구역과 드레인 구역 사이에 SiGe 채널을 포함하는 PMOS; 및
    소스 구역과 드레인 구역 사이에 Si 채널을 포함하는 NMOS를 포함하는,
    전자 디바이스.
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US63/447,426 2023-02-22

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