KR20240003000A - 반도체 패키지 - Google Patents

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KR20240003000A
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KR
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redistribution
layer
encapsulant
organic material
disposed
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KR1020220079465A
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김진구
권이억
이상규
정태성
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 제1 재배선층을 포함하는 제1 재배선 구조물; 상기 제1 재배선 구조물의 제1 면 상에 배치되고, 상기 제1 재배선층에 전기적으로 연결된 접속 패드를 포함하는 반도체 칩; 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재; 상기 봉합재 상에 배치되고, 제2 재배선층을 포함하는 제2 재배선 구조물; 상기 봉합재를 관통하여 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 관통 비아 구조물; 상기 관통 비아 구조물과 상기 봉합재의 사이에 배치되고, 상기 봉합재의 연신율보다 큰 연신율을 갖는 유기 물질층; 및 상기 제1 재배선 구조물의 제2 면 상에 배치된 범프 구조물을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자기기의 경량화 및 고성능화에 따라, 반도체 패키지 분야에서도 소형화 및 고성능화된 반도체 패키지의 개발이 요구되고 있다. 이에 따라, 복수의 패키지를 적층한 패키지 온 패키지(Package on Package, PoP) 구조에 대한 개발이 이루어지고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 신뢰성 및 수율이 개선된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 재배선층을 포함하는 제1 재배선 구조물; 상기 제1 재배선 구조물의 제1 면 상에 배치되고, 상기 제1 재배선층에 전기적으로 연결된 접속 패드를 포함하는 반도체 칩; 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재; 상기 봉합재 상에 배치되고, 제2 재배선층을 포함하는 제2 재배선 구조물; 상기 봉합재를 관통하여 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 관통 비아 구조물; 상기 관통 비아 구조물과 상기 봉합재의 사이에 배치되고, 상기 봉합재의 연신율보다 큰 연신율을 갖는 유기 물질층; 및 상기 제1 재배선 구조물의 제2 면 상에 배치된 범프 구조물을 포함하는 반도체 패키지를 제공한다.
또한, 제1 재배선층을 포함하는 제1 재배선 구조물; 상기 제1 재배선 구조물 상에 배치되고, 상기 제1 재배선층에 전기적으로 연결된 반도체 칩; 상기 반도체 칩 상에 배치되고, 제2 재배선층을 포함하는 제2 재배선 구조물; 상기 제1 재배선 구조물과 상기 제2 재배선 구조물의 사이에 배치되고, 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 관통 비아 구조물들; 상기 관통 비아 구조물들을 둘러싸고, 유기 화합물을 포함하는 유기 물질층; 및 상기 제1 재배선 구조물과 상기 제2 재배선 구조물의 사이를 채우고, 상기 유기 물질층을 둘러싸는 봉합재를 포함하는 반도체 패키지를 제공한다.
또한, 제1 재배선층을 포함하는 제1 재배선 구조물; 상기 제1 재배선 구조물 상에 배치되고, 상기 제1 재배선층에 전기적으로 연결된 반도체 칩; 상기 반도체 칩 상에 배치되고, 제2 재배선층을 포함하는 제2 재배선 구조물; 상기 제1 재배선 구조물과 상기 제2 재배선 구조물의 사이에 배치되고, 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 관통 비아 구조물; 상기 관통 비아 구조물의 측면을 따라 연장되고, 메르캅토기(mercapto group)를 갖는 화합물 또는 포스페이트(phosphate)계 화합물을 포함하는 유기 물질층; 및 상기 제1 재배선 구조물과 상기 제2 재배선 구조물의 사이를 채우고, 상기 유기 물질층과 접하는 봉합재를 포함하는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 봉합재와 관통 비아 구조물 사이에 유기 물질층을 도입함으로써, 신뢰성 및 수율이 개선된 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 1b는 도 1a의 I-I' 선에 따른 절단면을 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 6a 내지 6i는 도 1a의 반도체 패키지의 제조과정을 공정 순서에 따라 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 도시하는 단면도이고, 도 1b는 도 1a의 I-I' 선에 따른 절단면을 도시한 평면도이다.
도 1a 및 1b를 참조하면, 일 실시예의 반도체 패키지(100A)는 제1 재배선 구조물(110), 반도체 칩(120), 관통 비아 구조물(130), 유기 물질층(135), 및 봉합재(140)를 포함할 수 있다. 또한, 반도체 패키지(100A)는 제2 재배선 구조물(150) 및/또는 범프 구조물(160)을 더 포함할 수 있다.
본 발명은, 관통 비아 구조물(130)과 봉합재(140)의 밀착력을 향상시킬 수 있는 유기 물질층(135)을 도입함으로써, 봉합재(140) 상부의 평탄면(PS) 형성을 위한 그라인딩 공정에서 발생하는 봉합재(140)와 관통 비아 구조물(130) 사이의 박리 및 크랙을 방지하고, 반도체 패키지(100A)의 수율 및 신뢰성을 개선할 수 있다. 유기 물질층(135)은 봉합재(140)와 관통 비아 구조물(130) 사이의 연신율 차이를 보상하기 위해서, 봉합재(140)의 연신율보다 큰 연신율을 가질 수 있다.
제1 재배선 구조물(110)은 반도체 칩(120)이 실장되는 지지 기판으로서, 대향하는 제1 면(S1) 및 제2 면(S2)을 갖고, 제1 절연층(111), 제1 재배선층(112), 및 제1 재배선 비아(113)를 포함할 수 있다.
제1 절연층(111)은 절연성 수지를 포함할 수 있다. 절연성 수지는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 등이 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT를 포함할 수 있다. 일례로, 제1 절연층(111)은 PID(Photo-Imageable Dielectric)와 같은 감광성 수지를 포함할 수 있다. 제1 절연층(111)은 수직 방향(Z축 방향)으로 적층된 복수의 제1 절연층들(111)을 포함할 수 있다. 공정에 따라서 복수의 제1 절연층들(111) 사이의 경계가 불분명할 수도 있다.
제1 재배선층(112)은 제1 절연층(111) 상에 또는 내에 배치되고, 반도체 칩(120)의 접속 패드(120P)를 재배선할 수 있다. 제1 재배선층(112)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 제1 재배선층(112)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 제1 재배선층(112)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 및 신호(Signal: S) 패턴을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등의 전송 경로를 제공할 수 있다.
제1 재배선층(112)은 도면에 도시된 것 보다 많거나 적은 수의 재배선층들을 포함할 수 있다. 일례로, 제1 재배선층(112)은 제1 재배선 구조물(110)의 제1 면(S1) 상에 배치된 제1 패드 부분(P1)을 포함할 수 있다. 제1 패드 부분(P1)은 반도체 칩(120)의 접속 패드(120P) 및 관통 비아 구조물(130)과 연결될 수 있다. 일례로, 제1 패드 부분(P1)표면에는 제1 배리어층(115)이 배치될 수 있다. 제1 배리어층(115)은 산화에 강한 물질, 예를 들어, 니켈(Ni), 금(Au), 또는 이들의 합금을 포함할 수 있다. 일례로, 제1 배리어층(115)은 니켈(Ni)을 포함하는 하부층(115a) 및 금(Au)을 포함하는 상부층(115b)을 포함할 수 있다.
제1 재배선 비아(113)는 제1 절연층(111)을 관통하여 제1 재배선층(112)에 전기적으로 연결될 수 있다. 예를 들어, 제1 재배선 비아(113)는 서로 다른 레벨의 제1 재배선층들(112)을 상호 연결할 수 있다. 제1 재배선 비아(113)는 신호용 비아, 그라운드용 비아, 파워용 비아를 포함할 수 있다. 제1 재배선 비아(113)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 제1 재배선 비아(113)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 연장된 컨포멀(conformal) 비아일 수 있다.
반도체 칩(120)은 제1 재배선 구조물(110)의 제1 면(S1) 상에 배치되고, 제1 재배선층(112)에 전기적으로 연결된 접속 패드(120P)를 포함할 수 있다. 반도체 칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(bare) 상태의 집적회로(Intergrated Circuit: IC)일 수 있으나, 이에 한정되는 것은 아니며, 패키지드 타입의 집적회로일 수도 있다. 집적회로는 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 어플리케이션 프로세서(AP), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리, 및 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등의 비휘발성 메모리을 포함하는 메모리 칩일 수도 있다.
반도체 칩(120)은 접속 패드(120P)를 제1 재배선층(112)의 제1 패드 부분(P1)에 연결하는 연결 범프(123)를 포함할 수 있다. 연결 범프(123)는 제1 패드 부분(P1)와 접속 패드(120P)의 사이에 배치될 수 있다. 일례로, 연결 범프(123)는 접속 패드(120P)와 접촉되는 필라(pillar) 부분 및 제1 배리어층(115)과 접촉되는 솔더 부분(122)을 포함할 수 있다. 실시예에 따라서, 반도체 칩(120)과 제1 재배선 구조물(110)의 사이에는 언더필(underfill)층(125)이 배치될 수 있다. 언더필층(125)은 에폭시 수지와 같은 절연성 수지를 포함하고, 연결 범프들(123)을 물리적 및 전기적으로 보호할 수 있다. 언더필층(125)은 CUF(capillary underfill) 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라서, 언더필층(125)은 봉합재(140)와 일체화된 MUF(moled underfill) 구조를 가질 수도 있다.
관통 비아 구조물(130)은 제1 재배선 구조물(110)과 제2 재배선 구조물(150)의 사이에서 봉합재(140)를 관통하고, 제1 재배선층(112)과 제2 재배선층(152)을 전기적으로 연결할 수 있다. 관통 비아 구조물(130)은 봉합재(140) 내에서 제1 재배선 구조물(110)의 제1 면(S1)에 수직한 방향(Z 방향)으로 연장될 수 있다. 관통 비아 구조물(130)의 상면은 봉합재(140)로부터 노출되며, 봉합재(140)의 상면과 실질적으로 동일한 면(coplanar)에 있을 수 있다. 예를 들어, 관통 비아 구조물(130)은 봉합재(140)를 관통하는 포스트(post) 형상을 가질 수 있다. 다만, 관통 비아 구조물(130)의 형상이 이에 제한되는 것은 아니다. 관통 비아 구조물(130)은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 실시예에 따라서, 관통 비아 구조물(130)의 하면에는 티타늄(Ti), 구리(Cu) 등을 포함하는 금속 시드층(미도시)이 형성될 수 있다. 봉합재(140) 상부의 평탄면(PS)을 형성하기 위한 그라인딩 공정에서, 관통 비아 구조물(130)과 봉합재(140)의 연신율 차이에 의한 박리 및 크랙이 발생할 수 있다. 본 발명은, 관통 비아 구조물(130)과 봉합재(140)의 사이에 유기 물질층(135)을 개재함으로써, 관통 비아 구조물(130)과 봉합재(140)의 연신율 차이를 보상할 수 있다.
유기 물질층(135)은 관통 비아 구조물(130)과 봉합재(140)의 사이에서 관통 비아 구조물들(130)을 둘러싸도록 형성될 수 있다. 예를 들어, 유기 물질층(135)은 수직하게 연장된 관통 비아 구조물들(130) 각각의 측면(130S)을 따라 연장될 수 있다. 유기 물질층(135)의 상단은 관통 비아 구조물(130) 및 봉합재(140)의 상면과 함께 평탄면(PS)을 형성할 수 있다. 유기 물질층(135)은 봉합재(140)의 연신율보다 큰 연신율을 가질 수 있다. 예를 들어, 유기 물질층(135)의 연신율은 약 3% 이상, 예를 들어, 약 3% 내지 약 20%, 약 4% 내지 약 15%, 약 5% 내지 약 10% 등의 범위일 수 있다. 유기 물질층(135)의 연신율이 약 3% 미만 또는 약 20%를 초과한 경우, 유기 물질층(135)과 관통 비아 구조물(130)의 사이 또는 유기 물질층(135)과 봉합재(140)의 사이에 박리 또는 크랙이 발생할 수 있다.
상술한 바와 같이, 유기 물질층(135)은 관통 비아 구조물(130)과 봉합재(140)의 연신율 차이를 보상할 수 있는 유기 화합물로 형성될 수 있다. 예를 들어, 유기 물질층(135)은 메르캅토기(mercapto group)를 갖는 화합물 또는 포스페이트(phosphate)계 화합물을 포함할 수 있다. 메르캅토기를 갖는 화합물은 2-메르캅토-5-메톡시 벤즈이미다졸(2-Mercapto-5-methoxybenzimidazole), 2-메르캅토-1-메틸이미다졸(2-Mercapto-1-methylimidazole), 2-메르캅토-5-메톡시 벤조티아졸(2-Mercapto-5-methoxybenzothiazole), 및 3-메르캅토프로필(디메톡시)메틸실란(3-Mercaptopropyl(dimethoxy)methylsilane) 중 적어도 하나를 포함할 수 있다. 포스페이트계 화합물은 트리페닐포스페이트(Triphenyl phosphate)를 포함할 수 있다.
유기 물질층(135)은 열경화형 유기 화합물 또는 광경화형 유기 화합물을 제1 재배선 구조물(110) 및 관통 비아 구조물(130)의 표면에 도포 및 경화한 후 이를 패터닝하여 형성될 수 있다. 유기 물질층(135)의 형성 방법에 대해서는 도 6c 및 6d 참조하여 후술한다.
봉합재(140)는 제1 재배선 구조물(110)과 제2 재배선 구조물(120)의 사이를 채우고, 반도체 칩(120) 및 관통 비아 구조물(130) 각각의 적어도 일부를 봉합할 수 있다. 봉합재(140)는 관통 비아 구조물(130)의 측면을 둘러싸는 유기 물질층(135)과 직접 접촉될 수 있다. 봉합재(140)는 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 등이 함침된 프리프레그(prepreg), ABF, FR-4, BT, EMC(Epoxy Molding Compound)를 포함할 수 있다. 예를 들어, 봉합재(140)는 EMC를 포함하고, 경화된 상태의 봉합재(140)는 유기 물질층(135)보다 작은 연신율을 가질 수 있다.
제2 재배선 구조물(150)은 반도체 칩(120) 및 봉합재(140) 상에 배치되고, 제2 절연층(151), 제2 재배선층(152), 및 제2 재배선 비아(153)를 포함할 수 있다.
제2 절연층(151)은 절연성 수지를 포함할 수 있다. 절연성 수지는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 등이 함침된 수지, 예를 들어, 프리프레그, ABF, FR-4, BT, PID를 포함할 수 있다. 제2 절연층(151)은 수직 방향(Z축 방향)으로 적층된 복수의 제2 절연층들(151)을 포함할 수 있다. 공정에 따라서 복수의 제2 절연층들(151) 사이의 경계가 불분명할 수도 있다.
제2 재배선층(152)은 제2 절연층(151) 상에 또는 내에 배치되고, 관통 비아 구조물(130)을 재배선할 수 있다. 제2 재배선층(152)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다.
제2 재배선층(152)은 도면에 도시된 것 보다 많거나 적은 수의 재배선층들을 포함할 수 있다. 일례로, 제2 재배선층(152)은 제2 재배선 구조물(150)의 상면 상에 배치된 제2 패드 부분(P2)을 포함할 수 있다. 제2 패드 부분(P2)은 외부 장치와 물리적 및 전기적으로 연결될 수 있다(도 5 참조). 일례로, 제2 패드 부분(P2)의 표면에는 제2 배리어층(155)이 배치될 수 있다. 제2 배리어층(155)은 산화에 강한 물질, 예를 들어, 니켈(Ni), 금(Au), 또는 이들의 합금을 포함할 수 있다. 일례로, 제2 배리어층(155)은 니켈(Ni)을 포함하는 하부층(155a) 및 금(Au)을 포함하는 상부층(155b)을 포함할 수 있다.
제2 재배선 비아(153)는 제2 절연층(151)을 관통하여 제2 재배선층(152)에 전기적으로 연결될 수 있다. 예를 들어, 제2 재배선 비아(153)는 서로 다른 레벨의 제2 재배선층들(152)을 상호 연결할 수 있다. 제2 재배선 비아(153)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 연장된 컨포멀(conformal) 비아일 수 있다.
범프 구조물(160)은 제1 재배선 구조물(110)의 제2 면(S2) 상에 배치될 수 있다. 범프 구조물(160)은 제1 재배선층(112)을 통해 반도체 칩(120) 및 관통 비아 구조물(130)에 전기적으로 연결될 수 있다. 반도체 패키지(100A)는 범프 구조물(160)을 통해 모듈 기판, 시스템 보드 등의 외부 장치에 연결될 수 있다. 일례로, 범프 구조물들(160)은 필라(또는 언더범프금속) 및 볼(ball)이 조합된 형태를 가질 수 있다. 필라는 구리(Cu) 또는 구리(Cu)의 합금을 포함하고, 볼은 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 실시예에 따라서, 범프 구조물들(160)은 필라만 포함하거나 볼만 포함할 수도 있다. 실시예에 따라서, 제2 면(S2) 상에는 범프 구조물들(160)을 외부의 물리적 및 화학적 손상으로부터 보호하는 레지스트층(미도시)이 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 도시하는 단면도이다.
도 2를 참조하면, 일 실시예의 반도체 패키지(100B)는 유기 물질층(135)의 적어도 일부가 제1 재배선 구조물(110)의 상부까지 연장된 점을 제외하고, 도 1a 및 1b를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 본 실시예에서, 유기 물질층(135)은 제1 재배선 구조물(110)의 제1 면(S1) 상에 배치된 제1 재배선층(112)(또는 '패드 부분')과 접촉되거나 제1 면(S1)(또는 '제1 절연층(111)')에 접촉될 수 있다.
예를 들어, 관통 비아 구조물들(130)은 서로 인접한 제1 관통 비아 구조물(130a) 및 제2 관통 비아 구조물(130b)을 포함하고, 유기 물질층(135)은 제1 관통 비아 구조물(130a)을 둘러싸는 제1 부분(135a) 및 제2 관통 비아 구조물(130b)을 둘러싸는 제2 부분(135b)을 포함할 수 있다. 제1 부분(135a) 및 제2 부분(135b)은 각각 제1 재배선층(112)(또는 '패드 부분')과 접촉되거나 제1 면(S1)(또는 '제1 절연층(111)')에 접촉될 수 있다. 실시예에 따라서, 유기 물질층(135)은 제1 재배선 구조물(110)의 제1 면(S1)을 따라서 연장되어 제1 부분(135a) 및 제2 부분(135b)을 연결하는 제3 부분(135c)을 더 포함할 수 있다. 따라서, 유기 물질층(135)과 봉합재(140)의 접촉 면적이 증가되어 관통 비아 구조물(130)과 봉합재(140)의 밀착력을 확보하고 신뢰성을 개선할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지(100C)를 도시하는 단면도이다.
도 3을 참조하면, 일 실시예의 반도체 패키지(100C)는 유기 물질층(135)의 적어도 일부가 봉합재(140)의 측면(140S)까지 연장된 점을 제외하고, 도 1a 내지 2를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 본 실시예에서, 유기 물질층(135)은 제1 재배선 구조물(110)의 제1 면(S1) 상에 배치된 제1 재배선층(112)(또는 '패드 부분')과 접촉되거나 제1 면(S1)(또는 '제1 절연층(111)')에 접촉될 수 있다. 게다가, 유기 물질층(135)의 끝단(135T)은 봉합재(140)의 측면(140S)으로 노출될 수 있다. 유기 물질층(135)의 끝단(135T)은 봉합재(140)와 측면(140S)과 실질적으로 동일한 면에 있을 수 있다. 따라서, 유기 물질층(135)과 봉합재(140)의 접촉 면적이 증가되어 관통 비아 구조물(130)과 봉합재(140)의 밀착력을 확보하고 신뢰성을 개선할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(100D)를 도시하는 단면도이다.
도 4를 참조하면, 일 실시예의 반도체 패키지(100D)는 반도체 칩(120)이 제1 재배선 구조물(110)과 접촉된 것을 제외하고, 도 1a 내지 3을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 본 실시예에서, 반도체 칩(120)의 하면 또는 활성면(AS)과 제1 재배선 구조물(110)의 제1 면(S1)은 서로 밀착될 수 있다. 예를 들어, 접속 패드(120P) 및 관통 비아 구조물(130)은 제1 재배선 비아(113)와 직접 접촉될 수 있다. 이 경우, 접속 패드(120P) 및 관통 비아 구조물(130)과 제1 재배선 비아(113)의 사이에는 니켈(Ni), 금(Au) 등을 포함하는 배리어층이 형성되지 않을 수 있다. 본 실시예의 반도체 패키지(100D)는 반도체 칩(120) 및 관통 비아 구조물(130)이 봉합된 몰딩 구조물을 먼저 형성하고, 반도체 칩(120) 및 관통 비아 구조물(130)이 노출된 봉합재(140)의 일면에 직접 제1 재배선 구조물(110)을 형성함으로써 제조될 수 있다. 본 실시예에 따르면 두께가 감소되고 신뢰성이 우수한 반도체 패키지(100D)를 구현할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(1000)를 도시하는 단면도이다.
도 5를 참조하면, 일 실시예의 반도체 패키지(1000)는 제1 패키지(100) 및 제2 패키지(200)를 포함할 수 있다. 제1 패키지(100)는, 도 1a에 도시된 반도체 패키지(100A)와 동일하게 도시되었으나, 도 2 내지 4를 참조하여 설명한 반도체 패키지들(100B, 100C, 100D) 또는 이들과 유사한 특징을 가지는 반도체 패키지들로 대체될 수 있다.
제2 패키지(200)는 재배선 기판(210), 제2 반도체 칩(220), 및 제2 봉합재(230)를 포함할 수 있다. 재배선 기판(210)은 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 하부 패드(211) 및 상부 패드(212)를 포함할 수 있다. 또한, 재배선 기판(210)은 하부 패드(211) 및 상부 패드(212)를 전기적으로 연결하는 재배선 회로(213)를 포함할 수 있다.
제2 반도체 칩(220)은 재배선 기판(210) 상에 와이어본딩 또는 플립칩 본딩 방식으로 실장될 수 있다. 예를 들어, 복수의 제2 반도체 칩들(220)은 재배선 기판(210)에 수직 방향으로 적층되고, 본딩 와이어(WB)에 의해 재배선 기판(210)의 상부 패드(212)에 전기적으로 연결될 수 있다. 일 예에서, 제2 반도체 칩(220)은 메모리 칩을 포함하고, 제1 반도체 칩(120)은 AP칩을 포함할 수 있다.
제2 봉합재(230)는 제1 패키지(100)의 봉합재(150)와 동일하거나 유사한 재료를 포함할 수 있다. 제2 패키지(200)는 도전성 범프(260)에 의해서 제1 패키지(100)와 물리적 및 전기적으로 연결될 수 있다. 도전성 범프(260)는 재배선 기판(210)의 하부 패드(211)를 통하여 재배선 기판(210) 내부의 재배선 회로(213)와 전기적으로 연결될 수 있다. 금속 범프(260)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다.
본 실시예의 반도체 패키지(1000)는 유기 물질층(135)이 도입된 제1 패키지(100)를 포함하며, 신뢰성 및 수율이 개선된 패키지 온 패키지 구조를 구현할 수 있다.
도 6a 내지 6i는 도 1a의 반도체 패키지(100A)의 제조과정을 공정 순서에 따라 도시하는 단면도들이다.
도 6a를 참조하면, 캐리어 상에 제1 재배선 구조물(110)이 형성될 수 있다. 캐리어는 하부층(11), 중간층(12), 및 상부층(13)을 포함할 수 있다. 하부층(11), 중간층(12), 및 상부층(13)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 하부층(11)은 동박적층판(Copper Clad Laminate, CCL)이고, 중간층(12)은 경화형 수지를 포함하는 폴리머층이고, 상부층(13)은 니켈(Ni), 티타늄(Ti) 등을 포함하는 금속층일 수 있다.
제1 재배선 구조물(110)은 제1 절연층(111), 제1 재배선층(112), 및 제1 재배선 비아(113)를 포함할 수 있다. 제1 절연층(111)은 감광성 물질, 예를 들어, PID를 순차적으로 도포 및 경화하여 형성될 수 있다. 제1 재배선층(112) 및 제1 재배선 비아(113)는 노광 공정 및 현상 공정을 수행하여 제1 절연층(111)을 관통하는 비아홀을 형성하고, 도금 공정을 이용하여 제1 절연층(111) 상에 금속 물질을 패터닝하여 형성될 수 있다. 상술한 과정을 반복하여 복수의 제1 재배선층들(112)을 포함하는 제1 재배선 구조물(110)이 형성될 수 있다. 제1 재배선 구조물(110)의 제1 면(S1) 상에 배치된 최상측 제1 재배선층(112) 상에는 제1 배리어층(115)이 형성될 수 있다. 제1 배리어층(115)은 니켈(Ni) 및 금(Au)을 순차적으로 도금하여 형성될 수 있다. 최하측 제1 재배선층(112) 아래에는 범프 구조물(160)(필라 부분)이 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라서, 범프 구조물(160)(필라 부분)은 캐리어가 완전히 제거된 후 형성될 수도 있다.
도 6b를 참조하면, 최상측 제1 재배선층(112) 상에 관통 비아 구조물(130)이 형성될 수 있다. 관통 비아 구조물(130)은 도금 공정을 수행하여 형성될 수 있다. 관통 비아 구조물(130)은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 실시예에 따라서, 관통 비아 구조물(130)의 하면에는 티타늄(Ti), 구리(Cu) 등을 포함하는 금속 시드층(미도시)이 형성될 수 있다.
도 6c를 참조하면, 제1 재배선 구조물(110) 및 관통 비아 구조물(130)의 표면을 덮는 유기 물질층(135)이 형성될 수 있다. 유기 물질층(135)은 경화형 폴리머와 무기산 첨가물이 반응하여 형성된 열경화형 유기 화합물 또는 광경화형 유기 화합물을 이용하여 형성될 수 있다. 예를 들어, 경화형 폴리머는 에폭시(epoxy), 아크릴(acryl), 우레탄(urethan), 실리콘(silicone), 이소시아네이트(isocyanate), PHS (polyhydroxy styrene) 등의 수지를 포함할 수 있다. 무기산 첨가물은 인산(phosphoric acid), 황산(sulfuric acid) 등을 포함할 수 있다. 또한, 열경화형 유기 화합물 또는 광경화형 유기 화합물은 메르캅토기를 갖는 화합물 또는 포스페이트계 화합물을 포함할 수 있다.
유기 물질층(135)은 임프린트(imprint) 방식, 스프레이(spray) 방식 등을 이용하여 유기 화합물을 도포 및 패터닝하여 형성될 수 있다. 유기 화합물의 도포 방식에 따라서 패터닝 과정이 불필요할 수도 있다. 예를 들어, 도 6c 및 6d에 도시된 것과 같이, 스프레이 방식으로 광경화형 유기 화합물이 제1 면(S1) 전체에 도포되고, 이후 노광 및 현상을 진행하여 유기 물질층(135)이 패터닝될 수 있다. 반면, 임프린트 방식으로 열경화형 유기 화합물 또는 광경화형 유기 화합물을 도포하는 경우, 유기 물질층(135)은 제한된 영역, 예를 들어, 관통 비아 구조물(130)의 표면 및 제1 면(S1)의 일부에만 형성될 수 있다. 이 경우, 패터닝 공정 없이 제1 재배선층(112)을 노출시키는 유기 물질층(135)이 형성될 수 있다.
도 6d를 참조하면, 유기 물질층(135)의 제1 부분(EL1)이 제거될 수 있다. 도 6c를 참조하여 설명한 것과 같이, 유기 물질층(135)이 제1 재배선층(112)을 덮도록 형성된 경우, 유기 물질층(135)의 일부를 제거하여 제1 재배선층(112)을 노출시키는 패터닝 공정이 수행될 수 있다. 제1 부분(EL1)은 포토마스크를 이용한 노광 공정 및 현상 공정을 수행하여 제거될 수 있다.
도 6e를 참조하면, 제1 재배선 구조물(110) 상에 반도체 칩(120)이 배치될 수 있다. 반도체 칩(120)은 플립-칩(flip-chip) 방식으로 실장될 수 있다. 예를 들어, 반도체 칩(120)은 접속 패드(120P) 상에 형성된 연결 범프(123)를 통해 제1 재배선층(112)에 연결될 수 있다.
도 6f를 참조하면, 반도체 칩(120)과 제1 재배선 구조물(110)의 사이에 언더필층(125)이 형성될 수 있다. 언더필층(125)은 CUF(capillary underfill) 공정을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라서, 언더필층(125)은 MUF(moled underfill) 공정을 이용하여 후술하는 봉합재(140)와 일체화로 형성될 수도 있다.
도 6g를 참조하면, 반도체 칩(120) 및 관통 비아 구조물(130) 각각의 적어도 일부를 봉합하는 봉합재(140)가 형성될 수 있다. 봉합재(140)는 예를 들어, EMC를 도포 및 경화하여 형성될 수 있다. 경화된 상태의 봉합재(140)는 유기 물질층(135)보다 작은 연신율을 가질 수 있다.
도 6h를 참조하면, 봉합재(140) 상부에 평탄화 공정이 적용될 수 있다. 평탄화 공정은 그라인딩 공정, CMP(Chemical Mechanical Polishing) 공정 등을 포함할 수 있다. 평탄화 공정에 의해 유기 물질층(135)의 제2 부분(EL2)이 제거되고 관통 비아 구조물(130)의 상면이 노출될 수 있다. 따라서, 관통 비아 구조물(130)의 상면, 유기 물질층(135)의 상면, 및 봉합재(140)의 상면으로 이루어진 평탄면(PS)이 형성될 수 있다. 유기 물질층(135)은 관통 비아 구조물(130)과 봉합재(140)의 연신율 차이를 보상하여, 관통 비아 구조물(130)과 봉합재(140) 사이의 박리 및 크랙을 방지할 수 있다.
도 6i를 참조하면, 평탄면(PS) 상에 제2 재배선 구조물(150)이 형성될 수 있다. 제2 재배선 구조물(150)은 제1 재배선 구조물(140)과 유사한 공정에 의해 형성될 수 있다. 이후, 하부층(11)이 분리되고, 중간층(12) 및 상부층(13)이 제거되어 제1 재배선 구조물(110)의 제2 면(S2)이 노출될 수 있다. 다음, 범프 구조물(160)에 솔더볼을 부착하고 소잉(sawing) 공정(미도시)을 수행하여 도 1a에 도시된 반도체 패키지가 완성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제1 재배선층을 포함하는 제1 재배선 구조물;
    상기 제1 재배선 구조물의 제1 면 상에 배치되고, 상기 제1 재배선층에 전기적으로 연결된 접속 패드를 포함하는 반도체 칩;
    상기 반도체 칩의 적어도 일부를 봉합하는 봉합재;
    상기 봉합재 상에 배치되고, 제2 재배선층을 포함하는 제2 재배선 구조물;
    상기 봉합재를 관통하여 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 관통 비아 구조물;
    상기 관통 비아 구조물과 상기 봉합재의 사이에 배치되고, 상기 봉합재의 연신율보다 큰 연신율을 갖는 유기 물질층; 및
    상기 제1 재배선 구조물의 제2 면 상에 배치된 범프 구조물을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 유기 물질층은 메르캅토기(mercapto group)를 갖는 화합물 또는 포스페이트(phosphate)계 화합물을 포함하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 메르캅토기를 갖는 화합물은 2-메르캅토-5-메톡시 벤즈이미다졸, 2-메르캅토-1-메틸이미다졸, 2-메르캅토-5-메톡시 벤조티아졸, 및 3-메르캅토프로필(디메톡시)메틸실란 중 적어도 하나를 포함하는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 포스페이트계 화합물은 트리페닐포스페이트를 포함하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 봉합재는 무기 필러가 함침된 절연성 수지를 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 유기 물질층의 연신율은 약 3% 내지 약 20%의 범위인 반도체 패키지.
  7. 제1 재배선층을 포함하는 제1 재배선 구조물;
    상기 제1 재배선 구조물 상에 배치되고, 상기 제1 재배선층에 전기적으로 연결된 반도체 칩;
    상기 반도체 칩 상에 배치되고, 제2 재배선층을 포함하는 제2 재배선 구조물;
    상기 제1 재배선 구조물과 상기 제2 재배선 구조물의 사이에 배치되고, 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 관통 비아 구조물들;
    상기 관통 비아 구조물들을 둘러싸고, 유기 화합물을 포함하는 유기 물질층; 및
    상기 제1 재배선 구조물과 상기 제2 재배선 구조물의 사이를 채우고, 상기 유기 물질층을 둘러싸는 봉합재를 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 관통 비아 구조물들은 서로 인접한 제1 관통 비아 구조물 및 제2 관통 비아 구조물을 포함하고,
    상기 유기 물질층은 상기 제1 관통 비아 구조물을 둘러싸는 제1 부분 및 상기 제2 관통 비아 구조물을 둘러싸는 제2 부분을 포함하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 유기 물질층은 상기 제1 재배선 구조물의 제1 면을 따라서 연장되어 상기 제1 부분 및 상기 제2 부분을 연결하는 제3 부분을 더 포함하는 반도체 패키지.
  10. 제1 재배선층을 포함하는 제1 재배선 구조물;
    상기 제1 재배선 구조물 상에 배치되고, 상기 제1 재배선층에 전기적으로 연결된 반도체 칩;
    상기 반도체 칩 상에 배치되고, 제2 재배선층을 포함하는 제2 재배선 구조물;
    상기 제1 재배선 구조물과 상기 제2 재배선 구조물의 사이에 배치되고, 상기 제1 재배선층과 상기 제2 재배선층을 전기적으로 연결하는 관통 비아 구조물;
    상기 관통 비아 구조물의 측면을 따라 연장되고, 메르캅토기(mercapto group)를 갖는 화합물 또는 포스페이트(phosphate)계 화합물을 포함하는 유기 물질층; 및
    상기 제1 재배선 구조물과 상기 제2 재배선 구조물의 사이를 채우고, 상기 유기 물질층과 접하는 봉합재를 포함하는 반도체 패키지.
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