KR20240001583A - 멀티레벨 소자 및 이의 제조방법 - Google Patents
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Abstract
터너리 특성을 갖고, 히스테리시스를 감소시킬 수 있는 멀티레벨 소자 및 이의 제조방법이 개시된다. 이는 복수의 턴온 전압 즉, 복수의 문턱 전압을 가질 수 있음에 따라 터너리 소자 특성으르 갖는 멀티레벨 전도도를 제공할 수 있다. 또한, 채널층을 분리하는 분리층으로 유전층과 유기 고분자막으로 된 이중의 절연층을 사용함으로써, 채널층과 절연층 계면에서의 트랩 챠지에 의한 히스테리시스를 제거함에 따라, 터너리 특성이 항상 균일하게 유지되도록 할 수 있고, 채널층이 유기 고분자막 상에 형성되도록 함으로써, 채널층을 절연층 상에 더욱 안정적으로 형성되도록 할 수 있다.
Description
본 발명은 멀티레벨 소자 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 터너리(ternary) 특성을 갖는 멀티레벨 소자 및 이의 제조방법에 관한 것이다.
최근의 디지털 정보통신 및 가전산업의 발달로 인해 저 전력 및 고집적화 소자에 대한 요구가 증대하고 있는데 반해, 기존의 전하 제어를 기반으로 한 소자의 사용 전력 및 고집적화는 한계점에 이른 것으로 알려지고 있다.
한편, 논리 소자(logic architecture)를 대체하고자 멀티레벨 소자(multi-valued logic)가 연구되고 있으며, 이 중 3개의 논리 상태를 이용하는 터너리 논리(ternary logic) 소자에 대한 연구가 활발히 진행되고 있다. 이러한 멀티레벨 소자는 바이너리 논리(binary logic)소자 대비 트랜지스터의 개수 및 각 소자를 연결하는 상호연결 길이를 감소시킬 수 있기 때문에, 이로 인한 파워 소모를 크게 감소시킬 수 있을 것으로 전망된다.
허나, 이러한 멀티레벨 소자는 게이트 전극에 특정 세기의 전압이 인가될 경우 소스 전극과 드레인 전극 사이의 전류의 크기가 히스테리시스 특성으로 인해 항상 균일하게 유지되지 못하는 문제점을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 터너리 특성을 갖고, 히스테리시스를 감소시킬 수 있는 멀티레벨 소자 및 이의 제조방법을 제공하는데 있다.
상술한 과제를 해결하기 위해 본 발명의 멀티레벨 소자는 기판, 상기 기판 상에 형성된 게이트 전극, 상기 기판 및 상기 게이트 전극 상에 형성된 제1 분리층, 상기 제1 분리층 상에 형성된 제1 채널층, 상기 제1 채널층 상에 형성된 제2 분리층, 상기 제2 분리층 상에 형성된 제2 채널층 및 상기 제2 채널층 상에 형성된 소스 및 드레인 전극을 포함하고, 상기 제1 분리층과 제2 분리층은 각각 유기 고분자막을 포함한다.
상기 제1 분리층은, 상기 기판 및 상기 게이트 전극 상에 형성된 제1 유전막 및 상기 제1 유전막 상에 형성된 제1 유기 고분자막을 포함할 수 있다.
상기 제2 분리층은, 상기 제1 채널층 상에 형성된 제2 유전막 및 상기 제2 유전막 상에 형성된 제2 유기 고분자막을 포함할 수 있다.
상기 제1 유전막 및 상기 제2 유전막은 산화알루미늄, 질화알루미늄, 산화질화알루미늄 및 질화산화알루미늄 중 어느 하나의 물질로 형성될 수 있다.
상기 제1 유기 고분자막 및 상기 제2 유기 고분자막은 폴리머(polymer)계 물질을 포함할 수 있다.
상기 폴리머계 물질은 PMMA(polymethyl metharylate) 및 PS(polystyrene) 중 어느 하나의 물질을 포함할 수 있다.
상기 제1 분리층의 두께는 30nm 내지 50nm 범위의 두께를 가지되, 상기 제1 유기 고분자막은 상기 제1 유전막 보다 더 큰 두께를 가지 수 있다.
상기 제2 분리층의 두께는 30nm 내지 50nm 범위의 두께를 가지되, 상기 제2 유기 고분자막은 상기 제2 유전막 보다 더 큰 두께를 가질 수 있다.
상기 제1 유기 고분자막 및 상기 제2 유기 고분자막의 두께는 20nm 내지 30nm 범위의 두께를 가질 수 있다.
상기 게이트 전극에 인가되는 게이트 전압은 상기 제1 채널층 또는 상기 제2 채널층의 동작에 따라, 음의 방향으로 커질수록 제1 전압 범위, 제2 전압 범위 및 제3 전압 범위를 가질 수 있다.
상기 제1 전압 범위에서 상기 제2 채널층에 채널이 형성되고, 상기 제3 전압 범위에서 상기 제2 채널층의 채널은 유지되되, 상기 제1 채널층에 채널이 형성될 수 있다.
상기 제1 전압 범위에서 상기 제2 채널층에 채널이 형성되되, 상기 제2 전압 범위에서 상기 제2 채널층에 흐르는 전류는 포화될 수 있다.
상기 제1 전압 범위에서 채널을 형성시키는 문턱 전압과 상기 제3 전압 범위에서 채널을 형성시키는 문턱 전압은 다른 값을 가질 수 있다.
상술한 과제를 해결하기 위해 본 발명의 멀티레벨 소자의 제조방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 기판 및 상기 게이트 전극 상에 유기 절연막을 포함하는 제1 분리층을 형성하는 단계, 상기 제1 분리층 상에 제1 채널층을 형성하는 단계, 상기 제1 채널층 상에 유기 절연막을 포함하는 제2 분리층을 형성하는 단계, 상기 제2 분리층 상에 제2 채널층을 형성하는 단계 및 상기 제2 채널층 상에 소스 및 드레인 전극을 형성하는 단계를 포함한다.
상기 제1 분리층을 형성하는 단계는, 상기 기판 및 상기 게이트 전극 상에 제1 유전막을 형성하는 단계 및 상기 제1 유전막 상에 제1 유기 고분자막을 형성하는 단계를 포함할 수 있다.
상기 제2 분리층을 형성하는 단계는, 상기 제1 채널층 상에 제2 유전막을 형성하는 단계 및 상기 제2 유전막 상에 제2 유기 고분자막을 형성하는 단계를 포함할 수 있다.
상기 제1 유전막 및 상기 제2 유전막은 Al2O3을 포함하고, 상기 제1 유기 고분자막 및 상기 제2 유기 고분자막은 PMMA(polymethyl metharylate) 또는 PS(polystyrene)를 포함할 수 있다.
상기 제1 유기 고분자막 및 상기 제2 유기 고분자막의 두께는 20nm 내지 30nm 범위의 두께를 가질 수 있다.
상기 소스 및 드레인 전극을 형성하는 단계는, 상기 제2 채널층 상에 제1 금속막을 형성하는 단계, 상기 제1 금속막을 포토리소그래피 공정을 이용하여 패터닝한 후, 상기 패터닝된 제1 금속막 형태로 제1 분리층, 상기 제1 채널층, 상기 제2 분리층 및 상기 제2 채널층을 패터닝 하는 단계, 상기 패터닝된 상기 제1 분리층, 상기 제1 채널층, 상기 제2 분리층, 상기 제2 채널층 및 상기 제1 금속막을 감싸도록 상기 제1 금속막과 동일한 물질의 제2 금속막을 다시 한번 증착하는 단계 및 상기 제2 금속막을 포토리소그래피 공정으로 패터닝하여 상기 소스 및 상기 드레인 전극을 형성하는 단계를 포함할 수 있다.
상술한 본 발명에 따르면, 복수의 턴온 전압 즉, 복수의 문턱 전압을 가질 수 있음에 따라 터너리 소자 특성으르 갖는 멀티레벨 전도도를 제공할 수 있다.
또한, 채널층을 분리하는 분리층으로 유전층과 유기 고분자막으로 된 이중의 절연층을 사용함으로써, 채널층과 절연층 계면에서의 트랩 챠지에 의한 히스테리시스를 제거함에 따라, 터너리 특성이 항상 균일하게 유지되도록 할 수 있다.
더 나아가, 채널층이 유기 고분자막 상에 형성되도록 함으로써, 채널층을 절연층 상에 더욱 안정적으로 형성되도록 할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 멀티레벨 소자를 나타낸 도면이다.
도 2 내지 도 4는 본 발명의 따른 멀티레벨 소자의 유기 고분자막 두께에 따른 히스테리시스 제어 특성을 설명하기 위한 도면이다.
도 5는 본 발명에 따른 멀티레벨 소자의 전달 특성을 나타낸 그래프이다.
도 6 내지 도 8은 본 발명의 멀티레벨 소자의 단계별 동작 특징을 설명하기 위한 도면들이다.
도 9 내지 도 17은 본 발명의 멀티레벨 소자의 제조방법을 나타낸 도면들이다.
도 18은 본 발명의 멀티레벨 소자의 실험예에 따른 전류-전압 곡선을 나타낸 그래프이다.
도 19는 본 발명의 멀티레벨 소자의 문턱 전압 특성을 나타낸 그래프이다.
도 20은 본 발명의 멀티레벨 소자의 일정 기간동안 반복적으로 측정된 전류-전압 곡선을 나타낸 도면이다.
도 21은 본 발명의 멀티레벨 소자의 다른 실시예에 따른 실험 결과를 나타낸 그래프이다.
도 2 내지 도 4는 본 발명의 따른 멀티레벨 소자의 유기 고분자막 두께에 따른 히스테리시스 제어 특성을 설명하기 위한 도면이다.
도 5는 본 발명에 따른 멀티레벨 소자의 전달 특성을 나타낸 그래프이다.
도 6 내지 도 8은 본 발명의 멀티레벨 소자의 단계별 동작 특징을 설명하기 위한 도면들이다.
도 9 내지 도 17은 본 발명의 멀티레벨 소자의 제조방법을 나타낸 도면들이다.
도 18은 본 발명의 멀티레벨 소자의 실험예에 따른 전류-전압 곡선을 나타낸 그래프이다.
도 19는 본 발명의 멀티레벨 소자의 문턱 전압 특성을 나타낸 그래프이다.
도 20은 본 발명의 멀티레벨 소자의 일정 기간동안 반복적으로 측정된 전류-전압 곡선을 나타낸 도면이다.
도 21은 본 발명의 멀티레벨 소자의 다른 실시예에 따른 실험 결과를 나타낸 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
실시예
도 1은 본 발명의 멀티레벨 소자를 나타낸 도면이다.
도 1을 참조하면, 본 발명에 따른 멀티레벨 소자는 기판(110), 게이트 전극(120), 제1 분리층(130), 제1 채널층(140), 제2 분리층(150), 제2 채널층(160), 소스 전극(170) 및 드레인 전극(180)을 포함한다.
기판(110)은 유리와 같은 투명 기판, 실리콘 기판, 플라스틱 기판 또는 금속 포일 기판 등 유연한 기판을 사용할 수 있다. 플라스틱 기판의 예로는 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프 탈레이트(polyethyelenen napthalate), 폴리에틸렌테레프탈레이드(polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트(cellulose triacetate) 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinoate)등을 이용할 수 있다. 바람직하게는 표면에 산화규소(SiO2)가 형성된 규소(Si) 기판(110)이 사용될 수 있다.
기판(110) 상에는 게이트 전극(120)이 형성될 수 있다. 일예로, 게이트 전극(120)은 기판(110) 상부에서 매립되도록 배치되되, 게이트 전극(120)의 상부면과 기판(110)의 상부면이 동일 평면 상에 위치하도록 매립될 수 있다. 게이트 전극(120)은 금속으로 이루어진 금속막일 수 있다. 금속으로는 금(Au), 은(Ag), 백금(Pt), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브텐(Mo), 텅스텐(W), 니켈(Ni) 팔라듐(Pd), 또는 이들의 합금 중 적어도 하나를 사용할 수 있다. 또한, 금속 산화물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Al doped Zinc Oxide) 또는 GZO(Gallium Zinc Oxide) 중 적어도 하나를 사용할 수 있다.
게이트 전극(120) 및 기판(110) 상에는 게이트 전극(120)에 인가되는 게이트 전압 범위에 따라 서로 다른 문턱 전압을 갖고, 서로 다른 문턱 전압에 의해 전류의 상태가 변경되도록 하는 제1 분리층(130), 제1 채널층(140), 제2 분리층(150) 및 제2 채널층(160)이 순차적으로 형성될 수 있다.
일예로, 제1 분리층(130) 및 제2 분리층(150)은 절연층으로서, 제1 분리층(130)은 게이트 전극(120) 및 제1 채널층(140) 사이에 배치되어, 게이트 전극(120)과 제1 채널층(140)을 서로 분리시킬 수 있고, 제2 분리층(150)은 제1 채널층(140) 및 제2 채널층(160) 사이에 배치되어, 제1 채널층(140)과 제2 채널층(160)을 서로 분리시킬 수 있다. 또한, 이러한 분리층들(300,500)은 채널층들(400,600)과 인접 계면을 형성하고, 분리층들(300,500)이 채널층들(400,600)에 비해 큰 밴드갭을 갖도록 형성하여 제1 분리층(130) 및 제2 분리층(150) 사이에 배치된 제1 채널층(140)이 양자우물을 형성할 수 있다. 다른 실시예로서, 제2 채널층(160) 상에 제3 분리층(미도시)이 배치되고, 제3 분리층 상에 제3 채널층(미도시)이 형성될 수 있다. 다만, 3개의 채널층과 3개의 분리층이 형성될 경우, 이에 따라 서로 다른 문턱 전압 개수도 증가될 수 있다.
또한, 제1 분리층(130)은 제1 유전막(131) 및 제1 유기 고분자막(132)를 포함할 수 있다.
제1 유전막(131)은 게이트 전극(120) 및 기판(110) 상에 형성될 수 있다. 제1 유전막(131)은 게이트 전극(120)과 제1 채널층(140)을 절연하기 위한 절연층으로, 산화알루미늄(Al2O3), 질화알루미늄, 산화질화알루미늄 또는 질화산화알루미늄을 포함하는 무기 절연막 중 어느 하나로 형성될 수 있고, 바람직하게는 산화알루미늄(Al2O3)이 사용될 수 있다. 일예로, 제1 유전막(131)은 게이트 전극(120) 상에서 5nm 내지 15nm 범위의 두께로 형성될 수 있다.
제1 유기 고분자막(132)는 제1 유전막(131) 상에 형성될 수 있다. 즉, 제1 분리층(130)은 제1 유전막(131)/제1 유기 고분자막(132)의 이중 구조로 형성될 수 있다. 이때, 제1 유기 고분자막(132)은 제1 유전막(131)보다 더 큰 두께를 갖도록 형성하는 것이 바람직하다. 제1 유기 고분자막(132)는 폴리메틸(메트)아크릴레이트(PMMA), 폴리에틸렌(PS), 폴리비닐피롤리돈(PVP), 폴리비닐아세테이트(PVA) 또는 폴리이미드(PI) 중 어느 하나로 형성될 수 있고, 바람직하게는 PMMA가 사용할 수 있다. 따라서, 제1 분리층(130)은 Al2O3/PMMA의 이중 구조로 형성된 절연층일 수 있다.
일반적으로, 무기 또는 유기 절연막과 유기 반도체가 접하는 접합 계면에서는 유기물의 특성상 계면에서의 트랩 챠지(trap charge)가 발생하거나 외부의 수분 등에 의한 분극(polarization)으로 게이트 전압의 스윕(sweep) 방향에 따라 히스테리시스가 발생할 수 있는 문제점이 있다. 즉, 게이트 전극(120)에 특정 세기의 전압이 인가될 경우에 항상 소스 전극(170)과 드레인 전극(180) 사이의 전류의 크기가 그에 해당하는 전류값이 되어야 하고, 이러한 전류의 크기가 일정해야 하나, 계면에서의 트랩 챠지에 의한 히스테리시스에 의해 그 특성이 항상 균일하게 유지되지 못하는 문제점이 있다.
이러한, 히스테리시스 특성에 의한 문제를 해결하기 위해, 본 발명에 따른 멀티레벨 소자는 게이트 전극(120)과 제1 채널층(140) 사이에 배치되는 제1 분리층(130)을 제1 유전막(131)과 제1 유기 고분자막(132)를 포함하도록 형성함으로써 히스테리시스 특성을 제거할 수 있다. 즉, 제1 유전막(131)과 제1 채널층(140) 사이에 제1 유기 고분자막(132)를 형성하고, 제1 유기 고분자막(132)를 이용하여 제1 채널층(140)부터 형성되는 전류를 차단함으로써 히스테리시스를 제어할 수 있다. 상기 제1 유기 고분자막(132)를 이용한 히스테리시스 제어에 대한 상세한 설명은 후술하기로 한다.
또한, 제1 유기 고분자막(132) 상에 제1 채널층(140)이 형성되도록 함으로써, 유기 반도체로 형성된 제1 채널층(140)을 절연층 상에 안정적으로 형성되도록 할 수 있다.
제1 유기 고분자막(132)는 제1 유전막(131) 상에서 20nm 이상의 두께로 형성됨이 바람직하다. 일예로, 제1 유기 고분자막(132)의 두께는 히스테리시스 제거를 위해 20nm 내지 30nm의 두께를 갖도록 형성하는 것이 바람직하다. 예컨대, 제1 유기 고분자막(132)의 두께가 20nm보다 작은 크기를 가질 경우, 히스테리시스 특성이 완전히 제거되지 못하는 문제가 있다. 또한, 제1 유기 고분자막(132)의 두께가 30nm보다 큰 크기를 가질 경우, 제1 분리층(130)인 절연층의 전체 두께가 너무 두꺼워지기 때문에 터너리 소자 특성이 발현되지 않을 수 있는 문제가 있다. 따라서, 게이트 전극(120) 상에 형성되는 제1 분리층(130)의 전체 두께는 30nm 내지 50nm 범위의 두께를 가지되, 제1 유기 고분자막(132)의 두께는 20nm 내지 30nm의 두께를 갖도록 형성하는 것이 바람직하다.
계속해서, 제1 분리층(130) 상에 제1 채널층(140)이 형성된다. 좀 더 상세하게는 제1 유기 고분자막(132) 상에 제1 채널층(140)이 배치될 수 있다. 제1 채널층(140)은 디나프로티에노티오펜(dinaphthothienothiophene, DNTT), 펜타센(pentacene), 테트라센(tetracene), 올리고티오펜(oligo thiophene), 폴리티오펜(polythiophene), 금속 프탈로시아닌(metal phthalocyanine), 폴리페닐렌(polyphenylene), 폴리비닐렌페닐렌(polyvinylenephenylene), 폴리플루오렌(polyfluorene), 풀러렌(C60) 등을 사용할 수 있고, 바람직하게는 디나프로티에노티오펜(DNTT)을 사용할 수 있다. 제1 채널층(140)은 수 내지 수십 나노미터의 두께를 가질 수 있다. 제1 채널층(140)은 하부면이 제1 분리층(130)에 접하고, 상부면이 제2 분리층(150)에 접하도록 배치되어 양자우물을 형성할 수 있다.
재1 채널층 상에는 제2 분리층(150)이 형성될 수 있다. 제2 분리층(150)은 제1 분리층(130)과 동일한 구성 및 물질로 형성될 수 있다. 일예로, 제2 분리층(150)은 제2 유전막(151) 및 제2 유기 고분자막(152)를 포함할 수 있다.
제2 유전막(151)은 제1 채널층(140) 상에 형성될 수 있다. 제2 유전막(151)은 제1 채널층(140)과 제2 채널층(160)을 분리하기 위한 절연층으로, 산화알루미늄(Al2O3), 질화알루미늄, 산화질화알루미늄 또는 질화산화알루미늄을 포함하는 무기 절연막 중 어느 하나로 형성될 수 있고, 바람직하게는 산화알루미늄(Al2O3)이 사용될 수 있다. 일예로, 제2 유전막(151)은 제1 채널층(140) 상에서 5nm 내지 15nm 범위의 두께로 형성될 수 있다.
제2 유기 고분자막(152)는 제2 유전막(151) 상에 형성될 수 있다. 즉, 제2 분리층(150)은 제2 유전막(151)/제2 유기 고분자막(152)의 이중 구조로 형성될 수 있다. 이때, 제2 유기 고분자막(152)은 제2 유전막(151)보다 더 큰 두께를 갖도록 형성하는 것이 바람직하다. 제2 유기 고분자막(152)는 폴리메틸(메트)아크릴레이트(PMMA), 폴리에틸렌(PS), 폴리비닐피롤리돈(PVP), 폴리비닐아세테이트(PVA) 또는 폴리이미드(PI) 중 어느 하나로 형성될 수 있고, 바람직하게는 PMMA가 사용할 수 있다. 따라서, 제2 분리층(150)은 제1 분리층(130)과 동일한 Al2O3/PMMA의 이중 구조로 형성된 절연층일 수 있다.
제1 채널층(140)과 제2 채널층(160) 사이에 배치되는 제2 분리층(150)을 제2 유기 고분자막(152)가 포함되도록 함으로써 히스테리시스 특성을 제어하고, 멀티레벨 소자 동작시, 특정 구간에서 제1 채널층(140)의 전류가 완전히 차단되도록 할 수 있다. 또한, 제2 유기 고분자막(152) 상에 제2 채널층(160)이 형성되도록 함으로써, 유기 반도체로 형성된 제2 채널층(160)을 절연층 상에 안정적으로 형성되도록 할 수 있다.
제2 유기 고분자막(152)의 두께는 일예로, 히스테리시스 제거와 제1 채널층(140)의 전류를 완전히 차단하기 위해 제1 유기 고분자막(132)의 두께와 동일한 두께를 갖도록 형성하는 것이 바람직하다. 예컨대, 제2 유기 고분자막(152)의 두께는 20nm 내지 30nm의 두께를 갖도록 형성하는 것이 바람직하다. 따라서, 제1 채널층(140) 상에 형성되는 제2 분리층(150)의 두께는 30nm 내지 50nm 범위의 두께를 가지되, 제2 유기 고분자막(152)의 두께는 20nm 내지 30nm의 두께를 갖도록 형성하는 것이 바람직하다.
계속해서, 제2 분리층(150) 상에 제2 채널층(160)이 형성된다. 좀 더 상세하게는 제2 유기 고분자막(152) 상에 제1 채널층(140)이 형성될 수 있다. 제2 채널층(160)은 디나프로티에노티오펜(dinaphthothienothiophene, DNTT), 펜타센(pentacene), 테트라센(tetracene), 올리고티오펜(oligo thiophene), 폴리티오펜(polythiophene), 금속 프탈로시아닌(metal phthalocyanine), 폴리페닐렌(polyphenylene), 폴리비닐렌페닐렌(polyvinylenephenylene), 폴리플루오렌(polyfluorene), 풀러렌(C60) 등을 사용할 수 있고, 바람직하게는 제1 채널층(140)과 동일한 디나프로티에노티오펜(DNTT)을 사용할 수 있다.
제2 채널층(160) 상에는 소스 전극(170) 및 드레인 전극(180)이 배치될 수 있다. 소스 전극(170) 및 드레인 전극(180)은 금속으로 이루어진 금속막일 수 있다. 금속으로는 금(Au), 은(Ag), 백금(Pt), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브텐(Mo), 텅스텐(W), 니켈(Ni) 팔라듐(Pd), 또는 이들의 합금 중 적어도 하나를 사용할 수 있다. 또한, 금속 산화물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Al doped Zinc Oxide) 또는 GZO(Gallium Zinc Oxide) 중 적어도 하나를 사용할 수 있다.
히스테리시스 제어예
도 2 내지 도 4는 본 발명의 따른 멀티레벨 소자의 유기 고분자막 두께에 따른 히스테리시스 제어 특성을 설명하기 위한 도면이다.
여기서, 도 2(a)는 게이트 전극(120) 및 DNTT의 제1 채널층(140) 사이에 Al2O3/PMMA의 제1 분리층(130) 만이 형성된 단일 채널의 트랜지스터를 나타내고, 도 2(b)는 도 2(a)의 구성에서 제1 유기 고분자막(132)인 PMMA의 두께를 변경했을 경우의 전류-전압 특성을 나타낸다.
또한, 도 3(a)는 도 2에 도시된 단일 채널 구성에서 제1 채널층(140) 상부에 Al2O3/PMMA의 제2 분리층(150)이, 제2 분리층(150) 상에 소스 및 드레인 전극(700,800)이 배치된 구성을 나타내고, 도 3(b)는 도 3(a)의 구성에서 제2 유기 고분자막(152)인 PMMA의 두께를 변경했을 경우의 전류-전압 특성을 나타낸다.
도 4(a)는 도 3에 도시된 단일 채널 구성에서 제2 분리층(150) 상에 DNTT의 제2 채널층(160)이 추가된 본 발명의 멀티레벨 소자 구성을 나타내고, 도 4(b)는 도 4(a)의 구성에서 제2 유기 고분자막(152)인 PMMA의 두께를 변경했을 경우의 전류-전압 특성을 나타낸다.
도 2 내지 도 4를 이용하여, 본 발명에 따른 멀티레벨 소자의 히스테리시스 제어 특성을 아래에 상세히 설명한다.
우선, 도 2(a) 및 도 2(b)를 참조하면, 제1 유기 고분자막(132)인 PMMA의 두께가 5nm, 10nm일 경우, PMMA(132)가 없을 때보다 히스테리시스가 점점 감소되지만, 여전히 히스테리시스 특성이 나타나는 것을 확인할 수 있다. 허나, PMMA(132)의 두께가 20nm일 경우, 히스테리시스 특성이 제거되는 것을 확인할 수 있다. 즉, 게이트 전극(120)과 제1 채널층(140) 사이에 배치된 PMMA(132)의 두께 변화를 통해 히스테리시스 특성을 제어할 수 있고, PMMA(132)의 두께가 20nm 이상의 두께를 가지면 히스테리시스가 제거됨을 확인할 수 있다.
도 3(a) 및 도 3(b)를 참조하면, 도 2(a)에 도시된 단일 채널 구성에서 제1 채널층(140) 상부에 제2 유기 고분자막(152)를 형성할 경우, 제2 유기 고분자막(152)인 PMMA의 두께가 증가될수록 채널층의 전류가 감소되는 것을 확인할 수 있다. 즉, 제2 유기 고분자막(152)인 PMMA의 두께가 10nm, 15nm 일 경우, PMMA(152)가 없을 때보다 전류가 점점 감소되지만, PMMA(152)의 두께가 20nm일 때 제1 채널층(140)의 전류가 완전히 차단되는 것을 확인할 수 있다. 즉, 제1 채널층(140) 상에 형성된 제2 분리층(150)의 PMMA(152) 두께 변화에 의해 채널층의 전류가 제어됨을 확인할 수 있다.
도 4(a)는 도 3(a)에 도시된 단일 채널 구성에서 제2 분리층(150) 상에 DNTT의 제2 채널층(160)이 추가된 본 발명의 멀티레벨 소자 구성을 갖는다. 다만, 제2 분리층(150)의 제2 유기 고분자막(152)인 PMMA 두께가 20nm 보다 적은 10nm, 15nm를 가질 경우, 히스테리시스 특성에 의해 3진 논리를 갖는 터너리 소자 특성이 나타나지 않는 것을 확인할 수 있다. 즉, 제2 유기 고분자막(152)인 PMMA의 두께가 충분한 두께를 갖지 않으면, 제1 채널층(140)의 전류를 충분히 차단하지 못하기 때문에 터너리 소자 특성이 형성되지 않는 문제를 갖는다. 또한, 제1 채널층(140)의 전류가 완전히 차단되지 않는 문제 때문에 제1 채널층(140)과 제2 채널층(160)의 턴온 및 턴온되는 채널층의 순서가 일정하지 않은 불안정한 상태를 가질 수 있다.
따라서, 멀티레벨 소자의 히스테리시스를 제거하고, 제1 채널층(140)의 전류를 완전히 차단하여 멀티레벨 소자가 3진 논리 특성을 가질 수 있도록, 분리막들(300,500)에 유기 고분자막(320,520)을 추가로 형성하되, 유기 고분자막(320,520)은 20nm 이상의 두께를 갖는 것이 바람직하며, 구체적으로 20nm 내지 30nm의 두께를 갖도록 형성하는 것이 바람직하다.
멀티레벨 소자의 동작예
도 5는 본 발명에 따른 멀티레벨 소자의 전달 특성을 나타낸 그래프이다.
도 6 내지 도 8은 본 발명의 멀티레벨 소자의 단계별 동작 특징을 설명하기 위한 도면들이다.
도 5 내지 도 8을 이용하여, 멀티레벨 소자의 동작을 하기에 상세히 설명한다.
여기서, 도 5에 도시된 멀티레벨 소자의 전달 특성 곡선은 P형 반도체 소자의 전달 특성 곡선일 수 있다. 또한, 도 6 내지 도 8에 도시된 멀티레벨 소자의 단계별 동작은 도 5에 도시된 P형 반도체 소자의 전달 특성 곡선에 따른 단계별 동작 특징일 수 있다.
우선, 도 5 및 도 6을 참조하면, 게이트 전극(120)에 인가되는 전압(VG)이 도 5의 제1 전압 범위(A) 즉, 게이트 전극(120)에 제1 문턱 전압(Vth1) 이하의 전압이 인가될 경우(Vth1<VG), 제2 채널층(160) 내에 채널을 형성할 수 있을 정도로 정공이 축적됨에 따라 제2 채널층(160)이 먼저 턴온될 수 있다. 또한, 게이트 전극(120)에 인가되는 게이트 전압(VG)이 제1 전압 범위(A) 내에서 음의 방향으로 증가함에 따라, 제2 채널층(160)에 흐르는 전류(I0)도 증가될 수 있다. 이때, 제1 채널층(140)은 턴오프 상태일 수 있다. 즉, 제1 전압 범위(A)에서는 제2 채널층(160)은 턴온되어, 소스 전극(170) 및 드레인 전극(180) 사이에 전류(I0)가 흐를 수 있으나, 게이트 전극(120)에 인가되는 전압(VG)이 제1 채널층(140)을 턴온시키기 충분하지 않기 때문에 제1 채널층(140)은 턴오프 상태를 유지할 수 있다.
도 5 및 도 7을 참조하면, 게이트 전극(120)에 인가되는 전압(VG)이 도 5의 제2 전압 범위(B) 즉, 게이트 전극(120)에 제1 문턱 전압(Vth1)과 제2 문턱 전압(Vth2) 사이의 전압이 인가 될 경우(Vth2<VG<Vth1), 소스 전극(170) 및 드레인 전극(180) 사이에 흐르는 전류(I1)는 일정 수준으로 증가한 후, 일정한 수준을 유지할 수 있다. 즉, 제2 전압 범위(B)에서는 제1 채널층(140)은 턴온 상태를, 제2 채널층(160)은 턴오프 상태를 유지하되, 소스 전극(170) 및 드레인 전극(180) 사이에 흐르는 전류(I1)는 일정 수준에서 더 이상 증가되지 않고, 유지될 수 있다. 이는, 제2 전압 범위(B) 내에서는 제1 채널층(140)에 흐르는 전류의 양이 일정 수준 증가한 뒤, 급격하게 포화(saturation)됨을 의미할 수 있다. 이러한 전류의 포화는 제2 분리층(150)의 전하 이동 차단으로 인한 제1 채널층(140)에 축적된 전하가 게이트 필드(gate field)를 차단(screening)하기 때문으로 이해될 수 있다.
계속해서, 도 5 및 도 8을 참조하면, 게이트 전극(120)에 인가되는 전압(VG)이 도 5의 제3 전압 범위(C) 즉, 게이트 전극(120)에 제2 문턱 전압(Vth2) 이하의 전압이 인가될 경우(VG<Vth2), 제1 채널층(140) 내에도 채널을 형성할 수 있을 정도로 정공이 충분히 축적됨에 따라 제1 채널층(140)도 턴온될 수 있다. 즉, 소스 전극(170)에서 정공이 제2 채널층(160)을 지나 제2 분리층(150)을 터널링(tunneling)한 뒤, 제1 채널층(140)을 따라 흐를 수 있다. 제1 채널층(140)을 흐른 정공은 다시 제2 분리층(150)을 터널링한 후 제2 채널층(160)을 지나 드레인 전극(180)로 제공될 수 있다.
제3 전압 범위(C)에서는 제1 채널층(140) 및 제2 채널층(160)이 모두 턴온된 상태이기 때문에, 제1 전압 범위(A) 또는 제2 전압 범위(B) 보다 많은 전류(I2)가 소스 전극(170) 및 드레인 전극(180) 사이에 흐를 수 있다. 이는, 게이트 전극(120)에 인가되는 게이트 전압(VG)의 절대값이 제3 전압 범위(C) 내에서 증가함에 따라, 게이트 필드가 더욱 증가하여, 제1 채널층(140)의 전하가 제2 분리층(150)을 통한 터널링 현상으로 전류에 기여, 전류가 다시 증가하는 것으로 이해될 수 있다.
상술한 바와 같이, 본 발명에 따른 멀티레벨 소자는 제1 전압 범위(A)의 게이트 전압(VG)이 게이트 전극(120)에 인가되면, 제2 채널층(160)만 턴온되고, 제1 채널층(140)은 턴오프 상태를 유지할 수 있다. 또한, 제1 전압 범위(A)보다 음의 방향으로 큰 제2 전압 범위(B)의 게이트 전압(VG)이 인가되면, 제2 채널층(160)은 턴온 상태를 유지하되, 전류 이동은 포화 상태를 가질 수 있다. 이후, 제2 전압 범위(B)보다 음의 방향으로 큰 제3 전압 범위(C)의 게이트 전압(VG)이 인가되면, 제1 채널층(140) 및 제2 채널층(160)이 모두 턴온될 수 있다. 따라서, 본 발명에 따른 멀티레벨 소자는 복수의 턴온 전압 즉, 복수의 문턱 전압을 가질 수 있음에 따라 멀티레벨 전도도를 제공할 수 있다.
또한, 제1 분리층(130)의 제1 유기 고분자막(132) 및 제2 분리층(150)의 제2 유기 고분자막(152)에 의해 절연층 상에 증착되는 채널층을 더욱 안정적으로 형성할 수 있고, 계면에서의 트랩 챠지에 의한 히스테리시스를 제거함에 따라, 터너리 특성이 항상 균일하게 유지될 수 있도록 할 수 있다.
멀티레벨 소자의 제조예
도 9 내지 도 17은 본 발명의 멀티레벨 소자의 제조방법을 나타낸 도면들이다.
여기서, 도 9(a) 내지 도 17(a)는 본 발명의 멀티레벨 소자의 단면도를 나타내고, 도 9(b) 내지 도 17(b)는 도 9(a) 내지 도 17(a)에 대한 각각의 평면도를 나타낸다.
도 9 내지 도 17을 참조하여, 본 발명의 멀티레벨 소자의 제조방법을 아래에 상세히 설명한다.
우선, 도 9를 참조하면, 기판(110) 상에 게이트 전극(120)이 형성된다.
여기서, 기판(110)은 표면에 산화규소(SiO2)가 형성된 규소(Si) 기판일 수 있고, 상기 기판(110) 표면을 포토리소그래피(photolithography) 공정을 이용하여 패터닝한 후, 패터닝된 부위에 게이트 전극(120)을 증착함으로써 게이트 전극(120)이 기판(110) 표면에 매립되도록 형성할 수 있다. 이때, 게이트 전극(120) 상부면은 기판(110) 상부면과 동일 평면에 위치하도록 형성될 수 있다. 게이트 전극(120)는 금(Au) 또는 백금(Pt)이 사용될 수 있다.
도 10을 참조하면, 게이트 전극(120) 상에 제1 분리층(130)이 형성된다. 제1 분리층(130) 형성은 제1 유전막(131)을 형성하는 단계와 제1 유기 고분자막(132)를 형성하는 단계로 구분될 수 있다.
우선, 게이트 전극(120)과 게이트 전극(120)을 감싸는 기판(110) 표면에 제1 유전막(131)이 형성될 수 있다. 제1 유전막(131)은 Al2O3를 원자층 증착법(ALD)을 이용하여 게이트 전극(120) 및 기판(110) 표면에 증착함으로써 형성될 수 있다. 제1 유전막(131)은 5nm 내지 15nm 범위의 두께로 형성될 수 있다.
제1 유전막(131)을 형성한 후에, 제1 유전막(131) 상에 제1 유기 고분자막(132)를 형성한다. 제1 유기 고분자막(132)는 폴리메틸(메트)아크릴레이트(PMMA), 폴리에틸렌(PS), 폴리비닐피롤리돈(PVP), 폴리비닐아세테이트(PVA) 또는 폴리이미드(PI) 중 어느 하나로 형성될 수 있고, 바람직하게는 PMMA 또는 PS가 사용될 수 있고, 더욱 바람직하게는 PMMA가 사용될 수 있다. 일예로, 제1 유기 고분자막(132)는 PMMA를 스핀코팅을 이용하여 제1 유전막(131) 상에 증착함으로써 형성될 수 있다. 제1 유기 고분자막(132)는 20nm 내지 30nm의 두께를 갖도록 형성하는 것이 바람직하며, 더욱 상세하게는 스핀코팅을 이용하여 20nm 두께로 제1 유전막(131) 상에 형성될 수 있다. 따라서, 게이트 전극(120) 및 기판(110) 상에는 Al2O3/PMMA의 이중 구조로 형성된 제1 분리층(130)이 형성될 수 있다.
도 11을 참조하면, 제1 분리층(130) 상에 제1 채널층(140)이 형성된다. 제1 채널층(140)은 디나프로티에노티오펜(dinaphthothienothiophene, DNTT), 펜타센(pentacene), 테트라센(tetracene), 올리고티오펜(oligo thiophene), 폴리티오펜(polythiophene), 금속 프탈로시아닌(metal phthalocyanine), 폴리페닐렌(polyphenylene), 폴리비닐렌페닐렌(polyvinylenephenylene), 폴리플루오렌(polyfluorene), 풀러렌(C60) 등을 사용할 수 있고, 바람직하게는 DNTT를 진공 증착법(thermal evaporation)을 이용하여 40nm의 두께로 제1 분리층(130) 상에 형성될 수 있다.
도 12를 참조하면, 제1 채널층(140) 상에 제2 분리층(150)이 형성된다. 제2 분리층(150) 형성은 제2 유전막(151)을 형성하는 단계와 제2 유기 고분자막(152)를 형성하는 단계로 구분될 수 있다.
우선, 제1 채널층(140) 상에 제2 유전막(151)이 형성될 수 있다. 제2 유전막(151)은 Al2O3를 원자층 증착법을 이용하여 제1 채널층(140) 상에 증착함으로써 형성될 수 있다. 제2 유전막(151)은 5nm 내지 15nm 범위의 두께로 형성될 수 있다.
제2 유전막(151)을 형성한 후에, 제2 유전막(151) 상에 제2 유기 고분자막(152)를 형성한다. 제2 유기 고분자막(152)는 폴리메틸(메트)아크릴레이트(PMMA), 폴리에틸렌(PS), 폴리비닐피롤리돈(PVP), 폴리비닐아세테이트(PVA) 또는 폴리이미드(PI) 중 어느 하나로 형성될 수 있고, 바람직하게는 PMMA 또는 PS가 사용될 수 있고, 더욱 바람직하게는 제1 유기 고분자막(132)와 동일한 PMMA가 사용될 수 있다. 일예로, 제2 유기 고분자막(152)는 PMMA를 스핀코팅을 이용하여 제2 유전막(151) 상에 증착함으로써 형성될 수 있다. 제2 유기 고분자막(152)는 20nm 내지 30nm의 두께를 갖도록 형성하는 것이 바람직하며, 더욱 상세하게는 스핀코팅을 이용하여 20nm 두께로 제2 유전막(151) 상에 형성될 수 있다. 즉, 게이트 전극(120) 및 기판(110) 상에는 Al2O3/PMMA의 이중 구조로 형성된 제2 분리층(150)이 형성될 수 있다.
도 13을 참조하면, 제2 분리층(150) 상에 제2 채널층(160)이 형성된다. 제2 채널층(160)은 디나프로티에노티오펜(dinaphthothienothiophene, DNTT), 펜타센(pentacene), 테트라센(tetracene), 올리고티오펜(oligo thiophene), 폴리티오펜(polythiophene), 금속 프탈로시아닌(metal phthalocyanine), 폴리페닐렌(polyphenylene), 폴리비닐렌페닐렌(polyvinylenephenylene), 폴리플루오렌(polyfluorene), 풀러렌(C60) 등을 사용할 수 있고, 바람직하게는 제1 채널층(140)과 동일한 DNTT를 진공 증착법을 이용하여 40nm의 두께로 제2 분리층(150) 상에 형성될 수 있다.
도 14 내지 도 17을 참조하면, 제2 채널층(160) 상에 소스 전극(170) 및 드레인 전극(180)이 형성된다. 우선, 도 14를 참조하면, 제2 채널층(160) 상에 진공 증착법을 이용하여 금속막(101)이 형성될 수 있다. 금속막(101)은 금(Au), 은(Ag), 백금(Pt), 크롬(Cr), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 몰리브텐(Mo), 텅스텐(W), 니켈(Ni) 팔라듐(Pd), 또는 이들의 합금 중 적어도 하나를 사용할 수 있다. 바람직하게는 금(Au)이 사용될 수 있다.
도 15를 참조하면, 증착된 금속막(101)을 포토리소그래피 공정을 이용하여 패터닝한 후, O2 플라즈마 식각 공정을 이용하여 패터닝된 금속막(101) 형태로 제1 분리층(130), 제1 채널층(140), 제2 분리층(150) 및 제2 채널층(160)을 패터닝한다.
도 16을 참조하면, 패너팅된 제1 분리층(130), 제1 채널층(140), 제2 분리층(150), 제2 채널층(160) 및 금속막(101)을 감싸도록 진공 증착법을 이용하여 다시 한번 금속막(101)을 증착한다. 금속막(101)을 전체적으로 다시 한번 증착함으로써 소스 전극(170) 및 드레인 전극(180)을 형성하기 위한 패터닝 공정시, 케미컬 공정에 약한 채널층들(400,600)을 보호할 수 있다.
도 17을 참조하면, 추가적으로 증착된 금속막(101) 상에 포토리소그래피 및 습식 식각(wet etch) 공정을 이용하여 소스 전극(170) 및 드레인 전극(180)을 패터닝하고, 소스 전극(170) 및 드레인 전극(180)을 제외한 금속막들을 제거함으로써 제2 채널층(160) 상에 소스 전극(170) 및 드레인 전극(180)이 형성될 수 있다.
실험예
포토리소그래피 공정을 이용하여 Au의 게이트 전극(120)을 SiO2/Si 기판(110) 상에 매립되도록 형성하고, 게이트 전극(120) 및 기판(110) 상에 10nm 두께의 Al2O3(131)과 20nm 두께의 PMMA(132)를 원자층 증착법 및 스핀 코팅을 이용하여 순차적으로 증착하였다. Al2O3/PMMA(130) 상에 진공 증착법을 이용하여 40nm 두께의 DNTT(140)을 증착하고, DNTT(140) 상에 다시 한번 Al2O3/PMMA(150) 및 DNTT(160)을 증착하여 분리층 및 채널층을 형성하였다. 또한, 채널층 상에는 Au의 금속막을 포토리소그래피 및 습식 식각 공정을 이용하여 소스 전극(170) 및 드레인 전극(180)을 패터닝함으로써 P형의 멀티레벨 소자를 제조하였다.
도 18은 본 발명의 멀티레벨 소자의 실험예에 따른 전류-전압 곡선을 나타낸 그래프이다.
여기서, 도 18(a)는 게이트 전압에 따른 전류(ID)의 변화와 ZDC(zero differential conductance) 특성을 나타내며, 도 18(b)는 전류 변화에 따른 문턱 전압을 나타낸다.
우선, 도 18(a)를 참조하면, 본 발명의 멀티레벨 소자는 P형의 멀티레벨 소자의 특성을 보이며, 터너리 소자(ternary device) 특성인, 오프 전류(off current) 상태(I0), 중간 전류(intermediate current) 상태(I1) 및 온 전류(on current) 상태(I2)의 3개의 전류 상태를 갖는 것을 확인할 수 있다. 또한, 중간 전류 상태(I1)는 포화된(saturated) 형태로 나타나며, 그로 인해 ZDC(zero differential conductance) 특성이 나타남을 확인할 수 있다.
도 18(b)를 참조하면, 오프 전류(I0) 상태에서 게이트 전압(VG)을 음의 방향으로 증가시켜 제1 문턱 전압(Vth1)보다 큰 전압이 인가되면, 전류가 증가되어 중간 전류(I1) 상태를 가지고, 중간 전류(I1) 상태에서 게이트 전압(VG)을 음의 방향으로 증가시켜 제2 문턱 전압(Vth2)보다 큰 전압이 인가되면, 전류가 급격히 증가되는 온 전류(I2) 상태를 갖는 것을 확인할 수 있다. 즉, 3진 논리 특성인 터너리 소자 특성이 나타남을 확인할 수 있다.
도 19는 본 발명의 멀티레벨 소자의 문턱 전압 특성을 나타낸 그래프이다.
여기서, 도 19는 본 발명의 멀티레벨 소자를 동일한 공정으로 다수 제조하여 각각의 멀티레벨 소자의 문턱 전압을 측정한 후, 보외법(exptrapolation)을 이용하여 멀티레벨 소자의 문턱 전압을 나타낸 그래프를 나타낸다.
도 19를 참조하면, 다수의 멀티레벨 소자에서 각각 제1 문턱 전압(Vth1) 및 제2 문턱 전압(Vth2)이 측정되어 터너리 소자 특성이 나타남을 확인할 수 있으며, 다수의 멀티레벨 소자에서 측정된 문턱 전압 분포가 제1 문턱 전압(Vth1) 및 제2 문턱 전압(Vth2) 모두에서 촘촘한 분포(tight distribution)를 보여, 신뢰할 수 있는 소자 특성이 나타남을 확인할 수 있다.
도 20은 본 발명의 멀티레벨 소자의 일정 기간동안 반복적으로 측정된 전류-전압 곡선을 나타낸 도면이다.
여기서, 도 20은 본 발명의 멀티레벨 소자를 120일 동안 일정 간격으로 측정한 전류-전압 곡선을 나타낸다.
도 20을 참조하면, 본 발명의 멀티레벨 소자를 120일 기간 동안 반복적으로 측정한 결과, 120일 기간 동안 터너리 소자 특정이 안정적으로 측정됨을 확인할 수 있다. 즉, 채널층으로 DNTT의 유기 소재를 사용함에도, 대기중에서 상당 기간동안 안정된 소자 특성을 가짐을 확인할 수 있다.
도 21은 본 발명의 멀티레벨 소자의 다른 실시예에 따른 실험 결과를 나타낸 그래프이다.
도 21에 도시된 실험 결과는, 멀티레벨 소자의 유기 고분자막의 재질만을 PMMA에서 PS(polystyrene)으로 변경하고, PS의 유기 고분자막의 두께를 20nm로 형성 했을 경우의 전류-전압 특성을 나타낸 그래프이다.
도 21을 참조하면, 유기 고분자막으로 PMMA 대신 PS을 사용해도, 3진 논리 소자 특성인 터너리 소자 특성이 나타나고, 히스테리시스가 제거된 안정된 소자 특성이 나타남을 확인할 수 있다.
상술한 바와 같이, 본 발명에 따른 멀티레벨 소자는 복수의 턴온 전압 즉, 복수의 문턱 전압을 가질 수 있음에 따라 터너리 소자 특성으르 갖는 멀티레벨 전도도를 제공할 수 있다. 또한, 채널층을 분리하는 분리층으로 유전층과 유기 고분자막으로 된 이중의 절연층을 사용함으로써, 채널층과 절연층 계면에서의 트랩 챠지에 의한 히스테리시스를 제거함에 따라, 터너리 특성이 항상 균일하게 유지되도록 할 수 있고, 채널층이 유기 고분자막 상에 형성되도록 함으로써, 채널층을 절연층 상에 더욱 안정적으로 형성되도록 할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
110 : 기판
120 : 게이트 전극
130 : 제1 분리층 131 : 제1 유전막
132 : 제1 유기 고분자막 140 : 제1 채널층
150 : 제2 분리층 151 : 제2 유전막
152 : 제2 유기 고분자막 160 : 제2 채널층
170 : 소스 전극 180 : 드레인 전극
130 : 제1 분리층 131 : 제1 유전막
132 : 제1 유기 고분자막 140 : 제1 채널층
150 : 제2 분리층 151 : 제2 유전막
152 : 제2 유기 고분자막 160 : 제2 채널층
170 : 소스 전극 180 : 드레인 전극
Claims (19)
- 기판;
상기 기판 상에 형성된 게이트 전극;
상기 기판 및 상기 게이트 전극 상에 형성된 제1 분리층;
상기 제1 분리층 상에 형성된 제1 채널층;
상기 제1 채널층 상에 형성된 제2 분리층;
상기 제2 분리층 상에 형성된 제2 채널층; 및
상기 제2 채널층 상에 형성된 소스 및 드레인 전극을 포함하고,
상기 제1 분리층과 제2 분리층은 각각 유기 고분자막을 포함하는 멀티레벨 소자. - 제1항에 있어서, 상기 제1 분리층은,
상기 기판 및 상기 게이트 전극 상에 형성된 제1 유전막; 및
상기 제1 유전막 상에 형성된 제1 유기 고분자막을 포함하는 멀티레벨 소자. - 제2항에 있어서, 상기 제2 분리층은,
상기 제1 채널층 상에 형성된 제2 유전막; 및
상기 제2 유전막 상에 형성된 제2 유기 고분자막을 포함하는 멀티레벨 소자. - 제3항에 있어서,
상기 제1 유전막 및 상기 제2 유전막은 산화알루미늄, 질화알루미늄, 산화질화알루미늄 및 질화산화알루미늄 중 어느 하나의 물질로 형성되는 것인 멀티레벨 소자. - 제3항에 있어서,
상기 제1 유기 고분자막 및 상기 제2 유기 고분자막은 폴리머(polymer)계 물질을 포함하는 멀티레벨 소자. - 제5항에 있어서,
상기 폴리머계 물질은 PMMA(polymethyl metharylate) 및 PS(polystyrene) 중 어느 하나의 물질을 포함하는 멀티레벨 소자. - 제2항에 있어서,
상기 제1 분리층의 두께는 30nm 내지 50nm 범위의 두께를 가지되,
상기 제1 유기 고분자막은 상기 제1 유전막 보다 더 큰 두께를 갖는 것인 멀티레벨 소자. - 제3항에 있어서,
상기 제2 분리층의 두께는 30nm 내지 50nm 범위의 두께를 가지되,
상기 제2 유기 고분자막은 상기 제2 유전막 보다 더 큰 두께를 갖는 것인 멀티레벨 소자. - 제3항에 있어서,
상기 제1 유기 고분자막 및 상기 제2 유기 고분자막의 두께는 20nm 내지 30nm 범위의 두께를 갖는 것인 멀티레벨 소자. - 제1항에 있어서,
상기 게이트 전극에 인가되는 게이트 전압은 상기 제1 채널층 또는 상기 제2 채널층의 동작에 따라, 음의 방향으로 커질수록 제1 전압 범위, 제2 전압 범위 및 제3 전압 범위를 갖는 것인 멀티레벨 소자. - 제10항에 있어서,
상기 제1 전압 범위에서 상기 제2 채널층에 채널이 형성되고,
상기 제3 전압 범위에서 상기 제2 채널층의 채널은 유지되되, 상기 제1 채널층에 채널이 형성되는 것인 멀티레벨 소자. - 제10항에 있어서,
상기 제1 전압 범위에서 상기 제2 채널층에 채널이 형성되되,
상기 제2 전압 범위에서 상기 제2 채널층에 흐르는 전류는 포화되는 것인 멀티레벨 소자. - 제10항에 있어서,
상기 제1 전압 범위에서 채널을 형성시키는 문턱 전압과 상기 제3 전압 범위에서 채널을 형성시키는 문턱 전압은 다른 값을 갖는 것인 멀티레벨 소자. - 기판 상에 게이트 전극을 형성하는 단계;
상기 기판 및 상기 게이트 전극 상에 유기 절연막을 포함하는 제1 분리층을 형성하는 단계;
상기 제1 분리층 상에 제1 채널층을 형성하는 단계;
상기 제1 채널층 상에 유기 절연막을 포함하는 제2 분리층을 형성하는 단계;
상기 제2 분리층 상에 제2 채널층을 형성하는 단계; 및
상기 제2 채널층 상에 소스 및 드레인 전극을 형성하는 단계를 포함하는 멀티레벨 소자의 제조방법. - 제14항에 있어서, 상기 제1 분리층을 형성하는 단계는,
상기 기판 및 상기 게이트 전극 상에 제1 유전막을 형성하는 단계; 및
상기 제1 유전막 상에 제1 유기 고분자막을 형성하는 단계를 포함하는 멀티레벨 소자의 제조방법. - 제15항에 있어서, 상기 제2 분리층을 형성하는 단계는,
상기 제1 채널층 상에 제2 유전막을 형성하는 단계; 및
상기 제2 유전막 상에 제2 유기 고분자막을 형성하는 단계를 포함하는 멀티레벨 소자의 제조방법. - 제16항에 있어서,
상기 제1 유전막 및 상기 제2 유전막은 Al2O3을 포함하고,
상기 제1 유기 고분자막 및 상기 제2 유기 고분자막은 PMMA(polymethyl metharylate) 또는 PS(polystyrene)를 포함하는 멀티레벨 소자의 제조방법. - 제16항에 있어서,
상기 제1 유기 고분자막 및 상기 제2 유기 고분자막의 두께는 20nm 내지 30nm 범위의 두께를 갖는 것인 멀티레벨 소자의 제조방법. - 제14항에 있어서, 상기 소스 및 드레인 전극을 형성하는 단계는,
상기 제2 채널층 상에 제1 금속막을 형성하는 단계;
상기 제1 금속막을 포토리소그래피 공정을 이용하여 패터닝한 후, 상기 패터닝된 제1 금속막 형태로 제1 분리층, 상기 제1 채널층, 상기 제2 분리층 및 상기 제2 채널층을 패터닝 하는 단계;
상기 패터닝된 상기 제1 분리층, 상기 제1 채널층, 상기 제2 분리층, 상기 제2 채널층 및 상기 제1 금속막을 감싸도록 상기 제1 금속막과 동일한 물질의 제2 금속막을 다시 한번 증착하는 단계; 및
상기 제2 금속막을 포토리소그래피 공정으로 패터닝하여 상기 소스 및 상기 드레인 전극을 형성하는 단계를 포함하는 멀티레벨 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220078412A KR102672291B1 (ko) | 2022-06-27 | 멀티레벨 소자 및 이의 제조방법 | |
| US18/102,612 US20230422529A1 (en) | 2022-06-27 | 2023-01-27 | Multi-level device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220078412A KR102672291B1 (ko) | 2022-06-27 | 멀티레벨 소자 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20240001583A true KR20240001583A (ko) | 2024-01-03 |
| KR102672291B1 KR102672291B1 (ko) | 2024-06-03 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080083126A (ko) | 2005-11-30 | 2008-09-16 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 다중 채널 디바이스 구조를 갖는 다중 동작 모드트랜지스터 |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080083126A (ko) | 2005-11-30 | 2008-09-16 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 다중 채널 디바이스 구조를 갖는 다중 동작 모드트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20230422529A1 (en) | 2023-12-28 |
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