KR20230170825A - 칩형 울트라캐패시터 - Google Patents

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KR20230170825A
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니콜로 브램빌라
존 하이드
와이트 앤드리
스실 엠.제이. 카라바출라
조셉 케이. 레인
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패스트캡 시스템즈 코포레이션
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Abstract

솔더 리플로우 공정을 사용하여 인쇄 회로 기판 상에 실장하기에 적합한 에너지 저장 장치가 제공된다. 일부 실시예들에서, 장치는, 밀봉 하우징(예를 들어, 그에 덮개가 부착된 하부 바디)로서, 바디 내에 배치되고 각각의 양극 외부 콘택 및 음극 외부 콘택과 각각 통신하는 양극 내부 콘택 및 음극 내부 콘택(예를 들어, 금속 콘택 패드들)을 포함한다. 외부 콘택들 각각은 바디의 외부에 전기 통신을 제공하며, 바디의 외부 표면 상에 배치될 수 있다. 전기 이중층 캐패시터(EDLC)("울트라캐패시터" 또는 "수퍼캐패시터"이라고도 함) 에너지 저장 셀은 전극 층들과 전기 절연 분리 층들이 교번하는 스택을 포함하는 상기 바디의 캐비티 내에 배치된다. 전해질은 캐비티 내에 배치되며 전극들을 적신다. 양극 리드는 전극 층들 중 하나 이상의 제1 그룹을 양극 내부 콘택에 전기 연결하고; 음극 리드는 전극 층들 중 하나 이상의 제2 그룹을 음극 내부 콘택에 전기 연결한다.

Description

칩형 울트라캐패시터{CHIP FORM ULTRACAPACITOR}
관련 출원들에 대한 상호 참조
이 출원은 37 CFR §1.53 (b) 및 35 U.S.C에 따라 출원되었으며, 2017년 10월 3일에 출원된, "Chip Ultracapacitor"로 명칭된, 초기 출원된 임시 출원 제62/567,752호의 이익을 주장하며, 이는 어떠한 목적으로든 그 전체가 본원에 참조로서 통합된다.
기술분야
본 명세서에 개시된 발명은 에너지 저장 장치에 관한 것으로, 특히 전기 회로 기판에 실장되도록 구성된 울트라캐패시터에 관한 것이다.
수많은 장치들은 회로 기판 상에 배치된 구성요소들을 갖는 전자 기기들을 사용한다. 모든 전자 장치들과 마찬가지로, 구성요소들에 전원을 공급하려면 효과적인 전원 공급 장치가 필요하다. 회로 기판에 로컬 전원을 공급하는 한 가지 기술은 배터리 및 캐패시터와 같은 에너지 저장 장치의 사용을 포함한다.
일반적으로, 종래 캐패시터들은 킬로그램당 약 360 줄 미만의 특정 에너지를 제공하는 반면, 종래 알칼리 배터리는 약 590 kJ/kg의 밀도를 갖는다. 울트라캐패시터(ultracapacitor)들("슈퍼캐패시터들"이라고도 함)은 배터리들보다 훨씬 빠른 충전을 수용 및 전달할 수 있으며, 충전식 배터리들보다 더 많은 충전 및 방전 사이클들을 허용할 수 있다. 이는 울트라캐패시터들의 구현을 전기 엔지니어에게 매력적인 솔루션으로 만든다.
첫 번째 설계 장애는 전형적인 울트라캐패시터들이 주어진 충전에 대해 기존 배터리들보다 실질적으로 더 클 수 있다는 것이다. 전력 밀도의 향상과 함께, 또 다른 문제는 공정 배향에 있다. 즉, 전기 회로의 조립은 회로 기판에 구성요소들을 솔더링(soldering)하는 것을 필요로 한다. 이 "리플로우 공정(reflow process)"은 기존 울트라캐패시터들을 저하시키거나 파괴할 정도로 충분한 열을 발생시킨다. 따라서, 울트라캐패시터의 사용은 회로 기판에 실장된 전자 장치들에 전력을 공급하기 위한 매력적인 솔루션일 수 있는 반면, 이 솔루션은 높은 전력 출력을 요구하는 콤팩트한 설계에는 사용할 수 없었다. 그 외에도, 기존 울트라캐패시터 기술의 또 다른 문제는 이러한 구성요소들의 제한된 수명이다.
회로 기판 상에 배치된 전기 구성요소들에 전력을 공급하는데 유용한 울트라캐패시터들이 필요하다. 바람직하게는, 울트라캐패시터들은 구성요소의 축소된 크기에 적합한 콤팩트한 설계를 제공하고, 리플로우 처리에서 살아남을 수 있으며, 유용한 동작 수명을 제공한다.
일 양태에서, 솔더링 리플로우 공정을 사용한 인쇄 회로 기판에 실장하기에 적합한 에너지 저장 장치가 개시된다. 일부 실시예들에서 장치는, 밀봉 하우징(예를 들어, 그에 덮개가 부착된 하부 바디)로서, 상기 바디 내에 배치되고 각각의 양극 외부 콘택(contact) 및 음극 외부 콘택과 각각 통신하는 양극 내부 콘택 및 음극 내부 콘택(예를 들어, 금속 콘택 패드들)을 포함한다. 외부 콘택들 각각은 바디의 외부에 전기 통신을 제공하며, 바디의 외부 표면 상에 배치될 수 있다. 전기 이중층 캐패시터(EDLC)("울트라캐패시터" 또는 "수퍼캐패시터"이라고도 함) 에너지 저장 셀은 전극 층들과 전기 절연 세퍼레이터 층들이 교번하는 스택을 포함하는 상기 바디의 캐비티 내에 배치된다. 전해질은 캐비티 내에 배치되며 전극들을 적신다. 양극 리드는 전극 층들 중 하나 이상으로 구성된 제1 그룹을 양극 내부 콘택에 전기 연결하고; 음극 리드는 전극 층들 중 하나 이상으로 구성된 제2 그룹을 음극 내부 콘택에 전기 연결한다.
일부 실시예들에서, 전극 층들 각각은 실질적으로 결합제가 없고 본질적으로 탄소질 재료로 구성되는 에너지 저장 매체를 포함한다. 일부 실시예들에서, 에너지 저장 매체는 빈 공간을 정의하는 탄소 나노튜브들의 네트워크; 및 빈 공간에 위치되고 탄소 나노튜브들의 네트워크에 의해 결합된 탄소질 재료(예를 들어, 활성탄(activated carbon))을 포함한다. 일부 실시예들에서, 적어도 하나의 전극 층은 전도성 집전체 층의 대향되는 표면에 배치된 에너지 저장 매체를 갖는 양면 전극 층(double-sided electrode layer)을 포함한다.
일부 실시예들에서, 바디와 물리적 접촉하는 에너지 저장 셀의 표면들은 전기 절연 재료(예를 들어, 층 분리 재료 또는 일부 실시예들에서는 셀 주위에 배치된 절연 인벨로프 배리어)로 구성된다.
일부 실시예들에서, 전극 층들 각각은 양극 리드(positive lead) 및 음극 리드(negative lead) 중 하나에 부착된 전도성 탭(conductive tab)을 포함한다. 예를 들어, 양극 그룹은 예를 들어 초음파 용접 또는 다른 적절한 기술들(및 음극의 경우와 유사하게)을 사용하여 양극 리드에 연결된 탭들을 포함할 수 있다.
다양한 실시예들에서, 동작 동안 전해질과 접촉할 수 있는 장치의 전기 화학적 활성 부분들을 분리함으로써 부식 및 다른 관련된 유해한 영향을 방지하는 것이 바람직할 수 있다. 따라서, 일부 실시예들은 하나 이상의 부식 방지 특징부들(corrosion prevention features), 예를 들어, 내부 콘택들 중 하나에 근접하여 위치되고 장치의 동작 동안 내부 콘택과 전해질 사이의 전기 화학적 반응을 제한하도록 구성된 특징부를 포함한다. 일부 실시예들에서, 내부 콘택은 전해질과의 비교적 높은 전기 화학적 활량을 갖는 제1 재료를 포함하며, 부식 방지 특징부는 제1 재료보다 상기 전해질과의 비교적 낮은 전기 화학적 활량을 갖는 제2 재료의 보호층을 포함하되, 상기 보호층은 제1 재료와 전해질 사이의 접촉을 방지하도록 배치된다. 일부 실시예들에서, 보호층은 예를 들어, 본원에 설명된 유형들의 실런트(sealant) 층을 포함한다. 일부 실시예들에서, 보호층은 제1 재료의 표면 상에 배치된 금속층을 포함한다. 일부 실시예들에서, 보호층은 제1 재료의 표면 상에 배치된 금속층 및 금속층 상에 배치된 실런트 층을 포함한다. 일부 실시예들에서, 금속층은 실러트 층에 의해 (예를 들어, 내부 콘택에) 고정 또는 부분적으로 고정된 금속 심(metallic shim)을 포함한다. 일부 실시예들에서, 바디의 내부 표면은 부식 방지 특징부의 적어도 일부를 수용하도록 구성된 리세스부(recessed portion)를 포함한다. 일부 실시예들에서, 양극 또는 음극 리드 중 일부는 내부 콘택들 중 하나에 연결되도록 부식 방지 특징부를 통해 연장된다. 일부 실시예들에서, 부식 방지 특징부는 알루미늄 금속층을 포함한다. 일부 실시예들에서, 부식 방지 특징부는 에폭시 실런트를 포함한다.
일부 실시예들은 전해질 및 에너지 저장 장치와 캐비티의 표면들과의 접촉을 방지하도록 구성된, 에너지 저장 셀 및 전해질을 둘러싸는 전기 절연 엔벨로프(envelope) 배리어를 포함한다. 일부 실시예들에서, 리드들은 배리어를 통해 에너지 저장 셀로부터 내부 콘택들로 연장된다. 일부 실시예들에서, 배리어는 배리어 엔벨로프 내에서부터 전해질의 누출을 방지하도록 리드들에 열 밀봉된다.
일부 실시예들에서, 바디는 인쇄 회로 기판에 표면 실장되도록 구성된 칩(예를 들어, 세라믹 기반 마이크로칩 패키지)이며, 그렇게 실장될 때, 칩은 인쇄 회로 기판의 주 표면(major surface) 위로 약 5.0 mm, 4.0 mm, 3.5 mm, 3.0 mm 미만 또는 그 이하로 연장된다.
일부 실시예들에서, 장치는 최소 2.0 V, 2.1, V, 2.2 V, 2.3 V, 2.4 V, 2.5 V, 3.0 V 이상의 동작 전압을 가질 수 있다. 일부 실시예들에서, 장치는 최소 300 mF, 400 mF, 450 mF, 500 mF 이상의 정전 용량을 가질 수 있다. 일부 실시예들에서, 장치는 최소 4.0 J/cc, 4.5 J/cc, 5.0 J/cc, 5.1 J/cc 이상의 에너지 밀도를 가질 수 있다. 일부 실시예들에서, 장치는 최소 15 W/cc, 최소 20 W/cc, 최소 22 W/cc 이상의 피크 전력 밀도를 가질 수 있다. 일부 실시예들에서, 장치는 500 mΩ 이하의 등가 직렬 저항, 400 mΩ 이하의 등가 직렬 저항, 300 mΩ 이하의 등가 직렬 저항을 가질 수 있다. 일부 실시예들에서, 장치는 최소 65 °C, 75 °C, 85 °C, 100 °C, 125 °C, 150 °C 이상의 동작 온도 등급을 가질 수 있다.
일부 실시예들에서, 장치는 30% 미만의 정전 용량 저하 및 100% 미만의 등가 직렬 저항 증가를 나타내는 동안 최소 2.0 V의 동작 전압 및 최소 65 °C의 동작 온도에서 최소 2,000 시간의 동작 수명을 가질 수 있다. 일부 실시예들에서, 장치는 30% 미만의 정전 용량 저하 및 100% 미만의 등가 직렬 저항 증가를 나타내는 동안 최소 2.0 V(또는 최소 2.1 V 이상)의 동작 전압 및 최소 85 °C의 동작 온도에서 최소 1,000 시간, 최소 1,500 시간, 최소 2,000 시간, 최소 3,000 시간 이상의 동작 수명을 가질 수 있다. 일부 실시예들에서, 장치는 30% 미만의 정전 용량 저하 및 100% 미만의 등가 직렬 저항 증가를 나타내는 동안 최소 2.0 V(또는 최소 2.1 V 이상)의 동작 전압 및 최소 100 °C의 동작 온도에서 최소 1,000 시간, 최소 1,500 시간, 최소 2,000 시간, 최소 3,000 시간 이상의 동작 수명을 가질 수 있다. 일부 실시예들에서, 동작 수명은 장치가 최소 100 °C, 200 °C, 250 °C, 300 °C 이상의 피크 온도로 최소 30초, 60초, 120초, 180초, 240초, 360초 이상의 적어도 하나, 둘, 셋, 넷, 다섯, 여섯 이상의 온도 사이클을 갖는 리플로우 공정을 사용하여 인쇄 회로 기판에 솔더링된 후에 발생한다.
일부 실시예들에서, 에너지 저장 셀은 전력(예를 들어, 백업 전력)을 회로 기판에 실장된 적어도 하나의 추가 소자(예를 들어, 솔리드 스테이트 메모리 장치)에 제공한다.
일부 실시예들에서, 전해질은 이온성 액체를 포함하며, 이는 일부 실시예들에서는 예를 들어, 본원에 설명된 유형들의 염분 및/또는 용매와 혼합될 수 있다.
일부 실시예들에서, 하우징 바디는 기밀하게 밀봉된다. 예를 들어, 일부 실시예들에서, 금속 덮개는 본원에 자세히 설명된 바와 같이, 하우징 바디를 형성하도록 세라믹 소자에 부착(예를 들어, 용접)될 수 있다.
일부 실시예들에서, 에너지 저장 셀을 포함하는 하우징 바디의 캐비티 내에서, 할라이드 이온의 총 농도는 약 1,000 ppm, 500 ppm, 200 ppm, 100 ppm 미만 또는 그 이하로 유지된다. 일부 실시예들에서, 에너지 저장 셀을 포함하는 하우징 바디의 캐비티 내에서, 금속 종(species) 불순물들은 약 1,000 ppm, 500 ppm, 200 ppm, 100 ppm 미만 또는 그 이하로 유지된다. 일부 실시예들에서, 에너지 저장 셀을 포함하는 하우징 바디의 캐비티 내에서, 브로모에탄, 클로로에탄, 1-브로모부탄, 1-클로로부탄, 1-메틸이미다졸, 에틸 아세테이트 및 메틸렌 클로라이드의 불순물들은 약 1,000 ppm, 500 ppm, 200 ppm, 100 ppm 미만 또는 이하로 유지된다. 일부 실시예들에서, 에너지 저장 셀을 포함하는 하우징 바디의 캐비티 내에서, 수분은 약 1,000 ppm, 500 ppm, 200 ppm, 100 ppm, 50 ppm, 10 ppm 미만 또는 그 이하로 유지된다. 일부 실시예들에서, 에너지 저장 셀을 포함하는 하우징 바디의 캐비티 내에서, 할라이드 불순물들은 약 1,000 ppm, 500 ppm, 200 ppm, 100 ppm, 50 ppm, 10 ppm 미만 또는 그 이하로 유지된다.
일부 실시예들에서, 장치는 밀봉 하우징 바디에 포함된 단일 에너지 저장 셀, 즉 칩당 하나의 에너지 저장 셀을 포함한다. 다른 실시예들에서, 각 칩은 예를 들어, 공통 캐비티 내에 또는 개별 캐비티들 내에 또는 이들의 조합에 함께 배치된, 복수의 에너지 저장 셀들을 포함할 수 있다.
다른 양태에서, 솔더 리플로우 공정을 사용하여 인쇄 회로 기판 상에 실장하기에 적합한 에너지 저장 장치를 제조하는 방법이 개시된다. 일부 실시예들에서, 방법은, 전극 층들과 전기 절연 분리 층들이 교번하는 스택(stack)을 포함하는 전기 이중층 캐패시터(EDLC) 에너지 저장 셀을 형성하는 단계; 하우징 바디 내에 에너지 저장 셀을 배치하는 단계로서, 바디는 바디 내에 배치된 양극 내부 콘택 및 음극 내부 콘택을 포함하는, 상기 배치하는 단계; 전극 층들을 적시도록 전해질로 바디를 적어도 부분적으로 충진하는 단계; 양극 리드를 전극 층들 중 하나 이상으로 구성된 제1 그룹으로부터 양극 내부 콘택으로 전기적으로 연결하는 단계; 음극 리드를 전극 층들 중 하나 이상으로 구성된 제2 그룹으로부터 음극 내부 콘택으로 전기적으로 연결하는 단계; 및 하우징 바디를 캐비티 내에 배치된 에너지 저장 셀과 밀봉하는 단계를 포함한다. 일부 실시예들에서, 하우징 바디를 밀봉하는 단계는 (예를 들어, 본원에 설명된 바와 같은 낮은 불순물 조건들을 제공하기 위해) 하우징 바디를 기밀하게 밀봉하는 단계를 포함한다.
다른 양태들에서, 인쇄 회로 기판에 실장된 장치에 에너지를 제공하는 방법이 개시된다. 일부 실시예에서, 방법은 솔더 리플로우 공정을 사용하여 인쇄 쇠로 기판에 본원에 설명된 유형의 장치를 실장하는 단계; 및 장치에 에너지를 제공하기 위해 동작 전압 및 동작 온도로 장치를 반복적으로 충전 및 방전시키는 단계를 포함한다. 일부 실시예들에서, 동작 전압은 최소 2.0 V, 2.1 V, 2.2 V, 2.3 V, 2.4 V, 2.5 V, 2.75 V, 3.0 V 이상이다. 일부 실시예들에서, 동작 온도는 최소65 °C, 최소 85 °C, 최소 100 C °, 최소 125 °C, 최소 150 °C 이상이다. 일부 실시예들에서, 방법은 장치가 30% 미만의 정전 용량 저하 및 100% 미만의 등가 직렬 저항 증가를 나타내는 최소 2,000 시간 동안 장치에 에너지를 제공하기 위해 동작 전압 및 동작 온도에서 장치를 반복적으로 충전 및 방전시키는 단계를 포함한다.
다양한 실시예들은 단독으로든 또는 임의의 적절한 조합으로든 본원에 설명된 임의의 특징들 및 요소들을 포함할 수 있다.
본 발명의 특징들 및 장점들은 다음과 같은 첨부 도면들과 함께 다음의 설명으로부터 명백하다:
도 1은 예시적인 울트라캐패시터의 양태들을 도시하는 개략도이다;
도 2는 본원의 교시에 따른 칩 캡의 실시예를 예시하는 등촉도이다.
도 3은 도 2의 (대향되는 각도로부터의) 칩 캡의 분해도이다;
도 4a, 4b 및 4c는 본원에서 도 4로 총칭되며, 도 2의 칩 캡을 위한 전극들의 예시들이다;
도 5는 도 2의 칩 캡을 위한 저장 셀 내에서 사용하기 위한 에너지 저장 매체의 스택의 도면이다;
도 6은 도 2의 칩 캡의 저장 셀을 도시하는 등촉도이다;
도 7은 도 2의 칩 캡을 위한 바디를 도시하는 등촉도이다;
도 8은 도 7의 바디의 저면도이다.
도 9는 도 7의 바디 내에 배치된 도6의 저장 셀을 도시하는 등촉도이다;
도 10은 저장 셀의 통합을 위해 준비 상태에서 도 7의 바디의 개략적인 부분 단면도이다;
도 11은 도 9의 어셈블리의 평면도이다;
도 12는 도 11에 도시된 어셈블리의 단면도로서, "A"로 라벨링된 축을 따라 취한 단면도이다;
도 13은 도 2의 칩 캡의 리플로우의 시간-온도 프로파일을 도시하는 그래프이다;
도 14 내지 16은 칩 캡의 실시예에 대한 성능 데이터의 양태들을 표시하는 그래프들이다;
도 17a 내지 17b는 칩 캡의 실시예에 대한 성능 데이터의 양태들을 도시하는 그래프들이다;
도 18a 내지 18b는 칩 캡의 실시예들에 대한 성능 데이터의 양태들을 도시하는 그래프들이다;
도 19는 도 2의 칩 캡을 사용하기 위한 시스템들을 도시하는 개략도이다; 그리고
도 20은 도 2의 칩 캡을 사용하기 위한 공정 흐름을 도시하는 개략도이다.
회로 기판에 에너지를 제공하는데 유용한 에너지 저장 장치가 본원에 개시된다. 일반적으로, "칩 캡(chip cap)"이라고 하는 에너지 저장 장치는 회로 기판에 표면 실장하기에 적합한 폼 팩터로 구성된 특수 울트라캐패시터이다. 유리하게는, 칩 캡은 기판 실장 회로의 제조 및 조립과 연관된 요구를 견딜 수 있고, 이후 종래 기술의 에너지 저장 장치들보다 우수한 성능을 제공할 수 있다.
에너지 저장 장치를 도입하기 전에, 본원의 교시에 대한 맥락을 확립하기 위해 일부 용어가 제공된다.
에너지 저장 장치의 실시예들은 본원에서 "울트라캐패시터(ultracapacitor)"로 지칭되며, 추가로 "칩 캡(chip cap)"으로 지칭될 수 있다. "칩 캡"이라는 용어는 일반적으로 인쇄 회로 기판(PCB) 상애 표면 실장에 적합한 울트라캐패시터의 실시예들을 지칭한다. 일반적으로, "칩 캡"이라는 용어는 회로 기판(즉, 칩)에 실장 가능한 종래 마이크로칩 스타일 구성요소들 및 그 안에 포함된 울트라캐패시터 기술과 관련된다.
본원에 사용된 바와 같이, "리플로우 가능한(reflowable)"이라는 용어는 일반적으로 회로 기판에 표면 실장과 연관된 제조 공정들을 견디기 위한 본원에 개시된 에너지 저장 장치의 능력들을 지칭한다. 제조 공정들은 공정 온도들이 150 °C 이상으로, 일부 경우 200 °C까지, 어쩌면 220 °C까지 구성요소들을 가열하는 가열 사이클을 포함하는 솔더링(즉, 리플로우 공정)을 포함할 수 있다. 이러한 가열 사이클은 30, 60, 90, 120, 240, 360 초 이상의 지속 기간 동안 지속될 수 있다. 따라서, 본원에 논의된 바와 같은, "리플로우 가능한" 구성요소는 향후 실질적으로 성능 저하를 겪지 않으면서 구성요소를 기판 실장 회로에 통합하는 데 적합한 가열 사이클을 견딜 수 있는 구성요소이다. 일부 실시예들에서, 본원에 개시된 구성요소들은 복수의 이러한 리플로우 사이클, 예를 들어 둘, 셋, 넷, 다섯 이상의 이러한 사이클을 견딜 수 있다.
일부 실시예들에서, 리플로우 가능한 구성요소는 실제로 저하된 성능을 나타낼 수 있지만, 저하는 예측될 수 있으며 최종 인스톨(즉, 조립 또는 실장 구성요소)은 허용 가능한 것으로 여겨지는 예측된 수준의 성능을 나타낼 수 있다.
칩 캡을 도입하기 전에, 전기 화학적 이중층 캐패시터(electrochemical double-layer capacitor; EDLC)의 일부 일반적인 양태들은 아래에 도 1과 함께 설명된다. 본원에서 제시된 예들은 그 기술을 제한하는 것은 아니며, 단지 예시적인 것으로서 설명을 위해 제공된다.
도 1은 "울트라캐패시터"이라고도 하는 전기 화학적 이중층 캐패시터(EDLC)(10)의 예시적인 실시예와 연관된 개념을 도시한다. 울트라캐패시터(10)는 두 개의 전극들(음 전극(3) 및 양 전극(4)을 포함하며, 각각의 전극(3, 4)은 전해질 계면에서 이중 전하 층을 갖는다. 일부 실시예들에서, 복수의 전극들이 포함된다. 그러나, 논의 및 예시를 위해, 두 개의 전극들(3, 4)만이 도 1에 도시된다. 본원의 관례상, 각각의 전극들(3, 4)은 에너지 저장 장치를 제공하기 위해 탄소계(carbon-based) 에너지 저장 매체(100)(본원에서 더 논의됨)를 사용한다.
각각의 전극들(3, 4)은 각자의 집전체(2)를 포함한다. 울트라캐패시터(10)에서, 전극들(3, 4)은 세퍼레이터(5)에 의해 분리된다. 일반적으로, 세퍼레이터(5)는 전극들(3, 4)을 두 개 이상의 칸으로 분리하는 데 사용된 박막 구조의 재료(일반적으로 시트)이다.
적어도 하나의 형태의 전해질(6)이 포함된다. 전해질(6)은 전극들(3, 4)과 세퍼레이터(5) 내에 및 사이에 빈 공간을 채운다. 일반적으로, 전해질(6)은 전기적으로 하전된 이온들로 분해되는 화합물이다. 화합물을 용해시키는 용매는 일부 실시예들에 포함될 수 있다. 결과적인 전해액은 이온 수송에 의해 전기를 전도한다.
편의상, 전극들(3, 4), 세퍼레이터(5) 및 전해질(6)의 조합을 "저장 셀(12)"이라고 한다. 일부 실시예들에서, "저장셀"이라는 용어는 단지 전해질(6) 없는 전극들(3, 4)과 세퍼레이터(5)를 지칭할 뿐이다.
일반적으로, 예시적인 울트라캐패시터(10)는 본원에서 더 논의된 방식으로 하우징(7)(단순히 "하우징(7)"이라고 할 수 있음)에 패키징된다. 하우징(7)은 기밀하게 밀봉된다. 다양한 예들에서, 패키지는 레이저, 초음파 및/또는 용접 기술들을 사용하는 기법들에 의해 기밀하게 밀봉된다. 하우징(7)("케이스"라고도 함)은 적어도 하나의 단자(8)를 포함한다. 각 단자(8)는 에너지 저장 매체(1)에 저장된 에너지에 대한 전기적 액세스를 제공한다.
예시적인 EDLC(10)에서, 에너지 저장 매체(1)는 활성탄, 탄소 섬유, 레이온, 그래핀, 에어로겔, 탄소 직물 및/또는 탄소 나노튜브에 의해 제공될 수 있으며 이를 포함할 수 있다. 활성탄 전극들은 예를 들어, 탄소 화합물의 탄화에 의해 획득된 탄소 재료에 제1 활성 처리를 수행함으로써 탄소계 재료를 생성하고, 탄소계 재료에 바인더를 추가함으로써 성형체를 생성하고, 마지막으로 탄화된 성형체에 제2 활성 처리를 수행함으로써 활성탄 전극을 생성하여 제조될 수 있다.
탄소 섬유 전극들은 예를 들어, 표면적이 큰 탄소 섬유를 갖는 종이 또는 직물 프리폼(pre-form)을 사용하여 생성될 수 있다.
한 특정 예에서, 화학적 증기 증착(CVD)을 사용한 여러 기판들 상의 다중벽 탄소 나노튜브(multiwall carbon nanotubes; MWNT)가 전극들(3, 4)에 사용하기 위해 제조된다. 일 실시예에서, 저압 화학 증기 증착(low-pressure chemical vapor deposition; LPCVD)이 사용된다. 제조 공정은 아세틸렌, 아르곤 및 수소의 가스 혼합물, 및 전자 빔 증착 및 또는 스퍼터링 증착을 사용하여 기판 상에 증착된 철 촉매(iron catalyst)를 사용할 수 있다.
일부 실시예들에서, 에너지 저장 매체(1)를 형성하는데 사용되는 재료는 순수 탄소 이외의 재료를 포함할 수 있다. 예를 들어, 바인더를 제공하기 위한 다양한 제형의 재료들이 포함될 수 있다. 그러나, 일반적으로, 에너지 저장 매체(1)는 실질적으로 탄소로 형성되므로, "탄소질 재료"로 지칭된다.
요약하면, 주로 탄소로 형성되지만, 에너지 저장 매체(1)는 에너지 저장 매체(1)로서 원하는 기능성을 제공하기 위해, 임의의 형태의 탄소, 및 적절하거나 허용 가능한 것으로 간주되는 임의의 첨가제 또는 불순물을 포함할 수 있다.
전해질(6)은 복수의 양이온(9) 및 음이온(11) 쌍을 포함하며, 일부 실시예들에서는 용매를 포함할 수 있다. 각각의 다양한 조합들이 사용될 수 있다. 예시적인 EDLC(10)에서, 양이온(11)은 1-(3-시아노프로필)-3-메틸이미다졸륨, 1,2-디메틸-3-프로필이미다졸륨, 1,3-비스(3-시아노프로필)이미다졸리우, 1,3-디에톡시이미다졸륨, 1-부틸-1-메틸피페리디늄, 1-부틸-2,3-디메틸이미다졸륨, 1-부틸-3-메틸이미다졸륨, 1-부틸-4-메틸피리디늄, 1-부틸피리디늄, 1-데실-3-메틸이미다졸륨, 1-에틸-3-메틸이미다졸륨, 3-메틸-1-프로필피리디늄, 1-부틸-1-메틸피롤리디늄 비스(트리플루오로메틸술포닐)이미드 및 이들의 조합들뿐만 아니라 적절한 것으로 간주되는 다른 등가물들을 포함할 수 있다.
예시적인 EDLC(10)에서, 음이온(9)은 비스(트리플루오로메탄설포네이트)이미드, 트리스(트리플루오로메탄 설포네이트)메티드, 디시안아미드, 테트라플루오로보레이트, 헥사플루오로포스페이트, 트리플루오로메탄설포네이트, 비스(펜타플루오로에탄설포네이트)이미드, 티오시아네이트, 트리플루오로(트리플루오로메틸)보레이트, 스피로-(1,1′)-바이프롤리디늄 테트라플루오로보레이트 염, 다른 잠재적 염인 테트라에틸암모늄 테트라플루오로보레이트 및 이들의 조합들뿐만 아니라 적절한 것으로 간주되는 다른 등가물들을 포함할 수 있다.
용매는 아세토니트릴, 아미드, 벤조니트릴, 부티로락톤, 사이클릭 에테르, 디부틸 카보네이트, 디에틸 카보네이트, 디에틸에테르, 디메톡시에탄, 디메틸 카보네이트, 디메틸포름아미드, 디메틸술폰, 디옥산, 디옥솔란, 에틸 포르메이트, 에틸렌 카보네이트, 에틸메틸 카보네이트, 락톤, 선형 에테르, 메틸 포르메이트, 메틸 프로피오네이트, 메틸테트라하이드로푸란, 니트릴, 니트로벤젠, 니트로메탄, n-메틸피롤리돈, 프로필렌 카보네이트, 설포란, 설폰, 테트라하이드로푸란, 테트라 틸렌 설폰, 티오펜, 에틸렌 글리콜, 디에틸렌 글리콜, 트리에틸렌 글리콜, 폴리에틸렌 글리콜, 탄산 에스테르, γ-부티로락톤, 니트릴, 트리시아노헥산, 부티로니트릴, 에틸렌 카보네이트, 메틸렌 디클로라이드 이들의 조합 또는 적절한 성능 특성들을 나타내는 기타 재료(들)을 포함할 수 있다.
세퍼레이터(5)는 부직포(non-woven glass) 유리로 제조될 수 있다. 세퍼레이터(5)는 또한 유리 섬유, 플루오로-폴리머, Telfon®(PTFE) 및 세라믹으로 제조될 수 있다. 예를 들어, 부직포 유리를 사용하여, 세퍼레이터(5)는 주 섬유 및 각각의 주 섬유의 섬유 직경보다 더 작은 섬유 직경을 가지며 주 섬유들이 서로 결합될 수 있게 하는 바인더 섬유들을 포함할 수 있다.
울트라캐패시터(10)와 관련된 개념에 대한 앞서의 설명은 본원에 개시되고 아래에 논의되는 칩 캡에 대한 콘텍스트(context)를 제공한다.
도 2 및 3의 예시에서, 칩 캡(100)은 바디(101) 및 그에 장착된 덮개(lid)(102)를 포함한다. 바디(101) 및 덮개(102) 내에는 전해질(126)에 침지되거나 적신 칩 캡 저장 셀(105)을 포함하는 용적(103)이 배치된다. 바디(101)는 또한 하우징(7)의 일부로 지칭되거나, 또는 "컨테이너" 또는 "패키지" 및 다른 유사한 용어들로 지칭될 수 있다. 일반적으로, 칩 캡 저장 셀(105)은 울트라캐패시터 저장 셀(12)에 대해 상기에 설명한 원리들에 의해 동작된다. 칩 캡 저장 셀(105)(이하 "저장 셀(105)"이라 함)의 추가 양태들이 아래에 설명된다.
일부 실시예들에서, 바디(101) 및 그에 장착된 덮개(102)는 마이크로 일렉트로닉스 어플리케이션들에 적합하도록 선택된 치수들을 가질 수 있다. 예를 들어, 일부 실시예들에서, 바디(101) 및 그에 장착된 덮개는 인쇄 회로 기판에 표면 실장되도록 구성되며, 이렇게 실장될 때, 바디(101) 및 덮개(102)는 인쇄 회로 기판의 주 표면 위로 약 5.0 mm, 4.0 mm, 3.5 mm, 3.0 mm 미만 또는 그 이하로 연장된다. 일 실시예에서, 바디(101)는 약 5.0 cm, 4.0, cm, 3.0 cm, 2.0 cm, 1.0 cm, 0.5 cm, 0.25 cm 미만 또는 그 이하의 최대 측면 치수를 갖는다. 일부 실시예들에서, 바디(101)는 25.0 cm^2, 16.0 cm^2, 9.0 cm^2, 1.0 cm^2, 0.25 cm^2, 0.1 cm^2, 0.075 cm^2, 0.05 cm^2 미만 또는 그 이하의 측면 표면적을 차지한다.
일부 실시예들에서, 바디(101)의 내부를 향하는 덮개(102)의 측면은 덮개와 저장 셀(105) 사이의 원치 않는 물리적 또는 전기적 접촉을 방지하기 위해 보호 코팅 또는 층(예를 들어, PTFE 또는 폴리이 미드와 같은 폴리머 또는 플라스틱 재료)을 포함할 수 있다.
칩 캡(100)을 형성하는 공정은 저장 셀(105)의 제조 및 바디(101)의 준비로 시작된다.
저장 셀(105)을 형성하는 제1 단계는 전극들의 준비를 포함한다. 양면 전극(600)의 예는 도 4a에 도시된다. 일반적으로, 도 4a에 도시된 바와 같이, 각각의 양면 전극(600)은 에너지 저장 매체(1)가 그 양면에 배치된 집전체(2)를 포함한다.
전극들의 일부 실시예들은 5개의 주요 구성요소들을 포함한다. 구성요소들은 알루미늄 집전체(2), 에너지 저장 매체(1)("활성 재료"라고도 함)의 접착을 촉진시키기 위해 제공된 폴리머 프라이머층, 및 3개의 구성요소 활성 재료를 포함한다. 활성 재료는 예를 들어, 활성탄(정전 용량을 향상시킴), 탄소 블랙(높은 전도성을 제공하고 등가 직렬 저항(ESR)을 감소시킴) 및 폴리머 바인더(파우더를 함께 고정시킴)를 포함할 수 있다.
일부 실시예들에서, 탄소 나노튜브(CNT)들은 접착 및 점착 매트릭스를 제공하기 위한 대안적인 재료로 사용된다. 즉, 프라이머는 CNT 접착층(AL)에 의해 대체될 수 있으며, 활성 재료용 폴리머 바인더는 CNT들에 의해 대체될 수도 있다. CNT들은 또한 전도성 보조제로서 활성 블랙을 감소시키거나 대체할 수 있다. 결과적으로 생긴 전극들(즉, 폴리머 또는 다른 접착 재료를 포함하지 않는 전극들)은 "바인더 프리(binder-free)"이다. 이러한 바인더 프리 전극들은 바인더 및 주변 재료(예를 들어, 전해질) 사이의 전기 화학적 반응으로 인한 저하 없이 극한 조건(예를 들어, 고전압 및/또는 온도)에서 유리하게 동작할 수 있다. 이론에 의해 구속되지 않고, 일부 실시예들에서, 바인더 프리 전극의 탄소들 사이의 정전기 인력(electrostatic attraction)(예를 들어, 반 데르 발의 결합)은 열악한 조건에서도 전극의 무결성을 유지하도록 충분한 접착 및 점착을 제공함이 이해된다. 예를 들어, 일부 실시예들에서, 바인더 프리 전극은 리플로우 공정들(본원에 상세히 설명된 바와 같은)을 겪을 때에도 또는 65 °C, 85 °C, 100 °C, 125 °C, 150 °C 이상의 동작 온도들에서 최소 2.0 V, 또는 최소 2.1 V 이상의 동작 전압들을 겪을 때에도 유해한 갈라짐(delamination)을 거의 또는 전혀 나타내지 않을 수 있다.
바인더 프리 전극들의 일부 실시예들에서, 활성 매체는 탄소 나노튜브(CNT)들의 매트릭스에 의해 함께 결합된 활성탄(또는 다른 유형의 탄소질 재료)을 포함하며, 활성층은 임의의 다른 충전재들 없는 탄소 나노뷰트(CNT)의 매트릭스이다. 유리하게는, (예를 들어, 제작 비용을 줄이기 위해) 일부 실시예들에서, 활성층의 CNT들의 중량 농도는 상대적으로 작을 수 있는데, 예를 들어, 전극의 원하는 성능 특성들에 따라 50%, 40%, 30%, 20%, 10%, 7.5%, 5.0%, 2.5% 미만 또는 그 이하일 수 있다.
일부 실시예들에서, 매트릭스는 서로 탄소 나노튜브(CNT)들을 디-번들링(de-bundle)하기 위해 초음파처리 및 충분한 에너지를 사용하여 활성탄 파우더 및/또는 이소프로필 알콜의 탄소 나노튜브(CNT)들을 포함하는 파우더를 분산시킴으로써 달성된다. 성공적인 분산은 재료 분리 및 외관에 의해 특성화될 수 있다. 예를 들어, 탄소 나노튜브(CNT) 재료가 용매로부터 분리되는지 여부와 건조 시 매끄러운 막이 나타나는지 여부.
활성 매체 및 활성층의 점착 및 접착 강도 각각은 둘 다 그 슬러리의 탄소 나노튜브(CNT)의 분산 품질(뿐만 아니라 탄소 나노튜브(CNT), 건조 시간, 층 두께, 기판 재료, 기판 텍스처 등의 특성들)에 의해 영향을 받는다. 탄소 탄노튜브(CNT)의 분산은 용매(및 탄소 나노튜브(CNT) 특성들; 농도; 재료 순도; 계면 활성제 사용; 배치(batch) 크기; 분산 설정으로서, 예를 들어, 초음파발생장치 진폭, 듀티 사이클, 온도, 프로브 깊이, 교반 품질; 등)의 선택에 의해 영향을 받는다.
집전체(2)와 활성 매체의 접착은 집전체(2)에 탄소 나노튜브(CNT)들의 접착층(AL)의 추가에 의해 개선될 수 있다. 이는 전극을 형성하기 위해 스테인리스 스틸(SS) 플레이트 상에 활성 매체층을 주조 및 건조하고, 롤-투-롤(roll-to-roll) 기계를 사용하여 알루미늄 카바이드 코팅 집전체(2)에 대고 수직으로 정렬된 탄소 나노튜브들을 갖는 다른 플레이트를 압축한 다음, 집전체(2)/탄소나노 튜브(CNT) 층에 대해 활성 매체를 갖는 플레이트를 가압함으로써 수행될 수 있다.
일부 실시예들에서, 전극의 생산은 집전체(2) 상에 직접 탄소 나노튜브(CNT) 슬러리의 박막을 주조하고, 박막층을 건조시킨 다음, 활성 매체 슬러리를 상부에 주조함으로써 달성된다.
몇몇 기술들은 전극 상에 모든 활성 매체층들을 배치하기 위해 사용될 수 있다. 일부 실시예에서, 스테인리스 스틸(SS) 상에 활성 매체층을 캘린더링, 주조 및 건조시키는 것을 포함하는 것은 수직 정렬 탄소 나노튜브(VACNT)들을 이송하기 위해 알루미늄 카바이드 코팅 집전체(2)에 대고 수직 정렬 탄소 나노튜브(VACNT)들로 다른 플레이트를 압축한 다음, 전극을 형성하기 위해 수직 정렬 탄소 나노튜브(VACNT)들을 수용하는 알루미늄 카바이드 코팅 집전체(2)에 대고 활성 매체로 상기 플레이트를 압축하는 것이 수행된다. 다른 실시예에서, 탄소 나노튜브(CNT)의 박막층은 집전체(2) 상에 직접 슬러리로 주조되고, 건조된 다음, 탄소 나노튜브(CNT)들의 박막층의 상부에 활성 매체가 슬러리로서 주조된다.
활성탄의 선택은 정전 용량 대 수명의 평가를 포함한다. 즉, 가장 높은 정전 용량 재료들과 가장 긴 수명 재료들 사이에 종종 트레이드 오프(trade-off)가 있음이 발견되었다. 일반적으로 활성탄의 품질은 경험적으로 결정되어야 한다는 것이 발견되었다. 활성 재료 탄소 나노튜브(CNT) 파우더 선택과 관련하여, 탄소 나노튜브(CNT)가 길수록 매트릭스가 더 강해지고; 탄소 나노튜브(CNT)에서 벽(wall) 수가 적을수록 밀도 효율면에서 더 우수하며; 고순도의 탄소 나노튜브(CNT)가 반응성 함량을 피하고; 기공(pore)들은 산화되어 탄소 나노튜브(CNT)의 내부 표면을 노출시킬 수 있지만, 불순물이 첨가될 수 있음이 발견되었다. 접착층 파우더 선택과 관련하여, 길이에 대해, 점착 대 접착은 너무 긴 탄소 나노튜브(CNT)는 너무 잘 자가-접착되어 집전체(2)를 벗겨낼 수 있는 것으로 평가되어야 하며; 더 얇은 CNT 층은 집전체(2)를 벗겨낼 위험을 완화시킨다는 것이 발견되었다. 캘린더링 기술들에 대해, 탄소 나노튜브(CNT) 매트릭스는 압력에 의해 "활성화"될 수 있어, CNT가 서로 뭉친 후 분말이 적어지고, 높은 압력은 더 나은 밀도를 얻지만, 수익률은 줄어들고 있으며; 저압으로 캘린더링 공정을 시작하고 추가 패스(pass)들로 작업하면 일부 경우 레이어들을 접착하는 데 도움이 되는 것 같다. 이는 갈라짐으로 이어질 수 있기 때문에 과도하게 작업하지 않도록 주의해야 한다. 더 많은 캘린더링 패스들은 밀도를 약간 증가시킬 수 있지만, 집전체(2)가 과도하게 작동하거나 구겨질 위험이 증가할 것이다.
접착층은 탄소 나노튜브(CNT)들, 탄소 나노섬유들, 금속 나노 와이어들 및 세라믹 나노 섬유들을 포함할 수 있다. 활성 재료 점착을 위해, 탄소 나노섬유들, 금속 나노 와이어들 및/또는 세라믹 나노섬유들 외에, 탄소 나노튜브(CNT)들이 사용될 수 있다. 활성 재료 에너지 저장을 위해, 활성탄이 사용될 수 있고/있으며 탄소 블랙, 추가 탄소 나노튜브(CNT), 그을음(soot), 제트 블랙(jet black), 버키볼(buckeyball), 플러린(fullerene), 흑연, 그래핀, 나노혼(nanohorn), 나노어니언(nanoonion), 뿐만 아니라 탄소의 다른 형태들이 사용될 수 있다. 사용된 탄소 나노튜브(CNT)들은 임의의 길이, 직경, 순도, 결정도(crystallinity) 또는 적절한 것으로 간주되는 다른 양태들의 단일 벽, 이중 벽, 다중 벽일 수 있을 것이다.
다양한 실시예들에서, 전극 치수들은 약 20 μm 내지 최대 약 350 μm 사이의 범위에 있다. 다양한 실시예들에서, 집전체의 두께는 약 10 μm 내지 약 50 μm 사의의 범위에 있다. 다양한 실시예들에서, 접착층의 두께는 약 2 μm 내지 약 10 μm 이상이다. 접착층 위에 배치된 활성 재료의 두께는 약 5 μm 내지 약 150 μm 이상일 수 있다. 일부 실시예들에서, 접착층에 사용된 탄소 나노튜브(CNT)는 직경이 1 nm 내지 약 200 nm이고, 길이가 약 1 μm 내지 약 1000 μm이며, 약 1 내지 100 개의 벽 수를 갖는다. 일부 실시예들에서, 접착층에 사용된 탄소 나노튜브(CNT)는 직경이 1 nm 내지 약 200 nm이고, 길이가 약 1 μm 내지 약 1000 μm이며, 약 1 내지 100개의 벽 수를 갖는다. 일부 실시예들에서, 활성 재료는 약 2 μm 내지 약 30 μm의 직경을 나타내는, 대략 구형 입자들을 포함한다.
일부 실시예들에서, 에너지 저장 매체의 압축은 건조 후에 적용된다. 일반적으로, 이는 탄소 나노튜브(CNT)들을 제 위치에 고정시키는데 도움이 된다. 롤 프레스(roll press), 유압식 프레스 또는 기타 유형의 프레스가 사용될 수 있다. 집전기의 손상을 막도록 주의해야 한다.
다양한 실시예들에서, 전극 층들은 2018년 6월 7일에 공개된 국제 특허 공보 제WO/2018/102652호에 설명된 임의의 기술들을 사용하여 형성될 수 있으며, 그 전체 내용은 본원에 참조로서 통합된다.
양극 그룹 및 음극들로부터의 집전을 제공하기 위해, 복수의 좌수(left-handed)(도 4b) 및 우수(right-handed)(도 4c) 양면 전극들(600)이 생성된다. 일반적으로, 각각의 좌수 또는 우수 양면 전극들(600)은 그 양면에 배치된 에너지 저장 매체(1)를 포함하며, 실질적으로 에너지 저장 매체(1)가 없는 전도성 탭(602)을 포함한다.
전극들은 적절한 프레스를 사용하여 재료의 시트로부터 펀칭될 수 있다. 재료의 시트로부터 펀칭된 전극들은 저장 셀(105)에 사용하기에 적절한 치수들을 나타낸다. 치수의 전극들이 절단되면, 이들은 준비될 수 있다. 치수 전극의 준비는 예를 들어, 에너지 저장 매체(1)의 보유를 보장하기 위해 각 전극의 캘린더링; 에지들의 트리밍(trimming); 및 임의의 불순물의 이동 및 감소를 조장하는 열 처리를 포함할 수 있다. 준비 후, 전극들은 조립을 위한 준비에 적합한 환경으로 이송될 수 있다.
일단 제작되고 사용 자격이 부여되면, 양면 전극들(600)은 스택 어셈블리에 포함된다. 스택의 조립을 진행하기 위해, 적절한 세퍼레이터(5)가 제공된다. 세퍼레이터(5)는 세퍼레이터 재료로 제조될 수 있다.
일부 실시예들에서, 세퍼레이터(5)는 일부 실시예에서는, 폴리테트라플루오로에틸렌(PTFE)의 공급물인 세퍼레이터 재료의 공급물로부터 절단된다. PTFE는 테트라플루오로에틸렌의 합성 플루오로폴리머(일반적으로 델라웨어 소재의 Chemours에서 이용 가능한, TEFLON이라 함)이다. PTFE는 전적으로 탄소와 불소로 구성된 고분자 중량(high-molecular-weight) 화합물이므로, 플루오르화 탄소 고체이다. 예시적인 실시예에서, 세퍼레이터(5)는 25 μm 두께이다. 단일 세퍼레이터(5)가 있는 능동 스택 어셈블리의 예가 도 5에 예시된다.
도 5는 에너지 저장 매체(1)의 "z-폴드(z-fold)" 배열의 개념적 양태들을 도시한다. z-폴드 실시예에서, 세퍼레이터(5)의 층들은 z- 폴드 방식으로 접힌 단일 조각의 세퍼레이터 재료로 형성된다. z-폴딩된 세퍼레이터(5)는 대향되는 양극들(4)과 음극들(3) 및 그에 폴딩된 관련 집전체(2)를 포함한다. 일반적으로, 본원에 언급된 바와 같이, 전극들, 집전체들 및 세퍼레이터들의 다층의 어셈블리는 "스택(stack)(201)"으로 지칭되며, "활성 스택" 및 다른 유사한 용어들로 지칭될 수도 있다.
z-폴드 스택(201)을 제조하기 위해, 세퍼레이터(5)가 절단되면, 양면 전극들(600) 중 제1 전극이 세퍼레이터(5)의 단부 상에 배치된다. 그런 다음, 세퍼레이터(5)가 접히며, 대향되는 양면 전극들(600)이 세퍼레이터(5) 상에 배치된다. 공정은 완성된 스택(201)이 제공될 때까지 계속된다. 일 실시예에서, 완성된 스택(201)은 15개의 양면 전극들(600)을 포함한다. 이 예에서, 완성된 스택 (201)은 음극 면에 여덟(8) 개의 전극 층들을 가질 것이고, 양극 면에 일곱(7) 개의 전극 층들을 가질 것이다. 이 예에서, 각각의 양면 전극(600)은 대략 6 mm x 8 mm 인 에너지 저장 재료의 영역(1)을 갖는다. 일체형 탭(integrated tab)으로서 기능하는 집전체(2)의 노출 부분은 대략 1.5 mm x 8 mm의 치수를 갖는다.
일반적으로, 스택(201)은 원하는 레벨의 전기 성능을 제공하도록 구성된다. 스택(201)이 반드시 z-폴드 배열로 제공될 필요는 없다. 일부 실시예들에서, 스택(201)의 각 층은 개별 세퍼레이터(5)에 의해 분리된다. 일부 실시예들에서, 스택(201)의 각 층은 세퍼레이터 재료의 엔벨로프(즉, 세퍼레이터 재료에 의해 둘러싸임) 내에 포함될 수 있다.
마찬가지로, 전체 저장 셀(105)은 세퍼레이터 재료 또는 다른 적절한 보호 배리어(예를 들어, 전기 절연 열가소성 재료 또는 다른 적절한 재료)의 엔벨로프 내에 제공될 수 있다. 일부 실시예들에서, 이 엔벨로프는 스택(201)을 적시는 전해질을 함유할 수 있어서, 전해질이 배리어 외부의 요소들과 접촉하는 것을 방지한다. 일부 이러한 실시예들에서, 전도성 탭들(602)은 스택(201)과 리드들(123, 124) 사이의 전기적 통신을 제공하기 위해 엔벨로프를 통해 연장될 수 있다. 대안으로, 일부 실시예들에서, 리드들(123, 124)은 탭들(602)에 연결하기 위해 엔벨로프를 통해 연장될 수 있다. 일반적으로, 엔벨로프에서 전해질의 누출을 방지하기 위해 이러한 전기 연결부들 주위에 밀봉(예를 들어, 열 밀봉됨)될 수 있다.
다양한 실시예들에서, 저장 셀(105)은 2015년 11월 26일에 공개된 국제 특허 공보 제WO2015102716A8호 또는 3016년 6월 30일에 공개된 국제 특허 공보 제WO2016057983A3호에 설명된 임의의 기술들을 사용하여 구성될 수 있으며, 각각의 전체 내용은 본원에 참조로서 통합된다.
일부 실시예들에서, 스택(201)은 절단(예를 들어, 블레이드 또는 절단 레이저를 사용하여)하거나 전극 재료의 시트로부터 전극 층들을 펀칭함으로써 구성된다. 전극 재료는 에너지 저장 재료(1)가 양면에 배치된 집전체(2)로서 사용하기에 적합한 재료의 시트를 포함할 수 있다. 스택(201) 내의 교번 층들(Alternating layers)은 음극 및 양극을 구성한다. 세퍼레이터 재료는 완성된 스택(201)을 형성하기 위해 각 층 사이에 인터리브되며 최종 어셈블리 주위를 감싼다.
스택(201)이 다층의 전극들을 포함함에 따라, 복수의 전도성 탭들(602)이 존재한다. 복수의 전도성 탭들(602)은 에너지 저장 매체(1)를 넘어 연장되며 전기적 콘택을 제공한다. 스택(201)에서, 전도성 탭들(602)은 극성에 따라 그룹화되며, 단일 음극 리드(123) 및 단일 양극 리드(124)로 형성된다. 집합적으로, 음극 리드(123) 및 양극 리드(124)와 스택(201)의 조립은 저장 셀(105)을 제공한다. 조립된 형태의 저장 셀(105)의 예시가 도 6에 제공된다.
일부 실시예들에서, 저장 셀(105)의 조립 전에 전도성 리드들의 사전 굽힘(pre-bending)에 의해 전도성 탭들(602)을 단일 음극 리드 (123) 및 단일 양극 리드(124) 중 각자의 리드로 그룹화하는 것이 수행된다. 저장 셀(105)이 바디(101) 내에 배치될 때, 전도성 탭 그룹(602)은 각각의 패드(110)(도 7)에 용접되어, 일체형 리드(unitary lead)(123, 124)를 형성한다. 용접은 예를 들어, 초음파 용접 또는 레이저 용접에 의해 달성될 수 있다.
도 7은 바디(101)의 양태들을 도시한다. 칩 캡(100)의 바디(101)는 다양한 형태의 세라믹 재료와 같은 유전성 재료로 제조될 수 있다. 본체(101) 내에는 일단 배치된 저장 셀(105)로부터 전류를 전도하도록 제공하는 전기 패드들(110)이 포함된다. 전기 패드들(110)은 또한 칩 캡(100)을 재충전하기 위해 저장 셀(105)에 전류를 전도할 수 있다.
도 7에 예시에서, 바디(101)는 일반적으로 바닥(111) 및 바닥(111)의 둘레 주위로 연장되는 4개의 벽들(112)을 포함한다. 따라서, 바디(101)는 저장 셀(105)이 배치될 수 있는 용기(container)를 제공한다. 이 예의 바디(101)의 밑면이 도 8에 도시된다.
도 8에 도시된 바와 같이, 바디(101)의 바닥(111)의 밑면은 유전성 재료(120)에 의해 분리된 전기적 콘택들(121)을 포함한다. 콘택들(121) 중 적어도 일부는 전기 패드들(110)과 전기적으로 통신하며, 칩 캡 저장 셀(105)로부터 칩 캡(100)이 실장될 수 있는 회로 기판으로 에너지의 통신을 가능하게 한다. 일반적으로, 에너지는 바디(101) 내에 포함되고 유전성 재료(121)에 의해 둘러싸인 전기 도체들 또는 비아(via)들(도시되지 않음)를 통해 전기 패드들(110)로부터 콘택들(121)로 전달된다. 예를 들어, 일부 실시예들에서, 바디는 전기 패드들(110)과 콘택들(121) 사이의 전기적 통신을 설정하는 하나 이상의 전도성 슬래브(slab)들(예를 들어, 바디(101)의 바닥(110) 내에 내장됨)을 포함할 수 있다. 이러한 스래브들은 예를 들어, 턴스텐 또는 다른 적절한 전도성 재료들로 만들어질 수 있다.
따라서, 양면 전극(600) 각각에 대해, 집전체(2)로부터, 전도성 탭들(602)을 통해, 각각의 리드(123, 124)를 통해 각각의 전기 패드들(110)로, 그런 다음 전기 패드(110)로부터 바디(101) 내의 전도성 비아들을 통해 바디(101)의 바닥 표면 상의 하나 이상의 콘택들(121)로 전도성 경로가 형성된다.
내부 전기 패드들(110)은 바디(101) 내의 용적(103)(여기서는 "캐비티(cavity)"라고도 함)에 노출된다. 덮개(102)는 세라믹 또는 금속 재료와 같은 호환 가능한 재료를 포함할 수 있다. 칩 캡(100)의 조립 동안, 덮개(102)는 밀봉 링(seal ring)(114)에 밀봉됨으로써 바디(101)에 기밀하게 밀봉된다. 결과적인 기밀 밀봉(hermetic seal)은 칩 캡(100)으로의 환경 침범뿐만 아니라 칩 캡(100)으로부터의 전해질 누출을 방지함으로써 환경 무결성을 나타낸다. 기밀 밀봉은 의도된 서비스 간격 동안 적절한 성능을 보장하기 위해 칩 캡(100)을 실질적으로 기밀하게 만드는(전해질, 공기, 산소 또는 기타 기체 형태의 재료들의 통과를 제외하고) 임의의 유형의 밀봉부를 포함한다.
바디(101)로서 사용하기에 적합한 장치의 예들로는 일본 나고야 소재의 NTK Technologies 사로부터 시판될 수 있는 표면 실장 장치(Surface Mount Device; SMD) 제품 라인의 이러한 장치들을 포함한다. 다른 예들로는 독일 란츠후트 소재의 Schott AG 사 및 테네시 주 채터누가 소재의 Adtech Ceramics Company 사에서 구할 수 있다.
일부 실시예들에서, 바디(101)는 고온 동시 소성(co-fired) 세라믹 장치이다. 일반적으로, 동시 소성 세라믹 장치들은 전체 세라믹 지지 구조체과 전도성, 저항성 및 유전성 재료들이 동시에 가마(kiln)에서 소성되는 모놀리식 세라믹 마이크로 전자 장치들이다.
일반적으로, 동시 소성 세라믹 장치들은 다수의 층들을 독립적으로 처리하고 최종 단계로서 이들을 장치에 조립함으로써 제조된다. 공동 소성은 저온(LTCC)과 고온(HTCC) 어플리케이션들로 나눌 수 있다: 저온 장치들은 소결 온도가 섭씨 1,000도(화씨 1,830도) 미만으로 제작되는 반면, 고온은 약 섭씨 1,600도(화씨 2,910도)이다. LTCC와 비교하여, HTCC는더 높은 저항 전도성 층들을 갖는다.
HTCC 패키지는 일반적으로 텅스텐(W) 및 몰리브덴망간(MoMn) 금속화로 다층의 알루미나 산화물(Al2O3)을 포함한다. HTCC의 장점은 기계적 강성과 기밀성을 포함하며, 둘 다 높은 신뢰성과 환경적으로 스트레스 받는 어플리케이션들에서 중요하다. HTCC 기술의 또 다른 장점은 열 방산 능력(thermal dissipation capabilities)이다.
전형적인 세라믹 패키지는 다양한 어플리케이션들을 알루미나 세라믹(Al203)을 사용하는데, 이는 각기 다른 어플리케이션들을 지원하기 위해 다양한 순도 및 조성으로 존재한다. 전형적인 세라믹 패키지는 90-94 % 알루미나로 구성될 수 있으며, 나머지 부분은 알칼리 토류 실리케이트(alkaline-earth silicate)들 또는 입자 크기를 제어하고 알루미나를 함께 결합시키기 위한 마그네시아(MgO) 또는 실리카(Si02)와 같은 기타 결합 재료들로 구성된다.
바디(101)는 저장 셀(105)로부터 외부 콘택들(121)로 전력을 전달하는 금속화 층을 갖는 다층 세라믹 패키지로서 제공될 수 있다. 이 금속화 층은 HTCC(High Temperature Cofired Ceramics)의 경우 텅스텐(W) 또는 몰리브덴망간(MoMn)으로 만들 수 있거나, 또는 LTCC(Low Temperature Cofired Ceramics)의 경우 금(Au) 또는 구리(Cu)로 만들 수 있다.
일반적으로, 도금 공정(plating process)은 금속화 층을 산화로부터 보호하기 위해 금속화 층 위에 수행된다. LTCC에 사용된 금(Au) 금속화 공정과 같은 금속화 공정이 사용되는 경우, 추가 도금이 필요하지 않다. 일반적으로, 도금층은 니켈(Ni)을 베이스로 한 다음 산화 방지를 위한 금 (Au)의 박막(-0.3μm)을 포함한다. 대안적인 도금 금속은 티타늄(Ti) 및 팔라듐(Pd)을 포함한다. 도금 금속들의 선택된 조합은 강하고 신뢰성 있는 와이어 본드를 형성하는 것과 관련될 수 있다.
특히, 저장 셀(105)이 바디(101) 내에 배치될 때(도 9), 스택(201)의 요소들(즉, 집전체 2) 및 에너지 저장 매체(1))은 세퍼레이터 재료 층에 의해 바디(101)(및/또는 덮개(102))로부터 분리될 수 있다. "분리형 스택(isolated stack)"이라고 하는 이 실시예는 저장 셀(105)의 단락 회로로 인한 잠재적 고장으로부터 실질적인 보호를 받게 된다. 일부 실시예들에서, 분리형 스택은 세퍼레이터 재료로부터 제조된 엔벨로프와 같은, 전기 절연 엔벨로프에 저장 셀(105)을 제공함으로써 달성된다. 일단 저장 셀(105)이 제작되면, 바디(101)에 후속 설치를 위해 따로 놓아 둘 수 있다.
바디(101)는 원하는 사양(치수, 전기 설계, 환경 검증 등)에 따라 제작될 수 있다. 실런트를 전기 패드들(110)을 둘러싸는 영역에 한정하도록 적어도 하나의 포켓 또는 웰이 추가될 수 있다.
도 10에 도시된 바와 같이, 일부 실시예들에서, 전기 패드들(110)은 각각의 웰(well)들(205) 내에 배치된다. 웰들(205) 각각은 바닥(111)의 상면 내의 만입부(depression)를 나타낸다. 일반적으로, 각각의 웰(205)에 의해 제공된 공간은 각각의 리드들(123, 124)의 일부를 접는 데 사용될 수 있으며, 따라서 스택(201)에 이용 가능한 용적을 최대화한다. "웰들"이라는 용어는 "리세스부(recessed portion)", "리세스들(recesses)", "포켓들(pockets)" 및 기타 유사한 용어들과 같은 기타 용어들과 상호 교환 가능하게 사용될 수 있음에 유의한다.
각 전기 패드(110)는 균질 재료(homogeneous material)일 수 있다. 예를 들어, 전기 패드(110)는 텅스텐(W), 알루미늄(Al), 금(Au) 또는 다른 전도성 재료 중 하나일 수 있다. 일부 실시예들에서, 전기 패드(110)는 선택적 도금 재료로 도금된다. 도금층 또는 단순히 도금(131)은 예를 들어, 금(Au), 니켈(Ni) 또는 구리(Cu)를 포함할 수 있다. 일부 추가 실시예들에서, 전기 패드(110)가 적층된다. 예를 들어, 니켈(Ni)의 오버레이어와 함께 텅스텐 (W)의 하부층을 포함할 수 있다. 니켈(Ni)의 오버레이어는 차례로 금(Au) 도금(131)을 갖는다.
일반적으로, 전기 패드(110)에 사용된 재료들 및 임의의 도금(131)은 선택된 전해질(126)과의 전도성 및 낮은 리액턴스의 균형으로서 선택된다. 바디(101)의 적절한 준비 및 리드들(123, 124)의 결합에 의해 전해질의 상호 작용을 제한하는 것이 추가로 달성된다. 적어도 하나의 실런트는 준비 및 결합의 일부로 사용될 수 있다.
금(Au), 니켈(Ni) 및 텅스텐(W)은 공통 전해질이 존재하는 경우, 특히 전압 전위 하에 있을 때 부식을 겪을 수 있다. 도금 또는 금속화 층에서 생긴 부식은 전해질 및 용접 접합부의 조기 열화를 야기하여 칩 캡(100)의 성능을 저하시킬 것이다. 따라서, 비-반응성(non-reactive) 실런트가 도금/금속화 층과 전해질 사이의 접촉을 방지하는 데 사용될 수 있다. 본원에서 논의된 바와 같이, "비-반응성"이라는 용어는 일반적으로 비교 성능 개선을 제공하는 것으로 간주되는 반응의 레벨을 나타내는 물질을 지칭한다.
전기 패드들(110) 각각에 대해, 전도성 리더(conductive leader)(210)가 전기 패드(110)에 결합될 수 있다. 접합은 예를 들어, 용접에 의해 이루어질 수 있다. 용접은 레이저 용접, 초음파 용접 또는 저항 용접일 수 있다. 일부 다른 실시예들에서, 전도성 에폭시들은 전도성 탭(210)을 전기 패드(110)와 결합시키기 위해 사용될 수 있다. 일부 실시예들에서, 전도성 리더(210)는 알루미늄(Al)으로 형성된다. 전도성 리더(210)의 구성은 예를 들어, 각각의 전극의 위치 및 바디(101)의 구성에 따라 달라질 수 있다.
일 실시예에서, 도전성 리더(210)는 전극 스택(210)의 리드들(123, 124) 중 하나이다. 이러한 실시예들에서, 전극 스택(201)을 바디(101)에 접합하기 위해서는 용접만이 필요하게 될 수 있다. 다른 실시예에서, 전도성 리더(210)는 각각의 리드(123, 124) 및 전기 패드(110)로부터 초기에 분리된 중간 재료이다. 그런 다음, 전도성 리더(210)는 실런트가 적용된 후 각각의 리드(123, 124)에 접합된다.
일단 전도성 탭(210)이 전기 패드(110)에 접합되면, 실런트는 패드(110)를 둘러싸는 영역 및 전도성 탭(210) 주위의 영역으로 흐를 수 있다. 그런 다음, 실런트가 경화된다. 경화 방법은 열, 자외선 방사, 물/산소, 기화 또는 적절한 실런트 재료들을 경화시키기 위한 기타 기술들의 사용을 포함할 수 있다.
다양한 실시예들에서, 기타 실런트 기술들이 사용될 수 있다. 예를 들어, 일부 실시예들에서, 실런트의 컨포멀 층(conformal layer)이 패키지의 원하는 부분들에 증착될 수 있다. 일반적으로, 컨포멀 층은 임의의 결함들을 처리하고 그 투과성을 제한하기 위해 바디(101)의 윤곽에 "맞는(conforms)" 박막을 포함한다. 컨포멀 층은 쉽게 유동하는 고점도 성분으로 제공될 수 있다.
일반적으로, 내부 전기 패드(110)를 패시베이션하는데 사용되는 임의의 컨포멀 코팅 방법에 대해, 컨포멀 코팅이 외부 특징들, 밀봉 링 및 기타 특징들을 적절히 덮지 않도록 주의한다. 일부 실시예들에서, 컨포멀 코팅을 위해 선택된 재료는 접합 공정(예컨대, 용접)을 방해하지 않는다.
일 실시예에서, 컨포멀 코팅은 고온 열가소성 폴리이미드를 포함한다. 고온 열가소성 폴리이미드는 물보다 약간 높은 점도를 나타내는, 주사기를 통해 분배될 수 있는 물질로서 제공될 수 있다. 결과적으로 생긴 재료의 절연층은 약 3 내지 20 ㎛ 두께일 수 있으며, 세라믹, 알루미늄, 금, 실리콘 및 기타 재료들과 강한 결합을 나타낼 수 있다. 일부 실시예들에서, 고온 열가소성 폴리이미드는 재료를 전도성으로 만들기 위한 은 또는 기타 금속 플레이크들을 포함할 수 있다. 일 실시예에서, 고온 열가소성 폴리이미드는 약 -40 ℃에서 저장되고, 주위 온도에서 가공되며, 약 150 ℃에서 약 10분의 경화 사이클에 놓인다. 경화 사이클은 고온 열가소성 폴리이미드가 가스 형태로 대부분의 잉여 재료들(NMP 및 H20)을 결정화 및 방출하게 할 것이다. 과잉 재료를 제거하기 위해 약 2 분과 약 250 ℃의 추가 가열 사이클이 수행될 수 있다. 이 공정은 절연 특성들이 높고 열 팽창이 매우 낮은 컨포멀 코팅이 되게 한다.
적합한 재료의 예로는 뉴욕 버팔로 소재의 MATERION 사로부터 구할 수 있으며, BONDFLOW로 시판된다. BONDFLOW는 RM 1-메틸-2-피롤리돈(CAS 872-50-4)을 포함한다.
일단 스택(201)이 바디(101) 내에 배치되고 전기 패드들(110)에 전기적으로 연결되면, 바디(101) 내의 나머지 용적(103)에 전해질(126)이 추가된다.
일부 실시예들에서, 전해질(126)은 이온성 액체, 이온성 염분 및 용매의 조합이다. 일반적으로, 이온성 액체 및 용매는 혼합물을 달성하도록 함께 혼합된다. 혼합물은 용매가 없는 완전한 이온성 액체일 수 있다. 일부 실시예들에서, 전해질은 약 20% 이온성 액체 및 80% 용매(용적 기준)이다. 서브-범위의 혼합물이 사용될 수 있다.
일반적으로, 이온성 염분은 전극에 의해 제공된 표면적의 관점에서 효율을 증가시키기 위해 제공된 다른 양이온 및 음이온 크기들을 갖는, 이온성 저장 장치의 추가 소스로서 이온성 액체에 첨가될 수 있다. 이온성 염분은 약 0 M 내지 2 M(몰, 또는 몰 염분/리터 용액) 범위의 혼합물에 첨가될 수 있다.
충진은 예를 들어, 마이크로 피펫(micro-pipette)을 사용하여 발생할 수 있다. 일단 충진되면, 바디(101)/저장 셀(105) 조합은 저압 환경에(즉, 진공 하에서) 배치될 수 있다. 저압은 저장 셀(105) 내로의 전해질(126)의 이동을 촉진한다. 이후, 전해질(126)의 적절한 공급을 보장하기 위해 어셈블리의 무게가 다시 칭량될 수 있다. 결합된 바디(101), 저장 셀(105) 및 전해질 어셈블리가 원하는 파라미터들 내에 있으면, 어셈블리는 덮개(102)의 용접을 위해 보내진다. 그런 다음, 덮개(102)는 바디(101)에 용접될 수 있다. 용접은 예를 들어, 심 용접기(seam welder)를 사용하여 비활성 환경에서 달성될 수 있다.
다양하나 실시예들에서, 저장 셀(105)을 포함하는 용적(103) 내의 원하지 않는 불순물을 방지하는 것에 주의한다. 일부 실시예들에서, 에너지 저장 셀을 포함하는 하우징 바디의 캐비티 내에서, 할라이드 이온의 총 농도는 약 1,000 ppm, 500 ppm, 200 ppm, 100 ppm 미만 또는 그 이하로 유지된다. 일부 실시예들에서, 에너지 저장 셀을 포함하는 하우징 바디의 캐비티 내에서, 금속 종 불순물은 약 1,000 ppm, 500 ppm, 200 ppm, 100 ppm 미만 또는 그 이하로 유지된다. 일부 실시예들에서, 에너지 저장 셀을 포함하는 하우징 바디의 캐비티 내에서, 브로모에탄, 클로로에탄, 1-브로모부탄, 1-클로로부탄, 1-메틸이미다졸, 에틸 아세테이트 및 메틸렌 클로라이드의 불순물들은 약 1,000 ppm, 500 ppm, 200 ppm, 100 ppm 미만 또는 이하로 유지된다. 일부 실시예들에서, 에너지 저장 셀을 포함하는 하우징 바디의 캐비티 내에서, 수분은 약 1,000 ppm, 500 ppm, 200 ppm, 100 ppm, 50 ppm, 10 ppm 미만 또는 그 이하로 유지된다. 일부 실시예들에서, 에너지 저장 셀을 포함하는 하우징 바디의 캐비티 내에서, 할라이드 불순물들은 약 1,000 ppm, 500 ppm, 200 ppm, 100 ppm, 50 ppm, 10 ppm 미만 또는 그 이하로 유지된다.
다양한 실시예들에서, 전해질은 2015년 11월 26일에 공개된 국제 특허 공보 제WO2015102716A8호 및 2016년 12월 22일에 공개된 국제 공보 제WO2016204820A2호에 설명된 임의의 유형들일 수 있다. 예를 들어, 일부 실시예들에서, 전해질은 전술한 참고 문헌들에 기재된 유형의 겔 또는 고체 상태(solid state) 전해질을 포함할 수 있다.
도 11은 도 9의 어셈블리의 평면도(top-down view)를 제공한다. 도 11에서, 저장 셀(105) 및 바디(101)는 가상 축(A)에 의해 양분된다. 도 12는 가상 축(A)을 따른 저장 셀(105) 및 바디(101)의 컷-어웨이(cut-away) 도면이다.
도 12에 도시된 바와 같이, 저장 셀(105)은 복수의 층들을 포함한다. 복수의 층들로부터 나오는 복수의 전도성 탭들(602)이 있다. 이 단면도에서, 복수의 전도성 탭들(602)은 음극 리드(123)를 집합적으로 제공하기 위해 집결된다. 조립 동안, 음극 리드(123)는 적절한 형상으로 형성되고 전기 패드들(110) 각각에 접합되며, 양극 리드(124)(이 단면도에는 도시되지 않음)에 대해 동일한 공정이 발생한다. 이후, 바디(101)는 칩 캡(100)에 적합한 전해질(126)의 실시예로 충진된다. 전해질(126)은 리드들(123, 124) 및 저장 셀(105)의 내용물들을 적신다.
일부 실시예들에서, 에너지 저장 셀(105)은 캐패시터의 양극 및 음극에 동일한 질량의 활성 재료가 제공되는, 대칭 EDLC일 수 있다. 그러나, 동일한 전극 질량을 갖는 것은 전극 및 전해질이 완전히 이용되지 않을 수 있기 때문에, 전해질에서 음이온 및 양이온의 크기들이 상이할 경우, EDLC가 가능한 최대 비정전 용량(specific capacitance)을 갖는 것을 방지할 수 있다. 일부 실시예들에서, 이 문제는 예를 들어, EDLC의 비정전 용량을 증가시키기 위해, 이온의 크기에 따라 전극 질량을 조정하여 질량 밸런싱을 맞춤으로써 해결될 수 있다. 일부 실시예들에서, 스택(201)은 개선된 질량 밸런싱을 제공하기 위해, 동일하지 않은 수의 양극 및 음극 층들을 포함할 수 있다.
결과적인 칩 캡 100)은 일반적으로 경쟁 장치들을 파괴하는 제조 공정들에 강하다. 이러한 제조 공정의 한 예는 "리플로우" 공정이다. 리플로우 공정들에서, 구성요소들은 땜납의 유동을 일으키기에 적합한 온도로 가열된다. 일반적으로, 전가 구성요소들의 효율적인 대량 생산은 리플로우 공정들의 사용을 필요로 한다. 또한, 콤팩트한 설계들은 종종 구성요소들에 의해 사용되는 공간을 제한하기 위해 표면 실장 장치들을 사용하며, 마찬가지로 리플로우 처리에 의존한다.
일 실시예에서, 칩 캡(100)은 권장된 솔더 리플로우 프로파일에 따라 인쇄 회로 기판 상에 실장된다. 시간 대 온도의 그래프가 도 13에 제공된다. 도 13의 예에서, 온도는 초당 3℃에서 예열 단계("함침(soak)"으로 칭함)로 증가된다. 예열 단계에서, 칩 캡(100)은 약 100초 동안 약 150 ℃ 내지 약 160 ℃의 온도로 유지된다. 그런 다음, 온도가 초당 3℃에서 리플로우 온도("리플로우"로 칭함)로 증가된다. 리플로우 온도는 약 260℃에 도달될 수 있다. 일반적으로, 200 ℃를 초과하는 시간은 약 60 초보다 작아야 하며, 그 후에 실장된 칩 캡(100)은 약 6 ℃ 이하의 속도로 냉각된다.
일부 실시예들에서, 칩 캡(100)은 하나, 둘, 셋, 넷 또는 그 이상의 리플로우 사이클 공정들에 응답하여 10%, 5%, 2.5% 미만 또는 그 이하의 정전 용량 저하를 나타낼 수 있다. 일부 실시예들에서, 칩 캡(100)은 하나, 둘, 셋, 넷 이상의 리플로우 사이클 공정들에 응답하여 10%, 5%, 2.5% 미만 또는 그 이하의 ESR 증가를 나타낼 수 있다. 일부 실시예들에서, 리플로우 공정은 훨씬 유리하게 정전 용량을 증가시키고/시키거나 칩 캡의 ESR을 감소 감소시켜, 본질적으로 장치에 대한 시즈닝(seasoning) 공정로서 동작한다.
칩 캡(100)의 평가는 우수한 성능을 보여주었다. 상기 평가에 대한 컨텍스트를 제공하기 위해, 일부 용어가 도입된다.
전기 회로 이론은 회로에 저항, 정전 용량 또는 인덕턴스만 기여하는 것으로 각각 가정되는, 이상적인 저항, 캐패시터 및 인덕터를 다룬다. 그러나, 모든 구성요소들은 0이 아닌 값의 각각의 이러한 파라미터들을 갖는다. 특히, 모든 물리적 장치들은 물리적 구성요소들이 다른 특성들 외에도 일부 저항을 갖도록 유한 전기 저항을 갖는 재료들로 구성된다. ESR의 기원은 문제의 장치에 따라 달라진다.
고체 전해질을 갖는 비전해 캐패시터 및 전해 캐패시터에서, 리드들 및 전극들의 금속 저항 및 유전체 손실은 ESR을 유발한다. 세라믹 캐패시터에 대해 일반적으로 인용된 ESR 값들은 0.01 내지 0.1Ω이다. 비전해 캐패시터의 ESR은 시간이 지남에 따라 상당히 안정적인 경향이 있다; 대부분의 경우, 실제 비전해 캐패시터는 이상적인 구성요소들로 취급될 수 있다.
비고체 전해질을 갖는 알루미늄 및 탄탈륨 전해 캐패시터들은 최대 수 옴의 훨씬 높은 ESR 값들을 갖는다. 더 높은 정전 용량의 종래 전해 캐패시터들은 더 낮은 ESR을 갖는다. ESR은 캐패시터의 자기 공진 주파수까지 주파수에 따라 감소한다. 특히 알루미늄 전해액에서 심각한 문제는 ESR이 시간이 지남에 따라 증가한다는 것이다. ESR은 측정된 정전 용량이 허용 오차 내에 있을 수 있더라도, 회로 오작동 및 심지어 구성요소 손상을 유발할 수 있을 정도로 증가할 수 있다. 이는 정상적인 노화에서 발생하지만, 고온 및 큰 리플 전류는 문제를 악화시킨다. 리플 전류가 큰 회로에서, ESR의 증가는 열 방산을 증가시킬 것이며, 따라서 노화가 가속화된다.
고온 동작 및 기본 소비자 등급 부품보다 높은 품질의 전해 캐패시터들은 ESR 증가로 인해 조기에 사용할 수 없게 되는 경향이 적다. 저렴한 전해 캐패시터는 85 °C에서 1000 시간 미만의 수명으로 정격될 수 있다. 고급 부품들은 일반적으로 최대 정격 온도에서 수천 시간에 정격된다. ESR이 중요한 경우, 온도 등급이 높거나, "ESR이 낮거나" 또는 아니면 정전 용량이 필요한 것보다 큰 사양의 부품이 유리할 수 있다.
본원의 유형의 칩 캡들은 까다로운 조건들 하에서 우수한 성능을 입증하였다. 일부 실시예들에서, 칩 캡은 최소 2.0 V, 2.1, V, 2.2 V, 2.3 V, 2.4 V, 2.5 V, 3.0 V 이상의 동작 전압을 가질 수 있다. 일부 실시예들에서, 칩 캡은 최소 300 mF, 400 mF, 450 mF, 500 mF 이상의 정전 용량을 가질 수 있다. 일부 실시예들에서, 칩 캡은 최소 4.0 J/cc, 4.5 J/cc, 5.0 J/cc, 5.1 J/cc 이상의 에머지 밀도를 가질 수 있다. 일부 실시예들에서, 칩 캡은 최소 15 W/cc, 최소 20 W/cc, 최소 22 W/cc 이상의 피크 전력 밀도를 가질 수 있다. 일부 실시예들에서, 장치는 500 mΩ 이하의 등가 직렬 저항, 400 mΩ 이하의 등가 직렬 저항, 300 mΩ 이하의 등가 직렬 저항을 가질 수 있다. 일부 실시예들에서, 장치는 최소 65 °C, 75 °C, 85 °C, 100 °C, 125 °C, 150 °C 이상의 동작 온도 등급을 가질 수 있다. 일반적으로, 상술한 성능 파라미터들은 단일 에너지 저장 셀을 포함하는 칩 캡을 사용하여 달성될 수 있다. 복수의 칩 캡 및/또는 복수의 에너지 저장 셀들을 통합하는 칩 캡을 사용함으로써 확장된 성능(예를 들어, 더 높은 전압 동작)이 달성될 수 있다.
오남용 테스트에서, 본원에 설명된 유형의 칩 캡들은 최소 2.0V 또는 2.1V 이상의 동작 전압에서 그리고 최소 65 °C, 85 °C, 100 °C 이상의 동작 온도에서 최소 1,000, 최소 1,500 또는 최소 2,000 시간 이상의 동작 수명을 입증할 수 있지만, 30% 미만의 정전 용량 저하 및 100% 미만의 등가 직렬 저항 증가를 나타낸다. 일부 실시예들에서, 상술한 동작 수명은 장치가 최소 100 °C, 200 °C, 300 °C 이상의 피크 온도로 최소 30초, 60초, 120초, 180초, 240초, 360초 이상의 적어도 하나, 둘, 셋, 넷, 다섯, 여섯 이상의 온도 사이클을 갖는 리플로우 공정을 사용하여 인쇄 회로 기판에 솔더링된 후에 입증될 수 있다. 유리하게는, 상술한 오남용 테스트 성능의 레벨은 오남용이 없는 조건에서 2,000 시간 훨씬 이상의 동작 수명에 대응되는 것으로 예상된다. 예를 들어, 일부 전형적인 어플리케이션들(예를 들어, 엔터프라이즈 컴퓨팅 환경에서 솔리드 스테이트 장치들에 대한 대기 전력을 제공함)에서, 칩 캡은 수천, 수만, 수십만 또는 심지어 수백만 번의 충전 및 방전 사이크들을 필요로 하는 조건들 하에서도, 5,000 시간, 7,500 시간, 10,000 시간, 12,500 시간 이상의 동작 수명을 가질 수 있다.
도 14 내지 16은 칩 캡(100)의 실시예에 대한 성능의 양태들을 도시한다. 도 14는 85 ℃에서 동작되는 샘플 칩 캡에 대한 ESR 성능 데이터를 도시한다. 그래프에 도시된 바와 같이, 3800 시간 동안 온도에서 칩 캡 성능의 ESR 저하는 98 %이다. 비교 데이터가 도 15에 제공되며, 이는 종래 장치에 대해 실질적으로 더 큰 ESR 저하를 도시한다. 칩 캡에 대한 추가 성능 데이터가 도 16에 제공된다. 도 16에서, 85 °C에서의 정전 용량 저하 데이터는 3800 시간의 테스트 후, 초기 셀 성능의 72%에 불과하다.
도 17a 내지 17b는 칩 캡(100)의 실시예에 대한 성능의 양태들을 도시한다. 도 17a는 2.1V의 전압으로 85 ℃에서 동작되는 샘플 칩 캡에 대한 ESR 성능 데이터를 도시한다. 그래프에 도시된 바와 같이, 3800 시간 동안 온도 및 전압에서, 칩 캡 성능의 ESR 저하는 40% 미만이다. 칩 캡에 대한 추가 성능 데이터가 도 17b에 제공된다 도 17b에서, 2.1V의 전압에서 85 °C의 정전 용량 저하 데이터는 2,500 시간의 테스트 후, 초기 셀 성능의 14% 미만이다. 칩 캡을 솔더 리플로우 공정에 성공적으로 적용한 후에 테스트가 수행되었음에 유의한다.
도 18a 내지 18b는 칩 캡(100)의 실시예에 대한 성능의 양태들을 도시한다. 도 18a는 2.1V의 전압으로 100 ℃에서 동작되는 샘플 칩 캡에 대한 ESR 성능 데이터를 도시한다. 그래프에 도시된 바와 같이, 1800 시간 동안 온도 및 전압에서, 칩 캡 성능의 ESR 저하는 65% 미만이다. 칩 캡에 대한 추가 성능 데이터가 도 18b에 제공된다 도 18b에서, 2.1V의 전압으로 100 °C에서의 정전 용량 저하 데이터는 1,500 시간의 테스트 후 초기 셀 성능의 14% 미만이다. 칩 캡을 솔더 리플로우 공정에 성공적으로 적용한 후에 테스트가 수행되었음에 유의한다.
도 19를 참조하면, 칩 캡(100)을 사용할 수 있는 컴퓨팅 장치(500)의 예들 도시되어 있다. 컴퓨팅 장치들(500)은 개인용 컴퓨터(PC)(501), 랩탑(502), 태블릿(503), 모바일 장치(예컨대, 스마트 폰) 및 서버(505) 중 어느 하나일 수 있다. 다른 유형의 컴퓨팅 장치들이 포함될 수 있다. 예들로는 산업 시스템, 가정용 시스템(예컨대, 가전, 가전 제품 등)뿐만 아니라 자동차 시스템용 컨트롤러들을 포함한다. 요약하면, 칩 캡(100)을 이용하는 컴퓨팅 장치들은 기판 레벨 전력이 요구되는 임의의 전자 장치(예를 들어, 엔터프라이즈 컴퓨팅에 사용되는 솔리드 스테이트 드라이브들)를 포함할 수 있다. 일부 실시예들에서, 예를 들어, 칩이 100 °C, 125 °C, 150 °C 이상의 동작 온도 등급을 갖는 경우, 칩 캡은 오일 및 가스 탐사 및 생산 분야에서 알려진 극한 다운 홀 조건들에서 사용될 수 있다.
도시된 예시에서, 칩 캡(100)은 컴퓨터 메모리(501)에 전원을 공급하는 데 사용된다. 메모리(510)는 임의의 유형의 메모리일 수 있다. 칩 캡(100)으로부터 전력을 변환하기에 적합한 전력 변환기들 및 컨트롤러들은 도시되지 않았지만, 이러한 장치들는 당업계에 공지되어 있다.
도 20을 참조하면, 본원에 개시된 유형의 칩 캡을 조립하기 위한 공정 흐름이 도시된다. 단계 2001에서, 전극 롤(electrode roll)이 제공된다. 전극 롤은 금속 호일(metallic foil) 집전체의 반대면들에 탄소질 에너지 저장 매체를 갖는 양면 전극 롤일 수있다. 단계 2002에서, 탄소질 에너지 저장 매체의 일부는 (예를 들어, 스크레이핑(scraping)을 통해) 제거되어 집전체의 스트립을 노출시킨다.. 단계 2003에서, 우수 및 좌수 전극층들은 전도성 탭들이 롤의 노출된 부분들으로부터 형성된 채, 롤로부터 펀칭되거나 절단된다. 2004에서, 펀칭된 전극층은 본원에 상세하게 설명된 유형의 스택을 형성하기 위해 세퍼레이터와 조립된다. 단계 2005에서, 임의의 과잉 세퍼레이터는 절단되며, 스택은 전도성 탭들이 스택으로부터 연장되도록 고정된다. 단계 2006에서, 전극 스택들은 수분을 제거하기 위해 진공 건조된다. 단계 2007에서, 스택들은 각각의 패키지의 개방형 바디로 이송된다. 단계 2008에서, 명원에 상세히 설명된 바와 같이, 스택으로부터 패키지의 콘택 패드들로 전기적 연결이 이루어진다. 단계 2009에서, 스택은 패키지 내에 위치된다. 단계 2010에서, 전해질은 스택의 전극 층들을 적시도록 분사된다. 단계 2011에서, 덮개는 패키지 상에 배치된다. 단계 2012에서, 덮개는 기밀 밀봉을 형성하도록 패키지에 용접된다. 단계 2013에서, 마감된 칩 캡은 육안 검사 및 전기 테스트를 수행한다. 단계 2014에서, 칩 캡은 예를 들어, 당업계에 잘 알려져 있는 픽 앤 플레이스(pick and place) 설치 기술들에 적합한 포맷으로 패키지를 테이핑(taping) 및 릴링(reeling)함으로써 패키징된다.
일반적으로, 본원에 사용된 "메모리"라는 용어는 컴퓨터에서 즉시 사용하기 위한 정보를 저장하는 컴퓨터 하드웨어 집적 회로를 지칭하며, "1차 저장 장치"라는 용어와 동의어이다. 컴퓨터 메모리는 액세스 속도가 느린 정보를 제공하지만 더 큰 용량을 제공하는 저장 장치와 구별되는, 예를 들어 고속 RAM(Random-Access Memory)으로 동작한다.
"메모리", "1차 저장 장치", "주 메모리", "시스템 메모리"라는 용어들 및 기타 유사한 용어들은 종종 주소 지정 가능 반도체 메모리, 즉 예를 들어 1차 저장 장치이지만 컴퓨터 및 기타 디지털 전자 장치들의 다른 목적으로도 사용되는 실리콘 기반 트랜지스터를 포함하는 집적 회로와도 관련이 있다. 휘발성 및 비휘발성의 주요한 두 종류의 반도체 메모리가 있다. 비휘발성 메모리의 예로는 플래시 메모리(보조 메모리로 사용됨) 및 ROM, PROM, EPROM 및 EEPROM 메모리(BIOS와 같은 펌웨어 저장에 사용됨)가 있다. 휘발성 메모리의 예로는 일반적으로 DRAM(Dynamic Random-Access Memory)인 1차 저장 장치, 및 일반적으로 DRAM보다 빠르지만 에너지 소비가 적고 메모리 면적 밀도가 낮은 정적 SRAM(Static Random-Access Memory)인 고속 CPU 캐시 메모리가 있다.
휘발성 메모리는 저장된 정보를 유지하기 위해 전원을 필요로 하는 컴퓨터 메모리이다. 대부분의 최신 반도체 휘발성 메모리는 정적 RAM(SRAM) 또는 동적 RAM(DRAM)이다. SRAM은 전원이 연결되어 있는 동안 콘텐트를 유지한다. 동적 RAM은 인터페이스 및 제어가 더 복잡하여, 그 콘텐트 손실을 막기 위해 정기적인 새로 고침 주기가 필요하다.
비휘발성 메모리는 전원이 공급되지 않아도 저장된 정보를 유지할 수 있는 컴퓨터 메모리이다. 비휘발성 메모리의 예들로는 읽기 전용 메모리(ROM 참조), 플래시 메모리, 대부분의 자기 컴퓨터 저장 장치(예들 들어, 하드 디스크 드라이브, 플로피 디스크 및 자기 테이프), 광 디스크 및 종이 테이프 및 펀칭된 카드와 같은 초기 컴퓨터 저장 방법이 있다. 향후 비휘발성 메모리 기술들로는 FeRAM, CBRAM, PRAM, STT-RAM, SONOS, RRAM, 레이스트랙(racetrack) 메모리, NRAM, 3D XPoint 및 밀리피드(millipede) 메모리가 있다.
제3 범주의 메모리는 "반휘발성(semi-volatile)"이다. "반휘발성"이라는 용어는 일반적으로 전력이 제거된 후 비휘발성 지속 시간이 일부 제한되지만, 그런 다음 결국 데이터가 손실되는 메모리를 말한다. 반휘발성 메모리를 사용할 때 일반적인 목표는 고성능/내구성 등을 제공하는 동시에, 진정한 비휘발성 메모리의 장점들을 제공하는 것이다.
SSD(solid-state drive)는 집적 회로 어셈블리들을 메모리로 사용하여 데이터를 지속적으로 저장하는 솔리드 스테이트 저장 장치이다. SSD들은 움직이는 기계적 구성요소들이 없다. 이는 회전(spinning) 디스크 및 이동식 읽기/쓰기 헤드를 포함하는 하드 디스크 드라이브 (HDD) 또는 플로피 디스크와 같은 통상의 전자 기계식 드라이브들과 구별된다. 전자 기계식 드라이브들과 비교하여, SSD들은 일반적으로 물리적 충격에 더 강하고, 조용히 실행되며, 빠른 액세스 시간과 짧은 레이턴시를 갖는다.
2017 년 현재, 대부분의 SSD들은 전원이 꺼질 때 데이터를 유지하는 비휘발성 메모리의 유형인, NAND 기반 플래시 메모리를 사용한다. 빠른 액세스가 필요하지만 전력 손실 후 데이터 지속성이 반드시 필요한 것은 아닌 어플리케이션들의 경우, SSD들은 RAM(Random-Access Memory)으로 구성될 수 있다. 이러한 장치들은 외부 전원이 손실된 후 특정 시간 동안 데이터를 유지하기 위해 배터리를 통합 전원으로 사용할 수 있다.
그러나, 모든 SSD들은 여전히 데이터를 전기 전하에 저장하며, 전원 없이 방치하면 시간이 지남에 따라 천천히 누출된다. 이는 소모된 드라이브들(내구성 등급을 초과함)이 일반적으로 저장 장치에 일정 시간이 지난 후 데이터 손실을 시작하게 하는 원인이다. 따라서, 현재 SSD들은 기록 보관 목적에 적합하지 않다.
따라서, 향상된 전원 공급 장치를 추가하여 SSD들의 성능을 실질적으로 향상시킬 수 있다. 많은 SSD들은 휘발성 메모리를 비휘발성 메모리에 기록하기 위해 DRAM 모듈에 백업 전원을 제공하는데 캐패시터들을 사용한다. 불행하게도, 사용 가능한 캐패시터들은 크고 낮은 성능을 나타낸다.
요약하면, SSD 환경은 울트라캐패시터 기술뿐만 아니라 모든 용량성 에너지 저장 장치에 고유한 과제를 제시한다. 용량성 저장 장치는 휘발성 메모리(SRAM/DRAM)에 저장된 데이터를 비휘발성 메모리(NAND, FLASH)로 전송하기 위한 온-보드(on-board) 전기 에너지 백업으로 사용된다. 이 동작은 정전 시 데이터가 손실되지 않도록 하는 것이 중요하다. 거의 모든 비즈니스 부문들에서 컴퓨팅 저장 장치가 더욱 중요 해짐에 따라, 매우 안정적인 메모리 백업 솔루션에 대한 필요성이 가장 우선시된다.
따라서, 이와 같이 전기 회로에 전력을 공급하기 위한 에너지 저장 장치의 실시예들을 도입하였으며, 이제 몇몇 추가 양태들이 제시된다.
본원의 교시들에 대한 양태들을 제공하기 위해 다양한 다른 구성요소들이 포함 및 요구될 수 있다. 예를 들어, 추가 재료들, 재료들의 조합 및/또는 재료들의 생략은 본원의 교시 범위 내에 있는 추가 실시예들을 제공하는 데 사용될 수 있다.
본원의 교시들의 다양한 수정들이 실현될 수 있다. 일반적으로, 사용자, 설계자, 제조업자 또는 기타 유사한 이해 당사자의 요구에 따라 수정들이 설계될 수 있다. 수정들은 해당 당사자가 중요하게 생각하는 특정 성능 표준을 충족하도록 의도될 수 있다.
"하기 위한 수단" 또는 "하기 위한 단계"라는 단어들이 특정 클레임에서 명시적으로 사용되지 않는 한, 첨부된 클레임들 또는 클레임 요소들은 35 U.S.C. §112(f)를 발동하도록 해석되어서는 안된다.
본 발명의 요소들 또는 이의 실시예(들)을 도입할 때, "a", "an" 및 "the"라는 관사들은 요소들 중 하나 이상이 존재함을 의미하도록 의도된다. 마찬가지로, "다른(another)" 이라는 형용사는, 요소를 도입하는 데 사용될 때, 하나 이상의 요소들을 의미하도록 의도된다. "포함하는" 및 "가지는"이라는 용어들은 열거된 요소들 이외의 추가 요소들이 있을 수 있도록 포괄적인 것으로 의도된다. 본원에 사용된 바와 같이, "예시적인"이라는 용어는 최상급 예를 의미하는 것으로 의도되지 않는다. 오히려, "예시적인"은 많은 가능한 실시예들 중 하나인 실시예를 지칭한다.
본 발명은 예시적인 실시예들을 참조하여 설명되었지만, 본 발명의 범위를 벗어나지 않으면서 다양한 변경들이 이루어질 수 있으며 그 요소들을 등가물들로 대체할 수 있음이 당업자에게 이해될 것이다. 추가로, 당업자들은 본 발명의 본질적인 범위를 벗어나지 않으면서 특정 기계, 상황 또는 물질을 본 발명의 교시에 적응시키기 위한 많은 수정들이 이해될 것이다. 따라서, 본 발명은 본 발명을 수행하기 위해 고려된 최상의 모드로서 개시된 특정 실시예로 제한되지 않으며, 본 발명은 첨부된 청구항들의 범위 내에 속하는 모든 실시예들을 포함할 것으로 의도된다.

Claims (1)

  1. 솔더 리플로우 공정을 사용하여 인쇄 회로 기판 상에 실장하기에 적합한 에너지 저장 장치로서, 상기 장치는,
    밀봉 하우징 바디로서, 상기 바디 내에 각각 배치된 양극 내부 콘택 및 음극 내부 콘택을 포함하고, 각각은 양극 외부 콘택 및 음극 외부와 각각 전기 통신하며, 상기 외부 콘택들 각각은 상기 바디의 외부에 전기 통신을 제공하는, 상기 밀봉 하우징 바디;
    전극 층들과 전기 절연 분리 층들이 교번하는 스택(stack)을 포함하여 상기 바디의 캐비티 내에 배치된 전기 이중층 캐패시터(EDLC) 에너지 저장 셀;
    상기 캐비티 내에 배치되고 상기 전극 층들을 적시는 전해질;
    상기 전극 층들 중 하나 이상으로 구성된 제1 그룹을 상기 양극 내부 콘택에 전기 연결하는 양극 리드(lead); 및
    상기 전극 층들 중 하나 이상으로 구성된 제2 그룹을 상기 음극 내부 콘택에 전기 연결하는 음극 리드를 포함하는, 에너지 저장 장치의 용도.
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