KR20230161892A - 세라믹 기판, 세라믹 기판의 제조 방법, 정전 척, 기판 고정 디바이스, 및 반도체 디바이스용 패키지 - Google Patents

세라믹 기판, 세라믹 기판의 제조 방법, 정전 척, 기판 고정 디바이스, 및 반도체 디바이스용 패키지 Download PDF

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Abstract

세라믹 기판은 베이스 본체 및 베이스 본체에 내장된 전기 도체 패턴을 포함한다. 베이스 본체는 세라믹이다. 전기 도체 패턴은, 주성분으로서, 코발트와 철이 텅스텐에 고용된(solid-dissolved) 체심 입방 격자 구조를 갖는 고용체, 코발트와 실리콘이 텅스텐에 고용된 체심 입방 격자 구조의 고용체, 코발트와 망간이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체, 또는 코발트와 니켈이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체를 갖는다.

Description

세라믹 기판, 세라믹 기판의 제조 방법, 정전 척, 기판 고정 디바이스, 및 반도체 디바이스용 패키지{CERAMIC SUBSTRATE, METHOD OF MANUFACTURING THE CERAMIC SUBSTRATE, ELECTROSTATIC CHUCK, SUBSTRATE FIXING DEVICE, AND PACKAGE FOR SEMICONDUCTOR DEVICE}
본 발명은 세라믹 기판, 세라믹 기판의 제조 방법, 정전 척, 기판 고정 디바이스, 및 반도체 디바이스용 패키지에 관한 것이다.
관련 기술에서, 반도체 디바이스를 제조할 때에 사용되는 성막 장치 및 플라스마 에칭 장치는 각각 진공 처리 챔버 내에 웨이퍼를 정확하게 유지하기 위한 스테이지를 갖는다. 이러한 스테이지로서, 예를 들어 베이스 플레이트 상에 장착된 정전 척에 의해 웨이퍼를 흡착 및 유지하는 기판 고정 디바이스가 제안되어 있다.
정전 척은 베이스 본체, 베이스 본체에 내장된 정전 전극 등을 갖는 세라믹 기판에 의해 구성된다. 정전 전극은, 예를 들어 텅스텐을 주성분으로 갖고 산화니켈, 산화알루미늄 및 이산화규소를 포함하는 소결체이다.
전술한 소결체에서, 세라믹과 텅스텐은 동일한 조건 하에서 소결된다. 그러나, 텅스텐은 융점이 높기(3300℃ 이상) 때문에, 이를 소결하는 것이 어렵고, 이에 따라 적절한 소결조제를 첨가할 필요가 있다. 전술한 소결체에서, 산화니켈, 산화알루미늄, 이산화규소는 소결조제로서 기능한다(예를 들어, 특허문헌 1 참조).
JP2020-43336A
그러나, 텅스텐을 소결하기 위한 소결조제로서 기능하는 재료 중에는 비교적 구하기 어려운 재료가 있다. 이 때문에, 소결조제로서 기능하는 재료를 많이 선택하는 것이 바람직하며, 텅스텐을 소결하기 위한 새로운 소결조제가 요구된다.
본 발명은 상기한 사정을 감안하여 이루어진 것으로서, 텅스텐을 포함하는 전기 도체 패턴을 관련 기술과는 다른 소결조제를 사용하여 소결함으로써 얻어진 세라믹 기판을 제공하는 것을 목적으로 한다.
본 개시의 일 양태에 따르면, 베이스 본체 및 베이스 본체에 내장된 전기 도체 패턴을 포함하는 세라믹 기판이 제공된다. 베이스 본체는 세라믹이다. 전기 도체 패턴은, 주성분으로서, 코발트와 철이 텅스텐에 고용된(solid-dissolved) 체심 입방 격자 구조를 갖는 고용체, 코발트와 실리콘이 텅스텐에 고용된 체심 입방 격자 구조의 고용체, 코발트와 망간이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체, 또는 코발트와 니켈이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체를 갖는다.
개시된 기술에 따르면, 텅스텐을 포함하는 전기 도체 패턴을 관련 기술과는 다른 소결조제를 사용하여 소결함으로써 얻어진 세라믹 기판을 제공할 수 있다.
도 1은 제1 실시형태에 따른 기판 고정 디바이스를 단순화하여 예시하는 단면도이다.
도 2는 제1 실시형태에 따른 기판 고정 디바이스를 단순화하여 예시하는 평면도이다.
도 3a, 도 3b 및 도 3c는 제1 실시형태에 따른 정전 척의 제조 프로세스를 예시하는 사시도(부분 1)이다.
도 4a, 도 4b 및 도 4c는 제1 실시형태에 따른 정전 척의 제조 프로세스를 예시하는 사시도(부분 2)이다.
도 5a 및 도 5b는 실시예 1의 액화 온도의 검사 결과를 나타낸다.
도 6a 및 도 6b는 실시예 2의 액화 온도의 검사 결과를 나타낸다.
도 7a 및 도 7b는 실시예 3의 액화 온도의 검사 결과를 나타낸다.
도 8a 및 도 8b는 실시예 4의 액화 온도의 검사 결과를 나타낸다.
도 9는 제2 실시형태에 따른 반도체 디바이스용 패키지를 예시하는 단면도이다.
도 10은 제2 실시형태에 따른 반도체 디바이스용 패키지를 예시하는 평면도이다.
이하, 도면을 참조하여 본 발명의 실시형태를 설명할 것이다. 각각의 도면에서, 동일한 구성을 갖는 부분에는 동일한 부호를 표기하고, 중복 설명을 생략할 수 있다.
<제1 실시형태>
[기판 고정 디바이스의 구조]
도 1은 제1 실시형태에 따른 기판 고정 디바이스를 단순화하여 예시하는 단면도이다. 도 1을 참조하면, 기판 고정 디바이스(1)는 주요 구성 요소인 베이스 플레이트(10), 및 정전 척(20)을 포함한다. 기판 고정 디바이스(1)는, 정전 척(20)에 의해, 피흡착 대상물인 기판(W)(예를 들어, 반도체 웨이퍼 등)을 흡착 및 유지하는 디바이스이다.
베이스 플레이트(10)는 정전 척(20)을 장착하기 위한 부재이다. 베이스 플레이트(10)의 두께는, 예를 들어 약 20 내지 40mm이다. 베이스 플레이트(10)는, 예를 들어 알루미늄, 초경합금과 같은 금속 재료, 금속 재료와 세라믹 재료의 복합 재료 등으로 형성되며, 플라스마를 제어하기 위한 전극 등으로서 사용될 수 있다. 예를 들어, 입수 용이성, 처리 용이성, 양호한 열전도성 등의 관점으로부터, 알루미늄 또는 그 합금이 사용되며, 바람직하게는 표면에 알루마이트 처리(절연층 형성)된 재료가 사용될 수 있다.
예를 들어, 베이스 플레이트(10)에 미리 정해진 고주파 전력을 공급함으로써, 발생된 플라스마 상태의 이온 등을 정전 척(20) 상에 흡착된 기판(W)과 충돌시키기 위한 에너지를 제어하여 에칭 프로세싱을 효과적으로 수행할 수 있다.
베이스 플레이트(10)에는 정전 척(20) 상에 흡착된 기판(W)을 냉각시키기 위한 불활성 가스를 도입하기 위한 가스 공급로가 제공될 수 있다. 기판 고정 디바이스(1)의 외측으로부터 가스 공급로 내로 He 또는 Ar 등의 불활성 가스를 도입하고, 정전 척(20) 상에 흡착된 기판(W)의 이면에 불활성 가스를 공급하면, 기판(W)이 냉각될 수 있다.
베이스 플레이트(10)에는 냉매 유로가 제공될 수 있다. 냉매 유로는, 예를 들어 베이스 플레이트(10)에 환상으로 형성된 구멍이다. 예를 들어, 기판 고정 디바이스(1)의 외측으로부터 냉매 유로 내로 냉각수 및 GALDEN 등의 냉매가 도입된다. 냉매 유로에 냉매를 순환시켜 베이스 플레이트(10)를 냉각시킴으로써, 정전 척(20) 상에 흡착된 기판(W)을 냉각시킬 수 있다.
정전 척(20)은 피흡착 대상물인 기판(W)을 흡착 및 유지하는 부분이다. 정전 척(20)의 평면 형상은 기판(W)의 형상에 따라 형성되며, 예를 들어 원형이다. 정전 척(20)의 피흡착 대상물인 웨이퍼의 직경은, 예를 들면 8인치, 12인치 또는 18인치이다.
'평면도에서(in a plan view)'라는 기재는 대상물을 베이스 플레이트(10)의 상면(10a)의 법선 방향으로부터 본 것을 나타내고, '평면 형상(planar shape)'이라는 기재는 베이스 플레이트(10)의 상면(10a)의 법선 방향으로부터 봤을 때의 대상물의 형상을 나타낸다는 것에 유의해야 한다.
베이스 플레이트(10)의 상면(10a)에는 접착층을 통하여 정전 척(20)이 제공된다. 접착층은, 예를 들어 실리콘계 접착제이다. 접착층의 두께는, 예를 들어 약 0.1 내지 2.0mm이다. 접착층은, 베이스 플레이트(10)와 정전 척(20)을 접합하여 세라믹 정전 척(20)과 알루미늄 베이스 플레이트(10) 사이의 열팽창계수의 차이로 인해 야기되는 응력을 감소시키는 효과를 갖는다. 정전 척(20)은 또한 나사에 의해 베이스 플레이트(10)에 고정될 수 있다는 것에 유의해야 한다.
정전 척(20)은 주요 구성 요소인 베이스 본체(21), 정전 전극(22) 및 발열 요소(24)를 갖는 세라믹 기판이다. 베이스 본체(21)의 상면은 피흡착 대상물이 배치되는 배치면(21a)이다. 정전 척(20)은, 예를 들어 존슨-라벡형(Johnsen-Rahbeck type) 정전 척이다. 그러나, 정전 척(20)은 쿨롱형(Coulomb-type) 정전 척일 수도 있다.
베이스 본체(21)는 유전체이다. 베이스 본체(21)의 두께는, 예를 들어 약 5 내지 10mm이고, 베이스 본체(21)의 비유전율(1kHz)은, 예를 들어 약 9 내지 10이다. 베이스 본체(21)는, 예를 들어 주성분으로서 산화알루미늄(Al2O3), 질화알루미늄(AlN), 이트륨알루미늄 가넷(YAG) 등으로 이루어지는 세라믹이다. 여기서, 주성분이란 베이스 본체(21)를 구성하는 전체 재료의 50wt% 이상을 차지하는 성분을 의미한다. 그 중에서도, 소결이 용이하고 비교적 저가이며 전기 저항이 높은 산화알루미늄으로 이루어진 세라믹을 사용하는 것이 바람직하다. 여기서, "산화알루미늄으로 이루어진 세라믹"은 산화알루미늄 이외의 무기 성분이 첨가되지 않은 세라믹을 지칭한다.
베이스 본체(21)는 99.5% 이상의 산화알루미늄의 순도를 갖는 것이 바람직하다. 99.5% 이상의 순도는 소결조제가 첨가되지 않은 것을 나타낸다. 또한, 99.5% 이상의 순도란, 제조 프로세스 등에서 의도하지 않은 불순물이 포함될 수 있음을 의미한다. 베이스 본체(21)는 산화알루미늄에 대하여 97% 이상의 상대 밀도를 갖는 것이 바람직하다. 베이스 본체(21)는 1.0㎛ 이상 3.0㎛ 이하의 산화알루미늄의 평균 입경을 갖는 것이 바람직하다.
정전 전극(22)은 전기 도체 패턴에 의해 형성된 박막 전극이고, 베이스 본체(21)에 내장된다. 본 실시형태에서, 정전 전극(22)은 이중 전극 유형이며, 제1 정전 전극(22a)과 제2 정전 전극(22b)을 갖는다. 정전 전극(22)으로서, 하나의 정전 전극으로 이루어지는 단일 전극 유형이 또한 사용될 수 있음에 유의해야 한다.
정전 전극(22)은, 주성분으로서, 예를 들어 코발트와 철이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체를 갖는다. 정전 전극(22)은, 주성분으로서, 코발트와 실리콘이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체를 가질 수 있다. 정전 전극(22)은, 주성분으로서, 코발트와 망간이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체를 가질 수 있다. 정전 전극(22)은, 주성분으로서, 코발트와 니켈이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체를 가질 수 있다.
여기서, 주성분이란 정전 전극(22)을 구성하는 전체 재료의 50wt% 이상을 차지하는 성분을 의미한다. 정전 전극(22)에서, 텅스텐에 대한 코발트와 철 각각의 비율은 0.05wt% 이상 10wt% 이하인 것이 바람직하다. 코발트와 실리콘, 코발트와 망간, 또는 코발트와 니켈의 경우도 마찬가지이고, 텅스텐에 대한 각각의 비율은 각각 0.05wt% 이상 10wt% 이하인 것이 바람직하다.
제1 정전 전극(22a)은 기판 고정 디바이스(1)의 외측에 제공된 전원(40a)의 양극 측에 연결된다. 또한, 제2 정전 전극(22b)은 기판 고정 디바이스(1)의 외측에 제공된 전원(40b)의 음극 측에 연결된다. 전원(40a)의 음극 측과 전원(40b)의 양극 측은 기판 고정 디바이스(1) 외측에 연결되고, 연결점이 접지 전위가 된다.
전원(40a)으로부터 제1 정전 전극(22a)으로 양(+) 전압이 인가되고, 전원(40b)으로부터 제2 정전 전극(22b)으로 음(-) 전압이 인가된다. 이에 따라, 제1 정전 전극(22a) 상에 양(+) 전하가 대전되고, 제2 정전 전극(22b) 상에 음(-) 전하가 대전된다. 이와 함께, 제1 정전 전극(22a)에 대응하는 기판(W)의 일부(Wa)에는 음(-) 전하가 유도되고, 제2 정전 전극(22b)에 대응하는 기판(W)의 일부(Wb)에는 양(+) 전하가 유도된다.
기판(W), 정전 전극(22) 및 이들 사이에 배열된 정전 척(20)(베이스 본체(21))의 세라믹 부분(25)을 커패시터라고 간주하면, 세라믹 부분(25)은 유전체층에 대응한다. 그러면, 세라믹 부분(25)을 통해 정전 전극(22)과 기판(W) 사이에 발생하는 쿨롱의 힘에 의해 기판(W)이 정전 척(20) 상에 정전 흡착된다. 정전 전극(22)에 인가된 전압이 높을수록 흡착 유지력이 강해진다.
발열 요소(24)는, 베이스 본체(21)에 내장되어 이를 통해 전류가 흐를 때에 발열함으로써, 베이스 본체(21)의 배치면(21a)을 미리 정해진 온도로 가열하는 히터이다. 발열 요소(24)는 제1 정전 전극(22a) 및 제2 정전 전극(22b)의 하부 측(베이스 플레이트(10) 측) 상에 배열된다. 발열 요소(24)는 필름 형상으로 형성된 전기 도체이다. 발열 요소(24)는 베이스 본체(21)의 평면에서 복수의 영역(히터 존)을 독립적으로 가열 및 제어할 수 있는 복수의 히터 전극으로서 제공된다.
발열 요소(24)는 하나의 히터 전극으로서 제공될 수 있음에 유의해야 한다. 발열 요소(24)는, 주성분으로서, 예를 들어 코발트와 철이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체, 코발트와 실리콘이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체, 코발트와 망간이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체, 또는 코발트와 니켈이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체를 갖는다.
기판 고정 디바이스(1) 외측에 제공된 전원으로부터 발열 요소(24)에 전류가 공급되면, 발열 요소(24)가 발열하여, 정전 척(20)이 가열된다. 기판(W)은 정전 척(20)의 온도에 의해 미리 정해진 온도로 제어된다. 정전 척(20)의 가열 온도는 50℃ 내지 200℃ 범위 내, 예를 들어 150℃로 설정된다.
도 2는 제1 실시형태에 따른 기판 고정 디바이스를 단순화하여 예시하는 평면도이다. 도 2를 참조하면, 기판 고정 디바이스(1)에서, 정전 척(20)은 디스크형 베이스 플레이트(10) 상에 배열되고 베이스 플레이트(10)의 주변 에지부가 정전 척(20) 주위로 노출된다. 기판 고정 디바이스를 반도체 제조 장치의 챔버에 부착하기 위한 부착 구멍(11)이 주변 에지부를 따라 정렬되도록 베이스 플레이트(10)의 주변 에지부에 형성된다.
또한, 정전 척(20)과 베이스 플레이트(10) 각각은 중앙부에 복수(도 2에서는 3개)의 리프트 핀용 개구부(12)를 갖는다. 리프트 핀용 개구부(12)에는 기판(W)을 상하 방향으로 이동시키기 위한 리프트 핀이 삽입된다. 기판(W)이 리프트 핀에 의해 배치면(21a)으로부터 위로 이동되면, 기판(W)은 컨베이어 디바이스에 의해 자동으로 운반될 수 있다.
[정전 척의 제조 방법]
다음으로, 정전 척(20)의 제조방법이 설명될 것이다. 도 3a 내지 도 3c 및 도 4a 내지 도 4c는 제1 실시형태에 따른 정전 척의 제조 프로세스를 예시하는 사시도이다.
우선, 도 3a에 나타낸 바와 같이, 세라믹 재료와 유기 재료로 구성된 그린 시트(51)를 준비한다. 그린 시트(51)는, 예를 들어 직사각형 플레이트의 형상으로 형성된다. 그린 시트(51)의 세라믹 재료는 산화알루미늄으로 구성되며, 소결조제를 포함하지 않는다. 그린 시트(51)로부터 유기 성분이 제거되고, 세라믹 재료가 소결 및 치밀화됨으로써, 그린 시트(51)는 도 1에 나타낸 기판(W)이 장착되는 부분의 베이스 본체(21)가 된다.
다음으로, 도 3b에 나타낸 바와 같이, 그린 시트(51)와 유사한 재질로 이루어지고 그와 유사한 형상을 갖는 그린 시트(52)를 준비하고, 예를 들어 인쇄법(스크린 인쇄)에 의해, 그린 시트(52)의 상면에 전기 전도성 페이스트를 인쇄함으로써, 전기 도체 패턴(55)을 형성한다. 전기 도체 패턴(55)은 후술하는 프로세스에서 소성되어, 도 1a에 나타낸 정전 전극(22)이 된다. 전기 도체 패턴(55)은 그린 시트(51)의 하면에도 형성될 수 있음에 유의해야 한다.
전기 도체 패턴(55)의 형성의 경우, 텅스텐에 산화코발트와 산화철을 첨가한 전기 전도성 페이스트, 텅스텐에 산화코발트와 실리카를 첨가한 전기 전도성 페이스트, 텅스텐에 산화코발트와 산화망간을 첨가한 전기 전도성 페이스트, 또는 텅스텐에 산화코발트와 산화니켈을 첨가한 전기 전도성 페이스트가 사용된다. 전기 도체 패턴(55)의 형성에 사용되는 전기 전도성 페이스트는 유기 재료 등을 더 포함할 수 있다.
산화코발트 및 산화철의 첨가량은, 예를 들어 100g의 텅스텐에 대하여 각각 0.1g 이상 10g 이하인 것이 바람직하다. 즉, 전기 전도성 페이스트에서, 텅스텐에 대한 산화코발트와 산화철 각각의 비율은 0.1wt% 이상 10wt% 이하인 것이 바람직하다. 텅스텐에 대한 산화코발트와 산화철 각각의 비율이 0.1wt% 이상일 때, 전기 전도성 페이스트의 액화 온도는 약 1360℃ 내지 1400℃로 설정될 수 있다. 산화코발트와 실리카, 산화코발트와 산화망간, 또는 산화코발트와 산화니켈의 경우도 마찬가지이며, 텅스텐에 대한 각각의 비율은 0.1wt% 이상 10wt% 이하인 것이 바람직하다.
텅스텐에 대한 산화코발트와 산화철, 산화코발트와 실리카, 산화코발트와 산화망간, 또는 산화코발트와 산화니켈 각각의 비율이 10wt%를 초과하더라도, 전기 전도성 페이스트의 액화 온도는 여전히 약 1360℃ 내지 1400℃이다. 그러나, 텅스텐에 대한 산화코발트와 산화철, 산화코발트와 실리카, 산화코발트와 산화망간, 또는 산화코발트와 산화니켈 각각의 비율이 10wt%를 초과하면, 전기 전도성 페이스트를 소결함으로써 생성된 텅스텐을 포함하는 고용체에서는 텅스텐의 전기적 특성이 나타나기 어렵다. 이러한 이유로, 텅스텐에 대한 산화코발트와 산화철, 산화코발트와 실리카, 산화코발트와 산화망간, 또는 산화코발트와 산화니켈 각각의 비율은 10wt% 이하인 것이 바람직하다. 전기 전도성 페이스트와 그린 시트를 동시 소성함에 있어서, 텅스텐의 평균 입경은 0.5㎛ 이상 3.0㎛ 이하인 것이 바람직하다는 것에 유의해야 한다.
다음으로, 도 3c에 나타낸 바와 같이, 그린 시트(51)와 유사한 재질로 이루어지고 그와 유사한 형상을 갖는 그린 시트(53)를 준비하고, 예를 들어 인쇄법(스크린 인쇄)에 의해, 그린 시트(53)의 상면에 전기 전도성 페이스트를 인쇄함으로써, 전기 도체 패턴(57)을 형성한다. 전기 도체 패턴(57)을 형성하기 위한 전기 전도성 페이스트의 경우, 전술한 전기 도체 패턴(55)을 형성하기 위한 전기 전도성 페이스트와 동일한 재료로 이루어진 전기 전도성 페이스트가 사용될 수 있다. 그린 시트(53)는 소성되는 것에 의해 도 1에 나타낸 발열 요소(24)를 형성하기 위한 것으로, 베이스 플레이트(10)에 접합될 부분의 베이스 본체(21)가 된다. 전기 도체 패턴(57)은 후술하는 프로세스에서 소성되어 발열 요소(24)가 된다. 전기 도체 패턴(57)은 그린 시트(52)의 하면에도 형성될 수 있음에 유의해야 한다.
다음으로, 도 4a에 나타낸 바와 같이, 각각의 그린 시트(51 내지 53)를 적층하여 구조체(71a)를 형성한다. 그린시트(51, 53)는 그린시트를 가열하면서 가압함으로써 서로 접합된다. 다음으로, 도 4b에 나타낸 바와 같이, 구조체(71a)의 외주를 절삭하여 디스크형 구조체(71b)를 형성한다.
다음으로, 도 4b에 나타낸 구조체(71b)를 소성하여 도 4c에 나타낸 세라믹 기판(72a)을 얻는다. 소성 시의 온도는, 예를 들어 1600℃이다. 이 프로세스에서, 정전 전극(22)은 전기 도체 패턴(55)을 소결함으로써 얻어지고, 발열 요소(24)는 전기 도체 패턴(57)을 소결함으로써 얻어진다. 텅스텐에 산화코발트와 산화철, 산화코발트와 실리카, 산화코발트와 산화망간, 또는 산화코발트와 산화니켈을 첨가한 전기 전도성 페이스트의 액화 온도가 약 1360℃ 내지 1400℃이므로, 이들은 세라믹 기판(72a)을 소성할 때의 온도(예를 들어, 1600℃)에서 쉽게 소결된다. 이는, 주성분으로서, 구리와 철, 코발트와 실리콘, 코발트와 망간 또는 코발트와 니켈이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체를 각각 갖는 정전 전극(22) 및 발열 요소(24)를 형성한다.
다음으로, 세라믹 기판(72a) 상에 다양한 프로세싱을 수행하여 정전 척(20)을 완성한다. 예를 들어, 세라믹 기판(72a)의 상면과 하면을 연마하여 배치면과 접착면을 형성한다. 또한, 세라믹 기판(72a)에는 도 1에 나타낸 리프트 핀용 개구부(12)가 형성된다.
이하, 본 발명이 실시예에 의해 더욱 상세하게 설명될 것이지만, 본 발명은 이들 실시예에 전혀 한정되지 않는다.
[액화 온도의 검사]
다음으로, 실시예 1로서, 100g의 텅스텐에 1g의 산화코발트와 1g의 산화철을 첨가한 다음, 질소와 수소 분위기로 조절했을 때의 액화 온도를 Fact Sage(Computational Mechanics Research Center Co., Ltd.로부터 입수 가능)로 연산하였다. Fact Sage는 다성분 시스템의 열역학적 평형 상태를 정량적으로 예측하는 소프트웨어임을 유의해야 한다.
실시예 1의 계산 결과를 도 5a 및 도 5b에 나타낸다. 도 5b는 도 5a에서 파선으로 둘러싸인 부분의 확대도임을 유의해야 한다. 도 5a 및 도 5b에 나타낸 바와 같이, 실시예 1에 따른 재료를 소결함으로써 코발트와 철이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체가 형성되었음을 연산으로 확인하였다. 또한, 실시예 1에서, 액화 온도는 약 1400℃였다.
다음으로, 실시예 2로서, 100g의 텅스텐에 1g의 산화코발트와 1g의 실리카를 첨가한 다음, 질소와 수소 분위기로 조절했을 때의 액화 온도를 Fact Sage로 연산하였다.
실시예 2의 계산 결과를 도 6a 및 도 6b에 나타낸다. 도 6b는 도 6a에서 파선으로 둘러싸인 부분의 확대도임을 유의해야 한다. 도 6a 및 도 6b에 나타낸 바와 같이, 실시예 2에 따른 재료를 소결함으로써 코발트와 실리콘이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체가 형성되었음을 연산으로 확인하였다. 또한, 실시예 2에서, 액화 온도는 약 1390℃였다.
다음으로, 실시예 3으로서, 100g의 텅스텐에 1g의 산화코발트와 1g의 산화망간을 첨가한 다음, 질소와 수소 분위기로 조절했을 때의 액화 온도를 Fact Sage로 연산하였다.
실시예 3의 계산 결과를 도 7a 및 도 7b에 나타낸다. 도 7b는 도 7a에서 파선으로 둘러싸인 부분의 확대도임을 유의해야 한다. 도 7a 및 도 7b에 나타낸 바와 같이, 실시예 3에 따른 재료를 소결함으로써 코발트와 망간이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체가 형성되었음을 연산으로 확인하였다. 또한, 실시예 3에서, 액화 온도는 약 1370℃였다.
다음으로, 실시예 4로서, 100g의 텅스텐에 1g의 산화코발트와 1g의 산화니켈을 첨가한 다음, 질소와 수소 분위기로 조절했을 때의 액화 온도를 Fact Sage로 연산하였다.
실시예 4의 계산 결과를 도 8a 및 도 8b에 나타낸다. 도 8b는 도 8a에서 파선으로 둘러싸인 부분의 확대도임을 유의해야 한다. 도 8a 및 도 8b에 나타낸 바와 같이, 실시예 4에 따른 재료를 소결함으로써 코발트와 니켈이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체가 형성되었음을 연산으로 확인하였다. 또한, 실시예 4에서, 액화 온도는 약 1360℃였다.
이와 같이, 텅스텐에 산화코발트와 산화철, 산화코발트와 실리카, 산화코발트와 산화망간, 또는 산화코발트와 산화니켈을 첨가하여 소성하면, 액화 온도는 약 1360℃ 내지 1400℃로 설정될 수 있다. 이 온도가 텅스텐의 융점(3300℃ 이상)보다 충분히 낮고, 또한 베이스 본체의 소결 온도(예를 들어, 약 1500℃ 내지 1600℃)보다도 낮기 때문에, 텅스텐은 용이하게 소결될 수 있다.
즉, 산화코발트와 산화철, 산화코발트와 실리카, 산화코발트와 산화망간, 산화코발트와 산화니켈은 세라믹 기판에 텅스텐을 포함하는 전기 도체 패턴을 소결할 때 사용되는 종래의 소결조제와는 다른 소결조제로서 유용하다.
<제2 실시형태>
제2 실시형태에서는, 제1 실시형태에서 설명된 세라믹 기판을 갖는 반도체 디바이스용 패키지의 일례를 나타낸다. 도 9는 제2 실시형태에 따른 반도체 디바이스용 패키지를 예시하는 단면도이다. 도 10은 제2 실시형태에 따른 반도체 디바이스용 패키지를 예시하는 평면도이다.
도 9에 나타낸 바와 같이, 반도체 디바이스용 패키지(100)는 세라믹 기판(110), 방열판(150) 및 외부 연결 단자(160)를 포함하고, 방열판(150)은 세라믹 기판(110)에 납땜된다.
세라믹 기판(110)은 복수(본 실시형태에서는 4개)의 적층형 세라믹 기재(111, 112, 113, 114), 전기 도체 패턴의 예로서의 배선 패턴(121, 122, 123, 124), 및 세라믹 기재(112, 113, 114)를 관통하는 비아(132, 133, 134)를 포함한다. 비아(132)는 배선 패턴(121, 122)을 서로 연결하고, 비아(133)는 배선 패턴(122, 123)을 서로 연결하며, 비아(134)는 배선 패턴(123, 124)을 서로 연결한다. 세라믹 기판(110)에서는, 세라믹 기재(111 내지 114)가 베이스 본체를 구성한다.
도 8 및 도 9에 나타낸 바와 같이, 세라믹 기판(110)은 세라믹 기재(112, 113, 114)의 중앙 부분을 관통하여 반도체 소자(200)를 장착하기 위한 캐비티(170)를 갖는다. 배선 패턴(121)은 캐비티(170)를 둘러싸도록 세라믹 기재(112)의 상면에 배치된다. 세라믹 기재(111)에는 배선 패턴(121)을 노출시키는 개구부(111X)가 형성된다.
세라믹 기재(111 내지 114)는 산화알루미늄으로 이루어진 세라믹이며, 배선 패턴(121 내지 124)은 각각 주성분으로서, 코발트와 철, 코발트와 실리콘, 코발트와 망간 또는 코발트와 니켈이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체를 갖는다. 또한, 비아(132 내지 134)는 각각 주성분으로서 몰리브덴을 갖고, 예를 들어 산화니켈, 산화알루미늄, 이산화규소를 포함하는 소성체이다. 또한, 세라믹 기판(110)은 제1 실시형태의 정전 척(20)과 유사한 제조 방법에 의해 제조될 수 있다.
반도체 디바이스용 패키지(100)에서는, 반도체 소자(200)가 방열판(150) 상에 장착된다. 반도체 소자(200)의 패드는 본딩 와이어 등에 의해 세라믹 기판(110)의 배선 패턴(121)과 전기적으로 연결된다. 이와 같이, 반도체 소자(200)는 배선 패턴(121 내지 124) 및 비아(132 내지 134)를 통하여 외부 연결 단자(160)에 연결된다.
반도체 디바이스용 패키지(100)에서, 배선 패턴(121 내지 124)은, 텅스텐에 산화코발트와 산화철을 첨가한 전기 전도성 페이스트, 텅스텐에 산화코발트와 실리카를 첨가한 전기 전도성 페이스트, 텅스텐에 산화코발트와 산화망간을 첨가한 전기 전도성 페이스트, 또는 텅스텐에 산화코발트와 산화니켈을 첨가한 전기 전도성 페이스트를 소결하여 형성될 수 있다. 이에 따라, 제1 실시형태와 마찬가지로, 텅스텐이 용이하게 소결될 수 있다.
바람직한 실시형태 등이 상세하게 설명되었지만, 본 발명은 전술한 실시형태 등에 한정되지 않고, 청구범위에 정의된 범위를 벗어나지 않고서 전술한 실시형태 등에 대하여 다양한 변경 및 대체가 이루어질 수 있다.
예를 들어, 제1 실시형태에서, 기판 고정 디바이스에 포함된 부재 또는 그의 레이아웃이 적절하게 변경될 수 있다.
또한, 제1 실시형태에서, 발열 요소(24)는 정전 척(20)과 베이스 플레이트(10) 사이에 배치될 수 있다. 또한, 발열 요소(24)는 베이스 플레이트(10) 내에 제공될 수 있다. 또한, 발열 요소(24)는 정전 척 아래에 외부에 장착될 수 있다.
또한, 제1 실시형태에 따른 기판 고정 디바이스는 건식 에칭 장치(예를 들어, 평행 평판형 반응성 이온 에칭(RIE) 장치)와 같은 반도체 제조 장치에 적용된다.
또한, 제1 실시형태의 기판 고정 디바이스의 피흡착 대상물로서, 반도체 웨이퍼(실리콘 웨이퍼 등) 이외에, 액정 패널 등의 제조 프로세스에서 사용되는 유리 기판 등이 예시될 수 있다.

Claims (11)

  1. 세라믹 기판으로서,
    베이스 본체; 및
    상기 베이스 본체에 내장된 전기 도체 패턴을 포함하며,
    상기 베이스 본체는 세라믹으로 구성되고,
    상기 전기 도체 패턴은, 주성분으로서, 코발트와 철이 텅스텐에 고용된(solid-dissolved) 체심 입방 격자 구조를 갖는 고용체, 코발트와 실리콘이 텅스텐에 고용된 체심 입방 격자 구조의 고용체, 코발트와 망간이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체, 또는 코발트와 니켈이 텅스텐에 고용된 체심 입방 격자 구조를 갖는 고용체를 갖는, 세라믹 기판.
  2. 제1항에 있어서, 상기 베이스 본체의 주성분은 산화알루미늄인, 세라믹 기판.
  3. 제2항에 있어서, 상기 베이스 본체는 99.5% 이상의 상기 산화알루미늄의 순도를 갖는, 세라믹 기판.
  4. 제2항에 있어서, 상기 베이스 본체는 상기 산화알루미늄에 대해 97% 이상의 상대 밀도를 갖는, 세라믹 기판.
  5. 제2항에 있어서, 상기 베이스 본체는 1.0㎛ 이상 3.0㎛ 이하의 상기 산화알루미늄의 평균 입경을 갖는, 세라믹 기판.
  6. 제1항에 있어서, 상기 전기 도체 패턴에서, 상기 텅스텐의 평균 입경은 0.5㎛ 이상 3.0㎛ 이하인, 세라믹 기판.
  7. 제1항 내지 제6항 중 어느 한 항에 따른 상기 세라믹 기판을 포함하는, 반도체 디바이스용 패키지.
  8. 정전 전극을 포함하는 정전 척으로서, 제1항 내지 제6항 중 어느 한 항에 따른 상기 세라믹 기판의 상기 전기 도체 패턴은 상기 정전 전극인, 정전 척.
  9. 기판 고정 디바이스로서,
    베이스 플레이트; 및
    상기 베이스 플레이트의 일면 상에 장착된 제8항에 따른 상기 정전 척을 포함하는, 기판 고정 디바이스.
  10. 베이스 본체 및 상기 베이스 본체에 내장된 전기 도체 패턴을 포함하는 세라믹 기판의 제조 방법으로서,
    그린 시트의 상면에, 텅스텐에 산화코발트와 산화철을 첨가한 전기 전도성 페이스트, 텅스텐에 산화코발트와 실리카를 첨가한 전기 전도성 페이스트, 텅스텐에 산화코발트와 산화망간을 첨가한 전기 전도성 페이스트, 또는 텅스텐에 산화코발트와 산화니켈을 첨가한 전기 전도성 페이스트에 의해 전기 도체 패턴을 형성하는 단계; 및
    상기 그린 시트 및 상기 전기 도체 패턴을 소성하여 상기 베이스 본체 및 상기 전기 도체 패턴을 형성하는 단계를 포함하는, 세라믹 기판의 제조 방법.
  11. 제10항에 있어서, 상기 전기 전도성 페이스트에서, 상기 텅스텐에 대한 상기 산화코발트와 상기 산화철 각각의 비율, 상기 텅스텐에 대한 상기 산화코발트와 상기 실리카 각각의 비율, 및 상기 텅스텐에 대한 상기 산화코발트와 상기 산화망간 각각의 비율 또는 상기 산화코발트와 상기 산화니켈 각각의 비율은 0.1wt% 이상 10wt% 이하인, 세라믹 기판의 제조 방법.
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