KR20230157551A - 전자 장치 - Google Patents

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KR20230157551A
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antenna
pattern
sensing
insulating layer
conductive lines
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KR1020220056494A
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이현재
임상현
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삼성디스플레이 주식회사
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Abstract

발광 영역들 및 상기 발광 영역들과 인접한 비발광 영역을 포함하는 표시층, 제1 방향으로 연장된 제1 안테나 도전 라인들을 포함하는 안테나 패턴, 및 상기 안테나 패턴과 적어도 일부가 중첩하는 제1 패턴 및 상기 안테나 패턴과 비중첩하는 제2 패턴을 포함하는 센서층을 포함하고, 상기 제1 패턴은 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격 배열된 제3 센싱 도전 라인들을 포함하고, 상기 제1 패턴 중 상기 안테나 패턴과 중첩하는 부분은, 상기 제1 방향으로 연장된 도전 라인들을 미-포함하고, 상기 안테나 패턴 중 상기 제1 패턴과 중첩하는 부분은, 상기 제2 방향으로 연장된 도전 라인들을 미-포함한다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 센서층 및 안테나층을 포함하는 전자 장치에 관한 것이다.
전자 장치는 전자 모듈들을 포함할 수 있다. 예를 들어, 전자 장치는 휴대용 단말기 또는 웨어러블 장치일 수 있고, 전자 모듈들은 안테나 모듈, 카메라 모듈, 또는 배터리 모듈을 포함할 수 있다. 휴대용 단말기의 박형화 및 웨어러블 장치의 소형화에 따라 전자 모듈들이 실장 될 공간은 점차 감소되고 있다. 또한, 전자 장치가 고 기능화되고, 고 사양으로 발전함에 따라 전자 장치에 포함되는 전자 모듈들의 수가 증가하고 있다.
본 발명은 센싱 성능 및 주파수 신호 방사 성능이 향상된 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는, 발광 영역들과 상기 발광 영역들과 인접한 비발광 영역을 포함하는 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역을 포함하는 표시층; 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 이격 배열된 제1 안테나 도전 라인들을 포함하는 안테나 패턴; 및 상기 안테나 패턴과 적어도 일부가 중첩하는 제1 패턴 및 상기 안테나 패턴과 비중첩하는 제2 패턴을 포함하는 센서층을 포함하고, 상기 제2 패턴은, 각각이 상기 제1 방향으로 연장된 제1 센싱 도전 라인들 및 각각이 상기 제2 방향으로 연장되고 상기 제1 센싱 도전 라인들과 교차되어 상기 발광 영역들과 대응되는 제1 개구부들을 정의하는 제2 센싱 도전 라인들을 포함하고, 상기 제1 패턴은 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격 배열된 제3 센싱 도전 라인들을 포함하고, 상기 제1 패턴 중 상기 안테나 패턴과 중첩하는 부분은, 상기 제1 방향으로 연장된 도전 라인들을 미-포함하고, 상기 안테나 패턴 중 상기 제1 패턴과 중첩하는 부분은, 상기 제2 방향으로 연장된 도전 라인들을 미-포함한다.
상기 제1 패턴 및 상기 제2 패턴 각각은 복수로 제공되고, 상기 센서층은 상기 표시 패널 상에 직접 배치된 제1 감지 절연층, 상기 제1 감지 절연층 상에 배치되고 제1 컨택홀들이 정의된 제2 감지 절연층, 상기 제2 감지 절연층 상에 배치된 제3 감지 절연층, 및 상기 제1 감지 절연층과 상기 제2 감지 절연층 사이에 배치되고 상기 컨택홀들과 중첩하는 적어도 하나의 도전 패턴을 포함하고, 상기 제1 패턴들 및 상기 제2 패턴들은 상기 제2 감지 절연층 상에 배치되고, 상기 제1 패턴들 및 상기 제2 패턴들 중 어느 하나는 상기 컨택홀들을 통해 상기 도전 패턴과 연결된 것을 특징으로 할 수 있다.
상기 안테나 패턴이 배치되고 상기 제1 패턴들 중 적어도 3개 이상의 패턴들과 중첩하는 안테나 절연층을 더 포함하는 것을 특징으로 할 수 있다.
상기 안테나 절연층은 상기 제3 감지 절연층 상에 배치된 것을 특징으로 할 수 있다.
상기 안테나 절연층은 상기 제2 감지 절연층 및 상기 제3 감지 절연층 사이에 배치되고, 상기 안테나 패턴은 상기 제3 감지 절연층에 의해 커버된 것을 특징으로 할 수 있다.
상기 제1 패턴 및 상기 안테나 패턴은 상기 제2 감지 절연층 상에 배치되고 상기 제3 감지 절연층에 의해 커버되고, 평면상에서, 상기 제3 센싱 도전 라인들은 상기 제1 안테나 도전 라인들과 교차 지점에서 단선되고, 상기 제1 패턴은 상기 단선된 센싱 도전 라인들 각각에 중첩하는 제1 브릿지 패턴을 더 포함하고, 상기 단선된 센싱 도전 라인들은 상기 제2 감지 절연층에 정의된 제2 컨택홀들을 통해 상기 제1 브릿지 패턴과 연결된 것을 특징으로 할 수 있다.
상기 제1 패턴 및 상기 안테나 패턴은 상기 제2 감지 절연층 상에 배치되고 상기 제3 감지 절연층에 의해 커버되고, 평면상에서, 상기 제1 안테나 도전 라인들은 상기 제3 센싱 도전 라인들과 교차 지점에서 단선되고, 상기 안테나 패턴은 상기 단선된 안테나 도전 라인들 각각에 중첩하는 제2 브릿지 패턴을 더 포함하고, 상기 단선된 안테나 도전 라인들은 상기 제2 감지 절연층에 정의된 제3 컨택홀들을 통해 상기 제2 브릿지 패턴과 연결된 것을 특징으로 할 수 있다.
상기 제1 패턴 중 상기 안테나 패턴과 비-중첩하는 부분은, 각각이 상기 제1 방향으로 연장되고 상기 제3 도전 라인들과 교차되어 상기 발광 영역들과 대응되는 제2 개구부들을 정의하는 제4 도전 라인들을 더 포함하는 것을 특징으로 할 수 있다.
상기 안테나 패턴 중 상기 제1 패턴과 비-중첩하는 부분은, 각각이 상기 제2 방향으로 연장되고 상기 제1 도전 라인들과 교차되어 상기 발광 영역들과 대응되는 제3 개구부들을 정의하는 제2 안테나 도전 라인들을 더 포함하는 것을 특징으로 할 수 있다.
상기 주변 영역에 배치된 안테나 패드, 및 상기 안테나 패턴과 상기 안테나 패드 사이에 배치된 안테나 라인을 포함하는 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는, 발광 영역들 및 상기 발광 영역들과 인접한 비발광 영역을 포함하는 액티브 영역 및상기 액티브 영역과 인접한 주변 영역을 포함하는 표시층; 각각이 제1 방향으로 연장된 제1 안테나 도전 라인들 및 각각이 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 안테나 도전 라인들과 교차되어 상기 발광 영역들과 대응되는 제1 개구부들을 정의하는 제2 안테나 라인들을 포함하는 안테나 패턴; 상기 안테나 패턴과 적어도 일부가 중첩하는 제1 패턴 및 상기 안테나 패턴과 비중첩하는 제2 패턴을 포함하는 센서층을 포함하고, 상기 제1 패턴 및 상기 제2 패턴 각각은, 각각이 상기 제1 방향으로 연장된 제1 센싱 도전 라인들 및 각각이 상기 제2 방향으로 연장되고 상기 제1 센싱 도전 라인들과 교차되어 상기 발광 영역들과 대응되는 제2 개구부들을 정의하는 제2 센싱 도전 라인들을 포함하고, 평면상에서, 상기 제1 패턴의 상기 제1 센싱 도전 라인들과 상기 제2 센싱 도전 라인들의 교차점들은 대응되는 상기 제1 개구부들과 중첩하고, 상기 제1 안테나 라인들과 상기 제2 안테나 라인들의 교차점들은 대응되는 상기 제2 개구부들과 중첩한다.
상기 제1 센싱 도전 라인들, 상기 제2 센싱 도전 라인들, 상기 제1 안테나 도전 라인들, 및 상기 제2 안테나 도전 라인들 각각은 상기 비발광 영역에 중첩하는 것을 특징으로 할 수 있다.
상기 제1 패턴 및 상기 제2 패턴 각각은 복수로 제공되고, 상기 센서층은 상기 표시 패널 상에 직접 배치된 제1 감지 절연층, 상기 제1 감지 절연층 상에 배치되고 제1 컨택홀들이 정의된 제2 감지 절연층, 상기 제2 감지 절연층 상에 배치된 제3 감지 절연층, 및 상기 제1 감지 절연층과 상기 제2 감지 절연층 사이에 배치되고 상기 컨택홀들과 중첩하는 적어도 하나의 도전 패턴을 포함하고, 상기 제1 패턴들 및 상기 제2 패턴들은 상기 제2 감지 절연층 상에 배치되고, 상기 제1 패턴들 및 상기 제2 패턴들 중 어느 하나는 상기 컨택홀들을 통해 상기 도전 패턴과 연결된 것을 특징으로 할 수 있다.
상기 안테나 패턴이 배치되고 상기 제1 패턴들 중 적어도 3개 이상의 패턴들과 중첩하는 안테나 절연층을 더 포함하는 것을 특징으로 할 수 있다.
상기 안테나 절연층은 상기 제3 감지 절연층 상에 배치된 것을 특징으로 할 수 있다.
상기 안테나 절연층은 상기 제2 감지 절연층 및 상기 제3 감지 절연층 사이에 배치되고, 상기 안테나 패턴은 상기 제3 감지 절연층에 의해 커버된 것을 특징으로 할 수 있다.
상기 제1 패턴 및 상기 안테나 패턴은 상기 제2 감지 절연층 상에 배치되고 상기 제3 감지 절연층에 의해 커버되고, 평면상에서, 상기 제1 패턴의 제1 및 제2 센싱 도전 라인들은 상기 제1 및 제2 안테나 도전 라인들과 교차 지점에서 단선되고, 상기 제1 패턴은 상기 단선된 센싱 도전 라인들 각각에 중첩하는 제1 브릿지 패턴을 더 포함하고, 기 단선된 센싱 도전 라인들은 상기 제2 감지 절연층에 정의된 제2 컨택홀들을 통해 상기 제1 브릿지 패턴과 연결된 것을 특징으로 할 수 있다.
상기 제1 패턴 및 상기 안테나 패턴은 상기 제2 감지 절연층 상에 배치되고 상기 제3 감지 절연층에 의해 커버되고, 평면상에서, 상기 제1 및 제2 안테나 도전 라인들은 상기 제1 및 제2 센싱 도전 라인들과 교차 지점에서 단선되고, 상기 안테나 패턴은 상기 단선된 안테나 도전 라인들 각각에 중첩하는 제2 브릿지 패턴을 더 포함하고, 상기 단선된 안테나 도전 라인들은 상기 제2 감지 절연층에 정의된 제3 컨택홀들을 통해 상기 제2 브릿지 패턴과 연결된 것을 특징으로 할 수 있다.
상기 제1 패턴 중 상기 안테나 패턴과 중첩하는 부분의 상기 제2 개구부들의 면적은, 상기 제1 패턴 중 상기 안테나 패턴과 비-중첩하는 부분의 상기 제2 개구부들의 면적보다 큰 것을 특징으로 할 수 있다.
상기 주변 영역에 배치된 안테나 패드, 및 상기 안테나 패턴과 상기 안테나 패드 사이에 배치된 안테나 라인을 포함하는 것을 특징으로 할 수 있다.
본 발명에 따르면, 안테나 패턴에 포함된 도전 라인들 및 센싱 패턴에 포함된 도전 라인들이 서로 중첩함에 따라 발생되는 신호 간섭 및 커플링 현상 등을 방지할 수 있다. 따라서, 안테나 성능 및 센싱 성능이 향상된 전자 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시층의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 6b는 도 6a에 도시된 TT' 영역의 확대도이다.
도 7은 본 발명의 일 실시예에 따른 안테나층의 평면도이다.
도 8은 도 7의 QQ' 영역의 확대도이다.
도 9는 본 발명의 일 실시예에 따른 안테나 패턴과 센서 패턴의 배치 관계를 도시한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 안테나 패턴과 센서 패턴의 배치 관계를 도시한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 안테나 패턴과 센서 패턴의 배치 관계를 도시한 평면도이다.
도 12a는 본 발명의 일 실시예에 따른 안테나 패턴과 센서 패턴의 배치 관계를 도시한 평면도이다.
도 12b는 도 12a의 I-I'를 따라 절단한 단면도이다.
도 13a는 본 발명의 일 실시예에 따른 안테나 패턴과 센서 패턴의 배치 관계를 도시한 평면도이다.
도 13b는 도 13a의 II-II'를 따라 절단한 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "하부에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1을 참조하면, 전자 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(DD)는 휴대폰, 태블릿, 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 전자 장치(DD)가 휴대폰인 것을 예시적으로 도시하였다.
전자 장치(DD)는 액티브 영역(DD-AA)을 통해 영상을 표시할 수 있다. 액티브 영역(DD-AA)에는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)에 의해 정의된 면과 평행한 제1 표시면(DD-AA1) 및 제2 표시면(DD-AA2)이 정의될 수 있다.
제2 표시면(DD-AA2)은 제1 표시면(DD-AA1)의 일 측으로부터 벤딩되어 제공될 수 있다. 이때, 제2 표시면(DD-AA2)는 소정의 곡률을 가지고 제1 표시면(DD-AA1)으로부터 벤딩될 수 있다. 일 실시예에 따르면, 제2 표시면(DD-AA2)은 복수로 제공될 수 있다. 이 경우, 제2 표시면들(DD-AA2)은 제1 표시면(DD-AA1)의 적어도 2 개의 측으로부터 벤딩되어 제공될 수 있다. 액티브 영역(DD-AA)에는 하나의 제1 표시면(DD-AA1)과 한 개 이상 네 개 이하의 제2 표시면들(DD-AA2)이 정의될 수 있다. 하지만, 액티브 영역(DD-AA)의 형상이 이에 제한되는 것은 아니며, 액티브 영역(DD-AA)에는 제1 표시면(DD-AA1)만이 정의될 수도 있다.
전자 장치(DD)의 두께 방향은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)과 나란할 수 있다. 따라서, 전자 장치(DD)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다. 본 명세서에서 "평면상에서"는 제3 방향(DR3)에서 보았을 때로 정의될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 개략적인 단면도이다.
도 2를 참조하면, 전자 장치(DD)는 윈도우(WP), 접착층(OCA1, OCA2), 반사 방지층(RPP), 안테나층(ANL), 센서층(IS), 표시층(DP), 보호층(PF), 및 커버층(CL)을 포함할 수 있다.
윈도우(WP)는 케이스와 결합되어 전자 장치(DD)의 외관을 구성할 수 있다. 윈도우(WP)는 외부 충격으로부터 전자 장치(DD)의 내부 구성들을 보호하며, 실질적으로 전자 장치(DD)의 액티브 영역(DD-AA)을 제공하는 구성일 수 있다. 예를 들어, 윈도우(WP)는 유리 기판, 사파이어 기판, 또는 플라스틱 필름을 포함할 수 있다. 윈도우(WP)는 다층 또는 단층 구조를 가질 수 있다. 예를 들어, 윈도우(WP)은 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수 있다.
제1 접착층(OCA1)은 윈도우(WP)의 하부에 배치될 수 있다. 제1 접착층(OCA1)에 의해 윈도우(WP) 및 반사 방지층(RPP)이 결합될 수 있다. 제1 접착층(OCA1)은 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 제1 접착층(OCA1)은 광학투명접착필름(Optically Clear Adhesive film), 광학투명접착수지(Optically Clear Resin), 또는 감압접착필름(Pressure Sensitive Adhesive film)일 수 있다.
반사 방지층(RPP)은 윈도우(WP)의 하부에 배치될 수 있다. 반사 방지층(RPP)은 윈도우(WP)의 위로부터 입사되는 자연광(또는 태양광)의 반사율을 감소시킬 수 있다. 본 발명의 일 실시예에 따른 반사 방지층(RPP)은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, 위상지연자를 포함할 수 있다. 편광자는 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자(retarder) 및 편광자(polarizer) 자체 또는 보호필름이 반사 방지층(RPP)의 베이스층으로 정의될 수 있다.
제2 접착층(OCA2)은 반사 방지층(RPP)의 하부에 배치될 수 있다. 제2 접착층(OCA2)에 의해 반사 방지층(RPP) 및 안테나층(ANL)이 결합될 수 있다. 제2 접착층(OCA2)은 제1 접착층(OCA1)과 동일한 물질을 포함할 수 있다.
안테나층(ANL)은 무선 통신 신호, 예를 들어, 무선 주파수 신호(radio frequency signal)를 송신, 수신, 또는 송수신 할 수 있다. 안테나층(ANL)은 복수의 안테나 패턴들, 복수의 안테나 라인들, 및 복수의 안테나 패드들을 포함할 수 있다. 복수의 안테나 패드들은 서로 동일한 주파수 대역을 송신, 수신, 또는 송수신하거나, 서로 다른 주파수 대역을 송신, 수신, 또는 송수신할 수 있다. 상기 복수의 안테나 패턴들, 복수의 안테나 라인들, 및 복수의 안테나 패드들에 대해서는 후술된다.
안테나층(ANL)은 센서층(IS) 상에 배치될 수 있다. 도 2에는 센서층(IS)의 전 면상에 배치된 안테나층(ANL)을 도시하였으나, 안테나층(ANL)은 센서층(IS)의 일 부분에만 배치될 수 있다.
일 실시예에 따른 안테나층(ANL)은 센서층(IS) 상에 배치된 안테나 절연층들 및 대응되는 안테나 절연층들 상에 배치된 안테나 패턴들을 더 포함할 수 있다. 일 실시예에 따른 안테나 절연층들은 센서층(IS) 내부에 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 본 발명에 따른 안테나층(ANL)은 안테나 패턴들 및 안테나 절연층들을 포함하는 별도의 기판으로 제공될 수 있으며, 상기 기판은 센서층(IS) 상에 라미네이션 공정 등으로 결합될 수 있다.
센서층(IS)은 외부 입력의 좌표 정보를 획득할 수 있다. 본 발명의 일 실시예에 따른 센서층(IS)은 표시층(DP)의 일면에 직접 배치될 수 있다. 예를 들어, 센서층(IS)은 온 셀(On-Cell) 방식으로 표시층(DP)과 일체화될 수 있다. 센서층(IS)은 표시층(DP)과 연속 공정에 의해 제조될 수 있다. 다만, 이에 제한되는 것은 아니며 센서층(IS)은 별도의 공정에 의해 제조되어, 표시층(DP)에 접착될 수 있다. 센서층(IS)은 터치 패널을 포함할 수 있다.
표시층(DP)은 센서층(IS) 하부에 배치될 수 있다. 표시층(DP)은 베이스층(SUB), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 박막 봉지층(TFL)을 포함할 수 있다. 표시층(DP)은 이미지를 실질적으로 생성하는 구성일 수 있다. 표시층(DP)은 발광형 표시층일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시층(DP)은 유기 발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층을 포함할 수 있다.
표시층(DP) 하부에는 보호층(PF)이 배치될 수 있다. 보호층(PF)은 표시층(DP)의 하면을 보호할 수 있다. 보호층(PF)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET)를 포함할 수 있다. 다만, 보호층(PF)의 물질은 특별히 이에 제한되지 않는다.
커버층(CL)은 보호층(PF) 하부에 배치될 수 있다. 커버층(CL)은 도전성을 가질 수 있다. 예를 들어, 커버층(CL)은 구리(Cu)를 포함할 수 있다. 예를 들어, 커버층(CL)은 구리 테이프(Cu tape)일 수 있다. 다만, 특별히 이에 제한되지 않는다. 커버층(CL)에는 그라운드 전압이 인가될 수 있다. 다만, 이는 예시적인 것으로 커버층(CL)은 플로팅될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 표시층의 평면도이다.
도 3을 참조하면, 표시층(DP)에는 액티브 영역(DP-AA) 및 액티브 영역(DP-AA)과 인접한 주변 영역(DP-NAA)이 정의될 수 있다. 액티브 영역(DP-AA)은 이미지가 표시되는 영역일 수 있다. 액티브 영역(DP-AA)에는 복수의 화소들(PX)이 배치될 수 있다. 주변 영역(DP-NAA)은 화소들(PX)과 연결된 구동 회로나 구동 배선 등이 배치되는 영역일 수 있다. 평면 상에서 보았을 때, 액티브 영역(DP-AA)은 전자 장치(DD, 도 1 참조)의 액티브 영역(DD-AA, 도 1 참조)과 중첩할 수 있고, 주변 영역(DP-NAA)은 액티브 영역(DP-AA)의 적어도 일부를 둘러쌀 수 있다.
표시층(DP)은 베이스층(SUB), 복수의 화소들(PX), 복수의 신호 배선들(GL, DL, PL, EL), 복수의 표시 패드들(PDD), 및 복수의 감지 패드들(PDT)을 포함할 수 있다.
복수의 화소들(PX) 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 또는 블루를 포함할 수 있다. 상기 혼합색은 화이트, 옐로우, 시안, 또는 마젠타 등 다양하 색상을 포함할 수 있다. 다만, 화소들(PX) 각각이 표시하는 색상이 이에 제한되는 것은 아니다.
복수의 신호 배선들(GL, DL, PL, EL)은 베이스층(SUB) 상에 배치될 수 있다. 복수의 신호 배선들(GL, DL, PL, EL)은 복수의 화소들(PX)에 연결되어 복수의 화소들(PX)에 전기적 신호를 전달할 수 있다. 복수의 신호 배선들(GL, DL, PL, EL)은 복수의 스캔 배선들(GL), 복수의 데이터 배선들(DL), 복수의 전원 배선들(PL), 및 복수의 발광 제어 배선들(EL)을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 복수의 신호 배선들(GL, DL, PL, EL)의 구성은 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 복수의 신호 배선들(GL, DL, PL, EL)은 초기화 전압 배선을 더 포함할 수 있다.
전원 패턴(VDD)은 주변 영역(DP-NAA)에 배치될 수 있다. 전원 패턴(VDD)은 복수의 전원 배선들(PL)과 접속될 수 있다. 표시층(DP)은 전원 패턴(VDD)을 포함함으로써, 복수의 화소들(PX)에 동일한 전원 신호를 제공할 수 있다.
복수의 표시 패드들(PDD)은 주변 영역(DP-NAA)에 배치될 수 있다. 복수의 표시 패드들(PDD)은 제1 패드(PD1) 및 제2 패드(PD2)를 포함할 수 있다. 제1 패드(PD1)은 복수로 제공될 수 있다. 복수의 제1 패드(PD1)는 복수의 데이터 배선들(DL)에 각각 연결될 수 있다. 제2 패드(PD2)는 전원 패턴(VDD)에 연결되어 복수의 전원 배선들(PL)과 전기적으로 연결될 수 있다. 표시층(DP)은 복수의 표시 패드들(PDD)을 통해 외부로부터 제공된 전기적 신호들을 복수의 화소들(PX)에 제공할 수 있다. 한편, 복수의 표시 패드들(PDD)은 제1 패드(PD1) 및 제2 패드(PD2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 제공되지 않는다.
구동 회로(DIC)는 주변 영역(DP-NAA)에 실장될 수 있다. 구동 회로(DIC)는 칩 형태의 타이밍 제어 회로일 수 있다. 복수의 데이터 배선들(DL)은 구동 회로(DIC)를 거쳐 복수의 제1 패드들(PD1)에 각각 전기적으로 연결될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 구동 회로(DIC)는 표시층(DP)과는 별개의 필름 상에 실장될 수도 있다. 이 경우, 구동 회로(DIC)는 상기 필름을 통해 복수의 표시 패드들(PDD)과 전기적으로 연결될 수 있다.
복수의 감지 패드들(PDT)은 주변 영역(DP-NAA)에 배치될 수 있다. 복수의 감지 패드들(PDT)은 후술될 센서층(IS, 도 2 참조)의 복수의 감지 전극들과 전기적으로 연결될 수 있다. 복수의 감지 패드들(PDT)은 복수의 제1 감지 패드들(TD1) 및 복수의 제2 감지 패드들(TD2)을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 4를 참조하면, 표시층(DP)은 베이스층(SUB), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 박막 봉지층(TFL)을 포함할 수 있다. 표시층(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 인해 절연층, 반도체층, 및 도전층을 형성할 수 있다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층, 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성할 수 있다. 베이스층(SUB)은 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)을 지지하는 베이스 기판일 수 있다.
베이스층(SUB)은 합성 수지층을 포함할 수 있다. 합성 수지층은 열 경화성 수지를 포함할 수 있다. 베이스층(SUB)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(SUB)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 그 밖에 베이스층(SUB)은 유리 기판, 또는 유/무기 복합 재료 기판 등을 포함할 수 있다.
베이스층(SUB)의 상면에 적어도 하나의 무기층이 배치될 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 베리어층 및/또는 버퍼층을 포함할 수 있다. 본 실시예에서 표시층(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
회로 소자층(DP-CL)은 베이스층(SUB) 상에 배치될 수 있다. 회로 소자층(DP-CL)은 표시 소자층(DP-OLED)에 포함된 발광 소자(OLED)를 구동하기 위한 신호를 제공할 수 있다. 회로 소자층(DP-CL)은 버퍼층(BFL), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제1 절연층(10), 제2 절연층(20), 제3 절연층(30), 제4 절연층(40), 제5 절연층(50), 및 제6 절연층(60)을 포함할 수 있다.
버퍼층(BFL)은 베이스층(SUB)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 버퍼층(BFL)은 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다
버퍼층(BFL) 위에 반도체 패턴이 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나, 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 4는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 화소(PX, 도 3 참조)의 다른 영역에 반도체 패턴이 더 배치될 수도 있다. 반도체 패턴은 복수 개의 화소들(PX)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입 트랜지스터는 P형 도판트로 도핑된 도핑 영역을 포함하고, N타입 트랜지스터는 N형 도판트로 도핑된 도핑 영역을 포함할 수 있다. 제2 영역은 비도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.
제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호 라인일 수 있다.
화소들(PX) 각각은 7 개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가 회로를 가질 수 있으며, 화소의 등가 회로도는 다양한 형태로 변형될 수 있다. 도 4에서는 화소들(PX) 각각에 포함되는 두 개의 트랜지스터(T1, T2) 및 발광 소자(OLED)를 예시적으로 도시하였다. 제1 트랜지스터(T1)는 소스(S1), 액티브(A1), 드레인(D1), 및 게이트(G1)를 포함할 수 있다. 제2 트랜지스터(T2)는 소스(S2), 액티브(A2), 드레인(D2), 게이트(G2), 및 상부 전극(UE)을 포함할 수 있다.
제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 및 드레인(D1)이 반도체 패턴으로부터 형성되고, 제2 트랜지스터(T2)의 소스(S2), 액티브(A2), 및 드레인(D2)이 반도체 패턴으로부터 형성될 수 있다. 소스(S1, S2) 및 드레인(D1, D2)은 단면 상에서 액티브(A1, A2)로부터 서로 반대 방향으로 연장될 수 있다. 도 4에서는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 제2 트랜지스터(T2)의 드레인(D2)에 전기적으로 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들(PX)에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10) 뿐만 아니라 후술되는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 게이트(G1, G2)가 배치될 수 있다. 게이트(G1, G2)는 금속 패턴의 일부일 수 있다. 게이트(G1, G2)는 액티브(A1, A2)와 중첩할 수 있다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G2)는 마스크와 같을 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치될 수 있다. 제2 절연층(20)은 게이트(G1, G2)를 커버할 수 있다. 제2 절연층(20)은 복수 개의 화소들(PX)에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
상부 전극(UE)은 제2 절연층(20) 위에 배치될 수 있다. 상부 전극(UE)은 게이트(G2)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G2)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터를 정의할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 상부 전극(UE)은 생략될 수도 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 상부 전극(UE)을 커버할 수 있다. 본 실시예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제1 연결 전극(CNE1)이 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제3 절연층(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 제1 연결 전극(CNE1)을 커버할 수 있다. 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 수 있다. 제5 절연층(50) 위에 제2 연결 전극(CNE2)이 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제6 절연층(60)은 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 수 있다.
표시 소자층(DP-OLED)은 화소 정의막(PDL), 및 발광 소자(OLED)를 포함할 수 있다. 발광 소자(OLED)는 제1 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.
화소 정의막(PDL)에는 표시 개구부(OP)가 정의될 수 있다. 제1 전극(AE)의 적어도 일부분은 표시 개구부(OP)에 의해 화소 정의막(PDL)으로부터 노출될 수 있다.
표시층(DP)은 발광 영역(PXA) 및 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 표시 개구부(OP)에 의해 노출된 제1 전극(AE) 영역에 대응하게 정의되었다. 발광 영역(PXA) 및 비발광 영역(NPXA)은 도 3에서 설명한 액티브 영역(DP-AA)에 포함될 수 있다.
정공 제어층(HCL)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 위에 발광층(EML)이 배치될 수 있다. 발광층(EML)은 표시 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 위에 전자 제어층(ECL)이 배치될 수 있다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 가질 수 있다. 제2 전극(CE)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다.
박막 봉지층(TFL)은 표시 소자층(DP-OLED) 위에 배치되어 표시 소자층(DP-OLED)를 커버할 수 있다. 박막 봉지층(TFL)는 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층, 유기층, 및 제2 무기층을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 박막 봉지층(TFL)은 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 박막 봉지층(TFL)은 복수의 무기층들 및 복수의 유기층들을 더 포함할 수 있다.
상기 제1 무기층은 외부 수분이나 산소가 표시 소자층(DP-OLED)에 침투하는 것을 방지할 수 있다. 예를 들어, 상기 제1 무기층은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다.
상기 유기층은 상기 제1 무기층 상에 배치되어 평탄면을 제공할 수 있다. 상기 제1 무기층의 상면에 형성된 굴곡이나 상기 제1 무기층 상에 존재하는 파티클 등은 상기 유기층에 의해 커버될 수 있다. 예를 들어, 상기 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
상기 제2 무기층은 상기 유기층 상에 배치되어 상기 유기층을 커버할 수 있다. 상기 제2 무기층은 상기 유기층으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지할 수 있다. 상기 제2 무기층은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 도 5a 및 도 5b는 본 발명에 따른 전자 장치의 단면도를 간략하게 도시하였다.
도 5a 및 도 5b는 도 4에서 설명한 표시 패널(DP)의 구성들을 생략하였으며, 제1 전극(AE), 발광층(EML), 및 제2 전극(CE)을 포함하는 발광 소자(OLED), 표시 개구부(OP)가 정의된 화소 정의막(PDL) 만을 간략히 도시하였다.
도 5a를 참조하면, 일 실시예에 따른 센서층(IS)은 박막 봉지층(TFL) 상에 직접 배치될 수 있다. 센서층(IS)는 감지 절연층들(ISL1, ISL2, ISL3), 및 도전층들(MTL1, MTL2)을 포함할 수 있다.
센서층(IS)의 감지 절연층들(ISL1, ISL2, ISL3)은 적어도 하나의 무기층을 포함한다. 예를 들어, 제1 및 제2 감지 절연층(ISL1, ISL2) 각각은 무기층이고, 제3 감지 절연층(ISL3)은 수 있다.
제1 감지 절연층(ISL1) 상에 제1 도전층(MTL1)이 배치되고 제2 감지 절연층(ISL2)에 의해 커버될 수 있다. 제2 도전층(MTL2)은 제2 감지 절연층(ISL2) 상에 배치되고 제3 감지 절연층(ISL3)에 의해 커버될 수 있다. 제2 도전층(MTL2)의 일 부분은 제2 감지 절연층(ISL2)에 정의된 컨택홀(CNT-S)을 통해 제1 도전층(MTL1)의 일 부분과 연결될 수 있다.
본 실시예에서 안테나층(ANL)은 센서층(IS) 상에 배치될 수 있다. 예를 들어, 안테나층(ANL)은 제3 감지 절연층(ISL3) 상에 배치될 수 있다.
안테나층(ANL)은 안테나(ATL) 및 안테나 절연층(AIL)을 포함할 수 있다. 안테나(ATL) 및 안테나 절연층(AIL)은 제3 감지 절연층(ISL3) 상에 배치될 수 있다. 일 실시예에 따르면, 안테나 절연층(AIL)의 면적은 제3 감지 절연층(ISL3)의 면적보다 작을 수 있다. 안테나 절연층(AIL)은 무기층 또는 수 있다.
도 5b를 참조하면, 일 실시예에 따른 표시 장치(DD-A)는 센서층(IS) 내부에 배치된 안테나층(ANL-A)을 포함할 수 있다. 예를 들어, 안테나층(ANL)은 제2 감지 절연층(ISL2)과 제3 감지 절연층(ISL3) 사이에 배치될 수 있다.
안테나층(ANL-A)은 안테나(ATL) 및 안테나 절연층(AIL)을 포함할 수 있다. 안테나(ATL)는 안테나 절연층(AIL) 상에 배치되고, 안테나 절연층(AIL)은 제2 감지 절연층(ISL2) 상에 배치되고 제3 감지 절연층(ISL3)에 의해 커버될 수 있다. 일 실시예에 따르면, 안테나 절연층(AIL)의 면적은 제3 감지 절연층(ISL3)의 면적보다 작을 수 있다. 안테나 절연층(AIL)은 무기층 또는 유기층일 수 있다.
다만, 이에 한정되는 것은 아니며, 일 실시예에 따른 안테나층에 포함된 안테나 절연층(AIL)과 제3 감지 절연층(ISL3)의 위치는 변경될 수 있다. 예를 들어, 제3 감지 절연층(ISL3)이 제2 도전층(MTL2)의 일 부분을 커버하고, 안테나 절연층(AIL)이 제3 감지 절연층(ISL3) 상에 배치되어 제3 감지 절연층(ISL3)과 제2 도전층(MTL2)의 나머지 부분을 커버할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 센서층의 평면도이다. 도 6b는 도 6a에 도시된 TT' 영역의 확대도이다.
도 6a 및 도 6b를 참조하면, 센서층(IS)에는 액티브 영역(IS-AA) 및 액티브 영역(IS-AA)을 에워싸는 주변 영역(IS-NAA)이 정의될 수 있다. 액티브 영역(IS-AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 예를 들어, 액티브 영역(IS-AA)은 입력을 감지하는 영역일 수 있다. 평면 상에서 보았을 때, 액티브 영역(IS-AA)은 표시층(DP, 도 3 참조)의 액티브 영역(DP-AA, 도 3 참조)과 중첩할 수 있고, 주변 영역(IS-NAA)은 표시층(DP, 도 3 참조)의 주변 영역(DP-NAA, 도 3 참조)과 중첩할 수 있다.
센서층(IS)은 복수의 제1 감지 전극들(TE1), 복수의 제2 감지 전극들(TE2), 복수의 감지 라인들(TL1, TL2)을 포함할 수 있다. 복수의 제1 감지 전극들(TE1) 및 복수의 제2 감지 전극들(TE2)은 액티브 영역(IS-AA)에 배치되고, 복수의 감지 라인들(TL1, TL2)은 주변 영역(IS-NAA)에 배치될 수 있다.
센서층(IS)은 복수의 제1 감지 전극들(TE1) 및 복수의 제2 감지 전극들(TE2) 사이의 정전 용량의 변화를 통해 외부 입력에 대한 정보를 획득할 수 있다.
복수의 제1 감지 전극들(TE1) 각각은 제1 방향(DR1)을 따라 연장되고, 복수의 제1 감지 전극들(TE1)은 제2 방향(DR2)을 따라 배열될 수 있다. 복수의 제1 감지 전극들(TE1) 각각은 복수의 제1 센싱 패턴들(SP1) 및 제1 도전 패턴들(BP1)을 포함할 수 있다. 복수의 제1 도전 패턴들(BP1) 각각은 서로 인접한 2 개의 제1 센싱 패턴들(SP1) 사이에 배치될 수 있다. 제1 센싱 패턴들(SP1) 및 제1 도전 패턴들(BP1)은 일체의 형상을 가질 수 있다. 따라서, 하나의 제1 감지 전극(TE1)은 하나의 패턴으로 제공될 수 있다.
복수의 제2 감지 전극들(TE2) 각각은 제2 방향(DR2)을 따라 연장되고, 복수의 제2 감지 전극들(TE2)은 제1 방향(DR1)을 따라 배열될 수 있다. 복수의 제2 감지 전극들(TE2) 각각은 복수의 제2 센싱 패턴들(SP2) 및 복수의 제2 도전 패턴들(BP2)을 포함할 수 있다. 복수의 제2 도전 패턴들(BP2) 각각은 서로 인접한 2 개의 제2 센싱 패턴들(SP2)을 전기적으로 연결할 수 있다. 일 실시예에 따르면, 제2 센싱 패턴들(SP2)과 복수의 제2 도전 패턴들(BP2)은 서로 다른 층 상에 배치될 수 있다.
복수의 감지 라인들(TL1, TL2)은 복수의 제1 감지 라인들(TL1) 및 복수의 제2 감지 라인들(TL2)을 포함할 수 있다. 복수의 제1 감지 라인들(TL1)은 복수의 제1 감지 전극들(TE1)에 각각 전기적으로 연결될 수 있다. 복수의 제2 감지 라인들(TL2)은 복수의 제2 감지 전극들(TE2)에 각각 전기적으로 연결될 수 있다.
복수의 제1 감지 패드들(TD1, 도 3 참조)은 컨택홀들을 통해 복수의 제1 감지 라인들(TL1)에 각각 전기적으로 연결될 수 있다. 복수의 제2 감지 패드들(TD2, 도 3 참조)은 컨택홀들을 통해 복수의 제2 감지 라인들(TL2)에 각각 전기적으로 연결될 수 있다.
도 6b에는 제1 센싱 패턴들(SP1), 제1 도전 패턴들(BP1), 제2 센싱 패턴들(SP2), 및 제2 도전 패턴들(BP2)의 배치 관계를 평면도로 도시하였다.
본 실시예에서 제1 센싱 패턴들(SP1), 제2 센싱 패턴들(SP2), 및 제2 도전 패턴들(BP2)은 도전 라인(MSL)을 포함할 수 있다. 도전 라인(MSL)은 제4 방향(DR4, 청구항의 제1 방향)으로 연장된 제1 센싱 도전 라인(MSL1) 및 제5 방향(DR5, 청구항의 제2 방향)으로 연장된 제2 센싱 도전 라인(MSL2)을 포함할 수 있다.
센싱 도전 라인들(MSL1, MSL2)은 도 4에서 설명한 발광 영역(PXA)과 비중첩하고, 비발광 영역(NPXA)에 중첩한다. 센싱 도전 라인들(MSL1, MSL2)은 서로 교차되어 복수 개의 제1 개구부들(MSL-OP)을 정의한다. 센싱 도전 라인들(MSL1, MSL2)의 선폭은 수 마이크로미터 내지 수 나노미터일 수 있다. 제1 개구부들(MSL-OP)은 화소(PX, 도 3 참조) 마다 제공되는 발광 영역(PXA, 도 4 참조)에 일대일 대응할 수 있다.
본 실시예에서, 제1 센싱 패턴들(SP1), 제2 센싱 패턴들(SP2), 및 제2 도전 패턴들(BP2)은 도 5a에서 설명한 제2 도전층(MTL2)에 포함될 수 있다. 제1 도전 패턴들(BP1)은 도 5a에서 설명한 제1 도전층(MTL1)에 포함될 수 있다.
제1 센싱 패턴들(SP1)은 제2 감지 절연층(TIL2)에 정의된 감지 컨택홀(TNT)을 통해 대응되는 제1 도전 패턴(BP1)과 연결될 수 있다. 따라서, 제1 센싱 패턴들(SP1)이 제2 감지 전극(TE2)과 동일층 상에 배치되더라도, 제1 감지 절연층(TIL1) 상에 배치된 제1 도전 패턴(BP1)을 통해 제2 감지 전극(TE2)과 절연되어 배치될 수 있다. 따라서, 서로 다른 층 상에 배치된 제1 도전 패턴(BP1)과 제2 도전 패턴(BP2)은 평면상에서 서로 중첩될 수 있다.
감지 라인들(TL1, TL2) 각각의 일부는 제1 도전층(MTL1)에 포함될 수 있으며, 나머지 일부는 제2 도전층(MTL2)에 포함될 수 있다. 서로 다른 층 상에 배치된 배선들은 제2 감지 절연층(ISL2)에 정의된 컨택홀을 통해 서로 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 감지 라인들(TL1, TL2)은 제1 도전층(MTL1) 및 제2 도전층(MTL2) 중 어느 하나의 층에만 포함될 수 있다.
본 발명에 따르면, 제1 센싱 패턴들(SP1) 및 제2 센싱 패턴들(SP2) 중 적어도 어느 하나는 후술할 안테나 패턴(ANT, 도 7 참조)과 중첩할 수 있다. 평면상에서 안테나 패턴(ANT)이 배치되는 영역(ANA)을 점선으로 도시하였다. 본 발명에 따르면, 감지 전극들(TE1, TE2)에 포함된 센싱 패턴들 중 안테나 패턴(ANT)과 적어도 일부가 중첩하는 패턴 그룹(OV)을 포함할 수 있다.
본 명세서에서 패턴 그룹(OV)에 포함된 패턴들을 "제1 패턴들"로 정의하고, 감지 전극들(TE1, TE2) 중 패턴 그룹(OV) 이외의 센싱 패턴들, 즉 평면상에서 안테나 패턴(ANT)과 비-중첩하는 패턴들을 "제2 패턴들"로 정의한다.
도 7은 본 발명의 일 실시예에 따른 안테나층을 도시한 평면도이다. 도 8은 도 7의 QQ' 영역의 확대도이다.
도 7을 참조하면, 복수의 안테나들(AT1 내지 AT9)은 제1 방향(DR1)으로 이격 배열될 수 있다. 전자 장치(DD, 도 1 참조)의 제1 방향(DR1)으로 연장된 단변들 및 제2 방향(DR2)으로 연장된 장변들을 포함할 수 있다. 일 실시예에 따른 안테나들(AT1 내지 AT9)은 전자 장치(DD)의 상측 단변에 인접하게 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 안테나들(AT1 내지 AT9) 중 적어도 어느 하나의 안테나는 생략될 수 있으며, 전자 장치(DD)의 장변 중 어느 하나에 인접하게 배열될 수 있다.
일 실시예에 따르면, 복수의 안테나들(AT1 내지 AT9)은 일대일로 대응되는 안테나 절연층들(AL1 내지 AL9) 상에 배치될 수 있다. 안테나 절연층들(AL1 내지 AL9)은 제1 방향(DR1)으로 이격 배열될 수 있다. 다만, 이에 한정되는 것은 아니며, 안테나 절연층은 하나의 패턴으로 복수의 안테나들에 공통적으로 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
하나의 안테나(ATL)는 안테나 패턴(ANT), 안테나 라인(ANF), 및 안테나 패드(ANP)를 포함할 수 있다. 하나의 안테나(ATL)에 관한 설명은 복수의 안테나들(AT1 내지 AT9)에 공통적으로 적용될 수 있다. 안테나 패턴(ANT) 및 안테나 라인(ANF)의 적어도 일부는 액티브 영역(AN-AA)에 배치되고, 안테나 라인(ANF)의 나머지 일부 및 안테나 패드(ANP)는 주변 영역(AN-NAA)에 배치될 수 있다. 전자 장치(DD, 도 1 참조)가 소형화 또는 박형화되거나 주변 영역(DP-NAA, 도 3 참조)의 면적이 축소되더라도, 액티브 영역(DP-AA, 도 3 참조)의 면적은 확보되어 있기 때문에 안테나(ANT)가 배치될 공간은 용이하게 확보될 수 있다.
안테나 패턴(ANT)은 소정의 주파수 대역에서 동작할 수 있다. 상기 주파수 대역은 공진 주파수를 포함할 수 있다. 상기 공진 주파수는 28GHz(gigahertz)일 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 상기 공진 주파수는 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 상기 공진 주파수는 통신하고자 하는 신호의 주파수 대역에 따라 변경될 수 있다.
안테나 패턴(ANT) 각각은 제1 방향(DR1)으로 제1 폭을 가지고, 제2 방향(DR2)으로 제2 폭을 가질 수 있다. 제2 폭은 상기 공진 주파수에 반비례할 수 있다. 다만, 이에 한정되는 것은 아니고, 제1 폭 및 제2 폭 각각은 안테나 패턴(ANT) 하부에 배치된 유전체 및 통신하고자 하는 신호의 주파수 대역에 의해 결정될 수 있다.
안테나 패턴(ANT)은 패턴 그룹(OV)에 포함된 제1 패턴들 중 어느 하나와 중첩할 수 있다. 안테나 패턴(ANT)은 복수의 도전 라인들이 서로 교차되어 형성된 안테나 개구부들(AN-OP)이 정의될 수 있다. 안테나 개구부들(AN-OP)의 면적은 발광 영역(PXA, 도 4 참조)의 면적보다 클 수 있다. 따라서, 액티브 영역(DP-AA, 도 3 참조)에서 제공되는 이미지가 안테나 개구부들(AN-OP)을 통해 투과될 수 있다. 안테나 패턴(ANT)은 액티브 영역(AN-AA)에서 다양한 형상으로 변형될 수 있으며, 안테나 패턴(ANT)의 설계 자유도가 향상될 수 있다.
안테나 라인(ANF)은 안테나 패턴(ANT)의 일측에 연결될 수 있다. 안테나 라인(ANF)은 안테나 패턴(ANT)로부터 주변 영역(AN-NAA)을 향해 연장될 수 있다. 안테나 라인(ANF)은 안테나 패턴(ANT)을 급전할 수 있다.
안테나 라인(ANF)은 안테나 패턴(ANT)과 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 안테나 패턴(ANT)은 탄소 나노 튜브, 금속 및/또는 금속 합금, 또는 이들의 복합 소재를 포함할 수 있으며, 단층 구조 또는 티타늄(Ti), 알루미늄(Al), 및 티타늄(Ti)이 순차적으로 적층된 다층 구조를 가질 수도 있다. 예를 들어, 상기 금속 물질은 은(Ag), 구리(Cu), 알루미늄(Al), 금(Au), 또는 백금(Pt)일 수 있으며, 이에 제한되는 것은 아니다.
안테나 라인(ANF) 각각은 제1 방향(DR1)으로 제1 폭을 가지고, 제2 방향(DR2)으로 제2 폭을 가질 수 있다. 제2 폭은 안테나 패턴(ANT) 및 안테나 라인(ANF)의 임피던스를 각각 매칭할 수 있다. 따라서, 안테나 라인(ANF) 및 안테나 패턴(ANT) 사이의 신호의 전달 효율이 향상되고, 통신 효율이 향상된 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
안테나 패드(ANP)는 안테나 라인(ANF)의 일측에 연결될 수 있다. 안테나 패드(ANP)는 주변 영역(AN-NAA)에 배치될 수 있다.
도 8에는 패턴 그룹(OV) 중 제4 안테나(AL4)의 안테나 패턴(ANT)과 중첩하는 제1 패턴들(SP1-1, SP2-1, SP2-2) 및 안테나 패턴(ANT)을 도시하였다. 안테나 절연층(AL4)은 도 5a 및 도 5b에서 설명한 안테나 절연층(AIL) 중 어느 하나와 대응될 수 있다.
일 실시예에 따른 안테나 패턴(ANT)은 제1 안테나 도전 라인들(ASL)을 포함할 수 있다. 제1 안테나 도전 라인들(ASL) 각각은 제4 방향(DR4, 제1 방향)으로 연장되고 제5 방향(DR5, 제2 방향)으로 이격 배열될 수 있다.
제1 패턴들(SP1-1, SP2-1, SP2-2)은 서로 다른 신호를 수신하는 두 개의 제2 감지 전극들(TE2, 도 6a 참조) 각각에 포함된 제2 센싱 패턴들(SP2-1, SP2-2) 및 하나의 제1 감지 전극(TE1, 도 6a 참조)에 포함된 하나의 제1 센싱 패턴(SP1-1)일 수 있다.
제1 패턴들(SP1-1, SP2-1, SP2-2) 각각은 제1 센싱 도전 라인들(MSL)을 포함할 수 있다. 제1 센싱 도전 라인들(MSL) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
인접한 제1 안테나 도전 라인들(ASL) 사이에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치될 수 있으며, 인접한 제1 센싱 도전 라인들(MSL) 사이에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치될 수 있다.
일 실시예에 따르면, 안테나 패턴(ANT)에 포함된 제1 안테나 도전 라인들(ASL)과 제1 패턴들(SP1-1, SP2-1, SP2-2) 각각에 포함된 제1 센싱 도전 라인들(MSL)은 도 4에서 설명한 비발광 영역(NPXA)과 중첩하고, 발광 영역(PXA)과 이격될 수 있다. 즉, 제1 안테나 도전 라인들(ASL) 및 제1 센싱 도전 라인들(MSL)은 발광 소자(OLED, 도 4 참조)에서 생성된 광의 광 경로에 영향을 미치지 않을 수 있다.
일 실시예에 따르면, 제1 안테나 도전 라인들(ASL) 및 제1 센싱 도전 라인들(MSL)은 서로 교차되는 지점 이외에 동일 방향으로 연장된 도전 라인들을 포함하지 않을 수 있다. 이에 따라, 평면상에서 제1 안테나 도전 라인들(ASL) 및 제1 센싱 도전 라인들(MSL)이 서로 중첩함에 따라 발생되는 신호 간섭 및 커플링 현상 등을 방지할 수 있다. 따라서, 안테나 성능 및 센싱 성능이 향상된 전자 장치(DD, 도 1 참조)를 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 안테나 패턴과 센서 패턴의 배치 관계를 도시한 평면도이다. 도 9는 도 8과 대응되는 영역을 도시하였다. 도 1 내지 도 8에서 설명한 구성과 동일/유사한 구성에 대하 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다. 안테나 절연층(AL)은 도 5a 및 도 5b에서 설명한 안테나 절연층(AIL) 중 어느 하나와 대응될 수 있다.
도 9를 참조하면, 일 실시예에 따른 안테나 패턴(ANT-A)은 제1 및 제2 안테나 도전 라인들(ASL1, ASL2)을 포함할 수 있다. 제1 안테나 도전 라인들(ASL1) 각각은 제4 방향(DR4, 청구항의 제1 방향)으로 연장되고 제5 방향(DR5, 청구항의 제2 방향)으로 이격 배열될 수 있다. 제2 안테나 도전 라인들(ASL2) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
본 실시예에서, 안테나 패턴(ANT-A) 내에서 제1 안테나 도전 라인들(ASL1) 및 제2 안테나 도전 라인들(ASL2)이 배치된 밀도는 영역마다 상이할 수 있다. 예를 들어, 안테나 패턴(ANT-A) 중 제1 패턴들(SP1-1, SP2-1, SP2-2)과 중첩하는 부분은 제1 안테나 도전 라인들(ASL1) 만을 포함하고, 제2 안테나 도전 라인들(ASL2)은 미-포함할 수 있다.
따라서, 안테나 패턴(ANT-A)이 제1 패턴들(SP1-1, SP2-1, SP2-2)과 중첩하는 부분에서 인접한 제1 안테나 도전 라인들(ASL1) 사이에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치되고, 안테나 패턴(ANT-A)이 제1 패턴들(SP1-1, SP2-1, SP2-2)과 비-중첩하는 부분에서 제1 안테나 도전 라인들(ASL1)과 제2 안테나 도전 라인들(ASL2)에 의해 정의된 안테나 개구부(AN-OP)에는 하나의 발광 영역(PXA, 도 4 참조)이 배치될 수 있다.
패턴 그룹(OV-A)의 제1 패턴들(SP1-1, SP2-1, SP2-2) 각각은 제1 및 제2 센싱 도전 라인들(MSL1, MSL2)을 포함할 수 있다. 제1 센싱 도전 라인들(MSL1) 각각은 제4 방향(DR4)으로 연장되고 제5 방향(DR5)으로 이격 배열될 수 있다. 제2 센싱 도전 라인들(MSL2) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
본 실시예에서, 제1 패턴들(SP1-1, SP2-1, SP2-2) 각각의 제1 센싱 도전 라인들(MSL1) 및 제2 센싱 도전 라인들(MSL2)이 배치된 밀도는 영역마다 상이할 수 있다. 예를 들어, 제1 패턴들(SP1-1, SP2-1, SP2-2) 중 안테나 패턴(ANT-A)과 중첩하는 부분은 제2 센싱 도전 라인들(MSL2) 만을 포함하고, 제1 센싱 도전 라인들(MSL1)은 미-포함할 수 있다.
따라서, 제1 패턴들(SP1-1, SP2-1, SP2-2)이 안테나 패턴(ANT-A)과 중첩하는 부분에서 인접한 제2 센싱 도전 라인들(MSL2) 사이에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치되고, 제1 패턴들(SP1-1, SP2-1, SP2-2)이 안테나 패턴(ANT-A)과 비-중첩하는 부분에서 제1 센싱 도전 라인들(MSL1)과 제2 센싱 도전 라인들(MSL2)에 의해 정의된 센싱 개구부(IS-OP)에는 하나의 발광 영역(PXA, 도 4 참조)이 배치될 수 있다.
본 실시예에 따르면, 안테나 패턴(ANT-A)과 제1 패턴들(SP1-1, SP2-1, SP2-2)이 중첩하는 부분에는 서로 다른 방향으로 연장된 도전 라인들 만을 포함하고, 비-중첩 하는 부분에는 제2 패턴들과 유사한 밀도의 도전 라인들을 포함함에 따라, 안테나 성능 및 센싱 성능이 향상된 전자 장치(DD, 도 1 참조)를 제공할 수 있다.
도 10은 본 발명의 일 실시예에 따른 안테나 패턴과 센서 패턴의 배치 관계를 도시한 평면도이다. 도 11은 본 발명의 일 실시예에 따른 안테나 패턴과 센서 패턴의 배치 관계를 도시한 평면도이다. 도 10 및 도 11은 도 8과 대응되는 영역을 도시하였다. 도 10 및 도 11의 안테나 절연층(AL)은 도 5a 및 도 5b에서 설명한 안테나 절연층(AIL) 중 어느 하나와 대응될 수 있다.
도 10를 참조하면, 일 실시예에 따른 안테나 패턴(ANT-B)은 제1 및 제2 안테나 도전 라인들(ASL1, ASL2)을 포함할 수 있다. 제1 안테나 도전 라인들(ASL1) 각각은 제4 방향(DR4, 제1 방향)으로 연장되고 제5 방향(DR5, 제2 방향)으로 이격 배열될 수 있다. 제2 안테나 도전 라인들(ASL2) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
제1 안테나 도전 라인들(ASL1)과 제2 안테나 도전 라인들(ASL2)은 서로 교차되어 안테나 개구부들(AN-OP)을 정의할 수 있다. 본 실시예에 따르면, 하나의 안테나 개구부(AN-OP) 내에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치될 수 있다. 따라서, 안테나 개구부(AN-OP)의 면적은 제2 패턴들에 정의된 센싱 개구부(IS-OP, 도 6b 참조)의 면적보다 클 수 있다.
패턴 그룹(OV-B)의 제1 패턴들(SP1-1, SP2-1, SP2-2) 각각은 제1 및 제2 센싱 도전 라인들(MSL1, MSL2)을 포함할 수 있다. 제1 센싱 도전 라인들(MSL1) 각각은 제4 방향(DR4)으로 연장되고 제5 방향(DR5)으로 이격 배열될 수 있다. 제2 센싱 도전 라인들(MSL2) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
제1 센싱 도전 라인들(MSL1)과 제2 센싱 도전 라인들(MSL2)은 서로 교차되어 센싱 개구부들(IS-OP)을 정의할 수 있다. 본 실시예에 따르면, 하나의 센싱 개구부(IS-OP) 내에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치될 수 있다. 따라서, 제1 패턴들(SP1-1, SP2-1, SP2-2)에 정의된 센싱 개구부(IS-OP)의 면적은 제2 패턴들에 정의된 센싱 개구부(IS-OP, 도 6b 참조)의 면적보다 클 수 있다.
제1 안테나 도전 라인들(ASL1)과 제2 안테나 도전 라인들(ASL2)이 서로 중첩하는 제1 교차 지점들(AX)이 정의될 수 있다. 본 실시예에 따르면, 제1 교차 지점들(AX) 각각은 대응되는 센싱 개구부들(IS-OP) 내부에 배치될 수 있다.
또한, 제1 센싱 도전 라인들(MSL1)과 제2 센싱 도전 라인들(MSL2)이 서로 중첩하는 제2 교차 지점들(IX)이 정의될 수 있다. 본 실시예에 따르면, 제2 교차 지점들(IX) 각각은 대응되는 안테나 개구부들(AN-OP) 내부에 배치될 수 있다.
즉, 안테나 패턴(ANT-B)이 제1 패턴들(SP1-1, SP2-1, SP2-2)에 포함된 도전 라인들과 동일한 방향으로 연장된 도전 라인들을 포함하더라도, 중첩하는 도전 라인들이 최소화된 구조를 포함함에 따라, 안테나 패턴(ANT-B)과 제1 패턴들(SP1-1, SP2-1, SP2-2) 간의 상호 간섭을 최소화 할 수 있다. 이에 따라, 안테나 성능 및 센싱 성능이 향상된 전자 장치(DD, 도 1 참조)를 제공할 수 있다.
도 11을 참조하면, 일 실시예에 따른 안테나 패턴(ANT-C)은 제1 및 제2 안테나 도전 라인들(ASL1, ASL2)을 포함할 수 있다. 제1 안테나 도전 라인들(ASL1) 각각은 제4 방향(DR4, 제1 방향)으로 연장되고 제5 방향(DR5, 제2 방향)으로 이격 배열될 수 있다. 제2 안테나 도전 라인들(ASL2) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
제1 안테나 도전 라인들(ASL1)과 제2 안테나 도전 라인들(ASL2)은 서로 교차되어 안테나 개구부들(AN-OP)을 정의할 수 있다. 본 실시예에 따르면, 하나의 안테나 개구부(AN-OP) 내에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치될 수 있다. 따라서, 안테나 개구부(AN-OP)의 면적은 제2 패턴들에 정의된 센싱 개구부(IS-OP, 도 6b 참조)의 면적보다 클 수 있다.
패턴 그룹(OV-C)의 제1 패턴들(SP1-1, SP2-1, SP2-2) 각각은 제1 및 제2 센싱 도전 라인들(MSL1, MSL2)을 포함할 수 있다. 제1 센싱 도전 라인들(MSL1) 각각은 제4 방향(DR4)으로 연장되고 제5 방향(DR5)으로 이격 배열될 수 있다. 제2 센싱 도전 라인들(MSL2) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
본 실시예에 따르면, 제1 패턴들(SP1-1, SP2-1, SP2-2) 내에서 제1 센싱 도전 라인들(MSL1) 및 제2 센싱 도전 라인들(MSL2)이 배치된 밀도는 영역마다 상의할 수 있다. 예를 들어, 제1 패턴들(SP1-1, SP2-1, SP2-2) 중 안테나 패턴(ANT-C)과 비-중첩하는 부분은 제1 센싱 도전 라인들(MSL1)과 제2 센싱 도전 라인들(MSL2)이 서로 교차되어 제1 센싱 개구부들(IS-OP1)을 정의할 수 있다. 하나의 제1 센싱 개구부(IS-OP1)의 면적은 제2 패턴들에 정의된 센싱 개구부(IS-OP, 도 6b 참조)의 면적과 동일할 수 있다.
제1 패턴들(SP1-1, SP2-1, SP2-2) 중 안테나 패턴(ANT-C)과 중첩하는 부분은 제1 센싱 도전 라인들(MSL1)과 제2 센싱 도전 라인들(MSL2)이 서로 교차되어 제2 센싱 개구부들(IS-OP2)을 정의할 수 있다. 하나의 제2 센싱 개구부(IS-OP2)의 면적은 제2 패턴들에 정의된 센싱 개구부(IS-OP, 도 6b 참조)의 면적보다 크고, 안테나 개구부(AN-OP)의 면적과 유사할 수 있다.
제1 안테나 도전 라인들(ASL1)과 제2 안테나 도전 라인들(ASL2)이 서로 중첩하는 제1 교차 지점들(AX)이 정의될 수 있다. 본 실시예에 따르면, 제1 교차 지점들(AX) 각각은 대응되는 센싱 개구부들(IS-OP) 내부에 배치될 수 있다.
또한, 제1 센싱 도전 라인들(MSL1)과 제2 센싱 도전 라인들(MSL2)이 서로 중첩하는 제2 교차 지점들(IX)이 정의될 수 있다. 본 실시예에 따르면, 제2 교차 지점들(IX) 각각은 대응되는 안테나 개구부들(AN-OP) 내부에 배치될 수 있다.
본 실시예에 따르면, 제1 패턴들(SP1-1, SP2-1, SP2-2) 중 안테나 패턴(ANT-C)과 비-중첩하는 영역에 상대적으로 밀도가 높도록 도전 라인들을 추가적으로 배치시킴에 따라, 센싱 성능이 향상된 전자 장치(DD, 도 1 참조)를 제공할 수 있다.
도 12a는 본 발명의 일 실시예에 따른 안테나 패턴과 센서 패턴의 배치 관계를 도시한 평면도이다. 도 12b는 도 12a의 I-I'를 따라 절단한 단면도이다. 도 12는 도 8과 대응되는 영역을 도시하였다.
도 12a 및 도 12b를 참조하면, 일 실시예에 따른 패턴 그룹(OV-D)의 제1 패턴들(SP1-1, SP2-1, SP2-2)과 안테나 패턴(ANT-D)은 동일층 상에 배치될 수 있다. 즉, 도 5a 및 도 5b에서 설명한 안테나 절연층(AL)이 생략되고, 안테나 패턴(ANT-D)은 제2 도전층(MTL2)과 동일층 상에 배치될 수 있다.
일 실시예에 따른 안테나 패턴(ANT-D)은 제1 및 제2 안테나 도전 라인들(ASL1, ASL2)을 포함할 수 있다. 제1 안테나 도전 라인들(ASL1) 각각은 제4 방향(DR4, 제1 방향)으로 연장되고 제5 방향(DR5, 제2 방향)으로 이격 배열될 수 있다. 제2 안테나 도전 라인들(ASL2) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
제1 안테나 도전 라인들(ASL1)과 제2 안테나 도전 라인들(ASL2)은 서로 교차되어 안테나 개구부들(AN-OP)을 정의할 수 있다. 본 실시예에 따르면, 하나의 안테나 개구부(AN-OP) 내에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치될 수 있다. 따라서, 안테나 개구부(AN-OP)의 면적은 제2 패턴들에 정의된 센싱 개구부(IS-OP, 도 6b 참조)의 면적보다 작을 수 있다.
패턴 그룹(OV-D)의 제1 패턴들(SP1-1, SP2-1, SP2-2) 각각은 제1 및 제2 센싱 도전 라인들(MSL1, MSL2)을 포함할 수 있다. 본 실시예에 따른 제1 패턴들(SP1-1, SP2-1, SP2-2) 각각은 제1 브릿지 패턴들(CP1, CP2-1, CP2-2)을 더 포함할 수 있다.
제1 센싱 도전 라인들(MSL1) 각각은 제4 방향(DR4)으로 연장되고 제5 방향(DR5)으로 이격 배열될 수 있다. 제2 센싱 도전 라인들(MSL2) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
제1 패턴들(SP1-1, SP2-1, SP2-2) 중 안테나 패턴(ANT-D)과 비-중첩 하는 부분에서 제1 센싱 도전 라인들(MSL1)과 제2 센싱 도전 라인들(MSL2)이 서로 교차되어 센싱 개구부들(IS-OP)을 정의할 수 있다. 하나의 센싱 개구부(IS-OP) 내에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치될 수 있다. 따라서, 센싱 개구부(IS-OP)의 면적은 제2 패턴들에 정의된 센싱 개구부(IS-OP, 도 6b 참조)의 면적보다 작을 수 있다.
제1 패턴들(SP1-1, SP2-1, SP2-2) 중 안테나 패턴(ANT-D)과 중첩 하는 부분에서 제1 센싱 도전 라인들(MSL1) 및 제2 센싱 도전 라인들(MSL2) 각각은 단선될 수 있다. 제1 패턴들(SP1-1, SP2-1, SP2-2)과 안테나 패턴(ANT-D)이 제2 감지 절연층(ISL2) 상에 배치됨에 따라, 평면상에서 안테나 패턴(ANT-D)과 교차하는 제1 센싱 도전 라인들(MSL1) 및 제2 센싱 도전 라인들(MSL2)은 단선될 수 있다. 단선된 도전 라인들은 제1 브릿지 패턴들(CP1, CP2-1, CP2-2)에 의해 연결될 수 있다.
예를 들어, 제1 브릿지 패턴들(CP1, CP2-1, CP2-2)은 제1 감지 절연층(ISL1) 상에 배치되고, 제2 감지 절연층(IL2)에 정의된 제1 컨택홀들(CT1)을 통해 단선된 도전 라인들과 연결될 수 있다.
본 실시예에 따르면, 센서층(IS, 도 2 참조)에 포함된 센싱 패턴들과 안테나 패턴(ANT-D)을 동일층 상에 배치시키고 안테나 절연층을 생략함에 따라, 슬림한 전자 장치(DD, 도 1 참조)를 제공할 수 있다.
도 13a는 본 발명의 일 실시예에 따른 안테나 패턴과 센서 패턴의 배치 관계를 도시한 평면도이다. 도 13b는 도 13a의 II-II'를 따라 절단한 단면도이다. 도 13은 도 8과 대응되는 영역을 도시하였다.
도 13a 및 도 13b를 참조하면, 일 실시예에 따른 패턴 그룹(OV-E)의 제1 패턴들(SP1-1, SP2-1, SP2-2)과 안테나 패턴(ANT-E)은 동일층 상에 배치될 수 있다. 즉, 도 5a 및 도 5b에서 설명한 안테나 절연층(AL)이 생략되고, 안테나 패턴(ANT-E)은 제2 도전층(MTL2)과 동일층 상에 배치될 수 있다.
일 실시예에 따른 안테나 패턴(ANT-E)은 제1 및 제2 안테나 도전 라인들(ASL1, ASL2)을 포함할 수 있다. 제1 안테나 도전 라인들(ASL1) 각각은 제4 방향(DR4, 제1 방향)으로 연장되고 제5 방향(DR5, 제2 방향)으로 이격 배열될 수 있다. 제2 안테나 도전 라인들(ASL2) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
일 실시예에 따른 안테나 패턴(ANT-E)는 제2 브릿지 패턴들(AC)을 더 포함할 수 있다.
제1 안테나 도전 라인들(ASL1)과 제2 안테나 도전 라인들(ASL2)은 서로 교차되어 안테나 개구부들(AN-OP)을 정의할 수 있다. 본 실시예에 따르면, 하나의 안테나 개구부(AN-OP) 내에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치될 수 있다. 따라서, 안테나 개구부(AN-OP)의 면적은 제2 패턴들에 정의된 센싱 개구부(IS-OP, 도 6b 참조)의 면적보다 작을 수 있다.
패턴 그룹(OV-E)의 제1 패턴들(SP1-1, SP2-1, SP2-2) 각각은 제1 및 제2 센싱 도전 라인들(MSL1, MSL2)을 포함할 수 있다. 제1 센싱 도전 라인들(MSL1) 각각은 제4 방향(DR4)으로 연장되고 제5 방향(DR5)으로 이격 배열될 수 있다. 제2 센싱 도전 라인들(MSL2) 각각은 제5 방향(DR5)으로 연장되고 제4 방향(DR4)으로 이격 배열될 수 있다.
제1 패턴들(SP1-1, SP2-1, SP2-2) 중 안테나 패턴(ANT-D)과 비-중첩 하는 부분에서 제1 센싱 도전 라인들(MSL1)과 제2 센싱 도전 라인들(MSL2)이 서로 교차되어 센싱 개구부들(IS-OP)을 정의할 수 있다. 하나의 센싱 개구부(IS-OP) 내에는 복수 개의 발광 영역들(PXA, 도 4 참조)이 배치될 수 있다. 따라서, 센싱 개구부(IS-OP)의 면적은 제2 패턴들에 정의된 센싱 개구부(IS-OP, 도 6b 참조)의 면적보다 작을 수 있다.
안테나 패턴(ANT-D) 중 제1 패턴들(SP1-1, SP2-1, SP2-2)과 중첩 하는 부분에서 제1 안테나 도전 라인들(ASL1) 및 제2 안테나 도전 라인들(ASL2) 각각은 단선될 수 있다. 제1 패턴들(SP1-1, SP2-1, SP2-2)과 안테나 패턴(ANT-D)이 제2 감지 절연층(ISL2) 상에 배치됨에 따라, 평면상에서 제1 패턴들(SP1-1, SP2-1, SP2-2)과 교차하는 제1 안테나 도전 라인들(ASL1) 및 제2 안테나 도전 라인들(ASL2)은 단선될 수 있다. 단선된 도전 라인들은 제2 브릿지 패턴들(AC)에 의해 연결될 수 있다.
예를 들어, 제2 브릿지 패턴들(AC)은 제1 감지 절연층(ISL1) 상에 배치되고, 제2 감지 절연층(IL2)에 정의된 제2 컨택홀들(CT2)을 통해 단선된 도전 라인들과 연결될 수 있다.
본 실시예에 따르면, 센서층(IS, 도 2 참조)에 포함된 센싱 패턴들과 안테나 패턴(ANT-E)을 동일층 상에 배치시키고 안테나 절연층을 생략함에 따라, 슬림한 전자 장치(DD, 도 1 참조)를 제공할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 전자 장치
WP: 윈도우
RPP: 반사 방지층
ANL: 안테나층
ANT: 안테나 패턴
IS: 센서층
OV: 패턴 그룹
DP: 표시 패널
PF: 보호층
CL: 커버층

Claims (20)

  1. 발광 영역들과 상기 발광 영역들과 인접한 비발광 영역을 포함하는 액티브 영역 및 상기 액티브 영역과 인접한 주변 영역을 포함하는 표시층;
    제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 이격 배열된 제1 안테나 도전 라인들을 포함하는 안테나 패턴; 및
    상기 안테나 패턴과 적어도 일부가 중첩하는 제1 패턴 및 상기 안테나 패턴과 비중첩하는 제2 패턴을 포함하는 센서층을 포함하고,
    상기 제2 패턴은, 각각이 상기 제1 방향으로 연장된 제1 센싱 도전 라인들 및 각각이 상기 제2 방향으로 연장되고 상기 제1 센싱 도전 라인들과 교차되어 상기 발광 영역들과 대응되는 제1 개구부들을 정의하는 제2 센싱 도전 라인들을 포함하고,
    상기 제1 패턴은 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격 배열된 제3 센싱 도전 라인들을 포함하고,
    상기 제1 패턴 중 상기 안테나 패턴과 중첩하는 부분은, 상기 제1 방향으로 연장된 도전 라인들을 미-포함하고,
    상기 안테나 패턴 중 상기 제1 패턴과 중첩하는 부분은, 상기 제2 방향으로 연장된 도전 라인들을 미-포함하는 전자 장치.
  2. 제1 항에 있어서,
    상기 제1 패턴 및 상기 제2 패턴 각각은 복수로 제공되고,
    상기 센서층은 상기 표시 패널 상에 직접 배치된 제1 감지 절연층, 상기 제1 감지 절연층 상에 배치되고 제1 컨택홀들이 정의된 제2 감지 절연층, 상기 제2 감지 절연층 상에 배치된 제3 감지 절연층, 및 상기 제1 감지 절연층과 상기 제2 감지 절연층 사이에 배치되고 상기 컨택홀들과 중첩하는 적어도 하나의 도전 패턴을 포함하고,
    상기 제1 패턴들 및 상기 제2 패턴들은 상기 제2 감지 절연층 상에 배치되고,
    상기 제1 패턴들 및 상기 제2 패턴들 중 어느 하나는 상기 컨택홀들을 통해 상기 도전 패턴과 연결된 전자 장치.
  3. 제2 항에 있어서,
    상기 안테나 패턴이 배치되고 상기 제1 패턴들 중 적어도 3개 이상의 패턴들과 중첩하는 안테나 절연층을 더 포함하는 전자 장치.
  4. 제3 항에 있어서,
    상기 안테나 절연층은 상기 제3 감지 절연층 상에 배치된 전자 장치.
  5. 제3 항에 있어서,
    상기 안테나 절연층은 상기 제2 감지 절연층 및 상기 제3 감지 절연층 사이에 배치되고, 상기 안테나 패턴은 상기 제3 감지 절연층에 의해 커버된 전자 장치.
  6. 제1 항에 있어서,
    상기 제1 패턴 및 상기 안테나 패턴은 상기 제2 감지 절연층 상에 배치되고 상기 제3 감지 절연층에 의해 커버되고,
    평면상에서, 상기 제3 센싱 도전 라인들은 상기 제1 안테나 도전 라인들과 교차 지점에서 단선되고,
    상기 제1 패턴은 상기 단선된 센싱 도전 라인들 각각에 중첩하는 제1 브릿지 패턴을 더 포함하고, 상기 단선된 센싱 도전 라인들은 상기 제2 감지 절연층에 정의된 제2 컨택홀들을 통해 상기 제1 브릿지 패턴과 연결된 전자 장치.
  7. 제1 항에 있어서,
    상기 제1 패턴 및 상기 안테나 패턴은 상기 제2 감지 절연층 상에 배치되고 상기 제3 감지 절연층에 의해 커버되고,
    평면상에서, 상기 제1 안테나 도전 라인들은 상기 제3 센싱 도전 라인들과 교차 지점에서 단선되고,
    상기 안테나 패턴은 상기 단선된 안테나 도전 라인들 각각에 중첩하는 제2 브릿지 패턴을 더 포함하고, 상기 단선된 안테나 도전 라인들은 상기 제2 감지 절연층에 정의된 제3 컨택홀들을 통해 상기 제2 브릿지 패턴과 연결된 전자 장치.
  8. 제1 항에 있어서,
    상기 제1 패턴 중 상기 안테나 패턴과 비-중첩하는 부분은, 각각이 상기 제1 방향으로 연장되고 상기 제3 도전 라인들과 교차되어 상기 발광 영역들과 대응되는 제2 개구부들을 정의하는 제4 도전 라인들을 더 포함하는 전자 장치.
  9. 제1 항에 있어서,
    상기 안테나 패턴 중 상기 제1 패턴과 비-중첩하는 부분은, 각각이 상기 제2 방향으로 연장되고 상기 제1 도전 라인들과 교차되어 상기 발광 영역들과 대응되는 제3 개구부들을 정의하는 제2 안테나 도전 라인들을 더 포함하는 전자 장치.
  10. 제1 항에 있어서,
    상기 주변 영역에 배치된 안테나 패드, 및 상기 안테나 패턴과 상기 안테나 패드 사이에 배치된 안테나 라인을 포함하는 전자 장치.
  11. 발광 영역들 및 상기 발광 영역들과 인접한 비발광 영역을 포함하는 액티브 영역 및상기 액티브 영역과 인접한 주변 영역을 포함하는 표시층;
    각각이 제1 방향으로 연장된 제1 안테나 도전 라인들 및 각각이 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 안테나 도전 라인들과 교차되어 상기 발광 영역들과 대응되는 제1 개구부들을 정의하는 제2 안테나 라인들을 포함하는 안테나 패턴;
    상기 안테나 패턴과 적어도 일부가 중첩하는 제1 패턴 및 상기 안테나 패턴과 비중첩하는 제2 패턴을 포함하는 센서층을 포함하고,
    상기 제1 패턴 및 상기 제2 패턴 각각은, 각각이 상기 제1 방향으로 연장된 제1 센싱 도전 라인들 및 각각이 상기 제2 방향으로 연장되고 상기 제1 센싱 도전 라인들과 교차되어 상기 발광 영역들과 대응되는 제2 개구부들을 정의하는 제2 센싱 도전 라인들을 포함하고,
    평면상에서, 상기 제1 패턴의 상기 제1 센싱 도전 라인들과 상기 제2 센싱 도전 라인들의 교차점들은 대응되는 상기 제1 개구부들과 중첩하고, 상기 제1 안테나 라인들과 상기 제2 안테나 라인들의 교차점들은 대응되는 상기 제2 개구부들과 중첩하는 전자 장치.
  12. 제11 항에 있어서,
    상기 제1 센싱 도전 라인들, 상기 제2 센싱 도전 라인들, 상기 제1 안테나 도전 라인들, 및 상기 제2 안테나 도전 라인들 각각은 상기 비발광 영역에 중첩하는 전자 장치.
  13. 제11 항에 있어서,
    상기 제1 패턴 및 상기 제2 패턴 각각은 복수로 제공되고,
    상기 센서층은 상기 표시 패널 상에 직접 배치된 제1 감지 절연층, 상기 제1 감지 절연층 상에 배치되고 제1 컨택홀들이 정의된 제2 감지 절연층, 상기 제2 감지 절연층 상에 배치된 제3 감지 절연층, 및 상기 제1 감지 절연층과 상기 제2 감지 절연층 사이에 배치되고 상기 컨택홀들과 중첩하는 적어도 하나의 도전 패턴을 포함하고,
    상기 제1 패턴들 및 상기 제2 패턴들은 상기 제2 감지 절연층 상에 배치되고,
    상기 제1 패턴들 및 상기 제2 패턴들 중 어느 하나는 상기 컨택홀들을 통해 상기 도전 패턴과 연결된 전자 장치.
  14. 제13 항에 있어서,
    상기 안테나 패턴이 배치되고 상기 제1 패턴들 중 적어도 3개 이상의 패턴들과 중첩하는 안테나 절연층을 더 포함하는 전자 장치.
  15. 제14 항에 있어서,
    상기 안테나 절연층은 상기 제3 감지 절연층 상에 배치된 전자 장치.
  16. 제14 항에 있어서,
    상기 안테나 절연층은 상기 제2 감지 절연층 및 상기 제3 감지 절연층 사이에 배치되고, 상기 안테나 패턴은 상기 제3 감지 절연층에 의해 커버된 전자 장치.
  17. 제13 항에 있어서,
    상기 제1 패턴 및 상기 안테나 패턴은 상기 제2 감지 절연층 상에 배치되고 상기 제3 감지 절연층에 의해 커버되고,
    평면상에서, 상기 제1 패턴의 제1 및 제2 센싱 도전 라인들은 상기 제1 및 제2 안테나 도전 라인들과 교차 지점에서 단선되고,
    상기 제1 패턴은 상기 단선된 센싱 도전 라인들 각각에 중첩하는 제1 브릿지 패턴을 더 포함하고, 상기 단선된 센싱 도전 라인들은 상기 제2 감지 절연층에 정의된 제2 컨택홀들을 통해 상기 제1 브릿지 패턴과 연결된 전자 장치.
  18. 제13 항에 있어서,
    상기 제1 패턴 및 상기 안테나 패턴은 상기 제2 감지 절연층 상에 배치되고 상기 제3 감지 절연층에 의해 커버되고,
    평면상에서, 상기 제1 및 제2 안테나 도전 라인들은 상기 제1 및 제2 센싱 도전 라인들과 교차 지점에서 단선되고,
    상기 안테나 패턴은 상기 단선된 안테나 도전 라인들 각각에 중첩하는 제2 브릿지 패턴을 더 포함하고, 상기 단선된 안테나 도전 라인들은 상기 제2 감지 절연층에 정의된 제3 컨택홀들을 통해 상기 제2 브릿지 패턴과 연결된 전자 장치.
  19. 제11 항에 있어서,
    상기 제1 패턴 중 상기 안테나 패턴과 중첩하는 부분의 상기 제2 개구부들의 면적은, 상기 제1 패턴 중 상기 안테나 패턴과 비-중첩하는 부분의 상기 제2 개구부들의 면적보다 큰 전자 장치.
  20. 제11 항에 있어서,
    상기 주변 영역에 배치된 안테나 패드, 및 상기 안테나 패턴과 상기 안테나 패드 사이에 배치된 안테나 라인을 포함하는 전자 장치.
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