KR20230157518A - 표시 패널 및 표시 장치 - Google Patents

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준후이 로
용 위
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제샹 허
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쿤산 고-비젼녹스 옵토-일렉트로닉스 씨오., 엘티디.
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Abstract

본 출원은 표시 패널 및 표시 장치를 개시하며, 표시 패널은 서브 화소, 시프트 레지스터 및 화소 구동 회로를 포함한다. 서브 화소는 제1 표시 영역에 위치하는 제1 서브 화소 및 제2 표시 영역에 위치하는 제2 서브 화소를 포함하고, 제1 서브 화소는 제1 표시 영역의 표시를 구현하는 데 사용되고, 제2 서브 화소는 제2 표시 영역의 표시를 구현하는 데 사용된다. 시프트 레지스터는 주사선으로 제어 신호를 공급하는 데 사용되고, 제1 회로를 제어하여 제1 서브 화소가 발광하도록 한다. 화소 구동 회로는 제1 회로, 제2 회로 및 가상 영역을 포함하고, 제1 회로는 제1 서브 화소를 구동하는 데 사용되고, 제2 회로는 제2 서브 화소를 구동하는 데 사용된다. 제1 서브 화소는 제1 표시 영역에 위치하여 표시 패널의 테두리 영역이 발광 표시할 수 있도록 하므로, 표시 패널의 테두리를 감소시키고, 표시 장치의 좁은 테두리 설계를 구현할 수 있다.

Description

표시 패널 및 표시 장치
본 출원은 2022년 02월 28일에 제출된 발명의 명칭이 “표시 패널 및 표시 장치”인 중국 특허 출원 제202210191210.8호의 우선권을 주장하는 바, 해당 출원의 모든 내용은 인용을 통해 본문에 통합된다.
본 출원은 표시 분야에 관한 것으로, 구체적으로 표시 패널 및 표시 장치에 관한 것이다.
전자 기기의 급속한 발전으로 사용자가 스크린 점유율에 대한 요구 사항이 점점 높아져 전자 기기의 풀스크린 표시는 점점 업계의 많은 관심을 받고 있다.
현재의 전자 기기 예컨대 휴대폰, 태블릿PC 등 이동 단말기는 스크린 주변에 검은 테두리가 있으며, 테두리의 크기가 크면, 전자 기기의 정면에서 볼 때 투명 패널의 표시 영역의 점유율이 작고 검은 테두리(좁은 테두리) 폭이 비교적 커서 사용자의 사용에 불편함이 있다. 현재의 좁은 테두리 기술은 패키징 영역의 폭과 회로의 크기를 최대한 압축해야 하기 때문에, 패키징의 신뢰성, 낙하 방지 능력, 회로의 구동 능력에 불리한 영향을 미치며, 테두리를 좁게 하는 것이 매우 어렵다.
본 출원의 실시예는 표시 패널 및 표시 장치를 제공하는 바, 표시 패널의 테두리를 어떻게 줄여 표시 패널의 좁은 테두리 설계를 구현할 것인가를 목적으로 한다.
본 출원의 제1 양태의 실시예는 제1 표시 영역과 제2 표시 영역을 포함하는 표시 패널을 제공하며, 표시 패널은, 제1 표시 영역에 위치하는 제1 서브 화소 및 제2 표시 영역에 위치하는 제2 서브 화소를 포함하는 서브 화소; 제1 표시 영역에 위치하는 시프트 레지스터; 및 제2 표시 영역에 위치하며, 제1 서브 화소를 구동하기 위한 제1 회로, 제2 서브 화소를 구동하기 위한 제2 회로 및 가상 영역을 포함하는 화소 구동 회로;를 포함하며, 여기서, a 개의 인접하는 제2 서브 화소는 화소 블록을 형성하고, 제1 회로와 a 개의 제2 회로는 제1 회로 블록을 형성하며, 제1 회로 블록 내의 a 개의 제2 회로는 동일한 화소 블록 내의 a 개의 제2 서브 화소를 구동하는 데 사용되고, 가상 영역과 a 개의 제2 회로는 제2 회로 블록을 형성하며, 제2 회로 블록 내의 a 개의 제2 회로는 동일한 화소 블록 내의 a 개의 제2 서브 화소를 구동하는 데 사용되고, a는 1보다 큰 정수이며, 제1 회로 블록 내의 제1 회로와 제2 회로의 상대 위치 관계는 제2 회로 블록 내의 가상 영역과 제2 회로의 상대 위치 관계와 동일하다.
본 출원의 제2 양태의 실시예는 상술한 제1 양태의 실시예의 표시 패널을 포함하는 표시 장치를 제공한다.
본 출원의 제1 양태의 실시예에 따른 표시 패널에서, 표시 패널은 서브 화소, 시프트 레지스터 및 화소 구동 회로를 포함한다. 서브 화소는 제1 서브 화소와 제2 서브 화소를 포함하며, 제1 서브 화소와 시프트 레지스터는 모두 제1 표시 영역에 위치하고, 제1 서브 화소는 제1 표시 영역의 표시를 구현하는 데 사용되며, 즉 시프트 레지스터가 위치하는 영역의 표시를 가능하게 하므로, 표시 패널의 비표시 영역의 면적을 감소시켜 표시 패널의 좁은 테두리 설계를 구현할 수 있다. 화소 구동 회로는 제1 회로와 제2 회로를 포함하고, 제1 회로는 제1 서브 화소를 구동하는 데 사용되며, 제2 회로는 제2 서브 화소를 구동하는 데 사용된다. 제1 회로와 제2 회로는 모두 제2 표시 영역에 위치하고, 제1 회로가 제2 표시 영역에 위치하며, 즉 시프트 레지스터가 위치하는 영역의 제1 서브 화소를 구동하기 위한 화소 구동 회로는 제2 표시 영역에 위치하여 제1 회로는 시프트 레지스터를 위해 대피할 수 있다. 제1 회로 블록 내의 제1 회로와 제2 회로의 상대 위치 관계는 제2 회로 블록 내의 가상 영역과 제2 회로의 상대 위치 관계와 동일하므로, 제2 표시 영역의 표시의 균일성을 보장하고, 제1 회로가 제2 표시 영역에 배치됨으로 인해 제2 표시 영역의 표시 효과에 미치는 영향을 개선할 수 있다.
본 출원의 다른 특징, 목적 및 장점은 아래의 첨부된 도면을 참조하여 비제한적인 실시예에 대한 상세한 설명으로부터 더 명확해질 것이며, 여기서 동일하거나 유사한 부호는 동일하거나 유사한 특징을 나타내며, 도면을 실제 비율에 따라 그려진 것이 아니다.
도 1은 본 출원의 제1 양태의 실시예에 따른 표시 패널의 평면 모식도이다.
도 2는 도 1에서의 Q 영역의 서브 화소(101)의 배열 구조의 부분 확대 모식도이다.
도 3은 도 1에서의 Q 영역의 일부 화소 구동 회로의 부분 확대 모식도이다.
도 4는 도 1에서의 Q’ 영역의 서브 화소(101)의 배열 구조의 부분 확대 모식도이다.
도 5는 도 1에서의 Q’ 영역의 일부 화소 구동 회로의 부분 확대 모식도이다.
도 6은 도 2에서의 B-B 부분의 단면도이다.
도 7은 도 4에서의 C-C 부분의 단면도이다.
도 8은 도 3의 부분 확대 구조 모식도이다.
도 9는 도 5의 부분 확대 구조 모식도이다.
도 10은 본 출원의 실시예에 따른 표시 장치의 구조 모식도이다.
도 11은 도 10에서의 D-D 부분의 단면도이다.
이하에서는 본 출원의 각 양태의 특징과 예시적인 실시예를 상세하게 설명하며, 본 출원의 목적, 기술적 해결 수단 및 장점을 더욱 명확하게 하기 위해 이하에서는 도면 및 구체적인 실시예와 결부하여 본 출원을 더욱 상세하게 설명한다. 여기서 설명된 구체적인 실시예는 본 출원을 해석하기 위해 구성된 것일 뿐, 본 출원을 한정하는 것이 아님은 이해해야 할 바이다. 본 출원은 이러한 구체적인 세부 사항 중 일부 세부 사항 없이도 실시될 수 있다는 것은 당업자에게 명백할 것이다. 아래의 실시예에 대한 설명은 본 출원의 예시를 제시함으로써 본 출원에 대한 더 나은 이해를 제공하기 위한 것일 뿐이다.
예컨대 휴대폰 및 태블릿PC 등 전자 기기에서는 전면 카메라, 적외선 센서, 근접 광 센서 등과 같은 감광 어셈블리를 표시 패널의 일측에 통합해야 한다. 일부 실시예에서, 상술한 전자 기기에 광투과 표시 영역을 배치하고, 감광 어셈블리를 광투과 표시 영역의 뒷면에 배치하여, 감광 어셈블리의 정상적인 작동을 보장하면서 전자 기기의 풀스크린 표시를 구현할 수 있다.
현재의 좁은 테두리 기술은 패키징 영역의 폭과 회로의 크기를 최대한 압축해야 하기 때문에 패키징의 신뢰성, 낙하 방지 능력, 회로의 구동 능력에 모두 불리한 영향을 미친다.
상술한 과제를 해결하기 위해, 본 출원의 실시예는 표시 패널 및 표시 장치를 제공하며, 이하에서는 도면과 결부하여 표시 패널 및 표시 장치의 각 실시예를 설명한다.
본 출원의 실시예는 표시 패널을 제공하며, 상기 표시 패널은 유기 발광 다이오드(Organic Light Emitting Diode, OLED) 표시 패널일 수 있다.
도 1은 본 출원의 제1 양태의 실시예에 따른 표시 패널의 평면 모식도를 나타낸다.
도 1에 도시된 바와 같이, 표시 패널(100)은 제1 표시 영역(AA1) 및 제2 표시 영역(AA2)을 포함한다. 선택적으로, 제1 표시 영역(AA1)은 링 형상이고, 제1 표시 영역(AA1)은 제2 표시 영역(AA2)의 적어도 일부 주위에 배치된다. 제1 표시 영역(AA1)은 즉 표시 패널(100)의 테두리 표시 영역이다.
선택적으로, 표시 패널(100)은 제3 표시 영역(AA3)을 더 포함한다. 제2 표시 영역(AA2)은 제3 표시 영역(AA3)의 적어도 일부 주위에 배치된다. 선택적으로, 표시 패널(100)은 제1 표시 영역(AA1), 제2 표시 영역(AA2) 및 제3 표시 영역(AA3)을 둘러싸는 비표시 영역(NA)을 더 포함한다. 선택적으로, 제3 표시 영역(AA3)의 광투과율은 제2 표시 영역(AA2)의 광투과율보다 크다.
본 명세서에서, 제3 표시 영역(AA3)의 광투과율은 15% 이상인 것이 바람직하다. 제3 표시 영역(AA3)의 광투과율이 15%보다 크고 심지어 40%보다 크며 심지어 더 높은 광투과율을 갖도록 보장하기 위해, 본 실시예에서의 표시 패널(100)의 일부 기능 필름층의 광투과율은 모두 80%보다 크며, 심지어 적어도 일부 기능 필름층의 광투과율은 모두 90%보다 크다.
본 출원의 실시예의 표시 패널(100)에 따르면, 제3 표시 영역(AA3)의 광투과율은 제2 표시 영역(AA2)의 광투과보다 커서 표시 패널(100)은 제1 표시 영역(AA1)의 뒷면에 감광 어셈블리(200)를 통합할 수 있으며, 예를 들어 카메라와 같은 감광 어셈블리(200)의 언더스크린 통합을 구현하는 동시에 제3 표시 영역(AA3)은 화면을 표시할 수 있어 표시 패널(100)의 표시 면적을 향상시키고 표시 장치의 풀스크린 설계를 구현할 수 있다.
제3 표시 영역(AA3)의 개수 배치 방식은 다양하며, 예를 들어 제3 표시 영역(AA3)과 제2 표시 영역(AA2)의 개수는 모두 하나이고, 감광 어셈블리(200)의 언더스크린 통합을 구현하거나 또는 지문 식별을 구현한다. 또는, 다른 일부 선택적인 실시예에서, 제3 표시 영역(AA3)의 개수는 두 개이고, 그 중 하나의 제3 표시 영역(AA3)은 감광 어셈블리(200)의 언더스크린 통합을 구현하는 데 사용되고, 다른 하나의 제3 표시 영역(AA3)은 지문 식별을 구현하는 데 사용된다.
도 1 내지 도 3을 함께 참조하면, 도 2는 도 1에서의 Q 영역의 서브 화소의 배열 구조의 부분 확대 모식도이다. 도 3은 도 1에서의 Q 영역의 일부 화소 구동 회로의 부분 확대 모식도이다.
도 1 내지 도 3에 도시된 바와 같이, 본 출원의 실시예에 따른 표시 패널(100)은 서브 화소(101), 시프트 레지스터(105) 및 화소 구동 회로(102)를 포함하고, 서브 화소(101)는 제1 표시 영역(AA1)에 위치하는 제1 서브 화소(110) 및 제2 표시 영역(AA2)에 위치하는 제2 서브 화소(120) 를 포함하며; 화소 구동 회로(102)는 제2 표시 영역(AA2)에 위치하고, 화소 구동 회로(102)는 제1 회로(210), 제2 회로(220) 및 가상 영역(240)을 포함하며, 제1 회로(210)는 제1 서브 화소(110)를 구동하는 데 사용되고, 제2 회로(220)는 제2 서브 화소(120)를 구동하는 데 사용된다. a 개의 인접하는 제2 서브 화소(120)는 화소 블록(100a)을 형성하고, 제1 회로(210)와 a 개의 제2 회로(220)는 제1 회로 블록(200a)을 형성하며, 제1 회로 블록(200a) 내의 a 개의 제2 회로(220)는 동일한 화소 블록(100a) 내의 a 개의 제2 서브 화소(120)를 구동하는 데 사용되며, 가상 영역(240)과 a 개의 제2 회로(220)는 제2 회로 블록(200b)을 형성하고, 제2 회로 블록(200b) 내의 a 개의 제2 회로(220)는 동일한 화소 블록(100a) 내의 a 개의 제2 서브 화소(120)를 구동하는 데 사용되며, a는 1보다 큰 정수이고, 제1 회로 블록(200a) 내의 제1 회로(210)와 제2 회로(220)의 상대 위치 관계는 제2 회로 블록(200b) 내의 가상 영역(240)과 제2 회로(220)의 상대 위치 관계와 동일하다.
제1 회로(210)와 제1 서브 화소(110)의 연결 관계를 더 잘 나타내기 위해, 도 3에서는 제1 표시 영역(AA1)의 제1 서브 화소(110)를 보유하였다. 또한 도 3에서는 Q 영역의 일부 화소 구동 회로(102)만을 나타낸다.
도 3에서는 점선 프레임으로 제1 회로 블록(200a)을 나타내며, 동일한 점선 프레임 내에 위치하는 제1 회로(210)와 제2 회로(220)는 동일한 제1 회로 블록(200a)에 속하며, 점선 프레임은 본 출원의 표시 패널(100)의 구조를 제한하는 것은 아니다. 도 3에서는 점선 프레임으로 제2 회로 블록(200b)을 나타내며, 동일한 점선 프레임 내에 위치하는 가상 영역(240)과 제2 회로(220)는 동일한 제2 회로 블록(200b)에 속하며, 점선 프레임은 본 출원의 표시 패널(100)의 구조를 제한하는 것은 아니다.
본 출원의 제1 양태의 실시예에 따른 표시 패널(100)에서, 표시 패널(100)은 서브 화소(101), 화소 구동 회로(102) 및 시프트 레지스터(105)를 포함한다. 서브 화소(101)는 제1 서브 화소(110)와 제2 서브 화소(120)를 포함하며, 제1 서브 화소(110)와 시프트 레지스터(105)는 모두 제1 표시 영역(AA1)에 위치한다. 화소 구동 회로(102)는 제2 표시 영역(AA2)에 위치하는 제1 회로(210)와 제2 회로(220)를 포함하며, 제1 회로(210)는 제1 서브 화소(110)를 구동하는 데 사용되고, 제2 회로(220)는 제2 서브 화소(120)를 구동하는 데 사용된다. 시프트 레지스터(105)는 제1 표시 영역(AA1)에 위치하고, 제1 회로(210)와 제2 회로(220)는 모두 제2 표시 영역(AA2)에 위치하며, 즉 시프트 레지스터(105)가 위치하는 영역의 제1 서브 화소(110)를 구동하기 위한 화소 구동 회로(102)는 제2 표시 영역(AA2)에 위치하며, 제1 회로(210)는 제2 표시 영역(AA2)에 배치되어 시프트 레지스터(105)를 대피할 수 있으므로, 테두리 폭을 감소시킬 수 있다.
선택적으로, 가상 영역(240)을 증가시키고 또한 제1 회로 블록(200a) 내의 제1 회로(210)와 제2 회로(220)의 상대 위치 관계가 제2 회로 블록(200b) 내의 가상 영역(240)과 제2 회로(220)의 상대 위치 관계와 동일하도록 함으로써, 화소 구동 회로(102)의 레이아웃 및 제작을 단순화하고, 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다.
제1 회로(210)와 a 개의 제2 회로(220)는 제1 회로 블록(200a)을 형성하고, 제1 회로 블록 내의 a 개의 제2 회로(220)는 동일한 화소 블록 내의 a 개의 제2 서브 화소를 구동하는 데 사용되며, 제1 회로(210)는 제1 서브 화소(110)를 구동하는 데 사용된다. 복수의 제1 회로 블록(200a)은 열 방향에서 어레이로 배열되고, 복수의 제1 회로(210)는 공통선이 아니다. 이리하여, 제1 회로 블록(200a) 내에서의 제1 회로(210)의 상대 위치는 고정되지 않아 더욱 우수한 표시 균일성 효과를 제공할 수 있다.
선택적으로, 가상 영역(240)의 설정은 제2 회로 블록(200b)의 배치와 제1 회로 블록(200a) 및 제3 회로 블록(200c)의 배치가 최대한 일치하도록 하여 표시 차이를 개선하고, 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다.
선택적으로, 제2 회로 블록(200b)의 개수는 복수 개이고, 각 제2 회로 블록(200b)과 이에 의해 구동되는 화소 블록(100a)의 상대 위치는 동일하여 화소 구동 회로(102)의 레이아웃 및 제작을 단순화하고, 제2 표시 영역(AA2)의 표시 균일성을 개선할 수 있다.
제2 회로 블록(200b)에 의해 구동되는 화소 블록(100a)은 즉 제2 회로 블록(200b) 내의 a 개의 제2 회로(220)에 의해 구동되는 a 개의 인접하는 제2 서브 화소(120)가 위치하는 화소 블록(100a)이다.
각 제2 회로 블록(200b)과 해당 제2 회로 블록(200b)에 의해 구동되는 화소 블록(100a)의 상대 위치가 동일하다는 것은, 예를 들어, 표시 패널(100)은 복수의 제2 회로 블록(200b)을 포함하며, 각각의 제2 회로 블록(200b)과 이에 의해 구동되는 화소 블록(100a)은 두께 방향에서 어긋나고, 각 제2 회로 블록(200b)과 해당 제2 회로 블록(200b)에 의해 구동되는 화소 블록(100a)의 어긋난 크기와 어긋난 방향이 동일하다는 것을 의미한다.
각 제2 회로 블록(200b)과 해당 제2 회로 블록(200b)에 의해 구동되는 화소 블록(100a)의 상대 위치가 동일하다는 것은, 각 제2 회로 블록(200b)과 해당 제2 회로 블록(200b)에 의해 구동되는 화소 블록(100a)의 상대 위치가 엄격하게 동일하다는 것을 의미하는 것이 아니라, 제조 공정 오차 범위 내에서 각 제2 회로 블록(200b)과 해당 제2 회로 블록(200b)에 의해 구동되는 화소 블록(100a)의 상대 위치가 대략 동일하며, 제2 회로 블록(200b)이 위치하는 어레이 기판과 제2 서브 화소(120)가 위치하는 발광판 전체를 직접 위치 맞춤으로 연결하여 각 제2 회로(220)가 각 제2 서브 화소(120)를 구동할 수 있도록 하면 된다.
선택적으로, 표시 패널의 두께 방향(Z)을 따라, 제1 회로(210)의 정투영 크기는 가상 영역(240)의 크기와 동일하여 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다. 예를 들어 제1 회로(210)는 2T1C 회로, 7T1C 회로, 7T2C 회로 또는 9T1C 회로 중 어느 한 종류일 수 있다. 본 명세서에서, “2T1C 회로”는 화소 회로에 두 개의 박막 트랜지스터(T)와 하나의 커패시터(C)가 포함되는 화소 회로를 의미하며, 기타 “7T1C 회로”, “7T2C 회로”, “9T1C 회로” 등은 마찬가지로 유추한다. 제1 회로(210)의 두께 방향(Z)으로의 정투영은 제1 회로(210)에 포함되는 박막 트랜지스터와 커패시터의 두께 방향으로의 정투영 면적의 합이다.
선택적으로, 표시 패널(100)은 제1 방향(X)을 따라 연장하는 제1 도선 및 제2 방향(Y)을 따라 연장하는 제2 도선을 포함한다. 제1 도선은 예를 들어 주사선, 발광 제어 신호선, 전압 기준선 등이다. 제2 도선은 예를 들어 데이터 신호선, 전원선 등이다.
두 개의 제1 회로(210)가 제2 방향(Y)을 따라 인접하게 배치된다고 가정하면, 제2 방향(Y)으로 인접하는 두 개의 제1 회로(210)에서, 앞의 제1 회로(210)에 연결되는 제1 도선으로부터 뒤의 제1 회로(210)에 연결되는 제1 도선까지의 거리는 제1 회로(210)의 제2 방향(Y)에서의 크기 L일 수 있다. 예를 들어 앞의 제1 회로(210)에 연결되는 제1 도선의 제2 방향(Y)에서의 중심으로부터 뒤의 제1 회로(210)에 연결되는 제1 도선의 제2 방향(Y)에서의 중심까지의 거리는 제1 회로(210)의 제2 방향(Y)에서의 크기 L일 수 있다.
두 개의 제1 회로(210)가 제1 방향(X)을 따라 인접하게 배치된다고 가정하면, 제1 방향(X)으로 인접하는 두 개의 제1 회로(210)에서, 앞의 제1 회로(210)에 연결되는 제2 도선으로부터 뒤의 제1 회로(210)에 연결되는 제2 도선까지의 거리는 제1 회로(210)의 제1 방향(X)에서의 크기 H일 수 있다. 예를 들어 앞의 제1 회로(210)에 연결되는 제2 도선의 제1 방향(X)에서의 중심으로부터 뒤의 제1 회로(210)에 연결되는 제2 도선의 제1 방향(X)에서의 중심까지의 거리는 제1 회로(210)의 제1 방향(X)에서의 크기 H일 수 있다.
제1 회로(210)와 제2 회로(220)가 제2 방향(Y)을 따라 인접하게 배치되고 또한 제1 회로(210)가 제1 회로(210)에 연결되는 제1 도선과 제2 회로(220)에 연결되는 제1 도선 사이에 위치하면, 제2 방향(Y)으로 인접하는 제1 회로(210)와 제2 회로(220)에서, 제1 회로(210)에 연결되는 제1 도선의 제2 방향(Y)에서의 중심으로부터 제2 회로(220)에 연결되는 제1 도선의 제2 방향(Y)에서의 중심까지의 거리는 제1 회로(210)의 제2 방향(Y)에서의 크기 L일 수 있다.
제1 회로(210)와 제2 회로(220)가 제1 방향(X)을 따라 인접하게 배치되고 또한 제1 회로(210)가 제1 회로(210)에 연결되는 제2 도선과 제2 회로(220)에 연결되는 제2 도선 사이에 위치하는 경우, 제1 방향(X)으로 인접하는 제1 회로(210)와 제2 회로(220)에서, 제1 회로(210)에 연결되는 제2 도선으로부터 제2 회로(220)에 연결되는 제2 도선까지의 거리는 제1 회로(210)의 제1 방향(X)에서의 크기 H일 수 있다.
표시 패널의 두께 방향(Z)을 따라, 제1 회로(210)의 정투영 크기는 H×L일 수 있다.
선택적으로, 가상 영역(240)의 크기는 H×L이다.
선택적으로, 제1 회로 블록(200a) 내의 제1 회로(210)의 개수는 제2 회로 블록(200b) 내의 가상 영역(240)의 개수와 동일하여 가상 영역(240)과 제1 회로(210)가 위치하는 영역의 표시 효과가 동일하도록 하며, 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다.
선택적으로, 표시 패널의 두께 방향(Z)을 따라, 제1 회로 블록(200a)의 정투영 크기가 제2 회로 블록(200b)의 정투영 크기와 동일하면, 제1 회로 블록(200a)과 제2 회로 블록(200b) 중의 a 개의 제2 회로(220)의 크기가 동일하여, 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다.
제1 회로 블록(200a)의 정투영 크기는 제1 회로 블록(200a) 내의 제1 회로(210)와 a 개의 제2 회로(220)의 정투영 크기의 합이다. 제2 회로 블록(200b)의 정투영 크기는 제2 회로 블록(200b) 내의 가상 영역(240)과 a 개의 제2 회로(220)의 정투영 크기의 합이다.
제1 회로(210)와 제2 회로(220)가 제2 방향(Y)을 따라 인접하게 배치되고 또한 제2 회로(220)가 제1 회로(210)에 연결되는 제1 도선과 제2 회로(220)에 연결되는 제1 도선 사이에 위치하는 경우, 제2 방향(Y)을 따라 서로 인접하는 제1 회로(210)와 제2 회로(220)에서, 제1 회로(210)에 연결되는 제1 도선의 제2 방향(Y)에서의 중심으로부터 제2 회로(220)에 연결되는 제1 도선의 제2 방향(Y)에서의 중심까지의 거리는 제2 회로(220)의 제2 방향(Y)에서의 크기 L’일 수 있다.
제1 회로(210)와 제2 회로(220)가 제1 방향(X)을 따라 인접하게 배치되고 또한 제2 회로(220)가 제1 회로(210)에 연결되는 제2 도선과 제2 회로(220)에 연결되는 제2 도선 사이에 위치하는 경우, 제1 방향(X)을 따라 서로 인접하는 제1 회로(210)와 제2 회로(220)에서, 제1 회로(210)에 연결되는 제2 도선으로부터 제2 회로(220)에 연결되는 제2 도선까지의 거리는 제2 회로(220)의 제1 방향(X)에서의 크기 H’일 수 있다.
표시 패널의 두께 방향(Z)을 따라, 제2 회로(220)의 정투영 크기는 L’×H’이다.
선택적으로, 가상 영역(240) 내에는 가상 회로가 배치되고, 가상 회로의 구조는 제1 회로(210)의 구조와 동일하여 가상 영역(240)과 제1 회로(210)가 위치하는 영역의 표시 효과가 동일하도록 하며, 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다.
선택적으로, 제1 회로 블록(200a)의 개수는 복수 개이고, 각 제1 회로 블록(200a)과 해당 제1 회로 블록(200a)에 의해 구동되는 화소 블록(100a)의 상대 위치는 동일하다. 제1 회로 블록(200a)에 의해 구동되는 화소 블록(100a)은 즉 제1 회로 블록(200a) 내의 a 개의 제2 회로(220)에 의해 구동되는 a 개의 인접하는 제2 서브 화소(120)가 위치하는 화소 블록(100a)이다.
각 제1 회로 블록(200a)과 해당 제1 회로 블록(200a)에 의해 구동되는 화소 블록(100a)의 상대 위치가 동일하다는 것은, 예를 들어, 표시 패널(100)은 복수의 제1 회로 블록(200a)을 포함하며, 각각의 제1 회로 블록(200a)과 이에 의해 구동되는 화소 블록(100a)은 두께 방향에서 어긋나고, 각 제1 회로 블록(200a)과 해당 제1 회로 블록(200a)에 의해 구동되는 화소 블록(100a)의 어긋난 크기와 어긋난 방향은 동일하다는 것을 의미한다.
각 제1 회로 블록(200a)과 해당 제1 회로 블록(200a)에 의해 구동되는 화소 블록(100a)의 상대 위치가 동일하다는 것은, 각 제1 회로 블록(200a)과 해당 제1 회로 블록(200a)에 의해 구동되는 화소 블록(100a)의 상대 위치가 엄격하게 동일하다는 것을 의미하는 것이 아니라, 제조 공정 오차 범위 내에서 각 제1 회로 블록(200a)과 해당 제1 회로 블록(200a)에 의해 구동되는 화소 블록(100a)의 상대 위치가 대략 동일하며, 제1 회로 블록(200a)이 위치하는 어레이 기판과 제2 서브 화소(120)가 위치하는 발광판 전체를 직접 위치 맞춤으로 연결하여 각 제2 회로(220)가 각 제2 서브 화소(120)를 구동할 수 있도록 하면 된다.
이러한 선택적인 실시예에서, 각 제1 회로 블록(200a)과 이에 의해 구동되는 화소 블록(100a)의 상대 위치가 동일하여 화소 구동 회로(102)의 레이아웃 및 제작을 단순화하고, 제2 표시 영역(AA2)의 표시 균일성을 개선할 수 있으며, 제1 회로(210)가 제2 표시 영역(AA2)에 배치됨으로 인해 제2 회로(220)과 제2 서브 화소(120) 사이의 연결에 미치는 영향을 감소시킬 수 있다.
도 1, 도 4 및 도 5를 함께 참조하면, 도 4는 도 1에서의 Q’ 영역의 서브 화소의 배열 구조의 부분 확대 모식도이다. 도 5는 도 1에서의 Q’ 영역의 일부 화소 구동 회로의 부분 확대 모식도이다.
일부 선택적인 실시예에서, 도 1, 도 4 및 도 5에 도시된 바와 같이, 표시 패널(100)은 제3 표시 영역(AA3)을 더 포함하고, 제2 표시 영역(AA2)은 제3 표시 영역(AA3)의 적어도 일부 주위에 배치되며; 서브 화소(101)는 제3 표시 영역(AA3)에 위치하는 제3 서브 화소(130)를 더 포함하며; 화소 구동 회로(102)는 제3 서브 화소(130)를 구동하기 위한 제3 회로(230)를 더 포함한다. 제3 표시 영역(AA3)의 서브 화소(101)를 구동하기 위한 화소 구동 회로(102)는 제2 표시 영역(AA2)에 위치하며, 제3 표시 영역(AA3)의 광투과율을 향상시켜 감광 어셈블리(200)는 제3 표시 영역(AA3)을 통해 광선 정보를 획득할 수 있으며, 감광 어셈블리(200)의 언더스크린 구성에 유리할 수 있다.
제3 회로(230)와 a 개의 제2 회로(220)는 제3 회로 블록(200c)을 형성하고, 제3 회로 블록(200c) 내의 a 개의 제2 회로(220)는 동일한 화소 블록(100a) 내의 a 개의 제2 서브 화소(120)를 구동하기 위해 사용되며, a는 1보다 큰 정수이고, 각 제3 회로 블록(200c)와 이에 의해 구동되는 화소 블록(100a)의 상대 위치는 동일하여 화소 구동 회로(102)의 레이아웃 및 제작을 단순화하고, 제2 표시 영역(AA2)의 표시 균일성을 개선할 수 있다.
제3 회로 블록(200c)에 의해 구동되는 화소 블록(100a)은 즉 제3 회로 블록(200c) 내의 a 개의 제2 회로(220)에 의해 구동되는 a 개의 인접하는 제2 서브 화소(120)가 위치하는 화소 블록(100a)이다.
제3 회로(230)와 제3 서브 화소(130)의 연결 관계를 더 잘 나타내기 위해, 도 5에서는 제3 표시 영역(AA3)의 제3 서브 화소(130)를 보유하였다. 또한 도 5에서는 Q’ 영역의 일부 화소 구동 회로(102)만을 나타낸다.
도 5에서는 점선 프레임으로 제3 회로 블록(200c)을 나타내며, 동일한 점선 프레임 내에 위치하는 제3 회로(230)와 제2 회로(220)는 동일한 제3 회로 블록(200c)에 속하며, 점선 프레임은 본 출원의 표시 패널(100)의 구조를 제한하는 것은 아니다.
선택적으로, 표시 패널의 두께 방향(Z)을 따라, 제1 회로(210)의 정투영 크기는 제3 회로(230)의 정투영 크기와 동일하여, 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다. 제3 회로(230)의 크기의 정의는 제1 회로(210)의 크기의 정의와 동일하며, 여기서는 반복하여 설명하지 않는다.
선택적으로, 제1 회로 블록(200a) 내의 제1 회로(210)의 개수는 제3 회로 블록(200c) 내의 제3 회로(230)의 개수와 동일하여, 제1 회로(210)와 제3 회로(230)가 위치하는 영역의 표시 효과가 더욱 비슷하도록 하며, 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다.
선택적으로, 표시 패널의 두께 방향(Z)을 따라, 제1 회로 블록(200a)의 정투영 크기가 제3 회로 블록(200c)의 정투영 크기와 동일하면, 제1 회로 블록(200a)과 제3 회로 블록(200c) 중의 a 개의 제2 회로(220)의 크기가 동일하여, 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다.
선택적으로, 제1 회로 블록(200a) 내의 제1 회로(210)와 제2 회로(220)의 상대 위치 관계는 제3 회로 블록(200c) 내의 제3 회로(230)와 제2 회로(220)의 상대 위치 관계와 동일하여, 화소 구동 회로(102)의 레이아웃 및 제작을 더욱 단순화하고, 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다.
일부 선택적인 실시예에서, 도 3 및 도 5에 도시된 바와 같이, 표시 패널(100)은 연결선(103)을 더 포함하고, 연결선(103)은 제1 서브 화소(110)와 제1 회로(210)를 연결하기 위한 제1 연결선(310) 및 제3 서브 화소(130)와 제3 회로(230)를 연결하기 위한 제3 연결선(330)을 포함하며, 적어도 일부 제1 연결선(310)과 제3 연결선(330)은 동일한 필름층에 위치한다.
이러한 선택적인 실시예에서, 적어도 일부 제1 연결선(310)과 제3 연결선(330)은 동일한 필름층에 위치하여 적어도 일부 제1 연결선(310)과 제3 연결선(330)이 동기적으로 제조될 수 있도록 하고, 제조 공정 단계를 증가하여 일부 제1 연결선(310)과 제3 연결선(330)을 제조할 필요가 없으며, 마스크의 개수와 제조 공정을 증가하지 않아 표시 패널(100)의 제조 공정을 단순화하고 표시 패널(100)의 제조 효율을 향상시킬 수 있으며, 표시 패널(100)의 두께를 얇게 할 수도 있다.
선택적으로, 연결선(103)은 제2 연결선(320)을 더 포함하며, 제2 연결선(320)은 제2 회로(220)와 제2 서브 화소(120)를 연결하는 데 사용된다.
도 3, 도 5 내지 도 7을 함께 참조하면, 도 6은 도 2에서의 B-B 부분의 단면도이다. 도 7은 도 4에서의 C-C 부분의 단면도이다.
일부 선택적인 실시예에서, 도 3 및 도 5 내지 도 7에 도시된 바와 같이, 표시 패널(100)은 신호선(410)을 포함하는 신호선층(104)을 더 포함하며, 적어도 일부 연결선(103)은 신호선층(104)에 위치하고, 신호선(410)은 데이터선, 주사선, 전원선, 전압 기준선 및 접지선 중 적어도 하나를 포함하여 일부 연결선(103)이 데이터선, 주사선, 전원선, 전압 기준선 및 접지선 중 적어도 하나와 동기적으로 제조될 수 있도록 하고, 일부 연결선(103)을 제조하는 제조 공정 단계를 추가할 필요가 없으며, 마스크의 개수와 제조 공정을 증가하지 않으므로, 표시 패널(100)의 제조 공정을 단순화하고 표시 패널(100)의 제조 효율을 향상시킬 수 있으며, 표시 패널(100)의 두께를 얇게 할 수도 있다.
선택적으로, 적어도 일부 연결선(103)의 표시 패널의 두께 방향(Z)으로의 정투영은 화소 구동 회로(102)의 표시 패널의 두께 방향(Z)으로의 정투영과 어긋나게 배치되어, 일부 연결선(103)과 화소 구동 회로(102)의 중첩 면적을 감소시키고, 연결선(103)과 화소 구동 회로(102) 사이에 형성된 기생 용량이 신호 전달에 미치는 영향을 개선할 수 있다.
선택적으로, 적어도 일부 제1 연결선(310)은 제1 방향(X)을 따라 연장하고 또한 이에 대응하는 제1 회로 블록(200a)의 제2 방향(Y)에서의 일측에 위치하며, 및/또는, 적어도 일부 제3 연결선(330)은 제1 방향(X)을 따라 연장하고 또한 이에 대응하는 제3 회로 블록(200c)의 제2 방향(Y)에서의 일측에 위치하며, 제1 방향(X)과 제2 방향(Y)은 서로 교차한다.
이러한 선택적인 실시예에서, 일부 제1 연결선(310)이 제1 방향(X)을 따라 연장하여 성형되고, 제1 방향(X)을 따라 연장하여 성형된 일부 제1 연결선(310)이 이에 대응하는 제1 회로 블록(200a)의 제2 방향(Y)에서의 일측에 위치하는 경우, 한편으로는 제1 연결선(310)이 제1 회로(210) 사이에 미리 남겨둔 공간 내에 위치하도록 하며, 다른 한편으로는 제1 연결선(310)과 제1 회로(210)의 중첩 면적을 감소시키고, 제1 연결선(310)과 제1 회로(210) 사이의 상호 영향을 개선할 수 있다.
일부 제3 연결선(330)이 제1 방향(X)을 따라 연장하여 성형되고, 제1 방향(X)을 따라 연장하여 성형된 일부 제3 연결선(330)이 이에 대응하는 제3 회로 블록(200 c)의 제2 방향(Y)에서의 일측에 위치하는 경우, 한편으로는 제3 연결선(330)이 제3 회로(230) 사이에 미리 남겨둔 공간 내에 위치하도록 하며, 다른 한편으로는 제3 연결선(330)과 제3 회로(230)의 중첩 면적을 감소시키고, 제3 연결선(330)과 제3 회로(230) 사이의 상호 영향을 개선할 수 있다.
제1 연결선(310)에 대응하는 제1 회로 블록(200a)은 즉 제1 연결선(310)에 연결되는 제1 회로(210)가 위치하는 제1 회로 블록(200a)이며, 제3 연결선(330)에 대응하는 제3 회로 블록(200c)은 즉 제3 연결선(330)에 연결되는 제3 회로(230)가 위치하는 제3 회로 블록(200c)이다.
도 6 및 도 7을 계속하여 참조하면, 표시 패널(100)은 기재(11), 기재에 배치되는 어레이 기판층(12) 및 화소 정의층(13)을 더 포함할 수 있다. 화소 구동 회로(102)는 어레이 기판층(12)에 배치될 수 있다. 제1 회로(210)와 제2 회로(220) 및 제3 회로(230)는 모두 박막 트랜지스터(Thin Film Transistor; TFT)를 포함할 수 있다. 어레이 기판층(12)은 커패시터 등 구조를 더 포함할 수 있다. 화소 정의층(13)은 화소 개구를 포함하고, 화소 개구는 제1 표시 영역(AA1)에 위치하는 제1 화소 개구(K1), 제2 표시 영역(AA2)에 위치하는 제2 화소 개구(K2) 및 제3 표시 영역(AA3)에 위치하는 제3 화소 개구(K3)를 포함한다. 제1 서브 화소(110)는 제1 전극(111), 제2 전극(112) 및 제1 전극(111)과 제2 전극(112) 사이에 위치하는 제1 발광 구조(113)을 포함하며, 제1 발광 구조(113)는 제1 화소 개구(K1)에 위치한다. 제1 전극(111)은 제1 연결선(310)을 통해 제1 회로(210)의 TFT에 연결된다. 제2 서브 화소(120)는 제3 전극(121), 제4 전극(122) 및 제3 전극(121)과 제4 전극(122) 사이에 위치하는 제2 발광 구조(123)을 포함하며, 제2 발광 구조(123)는 제2 화소 개구(K2)에 위치한다. 제3 서브 화소(130)는 제5 전극(131), 제6 전극(132) 및 제5 전극(131)과 제6 전극(132) 사이에 위치하는 제3 발광 구조(133)을 포함하며, 제3 발광 구조(133)는 제3 화소 개구(K3)에 위치한다. 제5 전극(131)은 제3 연결선(330)을 통해 제3 회로(230)의 TFT에 연결된다. 화소 정의층(13)에는 지지 기둥(14)이 더 배치될 수 있다. 제1 전극(111)과 제3 전극(121) 및 제5 전극(131)은 화소 전극일 수 있으며, 제2 전극(112)과 제4 전극(122) 및 제6 전극(132)은 전면 전극으로 상호 연결될 수 있다.
도 6 내지 도 9를 함께 참조하면, 도 8은 도 3의 부분 확대 구조 모식도이고, 도 9는 도 5의 부분 확대 구조 모식도이다.
도 6 및 도 8에 도시된 바와 같이, 일부 선택적인 실시예에서, 제1 연결선(310)은 제1 표시 영역(AA1)에 위치하는 제1 세그멘트(311) 및 제2 표시 영역(AA2)에 위치하는 제2 세그멘트(312)를 포함하며, 제2 세그멘트(312)는 신호선층(104)에 위치하여 제1 연결선(310)이 신호선과 동기적으로 제조될 수 있도록 하고, 일부 제1 연결선(310)을 제조하는 제조 공정 단계를 추가할 필요가 없으며, 마스크의 개수와 제조 공정을 증가하지 않으므로, 표시 패널(100)의 제조 공정을 단순화하고 표시 패널(100)의 제조 효율을 향상시킬 수 있으며, 표시 패널(100)의 두께를 얇게 할 수도 있다.
선택적으로, 제1 세그멘트(311)와 제2 세그멘트(312)는 상이한 필름층에 위치하여 상이한 제1 연결선(310)의 단락 연결 위험을 개선한다. 도 7 및 도 9에 도시된 바와 같이, 일부 선택적인 실시예에서, 제3 연결선(330)은 제3 표시 영역(AA3)에 위치하는 제3 세그멘트(331) 및 제2 표시 영역(AA2)에 위치하는 제4 세그멘트(332)를 포함하며, 제4 세그멘트(332)는 신호선층(104)에 위치하여 제4 세그멘트(332)가 신호선(410)과 동기적으로 제조될 수 있도록 하고, 일부 제4 세그멘트(332)를 제조하는 제조 공정 단계를 추가할 필요가 없으며, 마스크의 개수와 제조 공정을 증가하지 않으므로, 표시 패널(100)의 제조 공정을 단순화하고 표시 패널(100)의 제조 효율을 향상시킬 수 있으며, 표시 패널(100)의 두께를 얇게 할 수도 있다. 선택적으로, 제4 세그멘트(332)와 제3 세그멘트(331)는 상이한 필름층에 위치하여 상이한 제3 연결선(330)의 단락 연결 위험을 개선한다.
선택적으로, 제3 세그멘트(331)는 광투과 재료를 선택하여 제조 성형할 수 있으며, 예를 들어 제3 세그멘트(331)의 재료는 산화인듐주석 등 광투과 재료를 포함하여 제1 표시 영역(AA1)의 광투과율을 향상시킨다.
선택적으로, 제1 세그멘트(311)와 제3 세그멘트(331)는 동일한 필름층에 위치하여 제1 세그멘트(311)가 제3 세그멘트(331)과 동기적으로 제조될 수 있도록 하며, 표시 패널(100)의 제조 공정을 단순화하고 표시 패널(100)의 제조 효율을 향상시킬 수 있으며, 표시 패널(100)의 두께를 얇게 할 수도 있다.
일부 선택적인 실시예에서, 동일한 색상의 서브 화소(101)에 연결되는 연결선(103)은 동일한 재료로 제조되어 성형될 수 있다.
이러한 선택적인 실시예에서, 동일한 색상의 서브 화소(101)는 동일한 재료의 연결선(103)을 사용함으로써, 연결선(103)의 저항 차이로 인한 화소 휘도의 차이를 감소시킬 수 있고, 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다.
선택적으로, 제2 표시 영역(AA2)은 메인 표시 영역, 제1 전이 영역 및 제2 전이 영역을 포함하며, 제1 전이 영역은 메인 표시 영역과 제1 표시 영역(AA1) 사이에 위치하고, 제2 전이 영역은 메인 표시 영역과 제3 표시 영역(AA3) 사이에 위치하며, 제1 회로(210)는 제1 전이 영역에 위치하여 제1 회로(210)와 제1 표시 영역(AA1) 사이의 간격이 작도록 함으로써, 제1 회로(210)와 제1 서브 화소(110) 사이의 배선 길이를 짧게 하고, 제3 회로(230)는 제2 전이 영역에 위치하여 제3 회로(230)와 제3 표시 영역(AA3) 사이의 간격이 작도록 함으로써, 제3 회로(230)와 제3 서브 화소(130) 사이의 배선 길이를 짧게 하고, 가상 영역(240)은 메인 표시 영역에 위치하여 제2 표시 영역(AA2)의 표시 균일성을 더욱 개선할 수 있다.
일부 선택적인 실시예에서, 제1 서브 화소(110), 제2 서브 화소(120) 및 제3 서브 화소(130)는 행과 열로 배열되고, 제1 회로(210), 제2 회로(220) 및 제3 회로(230)는 행과 열로 배열되며, 여기서, 적어도 일부 제1 회로(210)와 제2 회로(220)는 동일한 행에 배치되고, 동일한 행에 배치된 제1 회로(210)와 제2 회로(220)는 동일한 행의 제1 서브 화소(110)와 제2 서브 화소(120)를 구동하는 데 사용되며; 및/또는, 적어도 일부 제3 회로(230)와 제2 회로(220)는 동일한 행에 배치되고, 동일한 행에 배치된 제3 회로(230)와 제2 회로(220)는 동일한 행의 제3 서브 화소(130)와 제2 서브 화소(120)를 구동하는 데 사용된다.
이러한 선택적인 실시예에서, 제1 회로(210)는 제1 연결선(310)을 통해 제1 서브 화소(110)에 연결되고, 제2 회로(220)는 제2 연결선(320)을 통해 제2 서브 화소(120)에 연결되며, 제3 회로(230)는 제3 연결선(330)을 통해 제3 서브 화소(130)에 연결되며, 동일한 행의 제1 회로(210), 제2 회로(220) 및 제3 회로(230)와 이에 의해 구동되는 제1 서브 화소(110)와 제2 서브 화소(120) 및 제3 서브 화소(130)가 동일한 행에 배치되는 경우, 주사선의 형상을 단순화하여 주사선이 동일한 행의 제1 서브 화소(110), 제2 서브 화소(120) 및 제3 서브 화소(130)를 구동하는 데 편리하도록 하고, 신호 전달의 안정성을 향상시킬 수 있다.
일부 선택적인 실시예에서, 제3 표시 영역(AA3)은 제1 대칭축(M)에 대해 대칭으로 배치되고, 제1 대칭축(M)은 제2 방향(Y)을 따라 연장하며, 제1 대칭축(M)은 제3 표시 영역(AA3)의 중심을 통과하며, 복수의 제1 회로(210)는 제1 대칭축(M)에 대해 대칭으로 분포되고, 제1 회로(210)와 이에 의해 구동되는 제1 서브 화소(110)는 제1 대칭축(M)의 동일측에 위치하여 제1 회로(210)와 이에 의해 구동되는 제1 서브 화소(110) 사이의 간격을 더욱 감소시키고, 배선 거리를 감소시킨다. 복수의 제3 회로(230)는 제1 대칭축(M)에 대해 대칭으로 배치되고, 제3 회로(230)와 이에 의해 구동되는 제3 서브 화소(130)는 제1 대칭축(M)의 동일측에 위치하여 제3 회로(230)와 이에 의해 구동되는 제3 서브 화소(130) 사이의 간격을 더욱 감소시키고, 배선 거리를 감소시킨다.
도 10과 도 11을 참조하면, 도 10은 본 출원의 실시예에 따른 표시 장치의 구조 모식도이고, 도 11은 도 10에서의 D-D 부분의 단면도이다.
본 출원의 제2 양태의 실시예에 따른 표시 장치는 상술한 어느 실시형태의 표시 패널(100)을 포함할 수 있다. 본 실시예의 표시 장치에서, 표시 패널(100)은 상술한 일 실시예의 표시 패널(100)일 수 있으며, 표시 패널(100)은 제1 표시 영역(AA1), 제2 표시 영역(AA2) 및 제3 표시 영역(AA3)을 포함하고, 제3 표시 영역(AA3)의 광투과율은 제2 표시 영역(AA2)의 광투과율보다 크다.
이러한 표시 장치의 표시 패널(100)에서, 도 2, 도 3 및 도 11을 함께 참조하면, 제1 표시 영역(AA1)의 제1 서브 화소(110)를 구동하기 위한 제1 회로(210)는 제2 표시 영역(AA2)에 위치하여, 시프트 레지스터(105)의 배치를 위해 충분한 공간을 남길 수 있어 원래 비표시 영역에 위치하는 시프트 레지스터(105)를 표시 가능한 제1 표시 영역(AA1)에 배치할 수 있으므로, 표시 장치의 테두리 폭을 감소시킬 수 있다.
선택적으로, 도 11에 도시된 바와 같이, 표시 패널(100)은 대향하는 제1 면(S1)과 제2 면(S2)을 포함하며, 여기서, 제1 면(S1)은 표시면이다. 표시 장치는 감광 어셈블리(200)를 더 포함하며, 해당 감광 어셈블리(200)는 표시 패널(100)의 제2 면(S2) 측에 위치하고, 감광 어셈블리(200)는 제3 표시 영역(AA3)의 위치에 대응한다.
감광 어셈블리(200)는 외부 이미지 정보를 수집하기 위한 이미지 수집 장치일 수 있다. 본 실시예에서, 감광 어셈블리(200)는 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor, CMOS) 이미지 수집 장치이며, 다른 일부 실시예에서, 감광 어셈블리(200)는 전하 결합 소자(Charge-coupled Device, CCD) 이미지 수집 장치 등 다른 형태의 이미지 수집 장치일 수도 있다. 이해해야 할 점은, 감광 어셈블리(200)는 이미지 수집 장치에 한정되지 않으며, 예를 들어 일부 실시예에서, 감광 어셈블리(200)는 적외선 센서, 근접 센서, 적외선 렌즈, 투광 감지 소자, 주변 광 센서 및 도트 매트릭스 프로젝터 등 광센서일 수도 있다. 또한, 표시 장치는 표시 패널(100)의 제2 면(S2)에 기타 부재 예컨대 수화기, 스피커 등을 통합할 수도 있다.
본 출원의 실시예의 표시 장치에 따르면, 제3 표시 영역(AA3)의 광투과율이 제2 표시 영역(AA2)의 광투과율보다 커서 표시 패널(100)은 제3 표시 영역(AA3)의 뒷면에 감광 어셈블리(200)를 통합할 수 있으며, 예를 들어 이미지 수집 장치의 감광 어셈블리(200)의 언더스크린 통합을 구현하는 동시에 제3 표시 영역(AA3)은 화면을 표시할 수 있고, 표시 패널(100)의 표시 면적을 향상시켜 표시 장치의 풀스크린 설계를 구현할 수 있다. 제1 서브 화소(110)는 제1 표시 영역(AA1)에 위치하여 표시 패널(100)의 테두리 영역이 발광 표시할 수 있도록 하므로, 표시 패널(100)의 테두리를 감소시키고， 표시 장치의 좁은 테두리 설계를 구현할 수 있다.
본 출원의 상술한 실시예에 따르면, 이러한 실시예들은 모든 세부 사항을 자세히 설명하지 않았으며, 본 출원을 설명된 특정 실시예로 한정하는 것이 아니다. 물론, 상술한 설명에 따라 다양한 수정 및 변경이 가능하다. 본 출원의 원리 및 실제 적용을 더 잘 해석하여 당업자들이 본 출원을 잘 활용하고 본 출원에 기초하여 수정하여 사용할 수 있도록 하기 위해, 본 명세서에서는 이러한 실시예를 선정하여 구체적으로 기재하였다. 본 출원은 특허청구범위 및 이의 전체 범위와 등가물에 의해서만 제한된다.

Claims (20)

  1. 제1 표시 영역 및 제2 표시 영역을 포함하는 표시 패널에 있어서,
    상기 제1 표시 영역에 위치하는 제1 서브 화소 및 상기 제2 표시 영역에 위치하는 제2 서브 화소를 포함하는 서브 화소;
    상기 제1 표시 영역에 위치하는 시프트 레지스터; 및
    상기 제2 표시 영역에 위치하며, 상기 제1 서브 화소를 구동하기 위한 제1 회로, 상기 제2 서브 화소를 구동하기 위한 제2 회로 및 가상 영역을 포함하는 화소 구동 회로;를 포함하며,
    여기서, a 개의 인접하는 상기 제2 서브 화소는 화소 블록을 형성하고, 상기 제1 회로와 a 개의 상기 제2 회로는 제1 회로 블록을 형성하며, 상기 제1 회로 블록 내의 a 개의 상기 제2 회로는 동일한 상기 화소 블록 내의 a 개의 상기 제2 서브 화소를 구동하는 데 사용되고, 상기 가상 영역과 a 개의 상기 제2 회로는 제2 회로 블록을 형성하며, 상기 제2 회로 블록 내의 a 개의 상기 제2 회로는 동일한 상기 화소 블록 내의 a 개의 상기 제2 서브 화소를 구동하는 데 사용되고, a는 1보다 큰 정수이며, 상기 제1 회로 블록 내의 상기 제1 회로와 상기 제2 회로의 상대 위치 관계는 상기 제2 회로 블록 내의 상기 가상 영역과 상기 제2 회로의 상대 위치 관계와 동일한 것인, 표시 패널.
  2. 제1항에 있어서,
    상기 표시 패널의 두께 방향을 따라, 상기 제1 회로의 정투영 크기는 상기 가상 영역의 크기와 동일한 것인, 표시 패널.
  3. 제1항에 있어서,
    상기 제2 회로 블록의 개수는 복수 개이고, 각 상기 제2 회로 블록과 이에 의해 구동되는 상기 화소 블록의 상대 위치는 동일한 것인, 표시 패널.
  4. 제1항에 있어서,
    상기 제1 회로 블록 내의 상기 제1 회로의 개수는 상기 제2 회로 블록 내의 상기 가상 영역의 개수와 동일한 것인, 표시 패널.
  5. 제1항에 있어서,
    상기 표시 패널의 두께 방향을 따라, 상기 제1 회로 블록의 정투영 크기는 상기 제2 회로 블록의 정투영 크기와 동일한 것인, 표시 패널.
  6. 제1항에 있어서,
    상기 가상 영역 내에는 가상 회로가 배치되어 있고, 상기 가상 회로의 구조는 상기 제1 회로의 구조와 동일한 것인, 표시 패널.
  7. 제1항에 있어서,
    상기 표시 패널은 제3 표시 영역을 더 포함하고, 상기 제2 표시 영역은 상기 제3 표시 영역의 적어도 일부 주위에 배치되며,
    상기 서브 화소는 상기 제3 표시 영역에 위치하는 제3 서브 화소를 더 포함하며,
    상기 화소 구동 회로는 상기 제3 서브 화소를 구동하기 위한 제3 회로를 더 포함하며,
    여기서, 상기 제3 회로와 a 개의 상기 제2 회로는 제3 회로 블록을 형성하고, 상기 제3 회로 블록 내의 a 개의 상기 제2 회로는 동일한 상기 화소 블록 내의 a 개의 상기 제2 서브 화소를 구동하는 데 사용되며, a는 1보다 큰 정수이고, 각 상기 제3 회로 블록과 이에 의해 구동되는 상기 화소 블록의 상대 위치는 동일한 것인, 표시 패널.
  8. 제7항에 있어서,
    상기 표시 패널의 두께 방향을 따라, 상기 제1 회로의 정투영 크기는 상기 제3 회로의 정투영 크기와 동일하며,
    상기 제1 회로 블록 내의 상기 제1 회로의 개수는 상기 제3 회로 블록 내의 상기 제3 회로의 개수와 동일하며,
    상기 표시 패널의 두께 방향을 따라, 상기 제1 회로 블록의 정투영 크기는 상기 제3 회로 블록의 정투영 크기와 동일한 것인, 표시 패널.
  9. 제7항에 있어서,
    상기 제1 회로 블록 내의 상기 제1 회로와 상기 제2 회로의 상대 위치 관계는 상기 제3 회로 블록 내의 상기 제3 회로와 상기 제2 회로의 상대 위치 관계와 동일한 것인, 표시 패널.
  10. 제7항에 있어서,
    상기 표시 패널은 연결선을 더 포함하고, 상기 연결선은 상기 제1 서브 화소와 상기 제1 회로를 연결하기 위한 제1 연결선 및 상기 제3 서브 화소와 상기 제3 회로를 연결하기 위한 제3 연결선을 포함하며, 적어도 일부 상기 제1 연결선과 상기 제3 연결선은 동일한 필름층에 위치하는 것인, 표시 패널.
  11. 제10항에 있어서,
    상기 표시 패널은 신호선을 포함하는 신호선층을 더 포함하며, 적어도 일부 상기 연결선은 상기 신호선층에 위치하고, 상기 신호선은 데이터선, 주사선, 전원선, 전압 기준선 및 접지선 중 적어도 하나를 포함하는, 표시 패널.
  12. 제10항에 있어서,
    적어도 일부 상기 연결선의 상기 표시 패널의 두께 방향으로의 정투영은 상기 화소 구동 회로의 상기 표시 패널의 두께 방향으로의 정투영과 어긋나게 배치되는 것인, 표시 패널.
  13. 제10항에 있어서,
    적어도 일부 상기 제1 연결선은 제1 방향을 따라 연장하고 또한 이에 대응하는 상기 제1 회로 블록의 제2 방향에서의 적어도 일측에 위치하며;
    및/또는, 적어도 일부 상기 제3 연결선은 제1 방향을 따라 연장하고 또한 이에 대응하는 상기 제3 회로 블록의 제2 방향에서의 적어도 일측에 위치하며, 상기 제1 방향과 상기 제2 방향은 서로 교차하는 것인, 표시 패널.
  14. 제11항에 있어서,
    상기 제1 연결선은 상기 제1 표시 영역에 위치하는 제1 세그멘트 및 상기 제2 표시 영역에 위치하는 제2 세그멘트를 포함하고, 상기 제2 세그멘트는 상기 신호선층에 위치하며,
    상기 제1 세그멘트와 상기 제2 세그멘트는 상이한 필름층에 위치하는 것인, 표시 패널.
  15. 제14항에 있어서,
    상기 제3 연결선은 상기 제3 표시 영역에 위치하는 제3 세그멘트 및 상기 제2 표시 영역에 위치하는 제4 세그멘트를 포함하고, 상기 제4 세그멘트는 상기 신호선층에 위치하며,
    상기 제4 세그멘트와 상기 제3 세그멘트는 상이한 필름층에 위치하는 것인, 표시 패널.
  16. 제15항에 있어서,
    상기 제1 세그멘트와 상기 제3 세그멘트는 동일한 필름층에 위치하는 것인, 표시 패널.
  17. 제10항에 있어서,
    동일한 색상의 상기 서브 화소에 연결되는 상기 연결선은 동일한 재료로 제조되어 성형되는 것인, 표시 패널.
  18. 제1항에 있어서,
    상기 제1 회로 블록의 개수는 복수 개이고, 각 상기 제1 회로 블록과 이에 의해 구동되는 상기 화소 블록의 상대 위치는 동일한 것인, 표시 패널.
  19. 제7항에 있어서,
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소는 행과 열로 배열되고, 상기 제1 회로, 상기 제2 회로 및 상기 제3 회로는 행과 열로 배열되며,
    여기서, 적어도 일부 상기 제1 회로와 상기 제2 회로는 동일한 행에 배치되고, 동일한 행에 배치된 상기 제1 회로와 상기 제2 회로는 동일한 행의 상기 제1 서브 화소와 상기 제2 서브 화소를 구동하는 데 사용되며;
    및/또는, 적어도 일부 상기 제3 회로와 상기 제2 회로는 동일한 행에 배치되고, 동일한 행에 배치된 상기 제3 회로와 상기 제2 회로는 동일한 행의 상기 제3 서브 화소와 상기 제2 서브 화소를 구동하는 데 사용되는 것인, 표시 패널.
  20. 표시 장치에 있어서,
    제1항 내지 제19항 중 어느 한 항의 표시 패널을 포함하는, 표시 장치.
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