KR20230155331A

KR20230155331A - 인터포져를 포함하는 전자 장치

Info

Publication number: KR20230155331A
Application number: KR1020220081171A
Authority: KR
Inventors: 박도형; 박정훈; 정명균
Original assignee: 삼성전자주식회사
Priority date: 2022-05-03
Filing date: 2022-07-01
Publication date: 2023-11-10

Abstract

일 실시 예에 따른 인터포져 PCB(interposer printed circuit board)는 제1 면, 및 상기 제1 면에 반대되는 제2 면을 포함하는 절연 레이어; 상기 절연 레이어를 관통하여 상기 제1 면 및 상기 제2 면을 연결하고, 서로 이격되어 형성되는 복수의 제1 비아들(first vias)을 포함하는 제1 비아 그룹(group), 상기 제1 비아 그룹 내에 포함된 상기 복수의 제1 비아들은 제1 신호가 전송되는 제1 전송 경로로 이용되고, 상기 제1 면 상에 형성된, 상기 복수의 제1 비아들의 제1 홀들을 커버하도록 상기 제1 면 상에 배치되고, 상기 복수의 제1 비아들과 전기적으로 연결되는 제1 도전성 패드, 및 상기 제1 도전성 패드 상에 배치되는 제1 솔더 레이어를 포함하고, 상기 제1 도전성 패드는 상기 절연 레이어의 상기 제1 면을 따라 제1 방향으로 제1 너비만큼 연장되고, 상기 제1 솔더 레이어는 상기 제1 도전성 패드 상에서 상기 제1 방향으로 상기 제1 너비보다 작은 제2 너비만큼 연장될 수 있다.
이 외에도 명세서를 통해 파악되는 다양한 실시 예가 가능하다.

Description

인터포져를 포함하는 전자 장치{ELECTRONIC DEVICE INCLUDING INTERPOSER}

본 문서에서 개시되는 다양한 실시 예들은, 인터포져를 포함하는 전자 장치에 관한 것이다.

전자 장치의 크기는 점차 소형화되고 있는 반면, 전자 장치의 기능은 다양해짐에 따라, 전자 장치의 다양한 기능을 수행하기 위한 전자 부품들(예: 프로세서, 통신 회로 또는 메모리)이 배치될 수 있는 공간을 확보하는 것이 중요해지게 되었다.

최근에는, 전자 부품들이 배치될 수 있는 공간을 확보하기 위하여 인터포져(interposer)를 이용하여 복수의 인쇄 회로 기판의 적층 구조를 형성하는 전자 장치가 증가하고 있다. 예를 들어, 전자 장치는 복수의 인쇄 회로 기판들을 적층하고, 인쇄 회로 기판들을 전기적으로 연결하기 위한 적어도 하나의 비아(via)를 포함하는 인터포져를 적층된 인쇄 회로 기판들 사이에 배치함으로써, 전자 부품들이 배치될 수 있는 공간을 확보할 수 있다.

일 실시예에 따른, 인터포져 PCB는 복수의 전기적 신호가 흐르는 복수의 비아(vias)를 포함할 수 있다. 예를 들어, 인터포져 PCB는 제1 전기적 신호가 흐르는 제1 비아, 및 제2 전기적 신호가 흐르는 제2 비아를 포함할 수 있다. 인터포져 PCB에 형성되는 제1 비아 및 제2 비아가 근접 배치되는 경우, 제1 비아에 흐르는 제1 전기적 신호가 제2 비아로 흐르는 전기적 단락 문제가 발생할 수 있다. 인터포져 PCB의 전기적 단락 문제가 발생하는 것을 방지하기 위해, 인터포져 PCB의 제1 비아 및 제2 비아는 일정한 거리 이상 이격되어 형성되거나, 비아에 흐르는 전기적 신호를 다른 PCB 또는 전자 부품으로 전달하는 제1 전극 패드(pad)는 제2 전극 패드와 일정한 거리 이상 이격되어 형성될 수 있다.

하지만, 각각의 비아 또는 전극 패드가 일정한 거리 이상 이격되는 경우 인터포져 PCB의 크기가 증가할 수 있다. 인터포져 PCB의 면적의 증가함에 따라 전자 장치의 내부에서 다른 전자 부품(예: 배터리)의 배치 공간이 감소될 수 있다.

다시 말해서, 복수의 비아가 이격 배치되는 경우 인터포져 PCB의 크기 증가로 인해 다른 전자 부품의 실장공간이 부족해지고, 복수의 비아가 근접 배치되는 경우, 인터포져 PCB의 전기적 단락으로 인한 신호 불량이 발생할 수 있다. 인터포져 PCB의 크기와 전기적 단락에 의한 불량율 발생은 트레이드 오프(trade off)관계에 있을 수 있다.

본 문서에서 개시되는 다양한 실시 예들은, 인터포져 PCB의 이격 거리가 감소하면서도 인터포져 PCB의 전기적 단락에 의한 불량율을 감소시킬 수 있다.

본 문서에 개시되는 다양한 실시 예에 따르면, 인터포져 PCB(interposer printed circuit board)는 제1 면, 및 상기 제1 면에 반대되는 제2 면을 포함하는 절연 레이어; 상기 절연 레이어를 관통하여 상기 제1 면 및 상기 제2 면을 연결하고, 서로 이격되어 형성되는 복수의 제1 비아들(first vias)을 포함하는 제1 비아 그룹(group), 상기 제1 비아 그룹 내에 포함된 상기 복수의 제1 비아들은 제1 신호가 전송되는 제1 전송 경로로 이용되고, 상기 제1 면 상에 형성된, 상기 복수의 제1 비아들의 제1 홀들을 커버하도록 상기 제1 면 상에 배치되고, 상기 복수의 제1 비아들과 전기적으로 연결되는 제1 도전성 패드, 및 상기 제1 도전성 패드 상에 배치되는 제1 솔더 레이어를 포함하고, 상기 제1 도전성 패드는 상기 절연 레이어의 상기 제1 면을 따라 제1 방향으로 제1 너비만큼 연장되고, 상기 제1 솔더 레이어는 상기 제1 도전성 패드 상에서 상기 제1 방향으로 상기 제1 너비보다 작은 제2 너비만큼 연장될 수 있다.

본 문서에 개시되는 다양한 실시 예에 따르면, 인터포져 PCB를 제조하는 방법은 절연 레이어를 관통하는 복수의 제1 비아들을 형성하는 단계, 상기 복수의 제1 비아들의 내면을 제1 도전성 물질로 도포하는 단계, 상기 도전성 물질이 도포된 복수의 제1 비아들에 절연 물질을 주입하는 단계, 상기 절연 물질이 주입된 복수의 제1 비아들의 홀들을 커버하는 제2 도전성 물질을 상기 절연 레이어 상에 도포하는 단계, 상기 홀들은 상기 절연 레이어의 양면에 형성되고, 제2 도전성 물질이 상기 홀들을 커버하는 상기 절연 레이어의 제1 영역의 이외의 제2 영역을 에칭함으로써 제1 도전성 패드를 형성하는 단계, 및 상기 형성된 제1 도전성 패드 상에, 제1 도전성 패드보다 좁은 너비로 제1 솔더 레이어를 도포하는 단계를 포함할 수 있다.

본 문서에 개시되는 다양한 실시 예에 따르면, 전자 장치는 상기 전자 장치의 적어도 일부의 외관을 형성하는 하우징, 상기 하우징에 의해 형성된 상기 전자 장치의 내부 공간에 배치되는 배터리, 및 상기 내부 공간에서 상기 배터리와 상기 하우징의 측면 부재 사이에 배치되는 PBA, 상기 PBA는 제1 PCB, 제2 PCB, 및 상기 제1 PCB와 제2 PCB 사이에 배치되어 상기 제1 PCB와 상기 제2 PCB를 연결하는 인터포져 PCB(interposer printed circuit board)를 포함하고, 상기 인터포져 PCB는 제1 면, 및 상기 제1 면에 반대되는 제2 면을 포함하는 절연 레이어, 상기 절연 레이어를 관통하여 상기 제1 면 및 상기 제2 면을 연결하고, 서로 이격되어 형성되는 복수의 제1 비아들(first vias)을 포함하는 제1 비아 그룹(group), 상기 제1 비아 그룹 내에 포함된 상기 복수의 제1 비아들은 제1 신호가 통과하는 제1 전송 경로로 이용되고, 상기 제1 면 상에 형성된 상기 복수의 제1 비아들의 홀들을 커버하도록 상기 제1 면 상에 배치되고, 상기 복수의 제1 비아들과 전기적으로 연결되는 제1 도전성 패드, 및 상기 제1 도전성 패드 상에 배치되는 제1 솔더 레이어를 포함하고, 상기 제1 도전성 패드는 상기 절연 레이어의 상기 제1 면을 따라 제1 방향으로 제1 너비만큼 연장되고, 상기 제1 솔더 레이어는 상기 제1 방향으로 상기 제1 너비보다 작은 제2 너비만큼 연장될 수 있다.

본 문서에 개시되는 다양한 실시 예에 따르면, 인터포져 PCB의 면적이 증가하지 않으면서도 인터포져 PCB 내에서 전기적 단락이 발생할 가능성이 감소하는 전자 장치를 제공할 수 있다.

또한 다양한 실시 예에 따르면, 인터포져 PCB의 면적이 감소함에 따라 전자 장치의 내부에 배치가 배치될 수 있는 공간이 증가할 수 있다. 배터리의 배치 공간이 증가함으로써 전자 장치는 용량이 증가한 배터리를 포함할 수 있다.

또한, 다양한 실시 예에 따르면, 인터포져 PCB는 추가되는 전자 부품 없이도 복수의 비아를 더 포함할 수 있다.

이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.

도 1은 일 실시 예에 따른 전자 장치의 전면 사시도이다.
도 2는 일 실시 예에 따른 전자 장치의 후면 사시도이다.
도 3은 일 실시 예에 따른 전자 장치의 분해도이다.
도 4는 일 실시 예에 따른 전자 장치의 PBA의 단면도이다.
도 5는 일 실시 예에 따른 전자 장치의 인터포져 PCB의 단면도이다.
도 6은 일 실시 예에 따른 도 5의 인터포져 PCB 내의 비아들의 배치를 나타내는 도면이다.
도 7은 다른 일 실시 예에 따른 전자 장치의 인터포져 PCB의 단면도이다.
도 8은 다른 일 실시 예에 따른 도 7의 인터포져 PCB 내의 비아들의 배치를 나타내는 도면이다.
도 9는 다른 일 실시 예에 따른 인터포져 PCB에서 비아들의 배치를 나타내는 도면이다.
도 10은 일 실시 예에 따른 인터포져 PCB의 제조 과정을 나타내는 순서도이다.
도 11은 일 실시 예에 따른 네트워크 환경 내의 전자 장치를 도시한 도면이다.
도면의 설명과 관련하여, 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.

이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.

도 1은 일 실시 예에 따른 전자 장치의 전면 사시도이다.

도 1을 참조하면, 일 실시 예에 따른 전자 장치(100)는, 제1 면(또는 “전면”)(110A), 제2 면(또는 “후면”)(110B), 및 제1 면(110A)과 제2 면(110B) 사이의 공간을 둘러싸는 측면(또는 “측벽”)(110C)을 포함하는 하우징(110)을 포함할 수 있다. 다른 실시 예(미도시)에서는, 하우징(110)은 도 1의 제1 면(110A), 제2 면(110B) 및 측면(110C)들 중 일부를 형성하는 구조를 지칭할 수도 있다.

일 실시 예에 따른 도 1을 참조하면, 제1 면(110A)은 적어도 일부분이 실질적으로 투명한 전면 플레이트(102)(예: 다양한 코팅 레이어들을 포함하는 글라스 플레이트, 또는 폴리머 플레이트), 및 디스플레이(101)에 의하여 형성될 수 있다. 일 실시 예에 따르면, 전면 플레이트(102)의 적어도 일측 단부(side edge portion)는 제1 면(110A)으로부터 후면 플레이트(111) 쪽으로 휘어져 심리스하게(seamless) 연장된 곡면 부분을 포함할 수 있다.

일 실시 예에 따르면, 측면(110C)은, 전면 플레이트(102) 및 후면 플레이트(111)와 결합하며, 금속 및/또는 폴리머를 포함하는 측면 부재(108)에 의하여 형성될 수 있다. 어떤 실시 예에서는, 후면 플레이트(111) 및 측면 부재(108)는 일체로 형성되고 동일한 물질(예: 알루미늄과 같은 금속 물질)을 포함할 수 있다.

일 실시 예에 따르면, 전자 장치(100)는, 디스플레이(101), 오디오 모듈(103), 센서 모듈(미도시), 카메라 모듈(115, 112, 113, 106), 키 입력 장치(117) 및 커넥터 홀(109) 중 적어도 하나를 포함할 수 있다. 어떤 실시 예에서는, 전자 장치(100)는 구성요소들 중 적어도 하나(예: 키 입력 장치(117))를 생략하거나 다른 구성요소를 추가적으로 포함할 수 있다.

일 예시에서, 전자 장치(100)는 도시되지 않은 센서 모듈을 포함할 수 있다. 예컨대, 센서 모듈은 전면 플레이트(102)를 통해 전자 장치(100)의 외부에 보여지는 디스플레이(101)의 화면 표시 영역의 배면에 배치될 수 있다.

예를 들어, 디스플레이(101)의 화면 표시 영역의 배면에는 광학 센서, 초음파 센서 또는 정전 용량형 센서(capacitive sensor) 중 적어도 하나가 배치될 수 있으나, 이에 한정되는 것은 아니다.

어떤 실시 예에서, 전자 장치(100)는 발광 소자를 더 포함할 수 있으며, 발광 소자는 전면 플레이트(102)가 제공하는 영역 내에서 디스플레이(101)와 인접한 위치에 배치될 수 있다. 발광 소자는, 예를 들어, 전자 장치(100)의 상태 정보를 광 형태로 제공할 수 있다. 다른 실시 예에서는, 발광 소자는, 예를 들어, 카메라 모듈(105)의 동작과 연동되는 광원을 제공할 수 있다. 발광 소자는, 예를 들어, LED, IR LED 및/또는 제논 램프를 포함할 수 있다.

일 실시 예에 따르면, 디스플레이(101)는 전면 플레이트(102)의 상당 부분을 통하여 전자 장치(100)의 외부로 보일 수 있다. 어떤 실시 예에서는, 디스플레이(101)의 가장자리는 전면 플레이트(102)의 인접한 외곽 형상(예: 곡면)과 대체로 동일하게 형성될 수 있다.

다른 실시 예(미도시)에 따르면, 전자 장치(100)는 디스플레이(101)의 화면 표시 영역의 일부에 리세스(recess), 노치(notch), 또는 개구부(opening)를 형성할 수 있고, 상기 리세스, 노치 또는 개구부에는 다양한 전자 부품, 예를 들어, 카메라 모듈(105) 또는 도시되지 않은 센서 모듈이 배치될 수 있다.

일 실시 예에 따르면, 오디오 모듈(103)은 마이크 홀 및 스피커 홀을 포함할 수 있다. 마이크 홀은 외부의 소리를 획득하기 위한 마이크가 내부에 배치될 수 있고, 어떤 실시 예에서는 소리의 방향을 감지할 수 있도록 복수개의 마이크가 배치될 수 있다. 다른 실시 예에 따르면, 스피커 홀과 마이크 홀이 하나의 홀로 구현되거나, 스피커 홀 없이 스피커가 포함될 수도 있다(예: 피에조 스피커). 스피커 홀은, 예를 들면, 외부 스피커 홀 및 통화용 리시버 홀을 포함할 수 있다.

전자 장치(100)는 도시되지 않은 센서 모듈을 포함함으로써, 내부의 작동 상태, 또는 외부의 환경 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 센서 모듈은, 하우징(110)의 제1 면(110A)에 배치된 근접 센서, 디스플레이(101)의 배면에 배치되는 지문 센서, 및/또는 상기 하우징(110)의 제2 면(110B)에 배치된 생체 센서(예: HRM 센서)를 포함할 수 있다.

센서 모듈은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 및 조도 센서 중 적어도 하나를 더 포함할 수 있다.

도 2는 일 실시 예에 따른, 전자 장치의 후면 사시도이다.

일 실시 예에 따른 도 2를 참조하면, 제2 면(110B)은 실질적으로 불투명한 후면 플레이트(111)에 의하여 형성될 수 있다. 후면 플레이트(111)는, 예를 들어, 코팅 또는 착색된 유리, 세라믹, 폴리머, 금속(예: 알루미늄, 스테인레스 스틸(STS), 또는 마그네슘), 또는 상기 물질들 중 적어도 둘의 조합에 의하여 형성될 수 있다. 일 실시 예에 따르면, 후면 플레이트(111)의 적어도 일측 단부는 제2 면(110B)으로부터 전면 플레이트(102) 쪽으로 휘어져 심리스하게 연장된 곡면 부분을 포함할 수 있다.

일부 실시 예에 따르면, 제2 면(110B)에는 카메라 모듈(예: 112, 113, 114, 115), 지문 센서, 및 플래시(예: 106) 중 적어도 하나가 배치될 수 있다. 다른 실시 예(미도시)에 따르면, 디스플레이(101)는 터치 감지 회로, 터치의 세기(압력)를 측정할 수 있는 압력 센서, 및/또는 자기장 방식의 스타일러스 펜을 검출하는 디지타이저와 결합되거나 인접하여 배치될 수 있다.

일 실시 예에 따르면, 카메라 모듈(105, 112, 113, 114, 115, 106)은, 전자 장치(100)의 제1 면(110A)에 배치된 제1 카메라 모듈(105), 및 제2 면(110B)에 배치된 제2 카메라 모듈(112, 113, 114, 115), 및/또는 플래시(106)를 포함할 수 있다. 예를 들어, 상술한 카메라 모듈들(105, 112, 113, 114, 115)은, 하나 또는 복수의 렌즈들, 이미지 센서, 및/또는 이미지 시그널 프로세서를 포함할 수 있다. 플래시(106)는, 예를 들어, 발광 다이오드 또는 제논 램프(xenon lamp)를 포함할 수 있다. 어떤 실시 예에서는, 2개 이상의 렌즈들(적외선 카메라, 광각 및 망원 렌즈) 및 이미지 센서들이 전자 장치(100)의 한 면에 배치될 수 있다.

일 실시 예에 따르면, 키 입력 장치(117)는, 하우징(110)의 측면(110C)에 배치될 수 있다. 다른 실시 예에서는, 전자 장치(100)는 상기 언급된 키 입력 장치(117) 중 일부 또는 전부를 포함하지 않을 수 있고 포함되지 않은 키 입력 장치(117)는 디스플레이(101) 상에 소프트 키 등 다른 형태로 구현될 수 있다. 어떤 실시 예에서, 키 입력 장치는 하우징(110)의 제2 면(110B)에 배치된 지문 센서의 적어도 일부를 포함할 수 있다.

일 실시 예에 따르면, 커넥터 홀(109)은, 외부 전자 장치와 전력 및/또는 데이터를 송수신하기 위한 커넥터, 및/또는 외부 전자 장치와 오디오 신호를 송수신하기 위한 커넥터를 수용할 수 있다. 예를 들어, 커넥터 홀(109)은 USB 커넥터 또는 이어폰 잭을 포함할 수 있다. 일 실시 예에서는, USB 커넥터와 이어폰 잭은 하나의 홀(예: 도 1, 도 2의 108)로 구현될 수도 있으며, 다른 실시 예(미도시)에 따르면, 전자 장치(100)는 별도의 커넥터 홀 없이 외부 전자 장치와 전력 및/또는 데이터를 송수신하거나, 오디오 신호를 송수신할 수도 있다.

도 3은 일 실시 예에 따른, 전자 장치의 분해도이다.

일 실시 예에 따르면, 도 3은 전자 장치(100)의 제2 면(110B)의 내부를 도시한다.

일 실시 예에 따르면, 도 3은 전자 장치(100)의 내부 공간에 배치된 PBA(printed board assembly, 310)를 도시한다.

일 실시 예에 따르면, 전자 장치(100)는 복수의 전자 부품(예: 카메라 모듈(112, 113, 114)), 프로세서, 상기 프로세서와 전기적으로 연결된 PBA(310), 및, 배터리(320)를 포함할 수 있다

일 실시 예에 따르면, 카메라 모듈(112, 113, 114)은 전자 장치(100)의 내부 공간에서 전자 장치(100)의 측면(110C)에 인접한 영역에 배치될 수 있다. 예를 들어, 카메라 모듈(112, 113, 114)은 전자 장치(100)의 측면(110C)에 인접한 내부 공간에서 제1 방향(예: -y방향)으로 일렬로 정렬되어 배치될 수 있다.

일 실시 예에 따르면, 프로세서(미도시)는 전자 장치의 내부 공간에 배치될 수 있다. 일 실시 예에 따르면, 프로세서(미도시)는 전자 장치의 카메라 모듈(112, 113, 114) 및 배터리(320)와 전기적으로 연결될 수 있다.

일 실시 예에 따르면, PBA(310)는 제1 PBA(311) 및 제2 PBA(312)를 포함할 수 있다.

일 실시 예에 따르면, 제1 PBA(311)는 하우징(110)의 측면(110C)의 일부, 카메라 모듈(112, 113, 114), 및 배터리(320)에 둘러싸여 전자 장치(100)의 내부 공간에 배치될 수 있다. 일 실시 예에 따르면, 제2 PBA(312)는 하우징(1110)의 측면(110C)의 일부와 배터리(320)에 둘러싸여 전자 장치(100)의 내부 공간에 배치될 수 있다.

일 실시 예에 따르면, 제1 PBA(311)는 제2 PBA(312)보다 더 큰 사이즈로 형성될 수 있으나, 제1 PBA(311)와 제2 PBA(312)의 크기는 이에 한정하지 않는다. 다른 예를 들어, 제2 PBA(312)는 제1 PBA(311)보다 더 큰 사이즈로 형성될 수 있다.

일 실시 예에 따르면, 제1 PBA(311) 및 제2 PBA(312)는 각각 인터포져 PCB(interposer printed circuit board)를 포함할 수 있다. 인터포져 PCB와 관련된 구체적인 실시예는 도 4 내지 도 10에서 후술하기로 한다.

일 실시 예에 따르면, 배터리(320)는 제1 PBA(311), 제2 PBA(312), 및 하우징(110)의 측면(110C)에 둘러싸여 전자 장치(100)의 내부 공간에 배치될 수 있다.

일 실시 예에 따르면, 제1 PBA(311), 및/또는 제2 PBA(312)가 전자 장치(100)의 내부 공간에서 차지하는 면적이 감소함에 따라, 배터리(320)의 크기가 증가할 수 있다.

도 4는 일 실시 예에 따른 전자 장치의 PBA의 단면도이다.

일 실시 예에 따르면, 도 4의 PBA(400)는 도 3의 제1 PBA(311) 및 제2 PBA(312)를 참조할 수 있다. 하지만, 이에 제한되지 않으며, 도 4의 PBA(400)는 전자 장치(100) 내에 포함된 다른 PBA일 수도 있다.

도 4를 참고하면, 일 실시 예에 따른 PBA(400)는 제1 PCB(411), 제2 PCB(412), 및 제1 PCB(411)와 제2 PCB(412)를 연결하는 인터포져 PCB(420)를 포함할 수 있다.

일 실시 예에 따르면, 제1 PCB(411)는 제1 전자 부품(431)이 배치되는 회로 기판일 수 있다. 예를 들어, 제1 PCB(411)의 일면 상에는 스피커가 배치될 수 있다. 일 실시 예에 따르면, 제2 PCB(412)는 제2 전자 부품(432)이 배치되는 회로 기판일 수 있다. 예를 들어, 제2 PCB(412)의 일면 상에는 마이크가 배치될 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)는 제1 PCB(411)와 제2 PCB(412)를 연결할 수 있다. 일 예에서, 인터포져 PCB(420)는 제1 PCB(411)와 제2 PCB(412)를 물리적으로 연결할 수 있다. 예를 들어, 제1 PCB(411)와 제2 PCB(412) 사이에는 인터포져 PCB(420)가 배치될 수 있다. 예를 들어, 제1 PCB(411)는 인터포져 PCB(420)를 통하여 제2 PCB(412)상에 적층될 수 있다.

일 실시 예에 따르면, PBA(400)는 인터포져 PCB(420)를 포함함으로써, 제1 PCB(411) 및 제2 PCB(412)가 전자 장치(100)의 내부 공간에서 적층될 수 있다. 예를 들어, 제1 PCB(411) 및 제2 PCB(412)가 인터포져 PCB(420)에 의해 연결됨으로써, 제1 PCB(411) 및 제2 PCB(412)가 전자 장치(100)의 내부의 일축(예: z축) 상 대응되는 공간에 배치될 수 있다.

일 실시 예에 따르면, 제1 PCB(411)는 제1 방향(예: +z방향)을 향하는 인터포져 PCB(420)의 제1 면(421)에 배치될 수 있으며, 제2 PCB(412)는 상기 제1 방향에 반대되는 제2 방향(예: -z방향)을 향하는 인터포져 PCB(420)의 제2 면(422)에 배치될 수 있다.

일 실시 예에 따르면, 제1 PCB(411) 상에는 제1 전자 부품(431)이 배치될 수 있다. 예를 들어, 제1 전자 부품(431)은 제1 PCB(411)의 제1 방향(예: +z방향)을 향하는 일면에 배치될 수 있다.

일 실시 예에 따르면, 제2 PCB(412) 상에는 제2 전자 부품(432)이 배치될 수 있다. 예를 들어, 제2 전자 부품(432)은 제2 PCB(412)의 제2 방향(예: -z방향)을 향하는 일면에 배치될 수 있다.

예를 들어, 제1 전자 부품(431)은, 전력 반도체(power management integrated circuit)을 포함할 수 있다. 예를 들어, 제2 전자 부품(432)은 배터리 충전 반도체(battery charger integrated circuit)를 포함할 수 있으나, 이에 한정하지 않는다.

예를 들어, 제2 PCB(412)의 제2 방향(예: -z방향)을 향하는 일면에는 배터리(예: 도 3의 320)와 전기적으로 연결되는 케이블이 배치될 수 있다. 예를 들어, 제1 PCB(411)의 제1 방향(예: +z방향)을 향하는 일면에는 무선 통신 회로와 전기적으로 연결되는 c-clip이 배치될 수 있다. 예를 들어, 제1 PCB(411)의 제1 방향을 향하는 일면에는 복수의 센서(예: 진동 센서) 또는 스피커가 배치될 수 있다.

일 실시 예에 따르면, 전자 장치(100)는 인터포져 PCB(420)를 통하여 제1 PCB(411)에서 전달된 전기적 신호를 제2 PCB(412)로 전달할 수 있다. 또 다른 예를 들어, 전자 장치(100)는 인터포져 PCB(420)를 통하여 제2 PCB(412)에서 전달된 전기적 신호를 제1 PCB(411)로 전달할 수 있다. 예를 들어, 인터포져 PCB(420)는 전기적 신호를 전달하는 복수의 비아(440)를 통하여 전기적 신호를 제1 PCB(411) 또는 제2 PCB(412)로 전달할 수 있다.

복수의 비아(440) 및 인터포져 PCB(420)와 관련된 구체적인 실시예는 도 5 내지 도 10에서 상세히 서술하기로 한다.

인터포져 PCB(420)가 제1 PCB(411) 및 제2 PCB(412)를 연결함으로써, 전자 장치(100)는 내부 공간의 일정한 영역에 배치되는 제1 PCB(411), 및 제1 PCB(411)와 연결되는 제2 PCB(412)를 포함할 수 있다. 예를 들어, 인터포져 PCB(420)를 통해 제1 PCB(411) 및 제2 PCB(412)를 연결함으로써, 전자 장치(100)는 일정한 공간에 일축(예: Z축)상으로 적층되는 제1 PCB(411) 및 제2 PCB(412)를 포함할 수 있다.

도 5는 일 실시 예에 따른 전자 장치의 인터포져 PCB의 단면도이다.

도 6은 일 실시 예에 따른 도 5의 인터포져 PCB 내의 비아들의 배치를 나타내는 도면이다.

일 실시 예에 따르면, 도 5는 인터포져 PCB(420)의 적층 구조의 단면(예: xz평면)을 도시하며, 도 6은 도 5의 A방향에서 바라보았을 때의 도 5의 인터포져 PCB(420)의 비아들의 배치를 도시한다.

일 실시 예에 따르면, 인터포져 PCB(420)는 복수의 제1 비아들(first vias, 510), 절연 레이어(insulating layer, 520), 제1 도전성 패드(first conductive pad, 530), 및 제1 솔더 레이어(solder layer, 540)를 포함할 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)는 제1 비아 그룹(501)을 포함할 수 있다. 일 실시 예에 따르면, 제1 비아 그룹(501)은 복수의 제1 비아들(510)을 포함하는 그룹일 수 있다.

일 실시 예에 따르면, 제1 비아 그룹(501) 내의 복수의 제1 비아들 간의 간격들은 조밀할 수 있으며, 인터포져 PCB(420)가 제1 비아 그룹(501)을 포함함으로써, 인터포져 PCB(420)는 동일한 크기의 다른 인터포져 PCB보다 더 많은 수의 비아들을 포함할 수 있다. 또 다른 일 실시 예에 따르면, 인터포져 PCB(420)는 제1 비아 그룹(501)을 포함함으로써, 인터포져 PCB(420)는 크기가 감소한 인터포져 PCB를 포함할 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)는 솔더 레지스트(solder resist, 550)를 더 포함할 수 있다.

일 실시 예에 따르면, 절연 레이어(520)는 B 방향(예: +z방향)을 향하는 제1 면(521), 상기 제1 면(521)에 반대되고 A방향(예: -z방향)을 향하는 제2 면(522), 제1 면(521) 및 제2 면(522)에 수직한 제3 면(523)과 제4 면(524)을 포함할 수 있다.

일 실시 예에 따르면, 절연 레이어(520)는 절연 접착제 및 절연 물질로 형성될 수 있다. 예를 들어, 절연 접착제로 형성된 절연 레이어(520)의 일부 영역 이외의 영역은 절연 물질로 형성될 수 있다.

일 실시 예에 따르면, 절연 레이어(520)의 일면은 절연 접착제로 형성될 수 있다. 일 예에서, 절연 레이어(520)는 도전성 부재가 부착될 수 있는 접착면을 포함할 수 있다. 일 실시 예에 따르면, 절연 레이어(520)의 제1 면(521) 및/또는 제2 면(522)은 절연 접착면으로 형성될 수 있고, 제3 면(523), 및 제4 면(524)은 절연 비접착면으로 형성될 수 있다. 예를 들어, 절연 레이어(520)의 제1 면(521) 및/또는 제2 면(522)이 접착면으로 형성됨으로써, 제1 면(521) 및/또는 제2 면(522)에는 도전성 물질 또는 절연 물질이 부착될 수 있다. 예를 들어, 절연 레이어의 제1 면(521) 및/또는 제2 면(522)에는 후술하는 제1 도전성 패드(530), 및 후술하는 솔더 레지스트(550)가 부착될 수 있다.

일 실시 예에 따르면, 절연 레이어(520)는 절연 물질로 형성될 수 있다. 예를 들어, 절연 레이어(520)에서 제1 면(521), 및 제2 면(522) 사이의 부분은 절연 물질로 형성될 수 있다. 예를 들어, 절연 레이어(520)에서 제1 면(521), 제2 면(522), 제3 면(523), 및 제4 면(524)에 둘러싸인 절연 레이어(520)의 내부 영역은 절연 물질로 형성될 수 있다.

일 실시 예에 따르면, 절연 레이어(520)는 폴리머(polymer)재질로 형성될 수 있으나, 이에 한정하지 않는다. 다른 예를 들어, 절연 레이어(520)는 유리섬유(glass fiber)와 에폭시 수지(epoxy resin)의 조합으로 형성될 수 있다.

일 실시 예에 따르면, 절연 레이어(520)에는 복수의 비아들이 형성될 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(first vias, 510)은 인터포져 PCB(420)에서 전기적 신호가 통과하는 전송 경로로 이용될 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)은 도 4의 비아(440)를 참조할 수 있다.

일 실시 예에 따르면, 복수의 비아들이 동일한 신호가 통과하는 전송 경로로 이용되는 경우, 동일한 신호의 전송 경로로 이용되는 복수의 비아들이 하나의 비아 그룹을 형성할 수 있다. 예를 들어, 동일한 제1 신호의 제1 전송 경로로 이용되는 복수의 제1 비아들(510)을 제1 비아 그룹(501)이라 칭할 수 있다.

일 실시 예에 따르면, 하나의 제1 비아 그룹(501)은 제1 전송 경로로 이용되는 16개의 복수의 제1 비아들(510)을 포함할 수 있으나, 복수의 제1 비아들(510)의 개수는 한정하지 않는다. 다른 예를 들어, 하나의 제1 비아 그룹(501)은 제1 전송 경로로 이용되는 4개의 복수의 제1 비아들(510)을 포함할 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)은 절연 레이어(520)를 관통하며 형성될 수 있다. 예를 들어, 복수의 제1 비아들(510)은 절연 레이어(520)를 관통하여, 절연 레이어(520)의 제1 면(521), 및 제2 면(522)을 연결할 수 있다. 예를 들어, 복수의 제1 비아들(510)은 절연 레이어(520)의 제1 면(521), 및 제2 면(522)에 수직하게 절연 레이어(520)를 관통하며 형성될 수 있으나 이에 한정하지 않는다.

다른 예를 들어, 복수의 제1 비아들(510)은 절연 레이어(520)를 제1 면(521)을 기준으로 일정한 각을 가지고 관통하여, 제1 면(521)으로부터 및 제2 면(522)까지 연장될 수 있다. 또 다른 예를 들어, 복수의 제1 비아들(510)은 제3 면(523) 및 제4 면(524)에 평행하게 절연 레이어(520)를 관통하는 관으로 형성될 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)은 절연 레이어(520)를 관통함으로써, 절연 레이어(520)의 제1 면(521), 및 제2 면(522)상에는 제1 홀들(511) 및 제3 홀들(512)이 형성될 수 있다. 일 실시 예에 따르면, 제1 홀들(511) 및 제3 홀들(512)은 후술하는 제1 도전성 패드(530)와 전기적으로 연결됨으로써, 복수의 제1 비아들(510)을 통해 전달된 전기적 신호를 제1 도전성 패드(530)로 전달할 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)의 내면(531)은 도전성 물질로 도포될 수 있다. 예를 들어 도 5를 참고하면, 복수의 제1 비아들(510)이 원기둥의 관으로 형성될 수 있다. 예를 들어, 상기 도전성 물질은 복수의 제1 비아들(510)의 상기 원기둥의 관의 내면(531)에 도포될 수 있다. 또 다른 예를 들어, 복수의 제1 비아들(510)의 상기 원기둥의 관의 내면뿐만 아니라 내부 공간이 상기 도전성 물질로 채워질 수 있다.

일 실시 예에 따르면, 도전성 물질이 복수의 제1 비아들(510)의 내면에 배치됨으로써, 복수의 제1 비아들(510)은 전송 경로로 이용될 수 있다. 예를 들어, 제2 면(522)에 배치된 도전성 패드(미도시)에서 전달된 전기적 신호는 도전성 물질이 도포된 복수의 제1 비아들(510)의 내면(531)을 따라 제1 면(521)의 제1 도전성 패드(530)까지 전달할 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)은 절연 물질을 포함할 수 있다. 예를 들어, 복수의 제1 비아들(510)은 상기 도전성 물질이 도포된 복수의 제1 비아들(510)의 내면 이외의 내부 공간(532)에는 절연 물질이 채워질 수 있다. 예를 들어 도 6을 참고하면, 복수의 제1 비아들(510)의 단면은 원 또는 타원으로 형성되고, 원 또는 타원으로 형성된 복수의 제1 비아들(510)의 단면의 내면(531)의 가장자리를 따라 도전성 물질이 도포되고, 복수의 제1 비아들(510)의 단면의 가장자리 이외의 내부 공간(532)은 절연 물질로 채워질 수 있다. 일 실시 예에 따르면, 절연 물질은 플러깅 잉크(plugging ink)로 형성될 수 있으나, 이에 한정하지 않는다.

일 실시 예에 따르면, 복수의 제1 비아들(510)의 내부 공간(532)에 절연 물질이 채워짐으로써, 복수의 제1 비아들(510)의 강성이 증가할 수 있다. 일 실시 예에 따르면, 내부 공간(532)이 도전성 물질로 채워진 비아들보다 복수의 제1 비아들(510)의 강성이 클 수 있다.

예를 들어, 복수의 제1 비아들(510)의 내부 공간(532)이 절연 물질로 채워짐으로써, 내부 공간(532)이 절연 물질로 채워진 복수의 제1 비아들(510)의 단면에서 크랙(crack)이 발생할 가능성은 내부 공간(532)이 도전성 물질로 채워진 복수의 비아들에서 크랙이 발생할 가능성보다 감소할 수 있다.

일 실시 예에 따르면, 제1 비아 그룹(501)내의 복수의 제1 비아들(510)은 일정한 거리 이내에 배치될 수 있다. 예를 들어, 복수의 제1 비아들(510)은 제1 이격 거리(L1) 이내에 배치될 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)간의 제1 이격 거리(L1)는 공정 과정에서 요구되는 이격 거리를 고려하여 결정될 수 있다. 예를 들어, 제1 이격 거리(L1)는 공정 과정에서 비아들이 파손되는 것을 방지하기 위해 요구되는 최소한의 이격 거리를 포함할 수 있다. 예를 들어, 복수의 제1 비아들(510)은 동일한 신호의 전송 경로로 이용되기 때문에, 복수의 제1 비아들(510)을 통해 전송되는 신호들 간의 간섭 발생을 고려하지 않고, 공정 과정에서 비아들이 파손되는 것을 방지하기 위해 요구되는 최소한의 이격 거리 만을 고려하여 복수의 제1 비아들(510)의 제1 이격 거리(L1)가 결정될 수 있다…

일 실시 예에 따르면, 복수의 제1 비아들(510)간의 제1 이격 거리(L1)는 약 100um 내지 약 200um 이내 일 수 있다. 예를 들어, 복수의 제1 비아들(510)간의 제1 이격 거리(L1)는 150um일 수 있으나, 제1 이격 거리(L1)는 이에 한정하지 않는다. 다른 예를 들어, 복수의 제1 비아들(510)간의 제1 이격 거리(L1)는 약 100um보다 짧을 수 있거나 약 200um보다 길 수 있다.

일 실시 예에 따르면, 도 6은 복수의 제1 비아들(510)간의 제1 이격 거리(L1)가 제1 방향(예: y방향)으로 형성되는 것으로 도시되어 있으나, 이에 한정하지 않는다. 다른 예를 들어, 제1 이격 거리(L1)는 제1 방향(예: x방향)으로 형성될 수 있다. 또 다른 예를 들어, 제1 이격 거리(L1)는 복수의 제1 비아들(510) 중 하나의 제1 비아로부터 대각선 방향(예: xy방향)으로 위치한 다른 하나의 제1 비아 사이의 길이로 형성될 수 있다.

일 실시 예에 따르면, 제1 비아 그룹(501)은 제1 신호가 전달되는 제1 전송 경로로 이용될 수 있다.

일 실시 예에 따르면, 하나의 제1 비아 그룹(501)은 동일한 제1 신호의 제1 전송 경로로 이용됨에 따라, 복수의 제1 비아들(510)간의 제1 신호의 전기적 단락(short)이 발생하더라도 문제가 되지 않을 수 있다. 예를 들어, 복수의 제1 비아들(510) 중 하나의 비아에서 전달되는 제1 신호가, 복수의 제1 비아들(510) 중 다른 비아로 전달되더라도 신호 간섭의 문제가 발생하지 않을 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)간의 제1 신호의 전기적 단락의 문제가 발생하지 않음에 따라, 복수의 제1 비아들(510)간의 제1 이격 거리(L1)는 다른 제2 신호의 제2 전송 경로로 이용되는 비아(예: 도 7의 제2 비아(610))와 복수의 제1 비아들(510)간의 이격 거리보다 짧아질 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)간의 제1 이격 거리(L1)가 감소함으로써 인터포져 PCB(420)의 크기가 감소할 수 있다. 또 다른 예를 들어, 복수의 제1 비아들(510)간의 제1 이격 거리(L1)가 감소함으로써, 인터포져 PCB(420)는 동일한 길이의 인터포져 PCB보다 더 많은 수의 비아들을 포함할 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)간의 제1 신호의 전기적 단락이 발생하더라도 문제가 되지 않음에 따라, 복수의 제1 비아들(510)은 하나의 제1 도전성 패드(530)와 전기적으로 연결될 수 있다. 예를 들어, 하나의 제1 도전성 패드(530)가 복수의 제1 비아들(510)을 커버할 수 있다.

일 실시 예에 따르면, 제1 도전성 패드(530)는 인터포져 PCB(420)의 절연 레이어(520)의 제1 면(521)상에 배치될 수 있다.

일 실시 예에 따르면, 제1 도전성 패드(530)는 복수의 제1 비아들(510)을 통해 전달된 전기적 신호를 제1 PCB(예: 도 4의 제1 PCB(411)) 또는 제2 PCB(예: 도 4의 제2 PCB(412))로 전달할 수 있다. 예를 들어, 제1 도전성 패드(530)는 적어도 하나의 비아를 커버하는 전극 패드(electrode pad)를 포함할 수 있다. 예를 들어, 제1 도전성 패드(530)는 복수의 제1 비아들(510)의 내면(531)에 도포된 도전성 물질과 전기적으로 연결됨으로써, 제1 도전성 패드(530)는 복수의 제1 비아들(510)을 통해 전달받은 제1 신호를 제1 PCB(411)로 전달할 수 있다. 예를 들어, 제1 도전성 패드(530)는 제1 솔더 레이어(540)로부터 전달받은 제1 신호를 복수의 제1 비아들(510)로 전달할 수 있다.

일 실시 예에 따르면, 제1 도전성 패드(530)는 복수의 제1 비아들(510)의 내면(531)과 일체로 형성될 수 있다. 예를 들어, 제1 도전성 패드(530)는 복수의 제1 비아들(510)의 내면(531)과 공정 과정에서 일체로 형성될 수 있다. 예를 들어, 제1 도전성 패드(530)는 복수의 제1 비아들(510)의 내면(531)에 도포된 도전성 물질과 동일 소재로 형성될 수 있다. 일 실시 예에 따르면, 제1 도전성 패드(530)가 복수의 제1 비아들(510)의 내면(531)과 일체로 형성됨에 따라, 제1 도전성 패드(530)는 복수의 제1 비아들(510)을 통해 전달받은 제1 신호를 제1 PCB(411) 또는 제2 PCB(412)로 전달할 수 있다.

일 실시 예에 따르면, 제1 도전성 패드(530)는 도전성 플레이팅(plating)과 도전성 포일(foil)을 포함할 수 있다. 예를 들어, 도전성 포일(foil) 상에 도전성 플레이팅(plating)이 배치됨으로써 제1 도전성 패드(530)가 형성될 수 있다.

일 실시 예에 따르면, 제1 도전성 패드(530)는 구리(Cu, copper)로 형성될 수 있다. 예를 들어, 제1 도전성 패드(530)는 동박(copper foil) 및 상기 동박 상에 적층된 구리 플레이팅(copper plating)의 조합으로 형성될 수 있다. 다만, 제1 도전성 패드(530)를 이루는 물질은 구리에 한정하지 않는다.

일 실시 예에 따르면, 제1 도전성 패드(530)는 절연 레이어(520)의 제1 면(521)의 일 영역에 배치될 수 있다. 예를 들어, 제1 도전성 패드(530)는 절연 레이어(520)의 제1 면(521)에 형성된 복수의 제1 비아들(510)의 제1 홀들(511)과 대응되는 영역에 형성될 수 있다. 예를 들어, 제1 도전성 패드(530)는 제1 비아 그룹(501)에 포함된 복수의 제1 비아들(510)의 제1 홀들(511)을 커버하는 영역에 형성될 수 있다.

일 실시 예에 따르면, 제1 도전성 패드(530)는 절연 레이어(520)의 제1 면(521)의 일 영역에 배치되는 것으로 도시되어 있으나, 이에 한정하지 않는다. 예를 들어, 제1 도전성 패드(530)는 제2 면(522)의 제2 홀들(512)과 대응되는 영역에 형성되어, 제2 홀들(512)을 커버할 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)간의 제1 신호의 전기적 단락의 문제가 발생하지 않음에 따라, 하나의 제1 도전성 패드(530)는 복수의 제1 비아들(510)을 커버할 수 있다.

일 실시 예에 따른 도 6을 참고하면, 제1 도전성 패드(530)는 제1 홀들(511)을 모두 커버하도록 하나의 도전성 패드로 형성될 수 있다. 예를 들어, 제1 도전성 패드(530)가 형성된 절연 레이어(520)의 일 영역(A영역) 내에는 제1 비아 그룹(501)이 포함될 수 있다. 예를 들어, 도 5의 A방향에서 보았을 때, 제1 도전성 패드(530)는 복수의 제1 비아들(510)의 제1 홀들(511)과 중첩될 수 있다.

도 6을 참고하면 예를 들어, 제1 도전성 패드(530)가 4x4개의 제1 비아 그룹(501)내의 제1 홀들(511)을 커버할 수 있으나, 제1 홀들(511)의 갯수는 이에 한정하지 않는다. 다른 예를 들어, 하나의 제1 도전성 패드(530)가 3x4개의 제1 비아 그룹(501)내의 제1 홀들(511)을 커버할 수 있다.

일 실시 예에 따르면, 하나의 제1 도전성 패드(530)가 복수의 제1 비아들(510)을 커버함에 따라, 후술하는 제1 솔더 레이어(540)는 제1 도전성 패드(530)보다 좁은 너비로 형성될 수 있다. 예를 들어, 제1 솔더 레이어(540)는 제1 도전성 패드(530)보다 좁은 너비로 형성되더라도, 복수의 제1 비아들(510)에서 전달된 신호가 제1 도전성 패드(530)를 통하여 제1 솔더 레이어(540)로 전달될 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)는 인터포져 PCB(420)의 제1 도전성 패드(530) 상에 배치될 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)는 전기적 연결 부재를 포함할 수 있다. 예를 들어, 제1 솔더 레이어(540)는 복수의 제1 비아들(510), 및 제1 도전성 패드(530)로부터 전달된 제1 신호를 전자 장치(100)의 내부에 배치된 전자 부품(430), 제1 PCB(예: 도 4의 제1 PCB(411)), 또는 제2 PCB(예: 도 4의 제2 PCB(412))로 전달할 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)는 접착 부재를 더 포함할 수 있다. 예를 들어, 제1 솔더 레이어(540)에 의하여 제1 PCB(예: 도 4의 제1 PCB(411))는 인터포져 PCB(420)의 일면에 부착될 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)는 제1 도전성 패드(530) 상에 적층 될 수 있다. 예를 들어, 도 6을 참고하면, 제1 솔더 레이어(540)는 제1 도전성 패드(530)의 일부 영역(B 영역) 상에 배치될 수 있다. 예를 들어, 제1 도전성 패드(530)가 복수의 제1 비아들(510)을 커버하는 경우, 제1 솔더 레이어(540)는 제1 도전성 패드(530)상에서, 제1 도전성 패드(530)가 커버하는 복수의 제1 비아들(510)의 일부에 대응되는 영역에 배치될 수 있다. 예를 들어 도 6을 참고하면, 제1 도전성 패드(530)가 4x4의 복수의 제1 비아들(510)을 커버할 수 있다. 예를 들어, 제1 솔더 레이어(540)는 4x2의 복수의 제1 비아들(510)을 커버하는 제1 도전성 패드(530)의 일 영역(B 영역)상에 배치될 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)는 제1 도전성 패드(530)와 다른 너비로 형성될 수 있다. 예를 들어, 제1 도전성 패드(530)는 절연 레이어(520)의 제1 면(521)을 따라 제1 방향(예: +x 방향)으로 제1 너비(W1)만큼 연장될 수 있다. 예를 들어, 제1 솔더 레이어(540)는 제1 도전성 패드(530)의 일면을 따라 상기 제1 방향(예: +x 방향)으로 제2 너비(W2)만큼 연장될 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)의 제2 너비(W2)는 제1 도전성 패드(530)의 제1 너비(W1)보다 작을 수 있다. 예를 들어, 제1 솔더 레이어(540)가 형성된 B 영역의 제2 너비(W2)는 제1 도전성 패드(530)가 형성된 A 영역의 제1 너비(W1)보다 작을 수 있다.

일 실시 예에 따르면, 제1 너비(W1)는 제1 도전성 패드(530)의 제1 가장자리(P)로부터 제1 방향(예: +x방향)으로 연장되는 길이를 의미할 수 있으며, 제2 너비(W2)는 제1 솔더 레이어(540)의 제2 가장자리(Q)로부터 제1 방향(예: +x방향)으로 연장되는 길이를 의미할 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)의 너비가 감소함에 따라 제1 솔더 레이어(540)와 다른 제2 솔더 레이어(미도시) 간의 이격 거리가 확보될 수 있다. 일 실시 예에 따르면, 제1 솔더 레이어(540)와 다른 제2 솔더 레이어간의 이격 거리가 확보됨에 따라, 제1 솔더 레이어(540)와 제2 솔더 레이어간의 전기적 단락을 방지할 수 있다. 예를 들어, 제1 솔더 레이어(540)를 통해 전달된 제1 신호가 제2 솔더 레이어로 전달될 가능성이 감소할 수 있다.

제1 솔더 레이어(540)와 제2 솔더 레이어(미도시)의 이격 거리(예: 7의 제3 이격거리(L3))에 관한 실시예는 도 7 내지 도 8에서 상세히 서술하기로 한다.

일 실시 예에 따르면, 인터포져 PCB(420)는 솔더 레지스트(550)를 더 포함할 수 있다. 예를 들어, 솔더 레지스트(550)는 절연 레이어(520)의 제1 면(521)상에 배치될 수 있다. 예를 들어, 솔더 레지스트(550)는 절연 레이어(520)의 제1 면(521) 상에서, 제1 도전성 패드(530) 및 제1 솔더 레이어(540)가 배치되지 않은 공간에 형성될 수 있다. 예를 들어, 도 5 및 6을 참고하면, 솔더 레지스트(550)는 절연 레이어(520)의 제1 면 상에서, 제1 도전성 패드(530) 및 제1 솔더 레이어(540)를 둘러싸며 형성될 수 있다.

일 실시 예에 따르면, 솔더 레지스트(550)가 제1 도전성 패드(530) 및 제1 솔더 레이어(540)가 배치되지 않은 공간에 형성됨으로써, 인터포져 PCB(420)의 제1 면(421)이 평탄하게 형성될 수 있다.

일 실시 예에 따르면, 솔더 레지스트(550)가 제1 도전성 패드(530) 및 제1 솔더 레이어(540)가 배치되지 않은 공간에 형성됨으로써, 인터포져 PCB(420)의 공정과정에서 제1 솔더 레이어(540)가 제1 방향(예: +x방향 또는 -x방향)으로 퍼지는 것을 방지할 수 있다. 예를 들어, 제1 도전성 패드(530)가 제1 너비(W1)보다 더 넓은 너비로 형성되는 것을 방지할 수 있다. 예를 들어, 제1 솔더 레이어(540)가 제2 너비(W2)보다 넓은 너비로 형성되는 것을 방지할 수 있다.

일 실시 예에 따르면, 제1 비아 그룹(501)은 전자 장치(100)의 내부에 배치된 전자 부품과 인접한 절연 레이어(520)의 일영역에 배치될 수 있다. 예를 들어, 제1 비아 그룹(501)은 전자 장치(100)의 내부 공간에 배치된 파워 IC(power integrated circuit) 또는 배터리 충전 IC (battery charger integrated circuit)와 인접한 절연 레이어(520)의 일 부분에 형성될 수 있다.

일 실시 예에 따른 도 5 및 도 6을 참고하면, 인터포져 PCB(420)의 각 구성은 사각형의 단면으로 도시되어 있으나, 인터포져 PCB(420)의 단면은 이에 한정하지 않는다. 예를 들어, 인터포져 PCB(420)의 제1 솔더 레이어(540)의 단면은 타원으로 형성될 수 있다.

도 7은 다른 일 실시 예에 따른 전자 장치의 인터포져 PCB의 단면도이다.

도 8은 다른 일 실시 예에 따른 도 7의 인터포져 PCB 내의 비아들의 배치를 나타내는 도면이다.

일 실시 예에 따르면, 도 7 및 도 8은, 복수의 제1 비아들(510)과 제2 비아(610)의 배치관계를 도시한다. 예를 들어, 도 7 및 도 8은, 제1 솔더 레이어(540)와 제2 솔더 레이어(640)간의 제3 이격 거리(L3)에 관한 실시예를 도시한다. 예를 들어, 도 7 및 도 8에서와 같이, 도 5 및 도 6의 제1 비아들 근처에 제2 비아가 형성될 수 있다

일 실시 예에 따르면, 도 7 및 도 8의 인터포져 PCB(420)는 제2 비아(610), 및 절연 레이어(520)의 제2 면(522)에 배치된 제3 도전성 패드(533), 및 제3 솔더 레이어(542)를 더 포함할 수 있다.

일 실시 예에 따르면, 도 7 및 도 8을 참고하면, 제2 솔더 레이어(640)와 제1 솔더 레이어(540)간의 제3 이격 거리(L3)는 제2 도전성 패드(630)와 제1 도전성 패드(530)간의 제2 이격 거리(L2)보다 길 수 있다. 일 실시 예에 따르면, 제3 이격 거리(L3)가 제2 이격 거리(L2)보다 길게 형성됨으로써, 제1 솔더 레이어(540)와 제2 솔더 레이어(640)의 전기적 단락을 방지하면서, 절연 레이어(520)상에서 제1 도전성 패드(530)와 제2 도전성 패드(630)를 인접하게 배치될 수 있다.

일 실시 예에 따르면, 도 7 및 도 8을 서술함에 있어, 도 5 및 도 6의 인터포져 PCB(420)와 중복되는 실시예는 생략하기로 한다. 예를 들어, 도 7 및 도 8의 복수의 제1 비아들(510), 절연 레이어(520), 및 솔더 레지스트(550)와 관련된 실시예는 도 5 및 도 6의 복수의 제1 비아들(510) 절연 레이어(520), 및 솔더 레지스트(550)를 참조할 수 있다.

예를 들어, 인터포져 PCB(420)가 제1 이격 거리(L1)를 가지는 복수의 제1 비아들(510) 포함함에 따라, 인터포져 PCB(420)의 크기가 감소할 수 있다. 또 다른 일 실시 예에 따르면, 복수의 제1 비아들(510)간의 이격 거리가 감소함으로써 인터포져 PCB(420)는 동일한 크기의 인터포져 PCB보다 더 많은 수의 비아를 더 포함할 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)는 절연 레이어(520)의 제2 면(522) 상에 배치된 제3 도전성 패드(533), 및 제3 솔더 레이어(542)를 더 포함할 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)는 제2 비아(610), 제2 도전성 패드(first conductive pad, 630), 및 제2 솔더 레이어(solder layer, 640)를 더 포함할 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)는 전기적 신호가 통과하는 전송 경로로 이용되는 제2 비아(second via, 610)를 더 포함할 수 있다.

일 실시 예에 따르면, 제2 비아(610)는 절연 레이어(520)를 관통하며 형성될 수 있다. 예를 들어, 제2 비아(610)는 절연 레이어(520)를 관통하여, 절연 레이어(520)의 제1 면(521), 및 제2 면(522)을 연결할 수 있다. 예를 들어, 제2 비아(610)는 절연 레이어(520)의 제1 면(521), 및 제2 면(522)에 수직하게 절연 레이어(520)를 관통하며 형성될 수 있으나 이에 한정하지 않는다. 다른 예를 들어, 제2 비아(610)는 절연 레이어(520)를 제1 면(521)을 기준으로 일정한 각을 가지고 관통하여, 제1 면(521)으로부터 및 제2 면(522)까지 연장될 수 있다. 또 다른 예를 들어, 제2 비아(610)는 제3 면(523) 및 제4 면(524)에 평행하게 절연 레이어(520)를 관통하는 관으로 형성될 수 있다.

일 실시 예에 따르면, 제2 비아(610)는 복수의 제1 비아들(510)과 실질적으로 동일하게 형성될 수 있다. 예를 들어, 제2 비아(610)는 절연 레이어(520)를 관통함으로써, 제2 비아(610)는 절연 레이어(520)의 제1 면(521), 및 제2 면(522)상에 형성된 제2 홀(611) 및 제4 홀(612)을 포함할 수 있다. 예를 들어, 제2 비아(610)의 내면(631)은 도전성 물질로 도포되고, 제2 비아(610)의 내면 이외의 내부 공간(632)은 절연 물질로 채워질 수 있다.

일 실시 예에 따르면, 제2 비아(610)는 제2 신호가 통과하는 제2 전송 경로로 이용될 수 있다. 예를 들어, 제2 비아(610)의 내면(631)에 도전성 물질이 도포됨으로써, 제2 비아(610)는 제2 신호를 전달하는 제2 전송 경로로 이용될 수 있다. 예를 들어, 제2 비아(610)를 통해서 전달되는 제2 신호는 복수의 제1 비아들(510)을 통해서 전달되는 제1 신호와 구별될 수 있다.

일 실시 예에 따르면, 제2 비아(610)는 복수의 제1 비아들(510)과는 다른 신호의 전송 경로로 이용됨에 따라, 제2 비아(610)는 복수의 제1 비아들(510)과 이격 배치될 수 있다. 예를 들어, 제2 비아(610)가 복수의 제1 비아들(510)과 이격 배치됨에 따라, 복수의 제1 비아들(510)과 제2 비아(610) 간의 전기적으로 단락(short)되는 문제가 방지할 수 있다. 예를 들어, 제2 비아(610)는 제1 신호와 구별되는 제2 신호의 전송 경로로 이용됨에 따라, 제2 비아(610)를 통과하는 제2 신호가 복수의 제1 비아들(510)로 전달되는 것을 방지하기 위해 제2 비아(610)는 제1 비아 그룹(501)과 일정한 거리 이상 이격되어 배치될 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)는 절연 레이어(520)의 제1 면(521)상에 배치되는 제2 도전성 패드(630)를 더 포함할 수 있다.

일 실시 예에 따르면, 제2 도전성 패드(630)는 제1 도전성 패드(530)의 일부를 참조할 수 있다. 예를 들어, 제2 도전성 패드(630)는 전극 패드를 포함할 수 있다. 예를 들어, 제2 도전성 패드(630)는 제2 비아(610)의 제2 홀(611) 및/또는 제4 홀(612)을 커버할 수 있다.

일 실시 예에 따르면, 제2 도전성 패드(630)는 제2 비아(610)를 통해 전달된 제2 전기적 신호를 제1 PCB(예: 도 4의 제1 PCB(411)) 또는 제2 PCB(예: 도 4의 제2 PCB(412))로 전달할 수 있다. 예를 들어, 제2 도전성 패드(630)는 제2 비아(610)의 내면(631)에 도포된 도전성 물질과 전기적으로 연결됨으로써, 제2 도전성 패드(630)는 제2 비아(610)를 통해 전달받은 제2 신호를 제1 PCB(예: 도 4의 제1 PCB(411)) 또는 제2 PCB(예: 도 4의 제2 PCB(412))로 전달할 수 있다.

일 실시 예에 따르면, 제2 도전성 패드(630)는 제2 비아(610)의 내면(631)과 일체로 형성될 수 있다. 예를 들어, 제2 도전성 패드(630)는 제2 비아 (610)의 내면(631)과 공정 과정에서 일체로 형성될 수 있다. 예를 들어, 제2 도전성 패드(630)는 제2 비아 (610)의 내면(631)에 도포된 도전성 물질과 동일 소재로 형성될 수 있다.

일 실시 예에 따르면, 제2 도전성 패드(630)와 제2 비아(610)의 내면(631)이 일체로 형성됨으로써, 제2 도전성 패드(630)는 제2 비아(610)를 통해 전달받은 제2 신호를 제1 PCB(예: 도 4의 제1 PCB(411)) 또는 제2 PCB(예: 도 4의 제1 PCB(412))로 전달할 수 있다.

일 실시 예에 따르면, 제2 도전성 패드(630)는 절연 레이어(520)의 제1 면(521)의 일 영역에 배치될 수 있다. 예를 들어, 제2 도전성 패드(630)는 절연 레이어(520)의 제1 면(521) 상에서 제1 도전성 패드(530)가 배치되지 않은 이외의 영역에 배치될 수 있다. 예를 들어, 절연 레이어(520)의 제1 면(521) 상의 일부 영역에는 제1 도전성 패드(530)가 배치될 수 있으며, 절연 레이어(520)의 제1 면(521) 상의 다른 일부 영역에는 제2 도전성 패드(630)가 배치될 수 있다. 예를 들어, 절연 레이어(520)의 제1 면(521) 상에서 제1 도전성 패드(530)와 제2 도전성 패드(630)는 중첩되지 않을 수 있다.

일 실시 예에 따르면, 제2 도전성 패드(630)는 절연 레이어(520)의 제1 면(521)에 형성된 제2 비아(610)의 제2 홀(611)과 대응되는 영역에 형성될 수 있다. 예를 들어 도 8을 참고하면, 제2 도전성 패드(630)는 제2 홀(611)을 커버하도록 절연 레이어(520) 상에 형성될 수 있다. 예를 들어, 도 7의 A방향에서 보았을 때, 제2 도전성 패드(630)는 제2 비아(610)의 제2 홀(611)과 중첩될 수 있다. 제2 도전성 패드(630)는 4x1로 정렬된 제2 비아(610)의 제2 홀(611)을 커버할 수 있으나, 제2 비아(610)의 개수는 이에 한정하지 않는다.

일 실시 예에 따르면, 인터포져 PCB(420)는 제2 도전성 패드(630) 상에 배치되는 제2 솔더 레이어(640)를 더 포함할 수 있다.

일 실시 예에 따르면, 제2 솔더 레이어(640)는 제2 비아(610), 및 제2 도전성 패드(630)를 통해서 전달된 제2 신호를 전자 장치(100)의 내부에 배치된 전자 부품(430), 제1 PCB(예: 도 4의 제1 PCB(411)), 또는 제2 PCB(예: 도 4의 제2 PCB(412))로 전달할 수 있다.

일 실시 예에 따르면, 제2 솔더 레이어(640)는 제2 도전성 패드(630) 상에 적층될 수 있다. 예를 들어, 도 8을 참고하면, 제2 솔더 레이어(640)는 제2 도전성 패드(630)상에 배치될 수 있다. 예를 들어, 제2 도전성 패드(630)가 제2 비아(610)를 커버하는 경우, 제2 솔더 레이어(640)는 제2 도전성 패드(630)를 커버할 수 있다. 예를 들어, 도 7의 A방향에서 보았을 때, 제2 솔더 레이어(640)는 제2 도전성 패드(630)와 중첩될(overlapped) 수 있다.

일 실시 예에 따르면, 제2 솔더 레이어(640)는 제2 도전성 패드(630)와 동일한 제3 너비(W3)로 형성될 수 있다. 예를 들어, 제2 도전성 패드(630)는 절연 레이어(520)의 제1 면(521)을 따라 제1 방향(예: +x 방향)으로 제3 너비(W3)만큼 연장될 수 있다. 예를 들어, 제2 솔더 레이어(640)는 제2 도전성 패드(630)의 일면을 따라 상기 제1 방향(예: +x 방향)으로 제3 너비(W3)만큼 연장될 수 있다.

일 실시 예에 따르면, 제2 솔더 레이어(640)는 제2 도전성 패드(630)와 동일한 제3 너비(W3)로 형성되는 것으로 설명하였으나, 이에 한정하지 않는다. 다른 예를 들어, 제2 솔더 레이어(640)는 제2 도전성 패드(630)보다 작은 제4 너비(미도시)로 형성될 수 있다.

일 실시 예에 따르면, 제3 너비(W3) 및 제4 너비(W4)는 도 5 및 도 6의 제1 너비(W1) 및 제2 너비(W2)를 참조할 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)와 제2 솔더 레이어(640)간의 제3 이격 거리(L3)는 제1 도전성 패드(530)와 제2 도전성 패드(630)간의 제2 이격 거리(L2)보다 클 수 있다.

서로 다른 신호를 전달하는 각각의 솔더 레이어가 인접 배치되는 경우, 신호가 다른 신호를 전달하는 솔더 레이어로 전달될 수 있다. 예를 들어, 제1 신호를 전달하는 제1 솔더 레이어와 제2 신호를 전달하는 제2 솔더 레이어가 인접 배치되는 경우, 제1 신호는 제2 솔더 레이어로 전달될 수 있다. 제1 신호가 제2 솔더 레이어로 전달되는 경우, 전자 장치(100)가 오작동 될 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)와 제2 솔더 레이어(640)간의 제3 이격 거리(L3)만큼 이격 될 수 있다.

일 실시 예에 따르면, 제3 이격 거리(L3)는 약 350um 내지 550 um 이내 일 수 있다. 예를 들어, 제3 이격 거리(L3)는 약 400um을 포함할 수 있으나, 이에 한정하지 않는다. 다른 예를 들어, 제3 이격 거리(L3)는 550 um보다 클 수 있다. 다른 예를 들어, 제3 이격 거리(L3)는 350um보다 작을 수 있다.

일 실시 예에 따르면, 제2 비아(610)를 커버하는 제2 도전성 패드(630)는 복수의 제1 비아들(510)을 커버하는 제1 도전성 패드(530)와 제3 이격 거리(L3)보다 작은 제2 이격 거리(L2)만큼 이격 될 수 있다.

일 실시 예에 따르면, 제2 이격 거리(L2)는 약 50um 내지 약 150um 이내 일 수 있다. 예를 들어, 제2 이격 거리(L2)는 약 100um을 포함할 수 있으나, 이에 한정하지 않는다. 다른 예를 들어, 제2 이격 거리(L2)는 150 um보다 클 수 있다. 다른 예를 들어, 제2 이격 거리(L2)는 50um보다 작을 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)는 제1 이격 거리(L1)를 가지는 복수의 제1 비아들(510), 및 제2 솔더 레이어(640)와의 관계에서 제3 이격 거리(L3)가 확보된 제1 솔더 레이어(540)를 포함할 수 있다

일 실시 예에 따르면, 인터포져 PCB(420)가 제3 이격 거리(L3)가 확보된 제1 솔더 레이어(540)를 포함함에 따라, 전기적 오류가 발생할 가능성이 감소할 수 있다. 예를 들어, 제3 이격 거리(L3)가 제2 이격 거리(L2)보다 길게 형성됨에 따라, 인터포져 PCB(420)는 제2 솔더 레이어(640)와 제1 솔더 레이어(540) 간의 전기적 단락이 발생하는 문제를 방지할 수 있다. 예를 들어, 제1 솔더 레이어(540)와 다른 제2 솔더 레이어(640)간의 제3 이격 거리(L3)가 확보됨에 따라, 인터포져 PCB(420)는 제1 솔더 레이어(540)를 통해 전달된 제1 신호가 제2 솔더 레이어(640)로 흘러가는 것을 방지할 수 있다.

일 실시 예에 따르면, 제3 도전성 패드(533) 및 제3 솔더 레이어(542)는 제1 도전성 패드(530), 및 제1 솔더 레이어(540)를 참조할 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)의 도전성 패드 및 솔더 레이어는 절연 레이어(520)의 양면에 배치될 수 있다. 예를 들어, 도전성 패드 및 솔더 레이어는 절연 레이어(520)의 제1 면(521) 및 제2 면(522)에 배치될 수 있다.

일 실시 예에 따르면, 제3 도전성 패드(533)는 제2 면(522)에 형성된 복수의 제1 비아들(510)의 제3 홀들(512)을 커버하도록 제2 면(522)상에 배치될 수 있다. 예를 들어, 제3 도전성 패드(533)는 복수의 제1 비아들(510)과 전기적으로 연결됨으로써, 제3 도전성 패드(533)는 복수의 제1 비아들(510)로부터 전달받은 제1 신호를 제2 PCB(예: 도 4의 412)로 전달할 수 있다.

일 실시 예에 따르면, 제3 솔더 레이어(542)는 제3 도전성 패드(533)상에 배치될 수 있으며, 제3 도전성 패드(533) 보다 작은 너비로 형성될 수 있다. 예를 들어, 제3 도전성 패드(533)는 절연 레이어(520)의 제2 면(522)을 따라 제1 방향(예: +x 방향 또는 -x 방향)으로 제3 너비(W3)만큼 연장되고, 제3 솔더 레이어는 상기 제1 방향으로 상기 제3 너비(W3)보다 작은 제4 너비(W4)만큼 연장될 수 있다. 예를 들어, 제3 너비(W3) 및 제4 너비(W4)는 제1 도전성 패드(530)의 제1 너비(W1) 및 제2 솔더 레이어(640)의 제2 너비(W2)와 실질적으로 동일할 수 있으나, 이에 한정하지 않는다.

일 실시 예에 따르면, 인터포져 PCB(420)는 절연 레이어(520)의 제2 면(522) 상에 배치된 제3 도전성 패드(533), 및 제3 솔더 레이어(542)를 더 포함함으로써, 제2 PCB(412)에서 전달된 제1 신호를 제1 PCB(411)로 전달할 수 있다. 다른 예를 들어, 인터포져 PCB(420)는 제1 PCB(411)에서 전달된 제1 전기적 신호를 제2 PCB(412)로 전달할 수 있다.

일 실시 예에 따르면, 제2 비아(610)도 절연 레이어(520)의 제2 면(522)상에 배치된 도전성 패드 및 솔더 레이어를 참조할 수 있다.

도 9는 다른 일 실시 예에 따른 인터포져 PCB에서 비아들의 배치를 나타내는 도면이다.

도 9는, 도 7 및 도 8과 달리, 제1 비아 그룹(501)뿐만 아니라 제2 비아 그룹(901)을 함께 도시한다.

일 실시 예에 따르면, 도 9의 인터포져 PCB(420)는, 도 7 내지 도 8과 달리, 제2 비아 그룹(901)을 포함할 수 있다.

일 실시 예에 따르면, 도 9의 실시예를 설명함에 앞서서, 도 5 내지 도 8에서 서술한 실시예와 중복되는 내용은 생략하기로 한다.

일 실시 예에 따르면, 인터포져 PCB(420)는 복수의 제2 비아들(910)을 포함할 수 있다. 일 실시 예에 따르면, 복수의 제2 비아들(910)은 도 7 내지 도 8의 제2 비아(610)를 참조할 수 있다. 예를 들어, 복수의 제2 비아들(910)은 절연 레이어(520)를 관통하여 절연 레이어(520)의 제1 면(521) 및 제2 면(522)을 연결할 수 있다. 예를 들어, 복수의 제2 비아들(910)은 복수의 제1 비아들(510)의 제1 신호와 구별되는 제2 신호가 통과하는 제2 전송 경로로 이용될 수 있다.

일 실시 예에 따르면, 동일한 제2 신호의 제2 전송 경로로 이용되는 복수의 제2 비아들(910)을 총칭하여 제2 비아 그룹(901)이라 할 수 있다.

일 실시 예에 따르면, 제2 비아 그룹(901)은 제2 신호의 제2 전송 경로로 이용됨에 따라, 복수의 제2 비아들(910)간의 제2 신호의 전기적 단락(short)이 발생하더라도 문제가 되지 않을 수 있다. 예를 들어, 복수의 제2 비아들(910) 중 하나의 비아에서 전달되는 제2 신호가 복수의 제2 비아들(910) 중 다른 비아로 전달되더라도, 신호 간섭의 문제가 발생하지 않을 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)의 크기가 감소함으로써, 전자 장치(100)의 내부에는 다른 전자 부품이 배치될 수 있는 영역이 증가할 수 있다. 예를 들어, 인터포져 PCB(420)의 크기가 감소함으로써, 전자 장치(100)의 내부에는 배터리(320)가 배치될 공간이 추가 확보될 수 있다. 일 실시 예에 따르면, 배터리(320)의 배치공간이 추가 확보됨에 따라, 사용자의 편의성 또는 사용성이 증가할 수 있다.

일 실시 예에 따르면, 복수의 제2 비아들(910)간의 전기적 단락 문제가 발생하지 않음에 따라, 복수의 제2 비아들(910)간의 제4 이격 거리(L4)는 제2 비아(910)와 복수의 제1 비아들(510)간의 이격 거리(L1)보다 짧아질 수 있다.

일 실시 예에 따르면, 복수의 제2 비아들(910)간의 제4 이격 거리(L4)가 감소함으로써 인터포져 PCB(420)의 크기가 감소할 수 있다. 또 다른 예를 들어, 복수의 제2 비아들(910)간의 제4 이격 거리(L4)가 감소함으로써, 인터포져 PCB(420)는 동일한 길이의 인터포져 PCB보다 더 많은 수의 비아들을 포함할 수 있다.

일 실시 예에 따르면, 도 9는 복수의 제2 비아들(910)간의 제4 이격 거리(L4)가 제1 방향(예: y방향)으로 형성되는 것으로 도시되어 있으나, 이에 한정하지 않는다. 다른 예를 들어, 제4 이격 거리(L4)는 제2 방향(예: x방향)으로 형성될 수 있다. 또 다른 예를 들어, 제4 이격 거리(L4)는 복수의 제2 비아들(910) 중 하나의 제2 비아로부터 대각선 방향(예: xy방향)으로 위치한 다른 하나의 제2 비아 사이의 길이로 형성될 수 있다.

또한, 일 실시 예에 따르면, 제2 비아 그룹(901)과 제1 비아 그룹(501)을 일정한 거리만큼 이격됨으로써 전기적으로 단절될 수 있다. 예를 들어, 제2 솔더 레이어(940)와 제1 솔더 레이어(540)가 제3 이격 거리(L3)만큼 이격 됨으로써 제2 비아 그룹(901)과 제1 비아 그룹(501)은 전기적으로 단절될 수 있다.

일 실시 예에 따르면, 상기 제3 이격 거리(L3)는 제1 솔더 레이어(540)와 제2 솔더 레이어(640)의 이격 거리를 포함할 수 있다. 일 실시 예에 따르면, 후술하는 제2 이격 거리(L2)는 제1 도전성 패드(530)와 제2 도전성 패드(930)의 이격 거리를 포함할 수 있다.

일 실시 예에 따르면, 제3 이격 거리(L3)가 제2 이격 거리(L2)보다 길게 형성됨에 따라, 제2 솔더 레이어(940)와 제1 솔더 레이어(540) 간의 전기적 단락 문제가 발생하는 것이 감소할 수 있다. 예를 들어, 제3 이격 거리(L3)가 확보됨에 따라, 제1 솔더 레이어(540)를 통해 전달된 제1 신호가 제2 솔더 레이어(940)로 흘러가는 것을 방지할 수 있다.

일 실시 예에 따르면, 제1 도전성 패드(530), 제1 솔더 레이어(540), 제2 도전성 패드(930), 제2 솔더 레이어(940)와 관련된 실시예는 도 5 내지 도 8의 제1 도전성 패드(530), 제1 솔더 레이어(540), 제2 도전성 패드(630), 및 제2 솔더 레이어(640)를 참조할 수 있다.

도 10는 일 실시 예에 따른 인터포져 PCB의 제조 과정을 나타내는 순서도이다.

도 10은 도 4의 인터포져 PCB(420)를 제조하는 방법을 도시한다.

도 10에 도시된 인터포져 PCB(420)를 제조하는 방법의 인터포져 PCB(420)는 도 5 내지 도 9의 인터포져 PCB(420)를 참조할 수 있다. 예를 들어, 도 10의 인터포져 PCB(420)는 복수의 제1 비아들(510), 및 제2 비아(610)를 포함할 수 있다.

일 실시 예에 따르면, 공정 1010은 절연 레이어(520)를 관통하는 복수의 제1 비아들(510)을 형성하는 단계를 포함할 수 있다. 예를 들어, 공정 1010은 절연 레이어(520)를 관통하는 복수의 제1 비아들(510), 및 복수의 제1 비아들(510)과 이격되는 제2 비아(610)를 형성하는 단계를 포함할 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)은 제1 신호가 통과하는 제1 전송 경로로 이용되고, 제2 비아(610)는 제2 신호가 통과하는 제2 전송 경로로 이용될 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)은 제1 이격 거리(L1)만큼 이격되어 형성될 수 있다. 일 실시 예에 따르면, 제1 이격 거리(L1)는 복수의 제1 비아들(510)과 제2 비아(610)의 이격 거리보다 짧을 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)은 제1 신호를 전달하는 제1 전송 경로로 이용될 수 있다. 일 실시 예에 따르면, 복수의 제1 비아들(510)간에는 신호의 오류가 발생하지 않을 수 있다. 예를 들어, 복수의 제1 비아들(510) 중 하나의 비아에서 전달되는 제1 신호가, 복수의 제1 비아들(510) 중 다른 비아로 전달되더라도 신호 간섭의 문제가 발생하지 않을 수 있다.

일 실시 예에 따르면, 복수의 제1 비아들(510)간의 제1 신호의 오류가 발생하지 않음에 따라, 복수의 제1 비아들(510)간의 제1 이격 거리(L1)는 다른 제2 신호의 제2 전송 경로로 이용되는 제2 비아(610)와 복수의 제1 비아들(510)간의 이격 거리보다 짧아질 수 있다.

일 실시 예에 따르면, 공정 1020은 복수의 제1 비아들(510)의 내면(531)을 제1 도전성 물질로 도포하는 단계를 포함할 수 있다. 예를 들어, 제1 도전성 물질은 구리(Cu, copper)를 포함할 수 있다.

일 실시 예에 따르면, 공정 1030은 제1 도전성 물질이 도포된 복수의 제1 비아들(510)에 절연 물질을 주입하는 단계를 포함할 수 있다. 일 실시 예에 따르면, 절연 물질이 주입됨으로써, 복수의 제1 비아들(510)의 강성이 확보될 수 있다.

일 실시 예에 따르면, 공정 1040은 상기 절연 물질이 주입된 복수의 제1 비아들(510)의 홀들(511, 512)을 커버하는 제2 도전성 물질을 절연 레이어(520) 상에 도포하는 단계를 포함할 수 있다. 절연 레이어(520) 상에 도포된 제2 도전성 물질은 절연 레이어(520) 상의 후술하는 도전성 패드들을 형성하는데 이용될 수 있다.

일 실시 예에 따르면, 홀들(511, 512)은 절연 레이어(520)의 양면(예: 제1 면(521), 및 제2 면(522))에 형성될 수 있다. 예를 들어, 홀들(511, 512)은 제1 홀들(511), 및 제3 홀들(512)을 포함할 수 있으며, 제1 홀들(511)은 절연 레이어(520)의 제1 면(521)에 형성되고, 제3 홀들(512)은 절연 레이어(520)의 제2 면(522)에 형성될 수 있다.

일 실시 예에 따르면, 공정 1050은 제1 홀들(511)이 커버되는 제1 영역(C 영역)의 이외의 제2 영역(E 영역)을 에칭(etching)함으로써 제1 도전성 패드(530)를 형성하는 단계를 포함할 수 있다. 예를 들어, 공정 1050은 제1 영역(C 영역)의 이외의 제2 영역(E 영역)을 에칭(etching)함으로써 제1 도전성 패드(530)를 형성하고, 제1 영역(C 영역)과 제2 영역(D 영역) 이외의 제3 영역(E 영역)을 에칭함으로써 제2 도전성 패드(630)를 형성하는 단계를 포함할 수 있다.

일 실시 예에 따르면, 하나의 제1 도전성 패드(530)가 복수의 제1 비아들(510)을 커버할 수 있다.

일 실시 예에 따르면, 하나의 제1 도전성 패드(530)가 복수의 제1 비아들(510)을 커버함에 따라, 제1 도전성 패드(530)상에 배치되는 제1 솔더 레이어(540)는 제1 도전성 패드(530)보다 좁은 너비로 형성될 수 있다. 예를 들어, 제1 솔더 레이어(540)는 제1 도전성 패드(530)보다 좁은 너비로 형성되더라도, 복수의 제1 비아들(510)에서 전달된 신호가 제1 도전성 패드(530)를 통하여 제1 솔더 레이어(540)로 전달될 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)의 너비가 감소함에 따라 제1 솔더 레이어(540)와 다른 제2 솔더 레이어(미도시) 간의 이격 거리가 확보될 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)와 다른 제2 솔더 레이어(640)간의 이격 거리가 확보됨에 따라, 제1 솔더 레이어(540)와 제2 솔더 레이어(640)간의 전기적 단락을 방지할 수 있다.

일 실시 예에 따르면, 공정 1060은 제1 도전성 패드(530) 상에, 제1 도전성 패드(530)보다 좁은 너비의 제1 솔더 레이어(540)를 형성하는 단계를 포함할 수 있다. 예를 들어, 공정 1060은 제1 도전성 패드(530) 상에 제1 도전성 패드(530)보다 좁은 너비의 제1 솔더 레이어(540)를 형성하는 단계, 및 제2 도전성 패드(630) 상에 제2 솔더 레이어(640)를 형성하는 단계를 포함할 수 있다.

일 실시 예에 따르면, 제1 도전성 패드(530)는 제1 너비(W1)로 형성되고, 제1 솔더 레이어(540)는 제1 너비(W1)보다 작은 제2 너비(W2)로 형성될 수 있으나, 이에 한정하지 않는다. 예를 들어, 제1 솔더 레이어(540)는 제1 너비(W1)로 형성될 수 있다.

일 실시 예에 따르면, 제1 솔더 레이어(540)가 제1 너비(W1)보다 작은 제2 너비(W2)로 형성됨으로써, 제1 솔더 레이어(540)와 다른 신호를 전달하는 제2 솔더 레이어 사이의 이격 거리가 확보될 수 있다. 예를 들어, 제1 도전성 패드(530)와 제2 도전성 패드(630)는 제2 이격 거리(L2)만큼 이격되고, 제1 솔더 레이어(540)는 제2 솔더 레이어(640)와 제2 이격 거리(L2)보다 긴 제3 이격 거리(L3)만큼 이격될 수 있다.

일 실시 예에 따르면, 제3 이격 거리(L3)가 제2 이격 거리(L2)보다 길게 형성됨으로써, 제1 솔더 레이어(540)와 제2 솔더 레이어(640)의 전기적 단락을 방지하고, 절연 레이어(520)상에서 제1 도전성 패드(530)와 제2 도전성 패드(630)가 인접하게 배치될 수 있다.

일 예에서, 인터포져 PCB(420)가 제3 이격 거리(L3)가 확보된 제1 솔더 레이어(540)를 포함함에 따라, 전기적 오류가 발생할 가능성이 감소할 수 있다. 예를 들어, 제3 이격 거리(L3)가 제2 이격 거리(L2)보다 길게 형성됨에 따라, 인터포져 PCB(420)는 제2 솔더 레이어(640)와 제1 솔더 레이어(540) 간의 전기적 단락이 발생하는 문제를 방지할 수 있다. 예를 들어, 제1 솔더 레이어(540)와 다른 제2 솔더 레이어(640)간의 제3 이격 거리(L3)가 확보됨에 따라, 인터포져 PCB(420)는 제1 솔더 레이어(540)를 통해 전달된 제1 신호가 제2 솔더 레이어(640)로 흘러가는 것을 방지할 수 있다.

일 실시 예에 따르면, 인터포져 PCB(420)를 제조하는 방법은 솔더 레지스트를 형성하는 공정 1070을 더 포함할 수 있다. 예를 들어, 공정 1060은 제2 영역(D 영역)에서, 제1 도전성 패드(530) 및 제1 솔더 레이어(540)가 배치되지 않는 공간에 솔더 레지스트(solder resist, 550)를 형성하는 단계를 포함할 수 있다. 다른 예를 들어, 공정 1060은 제3 영역(E영역)에서, 제1 도전성 패드(530), 제1 솔더 레이어(540)가 배치되지 않는 공간에 솔더 레지스트(solder resist, 550)를 형성하는 단계를 포함할 수 있다.

또 다른 예를 들어, 솔더 레지스트(550)는 제1 솔더 레이어(540)로부터 일부 이격되어 형성될 수 있다. 예를 들어, 솔더 레지스트(550)와 제1 솔더 레이어(540) 사이에 빈 공간이 형성될 수 있다.

일 실시 예에 따르면, 솔더 레지스트(550)가 제3 영역(E영역)에 형성됨으로써, 인터포져 PCB(420)의 일면(도 4의 421)이 평탄하게 형성될 수 있다.

일 실시 예에 따르면, 공정 1060과 공정 1070의 순서는 이에 한정하지 않는다. 예를 들어, 공정 1070 후에 공정 1060을 포함할 수 있다.

도 11은 다양한 실시 예들에 따른 네트워크 환경(1100) 내의 전자 장치(1101)의 블록도이다. 도 11을 참조하면, 네트워크 환경(1100)에서 전자 장치(1101)는 제1 네트워크(1198)(예: 근거리 무선 통신 네트워크)를 통하여 전자 장치(1102)와 통신하거나, 또는 제2 네트워크(1199)(예: 원거리 무선 통신 네트워크)를 통하여 전자 장치(1104) 또는 서버(1108)와 통신할 수 있다. 일 실시 예에 따르면, 전자 장치(1101)는 서버(1108)를 통하여 전자 장치(1104)와 통신할 수 있다. 일 실시 예에 따르면, 전자 장치(1101)는 프로세서(1120), 메모리(1130), 입력 모듈(1150), 음향 출력 모듈(1155), 디스플레이 모듈(1160), 오디오 모듈(1170), 센서 모듈(1176), 인터페이스(1177), 연결 단자(1178), 햅틱 모듈(1179), 카메라 모듈(1180), 전력 관리 모듈(1188), 배터리(1189), 통신 모듈(1190), 가입자 식별 모듈(1196), 또는 안테나 모듈(1197)을 포함할 수 있다. 어떤 실시 예에서는, 전자 장치(1101)에는 이 구성요소들 중 적어도 하나(예: 연결 단자(1178))가 생략되거나, 하나 이상의 다른 구성요소가 추가될 수 있다. 어떤 실시 예에서는, 이 구성요소들 중 일부들(예: 센서 모듈(1176), 카메라 모듈(1180), 또는 안테나 모듈(1197))은 하나의 구성요소(예: 디스플레이 모듈(1160))로 통합될 수 있다.

프로세서(1120)는, 예를 들면, 소프트웨어(예: 프로그램(1140))를 실행하여 프로세서(1120)에 연결된 전자 장치(1101)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)를 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일 실시 예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(1120)는 다른 구성요소(예: 센서 모듈(1176) 또는 통신 모듈(1190))로부터 수신된 명령 또는 데이터를 휘발성 메모리(1132)에 저장하고, 휘발성 메모리(1132)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터를 비휘발성 메모리(1134)에 저장할 수 있다. 일 실시 예에 따르면, 프로세서(1120)는 메인 프로세서(1121)(예: 중앙 처리 장치 또는 어플리케이션 프로세서) 또는 이와는 독립적으로 또는 함께 운영 가능한 보조 프로세서(1123)(예: 그래픽 처리 장치, 신경망 처리 장치(NPU: neural processing unit), 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 예를 들어, 전자 장치(1101)가 메인 프로세서(1121) 및 보조 프로세서(1123)를 포함하는 경우, 보조 프로세서(1123)는 메인 프로세서(1121)보다 저전력을 사용하거나, 지정된 기능에 특화되도록 설정될 수 있다. 보조 프로세서(1123)는 메인 프로세서(1121)와 별개로, 또는 그 일부로서 구현될 수 있다.

보조 프로세서(1123)는, 예를 들면, 메인 프로세서(1121)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(1121)를 대신하여, 또는 메인 프로세서(1121)가 액티브(예: 어플리케이션 실행) 상태에 있는 동안 메인 프로세서(1121)와 함께, 전자 장치(1101)의 구성요소들 중 적어도 하나의 구성요소(예: 디스플레이 모듈(1160), 센서 모듈(1176), 또는 통신 모듈(1190))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일 실시 예에 따르면, 보조 프로세서(1123)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성요소(예: 카메라 모듈(1180) 또는 통신 모듈(1190))의 일부로서 구현될 수 있다. 일 실시 예에 따르면, 보조 프로세서(1123)(예: 신경망 처리 장치)는 인공지능 모델의 처리에 특화된 하드웨어 구조를 포함할 수 있다. 인공지능 모델은 기계 학습을 통해 생성될 수 있다. 이러한 학습은, 예를 들어, 인공지능이 수행되는 전자 장치(1101) 자체에서 수행될 수 있고, 별도의 서버(예: 서버(1108))를 통해 수행될 수도 있다. 학습 알고리즘은, 예를 들어, 지도형 학습(supervised learning), 비지도형 학습(unsupervised learning), 준지도형 학습(semi-supervised learning) 또는 강화 학습(reinforcement learning)을 포함할 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은, 복수의 인공 신경망 레이어들을 포함할 수 있다. 인공 신경망은 심층 신경망(DNN: deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), RBM(restricted Boltzmann machine), DBN(deep belief network), BRDNN(bidirectional recurrent deep neural network), 심층 Q-네트워크(deep Q-networks) 또는 상기 중 둘 이상의 조합 중 하나일 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은 하드웨어 구조 이외에, 추가적으로 또는 대체적으로, 소프트웨어 구조를 포함할 수 있다.

메모리(1130)는, 전자 장치(1101)의 적어도 하나의 구성요소(예: 프로세서(1120) 또는 센서 모듈(1176))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 데이터는, 예를 들어, 소프트웨어(예: 프로그램(1140)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(1130)는, 휘발성 메모리(1132) 또는 비휘발성 메모리(1134)를 포함할 수 있다.

프로그램(1140)은 메모리(1130)에 소프트웨어로서 저장될 수 있으며, 예를 들면, 운영 체제(1142), 미들 웨어(1144) 또는 어플리케이션(1146)을 포함할 수 있다.

입력 모듈(1150)은, 전자 장치(1101)의 구성요소(예: 프로세서(1120))에 사용될 명령 또는 데이터를 전자 장치(1101)의 외부(예: 사용자)로부터 수신할 수 있다. 입력 모듈(1150)은, 예를 들면, 마이크, 마우스, 키보드, 키(예: 버튼), 또는 디지털 펜(예: 스타일러스 펜)을 포함할 수 있다.

음향 출력 모듈(1155)은 음향 신호를 전자 장치(1101)의 외부로 출력할 수 있다. 음향 출력 모듈(1155)은, 예를 들면, 스피커 또는 리시버를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용될 수 있다. 리시버는 착신 전화를 수신하기 위해 사용될 수 있다. 일 실시 예에 따르면, 리시버는 스피커와 별개로, 또는 그 일부로서 구현될 수 있다.

디스플레이 모듈(1160)은 전자 장치(1101)의 외부(예: 사용자)로 정보를 시각적으로 제공할 수 있다. 디스플레이 모듈(1160)은, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일 실시 예에 따르면, 디스플레이 모듈(1160)은 터치를 감지하도록 설정된 터치 센서, 또는 상기 터치에 의해 발생되는 힘의 세기를 측정하도록 설정된 압력 센서를 포함할 수 있다.

오디오 모듈(1170)은 소리를 전기 신호로 변환시키거나, 반대로 전기 신호를 소리로 변환시킬 수 있다. 일 실시 예에 따르면, 오디오 모듈(1170)은, 입력 모듈(1150)을 통해 소리를 획득하거나, 음향 출력 모듈(1155), 또는 전자 장치(1101)와 직접 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(1102))(예: 스피커 또는 헤드폰)를 통해 소리를 출력할 수 있다.

센서 모듈(1176)은 전자 장치(1101)의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태(예: 사용자 상태)를 감지하고, 감지된 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 일 실시 예에 따르면, 센서 모듈(1176)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.

인터페이스(1177)는 전자 장치(1101)가 외부 전자 장치(예: 전자 장치(1102))와 직접 또는 무선으로 연결되기 위해 사용될 수 있는 하나 이상의 지정된 프로토콜들을 지원할 수 있다. 일 실시 예에 따르면, 인터페이스(1177)는, 예를 들면, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.

연결 단자(1178)는, 그를 통해서 전자 장치(1101)가 외부 전자 장치(예: 전자 장치(1102))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 일 실시 예에 따르면, 연결 단자(1178)는, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.

햅틱 모듈(1179)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 일 실시 예에 따르면, 햅틱 모듈(1179)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.

카메라 모듈(1180)은 정지 영상 및 동영상을 촬영할 수 있다. 일 실시 예에 따르면, 카메라 모듈(1180)은 하나 이상의 렌즈들, 이미지 센서들, 이미지 시그널 프로세서들, 또는 플래시들을 포함할 수 있다.

전력 관리 모듈(1188)은 전자 장치(1101)에 공급되는 전력을 관리할 수 있다. 일 실시 예에 따르면, 전력 관리 모듈(1188)은, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구현될 수 있다.

배터리(1189)는 전자 장치(1101)의 적어도 하나의 구성요소에 전력을 공급할 수 있다. 일 실시 예에 따르면, 배터리(1189)는, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.

통신 모듈(1190)은 전자 장치(1101)와 외부 전자 장치(예: 전자 장치(1102), 전자 장치(1104), 또는 서버(1108)) 간의 직접(예: 유선) 통신 채널 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(1190)은 프로세서(1120)(예: 어플리케이션 프로세서)와 독립적으로 운영되고, 직접(예: 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일 실시 예에 따르면, 통신 모듈(1190)은 무선 통신 모듈(1192)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(1194)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함할 수 있다. 이들 통신 모듈 중 해당하는 통신 모듈은 제1 네트워크(1198)(예: 블루투스, WiFi 다이렉트(wireless fidelity direct) 또는 IrDA(infrared data association)와 같은 근거리 통신 네트워크) 또는 제2 네트워크(1199)(예: 레거시 셀룰러 네트워크, 5G 네트워크, 차세대 통신 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부의 전자 장치(1104)와 통신할 수 있다. 이런 여러 종류의 통신 모듈들은 하나의 구성요소(예: 단일 칩)로 통합되거나, 또는 서로 별도의 복수의 구성요소들(예: 복수 칩들)로 구현될 수 있다. 무선 통신 모듈(1192)은 가입자 식별 모듈(1196)에 저장된 가입자 정보(예: 국제 모바일 가입자 식별자(IMSI))를 이용하여 제1 네트워크(1198) 또는 제2 네트워크(1199)와 같은 통신 네트워크 내에서 전자 장치(1101)를 확인 또는 인증할 수 있다.

무선 통신 모듈(1192)은 4G 네트워크 이후의 5G 네트워크 및 차세대 통신 기술, 예를 들어, NR 접속 기술(new radio access technology)을 지원할 수 있다. NR 접속 기술은 고용량 데이터의 고속 전송(eMBB(enhanced mobile broadband)), 단말 전력 최소화와 다수 단말의 접속(mMTC(massive machine type communications)), 또는 고신뢰도와 저지연(URLLC(ultra-reliable and low-latency communications))을 지원할 수 있다. 무선 통신 모듈(1192)은, 예를 들어, 높은 데이터 전송률 달성을 위해, 고주파 대역(예: mmWave 대역)을 지원할 수 있다. 무선 통신 모듈(1192)은 고주파 대역에서의 성능 확보를 위한 다양한 기술들, 예를 들어, 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO(multiple-input and multiple-output)), 전차원 다중 입출력(FD-MIMO: full dimensional MIMO), 어레이 안테나(array antenna), 아날로그 빔포밍, 또는 대규모 안테나(large scale antenna)와 같은 기술들을 지원할 수 있다. 무선 통신 모듈(1192)은 전자 장치(1101), 외부 전자 장치(예: 전자 장치(1104)) 또는 네트워크 시스템(예: 제2 네트워크(1199))에 규정되는 다양한 요구사항을 지원할 수 있다. 일 실시 예에 따르면, 무선 통신 모듈(1192)은 eMBB 실현을 위한 피크 데이터 레이트(peak data rate)(예: 20Gbps 이상), mMTC 실현을 위한 손실 커버리지(예: 164dB 이하), 또는 URLLC 실현을 위한 U-plane latency(예: 다운링크(DL) 및 업링크(UL) 각각 0.5ms 이하, 또는 라운드 트립 1ms 이하)를 지원할 수 있다.

안테나 모듈(1197)은 신호 또는 전력을 외부(예: 외부의 전자 장치)로 송신하거나 외부로부터 수신할 수 있다. 일 실시 예에 따르면, 안테나 모듈(1197)은 기판(예: PCB) 위에 형성된 도전체 또는 도전성 패턴으로 이루어진 방사체를 포함하는 안테나를 포함할 수 있다. 일 실시 예에 따르면, 안테나 모듈(1197)은 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다. 이런 경우, 제1 네트워크(1198) 또는 제2 네트워크(1199)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나가, 예를 들면, 통신 모듈(1190)에 의하여 상기 복수의 안테나들로부터 선택될 수 있다. 신호 또는 전력은 상기 선택된 적어도 하나의 안테나를 통하여 통신 모듈(1190)과 외부의 전자 장치 간에 송신되거나 수신될 수 있다. 어떤 실시 예에 따르면, 방사체 이외에 다른 부품(예: RFIC(radio frequency integrated circuit))이 추가로 안테나 모듈(1197)의 일부로 형성될 수 있다. 다양한 실시 예에 따르면, 안테나 모듈(1197)은 mmWave 안테나 모듈을 형성할 수 있다. 일 실시 예에 따르면, mmWave 안테나 모듈은 인쇄 회로 기판, 상기 인쇄 회로 기판의 제1 면(예: 아래 면)에 또는 그에 인접하여 배치되고 지정된 고주파 대역(예: mmWave 대역)을 지원할 수 있는 RFIC, 및 상기 인쇄 회로 기판의 제2 면(예: 윗면 또는 측면)에 또는 그에 인접하여 배치되고 상기 지정된 고주파 대역의 신호를 송신 또는 수신할 수 있는 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다.

상기 구성요소들 중 적어도 일부는 주변 기기들간 통신 방식(예: 버스, GPIO(general purpose input and output), SPI(serial peripheral interface), 또는 MIPI(mobile industry processor interface))을 통해 서로 연결되고 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.

일 실시 예에 따르면, 명령 또는 데이터는 제2 네트워크(1199)에 연결된 서버(1108)를 통해서 전자 장치(1101)와 외부의 전자 장치(1104)간에 송신 또는 수신될 수 있다. 외부의 전자 장치(1102, 또는 1104) 각각은 전자 장치(1101)와 동일한 또는 다른 종류의 장치일 수 있다. 일 실시 예에 따르면, 전자 장치(1101)에서 실행되는 동작들의 전부 또는 일부는 외부의 전자 장치들(1102, 1104, 또는 1108) 중 하나 이상의 외부의 전자 장치들에서 실행될 수 있다. 예를 들면, 전자 장치(1101)가 어떤 기능이나 서비스를 자동으로, 또는 사용자 또는 다른 장치로부터의 요청에 반응하여 수행해야 할 경우에, 전자 장치(1101)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 하나 이상의 외부의 전자 장치들에게 그 기능 또는 그 서비스의 적어도 일부를 수행하라고 요청할 수 있다. 상기 요청을 수신한 하나 이상의 외부의 전자 장치들은 요청된 기능 또는 서비스의 적어도 일부, 또는 상기 요청과 관련된 추가 기능 또는 서비스를 실행하고, 그 실행의 결과를 전자 장치(1101)로 전달할 수 있다. 전자 장치(1101)는 상기 결과를, 그대로 또는 추가적으로 처리하여, 상기 요청에 대한 응답의 적어도 일부로서 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 모바일 에지 컴퓨팅(MEC: mobile edge computing), 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다. 전자 장치(1101)는, 예를 들어, 분산 컴퓨팅 또는 모바일 에지 컴퓨팅을 이용하여 초저지연 서비스를 제공할 수 있다. 다른 실시 예에 있어서, 외부의 전자 장치(1104)는 IoT(internet of things) 기기를 포함할 수 있다. 서버(1108)는 기계 학습 및/또는 신경망을 이용한 지능형 서버일 수 있다. 일 실시 예에 따르면, 외부의 전자 장치(1104) 또는 서버(1108)는 제2 네트워크(1199) 내에 포함될 수 있다. 전자 장치(1101)는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스(예: 스마트 홈, 스마트 시티, 스마트 카, 또는 헬스 케어)에 적용될 수 있다.

본 문서에 개시된 다양한 실시 예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치(예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시 예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.

본 문서의 다양한 실시 예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시 예들로 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제1", "제2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에, "기능적으로" 또는 "통신적으로"라는 용어와 함께 또는 이런 용어 없이, "커플드" 또는 "커넥티드"라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.

본 문서의 다양한 실시 예들에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로와 같은 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일 실시 예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.

본 문서의 다양한 실시 예들은 기기(machine)(예: 전자 장치(1101)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(1136) 또는 외장 메모리(1138))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(1140))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(1101))의 프로세서(예: 프로세서(1120))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장 매체는, 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, '비일시적'은 저장 매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장 매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.

일 실시 예에 따르면, 본 문서에 개시된 다양한 실시 예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: CD-ROM(compact disc read only memory))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어™)를 통해 또는 두 개의 사용자 장치들(예: 스마트 폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.

다양한 실시 예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있으며, 복수의 개체 중 일부는 다른 구성요소에 분리 배치될 수도 있다. 다양한 실시 예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 추가적으로 또는 대체적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시 예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.

일 실시 예에 따르면, 상기 인터포져 PCB는 상기 절연 레이어를 관통하여 상기 제1 면과 상기 제2 면을 연결하고, 상기 복수의 제1 비아들을 포함하는 상기 제1 비아 그룹과 이격되는 제2 비아; 상기 제1 도전성 패드와 이격되어 상기 제2 비아의 제2 홀을 커버하도록 상기 제1 면 상에 배치되고, 상기 제2 비아와 전기적으로 연결되는 제2 도전성 패드; 및 상기 제2 도전성 패드 상에 배치되는 제2 솔더 레이어를 더 포함하고, 상기 제2 비아는 상기 제1 신호와 구별되는 제2 신호가 통과하는 제2 전송 경로로 이용되고, 상기 제2 솔더 레이어는 상기 제1 솔더 레이어와 이격되어 배치됨으로써 상기 제1 솔더 레이어와 전기적으로 단절될 수 있다.

일 실시 예에 따르면, 상기 제1 도전성 패드와 상기 제2 도전성 패드는 제1 이격 거리만큼 이격되고, 상기 제1 솔더 레이어는 상기 제2 솔더 레이어와 상기 제1 이격 거리보다 긴 제2 이격 거리만큼 이격될 수 있다.

일 실시 예에 따르면, 상기 제1 이격 거리는 50um 내지 150um이내이고, 상기 제2 이격 거리는 350um 내지 550um 이내로 형성될 수 있다.

일 실시 예에 따르면, 상기 절연 레이어의 상기 제1 면 상에서, 상기 제1 도전성 패드 및 상기 제1 솔더 레이어가 배치되지 않은 공간에 솔더 레지스트 레이어를 더 포함할 수 있다.

일 실시 예에 따르면, 상기 절연 레이어의 상기 제2 영역 상에서, 상기 절연 레이어를 관통하고, 상기 복수의 제1 비아들을 포함하는 제1 비아 그룹과 이격되는 제2 비아를 형성하는 단계, 상기 제2 비아의 제2 홀을 커버하는 제2 도전성 물질을 상기 절연 레이어 상에 도포하는 단계, 상기 홀들은 상기 절연 레이어의 양면에 형성되고, 제2 도전성 물질이 상기 제2 홀을 커버하는 상기 절연 레이어의 상기 제1 영역 및 상기 제2 영역 이외의 제3 영역을 에칭함으로써 제2 도전성 패드를 형성하는 단계, 및 상기 형성된 제2 도전성 패드 상에 제2 솔더 레이어를 형성하는 단계를 더 포함하고, 상기 제1 비아들은 제1 신호가 통과하는 제1 전송 경로로 이용되고, 상기 제2 비아는 제2 신호가 통과하는 제2 전송 경로로 이용되고, 상기 제2 솔더 레이어는 상기 제1 솔더 레이어와 이격되어 배치됨으로써 상기 제1 솔더 레이어와 전기적으로 단절될 수 있다.

일 실시 예에 따르면, 상기 절연 레이어의 상기 제2 영역 상에서, 상기 제1 도전성 패드 및 상기 제1 솔더 레이어가 배치되지 않는 공간에 솔더 레지스트(solder resist)를 형성하는 단계를 더 포함할 수 있다.본 문서에 개시되는 다양한 실시 예에 따르면, 전자 장치는 상기 전자 장치의 적어도 일부의 외관을 형성하는 하우징, 상기 하우징에 의해 형성된 상기 전자 장치의 내부 공간에 배치되는 배터리, 및 상기 내부 공간에서 상기 배터리와 상기 하우징의 측면 부재 사이에 배치되는 PBA, 상기 PBA는 제1 PCB, 제2 PCB, 및 상기 제1 PCB와 제2 PCB 사이에 배치되어 상기 제1 PCB와 상기 제2 PCB를 연결하는 인터포져 PCB(interposer printed circuit board)를 포함하고, 상기 인터포져 PCB는 제1 면, 및 상기 제1 면에 반대되는 제2 면을 포함하는 절연 레이어, 상기 절연 레이어를 관통하여 상기 제1 면 및 상기 제2 면을 연결하고, 서로 이격되어 형성되는 복수의 제1 비아들(first vias)을 포함하는 제1 비아 그룹(group), 상기 제1 비아 그룹 내에 포함된 상기 복수의 제1 비아들은 제1 신호가 통과하는 제1 전송 경로로 이용되고, 상기 제1 면 상에 형성된 상기 복수의 제1 비아들의 홀들을 커버하도록 상기 제1 면 상에 배치되고, 상기 복수의 제1 비아들과 전기적으로 연결되는 제1 도전성 패드, 및 상기 제1 도전성 패드 상에 배치되는 제1 솔더 레이어를 포함하고, 상기 제1 도전성 패드는 상기 절연 레이어의 상기 제1 면을 따라 제1 방향으로 제1 너비만큼 연장되고, 상기 제1 솔더 레이어는 상기 제1 방향으로 상기 제1 너비보다 작은 제2 너비만큼 연장될 수 있다.

일 실시 예에 따르면, 상기 절연 레이어를 관통하여 상기 제1 면과 상기 제2 면을 연결하고, 상기 복수의 제1 비아들을 포함하는 상기 제1 비아 그룹과 이격되는 제2 비아, 상기 제1 도전성 패드와 이격되어 상기 제2 비아의 제2 홀을 커버하도록 상기 제1 면 상에 배치되고, 상기 제2 비아와 전기적으로 연결되는 제2 도전성 패드, 및 상기 제2 도전성 패드 상에 배치되는 제2 솔더 레이어를 더 포함하고, 상기 제2 비아는 상기 제1 신호와 구별되는 제2 신호가 전송되는 제2 전송 경로로 이용되고, 상기 제2 솔더 레이어는 상기 제1 솔더 레이어와 이격되어 배치됨으로써 상기 제1 솔더 레이어와 전기적으로 단절될 수 있다.

일 실시 예에 따르면, 상기 복수의 제1 비아들 간의 제1 이격 거리는 상기 제1 비아 그룹과 상기 제2 비아 간의 이격 거리보다 짧게 형성될 수 있다.

일 실시 예에 따르면, 상기 복수의 제1 비아들 간의 상기 제1 이격 거리는 100umm 내지 200umm 이내로 형성될 수 있다.

일 실시 예에 따르면, 상기 제1 도전성 패드와 상기 제2 도전성 패드는 제2 이격 거리만큼 이격되고, 상기 제1 솔더 레이어는 상기 제2 솔더 레이어와 상기 제2 이격 거리보다 긴 제3 이격 거리만큼 이격될 수 있다.

일 실시 예에 따르면, 상기 제2 이격 거리는 50um 내지 150um이내이고, 상기 제3 이격 거리는 350um 내지 550um 이내일 수 있다.

일 실시 예에 따르면, 상기 절연 레이어의 상기 제1 면 상에서, 상기 제1 도전성 패드 및 상기 제1 솔더 레이어가 배치되지 않은 공간에 솔더 레지스트 레이어가 형성될 수 있다.

일 실시 예에 따르면, 상기 제2 면에 형성된 상기 복수의 제1 비아들의 제3 홀들을 커버하도록 상기 제2 면 상에 배치되고, 상기 제1 비아 그룹과 전기적으로 연결되는 제3 도전성 패드, 및 상기 제3 도전성 패드 상에 배치되는 제3 솔더 레이어를 포함하고, 상기 제3 도전성 패드는 상기 절연 레이어의 제2 면을 따라 상기 제1 방향으로 제3 너비만큼 연장되고, 상기 제3 솔더 레이어는 상기 제1 방향으로 상기 제3 너비보다 작은 제4 너비만큼 연장될 수 있다.

일 실시 예에 따르면, 상기 절연 레이어를 관통하여 상기 제1 면과 상기 제2 면을 연결하고, 상기 제1 신호와 구별되는 제2 신호가 통과하는 제2 전송 경로로 이용되는 복수의 제2 비아들(second vias)을 포함하는 제2 비아 그룹을 더 포함하고, 상기 제2 비아 그룹은 상기 제1 비아 그룹은 제5 이격 거리만큼 이격됨으로써 상기 제1 비아 그룹과 전기적으로 단절될 수 있다.

일 실시 예에 따르면, 상기 복수의 제1 비아들의 내부 공간은 절연 물질로 채워질 수 있다.

일 실시 예에 따르면, 상기 제1 비아 그룹은, 상기 절연 레이어에서, 상기 전자 장치의 내부 공간에 배치된 파워 IC(power integrated circuit) 또는 배터리 충전 IC (battery charger integrated circuit)와 인접한 부분에 형성될 수 있다.

Claims

전자 장치에 있어서,
상기 전자 장치의 적어도 일부의 외관을 형성하는 하우징;
상기 하우징에 의해 형성된 상기 전자 장치의 내부 공간에 배치되는 배터리; 및
상기 내부 공간에서 상기 배터리와 상기 하우징의 측면 부재 사이에 배치되는 PBA, 상기 PBA는 제1 PCB, 제2 PCB, 및 상기 제1 PCB와 제2 PCB 사이에 배치되어 상기 제1 PCB와 상기 제2 PCB를 연결하는 인터포져 PCB(interposer printed circuit board)를 포함하고,
상기 인터포져 PCB는:
제1 면, 및 상기 제1 면에 반대되는 제2 면을 포함하는 절연 레이어;
상기 절연 레이어를 관통하여 상기 제1 면 및 상기 제2 면을 연결하고, 서로 이격되어 형성되는 복수의 제1 비아들(first vias)을 포함하는 제1 비아 그룹(group), 상기 제1 비아 그룹 내에 포함된 상기 복수의 제1 비아들은 제1 신호가 통과하는 제1 전송 경로로 이용되고;
상기 제1 면 상에 형성된 상기 복수의 제1 비아들의 홀들을 커버하도록 상기 제1 면 상에 배치되고, 상기 복수의 제1 비아들과 전기적으로 연결되는 제1 도전성 패드; 및
상기 제1 도전성 패드 상에 배치되는 제1 솔더 레이어를 포함하고,
상기 제1 도전성 패드는 상기 절연 레이어의 상기 제1 면을 따라 제1 방향으로 제1 너비만큼 연장되고,
상기 제1 솔더 레이어는 상기 제1 방향으로 상기 제1 너비보다 작은 제2 너비만큼 연장되는, 전자 장치.
청구항 1에 있어서,
상기 절연 레이어를 관통하여 상기 제1 면과 상기 제2 면을 연결하고, 상기 복수의 제1 비아들을 포함하는 상기 제1 비아 그룹과 이격되는 제2 비아;
상기 제1 도전성 패드와 이격되어 상기 제2 비아의 제2 홀을 커버하도록 상기 제1 면 상에 배치되고, 상기 제2 비아와 전기적으로 연결되는 제2 도전성 패드; 및
상기 제2 도전성 패드 상에 배치되는 제2 솔더 레이어를 더 포함하고,
상기 제2 비아는 상기 제1 신호와 구별되는 제2 신호가 전송되는 제2 전송 경로로 이용되고,
상기 제2 솔더 레이어는 상기 제1 솔더 레이어와 이격되어 배치됨으로써 상기 제1 솔더 레이어와 전기적으로 단절되는, 전자 장치.
청구항 2에 있어서,
상기 복수의 제1 비아들 간의 제1 이격 거리는 상기 제1 비아 그룹과 상기 제2 비아 간의 이격 거리보다 짧은, 전자 장치.
청구항 3에 있어서,
상기 복수의 제1 비아들 간의 상기 제1 이격 거리는 100umm 내지 200umm 이내인, 전자 장치.
청구항 2에 있어서,
상기 제1 도전성 패드와 상기 제2 도전성 패드는 제2 이격 거리만큼 이격되고,
상기 제1 솔더 레이어는 상기 제2 솔더 레이어와 상기 제2 이격 거리보다 긴 제3 이격 거리만큼 이격되는, 전자 장치.
청구항 5에 있어서,
상기 제2 이격 거리는 50um 내지 150um이내이고,
상기 제3 이격 거리는 350um 내지 550um 이내인, 전자 장치.
청구항 1에 있어서,
상기 절연 레이어의 상기 제1 면 상에서, 상기 제1 도전성 패드 및 상기 제1 솔더 레이어가 배치되지 않은 공간에 솔더 레지스트 레이어가 형성되는, 전자 장치.
청구항 1에 있어서,
상기 제2 면에 형성된 상기 복수의 제1 비아들의 제3 홀들을 커버하도록 상기 제2 면 상에 배치되고, 상기 제1 비아 그룹과 전기적으로 연결되는 제3 도전성 패드; 및
상기 제3 도전성 패드 상에 배치되는 제3 솔더 레이어를 포함하고,
상기 제3 도전성 패드는 상기 절연 레이어의 제2 면을 따라 상기 제1 방향으로 제3 너비만큼 연장되고,
상기 제3 솔더 레이어는 상기 제1 방향으로 상기 제3 너비보다 작은 제4 너비만큼 연장되는, 전자 장치.
청구항 1에 있어서,
상기 절연 레이어를 관통하여 상기 제1 면과 상기 제2 면을 연결하고, 상기 제1 신호와 구별되는 제2 신호가 통과하는 제2 전송 경로로 이용되는 복수의 제2 비아들(second vias)을 포함하는 제2 비아 그룹을 더 포함하고,
상기 제2 비아 그룹은 상기 제1 비아 그룹은 제5 이격 거리만큼 이격됨으로써 상기 제1 비아 그룹과 전기적으로 단절되는, 전자 장치.
청구항 1에 있어서,
상기 복수의 제1 비아들의 내부 공간은 절연 물질로 채워지는, 전자 장치.
청구항 1에 있어서,
상기 제1 비아 그룹은, 상기 절연 레이어에서, 상기 전자 장치의 내부 공간에 배치된 파워 IC(power integrated circuit) 또는 배터리 충전 IC (battery charger integrated circuit)와 인접한 부분에 형성되는, 전자 장치.
인터포져 PCB를 제조하는 방법에 있어서,
절연 레이어를 관통하는 복수의 제1 비아들을 형성하는 단계;
상기 복수의 제1 비아들의 내면을 제1 도전성 물질로 도포하는 단계;
상기 도전성 물질이 도포된 복수의 제1 비아들에 절연 물질을 주입하는 단계;
상기 절연 물질이 주입된 복수의 제1 비아들의 홀들을 커버하는 제2 도전성 물질을 상기 절연 레이어 상에 도포하는 단계, 상기 홀들은 상기 절연 레이어의 양면에 형성됨;
제2 도전성 물질이 상기 홀들을 커버하는 상기 절연 레이어의 제1 영역의 이외의 제2 영역을 에칭함으로써 제1 도전성 패드를 형성하는 단계; 및
상기 형성된 제1 도전성 패드 상에, 제1 도전성 패드보다 좁은 너비로 제1 솔더 레이어를 도포하는 단계를 포함하는, 인터포져 PCB 제조 방법.
청구항 12에 있어서,
상기 절연 레이어의 상기 제2 영역 상에서, 상기 절연 레이어를 관통하고, 상기 복수의 제1 비아들을 포함하는 제1 비아 그룹과 이격되는 제2 비아를 형성하는 단계;
상기 제2 비아의 제2 홀을 커버하는 제2 도전성 물질을 상기 절연 레이어 상에 도포하는 단계, 상기 홀들은 상기 절연 레이어의 양면에 형성됨;
제2 도전성 물질이 상기 제2 홀을 커버하는 상기 절연 레이어의 상기 제1 영역 및 상기 제2 영역 이외의 제3 영역을 에칭함으로써 제2 도전성 패드를 형성하는 단계; 및
상기 형성된 제2 도전성 패드 상에 제2 솔더 레이어를 형성하는 단계를 더 포함하고,
상기 제1 비아들은 제1 신호가 통과하는 제1 전송 경로로 이용되고,
상기 제2 비아는 제2 신호가 통과하는 제2 전송 경로로 이용되고,
상기 제2 솔더 레이어는 상기 제1 솔더 레이어와 이격되어 배치됨으로써 상기 제1 솔더 레이어와 전기적으로 단절되는, 인터포져 PCB 제조 방법.
청구항 13에 있어서,
상기 제1 도전성 패드와 상기 제2 도전성 패드는 제1 이격 거리만큼 이격되고,
상기 제1 솔더 레이어는 상기 제2 솔더 레이어와 상기 제1 이격 거리보다 긴 제2 이격 거리만큼 이격되는, 인터포져 PCB 제조 방법.
청구항 12에 있어서,
상기 절연 레이어의 상기 제2 영역 상에서, 상기 제1 도전성 패드 및 상기 제1 솔더 레이어가 배치되지 않는 공간에 솔더 레지스트(solder resist)를 형성하는 단계를 더 포함하는, 인터포져 PCB 제조 방법.
인터포져 PCB(interposer printed circuit board)에 있어서,
제1 면, 및 상기 제1 면에 반대되는 제2 면을 포함하는 절연 레이어;
상기 절연 레이어를 관통하여 상기 제1 면 및 상기 제2 면을 연결하고, 서로 이격되어 형성되는 복수의 제1 비아들(first vias)을 포함하는 제1 비아 그룹(group), 상기 제1 비아 그룹 내에 포함된 상기 복수의 제1 비아들은 제1 신호가 전송되는 제1 전송 경로로 이용되고;
상기 제1 면 상에 형성된, 상기 복수의 제1 비아들의 제1 홀들을 커버하도록 상기 제1 면 상에 배치되고, 상기 복수의 제1 비아들과 전기적으로 연결되는 제1 도전성 패드; 및
상기 제1 도전성 패드 상에 배치되는 제1 솔더 레이어를 포함하고,
상기 제1 도전성 패드는 상기 절연 레이어의 상기 제1 면을 따라 제1 방향으로 제1 너비만큼 연장되고,
상기 제1 솔더 레이어는 상기 제1 도전성 패드 상에서 상기 제1 방향으로 상기 제1 너비보다 작은 제2 너비만큼 연장되는, 인터포져 PCB.
청구항 16에 있어서,
상기 인터포져 PCB는:
상기 절연 레이어를 관통하여 상기 제1 면과 상기 제2 면을 연결하고, 상기 복수의 제1 비아들을 포함하는 상기 제1 비아 그룹과 이격되는 제2 비아;
상기 제1 도전성 패드와 이격되어 상기 제2 비아의 제2 홀을 커버하도록 상기 제1 면 상에 배치되고, 상기 제2 비아와 전기적으로 연결되는 제2 도전성 패드; 및
상기 제2 도전성 패드 상에 배치되는 제2 솔더 레이어를 더 포함하고,
상기 제2 비아는 상기 제1 신호와 구별되는 제2 신호가 통과하는 제2 전송 경로로 이용되고,
상기 제2 솔더 레이어는 상기 제1 솔더 레이어와 이격되어 배치됨으로써 상기 제1 솔더 레이어와 전기적으로 단절되는, 인터포져 PCB.
청구항 17에 있어서,
상기 제1 도전성 패드와 상기 제2 도전성 패드는 제1 이격 거리만큼 이격되고,
상기 제1 솔더 레이어는 상기 제2 솔더 레이어와 상기 제1 이격 거리보다 긴 제2 이격 거리만큼 이격되는, 인터포져 PCB.
청구항 18에 있어서,
상기 제1 이격 거리는 50um 내지 150um이내이고,
상기 제2 이격 거리는 350um 내지 550um 이내인, 인터포져 PCB.
청구항 16에 있어서,
상기 절연 레이어의 상기 제1 면 상에서, 상기 제1 도전성 패드 및 상기 제1 솔더 레이어가 배치되지 않은 공간에 솔더 레지스트 레이어를 더 포함하는, 인터포져 PCB.