KR20230143226A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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김연경
곽진선
김동우
박도영
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 스캔 영역 및 상기 스캔 영역의 일측에 배치한 전원 영역을 갖는 표시 영역, 및 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역을 포함하는 표시 패널을 포함하고, 상기 패드부는, 상기 스캔 영역의 라인들에 접속되는 복수의 라인 패드부를 포함하는 제1 패드부; 및 상기 전원 영역의 라인들에 접속되는 복수의 라인 패드부, 및 상기 전원 영역의 라인들에 접속되는 전원 패드부를 포함하는 제2 패드부를 포함하고, 상기 전원 패드부는 상기 전원 라인을 통해 오프(Off) 신호를 상기 전원 영역에 공급하고, 상기 제2 패드부는 상기 전원 패드부의 적어도 일측에 배치되고 상기 전원 패드부와 이격된 패널 점등 검사 라인을 더 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING FOR THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다. 발광 소자는 유기물을 형광 물질로 이용하는 유기 발광 다이오드 및 무기물을 형광 물질로 이용하는 무기 발광 다이오드일 수 있다.
본 발명이 해결하고자 하는 과제는 패널 점등 검사 라인과 전원 패드부 가 전기적으로 절연된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 패널 점등 검사 라인과 전원 패드부 가 전기적으로 절연된 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 스캔 영역 및 상기 스캔 영역의 일측에 배치한 전원 영역을 갖는 표시 영역, 및 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역을 포함하는 표시 패널을 포함하고, 상기 패드부는, 상기 스캔 영역의 라인들에 접속되는 복수의 라인 패드부를 포함하는 제1 패드부; 및 상기 전원 영역의 라인들에 접속되는 복수의 라인 패드부, 및 상기 전원 영역의 라인들에 접속되는 전원 패드부를 포함하는 제2 패드부를 포함하고, 상기 전원 패드부는 상기 전원 라인을 통해 오프(Off) 신호를 상기 전원 영역에 공급하고, 상기 제2 패드부는 상기 전원 패드부의 적어도 일측에 배치되고 상기 전원 패드부와 이격된 패널 점등 검사 라인을 더 포함한다.
상기 과제를 해결하기 위한 다른 실시예의 표시 장치는 스캔 영역 및 상기 스캔 영역의 일측에 배치한 전원 영역을 갖는 표시 영역, 및 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역을 포함하는 표시 패널을 포함하고, 상기 패드부는, 상기 스캔 영역의 라인들에 접속되는 복수의 라인 패드부를 포함하는 제1 패드부; 및 상기 전원 영역의 라인들에 접속되는 복수의 라인 패드부, 및 상기 전원 영역의 라인들에 접속되는 전원 패드부를 포함하는 제2 패드부를 포함하고, 상기 전원 패드부는 상기 전원 라인을 통해 오프(Off) 신호를 상기 전원 영역에 공급하고, 상기 제1 패드부의 상기 복수의 라인 패드부들 중 어느 하나 또는 상기 제2 패드부의 상기 복수의 라인 패드부들 중 어느 하나는 수직 전압 라인과 연결되고, 상기 전원 라인은 상기 수직 전압 라인과 전기적으로 연결된다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치의 제조 방법은 스캔 영역 및 상기 스캔 영역의 일측에 배치한 전원 영역을 갖는 표시 영역, 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역, 및 상기 비표시 영역의 외측에 배치되고 점등 검사 패드부를 갖는 외측 영역을 포함하는 대상 패널을 준비하는 단계; 및 상기 대상 패널의 상기 외측 영역을 커팅하는 단계를 포함하고, 상기 스캔 영역 및 상기 스캔 영역의 일측에 배치한 전원 영역을 갖는 표시 영역, 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역, 및 상기 비표시 영역의 외측에 배치되고 점등 검사 패드부를 갖는 외측 영역을 포함하는 대상 패널을 준비하는 단계에서, 상기 패드부는, 상기 스캔 영역의 라인들에 접속되고 제1 방향을 따라 각각 연장된 복수의 라인 패드부를 포함하는 제1 패드부, 및 상기 전원 영역의 라인들에 접속되고 상기 제1 방향을 따라 각각 연장된 복수의 라인 패드부, 및 상기 전원 영역의 라인들에 접속되고 제1 방향을 따라 연장된 전원 패드부를 포함하는 제2 패드부를 포함하고, 상기 전원 패드부는 상기 전원 라인을 통해 오프(Off) 신호를 상기 전원 영역에 공급하고, 상기 점등 검사 패드부는 상기 제1 방향을 따라 연장되고, 상기 점등 검사 패드부와 상기 전원 패드부는 상기 제1 방향에서 동일선상에 위치한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 이의 제조 방법에 의하면, 패널 점등 검사 라인과 전원 패드부가 전기적으로 절연될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치에서, 스캔 영역 및 전원 영역을 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치에서, 제1 및 제2 패드부를 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 장치에서, 제1 패드부와 라인들 간의 연결 관계를 나타내는 도면이다.
도 5는 일 실시예에 따른 표시 장치에서, 제2 패드부와 라인들 간의 연결 관계를 나타내는 도면이다.
도 6은 일 실시예에 따른 표시 장치에서, 스캔 영역의 화소 및 라인들을 나타내는 도면이다.
도 7은 일 실시예에 따른 표시 장치에서, 전원 영역의 화소 및 라인들을 나타내는 도면이다.
도 8은 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 9는 일 실시예에 따른 표시 장치의 발광 소자층을 나타내는 평면도이다.
도 10은 도 9의 선 I-I', II-II', 및 III-III'을 따라 자른 단면도이다.
도 11은 도 9의 선 IV-IV'을 따라 자른 단면도이다.
도 12는 일 실시예에 따른 표시 장치의 제조 방법의 일 공정 단계의 평면도이다.
도 13은 도 12의 선 V-V'을 따라 자른 단면도이다.
도 14는 도 12의 선 VI-VI'을 따라 자른 단면도이다.
도 15는 다른 실시예에 따른 표시 장치의 제조 방법의 일 공정 단계의 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 제조 방법의 일 공정 단계의 단면도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 제조 방법의 일 공정 단계의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치(10)를 기준으로 하부 방향, 즉 Z축의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축의 반대 방향을 가리킨다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet PC), 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 및 UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 및 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 표시 패널(100), 연성 필름(210), 표시 구동부(220), 회로 보드(230), 타이밍 제어부(240), 및 전원 공급부(250)를 포함할 수 있다.
표시 패널(100)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(100)은 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 예를 들어, 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 표시 패널(100)은 소정의 곡률로 구부러지도록 형성될 수 있다.
표시 패널(100)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 영역으로서, 표시 패널(100)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 화소(SP), 게이트 라인(GL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 수평 전압 라인(HVDL), 수직 전압 라인(VVSL), 및 제2 전압 라인(VSL)을 포함할 수 있다. 화소(SP)는 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)에 의해 교차되는 화소 영역마다 형성될 수 있다. 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 하나의 수평 게이트 라인(HGL) 및 하나의 데이터 라인(DL)에 접속될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 광을 출력하는 최소 단위의 영역으로 정의될 수 있다.
제1 화소(SP1)는 제1 색의 광 또는 적색 광을 방출할 수 있고, 제2 화소(SP2)는 제2 색의 광 또는 녹색 광을 방출할 수 있으며, 제3 화소(SP3)는 제3 색의 광 또는 청색 광을 방출할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 배열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.
게이트 라인(GL)은 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 및 보조 게이트 라인(BGL)을 포함할 수 있다.
복수의 수직 게이트 라인(VGL)은 표시 구동부(220)와 접속되어 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격될 수 있다. 수직 게이트 라인(VGL)은 제1 게이트 라인일 수 있다. 수직 게이트 라인(VGL)은 데이터 라인(DL)과 나란하게 배치될 수 있다. 복수의 수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장되고 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 수평 게이트 라인(HGL)은 제2 게이트 라인일 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다. 예를 들어, 하나의 수평 게이트 라인(HGL)은 컨택부(MDC)를 통해 복수의 수직 게이트 라인(VGL) 중 하나의 수직 게이트 라인(VGL)에 접속될 수 있다. 컨택부(MDC)는 수평 게이트 라인(HGL)이 컨택홀에 삽입되어 수직 게이트 라인(VGL)에 컨택되는 부분에 해당할 수 있다. 보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 연장되어 제1 내지 제3 화소(SP1, SP2, SP3)에 게이트 신호를 공급할 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각은 제1 내지 제3 화소(SP1, SP2, SP3) 각각에 데이터 전압을 공급할 수 있다.
복수의 초기화 전압 라인(VIL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 초기화 전압 라인(VIL)은 표시 구동부(220)로부터 수신된 초기화 전압을 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로에 공급할 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로로부터 센싱 신호를 수신하여 표시 구동부(220)에 공급할 수 있다.
복수의 제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제1 전압 라인(VDL)은 전원 공급부(250)로부터 수신된 구동 전압 또는 고전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3)에 공급할 수 있다.
복수의 수평 전압 라인(HVDL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 구동 전압 또는 고전위 전압을 공급할 수 있다.
수직 전압 라인(VVSL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 수직 전압 라인(VVSL)은 제2 전압 라인(VSL)에 접속될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)로부터 수신된 저전위 전압을 제2 전압 라인(VSL)에 공급할 수 있다.
제2 전압 라인(VSL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 제2 전압 라인(VSL)은 제1 내지 제3 화소(SP1, SP2, SP3)에 저전위 전압을 공급할 수 있다.
화소(SP), 게이트 라인(GL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 및 제2 전압 라인(VSL)의 접속 관계는 화소(SP)의 개수 및 배열에 따라 설계 변경될 수 있다.
비표시 영역(NDA)은 표시 패널(100)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 예를 들어, 비표시 영역(NDA)은 수직 게이트 라인(VGL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 및 수직 전압 라인(VVSL) 각각과 표시 구동부(220)를 연결하는 팬 아웃 라인들, 및 연성 필름(210)과 접속되는 패드부를 포함할 수 있다.
연성 필름(210)의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 회로 보드(230)에 부착될 수 있고, 연성 필름(210)의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 예를 들어, 연성 필름(210)은 테이프 캐리어 패키지(Tape Carrier Package) 또는 칩 온 필름(Chip on Film)과 같이 구부러질 수 있다. 연성 필름(210)은 표시 장치(10)의 베젤 영역을 감소시키기 위하여 표시 패널(100)의 하부로 벤딩될 수 있다.
표시 구동부(220)는 연성 필름(210) 상에 실장될 수 있다. 예를 들어, 표시 구동부(220)는 집적 회로(IC)로 구현될 수 있다. 표시 구동부(220)는 타이밍 제어부(240)로부터 디지털 비디오 데이터 및 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 팬 아웃 라인들을 통해 데이터 라인들(DL)에 공급할 수 있다. 표시 구동부(220)는 타이밍 제어부(240)로부터 공급되는 게이트 제어 신호에 따라 게이트 신호를 생성하여, 설정된 순서에 따라 복수의 수직 게이트 라인(VGL)에 순차적으로 공급할 수 있다. 따라서, 표시 구동부(220)는 데이터 구동부 및 게이트 구동부의 역할을 동시에 수행할 수 있다. 표시 장치(10)는 비표시 영역(NDA)의 상측에 배치된 표시 구동부(220)를 포함함으로써, 비표시 영역(NDA)의 좌측, 우측, 및 하측의 크기를 최소화할 수 있다.
회로 보드(230)는 타이밍 제어부(240) 및 전원 공급부(250)를 지지하고, 신호 및 전원을 표시 구동부(220)에 공급할 수 있다. 예를 들어, 회로 보드(230)는 각 화소에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 전원 공급부(250)로부터 공급되는 전원 전압을 표시 구동부(220)에 공급할 수 있다. 이를 위해, 신호 전송 라인과 전원 라인이 회로 보드(230) 상에 마련될 수 있다.
타이밍 제어부(240)는 회로 보드(230) 상에 실장되고, 회로 보드(230) 상에 마련된 유저 커넥터를 통해 표시 구동 시스템 또는 그래픽 장치로부터 공급되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 영상 데이터를 화소 배치 구조에 알맞도록 정렬하여 디지털 비디오 데이터를 생성할 수 있고, 생성된 디지털 비디오 데이터를 표시 구동부(220)에 공급할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 데이터 제어 신호와 게이트 제어 신호를 생성할 수 있다. 타이밍 제어부(240)는 데이터 제어 신호를 기초로 표시 구동부(220)의 데이터 전압의 공급 타이밍을 제어할 수 있고, 게이트 제어 신호를 기초로 표시 구동부(220)의 게이트 신호의 공급 타이밍을 제어할 수 있다.
전원 공급부(250)는 회로 보드(230) 상에 배치되어 표시 구동부(220)와 표시 패널(100)에 전원 전압을 공급할 수 있다. 예를 들어, 전원 공급부(250)는 구동 전압 또는 고전위 전압을 생성하여 제1 전압 라인(VDL)에 공급할 수 있고, 저전위 전압을 생성하여 수직 전압 라인(VVSL)에 공급할 수 있으며, 초기화 전압을 생성하여 초기화 전압 라인(VIL)에 공급할 수 있다.
도 2는 일 실시예에 따른 표시 장치에서, 수직 게이트 라인 및 수평 게이트 라인의 컨택부를 나타내는 평면도이고, 도 3은 일 실시예에 따른 표시 장치에서, 제1 및 제2 패드부를 나타내는 평면도이다.
도 2 및 도 3을 참조하면, 표시 패널(100)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 스캔 영역(SDA) 및 전원 영역(PDA)을 포함할 수 있다.
스캔 영역(SDA)은 제1 내지 제5 스캔 영역(SDA1, SDA2, SDA3, SDA4, SDA5)을 포함할 수 있다. 제1 내지 제5 스캔 영역(SDA1, SDA2, SDA3, SDA4, SDA5)은 제1 방향(X축 방향)으로 순차적으로 배치될 수 있다. 제1 내지 제5 스캔 영역(SDA1, SDA2, SDA3, SDA4, SDA5) 각각은 제1 패드부(PD1)에 대응될 수 있다. 제1 내지 제5 스캔 영역(SDA1, SDA2, SDA3, SDA4, SDA5) 각각은 수직 게이트 라인(VGL) 및 수평 게이트 라인(HGL)을 포함할 수 있다.
수직 게이트 라인(VGL)은 팬 아웃 라인(FOL)을 통해 제1 패드부(PD1)에 전기적으로 연결될 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 복수의 수평 게이트 라인(HGL)과 교차할 수 있다. 예를 들어, 하나의 수직 게이트 라인(VGL)은 컨택부(MDC)를 통해 복수의 수평 게이트 라인(HGL) 중 하나의 수평 게이트 라인(HGL)에 접속될 수 있다. 하나의 수직 게이트 라인(VGL)은 나머지 수평 게이트 라인(HGL)과 서로 절연될 수 있다. 따라서, 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL)은 컨택부(MDC)를 제외한 교차 지점들에서 서로 절연될 수 있다.
제1 스캔 영역(SDA1)의 컨택부(MDC)는 제1 스캔 영역(SDA1)의 우측 상단에서부터 제1 스캔 영역(SDA1)의 좌측 하단을 잇는 연장선 상에 배치될 수 있다. 제2 스캔 영역(SDA2)의 컨택부(MDC)는 제2 스캔 영역(SDA2)의 우측 상단에서부터 제2 스캔 영역(SDA2)의 좌측 하단을 잇는 연장선 상에 배치될 수 있다. 제3 스캔 영역(SDA3)의 컨택부(MDC)는 제3 스캔 영역(SDA3)의 우측 상단에서부터 제3 스캔 영역(SDA3)의 좌측 하단을 잇는 연장선 상에 배치될 수 있다. 제4 스캔 영역(SDA4)의 컨택부(MDC)는 제4 스캔 영역(SDA4)의 우측 상단에서부터 제4 스캔 영역(SDA4)의 좌측 하단을 잇는 연장선 상에 배치될 수 있다. 제5 스캔 영역(SDA5)의 컨택부(MDC)는 제5 스캔 영역(SDA5)의 우측 상단에서부터 제5 스캔 영역(SDA5)의 좌측 하단을 잇는 연장선 상에 배치될 수 있다. 따라서, 복수의 컨택부(MDC)는 제1 내지 제5 스캔 영역(SDA1, SDA2, SDA3, SDA4, SDA5) 각각에서 제1 방향(X축 방향)과 제2 방향(Y축 방향) 사이의 대각선 방향을 따라 배열될 수 있다.
전원 영역(PDA)은 제1 및 제2 전원 영역(PDA1, PDA2)을 포함할 수 있다. 제1 및 제2 전원 영역(PDA1, PDA2)은 표시 영역(DA)의 양측 가장자리에 배치될 수 있다. 제1 전원 영역(PDA1)은 표시 영역(DA)의 좌측 가장자리에 배치될 수 있다. 제2 전원 영역(PDA2)은 표시 영역(DA)의 우측 가장자리에 배치될 수 있다. 제1 전원 영역(PDA1)은 제1 스캔 영역(SDA1)의 좌측에 배치될 수 있고, 제2 전원 영역(PDA2)은 제5 스캔 영역(SDA5)의 우측에 배치될 수 있다. 제1 및 제2 전원 영역(PDA1, PDA2) 각각은 제2 패드부(PD2)에 대응될 수 있다. 제1 및 제2 전원 영역(PDA1, PDA2) 각각은 수평 게이트 라인(HGL)을 포함할 수 있다.
전원 영역(PDA)의 수평 게이트 라인(HGL)은 스캔 영역(SDA)의 수직 게이트 라인(VGL)과 전기적으로 연결될 수 있다. 제1 전원 영역(PDA1)의 수평 게이트 라인(HGL)은 제1 스캔 영역(SDA1)의 수직 게이트 라인(VGL)과 전기적으로 연결될 수 있고, 제2 전원 영역(PDA2)의 수평 게이트 라인(HGL)은 제5 스캔 영역(SDA5)의 수직 게이트 라인(VGL)과 전기적으로 연결될 수 있다.
표시 구동부(220)는 제1 표시 구동부(221) 및 제2 표시 구동부(222)를 포함할 수 있다. 제1 표시 구동부(221)는 제1 패드부(PD1)와 전기적으로 연결될 수 있다. 제1 표시 구동부(221)는 스캔 영역(SDA)의 수직 게이트 라인(VGL)에 게이트 신호를 공급할 수 있다. 제1 표시 구동부(221)는 스캔 영역(SDA)의 데이터 라인에 데이터 전압을 공급할 수 있고, 스캔 영역(SDA)의 전원 라인에 전원 전압을 공급할 수 있다. 여기에서, 전원 전압은 구동 전압, 고전위 전압, 저전위 전압, 또는 오프 전압일 수 있다. 따라서, 제1 표시 구동부(221)는 데이터 구동부와 게이트 구동부의 역할을 수행할 수 있다.
제2 표시 구동부(222)는 제2 패드부(PD2)와 전기적으로 연결될 수 있다. 제2 표시 구동부(222)는 전원 영역(PDA)의 데이터 라인에 데이터 전압을 공급할 수 있고, 전원 영역(PDA)의 전원 라인에 전원 전압을 공급할 수 있다. 따라서, 제2 표시 구동부(222)는 데이터 구동부의 역할을 수행할 수 있다.
따라서, 데이터 라인(DL)은 비표시 영역(NDA)의 상측에 배치된 제1 및 제2 표시 구동부(221, 222)로부터 데이터 전압을 수신하고, 수직 게이트 라인(GL)은 비표시 영역(NDA)의 상측에 배치된 제1 표시 구동부(221)로부터 게이트 신호를 수신함으로써, 표시 장치(10)는 비표시 영역(NDA)의 좌측, 우측, 및 하측의 크기를 최소화할 수 있다.
도 4는 일 실시예에 따른 표시 장치에서, 제1 패드부와 라인들 간의 연결 관계를 나타내는 도면이다.
도 4를 참조하면, 제1 패드부(PD1)는 제1 표시 구동부(221)와 전기적으로 연결될 수 있다. 제1 패드부(PD1)는 복수의 라인 패드부(LPD)를 포함할 수 있다. 복수의 라인 패드부(LPD)는 스캔 영역(SDA)의 라인들에 일대일 접속될 수 있다. 복수의 라인 패드부(LPD)는 실질적으로 동일한 제1 폭(T1)을 가질 수 있고, 제1 거리(D1)만큼 이격되어 배열될 수 있다. 팬 아웃 라인(FOL)은 제1 패드부(PD1)로부터 스캔 영역(SDA)까지 연장될 수 있다. 제1 패드부(PD1)는 팬 아웃 라인(FOL)을 통해 수직 게이트 라인(VGL), 제1 전압 라인(VDL), 초기화 전압 라인(VIL), 데이터 라인(DL), 및 수직 전압 라인(VVSL)에 전기적으로 연결될 수 있다. 라인 패드부(LPD)의 개수는 스캔 영역(SDA) 내의 라인들의 개수에 따라 결정될 수 있다. 따라서, 제1 패드부(PD1)는 제1 표시 구동부(221)로부터 수신된 신호 또는 전압을 스캔 영역(SDA)의 화소들(SP)에 공급할 수 있다. 도 4에는, 표시 패널(100)의 측면(100a)이 도시되어 있다. 복수의 제1 패드부(PD1)들의 단부 및 후술할 제2 패드부(PD2)들의 단부는 각각 표시 패널(100)의 측면(100a)에 정렬될 수 있으나, 이에 제한되는 것은 아니다.
도 5는 일 실시예에 따른 표시 장치에서, 제2 패드부와 라인들 간의 연결 관계를 나타내는 도면이다.
도 5를 참조하면, 제2 패드부(PD2)는 제2 표시 구동부(222)와 전기적으로 연결될 수 있다. 제2 패드부(PD2)는 복수의 라인 패드부(LPD) 및 복수의 전원 패드부(PPD)를 포함할 수 있다. 복수의 라인 패드부(LPD)는 전원 영역(PDA)의 라인들에 일대일 접속될 수 있다. 복수의 라인 패드부(LPD)는 실질적으로 동일한 제1 폭(T1)을 가질 수 있고, 인접한 라인 패드부들(LPD)은 제1 거리(D1)만큼 이격될 수 있다. 전원 패드부(PPD)는 전원 영역(PDA)의 라인들에 일대일 접속될 수 있다. 복수의 전원 패드부(PPD)는 전원 영역(PDA)의 복수의 라인들에 접속될 수 있다. 몇몇 실시예에서, 하나의 전원 패드부(PPD)는 전원 영역(PDA)의 복수의 라인들에 접속될 수도 있다.
팬 아웃 라인(FOL)은 제2 패드부(PD2)로부터 전원 영역(PDA)까지 연장될 수 있다. 전원 패드부(PPD)는 팬 아웃 라인(FOL)을 통해 전원 라인(VL)에 전기적으로 연결될 수 있다. 여기에서, 전원 라인(VL)은 구동 전압, 고전위 전압, 저전위 전압, 또는 오프 전압을 전원 영역(PDA)에 공급할 수 있다. 일 실시예에서, 전원 라인(VL)은 오프 전압을 전원 영역(PDA)에 공급하는 오픈 전원 라인을 포함할 수 있다. 라인 패드부(LPD)는 팬 아웃 라인(FOL)을 통해 제1 전압 라인(VDL), 초기화 전압 라인(VIL), 데이터 라인(DL), 및 수직 전압 라인(VVSL)에 전기적으로 연결될 수 있다. 일 실시예에서, 전원 라인(VL)은 수직 전압 라인(VVSL)과 컨택부(SDC)를 통해 전기적으로 연결될 수 있다. 즉, 상기 오프 전압은 전원 공급부(250)로부터 수직 전압 라인(VVSL)에 공급되는 저전위 전압과 동일할 수 있다.
복수의 전원 라인(VL)은 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 이격될 수 있다. 인접한 전압 라인들(VL)은 전기적으로 연결될 수 있다. 라인 패드부(LPD) 및 전원 패드부(PPD)의 개수는 전원 영역(PDA) 내의 라인들의 개수에 따라 결정될 수 있다. 따라서, 제2 패드부(PD2)는 제2 표시 구동부(222)로부터 수신된 신호 또는 전압을 전원 영역(PDA)의 화소들(SP)에 공급할 수 있다.
복수의 전원 라인(VL)들 중 상기 오프 전원 라인은 수직 게이트 라인(VGL)과 동일층에 배치될 수 있다. 복수의 전원 라인(VL)들 중 상기 오프 전원 라인은 수직 게이트 라인(VGL)들과 동일한 방향으로 연장되되, 수직 게이트 라인(VGL)들과 달리, 수평 게이트 라인(HGL)과는 접속되지 않을 수 있다.
한편, 제2 패드부(PD2)는 전원 패드부(PPD)의 적어도 일측에 배치되고 전원 패드부(PPD)와 이격된 패널 점등 검사 라인(VEL)을 더 포함할 수 있다.
전원 패드부(PPD) 및 패널 점등 검사 라인(VEL)은 각각 복수개로 마련되고 패널 점등 검사 라인(VEL)들 중 적어도 하나는 인접한 전원 패드(PPD)들 사이에 배치될 수 있다. 패널 점등 검사 라인(VEL)들은 각각 복수의 전원 라인(VL)들의 연장 방향과 동일한 방향으로 연장될 수 있다. 한편, 기설계된 표시 장치를 제조하는 과정에서는 패널 점등 검사 라인과 전원 라인이 전기적으로 연결되어, 패널 점등 검사 시 상기 전원 라인에 상기 패널 점등 검사 라인을 통해 소정의 전압을 인가하였다. 다만, 일 실시예에 따른 표시 장치를 제조하는 과정에서는, 패널 점등 검사 라인에 인가되는 전압과 전원 라인에 인가되는 전압이 상이하여, 기설계된 표시 장치를 제조하는 과정에서, 패널 점등 검사 라인과 전원 라인이 전기적으로 절연되어야 한다. 이에 대해서는 표시 장치의 제조 방법을 설명하면서 자세히 상술하기로 한다.
도 6은 일 실시예에 따른 표시 장치에서, 스캔 영역의 화소 및 라인들을 나타내는 도면이다.
도 6을 참조하면, 스캔 영역(SDA)은 화소(SP), 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 보조 게이트 라인(BGL), 제1 전압 라인(VDL), 수평 전압 라인(HVDL), 초기화 전압 라인(VIL), 데이터 라인(DL), 및 수직 전압 라인(VVSL)을 포함할 수 있다. 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 배열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.
복수의 수직 게이트 라인(VGL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 수직 게이트 라인(VGL)은 제1 전압 라인(VDL)의 좌측에 배치될 수 있다. 복수의 수직 게이트 라인(VGL)은 수직 전압 라인(VVSL) 및 제1 전압 라인(VDL) 사이에 배치될 수 있다. 스캔 영역(SDA)의 수직 게이트 라인(VGL)은 제1 표시 구동부(221)와 수평 게이트 라인(HGL) 사이에 접속될 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 복수의 수평 게이트 라인(HGL)과 교차할 수 있다. 수직 게이트 라인(VGL)은 제1 표시 구동부(221)로부터 수신된 게이트 신호를 수평 게이트 라인(HGL)에 공급할 수 있다.
예를 들어, 제n 수직 게이트 라인(VGLn, n은 양의 정수), 제n+1 수직 게이트 라인(VGLn+1), 및 제n+2 수직 게이트 라인(VGLn+2)은 제j 열(COLj, j는 2 이상의 정수)에 배치된 화소(SP)의 좌측에 배치될 수 있다. 제n, 제n+1, 및 제n+2 수직 게이트 라인들(VGLn, VGLn+1, VGLn+2)은 제j-1 열(COLj-1)에 배치된 화소(SP)에 접속된 데이터 라인(DL) 및 제j 열(COLj)에 배치된 화소(SP)에 접속된 제1 전압 라인(VDL) 사이에서 나란하게 배치될 수 있다. 제n+3, 제n+4, 및 제n+5 수직 게이트 라인(VGLn+3, VGLn+4, VGLn+5)은 제j-1 열(COLj-1)에 배치된 화소(SP)에 접속된 제1 전압 라인(VDL)의 좌측에 배치될 수 있다. 제n 수직 게이트 라인(VGLn)은 컨택부(MDC)를 통해 제n 수평 게이트 라인(HGLn)에 접속될 수 있고, 나머지 수평 게이트 라인들(HGL)과 절연될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)은 컨택부(MDC)를 통해 제n+1 수평 게이트 라인(HGLn+1)에 접속될 수 있고, 나머지 수평 게이트 라인들(HGL)과 절연될 수 있다.
수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 게이트 라인(HGL)은 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)과 보조 게이트 라인(BGL) 사이에 접속될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)으로부터 수신된 게이트 신호를 보조 게이트 라인(BGL)에 공급할 수 있다.
예를 들어, 제n 수평 게이트 라인(HGLn)은 제k 행(ROWk, k는 양의 정수)에 배치된 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 컨택부(MDC)를 통해 제n 수직 게이트 라인(VGLn)에 접속될 수 있고, 나머지 수직 게이트 라인들(VGL)과 절연될 수 있다. 제n+1 수평 게이트 라인(HGLn+1)은 제k+1 행(ROWk+1)에 배치된 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 제n+1 수평 게이트 라인(HGLn+1)은 컨택부(MDC)를 통해 제n+1 수직 게이트 라인(VGLn+1)에 접속될 수 있고, 나머지 수직 게이트 라인들(VGL)과 절연될 수 있다.
보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 보조 게이트 라인(BGL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 우측에 배치될 수 있다. 보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로에 공급할 수 있다.
제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 트랜지스터에 구동 전압 또는 고전위 전압을 공급할 수 있다.
수평 전압 라인(HVDL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 전압 라인(HVDL)은 수평 게이트 라인(HGL)의 상측에 배치될 수 있다. 예를 들어, 수평 전압 라인(HVDL)은 제n 수평 게이트 라인(HGLn) 또는 제n+1 수평 게이트 라인(HGLn+1)의 상측에 배치될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 구동 전압 또는 고전위 전압을 공급할 수 있다.
초기화 전압 라인(VIL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 보조 게이트 라인(BGL)의 우측에 배치될 수 있다. 초기화 전압 라인(VIL)은 보조 게이트 라인(BGL)과 데이터 라인(DL) 사이에 배치될 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로에 초기화 전압을 공급할 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로로부터 센싱 신호를 수신하여 제1 표시 구동부(221)에 공급할 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 화소(SP1, SP2, SP3)에 데이터 전압을 공급할 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다.
제1 데이터 라인(DL1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 초기화 전압 라인(VIL)의 우측에 배치될 수 있다. 제1 데이터 라인(DL1)은 제1 표시 구동부(221)로부터 수신된 데이터 전압을 제1 화소(SP1)의 화소 회로에 공급할 수 있다.
제2 데이터 라인(DL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)의 우측에 배치될 수 있다. 제2 데이터 라인(DL2)은 제1 표시 구동부(221)로부터 수신된 데이터 전압을 제2 화소(SP2)의 화소 회로에 공급할 수 있다.
제3 데이터 라인(DL3)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 데이터 라인(DL3)은 제2 데이터 라인(DL2)의 우측에 배치될 수 있다. 제3 데이터 라인(DL3)은 제1 표시 구동부(221)로부터 수신된 데이터 전압을 제3 화소(SP3)의 화소 회로에 공급할 수 있다.
수직 전압 라인(VVSL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 수직 전압 라인(VVSL)은 제3 데이터 라인(DL3)의 우측에 배치될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)와 제2 전압 라인(VSL) 사이에 접속될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)로부터 공급된 저전위 전압을 제2 전압 라인(VSL)에 공급할 수 있다.
제2 전압 라인(VSL)은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전압 라인(VSL)은 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 제2 전압 라인(VSL)은 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3)의 발광 소자층에 공급할 수 있다.
도 7은 일 실시예에 따른 표시 장치에서, 전원 영역의 화소 및 라인들을 나타내는 도면이다.
도 7을 참조하면, 전원 영역(PDA)은 화소(SP), 전원 라인(VL), 수평 게이트 라인(HGL), 보조 게이트 라인(BGL), 제1 전압 라인(VDL), 수평 전압 라인(HVDL), 초기화 전압 라인(VIL), 데이터 라인(DL), 및 수직 전압 라인(VVSL)을 포함할 수 있다. 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 배열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.
복수의 전원 라인(VL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 전원 라인(VL)은 제1 전압 라인(VDL)의 좌측에 배치될 수 있다. 복수의 전원 라인(VL)은 수직 전압 라인(VVSL) 및 제1 전압 라인(VDL) 사이에 배치될 수 있다. 전원 라인(VL)은 구동 전압, 고전위 전압, 저전위 전압, 또는 오프 전압을 전원 영역(PDA)에 공급할 수 있다. 인접한 전압 라인들(VL)은 전기적으로 연결될 수 있다. 예를 들어, 복수의 전원 라인(VL)은 제m 열(COLm, m는 2 이상의 정수)에 배치된 화소(SP)의 좌측에 배치될 수 있다. 복수의 전원 라인(VL)은 제m-1 열(COLm-1)에 배치된 화소(SP)에 접속된 데이터 라인(DL) 및 제m 열(COLm)에 배치된 화소(SP)에 접속된 제1 전압 라인(VDL) 사이에서 나란하게 배치될 수 있다. 복수의 전원 라인(VL)은 제m-1 열(COLm-1)에 배치된 화소(SP)에 접속된 제1 전압 라인(VDL)의 좌측에 배치될 수 있다.
수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 게이트 라인(HGL)은 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 스캔 영역(SDA)의 수평 게이트 라인(HGL)은 전원 영역(PDA)까지 연장될 수 있다. 전원 영역(PDA)의 수평 게이트 라인(HGL)은 스캔 영역(SDA)의 수직 게이트 라인(VGL)으로부터 수신된 게이트 신호를 보조 게이트 라인(BGL)에 공급할 수 있다. 예를 들어, 제n 수평 게이트 라인(HGLn)은 제k 행(ROWk, k는 양의 정수)에 배치된 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 제n+1 수평 게이트 라인(HGLn+1)은 제k+1 행(ROWk+1)에 배치된 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다.
보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 보조 게이트 라인(BGL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 우측에 배치될 수 있다. 보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로에 공급할 수 있다.
제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 트랜지스터에 구동 전압 또는 고전위 전압을 공급할 수 있다.
수평 전압 라인(HVDL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 전압 라인(HVDL)은 수평 게이트 라인(HGL)의 상측에 배치될 수 있다. 예를 들어, 수평 전압 라인(HVDL)은 제n 수평 게이트 라인(HGLn) 또는 제n+1 수평 게이트 라인(HGLn+1)의 상측에 배치될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 구동 전압 또는 고전위 전압을 공급할 수 있다.
초기화 전압 라인(VIL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 보조 게이트 라인(BGL)의 우측에 배치될 수 있다. 초기화 전압 라인(VIL)은 보조 게이트 라인(BGL)과 데이터 라인(DL) 사이에 배치될 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로에 초기화 전압을 공급할 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로로부터 센싱 신호를 수신하여 제2 표시 구동부(222)에 공급할 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 화소(SP1, SP2, SP3)에 데이터 전압을 공급할 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다.
제1 데이터 라인(DL1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 초기화 전압 라인(VIL)의 우측에 배치될 수 있다. 제1 데이터 라인(DL1)은 제2 표시 구동부(222)로부터 수신된 데이터 전압을 제1 화소(SP1)의 화소 회로에 공급할 수 있다.
제2 데이터 라인(DL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)의 우측에 배치될 수 있다. 제2 데이터 라인(DL2)은 제2 표시 구동부(222)로부터 수신된 데이터 전압을 제2 화소(SP2)의 화소 회로에 공급할 수 있다.
제3 데이터 라인(DL3)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 데이터 라인(DL3)은 제2 데이터 라인(DL2)의 우측에 배치될 수 있다. 제3 데이터 라인(DL3)은 제2 표시 구동부(222)로부터 수신된 데이터 전압을 제3 화소(SP3)의 화소 회로에 공급할 수 있다.
수직 전압 라인(VVSL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 수직 전압 라인(VVSL)은 제3 데이터 라인(DL3)의 우측에 배치될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)와 제2 전압 라인(VSL) 사이에 접속될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)로부터 공급된 저전위 전압을 제2 전압 라인(VSL)에 공급할 수 있다.
제2 전압 라인(VSL)은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전압 라인(VSL)은 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 제2 전압 라인(VSL)은 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3)의 발광 소자층에 공급할 수 있다.
도 8은 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 8을 참조하면, 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 전압 라인(VDL), 데이터 라인(DL), 초기화 전압 라인(VIL), 보조 게이트 라인(BGL), 및 제2 전압 라인(VSL)에 접속될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 내지 제3 트랜지스터(ST1, ST2, ST3), 제1 커패시터(C1), 및 복수의 발광 소자(ED)를 포함할 수 있다.
제1 트랜지스터(ST1)는 게이트 전극, 드레인 전극, 및 소스 전극을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 접속되고, 드레인 전극은 제1 전압 라인(VDL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압을 기초로 드레인-소스 간 전류(또는, 구동 전류)를 제어할 수 있다.
복수의 발광 소자(ED)는 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)를 포함할 수 있다. 제1 및 제2 발광 소자(ED1, ED2)는 직렬로 연결될 수 있다. 제1 및 제2 발광 소자(ED1, ED2)는 구동 전류를 수신하여 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 예를 들어, 발광 소자(ED)는 무기 반도체를 포함하는 무기 발광 소자일 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 발광 소자(ED)는 양자점 발광층을 포함하는 양자점 발광 다이오드, 유기 발광층을 포함하는 유기 발광 다이오드, 또는 초소형 발광 다이오드일 수 있다. 표시 장치(10)의 발광 소자층의 구성은 발광 소자(ED)의 종류에 따라 설계 변경될 수 있다.
제1 발광 소자(ED1)의 제1 전극은 제2 노드(N2)에 접속되고 제1 발광 소자(ED1)의 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제1 발광 소자(ED1)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제3 트랜지스터(ST3)의 드레인 전극, 및 제1 커패시터(C1)의 제2 커패시터 전극에 접속될 수 있다. 제1 발광 소자(ED1)의 제2 전극은 제3 노드(N3)를 통해 제2 발광 소자(ED2)의 제1 전극에 접속될 수 있다.
제2 발광 소자(ED2)의 제1 전극은 제3 노드(N3)에 접속되고 제2 발광 소자(ED2)의 제2 전극은 제2 전압 라인(VSL)에 접속될 수 있다. 제2 발광 소자(ED2)의 제1 전극은 제3 노드(N3)를 통해 제1 발광 소자(ED1)의 제2 전극에 접속될 수 있다.
제2 트랜지스터(ST2)는 보조 게이트 라인(BGL) 또는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)를 전기적으로 연결할 수 있다. 제2 트랜지스터(ST2)는 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 보조 게이트 라인(BGL)에 접속되고, 드레인 전극은 데이터 라인(DL)에 접속되며, 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 소스 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 게이트 전극 및 제1 커패시터(C1)의 제1 커패시터 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 보조 게이트 라인(BGL) 또는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)를 전기적으로 연결할 수 있다. 제3 트랜지스터(ST3)는 게이트 신호를 기초로 턴-온됨으로써, 초기화 전압을 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 보조 게이트 라인(BGL)에 접속되고, 드레인 전극은 제2 노드(N2)에 접속되며, 소스 전극은 초기화 전압 라인(VIL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제1 커패시터(C1)의 제2 커패시터 전극, 및 제1 발광 소자(ED1)의 제1 전극에 접속될 수 있다.
도 9는 일 실시예에 따른 표시 장치의 발광 소자층을 나타내는 평면도이다. 도 10은 도 9의 선 I-I', II-II', 및 III-III'을 따라 자른 단면도이다. 도 11은 도 9의 선 IV-IV'을 따라 자른 단면도이다.
도 9 내지 도 11을 참조하면, 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상의 박막 트랜지스터층(TFTL), 박막 트랜지스터층(TFTL) 상의 발광 소자층(EML)을 포함할 수 있다. 박막 트랜지스터층(TFTL)은 기판(SUB) 상의 제1 금속층(MTL1), 제1 금속층(MTL1) 상의 버퍼층(BF), 버퍼층(BF) 상의 액티브층(ACTL), 액티브층(ACTL) 상의 게이트 절연막(GI), 게이트 절연막(GI) 상의 제2 금속층(MTL2), 제2 금속층(MTL2) 상의 층간 절연막(ILD), 층간 절연막(ILD) 상의 비아층(VIA)을 포함할 수 있다.
발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3), 제1 내지 제3 전극(RME1, RME2, RME3), 제1 및 제2 발광 소자(ED1, ED2), 제1 절연막(PAS1), 뱅크층(BNL), 제2 절연막(PAS2), 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3), 제3 절연막(PAS3)을 포함할 수 있다.
제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중앙에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 좌측에 배치되며, 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 우측에 배치될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 각각은 비아층(VIA) 상에서 상부 방향(Z축 방향)으로 돌출될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 각각은 경사진 측면을 가질 수 있다. 복수의 제1 발광 소자(ED1)는 제1 및 제2 뱅크 패턴(BP1, BP2)의 이격된 사이에 배치될 수 있고, 복수의 제2 발광 소자(ED2)는 제2 및 제3 뱅크 패턴(BP2, BP3)의 이격된 사이에 배치될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 제2 방향(Y축 방향)의 길이가 동일하고, 제1 방향(X축 방향)의 길이가 서로 다를 수 있으나, 이에 한정되지 않는다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 표시 영역(DA)의 전면에서 섬형 패턴으로 배치될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 전극(RME1, RME2, RME3)은 제3 전극층(MTL3)에 배치될 수 있다. 제3 전극층(MTL3)은 비아층(VIA) 및 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 상에 배치될 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중앙에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제1 전극(RME1)은 제1 및 제2 발광 소자(ED1, ED2)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제2 전극(RME2)은 발광 영역(EMA)의 좌측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 전극(RME2)은 제2 뱅크 패턴(BP2)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제2 전극(RME1)은 제1 발광 소자(ED1)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제3 전극(RME3)은 발광 영역(EMA)의 우측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 전극(RME3)은 제3 뱅크 패턴(BP3)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제3 전극(RME3)은 제2 발광 소자(ED2)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제1 내지 제3 전극(RME1, RME2, RME3)의 일단은 분리부(ROP)에 의해 행(Row) 단위로 분리될 수 있다. 제1 내지 제3 전극(RME1, RME2, RME3)은 표시 장치(10)의 제조 과정에서 제1 및 제2 발광 소자(ED1, ED2)를 정렬하는 정렬 전극일 수 있다. 분리되기 전의 제1 전극(RME1)은 컨택홀(CNTd)을 통해 제2 금속층(MTL2)의 수평 전압 라인(HVDL)에 접속될 수 있고, 구동 전압 또는 고전위 전압을 수신하여 정렬 전극의 역할을 수행할 수 있다. 따라서, 제1 내지 제3 전극(RME1, RME2, RME3)은 복수의 발광 소자(ED)의 정렬 과정이 완료된 후, 분리부(ROP)에 의해 분리될 수 있다.
제1 화소(SP1)의 제1 전극(RME1)은 컨택홀(CNTg)을 통해 제2 금속층(MTL2)의 제5 연결 전극(CE5)에 접속될 수 있다. 제1 전극(RME1)은 제5 연결 전극(CE5)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제1 접촉 전극(CTE1)을 통해 제1 화소(SP1)의 복수의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다.
제1 화소(SP1)의 제3 전극(RME3)은 컨택홀(CNTa)을 통해 제2 금속층(MTL2)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제1 화소(SP1)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
제2 화소(SP2)의 제1 전극(RME1)은 컨택홀(CNTb)을 통해 제2 금속층(MTL2)의 제10 연결 전극(CE10)에 접속될 수 있다. 제1 전극(RME1)은 제10 연결 전극(CE10)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제1 접촉 전극(CTE1)을 통해 제2 화소(SP2)의 복수의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다.
제2 화소(SP2)의 제3 전극(RME3)은 컨택홀(CNTa)을 통해 제2 금속층(MTL2)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제2 화소(SP2)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
제3 화소(SP3)의 제1 전극(RME1)은 컨택홀(CNTb)을 통해 제2 금속층(MTL2)의 제14 연결 전극(CE14)에 접속될 수 있다. 제1 전극(RME1)은 제14 연결 전극(CE14)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제1 접촉 전극(CTE1)을 통해 제3 화소(SP3)의 복수의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다.
제3 화소(SP3)의 제3 전극(RME3)은 컨택홀(CNTa)을 통해 제2 금속층(MTL2)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제3 화소(SP3)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
복수의 제1 발광 소자(ED1)는 제1 전극(RME1) 및 제2 전극(RME2) 사이에 정렬될 수 있다. 제1 절연막(PAS1)은 제1 내지 제3 전극(RME1, RME2, RME3)을 덮을 수 있다. 제1 발광 소자(ED1)는 제1 절연막(PAS1)에 의해 제1 및 제2 전극(RME1, RME2)으로부터 절연될 수 있다. 제1 및 제2 전극(RME1, RME2)이 분리부(ROP)에 의해 절단되기 전에, 제1 및 제2 전극(RME1, RME2) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제2 전극(RME1, RME2) 사이에 형성될 수 있다. 예를 들어, 복수의 제1 발광 소자(ED1)는 잉크젯 프린팅 공정을 통해 제1 및 제2 전극(RME1, RME2) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제1 발광 소자(ED1)는 제1 및 제2 전극(RME1, RME2) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다. 따라서, 복수의 제1 발광 소자(ED1)는 제1 및 제2 전극(RME1, RME2) 사이에서 제2 방향(Y축 방향)을 따라 정렬될 수 있다.
복수의 제2 발광 소자(ED2)는 제1 전극(RME1) 및 제3 전극(RME3) 사이에 정렬될 수 있다. 제2 발광 소자(ED2)는 제1 절연막(PAS1)에 의해 제1 및 제3 전극(RME1, RME3)으로부터 절연될 수 있다. 제1 및 제3 전극(RME1, RME3)이 분리부(ROP)에 의해 절단되기 전에, 제1 및 제3 전극(RME1, RME3) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제3 전극(RME1, RME3) 사이에 형성될 수 있다. 예를 들어, 복수의 제2 발광 소자(ED2)는 잉크젯 프린팅 공정을 통해 제1 및 제3 전극(RME1, RME3) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제2 발광 소자(ED2)는 제1 및 제3 전극(RME1, RME3) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다. 따라서, 복수의 제2 발광 소자(ED2)는 제1 및 제3 전극(RME1, RME3) 사이에서 제2 방향(Y축 방향)을 따라 정렬될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)은 제1 내지 제3 전극(RME1, RME2, RME3) 상에 배치될 수 있다. 제2 절연막(PAS2)은 뱅크층(BNL), 제1 절연막(PAS1), 및 발광 소자(ED)의 중앙부의 상부에 배치될 수 있다. 제3 절연막(PAS3)은 제2 절연막(PAS2), 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)을 덮을 수 있다. 제2 및 제3 절연막(PAS2, PAS3)은 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3) 각각을 절연시킬 수 있다.
제1 접촉 전극(CTE1)은 제1 전극(RME1) 상에 배치되고, 컨택홀(CNTe)을 통해 제1 전극(RME1)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 제1 전극(RME1)과 복수의 제1 발광 소자(ED1)의 일단 사이에 접속될 수 있다. 제1 접촉 전극(CTE1)은 복수의 제1 발광 소자(ED1)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
제2 접촉 전극(CTE2)은 제1 및 제2 전극(RME1, RME2) 상에 배치되고, 제1 및 제2 전극(RME1, RME2)과 절연될 수 있다. 제2 접촉 전극(CTE2)의 제1 부분은 제2 전극(RME2) 상에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제2 부분은 제1 부분의 하측으로부터 절곡되어 제1 방향(X축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제3 부분은 제2 부분의 우측으로부터 절곡되어 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 전극(RME1) 상에 배치될 수 있다.
제2 접촉 전극(CTE2)은 복수의 제1 발광 소자(ED1)의 타단과 복수의 제2 발광 소자(ED2)의 일단 사이에 접속될 수 있다. 제2 접촉 전극(CTE2)은 도 8의 제3 노드(N3)에 해당할 수 있다. 제2 접촉 전극(CTE2)은 복수의 제1 발광 소자(ED1)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제2 접촉 전극(CTE2)은 복수의 제2 발광 소자(ED2)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
제3 접촉 전극(CTE3)은 제3 전극(RME3) 상에 배치되고, 제29 컨택홀(CNT29)을 통해 제3 전극(RME3)에 접속될 수 있다. 제3 접촉 전극(CTE3)은 복수의 제2 발광 소자(ED2)의 타단과 제3 전극(RME3) 사이에 접속될 수 있다. 제3 접촉 전극(CTE3)은 복수의 제2 발광 소자(ED2)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제3 접촉 전극(CTE3)은 제3 전극(RME3)을 통해 저전위 전압을 수신할 수 있다.
박막 트랜지스터층(TFTL)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제15 연결 전극(CE15)을 통해 제1 전극층(MTL1)의 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
도 9 내지 도 11을 참조하면, 표시 장치(10)의 발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3), 제1 내지 제3 전극(RME1, RME2, RME3), 제1 및 제2 발광 소자(ED1, ED2), 제1 절연막(PAS1), 뱅크층(BNL), 제2 절연막(PAS2), 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3), 제3 절연막(PAS3)을 포함할 수 있다.
제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중앙에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 좌측에 배치되며, 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 우측에 배치될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 각각은 비아층(VIA) 상에서 상부 방향(Z축 방향)으로 돌출될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 각각은 경사진 측면을 가질 수 있다. 복수의 제1 발광 소자(ED1)는 제1 및 제2 뱅크 패턴(BP1, BP2)의 이격된 사이에 배치될 수 있고, 복수의 제2 발광 소자(ED2)는 제2 및 제3 뱅크 패턴(BP2, BP3)의 이격된 사이에 배치될 수 있다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 제2 방향(Y축 방향)의 길이가 동일하고, 제1 방향(X축 방향)의 길이가 서로 다를 수 있으나, 이에 한정되지 않는다. 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3)은 표시 영역(DA)의 전면에서 섬형 패턴으로 배치될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 전극(RME1, RME2, RME3)은 제3 전극층(MTL3)에 배치될 수 있다. 제3 전극층(MTL3)은 비아층(VIA) 및 제1 내지 제3 뱅크 패턴(BP1, BP2, BP3) 상에 배치될 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중앙에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제1 전극(RME1)은 제1 및 제2 발광 소자(ED1, ED2)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제2 전극(RME2)은 발광 영역(EMA)의 좌측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 전극(RME2)은 제2 뱅크 패턴(BP2)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제2 전극(RME1)은 제1 발광 소자(ED1)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제3 전극(RME3)은 발광 영역(EMA)의 우측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 전극(RME3)은 제3 뱅크 패턴(BP3)의 상면 및 경사진 측면을 덮을 수 있다. 따라서, 제3 전극(RME3)은 제2 발광 소자(ED2)에서 방출된 광을 상부 방향(Z축 방향)으로 반사시킬 수 있다.
제1 내지 제3 전극(RME1, RME2, RME3)의 일단은 분리부(ROP)에 의해 행(Row) 단위로 분리될 수 있다. 제1 내지 제3 전극(RME1, RME2, RME3)은 표시 장치(10)의 제조 과정에서 제1 및 제2 발광 소자(ED1, ED2)를 정렬하는 정렬 전극일 수 있다. 분리되기 전의 제1 전극(RME1)은 제22 컨택홀(CNT22)을 통해 제2 금속층(MTL2)의 수평 전압 라인(HVDL)에 접속될 수 있고, 구동 전압 또는 고전위 전압을 수신하여 정렬 전극의 역할을 수행할 수 있다. 따라서, 제1 내지 제3 전극(RME1, RME2, RME3)은 복수의 발광 소자(ED)의 정렬 과정이 완료된 후, 분리부(ROP)에 의해 분리될 수 있다.
제1 화소(SP1)의 제1 전극(RME1)은 제17 컨택홀(CNT17)을 통해 제2 금속층(MTL2)의 제5 연결 전극(CE5)에 접속될 수 있다. 제1 전극(RME1)은 제5 연결 전극(CE5)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제1 접촉 전극(CTE1)을 통해 제1 화소(SP1)의 복수의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다.
제1 화소(SP1)의 제3 전극(RME3)은 제23 컨택홀(CNT23)을 통해 제2 금속층(MTL2)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제1 화소(SP1)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
제2 화소(SP2)의 제1 전극(RME1)은 제19 컨택홀(CNT19)을 통해 제2 금속층(MTL2)의 제10 연결 전극(CE10)에 접속될 수 있다. 제1 전극(RME1)은 제10 연결 전극(CE10)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제1 접촉 전극(CTE1)을 통해 제2 화소(SP2)의 복수의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다.
제2 화소(SP2)의 제3 전극(RME3)은 제24 컨택홀(CNT24)을 통해 제2 금속층(MTL2)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제2 화소(SP2)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
제3 화소(SP3)의 제1 전극(RME1)은 제21 컨택홀(CNT21)을 통해 제2 금속층(MTL2)의 제14 연결 전극(CE14)에 접속될 수 있다. 제1 전극(RME1)은 제14 연결 전극(CE14)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제1 접촉 전극(CTE1)을 통해 제3 화소(SP3)의 복수의 제1 발광 소자(ED1)에 구동 전류를 공급할 수 있다.
제3 화소(SP3)의 제3 전극(RME3)은 제25 컨택홀(CNT25)을 통해 제2 금속층(MTL2)의 제2 전압 라인(VSL)에 접속될 수 있다. 따라서, 제3 화소(SP3)의 제3 전극(RME3)은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.
복수의 제1 발광 소자(ED1)는 제1 전극(RME1) 및 제2 전극(RME2) 사이에 정렬될 수 있다. 제1 절연막(PAS1)은 제1 내지 제3 전극(RME1, RME2, RME3)을 덮을 수 있다. 제1 발광 소자(ED1)는 제1 절연막(PAS1)에 의해 제1 및 제2 전극(RME1, RME2)으로부터 절연될 수 있다. 제1 및 제2 전극(RME1, RME2)이 분리부(ROP)에 의해 절단되기 전에, 제1 및 제2 전극(RME1, RME2) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제2 전극(RME1, RME2) 사이에 형성될 수 있다. 예를 들어, 복수의 제1 발광 소자(ED1)는 잉크젯 프린팅 공정을 통해 제1 및 제2 전극(RME1, RME2) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제1 발광 소자(ED1)는 제1 및 제2 전극(RME1, RME2) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다. 따라서, 복수의 제1 발광 소자(ED1)는 제1 및 제2 전극(RME1, RME2) 사이에서 제2 방향(Y축 방향)을 따라 정렬될 수 있다.
복수의 제2 발광 소자(ED2)는 제1 전극(RME1) 및 제3 전극(RME3) 사이에 정렬될 수 있다. 제2 발광 소자(ED2)는 제1 절연막(PAS1)에 의해 제1 및 제3 전극(RME1, RME3)으로부터 절연될 수 있다. 제1 및 제3 전극(RME1, RME3)이 분리부(ROP)에 의해 절단되기 전에, 제1 및 제3 전극(RME1, RME3) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제3 전극(RME1, RME3) 사이에 형성될 수 있다. 예를 들어, 복수의 제2 발광 소자(ED2)는 잉크젯 프린팅 공정을 통해 제1 및 제3 전극(RME1, RME3) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제2 발광 소자(ED2)는 제1 및 제3 전극(RME1, RME3) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다. 따라서, 복수의 제2 발광 소자(ED2)는 제1 및 제3 전극(RME1, RME3) 사이에서 제2 방향(Y축 방향)을 따라 정렬될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)은 제1 내지 제3 전극(RME1, RME2, RME3) 상에 배치될 수 있다. 제2 절연막(PAS2)은 뱅크층(BNL), 제1 절연막(PAS1), 및 발광 소자(ED)의 중앙부의 상부에 배치될 수 있다. 제3 절연막(PAS3)은 제2 절연막(PAS2), 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)을 덮을 수 있다. 제2 및 제3 절연막(PAS2, PAS3)은 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3) 각각을 절연시킬 수 있다.
제1 접촉 전극(CTE1)은 제1 전극(RME1) 상에 배치되고, 제28 컨택홀(CNT28)을 통해 제1 전극(RME1)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 제1 전극(RME1)과 복수의 제1 발광 소자(ED1)의 일단 사이에 접속될 수 있다. 제1 접촉 전극(CTE1)은 복수의 제1 발광 소자(ED1)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
제2 접촉 전극(CTE2)은 제1 및 제2 전극(RME1, RME2) 상에 배치되고, 제1 및 제2 전극(RME1, RME2)과 절연될 수 있다. 제2 접촉 전극(CTE2)의 제1 부분은 제2 전극(RME2) 상에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제2 부분은 제1 부분의 하측으로부터 절곡되어 제1 방향(X축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제3 부분은 제2 부분의 우측으로부터 절곡되어 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 전극(RME1) 상에 배치될 수 있다.
제2 접촉 전극(CTE2)은 복수의 제1 발광 소자(ED1)의 타단과 복수의 제2 발광 소자(ED2)의 일단 사이에 접속될 수 있다. 제2 접촉 전극(CTE2)은 도 8의 제3 노드(N3)에 해당할 수 있다. 제2 접촉 전극(CTE2)은 복수의 제1 발광 소자(ED1)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제2 접촉 전극(CTE2)은 복수의 제2 발광 소자(ED2)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
제3 접촉 전극(CTE3)은 제3 전극(RME3) 상에 배치되고, 제29 컨택홀(CNT29)을 통해 제3 전극(RME3)에 접속될 수 있다. 제3 접촉 전극(CTE3)은 복수의 제2 발광 소자(ED2)의 타단과 제3 전극(RME3) 사이에 접속될 수 있다. 제3 접촉 전극(CTE3)은 복수의 제2 발광 소자(ED2)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제3 접촉 전극(CTE3)은 제3 전극(RME3)을 통해 저전위 전압을 수신할 수 있다.
박막 트랜지스터층(TFTL)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제15 연결 전극(CE15)을 통해 제1 전극층(MTL1)의 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
이하, 일 실시예에 따른 표시 장치(10)의 제2 패드부(PD2)를 상세히 설명하면서, 표시 장치(10)의 제조 방법에 대해서도 함께 설명하기로 한다.
도 12는 일 실시예에 따른 표시 장치의 제조 방법의 일 공정 단계의 평면도이다. 도 13은 도 12의 선 V-V'을 따라 자른 단면도이다. 도 14는 도 12의 선 VI-VI'을 따라 자른 단면도이다.
도 12 내지 도 14를 참조하면, 일 실시예에 따른 표시 장치의 제조 방법은 스캔 영역(SDA) 및 스캔 영역(SDA)의 일측에 배치한 전원 영역(PDA)을 갖는 표시 영역(DA), 표시 영역(DA)을 둘러싸고 일측에 배치된 패드부(PD1, PD2)를 갖는 비표시 영역(NDA), 및 비표시 영역(NDA)의 외측에 배치되고 점등 검사 패드부(VEP)를 갖는 외측 영역을 포함하는 대상 패널(100')을 준비하는 단계; 및 대상 패널(100')의 상기 외측 영역을 커팅하는 단계를 포함할 수 있다.
스캔 영역(SDA) 및 스캔 영역(SDA)의 일측에 배치한 전원 영역(PDA)을 갖는 표시 영역(DA), 표시 영역(DA)을 둘러싸고 일측에 배치된 패드부(PD1, PD2)를 갖는 비표시 영역(NDA), 및 비표시 영역(NDA)의 외측에 배치되고 점등 검사 패드부(VEP)를 갖는 외측 영역을 포함하는 대상 패널(100')을 준비하는 단계에서, 패드부(PD1, PD2)는 스캔 영역(SDA)의 라인들에 접속되고 제2 방향(Y 방향)을 따라 각각 연장된 복수의 라인 패드부(LPD)를 포함하는 제1 패드부(PD1), 및 전원 영역(PDA)의 라인들에 접속되고 제2 방향(Y 방향)을 따라 각각 연장된 복수의 라인 패드부(LPD), 및 전원 영역(PDA)의 라인들에 접속되고 제2 방향(Y 방향)을 따라 연장된 전원 패드부(PPD)를 포함하는 제2 패드부(PD2)를 포함할 수 있다.
전원 패드부(PPD)는 전원 라인(VL)을 통해 오프(Off) 신호를 전원 영역(PDA)에 공급할 수 있다. 점등 검사 패드부(VEP)는 제2 방향(Y 방향)을 따라 연장되고, 점등 검사 패드부(VEP)와 전원 패드부(PPD)는 제2 방향(Y 방향)에서 동일선상에 위치할 수 있다. 즉, 점등 검사 패드부(VEP)와 전원 패드부(PPD)는 제2 방향(Y 방향)에서 중첩할 수 있다.
스캔 영역(SDA) 및 스캔 영역(SDA)의 일측에 배치한 전원 영역(PDA)을 갖는 표시 영역(DA), 표시 영역(DA)을 둘러싸고 일측에 배치된 패드부(PD1, PD2)를 갖는 비표시 영역(NDA), 및 비표시 영역(NDA)의 외측에 배치되고 점등 검사 패드부(VEP)를 갖는 외측 영역을 포함하는 대상 패널(100')을 준비하는 단계에서, 상기 외측 영역으로부터 제2 패드부(PD2)에까지 제2 방향(Y 방향)을 따라 연장된 패널 점등 검사 라인(VEL)을 더 포함할 수 있다.
전원 패드부(PPD) 및 패널 점등 검사 라인(VEL)은 각각 복수개로 마련되고 복수의 패널 점등 검사 라인(VEL) 중 적어도 하나는 인접한 전원 패드부(PPD)들 사이에 배치될 수 있다.
도 12에 도시된 바와 같이, 대상 패널(100')의 측면(100a')은 표시 패널(100)의 측면(100a)보다 외측에 위치할 수 있다. 표시 패널(100)의 측면(100a)보다 외측으로 돌출된 대상 패널(100')의 영역을 상술한 외측 영역이라 정의할 수 있다. 상기 외측 영역에는 복수의 패널 점등 검사 패드부(VEP)들이 배치될 수 있다. 복수의 패널 점등 검사 패드부(VEP)들은 제1 방향(X 방향)을 따라 배열될 수 있다. 복수의 패널 점등 검사 패드부(VEP)들 중 일부는 상술한 패널 점등 검사 라인(VEL)과 연결될 수 있고, 복수의 패널 점등 검사 패드부(VEP)들 중 다른 일부는 상술한 패널 점등 검사 라인(VEL)과 연결되지 않을 수 있다. 복수의 패널 점등 검사 패드부(VEP)들 중 패널 점등 검사 라인(VEL)과 연결되지 않는 패널 점등 검사 패드부(VEP)들은 각각 전원 패드부(PPD)와 제2 방향(Y 방향)에서 동일선상에 위치할 수 있다. 복수의 패널 점등 검사 패드부(VEP)들 중 패널 점등 검사 라인(VEL)과 연결되지 않는 패널 점등 검사 패드부(VEP)와 전원 패드부(PPD)는 도 12에 도시된 오픈부(OP)를 기준으로 제2 방향(Y 방향)에서 분리될 수 있다. 복수의 패널 점등 검사 패드부(VEP)들 중 패널 점등 검사 라인(VEL)과 연결되지 않는 패널 점등 검사 패드부(VEP) 및 전원 패드부(PPD) 상에는 각각 연결 전극(CPD1, CPD2)이 더 배치될 수 있다. 전원 패드부(PPD) 상에는 제1 연결 전극(CPD1)이 배치되고, 복수의 패널 점등 검사 패드부(VEP)들 중 패널 점등 검사 라인(VEL)과 연결되지 않는 패널 점등 검사 패드부(VEP) 상에는 제2 연결 전극(CPD2)이 배치될 수 있다. 제1 연결 전극(CPD1)은 전원 패드부(PPD)와 중첩하고, 제2 연결 전극(CPD2)은 패널 점등 검사 패드부(VEP)와 중첩할 수 있다.
패널 점등 검사 라인(VEL) 및 패널 점등 검사 패드부(VEP)는 도 10의 제1 금속층(MTL1)에 배치될 수 있다. 전원 패드부(PPD)는 도 10의 제2 금속층(MTL2)에 배치될 수 있다.
제1 연결 전극(CPD1)은 도 14에 도시된 바와 같이, 비아층(VIA) 상의 제1 하부 연결 전극(CPD11), 및 제1 하부 연결 전극(CPD11) 상의 제1 상부 연결 전극(CPD12)을 포함하고, 제2 연결 전극(CPD2)은 비아층(VIA) 상의 제2 하부 연결 전극(CPD21), 및 제2 하부 연결 전극(CPD21) 상의 제2 상부 연결 전극(CPD22)을 포함할 수 있다. 제1 상부 연결 전극(CPD12)은 제1 하부 연결 전극(CPD11) 상에 직접 배치되고, 제2 상부 연결 전극(CPD22)은 제2 하부 연결 전극(CPD21) 상에 직접 배치될 수 있다. 제1 하부 연결 전극(CPD11)은 비아층(VIA), 층간 절연막(ILD)을 관통하는 콘택홀(CNT1)을 통해 전원 패드부(PPD)와 연결되고, 제2 하부 연결 전극(CPD21)은 비아층(VIA), 층간 절연막(ILD)을 관통하는 콘택홀(CNT2)을 통해 패널 검사 점등 패드부(VEP)와 연결될 수 있다. 하부 연결 전극(CPD11, CPD21)은 각각 비아층(VIA)과 제3 금속층(MTL3) 사이에 배치된 제5 금속층에 배치될 수 있고, 상부 연결 전극(CPD21, CPD22)은 각각 제3 금속층(MTL3)에 배치될 수 있다.
도 15는 다른 실시예에 따른 표시 장치의 제조 방법의 일 공정 단계의 단면도이다.
도 15를 참조하면, 본 실시예에 따른 표시 장치의 제조 방법에 의하면, 스캔 영역(SDA) 및 스캔 영역(SDA)의 일측에 배치한 전원 영역(PDA)을 갖는 표시 영역(DA), 표시 영역(DA)을 둘러싸고 일측에 배치된 패드부(PD1, PD2)를 갖는 비표시 영역(NDA), 및 비표시 영역(NDA)의 외측에 배치되고 점등 검사 패드부(VEP)를 갖는 외측 영역을 포함하는 대상 패널(100')을 준비하는 단계에서, 상부 연결 전극(CPD12, CPD22)이 생략될 수 있다는 점에서, 도 14에 따른 실시예와 상이하다.
그외 설명은 도 14에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
도 16은 또 다른 실시예에 따른 표시 장치의 제조 방법의 일 공정 단계의 단면도이다.
도 16을 참조하면, 본 실시예에 따른 표시 장치의 제조 방법에 의하면, 스캔 영역(SDA) 및 스캔 영역(SDA)의 일측에 배치한 전원 영역(PDA)을 갖는 표시 영역(DA), 표시 영역(DA)을 둘러싸고 일측에 배치된 패드부(PD1, PD2)를 갖는 비표시 영역(NDA), 및 비표시 영역(NDA)의 외측에 배치되고 점등 검사 패드부(VEP)를 갖는 외측 영역을 포함하는 대상 패널(100')을 준비하는 단계에서, 연결 전극(CPD1, CPD2) 자체가 생략될 수 있다는 점에서, 도 14에 따른 실시예와 상이하다.
그외 설명은 도 14에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
도 17은 또 다른 실시예에 따른 표시 장치의 제조 방법의 일 공정 단계의 단면도이다.
도 17을 참조하면, 본 실시예에 따른 표시 장치의 제조 방법에 의하면, 스캔 영역(SDA) 및 스캔 영역(SDA)의 일측에 배치한 전원 영역(PDA)을 갖는 표시 영역(DA), 표시 영역(DA)을 둘러싸고 일측에 배치된 패드부(PD1, PD2)를 갖는 비표시 영역(NDA), 및 비표시 영역(NDA)의 외측에 배치되고 점등 검사 패드부(VEP)를 갖는 외측 영역을 포함하는 대상 패널(100')을 준비하는 단계에서, 연결 전극(CPD1, CPD2) 중 하부 연결 전극(CPD11, CPD) 및 콘택홀(CNT1, CNT2)이 생략될 수 있다는 점에서 도 14에 따른 실시예와 상이하다. 나아가, 오픈부(OP)에는 상부 연결 전극(CPD12, CPD22)들을 연결하는 보조 연결 전극(CPD')이 더 배치될 수 있다. 본 실시예의 경우에도, 하부 연결 전극(CPD11, CPD) 및 콘택홀(CNT1, CNT2)이 생략됨으로써, 패널 점등 검사 패드부(VEP)와 전원 패드부(PPD) 간의 전기적인 절연이 가능할 수 있다.
그외 설명은 도 14에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 패널 DA: 표시 영역
SDA: 스캔 영역 PDA: 전원 영역
210: 연성 필름 220: 표시 구동부
221, 222: 제1 및 제2 표시 구동부
230: 회로 보드 240: 타이밍 제어부
250: 전원 공급부
PD1, PD2: 제1 및 제2 패드부
LPD: 라인 패드부 PPD: 전원 패드부
SP1, SP2, SP3: 제1 내지 제3 화소
DL1, DL2, DL3: 제1 내지 제3 데이터 라인
VGL: 수직 게이트 라인 HGL: 수평 게이트 라인
BGL: 보조 게이트 라인 VL: 전원 라인
VDL: 제1 전압 라인 HVDL: 수평 전압 라인
VVSL: 수직 전압 라인 VSL: 제2 전압 라인
VIL: 초기화 전압 라인
ED1, ED2: 제1 및 제2 발광 소자

Claims (20)

  1. 스캔 영역 및 상기 스캔 영역의 일측에 배치한 전원 영역을 갖는 표시 영역, 및 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역을 포함하는 표시 패널을 포함하고,
    상기 패드부는,
    상기 스캔 영역의 라인들에 접속되는 복수의 라인 패드부를 포함하는 제1 패드부; 및
    상기 전원 영역의 라인들에 접속되는 복수의 라인 패드부, 및 상기 전원 영역의 라인들에 접속되는 전원 패드부를 포함하는 제2 패드부를 포함하고,
    상기 전원 패드부는 상기 전원 라인을 통해 오프(Off) 신호를 상기 전원 영역에 공급하고,
    상기 제2 패드부는 상기 전원 패드부의 적어도 일측에 배치되고 상기 전원 패드부와 이격된 패널 점등 검사 라인을 더 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 전원 패드부 및 상기 패널 점등 검사 라인는 각각 복수개로 마련되고 상기 복수의 패널 점등 검사 라인들 중 적어도 하나는 인접한 상기 전원 패드들 사이에 배치된 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 패드부는 상기 전원 패드부와 중첩하는 제1 연결 전극을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 연결 전극은 제1 하부 연결 전극을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    기판, 상기 기판 상의 제1 도전층, 상기 제1 도전층 상의 제2 도전층, 및 상기 제2 도전층 상의 제3 도전층을 포함하고, 상기 제1 도전층은 상기 패널 점등 검사 라인을 포함하고, 상기 제2 도전층은 상기 전원 패드부를 포함하고, 상기 제3 도전층은 상기 제1 하부 연결 전극을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 연결 전극은 제1 하부 연결 전극 상의 제1 상부 연결 전극을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 상부 연결 전극은 상기 제1 하부 연결 전극 상에 직접 배치되고, 상기 제3 도전층 상의 제4 도전층을 더 포함하고 상기 제4 도전층은 상기 제1 상부 연결 전극을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 도전층과 상기 제3 도전층 사이의 층간 절연막, 및 상기 층간 절연막과 상기 제3 도전층 사이의 비아층을 더 포함하고, 상기 제1 하부 연결 전극은 상기 비아층, 및 상기 층간 절연막을 관통하는 컨택홀을 통해 상기 전원 패드부와 연결되는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 연결 전극과 상기 전원 패드부는 연결되지 않는 표시 장치.
  10. 제3 항에 있어서,
    상기 제1 연결 전극과 상기 전원 패드부는 연결되지 않는 표시 장치.
  11. 스캔 영역 및 상기 스캔 영역의 일측에 배치한 전원 영역을 갖는 표시 영역, 및 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역을 포함하는 표시 패널을 포함하고,
    상기 패드부는,
    상기 스캔 영역의 라인들에 접속되는 복수의 라인 패드부를 포함하는 제1 패드부; 및
    상기 전원 영역의 라인들에 접속되는 복수의 라인 패드부, 및 상기 전원 영역의 라인들에 접속되는 전원 패드부를 포함하는 제2 패드부를 포함하고,
    상기 전원 패드부는 상기 전원 라인을 통해 오프(Off) 신호를 상기 전원 영역에 공급하고,
    상기 제1 패드부의 상기 복수의 라인 패드부들 중 어느 하나 또는 상기 제2 패드부의 상기 복수의 라인 패드부들 중 어느 하나는 수직 전압 라인과 연결되고,
    상기 전원 라인은 상기 수직 전압 라인과 전기적으로 연결된 표시 장치.
  12. 제11 항에 있어서,
    상기 전원 패드부 및 상기 패널 점등 검사 라인는 각각 복수개로 마련되고 상기 복수의 패널 점등 검사 라인들 중 적어도 하나는 인접한 상기 전원 패드들 사이에 배치된 표시 장치.
  13. 제11 항에 있어서,
    상기 제2 패드부는 상기 전원 패드부와 중첩하는 제1 연결 전극을 더 포함하고, 상기 제1 연결 전극은 제1 하부 연결 전극을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    기판, 상기 기판 상의 제1 도전층, 상기 제1 도전층 상의 제2 도전층, 및 상기 제2 도전층 상의 제3 도전층을 포함하고, 상기 제1 도전층은 상기 패널 점등 검사 라인을 포함하고, 상기 제2 도전층은 상기 전원 패드부를 포함하고, 상기 제3 도전층은 상기 제1 하부 연결 전극을 포함하고, 상기 제1 연결 전극은 제1 하부 연결 전극 상에 직접 배치된 제1 상부 연결 전극을 더 포함하는 표시 장치.
  15. 스캔 영역 및 상기 스캔 영역의 일측에 배치한 전원 영역을 갖는 표시 영역, 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역, 및 상기 비표시 영역의 외측에 배치되고 점등 검사 패드부를 갖는 외측 영역을 포함하는 대상 패널을 준비하는 단계; 및
    상기 대상 패널의 상기 외측 영역을 커팅하는 단계를 포함하고,
    상기 스캔 영역 및 상기 스캔 영역의 일측에 배치한 전원 영역을 갖는 표시 영역, 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역, 및 상기 비표시 영역의 외측에 배치되고 점등 검사 패드부를 갖는 외측 영역을 포함하는 대상 패널을 준비하는 단계에서,
    상기 패드부는,
    상기 스캔 영역의 라인들에 접속되고 제1 방향을 따라 각각 연장된 복수의 라인 패드부를 포함하는 제1 패드부, 및
    상기 전원 영역의 라인들에 접속되고 상기 제1 방향을 따라 각각 연장된 복수의 라인 패드부, 및 상기 전원 영역의 라인들에 접속되고 제1 방향을 따라 연장된 전원 패드부를 포함하는 제2 패드부를 포함하고,
    상기 전원 패드부는 상기 전원 라인을 통해 오프(Off) 신호를 상기 전원 영역에 공급하고,
    상기 점등 검사 패드부는 상기 제1 방향을 따라 연장되고,
    상기 점등 검사 패드부와 상기 전원 패드부는 상기 제1 방향에서 동일선상에 위치하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 스캔 영역 및 상기 스캔 영역의 일측에 배치한 전원 영역을 갖는 표시 영역, 상기 표시 영역을 둘러싸고 일측에 배치된 패드부를 갖는 비표시 영역, 및 상기 비표시 영역의 외측에 배치되고 점등 검사 패드부를 갖는 외측 영역을 포함하는 대상 패널을 준비하는 단계에서, 상기 외측 영역으로부터 상기 제2 패드부에까지 상기 제1 방향을 따라 연장된 패널 점등 검사 라인을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 전원 패드부 및 상기 패널 점등 검사 라인은 각각 복수개로 마련되고 상기 복수의 패널 점등 검사 라인들 중 적어도 하나는 인접한 상기 전원 패드부들 사이에 배치된 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제2 패드부는 상기 전원 패드부와 중첩하는 제1 연결 전극을 더 포함하고, 상기 외측 영역은 상기 점등 검사 패드부와 중첩하는 제2 연결 전극을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 연결 전극은 제1 하부 연결 전극을 포함하고, 상기 제2 연결 전극은 상기 제1 하부 연결 전극과 동일층에 위치한 제2 하부 연결 전극을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 연결 전극은 제1 하부 연결 전극 상의 제1 상부 연결 전극을 더 포함하고, 상기 제2 연결 전극은 제2 하부 연결 전극 상의 상기 제1 상부 연결 전극과 동일층에 위치한 제2 상부 연결 전극을 더 포함하는 표시 장치.
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