KR20230140314A - 표시 장치 - Google Patents

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KR20230140314A
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김대희
박현민
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판 상의 비표시 영역에서 표시 영역을 둘러싸도록 배치된 댐, 및 기판 상의 비표시 영역에서 댐을 사이에 두는 외측 또는 내측에 배치된 적어도 하나의 언더컷 구조물을 포함하고, 언더컷 구조물은 기판 상에 배치된 다른 물질들과 상이한 물질로 이루어질 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 근래에는 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 표시 장치(Organic Light Emitting Display; OLED), 마이크로 엘이디 표시 장치(Micro Light Emitting Diode; Micro LED Display), 양자점 표시 장치(Quantum Dot Display; QD) 등과 같은 표시 장치가 활용되고 있다.
표시 장치는 발광소자를 이용하여 광을 출력하는 표시 장치이며, 발광소자들이 구비된 표시 패널을 포함한다.
최근에는 멀티 비전(multi vision) 또는 비디오 월(video wall)과 같은 대화면 디스플레이를 구현하기 위해 다수의 표시 패널들이 연결된 타일드 디스플레이가 활용되고 있다. 타일드 디스플레이는 인접한 표시 패널들 사이의 경계(seam)가 시인되지 않도록 베젤 영역을 최소화하는 심리스(seam-less) 표시 장치로 구현되고 있다.
이러한 심리스 표시 장치에서는 베젤이 작기 때문에, 베젤에 증착된 발광층이 제거되기가 매우 어렵다. 이 경우, 베젤에 구비된 발광층을 통해 수분이 침투될 수 있기 때문에, 댐 주변의 발광층을 분리시키기 위한 별도의 구조물 형성이 불가피하였고, 이로 인해 구조물을 형성하는 별도의 공정이 추가되고 제조 공정이 복잡해지는 문제가 있다.
이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 명세서는 공정의 추가 없이 신뢰성 베젤 영역에 언더컷 구조물을 구현할 수 있고, 신뢰성 베젤 영역의 외부 투습을 방지할 수 있는 표시 장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판 상의 비표시 영역에서 표시 영역을 둘러싸도록 배치된 댐, 및 기판 상의 비표시 영역에서 댐을 사이에 두는 외측 또는 내측에 배치된 적어도 하나의 언더컷 구조물을 포함하고, 언더컷 구조물은 기판 상에 배치된 다른 물질들과 상이한 물질로 이루어질 수 있다.
본 명세서에 따른 표시 장치는 신뢰성 베젤 영역에 에칭 공정의 추가 없이도 불소계 보호층과 포토레지스터를 이용하여 발광층을 단절시키는 언더컷 구조물을 구현할 수 있고, 불소계 보호층에 의해 외부 투습을 효과적으로 방지하여 신뢰성을 향상시킬 수 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 도 1의 A 부분에 배치된 표시 장치의 비표시 영역을 나타낸 평면도이다.
도 3은 도 1의 선 I-I'의 단면으로 표시 영역에서 픽셀의 일 예를 나타낸 단면도이다.
도 4는 도 2의 선 II-II'의 단면으로 본 명세서의 제1 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 5는 도 4의 B 부분에 배치된 언더컷 구조물을 나타낸 도면이다.
도 6은 보호 물질층과 포토레지스트층이 적층 배치된 모습과 보호 물질층과 포토레지스트층에 언더컷 영역이 형성된 모습을 나타낸 이미지이다.
도 7은 도 2의 선 II-II'의 단면으로 본 명세서의 제2 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 8은 도 7의 C 부분에 배치된 언더컷 구조물을 나타낸 도면이다.
도 9는 도 2의 선 II-II'의 단면으로 본 명세서의 제3 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 10 내지 도 19는 본 명세서의 실시예에 따른 표시 장치를 제조하는 방법을 설명하기 위한 제조 공정도들이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 다양한 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 다양한 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 다양한 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서의 실시예에 따른 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이고, 도 2는 도 1의 A 부분에 배치된 표시 장치의 비표시 영역을 나타낸 평면도이다.
이하에서는, X축은 스캔 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 표시 장치의 높이 방향을 나타낸다.
본 명세서의 실시예에 따른 표시 장치는 유기 발광 표시 장치(Organic Light Emitting Display; OLED)로 구현된 것을 중심으로 설명하였지만, 액정 표시 장치(Liquid Crystal Display; LCD), 마이크로 엘이디 표시 장치(Micro Light Emitting Diode; Micro LED Display), 양자점 표시 장치(Quantum Dot Display; QD) 등으로도 구현될 수 있다.
도 1 및 도 2를 참조하면, 본 명세서의 실시예에 따른 표시 장치(100)는 픽셀들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)을 포함하는 표시 패널(110)을 포함할 수 있다.
표시 패널(110)의 표시 영역(DA)은 영상이 표시되는 영역으로서, 화소 어레이 영역, 활성 영역, 화소 어레이부, 표시부, 또는 화면일 수 있다. 표시 영역(DA)은 복수의 신호 라인들 및 복수의 픽셀들(P)을 포함할 수 있다. 예를 들어, 복수의 신호 라인들은 게이트 라인(또는 스캔 라인), 데이터 라인, 적어도 하나의 전압 라인을 포함할 수 있다. 예를 들면, 데이터 라인은 제1 방향(또는 Y축 방향)으로 연장될 수 있고, 게이트 라인은 제2 방향(또는 X축 방향)으로 연장될 수 있으며, 데이터 라인 및 게이트 라인은 표시 영역(DA)에서 서로 교차될 수 있고, 복수의 픽셀들(P) 각각이 교차하는 영역마다 배치될 수 있다. 예를 들어, 표시 영역(DA)은 표시 패널(110)의 중앙 부분에 배치될 수 있다.
표시 패널(110)의 비표시 영역(NDA)은 영상이 표시되지 않는 영역으로서, 주변 회로 영역, 신호 공급 영역, 또는 비활성 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변을 둘러싸도록 구성될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸는 가장자리 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치된 댐(305)을 포함할 수 있다.
도 2에 도시된 바와 같이, 비표시 영역(NDA)은 베젤 영역(BZ)(또는 신뢰성 베젤 영역) 및 패드 영역(PA)을 포함할 수 있다.
베젤 영역(BZ)은 표시 영역(DA)에 인접하게 배치되고, 표시 영역(DA)을 둘러싸는 영역일 수 있다. 베젤 영역(BZ)은 표시 영역(DA)과 패드 영역(PA) 사이에 배치될 수 있다. 베젤 영역(BZ)은 댐(305)을 포함할 수 있다. 베젤 영역(BZ)은 댐(305)을 사이에 두는 외측 또는 내측에 적어도 하나의 언더컷 구조물을 포함할 수 있다. 베젤 영역(BZ)은 댐(305)과 적어도 하나의 언더컷 구조물을 포함하는 영역일 수 있다.
베젤 영역(BZ)의 댐(305)은 표시 영역(DA)의 외곽을 둘러싸도록 형성되어 봉지막을 구성하는 유기막의 흐름을 차단할 수 있다. 또한, 댐(305)은 표시 영역(DA)과 패드 영역(PA) 사이에 배치되어 봉지막을 구성하는 유기막이 패드 영역(PA)으로 침범하지 못하도록 유기막의 흐름을 차단할 수 있다.
패드 영역(PA)은 표시 패널(110)의 가장자리에 배치될 수 있다. 패드 영역(PA)은 표시 패널(110)의 끝단에 인접하게 배치되고, 표시 패널(110)의 적어도 하나의 측변에 인접하게 배치될 수 있다. 패드 영역(PA)은 복수의 패드들을 포함하며, 복수의 패드들은 연성 회로 필름의 라인들과 전기적으로 연결될 수 있다. 복수의 패드들은 연성 회로 필름을 통해 소스 드라이브 집적 회로(interated circuit), 게이트 드라이브 집적 회로, 회로 보드 또는 타이밍 제어부 등이 전기적으로 연결될 수 있다. 또는, 패드 영역(PA)의 복수의 패드들은 라우팅 라인들과 전기적으로 연결될 수 있다. 복수의 패드들은 라우팅 라인들에 의해 커버될 수 있다. 복수의 패드들은 라우팅 라인들을 통해 소스 드라이브 집적 회로, 게이트 드라이브 집적 회로, 회로 보드 또는 타이밍 제어부 등이 전기적으로 연결될 수 있다. 하지만, 본 명세서가 이에 한정되지는 않는다.
본 명세서의 실시예에 따른 표시 장치(100)는 대면적의 화면을 구현하기 위해서, 복수의 표시 패널(110)들을 연결하는 타일드 구조의 디스플레이로 구현될 수 있다.
본 명세서의 실시예에 따르면, 인접한 표시 패널(110)들 사이의 경계(seam)가 시인되지 않도록 비표시 영역(NDA)이 최소화될 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)에 배치된 인접한 픽셀(P)들 사이의 간격보다 작은 너비를 가질 수 있다. 또한, 비표시 영역(NDA)은 표시 영역(DA)에 배치된 인접한 픽셀(P)들 사이의 비발광 영역(NEA)의 너비보다 작은 너비를 가질 수 있다. 예를 들면, 비표시 영역(NDA)은 인접한 픽셀(P)들 사이의 간격의 1/2의 너비를 가질 수 있다. 또는, 비표시 영역(NDA)은 인접한 픽셀(P)들 사이의 비발광 영역(NEA)의 너비에 1/2의 너비를 가질 수 있다.
또한, 인접한 표시 패널(110)들 사이의 경계(seam)가 균일한 시감 차이를 가질 수 있도록, 비표시 영역(NDA)의 패드 영역(PA)이 표시 패널(110)의 제1 측 외곽뿐만 아니라, 표시 영역(DA)을 사이에 두고 제1 측과 마주하는 제2 측 외곽, 제1 측 외곽과 인접하는 제3 측 외곽 및 표시 영역(DA)을 사이에 두고 제3 측 외곽과 마주하는 제4 측 외곽 중 적어도 하나에 더 구비될 수 있다. 예를 들어, 패드 영역(PA)은 표시 패널(110)의 4변 가장자리에 각각 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치(100)는 비표시 영역(NDA)이 최소화됨에 따라, 표시 영역(DA)에 배치된 발광 소자의 구성물이 비표시 영역(NDA)까지 형성될 수 있다. 예를 들어, 표시 영역(DA)에 배치된 발광 소자의 발광층은 표시 영역(DA)으로부터 비표시 영역(NDA)으로 연장되게 배치될 수 있다. 발광층은 표시 영역(DA)으로부터 비표시 영역(NDA)의 베젤 영역(BZ)까지 연장되게 배치될 수 있다. 발광층은 비표시 영역(NDA)의 베젤 영역(BZ)까지 연장되고, 패드 영역(PA)에는 배치되지 않을 수 있다. 또한, 표시 영역(DA)에 배치된 발광 소자의 제2 전극(또는 캐소드 전극)은 표시 영역(DA)으로부터 비표시 영역(NDA)으로 연장되게 배치될 수 있다. 제2 전극은 표시 영역(DA)으로부터 비표시 영역(NDA)의 베젤 영역(BZ)까지 연장되게 배치될 수 있다. 제2 전극은 비표시 영역(NDA)의 베젤 영역(BZ)까지 연장되고, 패드 영역(PA)에는 배치되지 않을 수 있다. 본 명세서의 실시예에 따르면, 발광 소자의 구성에 캡핑층(capping layer)을 더 포함할 수 있다. 캡핑층은 제2 전극 상에 배치될 수 있고, 제2 전극을 보호하거나, 두께 조절을 통해 발광 소자의 광추출 효율을 높이는 역할을 수행할 수 있다. 예를 들면, 캡핑층은 표시 영역(DA)으로부터 비표시 영역(NDA)으로 연장되게 배치될 수 있다. 캡핑층은 표시 영역(DA)으로부터 비표시 영역(NDA)의 베젤 영역(BZ)까지 연장되게 배치될 수 있다. 캡핑층은 비표시 영역(NDA)의 베젤 영역(BZ)까지 연장되고, 패드 영역(PA)에는 배치되지 않을 수 있다.
본 명세서의 실시예에 따른 표시 장치(100)는 발광 소자의 구성물이 비표시 영역(NDA)까지 배치됨에 따라, 비표시 영역(NDA)에 배치된 발광층을 통해 외부의 수분이나 산소(또는 오존(O3))가 표시 영역(DA)으로 침투될 수 있다. 이는 비표시 영역(NDA)에 배치된 발광층을 단선시키는 구조물을 적용하는 것에 의해 발광층을 통한 외부의 수분이나 산소의 침투를 방지할 수 있다.
본 명세서의 실시예에 따르면, 비표시 영역(NDA)에 배치된 발광층을 통한 외부의 수분이나 산소의 침투를 방지하기 위해서, 비표시 영역(NDA)에서 댐(305)을 포함하는 주변 영역인 베젤 영역(BZ)에 적어도 하나의 언더컷 구조물이 배치될 수 있다. 언더컷 구조물은 베젤 영역(BZ)에서 댐(305)을 사이에 두는 외측 또는 내측에 배치될 수 있다. 예를 들어, 언더컷 구조물은 베젤 영역(BZ)에서 댐(305)의 내측에 적어도 하나 이상이 배치될 수 있다. 또한, 언더컷 구조물은 베젤 영역(BZ)에서 댐(305)의 외측에 적어도 하나 이상이 배치될 수 있다. 또한, 언더컷 구조물은 베젤 영역(BZ)에서 댐(305)의 외측 및 내측에 적어도 하나 이상이 배치될 수 있다. 본 명세서의 실시예에 따른 언더컷 구조물은 표시 패널(110)에 포함된 다양한 구성물의 물질과는 상이한 물질로 이루어질 수 있다. 예를 들면, 언더컷 구조물은 표시 패널(110)을 구성하는 기판 상에 배치된 다른 물질들과 상이한 물질로 이루어질 수 있다. 이러한 언더컷 구조물에 대한 자세한 설명은 이하에서 후술하도록 한다.
도 3은 도 1의 선 I-I'의 단면으로 표시 영역에서 픽셀의 일 예를 나타낸 단면도이다.
도 3을 참조하면, 표시 패널(110)을 구성하는 기판(101)의 일면 상에는 박막 트랜지스터(TFT), 커패시터(Cst), 게이트 절연막(102), 층간 절연막(103), 패시베이션층(104), 평탄화층(105), 뱅크층(106), 발광 소자(ED), 스페이서(107), 및 봉지막(205) 등이 포함될 수 있다.
기판(101)은 베이스 기판으로서, 글라스 기판 또는 플라스틱 기판일 수 있다. 기판(101)은 투명한 재료로 이루어지거나, 불투명한 재료로 이루어질 수도 있다.
본 명세서의 실시예에 따른 표시 패널(110)은 발광된 광이 상부쪽으로 방출되는 상부 발광(top emission) 방식으로 이루어질 수 있으나, 반드시 이에 한정되지는 않는다. 표시 패널(110)이 상부 발광 방식으로 이루어질 경우, 기판(101)은 투명한 재료뿐만 아니라 불투명한 재료가 이용될 수도 있다. 또는, 표시 패널(110)이 하부 발광 방식으로 이루어질 경우, 기판(101)은 투명한 재료가 이용될 수 있다.
기판(101) 상에는 버퍼막이 배치될 수 있다. 버퍼막은 기판(101)을 통해 침투하는 수분으로부터 박막 트랜지스터(TFT)들을 보호하기 위한 것으로, 기판(101)의 상면 전체에 걸쳐 형성될 수 있으나, 본 명세서가 이에 한정되지는 않으며, 버퍼층은 생략될 수 있다.
기판(101) 상에는 박막 트랜지스터(TFT)가 배치될 수 있다. 박막 트랜지스터(TFT)들 각각은 액티브층(ACT), 게이트 전극(GE), 제1 및 제2 소스/드레인 전극(SD1, SD2)을 포함할 수 있다. 도 3에서는 박막 트랜지스터(TFT)의 게이트 전극(GE)이 액티브층(ACT)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것으로 예시하고 있으나, 이에 한정되지는 않으며, 박막 트랜지스터(TFT)의 게이트 전극(GE)이 액티브층(ACT)의 하부에 위치하는 하부 게이트(바텀 게이트, bottom gate) 방식 또는 게이트 전극(GE)이 액티브층(ACT)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
기판(101) 또는 버퍼막 상에는 액티브층(ACT)이 배치될 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 기판(101) 상에는 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층이 더 포함될 수 있다. 이 경우, 차광층은 기판(101)과 버퍼층 사이에 배치될 수 있으나, 본 명세서가 이에 한정되지는 않는다.
액티브층(ACT) 상에는 게이트 절연막(102)이 배치될 수 있다. 게이트 절연막(102)은 무기 절연 물질로 이루어질 수 있고, 예를 들어, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 또는 이들의 다중막으로 이루어질 수 있다.
게이트 절연막(102) 상에는 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 게이트 절연막(102)을 사이에 두고, 액티브층(ACT)과 중첩되도록 배치될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE)을 포함하는 게이트 절연막(102) 상에는 층간 절연막(103)이 배치될 수 있다. 층간 절연막(103)은 게이트 전극(GE)을 덮도록 형성될 수 있다. 층간 절연막(103)은 박막 트랜지스터(TFT)을 보호하는 기능을 수행할 수 있다. 층간 절연막(103)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 또는 이들의 다중막으로 이루어질 수 있다.
층간 절연막(103) 상에는 제1 및 제2 소스/드레인 전극(SD1, SD2)이 배치될 수 있다. 제1 및 제2 소스/드레인 전극(SD1, SD2) 각각은 게이트 절연막(102) 및 층간 절연막(103)을 관통하는 컨택홀(CH1, CH2)을 통해 액티브층(ACT)에 접촉하여 전기적으로 연결될 수 있다. 제1 및 제2 소스/드레인 전극(SD1, SD2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
박막 트랜지스터(TFT)와 동일층에는 커패시터(Cst)가 배치될 수 있다. 커패시터(Cst)는 하부 전극(C1)과 상부 전극(C2)을 포함할 수 있다. 하부 전극(C1)은 게이트 절연막(102) 상에 배치되며, 게이트 전극(GE)과 동일한 물질로 형성될 수 있다. 상부 전극(C2)은 층간 절연막(103) 상에 배치되며, 제1 및 제2 소스/드레인 전극(SD1, SD2)과 동일한 물질로 형성될 수 있다.
기판(101) 상에 배치된 박막 트랜지스터(TFT), 커패시터(Cst), 게이트 절연막(102), 층간 절연막(103)은 회로층(또는 박막 트랜지스터 어레이층)을 구성할 수 있다. 또한, 이러한 회로층에는 적어도 하나의 신호 라인(예: 게이트 라인, 데이터 라인 등) 및 적어도 하나의 전압 라인이 배치될 수 있다.
박막 트랜지스터(TFT) 및 커패시터(Cst) 상에는 패시베이션층(104)(절연층 또는 보호층)이 배치될 수 있다. 패시베이션층(104)은 박막 트랜지스터(TFT) 및 커패시터(Cst)를 덮도록 형성될 수 있다. 패시베이션층(104)은 박막 트랜지스터(TFT) 및 커패시터(Cst)를 보호하는 절연막으로, 무기 절연 물질로 이루어질 수 있다. 예를 들어, 패시베이션층(104)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 또는 이들의 다중막으로 이루어질 수 있다.
패시베이션층(104) 상에는 평탄화층(105)(또는 오버코트층)이 배치될 수 있다. 평탄화층(105)은 박막 트랜지스터(TFT) 및 커패시터(Cst)에 의한 단차를 평탄화하는 기능을 수행할 수 있다. 평탄화층(105)은 유기 절연 물질로 이루어질 수 있다. 예를 들어, 평탄화층(105)은 폴리이미드(polyimide), 아크릴레이트(acrylate), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 등의 유기물로 이루어질 수 있다.
본 명세서의 실시예에 따르면, 패시베이션층(104) 및 평탄화층(105) 중 어느 하나는 생략될 수 있다. 예를 들어, 패시베이션층(104)이 박막 트랜지스터(TFT) 및 커패시터(Cst)에 의한 단차를 평탄화하는 기능을 수행할 수 있고, 이 경우, 유기 절연 물질로 이루어진 평탄화층(105)이 생략될 수 있다. 또는, 평탄화층(105)이 박막 트랜지스터(TFT) 및 커패시터(Cst)를 보호하는 기능 및 단차를 평탄화하는 기능을 수행할 수 있고, 이 경우, 무기 절연 물질로 이루어진 패시베이션층(104)이 생략될 수도 있다. 하지만, 본 명세서가 이에 한정되지는 않는다.
평탄화층(105) 상에는 발광 소자(ED), 뱅크층(106) 및 스페이서(107)가 배치될 수 있다. 발광 소자(ED)는 제1 전극(AE)(또는 애노드 전극), 발광층(EL)(또는 유기 발광층) 및 제2 전극(CE)(또는 캐소드 전극)을 포함할 수 있다. 제1 전극(AE), 발광층(EL) 및 제2 전극(CE)이 서로 중첩되어 적층된 영역은 발광 영역(EA)으로 정의될 수 있다.
제1 전극(AE)은 평탄화층(105) 상에 형성될 수 있다. 제1 전극(AE)은 복수의 서브 픽셀 각각에 대응하는 위치에 배치될 수 있다. 또는, 제1 전극(AE)은 평탄화층(105)이 생략된 경우, 패시베이션층(104) 상에 형성될 수 있다. 또는, 제1 전극(AE)은 평탄화층(105) 및 패시베이션층(104) 상에 형성될 수 있다. 예를 들어, 제1 전극(AE)은 표시 영역(DA)과 인접한 비표시 영역(NDA) 상에 연장되게 배치될 수 있다. 제1 전극(AE)은 표시 영역(DA)에 배치된 평탄화층(105)으로부터 비표시 영역(NDA)에 배치된 패시베이션층(104)까지 일부 연장되게 형성될 수 있다.
제1 전극(AE)은 평탄화층(105) 및 패시베이션층(104)을 관통하는 컨택홀(CH3)을 통해 박막 트랜지스터(TFT)의 제1 또는 제2 소스/드레인 전극(SD1, SD2)과 접촉되어 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(AE)은 구동 박막 트랜지스터에 연결될 수 있다.
제1 전극(AE)은 금속, 금속 합금, 또는 금속과 산화물의 조합으로 형성될 수 있다. 예를 들어, 제1 전극(AE)은 투명 도전막으로 이루어진 투명 전극층 및 반사효율이 높은 불투명 도전막으로 이루어진 반사 전극층을 포함하는 다층 구조로 형성될 수 있다. 제1 전극(AE)의 투명 전극층으로는 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 일함수 값이 비교적 큰 재질로 이루어지고, 반사 전극층으로는 은(Ag), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 니켈(Ni), 크롬(Cr), 또는 텅스텐(W)으로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 예를 들면, 제1 전극(AE)은 투명 전극층, 반사 전극층 및 투명 전극층이 순차적으로 적층된 구조로 형성되거나, 투명 전극층 및 반사 전극층이 순차적으로 적층된 구조로 형성될 수 있다. 하지만, 본 명세서가 이에 한정되지는 않는다.
제1 전극(AE) 및 평탄화층(105) 상에는 뱅크층(106)이 배치될 수 있다. 뱅크층(106)은 제1 전극(AE)의 가장자리 부분을 덮도록 형성될 수 있다. 뱅크층(106)은 복수의 서브 픽셀 각각에 발광 영역(EA)을 정의할 수 있다. 예를 들어, 뱅크층(106)에 의해 노출된 제1 전극(AE)의 개구부는 발광 영역(EA)으로 정의될 수 있다. 또한, 뱅크층(106)이 형성된 부분은 비발광 영역(NEA)으로 정의될 수 있다. 뱅크층(106)은 폴리이미드(polyimide), 아크릴레이트(acrylate), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 등의 유기물로 이루어지거나, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy) 등의 무기물로 이루어질 수도 있으나, 본 명세서가 이에 한정되지는 않는다.
뱅크층(106) 상에는 스페이서(107)가 배치될 수 있다. 스페이서(107)는 비발광 영역(NEA)에서 뱅크층(106)의 너비와 같거나 작은 너비를 가지도록 형성될 수 있다. 스페이서(107)는 폴리이미드(polyimide), 아크릴레이트(acrylate), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 등의 유기물로 이루어질 수 있다. 스페이서(107)는 생략될 수 있다.
제1 전극(AE), 뱅크층(106) 및 스페이서(107) 상에는 발광층(EL)이 배치될 수 있다. 또는, 발광층(EL)은 패시베이션층(104) 상에 배치될 수 있다. 예를 들어, 발광층(EL)은 표시 영역(DA)과 인접한 비표시 영역(NDA) 상에 연장되게 배치될 수 있다. 발광층(EL)은 표시 영역(DA)에 배치된 제1 전극(AE)으로부터 비표시 영역(NDA)에 배치된 패시베이션층(104)까지 일부 연장되게 형성될 수 있다. 발광층(EL)은 제1 전극(AE)과 제2 전극(CE) 사이에서 제1 전극(AE)으로부터의 정공과 제2 전극(CE)으로부터의 전자가 서로 결합되어 발광하는 발광 영역(EA)을 정의할 수 있다.
발광층(EL) 상에는 제2 전극(CE)이 배치될 수 있다. 제2 전극(CE)은 표시 영역(DA)과 인접한 비표시 영역(NDA) 상에 연장되게 배치될 수 있다. 제2 전극(CE)은 표시 패널(110)이 상부 발광 방식인 경우, 광을 투과시킬 수 있는 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명한 금속물질(TCO, transparent conductive material)로 이루어질 수 있다. 또는, 제2 전극(CE)은 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg) 및 은(Ag)의 합금과 같은 반투과 금속물질(semi-transmissive conductive material)로 이루어질 수 있다.
발광 소자(ED) 상에는 캡핑층(capping layer, CPL)이 배치될 수 있다. 캡핑층(CPL)은 제2 전극(CE) 상에 형성되어 발광 소자(ED)를 보호하는 역할을 수행할 수 있다. 또한, 캡핑층(CPL)은 두께 조절을 통해 발광 소자(ED)의 광추출 효율을 높이는 역할을 수행할 수 있다. 예를 들어, 캡핑층(CPL)은 불화리튬(LiF)을 포함할 수 있다. 또는, 캡핑층(CPL)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy) 등의 무기물을 포함할 수도 있다.
발광 소자(ED) 상에는 봉지막(205)이 배치될 수 있다. 봉지막(205)은 발광 소자(ED)의 제2 전극(CE) 및 발광층(EL)에 수분 또는 산소가 침투되는 것을 방지하는 역할을 수행할 수 있다. 봉지막(205)는 적어도 하나의 무기막과 유기막을 포함할 수 있다. 예를 들어, 봉지막(205)은 제1 무기막(201), 유기막(202) 및 제2 무기막(203)을 포함할 수 있다.
제1 무기막(201)은 제2 전극(CE)을 덮도록 형성될 수 있다. 제1 무기막(201)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 등의 무기물로 이루어질 수 있다. 제1 무기막(201)은 CVD(chemical vapor deposition) 기법 또는 ALD(atomic layer deposition) 기법으로 증착될 수 있으나, 본 명세서가 이에 한정되지는 않는다.
유기막(202)은 제1 무기막(201) 상에 형성될 수 있다. 유기막(202)은 이물들(particles)이 제1 무기막(201)을 뚫고 제2 전극(CE) 및 발광층(EL)에 침투되는 것을 방지할 수 있다. 유기막(202)은 표시 영역(DA)에 형성될 수 있다. 유기막(202)은 표시 영역(DA)와 비표시 영역(NDA)의 일부에 형성될 수 있다. 유기막(202)은 비표시 영역(NDA)에 배치된 댐(305)의 내측까지 형성될 수 있다.
유기막(202)은 폴리이미드(polyimide), 아크릴레이트(acrylate), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 등의 유기물로 이루어질 수 있다. 유기막(202)은 유기물을 사용하는 기상 증착(vapour deposition), 프린팅(printing), 슬릿 코팅(slit coating), 잉크젯(ink-jet) 기법으로 형성될 수 있으나, 본 명세서가 이에 한정되지는 않는다.
제2 무기막(203)은 유기막(202)을 덮도록 형성될 수 있다. 제2 무기막(203)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 등의 무기물로 이루어질 수 있다. 제2 무기막(203)은 CVD(chemical vapor deposition) 기법 또는 ALD(atomic layer deposition) 기법으로 증착될 수 있으나, 본 명세서가 이에 한정되지는 않는다.
이하에서는 도 4 내지 도 9를 참조하여 본 명세서의 제1 내지 제3 실시예에 따른 표시 장치를 보다 상세히 살펴본다.
제1 실시예
도 4는 도 2의 선 II-II'의 단면으로 본 명세서의 제1 실시예에 따른 표시 장치를 나타낸 단면도이고, 도 5는 도 4의 B 부분에 배치된 언더컷 구조물을 나타낸 도면이고, 도 6은 보호 물질층과 포토레지스트층이 적층 배치된 모습과 보호 물질층과 포토레지스트층에 언더컷 영역이 형성된 모습을 나타낸 이미지이다.
도 4 및 도 5를 참조하면, 본 명세서의 제1 실시예에 따른 표시 장치(100)는 기판(101) 상에 형성된 발광 소자(ED), 댐(305), 적어도 하나의 언더컷 구조물(300) 및 봉지막(205)을 포함할 수 있다. 기판(101)은 픽셀(P)들이 형성된 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 베젤 영역(BZ)(또는 신뢰성 베젤 영역) 및 패드 영역(PA)을 포함할 수 있다.
발광 소자(ED)는 표시 영역(DA)에 배치될 수 있다. 발광 소자(ED)는 제1 전극(AE)(또는 애노드 전극), 발광층(EL)(또는 유기 발광층) 및 제2 전극(CE)(또는 캐소드 전극)을 포함할 수 있다. 발광 소자(ED)는 제1 전극(AE), 발광층(EL) 및 제2 전극(CE)이 서로 중첩되어 적층된 영역에서 빛을 발광할 수 있다.
제1 전극(AE)은 평탄화층(105) 상에 형성될 수 있다. 제1 전극(AE)은 표시 영역(DA)에 형성되어 발광층(EL) 및 제2 전극(CE)과 함께 발광 소자(ED)를 구성할 수 있다. 제1 전극(AE)은 비표시 영역(NDA)에 인접한 표시 영역(DA)에서 평탄화층(105) 및 패시베이션층(104) 상에 형성될 수 있다. 예를 들어, 비표시 영역(NDA)에 인접하게 배치된 제1 전극(AE)은 평탄화층(105) 및 패시베이션층(104)에 걸쳐서 형성될 수 있다. 예를 들면, 표시 영역(DA) 측에 배치된 제1 전극(AE)의 가장자리에는 뱅크층(106)이 형성되고, 비표시 영역(NDA) 측에 배치된 제1 전극(AE)의 가장자리에는 뱅크층(106)이 형성되지 않을 수 있다. 제1 전극(AE)은 평탄화층(105) 상에 일부가 형성되고, 평탄화층(105)의 경사면을 따라 패시베이션층(104) 상에 다른 일부가 형성될 수 있다. 제1 전극(AE)은 표시 영역(DA)에서 평탄화층(105) 및 패시베이션층(104)을 관통하는 컨택홀(CH3)을 통해 박막 트랜지스터(TFT)와 접촉하여 전기적으로 연결될 수 있다. 다른 예로, 비표시 영역(NDA)에 인접하게 배치된 제1 전극(AE)은 발광 소자(ED)로서 기능하지 않는 보조 전극일 수 있다. 예를 들어, 비표시 영역(NDA)에 인접하게 배치된 제1 전극(AE)은 박막 트랜지스터(TFT)에 연결되지 않고, 신호 라인이나 전압 라인에 연결될 수 있다. 이 경우, 도 4에서 표시 영역(DA)으로 도시된 영역은 비표시 영역(NDA)이 될 수 있다.
발광층(EL)은 제1 전극(AE) 상에 형성될 수 있다. 발광층(EL)은 표시 영역(DA)에 형성되어 제1 전극(AE) 및 제2 전극(CE)과 함께 발광 소자(ED)를 구성할 수 있다. 발광층(EL)은 제1 전극(AE)과 제2 전극(CE) 사이에서 제1 전극(AE)으로부터의 정공과 제2 전극(CE)으로부터의 전자가 서로 결합되어 발광하는 발광 영역(EA)을 정의할 수 있다. 발광층(EL)은 표시 영역(DA) 및 표시 영역(DA)과 인접한 비표시 영역(NDA) 상에 연장되게 배치될 수 있다. 발광층(EL)은 표시 영역(DA)에 배치된 제1 전극(AE)으로부터 비표시 영역(NDA)에 배치된 패시베이션층(104)까지 일부 연장되게 형성될 수 있다. 제1 전극(AE)과 중첩되지 않는 발광층(EL)은 발광 소자(ED)로서 기능하지 않으며, 연속되어 형성될 경우, 외부의 수분이나 산소가 침투되는 투습 경로가 될 수 있다. 본 명세서의 실시예에 따르면, 비표시 영역(NDA)에 배치된 발광층(EL)은 적어도 하나의 언더컷 구조물(300)에 의해 단절될 수 있다. 발광층(EL)은 비표시 영역(NDA)에서 적어도 하나의 언더컷 구조물(300)에 의해 단절되게 형성됨에 따라, 투습 경로가 연속적으로 이어지지 않고 차단될 수 있다.
제2 전극(CE)은 발광층(EL) 상에 형성될 수 있다. 제2 전극(CE)은 표시 영역(DA)에 형성되어 제1 전극(AE) 및 발광층(EL)과 함께 발광 소자(ED)를 구성할 수 있다. 제2 전극(CE)은 표시 영역(DA)보다 넓은 면적을 가지도록 형성될 수 있다. 제2 전극(CE)은 표시 영역(DA) 및 표시 영역(DA)과 인접한 비표시 영역(NDA) 상에 연장되게 배치될 수 있다. 제2 전극(CE)은 표시 영역(DA)에 배치된 발광층(EL)으로부터 비표시 영역(NDA)에 배치된 발광층(EL)까지 일부 연장되게 형성될 수 있다.
발광 소자(ED)는 캡핑층(CPL)을 포함할 수 있다. 캡핑층(CPL)은 제2 전극(CE) 상에 형성되어 발광 소자(ED)를 보호하는 역할을 수행할 수 있다. 또한, 캡핑층(CPL)은 두께 조절을 통해 발광 소자(ED)의 광추출 효율을 높이는 역할을 수행할 수 있다. 캡핑층(CPL)은 표시 영역(DA)과 인접한 비표시 영역(NDA) 상에 연장되게 배치될 수 있다. 캡핑층(CPL)은 표시 영역(DA)에 배치된 제2 전극(CE)으로부터 비표시 영역(NDA)에 배치된 제2 전극(CE)까지 일부 연장되게 형성될 수 있다.
본 명세서의 제1 실시예에 따르면, 비표시 영역(NDA)에 인접하게 배치된 발광 소자(ED)의 구조가 표시 영역(DA) 내에 배치된 발광 소자(ED)의 구조와 상이할 수 있다. 예를 들어, 비표시 영역(NDA)에 인접한 발광 소자(ED)의 제1 전극(AE)은 일측 가장자리 부분만이 뱅크층(106)에 의해 덮히고, 타측 가장자리 부분이 표시 영역(DA)의 경계에서 패시베이션층(104) 상에 노출되게 배치될 수 있다. 비표시 영역(NDA)에 인접한 발광 소자(ED)의 발광층(EL)은 제1 전극(AE) 상에 형성되고, 표시 영역(DA)의 경계에서 비표시 영역(NDA)에 배치된 언더컷 구조물(300)에 의해 단절될 수 있다. 비표시 영역(NDA)에 인접한 발광 소자(ED)의 제2 전극(CE)은 발광층(EL) 상에 형성되고, 표시 영역(DA)의 경계까지만 발광층(EL) 및 제1 전극(AE)과 중첩될 수 있다. 이에 따라, 비표시 영역(NDA)에 인접한 제1 전극(AE), 발광층(EL) 및 제2 전극(CE)은 표시 영역(DA)의 경계까지만 서로 중첩되어 적층됨으로써, 발광 소자(ED)를 구성할 수 있다.
기판(101) 상의 비표시 영역(NDA)은 베젤 영역(BZ)(또는 신뢰성 베젤 영역) 및 패드 영역(PA)을 포함할 수 있다. 베젤 영역(BZ)은 표시 영역(DA)에 인접하게 배치되고, 표시 영역(DA)을 둘러싸는 영역일 수 있다. 베젤 영역(BZ)은 표시 영역(DA)과 패드 영역(PA) 사이에 배치될 수 있다. 또한, 패드 영역(PA)은 기판(101)의 가장자리에 배치될 수 있다. 패드 영역(PA)은 봉지막(205)에 의해 덮히지 않고, 노출되는 패드 전극(AE_P)(또는 패드)을 포함할 수 있다.
본 명세서의 실시예에 따르면, 비표시 영역(NDA)은 표시 영역(DA)에 배치된 픽셀(P)들 사이의 간격보다 작은 너비를 가질 수 있다. 또한, 비표시 영역(NDA)은 표시 영역(DA)에 배치된 인접한 픽셀(P)들 사이의 비발광 영역(NEA)의 너비보다 작은 너비를 가질 수 있다. 예를 들면, 비표시 영역(NDA)은 인접한 픽셀(P)들 사이의 간격의 1/2의 너비를 가질 수 있다. 또는, 비표시 영역(NDA)은 인접한 픽셀(P)들 사이의 비발광 영역(NEA)의 너비에 1/2의 너비를 가질 수 있다.
본 명세서의 실시예에 따르면, 비표시 영역(NDA)의 패드 영역(PA)은 표시 패널(110)의 4변 가장자리에 각각 배치될 수 있다.
본 명세서의 실시예에 따르면, 비표시 영역(NDA)의 베젤 영역(BZ)은 표시 영역(DA)을 둘러싸도록 배치되고, 비표시 영역(NDA)의 패드 영역(PA)은 베젤 영역(BZ)을 둘러싸도록 배치될 수 있다.
댐(305)은 비표시 영역(NDA)에 배치될 수 있다. 댐(305)은 비표시 영역(NDA)에서 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 댐(305)은 표시 영역(DA)의 외곽을 둘러싸도록 형성되어 봉지막(205)을 구성하는 유기막(202)의 흐름을 차단할 수 있다. 또한, 댐(305)은 표시 영역(DA)과 패드 영역(PA) 사이에 배치되어 봉지막(205)을 구성하는 유기막(202)이 패드 영역(PA)으로 침범하지 못하도록 유기막(202)의 흐름을 차단할 수 있다. 댐(305)은 비표시 영역(NDA)의 베젤 영역(BZ)에 배치될 수 있다. 댐(305)은 베젤 영역(BZ)의 가운데 부분에 배치될 수 있다.
본 명세서의 제1 실시예에 따른 댐(305)은 패시베이션층(104) 상에 배치될 수 있다. 댐(305)은 폴리이미드(polyimide), 아크릴레이트(acrylate), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 등의 유기물로 이루어질 수 있다. 예를 들어, 댐(305)은 평탄화층(105)과 동일한 물질로 이루어질 수 있다. 댐(305)은 패시베이션층(104) 상에 평탄화층(105)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다. 댐(305)은 평탄화층(105)보다 높이가 높게 형성될 수 있다. 댐(305)은 평탄화층(105)보다 높은 높이를 가질 수 있도록, 평탄화층(105)이 형성된 후, 동일한 공정을 반복 진행하여 평탄화층(105)보다 높은 높이를 갖도록 형성될 수 있다.
댐(305) 상에는 발광 소자(ED)로부터 연장된 발광층(EL) 및 제2 전극(CE)이 형성될 수 있다. 또한, 댐(305) 상에는 발광 소자(ED) 상에 배치된 캡핑층(CPL)이 형성될 수 있다. 또한, 댐(305) 상에는 봉지막(205)의 제1 무기막(201) 및 제2 무기막(203)이 형성될 수 있다. 또한, 댐(305)의 내측에는 봉지막(205)의 유기막(202)이 형성될 수 있다. 유기막(202)은 댐(305)에 의해서 흐름이 차단될 수 있다. 이에 따라, 댐(305)의 외측에는 봉지막(205)의 유기막(202)이 형성되지 않을 수 있다.
적어도 하나의 언더컷 구조물(300)은 비표시 영역(NDA)에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 댐(305)을 사이에 두고 외측 또는 내측에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 댐(305)을 사이에 두고 외측 및 내측에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 비표시 영역(NDA)의 베젤 영역(BZ)에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 도 4에 도시된 바와 같이, 댐(305)과 표시 영역(DA) 사이의 패시베이션층(104) 상에 복수(예: 2개)로 배치되고, 댐(305)과 패드 영역(PA) 사이의 패시베이션층(104) 상에 복수(예: 2개)로 배치될 수 있으나, 본 명세서가 반드시 이에 한정되지는 않는다.
언더컷 구조물(300)은 댐(305)의 주변에 형성되어 비표시 영역(NDA)로 연장되게 형성된 발광층(EL)을 단절시킬 수 있다. 또한, 표시 영역(DA)과 인접하게 배치된 언더컷 구조물(300)은 비표시 영역(NDA)에 인접한 발광 소자(ED)의 경계를 정의할 수 있다. 예를 들어, 언더컷 구조물(300)은 표시 영역(DA)의 경계에서 발광층(EL)을 단절시킴으로써, 제1 전극(AE), 발광층(EL) 및 제2 전극(CE)이 서로 중첩되어 적층되는 영역을 표시 영역(DA)의 경계까지만 형성되게 할 수 있다.
본 명세서의 제1 실시예에 따른 언더컷 구조물(300)은 패시베이션층(104) 상에 배치될 수 있다. 언더컷 구조물(300)은 표시 패널(110)에 포함된 다양한 구성물의 물질과는 상이한 물질로 이루어질 수 있다. 언더컷 구조물(300)은 기판(101) 상에 배치된 다른 물질과 상이한 물질로 이루어질 수 있다. 예를 들어, 언더컷 구조물(300)은 표시 패널(110)의 제조 공정에서 사용되는 불소계 보호 물질 및 포토레짓스트 물질 중 적어도 하나를 포함할 수 있다. 예를 들면, 언더컷 구조물(300)은 표시 패널(110)의 유기층(또는 발광층)을 포토 패터닝하는 공정에서 유기층의 에칭 스톱퍼의 기능을 수행하거나, 또는 패턴 마스크의 기능을 수행할 수 있는 불소계 보호 물질과, 불소계 보호 물질을 패터닝하는 포토레지스트 물질을 이용하여 형성될 수 있다.
불소계 보호 물질은 탄소-탄소의 결합이 사슬구조로 연속적으로 이루어지면서, 작용기(또는 기능기)에 다량의 불소(F)를 함유한 불소중합체(floropolymer) 물질일 수 있다. 불소계 보호 물질은 다량의 불소(F)를 함유하고 있음에 따라 직교 특성(orthogonality)을 가질 수 있다. 직교 특성은 어떤 두 사물이 상호 간에 관계없이 독립적으로 존재하는 특성으로 이해될 수 있다. 이에 따라, 불소계 보호 물질은 물과의 친화력이 적은 소수성(hydrophobic)과 기름과의 친화력이 적은 소유성(oleophobic)을 모두 가질 수 있다. 이러한 직교 특성에 의해, 불소계 보호 물질은 수분과 분리 또는 수분을 배척시킬 수 있다. 본 명세서의 실시예에 따르면, 언더컷 구조물(300)이 직교 특성을 갖는 불소계 보호 물질로 이루어짐으로써, 수분 또는 산소의 투습 지연 효과를 향상시킬 수 있다.
포토레지스트 물질은 포지티브 타입 또는 네거티브 타입의 포토레지스트 물질 중 어느 하나일 수 있다. 포토레지스트 물질은 내에칭성이 좋고, 언더컷 구조물(300)의 지붕 형태를 유지하는데 유리한 네거티브 타입의 포토레지스트 물질이 이용될 수 있다.
도 5를 참조하면, 본 명세서의 제1 실시예에 따른 언더컷 구조물(300)은 패시베이션층(104) 상에 배치될 수 있다. 언더컷 구조물(300)은 제1 물질로 이루어지고 언더컷 영역을 갖는 제1 패턴(301) 및 제1 물질과 다른 제2 물질로 이루어지고 제1 패턴(301) 상에 배치된 제2 패턴(302)을 포함할 수 있다. 예를 들어, 제1 패턴(301)의 제1 물질은 불소계 보호 물질로 이루어질 수 있고, 제2 패턴(302)의 제2 물질은 포토레지스트 물질로 이루어질 수 있다.
언더컷 구조물(300)은 제1 패턴(301) 및 제2 패턴(302)의 이중층으로 언더컷 영역을 갖도록 형성될 수 있다. 언더컷 구조물(300)의 제1 패턴(301)은 패시베이션층(104) 상에 배치될 수 있다. 제1 패턴(301)은 패시베이션층(104) 상에 직접 배치될 수 있다. 언더컷 구조물(300)의 제2 패턴(302)은 제1 패턴(301) 상에 배치될 수 있다. 제2 패턴(302)은 제1 패턴(301)에 의해 지지되고, 제1 패턴(301)보다 넓은 너비를 가질 수 있다.
언더컷 구조물(300)의 제1 패턴(301)은 제2 패턴(302)과 패시베이션층(104) 사이에 언더컷 영역을 가질 수 있다. 예를 들어, 제2 패턴(302)의 가장자리 아래의 제1 패턴(301)은 제2 패턴(302)의 가장자리보다 더 안쪽으로 패터닝되는 것에 의해 언더컷 영역이 형성될 수 있다. 언더컷 영역은 제2 패턴(302)의 가장자리 아래와 제1 패턴(301)의 측면을 포함할 수 있다.
언더컷 구조물(300)은 제1 패턴(301)을 이루는 불소계 보호 물질과 제2 패턴(302)을 이루는 포토레지스트 물질을 적층하여 형성하고, 불소계 보호 물질의 표면 일부를 노출시키는 패턴으로서 제2 패턴(302)을 형성하고, 제2 패턴(302)을 마스크 패턴으로 한 패터닝 공정을 진행하여 불소계 보호 물질의 패턴으로서 제1 패턴(301)을 패터닝하는 것에 의해서 형성할 수 있다.
언더컷 구조물(300)의 형성은 도 6의 (a)에 도시된 바와 같이, 불소계 보호 물질(SL)과 포토레지스트 물질(PR)을 적층할 수 있다. 예를 들어, 불소계 보호 물질(SL)은 대략적으로 1㎛의 두께로 형성하고, 포토레지스트 물질(PR)은 불소계 보호 물질(SL) 상에 대략적으로 3㎛의 두께로 형성할 수 있다. 그리고, 도 6의 (b)에 도시된 바와 같이, 포토레지스트 물질(PR) 아래의 불소계 보호 물질(SL)을 에칭하는 것에 언더컷 영역을 형성할 수 있다. 예를 들어, 언더컷 영역은 대략적으로 4.4㎛의 깊이를 갖도록 형성할 수 있다. 하지만, 본 명세서가 반드시 이에 한정되지는 않는다.
언더컷 구조물(300) 상에는 발광 소자(ED)로부터 연장된 발광층(EL) 및 제2 전극(CE)이 형성될 수 있다. 이때, 발광 소자(ED)의 발광층(EL)은 언더컷 구조물(300)에 의해 단절될 수 있다. 예를 들어, 언더컷 구조물(300)의 상부에는 발광층(EL)이 형성되나, 언더컷 구조물(300)의 언더컷 영역에는 발광층(EL)이 형성되지 않고 단절될 수 있다. 또한, 발광 소자(ED)의 제2 전극(CE)은 발광층(EL)보다 스텝 커버리지가 우수한 물질로 발광층(EL)을 덮도록 형성되면서 언더컷 구조물(300)에 의해 단절되지 않고 연속적으로 형성될 수 있다. 또한, 언더컷 구조물(300) 상에는 발광 소자(ED) 상에 배치된 캡핑층(CPL)이 형성될 수 있다. 캡핑층(CPL)은 발광층(EL) 및 제2 전극(CE)보다 스텝 커버리지가 우수한 물질일 수 있고, 제2 전극(CE)을 덮도록 형성되면서 언더컷 구조물(300)에 의해 단절되지 않고 연속적으로 형성될 수 있다. 또한, 언더컷 구조물(300) 상에는 봉지막(205)이 형성될 수 있다. 예를 들어, 댐(305)의 내측에 위치한 언더컷 구조물(300) 상에는 봉지막(205)을 구성하는 제1 무기막(201), 유기막(202) 및 제2 무기막(203)이 형성될 수 있다. 또한, 댐(305)의 외측에 위치한 언더컷 구조물(300) 상에는 봉지막(205)의 제1 무기막(201) 및 제2 무기막(203)이 형성될 수 있다.
패드 전극(AE_P)은 비표시 영역(NDA)에 배치될 수 있다. 패드 전극(AE_P)은 비표시 영역(NDA)에서 기판(101)의 가장자리에 배치될 수 있다. 패드 전극(AE_P)은 비표시 영역(NDA)의 패드 영역(PA)에 배치될 수 있다. 패드 영역(PA)은 기판(101)의 가장자리 부분의 영역으로, 봉지막(205)에 의해 덮히지 않는 영역일 수 있다. 패드 영역(PA)에 배치된 패드 전극(AE_P)은 봉지막(205)에 의해 덮히지 않고, 외부로 노출될 수 있다.
본 명세서의 제1 실시예에 따른 패드 전극(AE_P)은 패시베이션층(104) 상에 배치될 수 있다. 패드 전극(AE_P)은 기판(101) 상에 배치된 다양한 전극 물질 중 어느 하나와 동일한 물질로 형성될 수 있다. 예를 들어, 패드 전극(AE_P)은 제1 전극(AE)과 동일한 물질로 이루어질 수 있다. 패드 전극(AE_P)은 패시베이션층(104) 상에 제1 전극(AE)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다. 패드 전극(AE_P)은 비표시 영역(NDA)의 패시베이션층(104) 상에 제1 전극(AE)으로부터 이격되게 배치될 수 있다. 패드 전극(AE_P)과 제1 전극(AE)은 댐(305)을 사이에 두고 서로 이격되게 배치될 수 있다. 패드 전극(AE_P)과 제1 전극(AE)은 댐(305)을 포함하는 베젤 영역(BZ)을 사이에 두고 서로 이격되게 배치될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 패드 전극(AE_P)은 패드 영역(PA) 내에서 베젤 영역(BZ)으로부터 일정 간격 이격되게 배치될 수 있다. 또한, 제1 전극(AE)은 표시 영역(DA)의 경계까지만 배치될 수 있다.
패드 전극(AE_P)은 패시베이션층(104) 아래에 배치된 적어도 하나의 전압 라인(VL1)과 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 전압 라인(VL1)은 고전위 또는 저전위 전압 라인이거나, 그라운드 전압 라인이나, 신호 라인 등을 포함할 수 있으나, 본 명세서가 이에 한정되지는 않는다.
패드 전극(AE_P)은 데이터 패드, 게이트 패드, 전원 패드 등의 용도로 사용될 수 있다. 패드 전극(AE_P)은 연성 회로 필름과 전기적으로 연결되고, 연성 회로 필름을 통해 소스 드라이브 집적 회로(interated circuit), 게이트 드라이브 집적 회로, 회로 보드 또는 타이밍 제어부 등이 전기적으로 연결될 수 있다. 또는, 패드 전극(AE_P)은 패드 전극(AE_P)을 커버하는 라우팅 라인들과 전기적으로 연결되고, 라우팅 라인을 통해 소스 드라이브 집적 회로, 게이트 드라이브 집적 회로, 회로 보드 또는 타이밍 제어부 등이 전기적으로 연결될 수 있다. 하지만, 본 명세서가 이에 한정되지는 않는다.
봉지막(205)은 표시 영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다. 봉지막(205)은 표시 영역(DA) 및 비표시 영역(NDA)의 적어도 일부 상에 배치될 수 있다. 봉지막(205)은 표시 영역(DA) 및 비표시 영역(NDA)의 베젤 영역(BZ) 상에 배치될 수 있다. 봉지막(205)은 비표시 영역(NDA)에서 패드 영역(PA) 상에 배치되지 않을 수 있다.
봉지막(205)은 표시 영역(DA)에 배치된 발광 소자(ED)를 덮도록 형성되어 발광 소자(ED)에 수분 또는 산소가 침투되는 것을 방지하는 역할을 수행할 수 있다. 또한, 봉지막(205)은 비표시 영역(NDA)의 적어도 일부를 덮도록 형성될 수 있다. 예를 들어, 봉지막(205)은 비표시 영역(NDA)의 패드 영역(PA)을 노출하며, 비표시 영역(NDA)의 베젤 영역(BZ)을 덮도록 형성될 수 있다.
봉지막(205)은 제1 무기막(201), 유기막(202) 및 제2 무기막(203)을 포함할 수 있다.
봉지막(205)의 제1 무기막(201)은 표시 영역(DA)의 제2 전극(CE)을 덮도록 형성될 수 있다. 제1 무기막(201)은 발광 소자(ED) 상에 캡핑층(CPL)을 포함하는 경우, 캡핑층(CPL)을 덮도록 형성될 수 있다. 제1 무기막(201)은 비표시 영역(NDA)에 배치된 댐(305) 및 적어도 하나의 언더컷 구조물(300)을 덮도록 형성될 수 있다. 예를 들어, 제1 무기막(201)은 기판(101)의 전면에 형성된 후, 패드 영역(PA)에 배치된 패드 전극(AE_P)이 외부로 노출되도록 제거될 수 있다.
봉지막(205)의 유기막(202)은 제1 무기막(201) 상에 형성될 수 있다. 유기막(202)은 댐(305)에 의하여 흐름이 차단되므로, 댐(305)의 내측까지 형성될 수 있다.
봉지막(205)의 제2 무기막(203)은 유기막(202)을 덮도록 형성될 수 있다. 제2 무기막(203)은 유기막(202)과 비표시 영역(NDA)에 배치된 댐(305) 및 적어도 하나의 언더컷 구조물(300)을 덮도록 형성될 수 있다. 제2 무기막(203)은 댐(305)의 내측에서 유기막(202)을 덮도록 형성되고, 댐(305)의 외측에서 제1 무기막(201)을 덮도록 형성될 수 있다. 예를 들어, 제2 무기막(202)은 기판(101)의 전면에 형성된 후, 패드 영역(PA)에 배치된 패드 전극(AE_P)이 외부로 노출되도록 제거될 수 있다. 제1 무기막(201) 및 제2 무기막(203)은 패드 영역(PA)에서 동일한 공정을 통해 동시에 제거될 수 있다.
제2 실시예
도 7은 도 2의 선 II-II'의 단면으로 본 명세서의 제2 실시예에 따른 표시 장치를 나타낸 단면도이고, 도 8은 도 7의 C 부분에 배치된 언더컷 구조물을 나타낸 도면이다. 제2 실시예를 설명함에 있어서, 도 7 및 도 8에 도시된 본 명세서의 제2 실시예에 따른 표시 장치(100)는 발광 소자(ED)의 제1 전극(AE) 및 패드 전극(AE_P)의 구조와 댐(305) 및 언더컷 구조물(300)의 배치 구조를 제외한 구성들이 도 4 및 도 5에 도시된 본 명세서의 제1 실시예에 따른 표시 장치(100)의 구성들과 실질적으로 동일하므로, 이에 대한 구체적인 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 본 명세서의 제2 실시예에 따른 표시 장치(100)는 기판(101) 상에 형성된 발광 소자(ED), 댐(305), 적어도 하나의 언더컷 구조물(300) 및 봉지막(205)을 포함할 수 있다.
발광 소자(ED)는 표시 영역(DA)에 배치될 수 있다. 발광 소자(ED)는 제1 전극(AE)(또는 애노드 전극), 발광층(EL)(또는 유기 발광층) 및 제2 전극(CE)(또는 캐소드 전극)을 포함할 수 있다. 발광 소자(ED)는 제1 전극(AE), 발광층(EL) 및 제2 전극(CE)이 서로 중첩되어 적층된 영역에서 빛을 발광할 수 있다.
본 명세서의 제2 실시예에 따른 제1 전극(AE)은 표시 영역(DA) 및 비표시 영역(NDA)의 적어도 일부 상에 배치될 수 있다. 제1 전극(AE)은 평탄화층(105) 및 패시베이션층(104) 상에 배치될 수 있다. 예를 들어, 제1 전극(AE)은 표시 영역(DA)의 평탄화층(105) 및 비표시 영역(NDA)의 패시베이션층(104)에 걸쳐서 형성될 수 있다. 예를 들면, 표시 영역(DA) 측에 배치된 제1 전극(AE)의 가장자리에는 뱅크층(106)이 형성되고, 비표시 영역(NDA)에 배치된 제1 전극(AE)의 가장자리에는 댐(305)이 형성될 수 있다. 제1 전극(AE)은 평탄화층(105) 상에 일부가 형성되고, 평탄화층(105)의 경사면을 따라 패시베이션층(104) 상에 다른 일부가 형성될 수 있다. 제1 전극(AE)의 다른 일부는 비표시 영역(NDA)의 패시베이션층(104)까지 연장되게 형성될 수 있다. 제1 전극(AE)은 비표시 영역(NDA)의 베젤 영역(BZ)의 일부까지 연장되게 형성될 수 있다. 제1 전극(AE)의 비표시 영역(NDA)에 배치된 가장자리는 댐(305)에 의해 덮힐 수 있다. 제1 전극(AE)은 표시 영역(DA)에서 평탄화층(105) 및 패시베이션층(104)을 관통하는 컨택홀(CH3)을 통해 박막 트랜지스터(TFT)와 접촉하여 전기적으로 연결될 수 있다. 다른 예로, 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐서 배치된 제1 전극(AE)은 발광 소자(ED)로서 기능하지 않는 보조 전극일 수 있다. 예를 들어, 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐서 배치된 제1 전극(AE)은 박막 트랜지스터(TFT)에 연결되지 않고, 신호 라인이나 전압 라인에 연결될 수 있다. 이 경우, 도 7에서 표시 영역(DA)으로 도시된 영역은 비표시 영역(NDA)이 될 수 있다.
본 명세서의 제2 실시예에 따른 발광층(EL)은 표시 영역(DA) 및 표시 영역(DA)과 인접한 비표시 영역(NDA) 상에 연장되게 배치될 수 있다. 발광층(EL)은 표시 영역(DA)에 배치된 제1 전극(AE)으로부터 비표시 영역(NDA)에 배치된 제1 전극(AE)까지 일부 연장되게 형성될 수 있다. 비표시 영역(NDA)에 배치된 발광층(EL)은 적어도 하나의 언더컷 구조물(300)에 의해 단절되어 발광 소자(ED)로서 기능하지 않을 수 있다. 또한, 비표시 영역(NDA)에 배치된 발광층(EL)은 적어도 하나의 언더컷 구조물(300)에 의해 단절되게 형성됨에 따라, 투습 경로가 연속적으로 이어지지 않고 차단될 수 있다.
본 명세서의 제2 실시예에 따른 제2 전극(CE)은 표시 영역(DA) 및 표시 영역(DA)과 인접한 비표시 영역(NDA) 상에 연장되게 배치될 수 있다. 제2 전극(CE)은 표시 영역(DA)에 배치된 발광층(EL)으로부터 비표시 영역(NDA)에 배치된 발광층(EL)까지 일부 연장되게 형성될 수 있다. 또한, 제2 전극(CE) 상에는 캡핑층(CPL)이 형성될 수 있다. 캡핑층(CPL)은 표시 영역(DA)에 배치된 제2 전극(CE)으로부터 비표시 영역(NDA)에 배치된 제2 전극(CE)까지 일부 연장되게 형성될 수 있다.
본 명세서의 제2 실시예에 따르면, 표시 영역(NDA)에 인접하게 배치된 발광 소자(ED)의 구조가 표시 영역(DA) 내에 배치된 발광 소자(ED)의 구조와 상이할 수 있다. 예를 들어, 비표시 영역(NDA)에 인접한 발광 소자(ED)의 제1 전극(AE)은 일측 가장자리 부분만이 뱅크층(106)에 의해 덮히고, 타측 가장자리 부분이 비표시 영역(NDA)에 배치된 댐(305)에 의해 덮힐 수 있다. 비표시 영역(NDA)에 인접한 발광 소자(ED)의 발광층(EL)은 제1 전극(AE) 상에 형성되고, 비표시 영역(NDA)에서 언더컷 구조물(300)에 의해 단절될 수 있다. 비표시 영역(NDA)에 인접한 발광 소자(ED)의 제2 전극(CE)은 발광층(EL) 상에 형성되고, 표시 영역(DA)의 경계까지만 발광층(EL) 및 제1 전극(AE)과 중첩될 수 있다. 이에 따라, 비표시 영역(NDA)에 인접한 제1 전극(AE), 발광층(EL) 및 제2 전극(CE)은 표시 영역(DA)의 경계까지만 서로 중첩되어 적층됨으로써, 발광 소자(ED)를 구성할 수 있다.
본 명세서의 제2 실시예에 따른 패드 전극(AE_P)은 비표시 영역(NDA)에서 기판(101)의 가장자리에 배치될 수 있다. 패드 전극(AE_P)은 비표시 영역(NDA)의 패드 영역(PA) 및 베젤 영역(BZ)의 일부까지 연장되게 배치될 수 있다. 패드 전극(AE_P)은 비표시 영역(NDA)의 패시베이션층(104) 상에 제1 전극(AE)으로부터 이격되게 배치될 수 있다. 패드 전극(AE_P)과 제1 전극(AE)은 댐(305)을 사이에 두고 서로 이격되게 배치될 수 있다. 패드 전극(AE_P)은 베젤 영역(BZ)에서 제1 전극(AE)과 일정 간격 이격되게 배치될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 패드 전극(AE_P)은 패드 영역(PA)으로부터 베젤 영역(BZ)의 일부까지 연장되게 배치될 수 있다. 또한, 패드 전극(AE_P) 및 제1 전극(AE)은 베젤 영역(BZ)에서 댐(305)을 사이에 두고 서로 이격되게 배치될 수 있다.
본 명세서의 제2 실시예에 따른 댐(305)은 제1 전극(AE)으로부터 연장된 제1 전극(AE)의 가장자리 부분, 패드 전극(AE_P)으로부터 연장된 패드 전극(AE_P)의 가장자리 부분, 및 패시베이션층(104) 상에 배치될 수 있다. 예를 들어, 댐(305)은 패시베이션층(104) 상에서 제1 전극(AE)으로부터 연장된 가장자리 부분 및 패드 전극(AE_P)으로부터 연장된 가장자리 부분을 덮도록 형성될 수 있다. 예를 들면, 제1 전극(AE) 및 패드 전극(AE_P)은 비표시 영역(NDA)의 베젤 영역(BZ)에서 서로 이격되게 배치되고, 댐(305)은 베젤 영역(BZ)에서 서로 이격된 제1 전극(AE) 및 패드 전극(AE_P)을 덮도록 형성될 수 있다.
본 명세서의 제2 실시예에 따른 적어도 하나의 언더컷 구조물(300)은 비표시 영역(NDA)에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 댐(305)을 사이에 두고 외측 또는 내측에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 댐(305)을 사이에 두고 외측 및 내측에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 비표시 영역(NDA)의 베젤 영역(BZ)에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 도 7에 도시된 바와 같이, 댐(305)과 표시 영역(DA) 사이의 제1 전극(AE)으로부터 연장된 부분 상에 복수(예: 2개)로 배치되고, 댐(305)과 패드 영역(PA) 사이의 패드 전극(AE_P)으로부터 연장된 부분 상에 복수(예: 2개)로 배치될 수 있으나, 본 명세서가 반드시 이에 한정되지는 않는다.
본 명세서의 제2 실시예에 따른 적어도 하나의 언더컷 구조물(300)은 제1 전극(AE) 및 패드 전극(AE_P) 상에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 표시 패널(110)에 포함된 다양한 구성물의 물질과는 상이한 물질로 이루어질 수 있다. 적어도 하나의 언더컷 구조물(300)은 기판(101) 상에 배치된 다른 물질과 상이한 물질로 이루어질 수 있다. 예를 들어, 적어도 하나의 언더컷 구조물(300)은 표시 패널(110)의 제조 공정에서 사용되는 불소계 보호 물질 및 포토레짓스트 물질 중 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 본 명세서의 제2 실시예에 따른 언더컷 구조물(300)은 제1 전극(AE) 및 패드 전극(AE_P) 상에 배치될 수 있다. 언더컷 구조물(300)은 제1 패턴(301) 및 제2 패턴(302)의 이중층으로 언더컷 영역을 갖도록 형성될 수 있다. 언더컷 구조물(300)의 제1 패턴(301)은 제1 전극(AE) 및 패드 전극(AE_P) 상에 배치될 수 있다. 제1 패턴(301)은 제1 전극(AE) 및 패드 전극(AE_P) 상에 직접 배치될 수 있다. 언더컷 구조물(300)의 제2 패턴(302)은 제1 패턴(301) 상에 배치될 수 있다. 제2 패턴(302)은 제1 패턴(301)에 의해 지지되고, 제1 패턴(301)보다 넓은 너비를 가질 수 있다.
본 명세서의 제2 실시예에 따른 언더컷 구조물(300)은 제1 패턴(301)이 접착력이 상대적으로 높을 수 있는 제1 전극(AE) 및 패드 전극(AE_P)과 같은 금속 물질 상에 직접 형성됨에 따라, 언더컷 구조물(300)이 들뜨거나 박리되는 것을 방지할 수 있다.
제3 실시예
도 9는 도 2의 선 II-II'의 단면으로 본 명세서의 제3 실시예에 따른 표시 장치를 나타낸 단면도이다. 제3 실시예를 설명함에 있어서, 도 9에 도시된 본 명세서의 제3 실시예에 따른 표시 장치(100)는 발광 소자(ED)의 제1 전극(AE) 및 패드 전극(AE_P) 사이에 배치되며 제1 전극(AE) 및 패드 전극(AE_P)으로부터 이격된 더미 전극(AE_D)을 더 포함하는 구조를 제외한 구성들이 도 4 및 도 5에 도시된 본 명세서의 제1 실시예 또는 도 7 및 도 8에 도시된 본 명세서의 제2 실시예에 따른 표시 장치(100)의 구성들과 실질적으로 동일하므로, 이에 대한 구체적인 설명은 생략하기로 한다.
도 9를 참조하면, 본 명세서의 제3 실시예에 따른 표시 장치(100)는 기판(101) 상에 형성된 발광 소자(ED), 댐(305), 적어도 하나의 언더컷 구조물(300), 봉지막(205) 및 더미 전극(AE_D)을 포함할 수 있다.
본 명세서의 제3 실시예에 따르면, 발광 소자(ED)의 제1 전극(AE) 및 패드 전극(AE_P) 사이에 배치되고, 제1 전극(AE) 및 패드 전극(AE_P)으로부터 이격된 더미 전극(AE_D)을 포함할 수 있다. 더미 전극(AE_D)은 제1 전극(AE)과 동일한 물질로 이루어질 수 있다. 또한, 더미 전극(AE_D) 및 패드 전극(AE_P)은 제1 전극(AE)과 동일한 물질로 이루어질 수 있다.
더미 전극(AE_D)은 비표시 영역(NDA)에 배치될 수 있다. 더미 전극(AE_D)은 비표시 영역(NDA)의 패시베이션층(104) 상에 제1 전극(AE) 및 패드 전극(AE_P)으로부터 이격되게 배치될 수 있다. 더미 전극(AE_D)은 비표시 영역(NDA)의 베젤 영역(BZ)에 배치될 수 있다. 더미 전극(AE_D)의 일측은 표시 영역(DA)에 배치된 제1 전극(AE)으로부터 이격되고, 더미 전극(AE_D)의 타측은 패드 영역(PA)에 배치된 패드 전극(AE_P)으로부터 이격되게 배치될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 더미 전극(AE_D)은 베젤 영역(BZ)에 배치되고, 표시 영역(DA)에 배치된 제1 전극(AE)과 일정 간격 이격되고, 패드 영역(PA)에 배치된 패드 전극(AE_P)과 일정 간격 이격되게 배치될 수 있다.
더미 전극(AE_D)은 패시베이션층(104) 아래에 배치된 적어도 하나의 전압 라인(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 전압 라인(VL2)은 고전위 또는 저전위 전압 라인이거나, 그라운드 전압 라인이나, 신호 라인 등을 포함할 수 있으며, 패드 전극(AE_P)이 연결되는 전압 라인(VL1)과는 다른 라인일 수 있다.
본 명세서의 제3 실시예에 따른 댐(305)은 베젤 영역(BZ)에 배치된 더미 전극(AE_D) 상에 배치될 수 있다. 댐(305)은 폴리이미드(polyimide), 아크릴레이트(acrylate), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 등의 유기물로 이루어질 수 있다. 댐(305)은 평탄화층(105)과 동일한 물질로 이루어질 수 있다. 댐(305)은 더미 전극(AE_D) 상에 평탄화층(105)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다.
본 명세서의 제3 실시예에 따른 댐(305)은 접착력이 상대적으로 높을 수 있는 더미 전극(AE_D)과 같은 금속 물질 상에 직접 형성됨에 따라, 댐(305)이 들뜨거나 박리되는 것을 방지할 수 있다.
본 명세서의 제3 실시예에 따른 적어도 하나의 언더컷 구조물(300)은 비표시 영역(NDA)에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 댐(305)을 사이에 두고 외측 또는 내측에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 댐(305)을 사이에 두고 외측 및 내측에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 비표시 영역(NDA)의 베젤 영역(BZ)에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 도 9에 도시된 바와 같이, 댐(305)과 표시 영역(DA) 사이의 더미 전극(AE_D) 상에 복수(예: 2개)로 배치되고, 댐(305)과 패드 영역(PA) 사이의 더미 전극(AE_D) 상에 복수(예: 2개)로 배치될 수 있으나, 본 명세서가 반드시 이에 한정되지는 않는다.
본 명세서의 제3 실시예에 따른 적어도 하나의 언더컷 구조물(300)은 제1 전극(AE) 및 패드 전극(AE_P) 사이에 배치되고, 제1 전극(AE) 및 패드 전극(AE_P)로부터 이격된 더미 전극(AE_D) 상에 배치될 수 있다. 적어도 하나의 언더컷 구조물(300)은 표시 패널(110)에 포함된 다양한 구성물의 물질과는 상이한 물질로 이루어질 수 있다. 적어도 하나의 언더컷 구조물(300)은 기판(101) 상에 배치된 다른 물질과 상이한 물질로 이루어질 수 있다. 예를 들어, 적어도 하나의 언더컷 구조물(300)은 표시 패널(110)의 제조 공정에서 사용되는 불소계 보호 물질 및 포토레짓스트 물질 중 적어도 하나를 포함할 수 있다.
본 명세서의 제3 실시예에 따른 언더컷 구조물(300)은 더미 전극(AE_D) 상에 배치될 수 있다. 언더컷 구조물(300)이 금속 물질 상에 배치되는 것은 도 8과 유사할 수 있다. 언더컷 구조물(300)는 제1 패턴(301) 및 제2 패턴(302)의 이중층으로 언더컷 영역을 갖도록 형성될 수 있다. 언더컷 구조물(300)의 제1 패턴(301)은 더미 전극(AE_D) 상에 배치될 수 있다. 제1 패턴(301)은 더미 전극(AE_D) 상에 직접 배치될 수 있다. 언더컷 구조물(300)의 제2 패턴(302)은 제1 패턴(301) 상에 배치될 수 있다. 제2 패턴(302)은 제1 패턴(301)에 의해 지지되고, 제1 패턴(301)보다 넓은 너비를 가질 수 있다.
본 명세서의 제3 실시예에 따른 언더컷 구조물(300)은 제1 패턴(301)이 접착력이 상대적으로 높을 수 있는 더미 전극(AE_D)과 같은 금속 물질 상에 직접 형성됨에 따라, 언더컷 구조물(300)이 들뜨거나 박리되는 것을 방지할 수 있다.
이하에서는 도 10 내지 도 19를 참조하여 본 명세서의 실시예에 따른 표시 장치의 제조 방법에 대해 보다 구체적으로 설명하도록 한다.
도 10 내지 도 19는 본 명세서의 실시예에 따른 표시 장치를 제조하는 방법을 설명하기 위한 제조 공정도들이다. 본 명세서의 실시예에 따른 표시 장치의 제조 방법을 설명함에 있어서, 도 10 내지 도 19의 제조 공정도에는 도 4 및 도 5에 도시된 본 명세서의 제1 실시예에 따른 표시 장치를 중심으로 도시되었지만, 도 7 및 도 8에 도시된 본 명세서의 제2 실시예 또는 도 9에 도시된 제3 실시예에 따른 표시 장치(100)의 제조 방법에도 동일하게 적용될 수 있으므로, 이에 대한 구체적인 설명은 생략하기로 한다.
도 10을 참조하면, 기판(101) 상에는 박막 트랜지스터(TFT), 커패시터(Cst), 게이트 절연막(102), 층간 절연막(103) 등으로 구성된 회로층을 형성할 수 있다. 또한, 회로층에는 적어도 하나의 신호 라인(예: 게이트 라인, 데이터 라인 등) 및 적어도 하나의 전압 라인(VL1)을 형성할 수 있다. 예를 들어, 적어도 하나의 전압 라인(VL1)은 게이트 절연막(102) 상에 배치될 수 있으나, 본 명세서가 이에 한정되지는 않는다. 또한, 회로층 상에는 패시베이션층(104)을 형성할 수 있다.
기판(101)의 표시 영역(DA)에는 회로층 내에 배치된 박막 트랜지스터(TFT) 및 커패시터(Cst)의 단차를 평탄화하기 위한 평탄화층(105)을 형성할 수 있다.
본 명세서의 실시예에 따르면, 표시 영역(DA)의 평탄화층(105) 상에는 제1 전극(AE)을 형성할 수 있다. 제1 전극(AE)은 복수의 서브 픽셀 각각에 대응하는 위치에 배치될 수 있다. 또한, 제1 전극(AE)은 평탄화층(105) 및 패시베이션층(104) 상에 형성될 수 있다. 예를 들어, 제1 전극(AE)은 표시 영역(DA)과 인접한 비표시 영역(NDA) 상에 연장되게 배치될 수 있다. 제1 전극(AE)은 표시 영역(DA)에 배치된 평탄화층(105)으로부터 비표시 영역(NDA)에 배치된 패시베이션층(104)까지 일부 연장되게 형성될 수 있다.
본 명세서의 실시예에 따르면, 비표시 영역(NDA)의 패시베이션층(104) 상에는 패드 전극(AE_P)을 형성할 수 있다. 패드 전극(AE_P)은 제1 전극(AE)과 동일한 물질로 이루어질 수 있다. 패드 전극(AE_P)은 패시베이션층(104) 상에 제1 전극(AE)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다. 패드 전극(AE_P)은 비표시 영역(NDA)의 패시베이션층(104) 상에 제1 전극(AE)으로부터 이격되게 배치될 수 있다.
예를 들어, 제1 전극(AE) 및 패드 전극(AE_P)은 투명 도전막으로 이루어진 투명 전극층 및 반사효율이 높은 불투명 도전막으로 이루어진 반사 전극층을 포함하는 다층 구조로 형성될 수 있다. 제1 전극(AE) 및 패드 전극(AE_P)의 투명 전극층으로는 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 일함수 값이 비교적 큰 재질로 이루어지고, 반사 전극층으로는 은(Ag), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 니켈(Ni), 크롬(Cr), 또는 텅스텐(W)으로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 예를 들면, 제1 전극(AE) 및 패드 전극(AE_P)은 투명 전극층, 반사 전극층 및 투명 전극층이 순차적으로 적층된 구조로 형성되거나, 투명 전극층 및 반사 전극층이 순차적으로 적층된 구조로 형성될 수 있다. 하지만, 본 명세서가 반드시 이에 한정되지는 않는다.
본 명세서의 실시예에 따르면, 비표시 영역(NDA)의 패시베이션층(104) 상에는 댐(305)을 형성할 수 있다. 댐(305)은 비표시 영역(NDA)에서 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 댐(305)은 제1 전극(AE) 및 패드 전극(AE_P) 사이에 배치될 수 있다. 댐(305)은 폴리이미드(polyimide), 아크릴레이트(acrylate), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 등의 유기물로 이루어질 수 있다. 예를 들어, 댐(305)은 평탄화층(105)과 동일한 물질로 이루어질 수 있다. 댐(305)은 패시베이션층(104) 상에 평탄화층(105)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다. 댐(305)은 평탄화층(105)보다 높이가 높게 형성될 수 있다. 댐(305)은 평탄화층(105)보다 높은 높이를 가질 수 있도록, 평탄화층(105)이 형성된 후, 동일한 공정을 반복 진행하여 평탄화층(105)보다 높은 높이를 갖도록 형성될 수 있다.
도 11을 참조하면, 기판(101)의 전면에는 불소계 보호 물질층(SL) 및 포토레지스트층(PR)을 순차적으로 적층하여 형성할 수 있다. 불소계 보호 물질층(SL) 및 포토레지스트층(PR)은 기판(101) 상의 패시베이션층(104), 표시 영역(DA)에 배치된 제1 전극(AE), 비표시 영역(NDA)에 배치된 댐(305) 및 패드 영역(PA)에 배치된 패드 전극(AE_P) 상에 형성될 수 있다. 예를 들어, 불소계 보호 물질층(SL) 및 포토레지스트층(PR)은 패시베이션층(104) 상의 제1 전극(AE), 댐(305) 및 패드 전극(AE_P) 상에 비평탄 구조로 형성될 수 있으나, 본 명세서가 이에 한정되지는 않는다.
불소계 보호 물질층(SL)은 탄소-탄소의 결합이 사슬구조로 연속적으로 이루어지면서, 작용기(또는 기능기)에 다량의 불소(F)를 함유한 불소중합체(floropolymer) 물질일 수 있다. 불소계 보호 물질층(SL)은 스핀 코팅(spin coating) 또는 슬릿 코팅(slit coating) 기법 등을 이용하여 형성될 수 있다. 또한, 불소계 보호 물질층(SL)은 대략적으로 0.5 내지 1.0㎛의 두께로 형성될 수 있으나, 본 명세서가 이에 한정되지는 않는다.
포토레지스트층(PR)은 불소계 보호 물질층(SL) 상에 형성되고, 포지티브 타입 또는 네거티브 타입의 포토레지스트 물질 중 하나를 선택하여 형성할 수 있다. 본 명세서의 실시예에 따르면, 포토레지스트층(PR)은 내에칭성이 좋고, 언더컷 구조물의 지붕 형태를 유지하는데 유리한 네거티브 타입의 포토레지스트 물질이 이용될 수 있다. 또한, 포토레지스트층(PR)은 대략적으로 1 내지 3㎛의 두께로 형성될 수 있으나, 본 명세서가 이에 한정되지는 않는다.
도 12를 참조하면, 불소계 보호 물질층(SL) 및 포토레지스트층(PR)이 형성된 후, 불소계 보호 물질층(SL)의 표면 일부를 노출시키는 포토레지스트 패턴(PR_P)을 형성할 수 있다. 포토레지스트 패턴(PR_P)은 댐(305)의 주변 부분에 배치될 수 있다. 포토레지스트 패턴(PR_P)이 배치된 부분은 이후에 언더컷 구조물(300)이 형성되는 부분에 대응될 수 있다. 포토레지스트 패턴(PR_P)은 이후 언더컷 구조물(300)의 제2 패턴(302)이 될 수 있다. 포토레지스트 패턴(PR_P)은 포토레지스트층(PR) 상에서 포토레지스트 패턴(PR_P)이 위치할 부분을 자외선(UV)등과 같은 광에 노출시키는 노광 공정을 진행하고, 현상액을 이용하여 노광된 부분을 제외한 나머지 부분들을 제거하여 형성될 수 있다.
도 13을 참조하면, 포토레지스트 패턴(PR_P)이 형성된 후, 포토레지스트 패턴(PR_P)을 마스크 패턴으로 한 패터닝 공정을 진행할 수 있다. 패터닝 공정에 의해서, 불소계 보호 물질의 패턴으로서 제1 패턴(301)과 포토레지스트 패턴(PR_P)으로서 제2 패턴(302)의 이중층으로 이루어진 언더컷 구조물(300)을 형성할 수 있다.
언더컷 구조물(300)의 형성을 위한 패터닝 공정은 불소(F)계 유기 용매를 이용하여 진행할 수 있다. 작용기에 다량의 불소(F)를 함유하고 있는 불소(F)계 유기 용매가 포토레지스트 패턴(PR_P)에 의해 노출된 불소계 보호 물질층(SL) 내로 침투하여 불소계 보호 물질층(SL)의 일부만 선택적으로 제거함으로써, 불소계 보호 물질의 제1 패턴(301)과 포토레지스트 물질의 제2 패턴(302)의 이중층으로 이루어진 언더컷 구조물(300)을 형성할 수 있다.
도 14를 참조하면, 댐(305) 주변에 언더컷 구조물(300)이 형성된 후, 발광 소자(ED)의 발광층(EL)을 형성할 수 있다. 본 명세서의 실시예에 따르면, 발광층(EL)의 형성 전에는 표시 영역(DA) 상에 복수의 서브 픽셀 각각을 정의하는 뱅크층(106)을 형성하는 공정이 진행될 수 있다.
발광층(EL)은 표시 영역(DA)에 배치된 제1 전극(AE)으로부터 비표시 영역(NDA)에 배치된 패시베이션층(104)까지 일부 연장되게 형성될 수 있다. 비표시 영역(NDA)에 배치된 발광층(EL)은 적어도 하나의 언더컷 구조물(300)에 의해 단절될 수 있다. 발광층(EL)은 비표시 영역(NDA)에서 적어도 하나의 언더컷 구조물(300)에 의해 단절되게 형성됨에 따라, 투습 경로가 연속적으로 이어지지 않고 차단될 수 있다.
도 15를 참조하면, 발광층(EL)이 형성된 후, 발광층(EL) 상에는 제2 전극(CE)이 형성될 수 있다. 또한, 제2 전극(CE) 상에는 캡핑층(CPL)이 형성될 수 있다. 제2 전극(CE)은 발광층(EL)보다 스텝 커버리지가 우수한 물질로 발광층(EL)을 덮도록 형성되면서 언더컷 구조물(300)에 의해 단절되지 않고 연속적으로 형성될 수 있다. 또한, 캡핑층(CPL)은 발광층(EL) 및 제2 전극(CE)보다 스텝 커버리지가 우수한 물질일 수 있고, 제2 전극(CE)을 덮도록 형성되면서 언더컷 구조물(300)에 의해 단절되지 않고 연속적으로 형성될 수 있다.
도 16을 참조하면, 발광 소자(ED)를 구성하는 물질들(EL, CE, CPL)이 형성된 후, 발광 소자(ED)을 덮도록 제1 무기막(201)을 형성할 수 있다. 제1 무기막(201)은 기판(101)의 전면에 걸쳐 형성될 수 있다. 제1 무기막(201)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 등의 무기물로 이루어질 수 있다. 제1 무기막(201)은 CVD(chemical vapor deposition) 기법 또는 ALD(atomic layer deposition) 기법으로 증착될 수 있으나, 본 명세서가 이에 한정되지는 않는다.
도 17을 참조하면, 제1 무기막(201)이 형성된 후, 제1 무기막(201) 상에 유기막(202)을 형성할 수 있다. 유기막(202)은 이물들(particles)이 제1 무기막(201)을 뚫고 제2 전극(CE) 및 발광층(EL)에 침투되는 것을 방지할 수 있다. 유기막(202)은 표시 영역(DA)에 형성될 수 있다. 유기막(202)은 표시 영역(DA)와 비표시 영역(NDA)의 일부에 형성될 수 있다. 유기막(202)은 댐(305)에 의해서 흐름이 차단될 수 있다. 이에 따라, 유기막(202)은 비표시 영역(NDA)에 배치된 댐(305)의 내측까지 형성될 수 있다. 유기막(202)은 폴리이미드(polyimide), 아크릴레이트(acrylate), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 등의 유기물로 이루어질 수 있다. 유기막(202)은 유기물을 사용하는 기상 증착(vapour deposition), 프린팅(printing), 슬릿 코팅(slit coating), 잉크젯(ink-jet) 기법으로 형성될 수 있으나, 본 명세서가 이에 한정되지는 않는다.
도 18을 참조하면, 유기막(202)이 형성된 후, 유기막(202) 상에 제2 무기막(203)을 형성할 수 있다. 제2 무기막(203)은 기판(101)의 전면에 걸쳐 형성될 수 있다. 제2 무기막(203)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 등의 무기물로 이루어질 수 있다. 제2 무기막(203)은 CVD(chemical vapor deposition) 기법 또는 ALD(atomic layer deposition) 기법으로 증착될 수 있으나, 본 명세서가 이에 한정되지는 않는다.
도 19를 참조하면, 제1 무기막(201), 유기막(202) 및 제2 무기막(203)으로 구성된 봉지막(205)이 형성된 후, 패드 영역(PA)에 배치된 패드 전극(AE_P)이 외부로 노출되도록 제1 무기막(201) 및 제2 무기막(203)을 일부 제거할 수 있다. 예를 들어, 제1 무기막(201) 및 제2 무기막(203)은 패드 영역(PA)에 대응하는 부분을 제거할 수 있다. 이에 따라, 패드 영역(PA)에 배치된 패드 전극(AE_P)이 외부로 노출되게 된다.
본 명세서의 실시예에 따른 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판 상의 비표시 영역에서 표시 영역을 둘러싸도록 배치된 댐, 및 기판 상의 비표시 영역에서 댐을 사이에 두는 외측 또는 내측에 배치된 적어도 하나의 언더컷 구조물을 포함하고, 언더컷 구조물은 기판 상에 배치된 다른 물질들과 상이한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 언더컷 구조물은 불소계 보호 물질 및 포토레지스트 물질 중 적어도 하나를 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 불소계 보호 물질은 탄소-탄소의 결합이 사슬구조로 연속적으로 이루어지면서, 작용기(또는 기능기)에 다량의 불소(F)를 함유한 불소중합체(floropolymer) 물질을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 포토레지스트 물질은 네거티브 포토레지스트 물질을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 언더컷 구조물은, 제1 물질로 이루어지고, 언더컷 영역을 갖는 제1 패턴 및 제1 물질과 다른 제2 물질로 이루어지고, 제1 패턴 상에 배치된 제2 패턴을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 제1 패턴의 제1 물질은 불소계 보호 물질을 포함하고, 제2 패턴의 제2 물질은 포토레지스트 물질을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 기판 상의 표시 영역에 배치되고, 제1 전극, 발광층 및 제2 전극을 포함하는 발광 소자를 더 포함하고, 발광 소자의 발광층 및 제2 전극은 기판 상의 표시 영역으로부터 비표시 영역으로 연장되게 배치되고, 댐 및 언더컷 구조물 상에는 발광층 및 제2 전극이 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 비표시 영역에서 발광층은 언더컷 구조물에 의해 단절될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 발광 소자 상에 배치된 캡핑층을 더 포함하고, 댐 및 언더컷 구조물 상에는 캡핑층이 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 기판과 제1 전극 사이에 배치된 패시베이션층을 더 포함하고, 댐 및 언더컷 구조물은 패시베이션층 상에 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 기판과 제1 전극 사이에 배치된 패시베이션층 및 비표시 영역에서 패시베이션층 상에 제1 전극으로부터 이격되게 배치된 패드 전극을 더 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 패드 전극은 제1 전극과 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 제1 전극과 패드 전극은 댐을 사이에 두고 서로 이격될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 댐 및 언더컷 구조물은 제1 전극과 패드 전극 사이의 패시베이션층 상에 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 댐은 제1 전극과 패드 전극 사이의 패시베이션층 상에 배치되고, 언더컷 구조물은 제1 전극 또는 패드 전극 상에 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 댐은 제1 전극 및 패드 전극의 가장자리 부분을 덮을 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 제1 전극과 패드 전극 사이에 배치되고, 제1 전극 및 패드 전극으로부터 이격된 더미 전극을 더 포함하고, 댐 및 언더컷 구조물은 더미 전극 상에 배치될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 더미 전극은 제1 전극과 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 기판과 패시베이션층 사이에는 제1 전극, 패드 전극 및 더미 전극 중 적어도 하나와 연결되는 적어도 하나의 전압 라인을 더 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 표시 영역 및 적어도 하나의 언더컷 구조물을 덮으며, 적어도 하나의 무기막 및 유기막을 포함하는 봉지막을 더 포함할 수 있다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 장치 110: 표시 패널
205: 봉지막 300: 언더컷 구조물
305: 댐 DA: 표시 영역
NDA: 비표시 영역 BZ: 베젤 영역
PA: 패드 영역 ED: 발광 소자
AE: 제1 전극 AE_P: 패드 전극
EL: 발광층 CE: 제2 전극

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 기판 상의 상기 비표시 영역에서 상기 표시 영역을 둘러싸도록 배치된 댐; 및
    상기 기판 상의 상기 비표시 영역에서 상기 댐을 사이에 두는 외측 또는 내측에 배치된 적어도 하나의 언더컷 구조물을 포함하고,
    상기 언더컷 구조물은 상기 기판 상에 배치된 다른 물질들과 상이한 물질로 이루어진, 표시 장치.
  2. 제1항에 있어서,
    상기 언더컷 구조물은 불소계 보호 물질 및 포토레지스트 물질 중 적어도 하나를 포함하는, 표시 장치.
  3. 제2항에 있어서,
    상기 불소계 보호 물질은 탄소-탄소의 결합이 사슬구조로 연속적으로 이루어지면서, 작용기(또는 기능기)에 다량의 불소(F)를 함유한 불소중합체(floropolymer) 물질을 포함하는, 표시 장치.
  4. 제2항에 있어서,
    상기 포토레지스트 물질은 네거티브 포토레지스트 물질을 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 언더컷 구조물은,
    제1 물질로 이루어지고, 언더컷 영역을 갖는 제1 패턴; 및
    상기 제1 물질과 다른 제2 물질로 이루어지고, 상기 제1 패턴 상에 배치된 제2 패턴을 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 제1 패턴의 상기 제1 물질은 불소계 보호 물질을 포함하고,
    상기 제2 패턴의 상기 제2 물질은 포토레지스트 물질을 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 기판 상의 상기 표시 영역에 배치되고, 제1 전극, 발광층 및 제2 전극을 포함하는 발광 소자를 더 포함하고,
    상기 발광 소자의 상기 발광층 및 상기 제2 전극은 상기 기판 상의 표시 영역으로부터 상기 비표시 영역으로 연장되게 배치되고,
    상기 댐 및 상기 언더컷 구조물 상에는 상기 발광층 및 상기 제2 전극이 배치된, 표시 장치.
  8. 제7항에 있어서,
    상기 비표시 영역에서 상기 발광층은 상기 언더컷 구조물에 의해 단절되는, 표시 장치.
  9. 제7항에 있어서,
    상기 발광 소자 상에 배치된 캡핑층을 더 포함하고,
    상기 댐 및 상기 언더컷 구조물 상에는 상기 캡핑층이 배치된, 표시 장치.
  10. 제7항에 있어서,
    상기 기판과 상기 제1 전극 사이에 배치된 패시베이션층을 더 포함하고,
    상기 댐 및 상기 언더컷 구조물은 상기 패시베이션층 상에 배치된, 표시 장치.
  11. 제7항에 있어서,
    상기 기판과 상기 제1 전극 사이에 배치된 패시베이션층; 및
    상기 비표시 영역에서 상기 패시베이션층 상에 상기 제1 전극으로부터 이격되게 배치된 패드 전극을 더 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 패드 전극은 상기 제1 전극과 동일한 물질로 이루어진, 표시 장치.
  13. 제11항에 있어서,
    상기 제1 전극과 상기 패드 전극은 상기 댐을 사이에 두고 서로 이격된, 표시 장치.
  14. 제11항에 있어서,
    상기 댐 및 상기 언더컷 구조물은 상기 제1 전극과 상기 패드 전극 사이의 상기 패시베이션층 상에 배치된, 표시 장치.
  15. 제11항에 있어서,
    상기 댐은 상기 제1 전극과 상기 패드 전극 사이의 상기 패시베이션층 상에 배치되고,
    상기 언더컷 구조물은 상기 제1 전극 또는 상기 패드 전극 상에 배치된, 표시 장치.
  16. 제15항에 있어서,
    상기 댐은 상기 제1 전극 및 상기 패드 전극의 가장자리 부분을 덮는, 표시 장치.
  17. 제11항에 있어서,
    상기 제1 전극과 상기 패드 전극 사이에 배치되고, 상기 제1 전극 및 상기 패드 전극으로부터 이격된 더미 전극을 더 포함하고,
    상기 댐 및 상기 언더컷 구조물은 상기 더미 전극 상에 배치된, 표시 장치.
  18. 제17항에 있어서,
    상기 더미 전극은 상기 제1 전극과 동일한 물질로 이루어진, 표시 장치.
  19. 제17항에 있어서,
    상기 기판과 상기 패시베이션층 사이에는 상기 제1 전극, 상기 패드 전극 및 상기 더미 전극 중 적어도 하나와 연결되는 적어도 하나의 전압 라인을 더 포함하는, 표시 장치.
  20. 제1항에 있어서,
    상기 표시 영역 및 상기 적어도 하나의 언더컷 구조물을 덮으며, 적어도 하나의 무기막 및 유기막을 포함하는 봉지막을 더 포함하는, 표시 장치.
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