KR20230139709A - 표시 패널 및 표시 장치 - Google Patents

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Abstract

본 명세서의 실시예들은, 표시패널 및 표시장치에 관한 것으서, 더욱 상세하게는, 중심 영역과 중심 영역의 외곽에 위치하는 베젤 영역을 포함하는 제1 광학 영역 및 제1 광학 영역의 외곽에 위치하는 일반 영역을 포함하는 표시 영역을 포함하는 표시 패널은, 중심 영역에 배치된 다수의 발광소자 베젤 영역에 배치된 다수의 발광소자 및 다수의 제1 소스-드레인 전극 패턴을 포함하는 다수의 트랜지스터 및 베젤 영역에서 제1 소스-드레인 전극 패턴과 접촉되고 중심 영역의 일부로 연장된 연결 패턴을 포함하고, 제1 소스-드레인 전극 패턴과 상기 연결 패턴은 동일 층에 배치되고, 서로 다른 물질을 포함함으로써, 공정을 간단하게 할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.

Description

표시 패널 및 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE}
본 명세서는 표시패널 및 표시장치에 관한 것으로서, 보다 상세하게는 광학 장치가 배치되는 영역의 투과율을 향상시키면서 공정을 간단하게 할 수 있는 표시 패널 및 표시 장치에 관한 것이다.
기술 발전에 따라, 표시 장치는 화상 표시 기능 이외에도, 촬영 기능 및 각종 감지 기능 등을 제공할 수 있다. 이를 위해, 표시장치는 카메라 및 감지 센서 등의 광학 전자 장치(수광 장치 또는 센서라고도 함)를 구비해야 한다.
광학 전자 장치는 표시 장치의 전면에서의 빛을 수광 해야 하기 때문에, 수광이 유리한 곳에 설치되어야 한다. 따라서, 종래, 표시장치의 전면에 카메라(카메라 렌즈) 및 감지 센서가 노출되도록 설치될 수 밖에 없었다. 이로 인해, 표시 패널의 베젤이 넓어지거나 표시 패널의 표시 영역에 노치부 또는 물리적인 홀이 형성되어 이곳에 카메라 또는 감지 센서가 설치되고 있다.
따라서, 전면의 빛을 수광하여 정해진 기능을 수행하는 카메라, 감지센서 등의 광학 전자장치가 표시장치에 구비됨에 따라, 표시장치의 전면부에 베젤이 커지거나 표시장치의 전면 디자인에 제약이 발생할 수 있다.
디스플레이 기술 분야에서, 표시 패널의 표시 영역의 면적을 줄이지 않고 카메라 및 감지 센서 등의 광학 전자 장치를 구비하기 위한 기술이 연구되고 있다. 이에, 본 명세서의 발명자들은 표시 패널의 표시 영역 아래에 광학 전자 장치가 구비되어 표시 장치의 전면에서 광학 전자 장치가 노출되지 않으면서도, 광학 전자 장치가 정상적으로 빛을 수신할 수 있는 광 투과 구조를 갖는 표시 패널 및 표시 장치를 발명하였다.
또한, 본 명세서의 발명자들은 광학 전자 장치가 배치되는 영역에서 높은 투과율을 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
본 명세서의 실시예들은, 카메라 및 감지 센서 등의 광학 전자 장치를 표시 패널의 표시 영역 아래에 구비함으로써, 표시 패널의 비 표시 영역을 줄일 수 있고, 표시 장치의 전면에서 광학 전자 장치가 노출되지 않는 표시 패널 및 표시 장치를 제공할 수 있다.
본 명세서의 실시예들은, 표시 패널의 표시 영역 아래에 위치하는 광학 전자 장치가 정상적으로 빛을 수신할 수 있는 광 투과 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
본 명세서의 실시예들은, 표시 패널의 표시 영역에 포함되고 광학 전자 장치가 중첩되는 광학 영역에서, 정상적인 디스플레이 구동이 될 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 중심 영역과 중심 영역의 외곽에 위치하는 베젤 영역을 포함하는 제1 광학 영역 및 제1 광학 영역의 외곽에 위치하는 일반 영역을 포함하는 표시 영역을 포함하는 표시 패널을 포함하고, 표시 패널은, 중심 영역에 배치된 다수의 발광소자, 베젤 영역에 배치된 다수의 발광소자 및 다수의 제1 소스-드레인 전극 패턴을 포함하는 다수의 트랜지스터 및 베젤 영역에서 제1 소스-드레인 전극 패턴과 접촉되고 중심 영역의 일부로 연장된 연결 패턴을 포함하고, 제1 소스-드레인 전극 패턴과 상기 연결 패턴은 동일 층에 배치되고, 서로 다른 물질을 포함한다.
또한, 본 명세서의 일 실시예에 따른 중심 영역과 중심 영역의 외곽에 위치하는 베젤 영역을 포함하는 제1 광학 영역 및 제1 광학 영역의 외곽에 위치하는 일반 영역을 포함하는 표시 영역을 포함하는 표시 패널은, 중심 영역에 배치된 다수의 발광소자 베젤 영역에 배치된 다수의 발광소자 및 다수의 제1 소스-드레인 전극 패턴을 포함하는 다수의 트랜지스터 및 베젤 영역에서 제1 소스-드레인 전극 패턴과 접촉되고 중심 영역의 일부로 연장된 연결 패턴을 포함하고, 제1 소스-드레인 전극 패턴과 상기 연결 패턴은 동일 층에 배치되고, 서로 다른 물질을 포함한다.
본 명세서의 실시예에 따라 카메라 및 감지 센서 등의 광학 전자 장치를 표시 패널의 표시 영역 아래에 구비함으로써, 표시 패널의 비 표시 영역을 줄일 수 있고, 표시 장치의 전면에서 광학 전자 장치가 노출되지 않는 표시 패널 및 표시 장치를 제공할 수 있는 효과가 있다.
또한, 본 명세서의 실시예에 따라 광학 영역의 베젤 영역에 다수의 트랜지스터를 배치하고, 광학 영역의 중심 영역에는 트랜지스터를 배치하지 않음으로써, 중심 영역의 투과율을 향상시킬 수 있는 표시 패널 및 표시 장치를 제공할 수 있는 효과가 있다.
또한, 본 명세서의 실시예에 따라 서로 다른 물질을 포함하는 광학 영역에 배치된 트랜지스터의 소스-드레인 전극 패턴과 연결 패턴을 동일 층에 배치 함으로서, 두께를 저감하고 공정을 간단하게 할 수 있는 표시 패널 및 표시 장치를 제공할 수 있는 효과가 있다.
또한, 본 명세서의 실시예에 따라 표시 패널의 표시 영역 아래에 위치하는 광학 전자 장치가 정상적으로 빛을 수신할 수 있는 광 투과 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있는 효과가 있다.
또한, 본 명세서의 실시예에 따라 표시 패널의 표시 영역에 포함되고 광학 전자 장치가 중첩되는 광학 영역에서, 정상적인 디스플레이 구동이 될 수 있는 표시 패널 및 표시 장치를 제공할 수 있는 효과가 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a, 도 1b, 도 1c 및 도 1d는 본 명세서의 실시예들에 따른 표시장치의 평면도들이다.
도 2는 본 개시의 실시예들에 따른 표시 장치의 시스템 구성도이다.
도 3은 본 개시의 실시예들에 따른 표시 패널에서 서브 픽셀의 등가 회로이다.
도 4는 본 개시의 실시예들에 따른 표시 패널의 표시 영역에 포함된 3가지 영역에서의 서브 픽셀들의 배치도이다.
도 5a는 본 개시의 실시예들에 따른 표시 패널에서, 제1 광학 영역 및 일반 영역 각각에서의 신호 라인들의 배치도이다.
도 5b는 본 개시의 실시예들에 따른 표시 패널에서, 제2 광학 영역 및 일반 영역 각각에서의 신호 라인들의 배치도이다.
도 6 및 도 7은 본 개시의 실시예들에 따른 표시 패널의 표시 영역에 포함된 일반 영역, 제1 광학 영역 및 제2 광학 영역 각각의 단면도들이다.
도 8은 본 개시의 실시예들에 따른 표시 패널(PNL)의 외곽에서의 단면도이다.
도 9는 본 개시의 실시예들에 따른 표시 장치의 제1 광학 영역(OA1)의 평면도이다.
도 10은 도 9의 X 영역을 확대한 도면이다.
도 11및 도 12는 라우팅 구조를 갖는 본 개시의 실시예들에 따른 표시장치의 표시영역에 포함된 일반 영역 및 제1 광학 영역의 일부를 도시한 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다.명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
신호의 흐름 관계에 대한 설명일 경우, 예를 들어, 'A 노드에서 B 노드로 신호가 전달된다'는 경우에도 '바로' 또는 '직접'이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의다양한 실시예들을 상세히 설명한다.
도 1a, 도 1b, 도 1c 및 도 1d는 본 명세서의 실시예들에 따른 표시장치(100)의 평면도들이다.
도 1a, 도 1b, 도 1c 및 도 1d를 참조하면, 본 명세서의 실시예들에 따른 표시장치(100)는 영상을 표시하는 표시 패널(110) 및 하나 이상의 광학 전자 장치(11, 12)를 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비 표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 복수의 서브 픽셀이 배치되고, 복수의 서브 픽셀을 구동하기 위한 각종 신호 라인들이 배치될 수 있다.
비 표시 영역(NDA)은 표시 영역(DA)의 바깥 영역일 수 있다. 비 표시 영역(NDA)에는 각종 신호 라인이 배치될 수 있고 각종 구동 회로가 연결될 수 있다. 비 표시 영역(NDA)은 벤딩 되어 전면에서 보이지 않거나 케이스(미 도시)에 의해 가려질 수 있다. 비 표시 영역(NDA)은 베젤(Bezel) 또는 베젤 영역이라고도 한다.
도 1a, 도 1b, 도 1c 및 도 1d를 참조하면, 본 명세서의 실시예들에 따른 표시장치(100)에서, 하나 이상의 광학 전자 장치(11, 12)는 표시 패널(110)의 아래(시청 면의 반대 편)에 위치하는 전자 부품이다.
빛은 표시 패널(110)의 전면(시청 면)으로 들어가서 표시 패널(110)을 투과하여 표시 패널(110)의 아래(시청 면의 반대편)에 위치하는 하나 이상의 광학 전자 장치(11, 12)로 전달될 수 있다.
하나 이상의 광학 전자 장치(11, 12)는 표시 패널(110)을 투과한 빛을 수신하여, 수신된 빛에 따라 정해진 기능을 수행하는 장치일 수 있다. 예를 들어, 하나 이상의 광학 전자 장치(11, 12)는 카메라(이미지 센서) 등의 촬영 장치, 근접 센서 및 조도 센서 등의 감지 센서 등 중 하나 이상을 포함할 수 있다.
도 1a, 도 1b, 도 1c 및 도 1d를 참조하면, 본 명세서의 실시예들에 따른 표시 패널(110)에서, 표시 영역(DA)은 일반 영역(NA)과 하나 이상의 광학 영역(OA1, OA2)을 포함할 수 있다.
도 1a, 도 1b, 도 1c 및 도 1d를 참조하면, 하나 이상의 광학 영역(OA1, OA2)은 하나 이상의 광학 전자 장치(11, 12)와 중첩되는 영역일 수 있다.
도 1a의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA) 및 제1 광학 영역(OA1)을 포함할 수 있다. 여기서, 제1 광학 영역(OA1)의 적어도 일부는 제1 광학 전자 장치(11)와 중첩될 수 있다.
도 1a에 제1 광학 영역(OA1)이 원형인 구조를 도시하였으나, 본 명세서의 실시예들에 따른 제1 광학 영역(OA1)의 형상이 이에 한정되는 것은 아니다.
예를 들면, 도 1b에 도시된 바와 같이, 제1 광학 영역(OA1)의 형상은 팔각형으로 이루어질 수 있으며, 이외에도 다양한 다각형 형상으로 이루어질 수 있다.
도 1c의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함할 수 있다. 도 1c의 예시에서, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 사이에는 일반 영역(NA)이 존재한다. 여기서, 제1 광학 영역(OA1)의 적어도 일부는 제1 광학 전자 장치(11)와 중첩될 수 있고, 제2 광학 영역(OA2) 의 적어도 일부는 제2 광학 전자 장치(12)와 중첩될 수 있다.
도 1d의 예시에 따르면, 표시 영역(DA)은 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함할 수 있다. 도 1d의 예시에서, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 사이에는 일반 영역(NA)이 존재하지 않는다. 즉, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)은 서로 접하고 있다. 여기서, 제1 광학 영역(OA1)의 적어도 일부는 제1 광학 전자 장치(11)와 중첩될 수 있고, 제2 광학 영역(OA2)의 적어도 일부는 제2 광학 전자 장치(12)와 중첩될 수 있다.
하나 이상의 광학 영역(OA1, OA2)은 영상 표시 구조 및 광 투과 구조가 모두 형성되어 있어야 한다. 즉, 하나 이상의 광학 영역(OA1, OA2)은 표시 영역(DA)의 일부 영역이므로, 하나 이상의 광학 영역(OA1, OA2)에는 영상 표시를 위한 서브 픽셀들이 배치되어야 한다. 그리고, 하나 이상의 광학 영역(OA1, OA2)에는 하나 이상의 광학 전자 장치(11, 12)로 빛을 투과해주기 위한 광 투과 구조가 형성되어야 한다.
하나 이상의 광학 전자 장치(11, 12)는 광 수신이 필요한 장치이지만, 표시 패널(110)의 뒤(아래, 시청 면의 반대편)에 위치하여, 표시 패널(110)을 투과한 빛을 수신하게 된다.
하나 이상의 광학 전자 장치(11, 12)는 표시 패널(110)의 전면(시청 면)에 노출되지 않는다. 따라서, 사용자가 표시장치(100)의 전면을 볼 때, 광학 전자 장치(11, 12)가 사용자에게 보이지 않는다.
예를 들어, 제1 광학 전자 장치(11)는 카메라일 수 있고, 제2 광학 전자 장치(12)는 근접 센서, 조도 센서 등의 감지 센서일 수 있다. 예를 들어, 감지 센서는 적외선을 감지하는 적외선 센서일 수 있다.
이와 반대로, 제1 광학 전자 장치(11)가 감지 센서이고, 제2 광학 전자 장치(12)가 카메라일 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 광학 전자 장치(11)가 카메라이고, 제2 광학 전자 장치(12)가 감지 센서인 것으로 예를 든다. 여기서, 카메라는 카메라 렌즈 또는 이미지 센서일 수 있다.
제1 광학 전자 장치(11)가 카메라인 경우, 이 카메라는 표시 패널(110)의 뒤(아래)에 위치하지만, 표시 패널(110)의 전면 방향을 촬영하는 전면 카메라(Front camera)일 수 있다. 따라서, 사용자는 표시 패널(110)의 시청 면을 보면서, 시청 면에 보이지 않는 카메라를 통해 촬영을 할 수 있다.
표시 영역(DA)에 포함된 일반 영역(NA) 및 하나 이상의 광학 영역(OA1, OA2)은 영상 표시가 가능한 영역들이지만, 일반 영역(NA)은 광 투과 구조가 형성될 필요가 없는 영역이고, 하나 이상의 광학 영역(OA1, OA2)은 광 투과 구조가 형성되어야 하는 영역이다.
따라서, 하나 이상의 광학 영역(OA1, OA2)은 일정 수준 이상의 투과율을 가져야 하고, 일반 영역(NA)은 광 투과성을 가지지 않거나 일정 수준 미만의 낮은 투과율을 가질 수 있다.
예를 들어, 하나 이상의 광학 영역(OA1, OA2)과 일반 영역(NA)은, 해상도, 서브픽셀 배치 구조, 단위 면적당 서브픽셀 개수, 전극 구조, 라인 구조, 전극 배치 구조, 또는 라인 배치 구조 등이 서로 다를 수 있다.
예를 들어, 하나 이상의 광학 영역(OA1, OA2)에서의 단위 면적당 서브 픽셀 개수는 일반 영역(NA)에서의 단위 면적당 서브 픽셀 개수보다 작을 수 있다. 즉, 하나 이상의 광학 영역(OA1, OA2)의 해상도는 일반 영역(NA)의 해상도보다 낮을 수 있다. 여기서, 단위 면적당 서브 픽셀 개수는 해상도를 측정하는 단위이고, 1 인치(inch) 내 픽셀 개수를 의미하는 PPI (PixeLS Per Inch)라고도 할 수 있다.
예를 들어, 제1 광학 영역(OA1) 내 단위 면적당 서브 픽셀 개수는 일반 영역(NA) 내 단위 면적당 서브 픽셀 개수보다 작을 수 있다. 제1 광학 영역(OA1) 내 단위 면적당 서브 픽셀 개수는 제2 광학 영역(OA2) 내 단위 면적당 서브 픽셀 개수 이상일 수 있다.
제1 광학 영역(OA1)은 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다. 제2 광학 영역(OA2)은 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다. 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)은 동일한 모양을 가질 수도 있고 다른 모양을 가질 수 있다.
도 1c를 참조하면, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)이 접해 있는 경우, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함하는 전체 광학 영역 또한 원형, 타원형, 사각형, 육각형, 또는 팔각형 등 다양한 모양을 가질 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각은 원형인 것을 예로 든다.
본 명세서의 실시예들에 따른 표시장치(100)에서, 외부로 노출되지 않고 표시 패널(100)의 하부에 숨겨져 있는 제1 광학 전자 장치(11)가 카메라인 경우, 본 명세서의 실시예들에 따른 표시장치(100)는 UDC(Under Display Camera) 기술이 적용된 디스플레이라고 할 수 있다.
이에 따르면, 본 명세서의 실시예들에 따른 표시장치(100)의 경우, 표시 패널(110)에 카메라 노출을 위한 노치(Notch) 또는 카메라 홀이 형성되지 않아도 되기 때문에, 표시 영역(DA)의 면적 감소가 발생하지 않는다.
이에 따라, 표시 패널(110)에 카메라 노출을 위한 노치(Notch) 또는 카메라 홀이 형성되지 않아도 되기 때문에, 베젤 영역의 크기가 줄어들 수 있고, 디자인 제약 사항이 없어져 디자인 설계의 자유도가 높아질 수 있다.
본 명세서의 실시예들에 따른 표시장치(100)에, 하나 이상의 광학 전자 장치(11, 12)가 표시 패널(110)의 뒤에 숨겨져 위치함에도 불구하고, 하나 이상의 광학 전자 장치(11, 12)는 정상적으로 빛을 수신하여 정해진 기능을 정상적으로 수행할 수 있어야 한다.
또한, 본 명세서의 실시예들에 따른 표시장치(100)에서, 하나 이상의 광학 전자 장치(11, 12)가 표시 패널(110)의 뒤에 숨겨져 위치하고 표시 영역(DA)과 중첩되어 위치함에도 불구하고, 표시 영역(DA)에서 하나 이상의 광학 전자 장치(11, 12)와 중첩되는 하나 이상의 광학 영역(OA1, OA2)에서 정상적인 영상 표시가 가능해야 한다.
도 2는 본 개시의 실시예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 2를 참조하면, 표시 장치(100)는, 영상 표시를 위한 구성 요소들로서, 표시 패널(PNL) 및 디스플레이 구동 회로를 포함할 수 있다.
디스플레이 구동 회로는 표시 패널(PNL)을 구동하기 위한 회로로서, 데이터 구동 회로(DDC), 게이트 구동 회로(GDC), 및 디스플레이 컨트롤러(DCTR) 등을 포함할 수 있다.
표시 패널(PNL)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비 표시 영역(NDA)을 포함할 수 있다. 비 표시 영역(NDA)은 표시 영역(DA)의 외곽 영역일 수 있으며, 베젤(Bezel) 영역이라고도 할 수 있다. 비 표시 영역(NDA)의 전체 또는 일부는 표시 장치(100)의 앞면에서 보이는 영역이거나, 벤딩되어 표시 장치(100)의 앞면에서 보이지는 않는 영역일 수도 있다.
표시 패널(PNL)은 기판(SUB)과 기판(SUB) 상에 배치된 다수의 서브 픽셀들(SP)을 포함할 수 있다. 또한, 표시 패널(PNL)은 다수의 서브 픽셀들(SP)을 구동하기 위하여, 여러 가지 종류의 신호 라인들을 더 포함할 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 액정 표시 장치 등일 수도 있고, 표시 패널(PNL)이 자체적으로 발광하는 자체 발광 표시 장치일 수 있다. 본 개시의 실시예들에 따른 표시 장치(100)가 자체 발광 표시 장치인 경우, 다수의 서브 픽셀들(SP) 각각은 발광 소자를 포함할 수 있다.
예를 들어, 본 개시의 실시예들에 따른 표시 장치(100)는 발광 소자가 유기 발광 다이오드(OLED: Organic Light Emitting Diode)로 구현된 유기 발광 표시 장치일 수 있다. 다른 예를 들어, 본 개시의 실시예들에 따른 표시 장치(100)는 발광 소자가 무기물 기반의 발광 다이오드로 구현된 무기 발광 표시 장치일 수 있다. 또 다른 예를 들어, 본 개시의 실시예들에 따른 표시 장치(100)는 발광 소자가 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 구현된 퀀텀닷 디스플레이 장치일 수 있다.
표시 장치(100)의 타입에 따라 다수의 서브 픽셀들(SP) 각각의 구조가 달라질 수 있다. 예를 들어, 표시 장치(100)가 서브 픽셀(SP)이 빛을 스스로 내는 자체 발광 표시 장치인 경우, 각 서브 픽셀(SP)은 스스로 빛을 내는 발광 소자, 하나 이상의 트랜지스터 및 하나 이상의 캐패시터를 포함할 수 있다.
예를 들어, 여러 가지 종류의 신호 라인들은 데이터 신호들(데이터 전압들 또는 영상 신호들이라고도 함)을 전달하는 다수의 데이터 라인들(DL) 및 게이트 신호들(스캔 신호들이라고도 함)을 전달하는 다수의 게이트 라인들(GL) 등을 포함할 수 있다.
다수의 데이터 라인들(DL) 및 다수의 게이트 라인들(GL)은 서로 교차할 수 있다. 다수의 데이터 라인들(DL) 각각은 제1 방향으로 연장되면서 배치될 수 있다. 다수의 게이트 라인들(GL) 각각은 제2 방향으로 연장되면서 배치될 수 있다.
여기서, 제1 방향은 열(Column) 방향이고 제2 방향은 행(Row) 방향일 수 있다. 또는 제1 방향은 행 방향이고 제2 방향은 열 방향일 수 있다.
데이터 구동 회로(DDC)는 다수의 데이터 라인들(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인들(DL)로 데이터 신호들을 출력할 수 있다. 게이트 구동 회로(GDC)는 다수의 게이트 라인들(GL)을 구동하기 위한 회로로서, 다수의 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다.
디스플레이 컨트롤러(DCTR)는 데이터 구동 회로(DDC) 및 게이트 구동 회로(GDC)를 제어하기 위한 장치로서, 다수의 데이터 라인들(DL)에 대한 구동 타이밍과 다수의 게이트 라인들(GL)에 대한 구동 타이밍을 제어할 수 있다.
디스플레이 컨트롤러(DCTR)는 데이터 구동 회로(DDC)를 제어하기 위하여 데이터 구동 제어 신호(DCS)를 데이터 구동 회로(DDC)에 공급하고, 게이트 구동 회로(GDC)를 제어하기 위하여 게이트 구동 제어 신호(GCS)를 게이트 구동 회로(GDC)에 공급할 수 있다.
디스플레이 컨트롤러(DCTR)는 호스트 시스템(HSYS)으로부터 입력 영상 데이터를 수신하여, 입력 영상 데이터를 토대로 영상 데이터(Data)를 데이터 구동 회로(DDC)로 공급할 수 있다.
데이터 구동 회로(DDC)는 디스플레이 컨트롤러(DCTR)의 구동 타이밍 제어에 따라 다수의 데이터 라인들(DL)로 데이터 신호들을 공급할 수 있다.
데이터 구동 회로(DDC)는 디스플레이 컨트롤러(DCTR)로부터 디지털 형태의 영상 데이터들(Data)을 수신하고, 수신된 영상 데이터들(Data)을 아날로그 형태의 데이터 신호들로 변환하여 다수의 데이터 라인들(DL)로 출력할 수 있다.
게이트 구동 회로(GDC)는 디스플레이 컨트롤러(DCTR)의 타이밍 제어에 따라 다수의 게이트 라인들(GL)로 게이트 신호들을 공급할 수 있다. 게이트 구동 회로(GDC)는 각종 게이트 구동 제어 신호(GCS)와 함께 턴-온 레벨 전압에 해당하는 제1 게이트 전압 및 턴-오프 레벨 전압에 해당하는 제2 게이트 전압을 공급받아, 게이트 신호들을 생성하고, 생성된 게이트 신호들을 다수의 게이트 라인들(GL)로 공급할 수 있다.
예를 들어, 데이터 구동 회로(DDC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(PNL)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(PNL)의 본딩 패드에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(PNL)과 연결될 수 있다.
게이트 구동 회로(GDC)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(PNL)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(PNL)과 연결될 수 있다. 또는, 게이트 구동 회로(GDC)는 게이트 인 패널(GIP: GATE1 In Panel) 타입으로 표시 패널(PNL)의 비 표시 영역(NDA)에 형성될 수 있다. 게이트 구동 회로(GDC)는 기판 상에 배치되거나 기판에 연결될 수 있다. 즉, 게이트 구동 회로(GDC)는 GIP 타입인 경우 기판의 비 표시 영역(NDA)에 배치될 수 있다. 게이트 구동 회로(GDC)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판에 연결될 수 있다.
한편, 데이터 구동 회로(DDC) 및 게이트 구동 회로(GDC) 중 적어도 하나의 구동 회로는 표시 패널(PNL)의 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(DDC) 및 게이트 구동 회로(GDC) 중 적어도 하나의 구동 회로는 서브 픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브 픽셀들(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(DDC)는 표시 패널(PNL)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(DDC)는 표시 패널(PNL)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(PNL)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(GDC)는 표시 패널(PNL)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(GDC)는 표시 패널(PNL)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(PNL)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
디스플레이 컨트롤러(DCTR)는, 데이터 구동 회로(DDC)와 별도의 부품으로 구현될 수도 있고, 또는 데이터 구동 회로(DDC)와 함께 통합되어 집적 회로로 구현될 수 있다.
디스플레이 컨트롤러(DCTR)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어 장치일 수 있으며, 또는 타이밍 컨트롤러와 다른 제어 장치일 수도 있으며, 또는 제어 장치 내 회로일 수도 있다. 디스플레이 컨트롤러(DCTR)는, IC(Integrated Circuit), FPGA(Field Programmable GATE1 Array), ASIC(Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
디스플레이 컨트롤러(DCTR)는 인쇄 회로 기판, 연성 인쇄 회로 등에 실장 되고, 인쇄 회로 기판, 연성 인쇄 회로 등을 통해 데이터 구동 회로(DDC) 및 게이트 구동 회로(GDC)와 전기적으로 연결될 수 있다.
디스플레이 컨트롤러(DCTR)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(DDC)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS(Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SP(Serial Peripheral Interface) 등을 포함할 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 영상 표시 기능뿐만 아니라 터치 센싱 기능을 더 제공하기 위하여, 터치 센서와, 터치 센서를 센싱하여 손가락 또는 펜 등의 터치 오브젝트에 의해 터치가 발생했는지를 검출하거나 터치 위치를 검출하는 터치 센싱 회로를 포함할 수 있다.
터치 센싱 회로는 터치 센서를 구동하고 센싱하여 터치 센싱 데이터를 생성하여 출력하는 터치 구동 회로(TDC)와, 터치 센싱 데이터를 이용하여 터치 발생을 감지하거나 터치 위치를 검출할 수 있는 터치 컨트롤러(TCTR) 등을 포함할 수 있다.
터치 센서는 다수의 터치 전극들을 포함할 수 있다. 터치 센서는 다수의 터치 전극들과 터치 구동 회로(TDC)를 전기적으로 연결해주기 위한 다수의 터치 라인을 더 포함할 수 있다.
터치 센서는 표시 패널(PNL)의 외부에 터치 패널 형태로 존재할 수도 있고 표시 패널(PNL)의 내부에 존재할 수도 있다. 터치 센서가 터치 패널 형태로 표시 패널(PNL)의 외부에 존재하는 경우, 터치 센서는 외장형이라고 한다. 터치 센서가 외장형인 경우, 터치 패널과 표시 패널(PNL)은, 별도로 제작되어, 조립 과정에서 결합될 수 있다. 외장형의 터치 패널은 터치 패널용 기판 및 터치 패널용 기판 상의 다수의 터치 전극들 등을 포함할 수 있다.
터치 센서는 표시 패널(PNL)의 내부에 존재하는 경우, 표시 패널(PNL)의 제작 공정 중에 디스플레이 구동과 관련된 신호 라인들 및 전극들 등과 함께 기판(SUB) 상에 터치 센서가 형성될 수 있다.
터치 구동 회로(TDC)는 다수의 터치 전극들 중 적어도 하나로 터치 구동 신호를 공급하고, 다수의 터치 전극들 중 적어도 하나를 센싱하여 터치 센싱 데이터를 생성할 수 있다.
터치 센싱 회로는 셀프-캐패시턴스(Self-Capacitance) 센싱 방식 또는 뮤추얼-캐패시턴스(Mutual-Capacitance) 센싱 방식으로 터치 센싱을 수행할 수 있다.
터치 센싱 회로가 셀프-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로는 각 터치 전극과 터치 오브젝트(예: 손가락, 펜 등) 사이의 캐패시턴스를 토대로 터치 센싱을 수행할 수 있다.
셀프-캐패시턴스 센싱 방식에 따르면, 다수의 터치 전극들 각각은 구동 터치 전극의 역할도 하고 센싱 터치 전극의 역할도 할 수 있다. 터치 구동 회로(TDC)는 다수의 터치 전극들의 전체 또는 일부를 구동하고 다수의 터치 전극들의 전체 또는 일부를 센싱할 수 있다.
터치 센싱 회로가 뮤추얼-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로는 터치 전극들 사이의 캐패시턴스를 토대로 터치 센싱을 수행할 수 있다.
뮤추얼-캐패시턴스 센싱 방식에 따르면, 다수의 터치 전극들은 구동 터치 전극들과 센싱 터치 전극들로 나뉜다. 터치 구동 회로(TDC)는 구동 터치 전극들을 구동하고 센싱 터치 전극들을 센싱할 수 있다.
터치 센싱 회로에 포함된 터치 구동 회로(TDC) 및 터치 컨트롤러(TCTR)는 별도의 장치로 구현될 수도 있고, 하나의 장치로 구현될 수도 있다. 또한, 터치 구동 회로(TDC)와 데이터 구동 회로(DDC)는 별도의 장치로 구현될 수도 있고, 하나의 장치로 구현될 수도 있다.
표시 장치(100)는 디스플레이 구동 회로 및/또는 터치 센싱 회로로 각종 전원을 공급하는 전원 공급 회로 등을 더 포함할 수 있다.
본 개시의 실시예들에 따른 표시 장치(100)는 스마트 폰, 태블릿 등의 모바일 단말기이거나 다양한 크기의 모니터나 텔레비전(TV) 등일 수 있으며, 이에 제한되지 않고, 정보나 영상을 표출할 수 있는 다양한 타입, 다양한 크기의 디스플레이일 수 있다.
전술한 바와 같이, 표시 패널(PNL)에서 표시 영역(DA)은 일반 영역(NA) 및 하나 이상의 광학 영역(OA1, OA2)을 포함할 수 있다.
일반 영역(NA) 및 하나 이상의 광학 영역(OA1, OA2)은 영상 표시가 가능한 영역들이다. 하지만, 일반 영역(NA)은 광 투과 구조가 형성될 필요가 없는 영역이고, 하나 이상의 광학 영역(OA1, OA2)은 광 투과 구조가 형성되어야 하는 영역이다.
전술한 바와 같이, 표시 패널(PNL)에서 표시 영역(DA)은 일반 영역(NA)과 함께, 하나 이상의 광학 영역(OA1, OA2)을 포함할 수 있지만, 설명의 편의를 위하여, 표시 영역(DA)이 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 모두 포함하는 경우(도 1b, 도 1c)를 가정한다.
도 3은 본 개시의 실시예들에 따른 표시 패널(PNL)에서 서브 픽셀(SP)의 등가 회로이다.
표시 패널(PNL)의 표시 영역(DA)에 포함된 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)에 배치된 서브 픽셀들(SP) 각각은, 발광 소자(ED)와, 발광 소자(ED)를 구동하기 위한 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)로 데이터 전압(VDATA)을 전달해주기 위한 스캔 트랜지스터(SCT)와, 한 프레임 동안 일정 전압을 유지해주기 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
구동 트랜지스터(DRT)는 데이터 전압이 인가될 수 있는 제1 노드(N1), 발광 소자(ED)와 전기적으로 연결되는 제2 노드(N2) 및 구동 전압 라인(DVL)으로부터 구동 전압(ELVDD)이 인가되는 제3 노드(N3)를 포함할 수 있다. 구동 트랜지스터(DRT)에서, 제1 노드(N1)는 게이트 노드이고, 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있고, 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있다.
발광 소자(ED)는 애노드 전극(AE), 발광층(EL) 및 캐소드 전극(CE)을 포함할 수 있다. 애노드 전극(AE)은 각 서브 픽셀(SP)에 배치되는 픽셀 전극일 수 있으며, 각 서브 픽셀(SP)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 캐소드 전극(CE)은 다수의 서브 픽셀(SP)에 공통으로 배치되는 공통 전극일 수 있으며, 기저 전압(ELVSS)이 인가될 수 있다.
예를 들어, 애노드 전극(AE)은 픽셀 전극일 수 있고, 캐소드 전극(CE)은 공통 전극일 수 있다. 이와 반대로, 애노드 전극(AE)은 공통 전극일 수 있고, 캐소드 전극(CE)은 픽셀 전극일 수 있다. 아래에서는, 설명의 편의를 위하여, 애노드 전극(AE)은 픽셀 전극이고, 캐소드 전극(CE)은 공통 전극인 것으로 가정한다.
예를 들어, 발광 소자(ED)는 유기 발광 다이오드(OLED: Organic Light Emitting Diode), 무기 발광 다이오드, 또는 퀀텀닷 발광 소자 등일 수 있다. 이 경우, 발광 소자(ED)가 유기 발광 다이오드인 경우, 발광 소자(ED)에서 발광층(EL)은 유기물이 포함된 유기 발광층을 포함할 수 있다.
스캔 트랜지스터(SCT)는, 게이트 라인(GL)을 통해 인가되는 게이트 신호인 스캔 신호(SCAN)에 의해 온-오프가 제어되며, 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
각 서브 픽셀(SP)은 도 3에 도시된 바와 같이 2개의 트랜지스터(DRT, SCT)와 1개의 캐패시터(Cst)를 포함하는 2T(Transistor)1C(Capacitor) 구조를 가질 수 있으며, 경우에 따라서, 1개 이상의 트랜지스터를 더 포함하거나, 1개 이상의 캐패시터를 더 포함할 수도 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재할 수 있는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
각 서브 픽셀(SP) 내 회로 소자들(특히, 발광 소자(ED))은 외부의 수분이나 산소 등에 취약하기 때문에, 외부의 수분이나 산소가 회로 소자들(특히, 발광 소자(ED))로 침투되는 것을 방지하기 위한 봉지층(ENCAP)이 표시 패널(PNL)에 배치될 수 있다. 봉지층(ENCAP)은 발광 소자들(ED)을 덮는 형태로 배치될 수 있다.
한편, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나의 투과율을 높여주기 위한 하나의 방법으로서, 전술한 바와 같이 픽셀 밀집도 차등 설계 방식이 적용될 수 있다. 픽셀 밀집도 차등 설계 방식에 따르면, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나의 단위 면적 당 서브 픽셀 개수가 일반 영역(NA)의 단위 면적 당 서브 픽셀 개수보다 많도록, 표시 패널(PNL)이 설계될 수 있다.
하지만, 경우에 따라서는, 이와 다르게, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나의 투과율을 높여주기 위한 다른 방법으로서, 픽셀 크기 차등 설계 방식이 적용될 수 있다. 픽셀 크기 차등 설계 방식에 따르면, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나의 단위 면적 당 서브 픽셀 개수가 일반 영역(NA)의 단위 면적 당 서브 픽셀 개수와 동일 또는 유사하되, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나에 배치된 각 서브 픽셀(SP)의 크기(즉, 발광 영역 크기)가 일반 영역(NA)에 배치된 각 서브 픽셀(SP)의 크기(즉, 발광 영역 크기)보다 작아지도록, 표시 패널(PNL)이 설계될 수 있다.
이하에서는, 설명의 편의를 위하여, 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 중 적어도 하나의 투과율을 높여주기 위한 2가지 방법(픽셀 밀집도 차등 설계 방식, 픽셀 크기 차등 설계 방식) 중 픽셀 밀집도 차등 설계 방식이 적용된 것을 가정하여 설명한다.
도 4는 본 개시의 실시예들에 따른 표시 패널(PNL)의 표시 영역(DA)에 포함된 3가지 영역(NA, OA1, OA2)에서의 서브 픽셀들(SP)의 배치도이다.
도 4를 참조하면, 표시 영역(DA)에 포함된 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각에는 다수의 서브 픽셀들(SP)이 배치될 수 있다.
예를 들어, 다수의 서브 픽셀들(SP)은 적색 빛을 발광하는 적색 서브 픽셀(Red SP), 녹색 빛을 발광하는 녹색 서브 픽셀(Green SP) 및 청색 빛을 발광하는 청색 서브 픽셀(Blue SP)을 포함할 수 있다.
이에 따라, 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각은, 적색 서브 픽셀들(Red SP)의 발광 영역들(EA), 녹색 서브 픽셀들(Green SP)의 발광 영역들(EA) 및 청색 서브 픽셀들(Blue SP)의 발광 영역들(EA)을 포함할 수 있다.
도 4를 참조하면, 일반 영역(NA)은 광 투과 구조를 포함하지 않고, 발광 영역들(EA)을 포함할 수 있다.
하지만, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)은 발광 영역들(EA)을 포함할 뿐만 아니라, 광 투과 구조도 포함하고 있어야 한다.
따라서, 제1 광학 영역(OA1)은 발광 영역들(EA)과 제1 투과 영역들(TA1)을 포함할 수 있고, 제2 광학 영역(OA2)은 발광 영역들(EA)과 제2 투과 영역들(TA2)을 포함할 수 있다.
발광 영역들(EA)과 투과 영역들(TA1, TA2)은 광 투과 가능 여부에 따라 구별될 수 있다. 즉, 발광 영역들(EA)은 광 투과가 불가능한 영역일 수 있고, 투과 영역들(TA1, TA2)은 광 투과가 가능한 영역일 수 있다.
또한, 발광 영역들(EA)과 투과 영역들(TA1, TA2)은 특정 메탈 층(CE)의 형성 유무에 따라 구별될 수 있다. 예를 들어, 발광 영역들(EA)에는 캐소드 전극(CE)이 형성되어 있고, 투과 영역들(TA1, TA2)에는 캐소드 전극(CE)이 형성되지 않을 수 있다. 발광 영역들(EA)에는 라이트 쉴드층(Light Shield Layer)이 형성되어 있고, 투과 영역들(TA1, TA2)에는 라이트 쉴드층이 형성되지 않을 수 있다.
제1 광학 영역(OA1)은 제1 투과 영역들(TA1)을 포함하고, 제2 광학 영역(OA2)은 제2 투과 영역들(TA2)을 포함하기 때문에, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 모두는 빛이 투과할 수 있는 영역들이다.
제1 광학 영역(OA1)의 투과율(투과 정도)과 제2 광학 영역(OA2)의 투과율(투과 정도)는 동일할 수 있다.
이 경우, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)과 제2 광학 영역(OA2)의 제2 투과 영역(TA2)은 모양 또는 크기가 동일할 수 있다. 또는, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)과 제2 광학 영역(OA2)의 제2 투과 영역(TA2)은 모양이나 크기가 다르더라도, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 비율과 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 비율이 동일할 수 있다.
이와 다르게, 제1 광학 영역(OA1)의 투과율(투과 정도)과 제2 광학 영역(OA2)의 투과율(투과 정도)는 서로 다를 수 있다.
이 경우, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)과 제2 광학 영역(OA2)의 제2 투과 영역(TA2)은 모양 또는 크기가 다를 수 있다. 또는, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)과 제2 광학 영역(OA2)의 제2 투과 영역(TA2)은 모양이나 크기가 동일하더라도, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 비율과 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 비율이 서로 다를 수 있다.
예를 들어, 제1 광학 영역(OA1)이 중첩되는 제1 광학 전자 장치(11)가 카메라이고, 제2 광학 영역(OA2)이 중첩되는 제2 광학 전자 장치(12)가 감지 센서인 경우, 카메라는 감지 센서보다 더 큰 광량을 필요로 할 수 있다.
따라서, 제1 광학 영역(OA1)의 투과율(투과 정도)은 제2 광학 영역(OA2)의 투과율(투과 정도)보다 높을 수 있다.
이 경우, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)은 제2 광학 영역(OA2)의 제2 투과 영역(TA2)보다 더 큰 크기를 가질 수 있다. 또는, 제1 광학 영역(OA1)의 제1 투과 영역(TA1)과 제2 광학 영역(OA2)의 제2 투과 영역(TA2)은 크기가 동일하더라도, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 비율이 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 비율보다 클 수 있다.
아래에서는, 설명의 편의를 위하여, 제1 광학 영역(OA1)의 투과율(투과 정도)이 제2 광학 영역(OA2)의 투과율(투과 정도)보다 큰 경우를 예로 들어 설명한다.
또한, 도 4에 도시된 바와 같이, 본 개시의 실시예들에서는, 투과 영역(TA1, TA2)은 투명 영역이라고도 할 수 있으며, 투과율은 투명도라고도 할 수 있다.
또한, 도 4에 도시된 바와 같이, 본 개시의 실시예들에서는, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)이 표시 패널(PNL)의 표시 영역(DA)의 상단에 위치하고, 좌우로 나란히 배치되는 경우를 가정한다.
도 4를 참조하면, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)이 배치되는 가로 표시 영역을 제1 가로 표시 영역(HA1)이라고 하고, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)이 배치되지 않는 가로 표시 영역을 제2 가로 표시 영역(HA2)이라고 한다.
도 4를 참조하면, 제1 가로 표시 영역(HA1)은 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함할 수 있다. 제2 가로 표시 영역(HA2)은 일반 영역(NA)만을 포함할 수 있다.
도 5a는 본 개시의 실시예들에 따른 표시 패널(PNL)에서, 제1 광학 영역(OA1) 및 일반 영역(NA) 각각에서의 신호 라인들의 배치도이고, 도 5b는 본 개시의 실시예들에 따른 표시 패널(PNL)에서, 제2 광학 영역(OA2) 및 일반 영역(NA) 각각에서의 신호 라인들의 배치도이다.
도 5a 및 도 5b에 도시된 제1 가로 표시 영역(HA1)은 표시 패널(PNL)에서의 제1 가로 표시 영역(HA1)의 일부이고, 제2 가로 표시 영역(HA2)은 표시 패널(PNL)에서의 제2 가로 표시 영역(HA2)의 일부이다.
도 5a에 도시된 제1 광학 영역(OA1)은 표시 패널(PNL)에서의 제1 광학 영역(OA1)의 일부이고, 도 5b에 도시된 제2 광학 영역(OA2)은 표시 패널(PNL)에서의 제2 광학 영역(OA2)의 일부이다.
도 5a 및 도 5b를 참조하면, 제1 가로 표시 영역(HA1)은 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 포함할 수 있다. 제2 가로 표시 영역(HA2)은 일반 영역(NA)을 포함할 수 있다.
표시 패널(11)에는, 다양한 종류의 가로 라인들(HL1, HL2)이 배치되고, 다양한 종류의 세로 라인들(VLn, VL1, VL2)이 배치될 수 있다.
본 개시의 실시예들에서, 가로 방향과 세로 방향은 교차하는 2개의 방향을 의미하는 것으로서, 가로 방향과 세로 방향은 보는 방향에 따라서 다를 수 있다. 예를 들어, 본 개시에서의 실시예들에서, 가로 방향은 하나의 게이트 라인(GL)이 연장되면서도 배치되는 방향을 의미하고, 세로 방향은 하나의 데이터 라인(DL)이 연장되면서 배치되는 방향을 의미할 수 있다. 이와 같이, 가로와 세로를 예로 든다.
도 5a 및 도 5b를 참조하면, 표시 패널(PNL)에 배치되는 가로 라인들은 제1 가로 표시 영역(HA1)에 배치되는 제1 가로 라인들(HL1) 및 제2 가로 표시 영역(HA2)에 배치되는 제2 가로 라인들(HL2)을 포함할 수 있다.
표시 패널(PNL)에 배치되는 가로 라인들은 게이트 라인들(GL)일 수 있다. 즉, 제1 가로 라인들(HL1)과 제2 가로 라인들(HL2)은 게이트 라인들(GL)일 수 있다. 게이트 라인들(GL)은 서브 픽셀(SP)의 구조에 따라 다양한 종류의 게이트 라인들을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 표시 패널(PNL)에 배치되는 세로 라인들은, 일반 영역(NA)에만 배치되는 일반 세로 라인들(VLn), 제1 광학 영역(OA1)과 일반 영역(NA)을 모두 지나가는 제1 세로 라인들(VL1), 및 제2 광학 영역(OA2)과 일반 영역(NA)을 모두 지나가는 제2 세로 라인들(VL2)을 포함할 수 있다.
표시 패널(PNL)에 배치되는 세로 라인들은 데이터 라인들(DL), 구동 전압 라인들(DVL) 등을 포함할 수 있으며, 이뿐만 아니라, 기준 전압 라인들, 초기화 전압 라인들 등을 더 포함할 수 있다. 즉, 일반 세로 라인들(VLn), 제1 세로 라인들(VL1) 및 제2 세로 라인들(VL2)은 데이터 라인들(DL), 구동 전압 라인들(DVL) 등을 포함할 수 있으며, 이뿐만 아니라, 기준 전압 라인들, 초기화 전압 라인들 등을 더 포함할 수 있다.
본 개시의 실시예들에서, 제2 가로 라인(HL2)에서 "가로"라는 용어는 신호가 좌측(또는 우측)에서 우측(또는 좌측)으로 전달된다는 의미일 뿐, 제2 가로 라인(HL2)이 정확한 가로 방향으로만 직선 형태로 연장된다는 의미는 아닐 수 있다. 즉, 도 5a 및 도 5b에서, 제2 가로 라인(HL2)은 일직선 형태로 도시되어 있지만, 이와 다르게, 제2 가로 라인(HL2)은 꺾이거나 구부려진 부분들을 포함할 수 있다. 마찬가지로, 제1 가로 라인(HL1) 또한 꺾이거나 구부려진 부분들을 포함할 수 있다.
본 개시의 실시예들에서, 일반 세로 라인(VLn)에서 "세로"라는 용어는 신호가 상측(또는 하측)에서 하측(또는 상측)으로 전달된다는 의미일 뿐, 일반 세로 라인(VLn)이 정확한 세로 방향으로만 직선 형태로 연장된다는 의미는 아니다. 즉, 도 5a 및 도 5b에서, 일반 세로 라인(VLn)은 일직선 형태로 도시되어 있지만, 이와 다르게, 일반 세로 라인(VLn)은 꺾이거나 구부려진 부분들을 포함할 수 있다. 마찬가지로, 제1 세로 라인(VL1) 및 제2 세로 라인(VL2) 또한 꺾이거나 구부려진 부분들을 포함할 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1)에 포함되는 제1 광학 영역(OA1)은 발광 영역들(EA)과 제1 투과 영역들(TA1)을 포함할 수 있다. 제1 광학 영역(OA1) 내에서, 제1 투과 영역들(TA1)의 바깥 영역이 발광 영역들(EA)을 포함할 수 있다.
도 5a를 참조하면, 제1 광학 영역(OA1)의 투과율 개선을 위하여, 제1 광학 영역(OA1)을 지나가는 제1 가로 라인들(HL1)은 제1 광학 영역(OA1) 내 제1 투과 영역들(TA1)을 회피하여 지나갈 수 있다.
따라서, 제1 광학 영역(OA1)을 지나가는 제1 가로 라인들(HL1) 각각은 각 제1 투과 영역(TA1)의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간 등을 포함할 수 있다.
이에 따라, 제1 가로 영역(HA1)에 배치되는 제1 가로 라인(HL1)과 제2 가로 영역(HA2)에 배치되는 제2 가로 라인(HL2)은 모양 또는 길이 등이 서로 다를 수 있다. 즉, 제1 광학 영역(OA1)을 지나가는 제1 가로 라인(HL1)과 제1 광학 영역(OA1)을 지나가지 않는 제2 가로 라인(HL2)은 모양 또는 길이 등이 서로 다를 수 있다.
또한, 제1 광학 영역(OA1)의 투과율 개선을 위하여, 제1 광학 영역(OA1)을 지나가는 제1 세로 라인들(VL1)은 제1 광학 영역(OA1) 내 제1 투과 영역들(TA1)을 회피하여 지나갈 수 있다.
따라서, 제1 광학 영역(OA1)을 지나가는 제1 세로 라인들(VL1) 각각은 각 제1 투과 영역(TA1)의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간 등을 포함할 수 있다.
이에 따라, 제1 광학 영역(OA1)을 지나가는 제1 세로 라인(VL1)과 제1 광학 영역(OA1)을 지나가지 않고 일반 영역(NA)에 배치되는 일반 세로 라인(VLn)은 모양 또는 길이 등이 서로 다를 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1) 내 제1 광학 영역(OA1)에 포함된 제1 투과 영역들(TA1)은 사선 방향으로 배열될 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1) 내 제1 광학 영역(OA1)에서, 좌우로 인접한 2개의 제1 투과 영역들(TA1) 사이에는 발광 영역들(EA)이 배치될 수 있다. 제1 가로 영역(HA1) 내 제1 광학 영역(OA1)에서, 상하로 인접한 2개의 제1 투과 영역들(TA1) 사이에는 발광 영역들(EA)이 배치될 수 있다.
도 5a를 참조하면, 제1 가로 영역(HA1)에 배치되는 제1 가로 라인들(HL1), 즉, 제1 광학 영역(OA1)을 지나가는 제1 가로 라인들(HL1)은 모두 제1 투과 영역(TA1)의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간을 적어도 하나는 포함할 수 있다.
도 5b를 참조하면, 제1 가로 영역(HA1)에 포함되는 제2 광학 영역(OA2)은 발광 영역들(EA)과 제2 투과 영역들(TA2)을 포함할 수 있다. 제2 광학 영역(OA2) 내에서, 제2 투과 영역들(TA2)의 바깥 영역이 발광 영역들(EA)을 포함할 수 있다.
제2 광학 영역(OA2) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태는, 도 5a에서의 제1 광학 영역(OA1) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태와 동일할 수도 있다.
이와 다르게, 도 5b에 도시된 바와 같이, 제2 광학 영역(OA2) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태는, 도 5a에서의 제1 광학 영역(OA1) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태와 다를 수 있다.
예를 들어, 도 5b를 참조하면, 제2 광학 영역(OA2) 내에서, 제2 투과 영역들(TA2)은 가로 방향(좌우 방향)으로 배열될 수 있다. 가로 방향(좌우 방향)으로 인접한 2개의 제2 투과 영역들(TA2) 사이에는 발광 영역(EA)이 배치 되지 않을 수 있다. 또한, 제2 광학 영역(OA2) 내 발광 영역들(EA)은 세로 방향(상하 방향)으로 인접한 제2 투과 영역들(TA2) 사이에 배치될 수 있다. 즉, 2개의 제2 투과 영역 행 사이에 발광 영역들(EA)이 배치될 수 있다.
제1 가로 라인들(HL1)은 제1 가로 영역(HA1) 내 제2 광학 영역(OA2)과 그 주변의 일반 영역(NA)을 지나갈 때, 도 5a에서와 동일한 형태로 지나갈 수 있다.
이와 다르게, 도 5b에 도시된 바와 같이, 제1 가로 라인들(HL1)은 제1 가로 영역(HA1) 내 제2 광학 영역(OA2)과 그 주변의 일반 영역(NA)을 지나갈 때, 도 5a에서와 다른 형태로 지나갈 수 있다.
이는, 도 5b의 제2 광학 영역(OA2) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태와, 도 5a에서의 제1 광학 영역(OA1) 내 발광 영역들(EA) 및 제2 투과 영역들(TA2)의 위치 및 배열 상태와 다르기 때문이다.
도 5b를 참조하면, 제1 가로 라인들(HL1)은 제1 가로 영역(HA1) 내 제2 광학 영역(OA2)과 그 주변의 일반 영역(NA)을 지나갈 때, 곡선 구간이나 벤딩 구간 없이, 상하로 인접한 제2 투과 영역들(TA2) 사이를 직선 형태로 지나갈 수 있다.
다시 말해, 하나의 제1 가로 라인(HL1)은 제1 광학 영역(OA1) 내에서 곡선 구간 또는 벤딩 구간을 갖지만, 제2 광학 영역(OA2) 내에서는 곡선 구간 또는 벤딩 구간을 갖지 않을 수 있다.
제2 광학 영역(OA2)의 투과율 개선을 위하여, 제2 광학 영역(OA2)을 지나가는 제2 세로 라인들(VL2)은 제2 광학 영역(OA2) 내 제2 투과 영역들(TA2)을 회피하여 지나갈 수 있다.
따라서, 제2 광학 영역(OA2)을 지나가는 제2 세로 라인들(VL2) 각각은 각 제2 투과 영역(TA2)의 외곽 테두리 밖을 우회하는 곡선 구간 또는 벤딩 구간 등을 포함할 수 있다.
이에 따라, 제2 광학 영역(OA2)을 지나가는 제2 세로 라인(VL2)과 제2 광학 영역(OA2)을 지나가지 않고 일반 영역(NA)에 배치되는 일반 세로 라인(VLn)은 모양 또는 길이 등이 서로 다를 수 있다.
도 5a에 도시된 바와 같이, 제1 광학 영역(OA1)을 통과하는 제1 가로 라인(HL1)은 제1 투과 영역들(TA1)의 외곽 테두리 바깥을 우회하는 곡선 구간들 또는 벤딩 구간들을 가질 수 있다.
따라서, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)의 길이는, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)의 길이보다 조금은 더 길 수 있다.
이에 따라, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)의 저항(이하, 제1 저항이라고도 함)은, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)의 저항(이하, 제2 저항이라고도 함)보다 약간 클 수 있다.
도 5a 및 도 5b를 참조하면, 광 투과 구조에 따라, 제1 광학 전자 장치(11)와 적어도 일부가 중첩되는 제1 광학 영역(OA1)은 다수의 제1 투과 영역들(TA1)을 포함하고, 제2 광학 전자 장치(12)와 적어도 일부가 중첩되는 제2 광학 영역(OA2)은 다수의 제2 투과 영역들(TA2)을 포함하기 때문에, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)은 일반 영역(NA)에 비해 단위 면적당 서브 픽셀 개수가 적을 수 있다.
제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)이 연결되는 서브 픽셀들(SP)의 개수와, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)이 연결되는 서브 픽셀들(SP)의 개수는 서로 다를 수 있다.
제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)이 연결되는 서브 픽셀들(SP)의 개수(제1 개수)는, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)이 연결되는 서브 픽셀들(SP)의 개수(제2 개수)보다 적을 수 있다.
제1 개수와 제2 개수 간의 차이는 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각의 해상도와 일반 영역(NA)의 해상도의 차이에 따라 달라질 수 있다. 예를 들어, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각의 해상도와 일반 영역(NA)의 해상도의 차이가 커질수록, 제1 개수와 제2 개수 간의 차이는 커질 수 있다.
전술한 바와 같이, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)이 연결되는 서브 픽셀들(SP)의 개수(제1 개수)가 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)이 연결되는 서브 픽셀들(SP)의 개수(제2 개수)보다 적기 때문에, 제1 가로 라인(HL1)이 주변의 다른 전극들이나 라인들과 중첩되는 면적이 제2 가로 라인(HL2)이 주변의 다른 전극들이나 라인들과 중첩되는 면적보다 작을 수 있다.
따라서, 제1 가로 라인(HL1)이 주변의 다른 전극들이나 라인들과 형성하는 기생 캐패시턴스(이하 제1 캐패시턴스라고 함)는 제2 가로 라인(HL2)이 주변의 다른 전극들이나 라인들과 형성하는 기생 캐패시턴스(이하 제2 캐패시턴스)보다 크게 작을 수 있다.
제1 저항 및 제2 저항 간의 대소 관계(제1 저항≥제2 저항) 및 제1 캐패시턴스 및 제2 캐패시턴스 간의 대소 관계(제1 캐패시턴스≪제2 캐패시턴스)를 고려할 때, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하는 제1 가로 라인(HL1)의 RC(Resistance-Capacitance) 값(이하, 제1 RC 값이라고도 함)은, 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)을 통과하지 않고 일반 영역(NA)에만 배치되는 제2 가로 라인(HL2)의 RC(Resistance-Capacitance) 값(이하, 제2 RC 값이라고도 함)보다 휠씬 작을 수 있다(제1 RC 값≪제2 RC 값).
제1 가로 라인(HL1)의 제1 RC 값과 제2 가로 라인(HL2)의 제2 RC 값 간의 차이(아래에서, RC 로드(RC Load) 편차라고 함)로 인해, 제1 가로 라인(HL1)을 통한 신호 전달 특성과 제2 가로 라인(HL2)을 통한 신호 전달 특성이 달라질 수 있다.
도 6 및 도 7은 본 개시의 실시예들에 따른 표시 패널(PNL)의 표시 영역(DA)에 포함된 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2) 각각의 단면도들이다.
도 6은 터치 센서가 터치 패널 형태로 표시 패널(PNL)의 외부에 존재하는 경우에 대한 표시 패널(PNL)의 단면도들이고, 도 7은 터치 센서(TS)가 표시 패널(PNL)의 내부에 존재하는 경우에 대한 표시 패널(PNL)의 단면도들이다.
도 6 및 도 7 각각은, 표시 영역(DA)에 포함된 일반 영역(NA), 제1 광학 영역(OA1) 및 제2 광학 영역(OA2)에 대한 단면도들이다.
먼저, 도 6 및 도 7을 참조하여, 일반 영역(NA)의 적층 구조를 설명한다. 제1 광학 영역(OA1)과 제2 광학 영역(OA2) 각각에 포함된 발광 영역(EA)은 일반 영역(NA) 내 발광 영역(EA)과 동일한 적층 구조를 가질 수 있다.
도 6 및 도 7을 참조하면, 기판(SUB)은 제1 기판(SUB1), 층간 절연막(IPD) 및 제2 기판(SUB2)을 포함할 수 있다. 층간 절연막(IPD)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 위치할 수 있다. 기판(SUB)을 제1 기판(SUB1), 층간 절연막(IPD) 및 제2 기판(SUB2)으로 구성함으로써, 수분 침투를 방지할 수 있다. 예를 들어, 제1 기판(SUB1) 및 제2 기판(SUB2)은 폴리이미드(polyimide, PI) 기판일 수 있다. 제1 기판(SUB1)을 1차 PI 기판이라고 하고, 제2 기판(SUB2)을 2차 PI 기판이라고 할 수 있다.
도 6 및 도 7을 참조하면, 기판(SUB) 상에는, 구동 트랜지스터(DRT) 등의 트랜지스터를 형성하기 위한 각종 패턴들(ACT1, SD1, GATE1), 각종 절연막들(MBUF, ABUF1, ABUF2, GI, ILD1, ILD2, PAS0) 및 각종 금속 패턴(TM1, GM, ML1, ML2)이 배치될 수 있다.
도 6 및 도 7을 참조하면, 제2 기판(SUB2) 상에 멀티 버퍼층(MBUF)이 배치될 수 있고, 멀티 버퍼층(MBUF) 상에 제1 액티브 버퍼층(ABUF1)이 배치될 수 있다.
제1 액티브 버퍼층(ABUF1) 상에 제1 금속층(ML1) 및 제2 금속층(ML2)이 배치될 수 있다. 여기서, 제1 금속층(ML1) 및 제2 금속층(ML2)은 빛을 쉴딩하는 라이트 쉴드 층(Light Shield Layer, LS)일 수 있다.
제1 금속층(ML1) 및 제2 금속층(ML2) 상에 제2 액티브 버퍼층(ABUF2)이 배치될 수 있다. 제2 액티브 버퍼층(ABUF2) 상에 구동 트랜지스터(DRT)의 제1 액티브 층(ACT1)이 배치될 수 있다.
제1 게이트 절연막(GI1)이 제1 액티브 층(ACT1)을 덮으면서 배치될 수 있다.
제1 게이트 절연막(GI1) 상에 구동 트랜지스터(DRT)의 제1 게이트 전극(GATE1)이 배치될 수 있다. 이때, 구동 트랜지스터(DRT)의 형성 위치와 다른 위치에서, 구동 트랜지스터(DRT)의 제1 게이트 전극(GATE1)과 함께, 게이트 물질 층(GM)이 제1 게이트 절연막(GI1) 상에 배치될 수 있다.
제1 층간 절연막(ILD1)이 제1 게이트 전극(GATE1) 및 게이트 물질 층(GM)을 덮으면서 배치될 수 있다. 제1 층간 절연막(ILD1) 상에 금속패턴(TM1)이 배치될 수 있다. 금속패턴(TM1)은 구동 트랜지스터(DRT)의 형성 위치와 다른 곳에 위치할 수 있다. 제2 층간 절연막(ILD2)이 제1 층간 절연막(ILD1) 상의 금속패턴(TM1)을 덮으면서 배치될 수 있다.
제2 층간 절연막(ILD2) 상에 2개의 제1 소스-드레인 전극 패턴(SD1)이 배치될 수 있다. 2개의 제1 소스-드레인 전극 패턴(SD1) 중 하나는 구동 트랜지스터(DRT)의 소스 노드이고, 나머지 하나는 구동 트랜지스터(DRT)의 드레인 노드이다.
2개의 제1 소스-드레인 전극 패턴(SD1)은, 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1) 및 제1 게이트 절연막(GI1)의 컨택홀을 통해, 제1 액티브 층(ACT1)의 일측과 타측에 전기적으로 연결될 수 있다.
제1 액티브 층(ACT1)에서 제1 게이트 전극(GATE1)과 중첩되는 부분은 채널 영역이다. 2개의 제1 소스-드레인 전극 패턴(SD1) 중 하나는 제1 액티브 층(ACT1)에서 채널 영역의 일 측과 연결될 수 있고, 2개의 제1 소스-드레인 전극 패턴(SD1) 중 나머지 하나는 제1 액티브 층(ACT1)에서 채널 영역의 타 측과 연결될 수 있다.
패시베이션층(PAS0)이 2개의 제1 소스-드레인 전극 패턴(SD1)을 덮으면서 배치된다. 패시베이션층(PAS0) 상에 평탄화층(PLN)이 배치될 수 있다. 평탄화층(PLN)은 제1 평탄화층(PLN1) 및 제2 평탄화층(PLN2)을 포함할 수 있다.
패시베이션층(PAS0) 상에 제1 평탄화층(PLN1)이 배치될 수 있다.
제1 평탄화층(PLN1) 상에 제2 소스-드레인 전극 패턴(SD2)이 배치될 수 있다. 제2 소스-드레인 전극 패턴(SD2)은 제1 평탄화층(PLN1)의 컨택홀을 통해 2개의 제1 소스-드레인 전극 패턴(SD1) 중 하나(도 3의 서브 픽셀(SP) 내 구동 트랜지스터(DRT)의 제2 노드(N2)와 대응됨)와 연결될 수 있다.
제2 평탄화층(PLN2)은 제2 소스-드레인 전극 패턴(SD2)을 덮으면서 배치될 수 있다. 제2 평탄화층(PLN2) 위에 발광 소자(ED)가 배치될 수 있다.
발광 소자(ED)의 적층 구조를 살펴보면, 애노드 전극(AE)이 제2 평탄화층(PLN2) 상에 배치될 수 있다. 애노드 전극(AE)이 제2 평탄화층(PLN2)의 컨택홀을 통해 제2 소스-드레인 전극 패턴(SD2)과 전기적으로 연결될 수 있다.
뱅크(BANK)가 애노드 전극(AE)의 일부를 덮으면서 배치될 수 있다. 서브 픽셀(SP)의 발광 영역(EA)에 대응되는 뱅크(BANK)의 일부가 오픈될 수 있다.
애노드 전극(AE)의 일부가 뱅크(BANK)의 개구부(오픈 된 부분)로 노출될 수 있다. 발광층(EL)이 뱅크(BANK)의 측면과 뱅크(BANK)의 개구부(오픈 된 부분)에 위치할 수 있다. 발광층(EL)의 전체 또는 일부는 인접한 뱅크(BANK) 사이에 위치할 수 있다.
뱅크(BANK)의 개구부에서, 발광층(EL)은 애노드 전극(AE)와 접촉할 수 있다. 발광층(EL) 상에 캐소드 전극(CE)이 배치될 수 있다.
애노드 전극(AE), 발광층(EL) 및 캐소드 전극(CE)에 의해 발광 소자(ED)가 형성될 수 있다. 발광층(EL)은 유기막을 포함할 수 있다.
전술한 발광 소자(ED) 상에 봉지층(ENCAP)이 배치될 수 있다.
봉지층(ENCAP)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 도 6 및 도 7에 도시된 바와 같이, 봉지층(ENCAP)은 제1 봉지층(PAS1), 제2 봉지층(PCL) 및 제3 봉지층(PAS2)을 포함할 수 있다.
예를 들어, 제1 봉지층(PAS1) 및 제3 봉지층(PAS2)은 무기막이고, 제2 봉지층(PCL)은 유기막일 수 있다. 제1 봉지층(PAS1), 제2 봉지층(PCL) 및 제3 봉지층(PAS2) 중에서 제2 봉지층(PCL)은 가장 두껍고 평탄화 층 역할을 수 있다.
제1 봉지층(PAS1)은 캐소드 전극(CE) 상에 배치되고, 발광 소자(ED)와 가장 인접하게 배치될 수 있다. 제1 봉지층(PAS1)은 저온 증착이 가능한 무기 절연 재질로 형성될 수 있다. 예를 들어, 제1 봉지층(PAS1)은 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(Al2O3) 등일 수 있다. 제1 봉지층(PAS1)이 저온 분위기에서 증착되기 때문에, 증착 공정 시, 제1 봉지층(PAS1)은 고온 분위기에 취약한 유기물을 포함하는 발광층(EL)이 손상되는 것을 방지할 수 있다.
제2 봉지층(PCL)은 제1 봉지층(PAS1)보다 작은 면적으로 형성될 수 있다. 이 경우, 제2 봉지층(PCL)은 제1 봉지층(PAS1)의 양 끝단을 노출시키도록 형성될 수 있다. 제2 봉지층(PCL)은 표시 장치(100)의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충 역할을 하며, 평탄화 성능을 강화하는 역할을 할 수도 있다. 예를 들어, 제2 봉지층(PCL)은 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌, 또는 실리콘옥시카본(SiOC) 등일 수 있으며, 유기 절연 재질로 형성될 수 있다. 예를 들어, 제2 봉지층(PCL)은 잉크젯 방식을 통해 형성될 수도 있다.
제3 무기 봉지층(PAS2)은 제2 봉지층(PCL)이 형성된 기판(SUB) 상에 제2 봉지층(PCL) 및 제1 봉지층(PAS1) 각각의 상부면 및 측면을 덮도록 형성될 수 있다. 제3 봉지층(PAS2)은 외부의 수분이나 산소가 제1 무기 봉지층(PAS1) 및 유기 봉지층(PCL)으로 침투하는 것을 최소화하거나 차단할 수 있다. 예를 들어, 제3 봉지층(PAS2)은 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(A(Al2O3) 등과 같은 무기 절연 재질로 형성된다.
도 7을 참조하면, 터치 센서(TS)가 표시 패널(PNL)에 내장되는 타입인 경우, 봉지층(ENCAP) 상에 터치 센서(TS)가 배치될 수 있다. 터치 센서 구조에 대하여 상세하게 설명하면 아래와 같다.
봉지층(ENCAP) 상에 터치 버퍼막(T-BUF)이 배치될 수 있다. 터치 버퍼막(T-BUF) 상에 터치 센서(TS)가 배치될 수 있다.
터치 센서(TS)는 서로 다른 층에 위치하는 터치 센서 메탈들(TSM)과 브릿지 메탈(BRG)을 포함할 수 있다.
터치 센서 메탈들(TSM)과 브릿지 메탈(BRG) 사이에는 터치 층간 절연막(T-ILD)이 배치될 수 있다.
예를 들어, 터치 센서 메탈들(TSM)이 서로 인접하게 배치되는 제1 터치 센서 메탈(TSM), 제2 터치 센서 메탈(TSM) 및 제3 터치 센서 메탈(TSM)을 포함할 수 있다. 제1 터치 센서 메탈(TSM) 및 제2 터치 센서 메탈(TSM) 사이에 제3 터치 센서 메탈(TSM)이 있고, 제1 터치 센서 메탈(TSM) 및 제2 터치 센서 메탈(TSM)은 서로 전기적으로 연결되어야 할 때, 제1 터치 센서 메탈(TSM) 및 제2 터치 센서 메탈(TSM)은 다른 층에 있는 브릿지 메탈(BRG)을 통해 전기적으로 서로 연결될 수 있다. 브릿지 메탈(BRG)은 터치 층간 절연막(T-ILD)에 의해 제3 터치 센서 메탈(TSM)과 절연될 수 있다.
표시 패널(PNL)에 터치 센서(TS)가 형성될 때, 공정에 이용되는 약액(현상액 또는 식각액 등등) 또는 외부로부터의 수분 등이 발생할 수 있다. 터치 버퍼막(T-BUF) 상에 터치 센서(TS)가 배치됨으로써, 터치 센서(TS)의 제조 공정 시 약액이나 수분 등이 유기물을 포함하는 발광층(EL)으로 침투되는 것이 방지될 수 있다. 이에 따라, 터치 버퍼막(T-BUF)은 약액 또는 수분에 취약한 발광층(EL)의 손상을 방지할 수 있다.
터치 버퍼막(T-BUF)은 고온에 취약한 유기물을 포함하는 발광층(EL)의 손상을 방지하기 위해, 일정 온도(예: 100도(℃이하의 저온에서 형성 가능하고 1~3의 저유전율을 가지는 유기 절연 재질로 형성된다. 예를 들어, 터치 버퍼막(T-BUF)은 아크릴 계열, 에폭시 계열 또는 실록산(Siloxan) 계열의 재질로 형성될 수 있다. 표시 장치(100)의 휘어짐에 따라, 봉지층(ENCAP)이 손상될 수 있고, 터치 버퍼막(T-BUF) 상에 위치하는 터치 센서 메탈이 깨질 수 있다. 표시 장치(100)가 휘어지더라도, 유기 절연 재질로 평탄화 성능을 가지는 터치 버퍼막(T-BUF)은 봉지층(ENCAP)의 손상 및/또는 터치 센서(TS)를 구성하는 메탈(TSM, BRG)의 깨짐 현상을 방지해줄 수 있다.
보호층(PAC)이 터치 센서(TS)를 덮으면서 배치될 수 있다. 보호층(PAC)은 유기 절연막일 수 있다.
다음으로, 도 6 및 도 7을 참조하여 제1 광학 영역(OA1)에 대한 적층 구조를 설명한다.
도 6 및 도 7을 참조하면, 제1 광학 영역(OA1) 내 발광 영역(EA)은 일반 영역(EA)의 적층 구조와 동일한 적층 구조를 가질 수 있다. 따라서, 아래에서는, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 적층 구조에 대하여 상세하게 설명한다.
일반 영역(NA) 및 제1 광학 영역(OA1)에 포함된 발광 영역(EA)에는 캐소드 전극(CE)이 배치되지만, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에는 캐소드 전극(CE)이 배치되지 않을 수 있다. 즉, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)은 캐소드 전극(CE)의 개구부와 대응될 수 있다.
또한, 일반 영역(NA) 및 제1 광학 영역(OA1)에 포함된 발광 영역(EA)에는 제1 금속층(ML1) 및 제2 금속층(ML2) 중 적어도 하나를 포함하는 라이트 쉴드층(LS)이 배치되지만, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에는 라이트 쉴드층(LS)이 배치되지 않을 수 있다. 즉, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)은 라이트 쉴드층(LS)의 개구부와 대응될 수 있다.
일반 영역(NA) 및 제1 광학 영역(OA1)에 포함된 발광 영역(EA)에 배치된 기판(SUB)과 각종 절연막들(MBUF, ABUF1, ABUF2, GI, ILD1, ILD2, PAS0, PLN(PLN1, PLN2), BANK, ENCAP(PAS1, PCL, PAS2), T-BUF, T-ILD, PAC)은 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에도 동일하게 배치될 수 있다.
하지만, 일반 영역(NA) 및 제1 광학 영역(OA1)에 포함된 발광 영역(EA)에서 절연 물질 이외에, 전기적인 특성을 갖는 물질 층(예: 금속 물질 층, 반도체 층 등)은 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에 배치되지 않을 수 있다.
예를 들어, 도 6 및 도 7을 참조하면, 트랜지스터와 관련된 금속 물질 층(ML1, ML2, GATE1, GM, TM1, SD1, SD2)과 반도체 층(ACT1)은 제1 투과 영역(TA1)에 배치되지 않을 수 있다.
또한, 도 6 및 도 7을 참조하면, 발광 소자(ED)에 포함된 애노드 전극(AE) 및 캐소드 전극(CE)은 제1 투과 영역(TA1)에 배치되지 않을 수 있다. 다만, 발광층(EL)은 제1 투과 영역(TA1)에 배치될 수도 있고 배치되지 않을 수도 있다.
또한, 도 7을 참조하면, 터치 센서(TS)에 포함된 터치 센서 메탈(TSM) 및 브릿지 메탈(BRG)도 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에 배치되지 않을 수 있다.
따라서, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에 전기적인 특성을 갖는 물질 층(예: 금속 물질 층, 반도체 층 등)이 배치되지 않음으로써, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 광 투과성이 제공될 수 있다. 따라서, 제1 광학 전자 장치(11)는 제1 투과 영역(TA1)을 통해 투과된 빛을 수신하여 해당 기능(예: 이미지 센싱)을 수행할 수 있다.
제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 전체 또는 일부는 제1 광학 전자 장치(11)와 중첩되기 때문에, 제1 광학 전자 장치(11)의 정상적인 동작을 위해서는, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 투과율은 더욱더 높아질 필요가 있다.
이를 위해, 본 개시의 실시예들에 따른 표시 장치(100)의 표시 패널(PNL)에서, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)은 투과율 향상 구조(TIS: Transmittance Improvement Structure)를 가질 수 있다.
도 6 및 도 7을 참조하면, 표시 패널(PNL)에 포함된 다수의 절연막들은, 기판(SUB1, SUB2)과 트랜지스터(DRT, SCT) 사이의 버퍼층(MBUF, ABUF1, ABUF2), 트랜지스터(DRT)와 발광 소자(ED) 사이의 평탄화층(PLN1, PLN2), 및 발광소자(ED) 상의 봉지층(ENCAP) 등을 포함할 수 있다.
도 7을 참조하면, 표시 패널(PNL)에 포함된 다수의 절연막들은, 봉지층(ENCAP) 상의 터치 버퍼막(T-BUF) 및 터치 층간 절연막(T-ILD) 등을 더 포함할 수 있다.
도 6 및 도 7을 참조하면, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)은, 투과율 향상 구조(TIS)로서, 제1 평탄화층(PLN1) 및 패시배이션층(PAS0)이 아래로 함몰된 구조를 가질 수 있다.
도 6 및 도 7을 참조하면, 다수의 절연막들 중에서 제1 평탄화층(PLN1)은, 적어도 하나의 요철 부(또는 함몰 부)를 포함할 수 있다. 여기서, 제1 평탄화층(PLN1)은 유기 절연막일 수 있다.
제1 평탄화층(PLN1)이 아래로 함몰된 경우, 제2 평탄화층(PLN2)이 실질적인 평탄화 역할을 할 수 있다. 한편, 제2 평탄화층(PLN2)도 아래로 함몰될 수 있다. 이 경우, 제2 봉지층(PCL)이 실질적인 평탄화 역할을 할 수 있다.
도 6 및 도 7을 참조하면, 제1 평탄화층(PLN1) 및 패시배이션층(PAS0)의 함몰된 부분은, 트랜지스터(DRT)를 형성하기 위한 절연막들(ILD2, IDL1, GI)과 그 아래에 위치하는 버퍼층들(ABUF1, ABUF2, MBUF)을 관통하고, 제2 기판(SUB2)의 상부까지 내려올 수 있다.
도 6 및 도 7을 참조하면, 기판(SUB)은 투과율 향상 구조(TIS)로서 적어도 하나의 오목부를 포함할 수 있다. 예를 들어, 제1 투과 영역(TA1)에서, 제2 기판(SUB1)의 상면이 아래로 함몰되거나 뚫릴 수 있다.
도 6 및 도 7을 참조하면, 봉지층(ENCAP)을 구성하는 제1 봉지층(PAS1) 및 제2 봉지층(PCL)도 아래로 함몰된 형태의 투과율 향상 구조(TIS)를 가질 수 있다. 여기서, 제2 봉지층(PCL)은 유기 절연막일 수 있다.
도 7을 참조하면, 보호층(PAC)은 봉지층(ENCAP) 상의 터치 센서(TS)를 덮으면서 배치되어, 터치 센서(TS)를 보호할 수 있다.
도 7을 참조하면, 보호층(PAC)은 제1 투과 영역(TA1)과 중첩되는 부분에서 투과율 향상 구조(TIS)로서 적어도 하나의 요철부를 가질 수 있다. 여기서, 보호층(PAC)은 유기 절연막일 수 있다.
도 7을 참조하면, 터치 센서(TS)는 메쉬 타입의 터치 센서 메탈(TSM)로 구성될 수 있다. 터치 센서 메탈(TSM)이 메쉬 타입으로 형성된 경우, 터치 센서 메탈(TSM)에는 다수의 오픈 영역이 존재할 수 있다. 다수의 오픈 영역 각각은 서브 픽셀(SP)의 발광 영역(EA)과 위치가 대응될 수 있다.
제1 광학 영역(OA1)의 투과율이 일반 영역(NA)의 투과율보다 더욱 높아지도록, 제1 광학 영역(OA1)내에서 단위 영역 당 터치 센서 메탈(TSM)의 면적은 일반 영역(NA) 내에서 단위 영역 당 터치 센서 메탈(TSM)의 면적보다 작을 수 있다.
도 7을 참조하면, 제1 광학 영역(OA1) 내 발광 영역(EA)에 터치 센서(TS)가 배치되고, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)에는 터치 센서(TS)가 미 배치될 수 있다.
다음으로, 도 6 및 도 7을 참조하여 제2 광학 영역(OA2)에 대한 적층 구조를 설명한다.
도 6 및 도 7을 참조하면, 제2 광학 영역(OA2) 내 발광 영역(EA)은 일반 영역(EA)의 적층 구조와 동일한 적층 구조를 가질 수 있다. 따라서, 아래에서는, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 적층 구조에 대하여 상세하게 설명한다.
일반 영역(NA) 및 제2 광학 영역(OA2)에 포함된 발광 영역(EA)에는 캐소드 전극(CE)이 배치되지만, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에는 캐소드 전극(CE)이 배치되지 않을 수 있다. 즉, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)은 캐소드 전극(CE)의 개구부와 대응될 수 있다.
또한, 일반 영역(NA) 및 제2 광학 영역(OA2)에 포함된 발광 영역(EA)에는 제1 금속층(ML1) 및 제2 금속층(ML2) 중 적어도 하나를 포함하는 라이트 쉴드층(LS)이 배치되지만, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에는 라이트 쉴드층(LS)이 배치되지 않을 수 있다. 즉, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)은 라이트 쉴드층(LS)의 개구부와 대응될 수 있다.
제2 광학 영역(OA2)의 투과율과 제1 광학 영역(OA1)의 투과율이 동일한 경우, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 적층 구조는, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 적층 구조와 완전히 동일할 수 있다.
제2 광학 영역(OA2)의 투과율과 제1 광학 영역(OA1)의 투과율이 다른 경우, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 적층 구조는, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 적층 구조와 일부 다를 수 있다.
예를 들어, 도 6 및 도 7에 도시된 바와 같이, 제2 광학 영역(OA2)의 투과율이 제1 광학 영역(OA1)의 투과율보다 낮은 경우, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)은 투과율 향상 구조(TIS)를 가지지 않을 수 있다. 그 일환으로서, 제1 평탄화층(PLN1) 및 패시베이션층(PAS0)이 함몰되지 않을 수 있다. 또한, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 폭은, 제1 광학 영역(OA1) 내 제1 투과 영역(TA1)의 폭보다 좁을 수 있다.
일반 영역(NA) 및 제2 광학 영역(OA2)에 포함된 발광 영역(EA)에 배치된 기판(SUB)과 각종 절연막들(MBUF, ABUF1, ABUF2, GI, ILD1, ILD2, PAS0, PLN(PLN1, PLN2), BANK, ENCAP(PAS1, PCL, PAS2), T-BUF, T-ILD, PAC)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에도 동일하게 배치될 수 있다.
하지만, 일반 영역(NA) 및 제2 광학 영역(OA2)에 포함된 발광 영역(EA)에서 절연 물질 이외에, 전기적인 특성을 갖는 물질 층(예: 금속 물질 층, 반도체 층 등)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 배치되지 않을 수 있다.
예를 들어, 도 6 및 도 7을 참조하면, 트랜지스터와 관련된 금속 물질 층(ML1, ML2, GATE1, GM, TM1, SD1, SD2)과 반도체 층(ACT1)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 배치되지 않을 수 있다.
또한, 도 6 및 도 7을 참조하면, 발광 소자(ED)에 포함된 애노드 전극(AE) 및 캐소드 전극(CE)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 배치되지 않을 수 있다. 다만, 발광층(EL)은 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 배치될 수도 있고 배치되지 않을 수도 있다.
또한, 도 7을 참조하면, 터치 센서(TS)에 포함된 터치 센서 메탈(TSM) 및 브릿지 메탈(BRG)도 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 배치되지 않을 수 있다.
따라서, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)에 전기적인 특성을 갖는 물질 층(예: 금속 물질 층, 반도체 층 등)이 배치되지 않음으로써, 제2 광학 영역(OA2) 내 제2 투과 영역(TA2)의 광 투과성이 제공될 수 있다. 따라서, 제2 광학 전자 장치(12)는 제2 투과 영역(TA2)을 통해 투과된 빛을 수신하여 해당 기능(예: 물체나 인체의 접근 감지, 외부의 조도 감지 등)을 수행할 수 있다.
도 8은 본 개시의 실시예들에 따른 표시 패널(PNL)의 외곽에서의 단면도이다.
도 8에서는, 제1 기판(SUB1) 및 제2 기판(SUB2)이 합쳐진 형태의 기판(SUB)이 표시되고, 뱅크(BANK)의 아래 부분은 간략하게 나타내었다. 도 8에서는, 제1 평탄화층(PLN1) 및 제2 평탄화층(PLN2)은 하나의 평탄화층(PLN)으로 도시되고, 평탄화층(PLN) 아래의 제2 층간 절연막(ILD2) 및 제1 층간 절연막(ILD1)은 하나의 층간 절연막(INS)으로 도시된다.
도 8을 참조하면, 제1 봉지층(PAS1)은 캐소드 전극(CE) 상에 배치되고, 발광 소자(ED)와 가장 인접하게 배치될 수 있다. 제2 봉지층(PCL)은 제1 봉지층(PAS1)보다 작은 면적으로 형성될 수 있다. 이 경우, 제2 봉지층(PCL)은 제1 봉지층(PAS1)의 양 끝 단을 노출시키도록 형성될 수 있다.
제3 무기 봉지층(PAS2)은 제2 봉지층(PCL)이 형성된 기판(SUB) 상에 제2 봉지층(PCL) 및 제1 봉지층(PAS1) 각각의 상부면 및 측면을 덮도록 형성될 수 있다.
제3 봉지층(PAS2)은 외부의 수분이나 산소가 제1 무기 봉지층(PAS1) 및 유기 봉지층(PCL)으로 침투하는 것을 최소화하거나 차단한다.
도 8을 참조하면, 표시 패널(PNL)은 봉지층(ENCAP)이 무너지는 것을 방지해주기 위하여, 봉지층(ENCAP)의 경사면(SLP)의 끝 지점 또는 그 근방에 하나 이상의 댐(DAM1, DAM2)이 존재할 수 있다. 하나 이상의 댐(DAM1, DAM2)은 표시 영역(DA)과 비 표시 영역(NDA)의 경계 지점에 존재하거나 경계 지점의 근방에 존재할 수 있다.
하나 이상의 댐(DAM1, DAM2)은 뱅크(BANK)와 동일한 물질(DFP)을 포함할 수 있다.
도 8을 참조하면, 유기물을 포함하는 제2 봉지층(PCL)은 가장 안쪽에 있는 1차 댐(DAM1)의 내 측면에만 위치할 수 있다. 즉, 제2 봉지층(PCL)은 모든 댐(DAM1, DAM2)의 상부에 존재하지 않을 수 있다. 이와 다르게, 유기물을 포함하는 제2 봉지층(PCL)은 1차 댐(DAM1) 및 2차 댐(DAM2) 중 적어도 1차 댐(DAM1)의 상부에 위치할 수 있다.
제2 봉지층(PCL)은 1차 댐(DAM1)의 상부까지만 확장되어 위치할 수 있다. 또는 제2 봉지층(PCL)은 1차 댐(DAM1)의 상부를 지나 2차 댐(DAM2)의 상부까지 확장되어 위치할 수 있다.
도 8을 참조하면, 하나 이상의 댐(DAM1, DAM2)의 외곽에는, 터치 구동 회로(TDC)이 전기적으로 연결되는 터치 패드(TP)가 기판(SUB)에 배치될 수 있다.
터치 라인(TL)은 표시 영역(DA)에 배치된 터치 전극을 구성하는 터치 센서 메탈(TSM) 또는 브릿지 메탈(BRG)을 터치 패드(TP)에 전기적으로 연결해줄 수 있다.
터치 라인(TL)의 일단은 터치 센서 메탈(TSM) 또는 브릿지 메탈(BRG)과 전기적으로 연결되고, 터치 라인(TL)의 타단은 터치 패드(TP)와 전기적으로 연결될 수 있다.
터치 라인(TL)은 봉지층(ENCAP)의 경사면(SLP)을 따라 내려와서 댐(DAM1, DAM2)의 상부를 지나고, 외곽에 배치된 터치 패드(TP)까지 연장될 수 있다.
도 8을 참조하면, 터치 라인(TL)은 브릿지 메탈(BRG)일 수 있다. 이와 다르게, 터치 라인(TL) 터치 센서 메탈(TSM)일 수도 있다.
도 9는 본 개시의 실시예들에 따른 표시 장치의 제1 광학 영역(OA1)의 평면도이다.
도 9를 참조하면, 제1 광학 영역(OA1)은 중심 영역(910)과 중심 영역(910)의 외곽에 위치하는 베젤 영역(920)을 포함할 수 있다.
제1 광학 영역(OA1)은 복수개의 가로 라인들(HL)을 포함할 수 있다. 복수의 가로 라인들(HL)에 의하여 베젤 영역(920)에 위치하는 트랜지스터와 중심 영역(910)에 위치하는 발광 소자들이 연결될 수 있다.
실시예들에 따른 표시 장치는 라우팅 구조(940)를 포함할 수 있다. 라우팅 구조(940)를 포함함으로써, 중심 영역(910)이 소정 영역(a)만큼 확장될 수 있다. 라우팅 구조(940)에 의해 소정 영역(a)에 위치하는 픽셀들이 베젤 영역(920)에 위치하는 트랜지스터들과 연결될 수 있기 때문이다.
라우팅 구조(920)를 포함하는 제1 광학영역(OA1)의 구조를 구체적으로 검토하면 다음과 같다.
도 10은 도 9의 X 영역을 확대한 도면이다.
도 10을 참조하면, 제1 광학 영역은 중심 영역(910)과 베젤 영역(920)에 위치하는 복수의 발광 소자(ED)를 포함할 수 있다. 제1 광학 영역이 복수의 발광 소자(ED)를 포함함으로써, 제1 광학 영역이 화면을 표시할 수 있다.
제1 광학 영역은 베젤 영역(920)에 위치하는 복수의 트랜지스터(1050)를 포함할 수 있다. 중심 영역(910)은 트랜지스터(1050)가 위치하지 않을 수 있다. 중심 영역(910)에 트랜지스터가 위치하지 않음으로써, 중심 영역(910)이 보다 높은 투과율을 가질 수 있다.
제1 광학 영역은 복수의 행을 포함하고, 제1 행(R1) 및 제2 행(R2)을 포함할 수 있다. 제1 광학 영역에 포함되는 복수의 행은, 제1 광학 영역을 가로 방향으로 가로지르는 임의의 영역으로서, 트랜지스터(1050)의 패턴에 의하여 규정될 수 있다.
표시 장치는, 중심 영역(910)에 위치하고 제1 행(R1)에 위치하는 발광 소자(ED) 및 베젤 영역(920)에 위치하고 제2 행(R2)에 위치하는 트랜지스터(1050)를 포함할 수 있다.
표시 장치는, 제1 행(R1)에 위치하는 발광 소자(ED)와 제2 행(R2)에 위치하는 트랜지스터(1050)를 전기적으로 연결하는 라우팅 구조(940)를 포함할 수 있다.
라우팅 구조(940)에 의하여, 서로 다른 행에 위치하는 트랜지스터(1050)와 발광 소자(ED)가 연결될 수 있으므로, 발광 소자보다 많은 수의 트랜지스터가 배치된 행에 위치한 트랜지스터와 트랜지스터보다 많은 수의 발광 소자가 배치된 행에 위치한 발광 소자를 서로 연결할 수 있다.
중심 영역(910)이 제1 행(R1)에서 포함하는 발광 소자(ED)의 수는 중심 영역(920)이 제2 행(R2)에서 포함하는 발광 소자의 수보다 더욱 클 수 있다. 따라서, 제1 행(R1)에 포함되는 발광 소자(ED)를 구동하기 위해서는 더욱 많은 수의 트랜지스터가 필요하며, 제2 행(R2)에 포함되는 발광 소자(ED)를 구동하기 위해서는 더욱 적은 수의 트랜지스터가 필요하다. 따라서, 베젤 영역(920)의 제2 행(R2)에 위치하는 트랜지스터들 중 제2 행(R2)에 위치하는 발광소자와 전기적으로 연결되지 않은 잉여 트랜지스터들이 라우팅 구조(940)에 의해 제1 행(R1)에 위치하는 발광 소자(ED)와 전기적으로 연결될 수 있다.
중심 영역(910)은, 중심 영역(910) 전체에서 단위 면적당 픽셀의 숫자가 실질적으로 동일할 수 있다. 단위 면적당 픽셀의 숫자가 실질적으로 동일하다는 것은, 예를 들면, 하나의 픽셀 패턴이 중심 영역(910) 전체에서 실질적으로 균일한 것을 의미할 수 있다. 따라서, 중심 영역(910)과 중첩되는 면적이 제2 행(R2) 보다 큰 제1 행(R1)에는 보다 많은 수의 발광 소자(ED)들이 위치할 수 있다.
예를 들어, 베젤 영역(920)이 제1 행(R1)에서 포함하는 트랜지스터(1050)의 수는 베젤 영역(920)이 제2 행(R2)에서 포함하는 트랜지스터(1050)의 수와 실질적으로 동일할 수 있다. 상기 예시에서, 중심영역(910)이 제1 행(R1)에서 포함하는 발광 소자(ED)의 수가 더욱 많고 중심 영역(910)이 제2 행(R2)에서 포함하는 발광 소자(ED)의 수가 더욱 적다면 제2 행(R2)에 포함되는 트랜지스터(1050)의 일부는 제2 행(R2)에 위치하는 발광 소자(ED)와 전기적으로 연결되지 않고, 제1 행(R1)에 위치하는 발광 소자(ED)와 전기적으로 연결될 수 있다.
베젤 영역(920)은 베젤 영역(920) 전체에서 단위 면적당 트랜지스터의 숫자가 실질적으로 동일할 수 있다. 단위 면적당 트랜지스터의 패턴이 실질적으로 동일하다는 것은, 베젤 영역(920) 전체에서 하나의 트랜지스터 패턴이 실질적으로 균일한 것을 의미할 수 있다.
베젤 영역(920)이 제1 행(R1)과 중첩되는 영역의 면적은, 베젤 영역(920)이 제2 행(R2)과 중첩되는 영역의 면적과 실질적으로 동일할 수 있다. 이러한 예시에서 베젤 영역(920)의 제1 행(R1)에 위치하는 트랜지스터(1050)의 수는 베젤 영역의 제2 행(R2)에 위치하는 트랜지스터(1050)의 수와 실질적으로 동일할 수 있다.
베젤 영역(920)이 이와 같을 경우 베젤 영역(920)의 행에 위치하는 트랜지스터(1050)의 숫자가 일정하게 유지될 수 있고, 라우팅 구조(940)에 의해 특정한 행의 잉여 트랜지스터가 다른 행의 잉여 발광 소자와 전기적으로 연결될 수 있으므로, 실시예들에 따른 표시 장치가 비교예의 표시 장치보다 더욱 넓은 중심 영역(910)을 가질 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시예들에 따른 표시 장치(100)는, 표시 영역(DA), 발광 소자(ED), 트랜지스터(1050) 및 라우팅 구조(940)를 포함할 수 있다.
표시 영역(DA)은 제1 광학 영역(OA1) 및 일반 영역(NA)을 포함할 수 있다. 제1 광학 영역(OA1)은 중심 영역(910)과 중심 영역(910)의 외곽에 위치하는 베젤 영역(920)을 포함할 수 있다. 제1 광학 영역(OA1)은 제1 행(R1) 및 제2 행(R2)을 포함할 수 있다.
발광 소자(ED)는 중심 영역(910)에 위치하고, 제1 행(R1)에 위치할 수 있다.
트랜지스터(1050)는 베젤 영역(920)에 위치하고, 제2 행(R2)에 위치할 수 있다.
라우팅 구조(940)는 중심 영역(910)에 위치하고 제1 행(R1)에 위치하는 발광 소자와 베젤 영역(920)에 위치하고 제2 행(R2)에 위치하는 트랜지스터를 전기적으로 연결할 수 있다.
제1 광학 영역(OA1)은 중심 영역(910)과 베젤 영역(920)에 위치하는 복수의 발광 소자(ED)를 포함할 수 있다.
제1 광학 영역(OA1)은 베젤 영역(920)에 위치하는 복수의 트랜지스터(1050)를 포함할 수 있다.
중심 영역(910)은 트랜지스터(1050)가 위치하지 않을 수 있다.
표시 장치(100)는 제1 공통 전극(CE1)을 포함할 수 있다. 제1 공통 전극(CE1)은 중심 영역(910)에 위치하는 복수의 발광 소자(ED)를 구성할 수 있다.
제1 공통 전극(CE1)은 중심 영역(910)에 위치하는 발광 영역에 대응하는 제1 부분(CE11)과 제1 부분(CE11)을 연결하는 제2 부분(CE12)과 제1 부분(CE11) 및 제2 부분(CE12) 사이에 위치하는 개구부(CE13)를 포함할 수 있다.
표시 장치(100)는 중심 영역(910)에 위치하고 발광 영역에 대응하는 라이트 쉴드층(LS)을 포함할 수 있다.
중심 영역(910)은 복수의 발광 소자(ED)를 포함할 수 있다. 중심 영역(910)이 제1 행(R1)에서 포함하는 발광 소자(ED)의 수는 중심 영역(910)이 제2 행(R2)에서 포함하는 발광 소자의 수보다 더욱 클 수 있다.
중심 영역(910)은 중심 영역(910) 전체에서 단위 면적당 픽셀의 숫자가 실질적으로 동일할 수 있다. 중심 영역(910)이 제1 행(R1)과 중첩되는 영역의 면적은 중심 영역이 제2 행(R2)과 중첩되는 영역의 면적보다 클 수 있다.
베젤 영역(920)은 복수의 트랜지스터(1050)를 포함할 수 있다. 베젤 영역(920)이 제1 행(R1)에서 포함하는 트랜지스터(1050)의 수는 베젤 영역(920)이 제2 행(R2)에서 포함하는 트랜지스터(1050)의 수와 실질적으로 동일할 수 있다.
베젤 영역(920)은 베젤 영역(920) 전체에서 단위 면적당 트랜지스터(1050)의 수가 실질적으로 동일할 수 있다. 베젤 영역(920)이 제1 행(R1)과 중첩되는 영역의 면적은 베젤 영역(920)이 제2 행(R2)과 중첩되는 영역의 면적과 실질적으로 동일할 수 있다.
이러한 구조를 갖는 본 개시의 실시예들에 따른 표시 장치를 구조를 구체적으로 검토하면 다음과 같다.
도 11 및 도 12는 라우팅 구조를 갖는 본 개시의 실시예들에 따른 표시장치의 표시영역에 포함된 일반 영역 및 제1 광학 영역의 일부를 도시한 도면이다.
도 11 및 도 12의 라우팅 구조는 다수의 연결 패턴을 통해 구현될 수 있다.
도 11은 터치 센서가 터치 패널 형태로 표시 패널(PNL)의 외부에 존재하는 경우에 대한 표시 패널(PNL)의 단면도들이고, 도 12는 터치 센서(TS)가 표시 패널(PNL)의 내부에 존재하는 경우에 대한 표시 패널(PNL)의 단면도들이다.
도 11 및 도 12는 표시 영역(DA)에 포함된 일반 영역(NA) 및 제1 광학 영역(OA1)의 중심 영역(910)과 베젤 영역(920)의 단면 구조가 도시된 도면이다.
도 11 및 도 12를 참조하여, 일반 영역(NA)의 적층 구조를 설명한다. 도 11 및 도 12의 일반 영역(NA)의 적층 구조는 도 6 및 도 7에 도시된 일반 영역(NA)의 적층 구조와 유사할 수 있다.
다만, 도 11 및 도 12에 도시된 바와 같이, 일반 영역(NA)의 적어도 하나의 서브픽셀에서는 다수의 트랜지스터가 배치될 수 있다.
구체적으로, 일반 영역(NA)의 적어도 하나의 서브 픽셀에는 다수의 트랜지스터(T1, T2)가 배치될 수 있다. 여기서, 다수의 트랜지스터는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함할 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터이고, 제2 트랜지스터(T2)는 스캔 트랜지스터일 수 있다. 다만, 본 개시의 실시예들의 트랜지스터의 종류 및 구조가 이에 한정되는 것은 아니며, 제1 트랜지스터(T1)가 스캔 트랜지스터이고, 제2 트랜지스터(T2)가 구동 트랜지스터일 수도 있고, 제1 및 제2 트랜지스터(T1, T2)가 동일한 종류의 TFT로 이루어질 수도 있다.
도 11 및 도 12에는 일반 영역(NA)에 2개의 트랜지스터가 배치된 구조를 도시하였으나, 본 실시예들의 구조가 이에 한정되는 것은 아니며, 일반 영역(NA)의 서브 픽셀에 적어도 2개 이상의 트랜지스터가 배치되는 구조이면 충분하다.
도 11 및 도 12를 참조하면, 기판(SUB)은 제1 기판(SUB1), 층간 절연막(IPD) 및 제2 기판(SUB2)을 포함할 수 있다.
기판(SUB) 상에는, 제1 트랜지스터(T1) 등의 트랜지스터를 형성하기 위한 각종 패턴들(ACT1, SD1, GATE1), 각종 절연막들(MBUF, ABUF1, ABUF2, GI, ILD1, ILD2, PAS0) 및 각종 금속 패턴(TM1, GM, ML1, ML2)이 배치될 수 있다.
또한, 기판(SUB) 상에는 제2 트랜지스터(T2)에 포함되는 각종 패턴들(ACT1, GATE1, SD3, SD4)가 배치될 수 있다.
도 11 및 도 12를 참조하면, 제1 층간 절연막(ILD1) 상에 제2 금속패턴(TM2)이 배치될 수 있다.
제2 금속패턴(TM2) 상에는 제3 액티브 버퍼층(ABUF3)이 배치될 수 있다.
제3 액티브 버퍼층(ABUF3) 상에는 제2 트랜지스터(T2)의 제2 액티브 층(ACT2)이 배치될 수 있다.
여기서, 제1 트랜지스터(T1)의 제1 액티브 층(ACT1)과 제2 트랜지스터(T2)의 제2 액티브 층(ACT2)은 서로 다른 종류일 수 있다.
예를 들면, 제1 액티브 층(ACT1)은 폴리 실리콘 물질을 포함하고, 제2 액티브 층(ACT2)은 금속 산화물 물질을 포함할 수 있다. 이때, 제1 트랜지스터(T1)는 저온 폴리 실리콘(Low Temperature Poly-Silicon;LTPS)을 이용한 박막 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 산화물 반도체 박막 트랜지스터일 수 있다.
다만, 본 개시의 실시예들에 따른 트랜지스터들의 종류가 이에 한정되는 것은 아니다.
제1 트랜지스터(T2)의 제1 액티브 층(ACT1)과 제2 트랜지스터(T2)의 제2 액티브 층(ACT2)의 종류가 서로 동일할 수도 있다.
예를 들면, 제1 액티브 층(ACT1)과 제2 액티브 층(ACT2) 각각은 금속 산화물 물질을 포함할 수도 있고, 폴리 실리콘 물질을 포함할 수도 있다.
제2 액티브 층(ACT2) 상에는 제2 게이트 절연막(GI2)이 배치될 수 있다.
제2 게이트 절연막(GI2) 상에는 제2 트랜지스터(T2)의 제2 게이트 전극(GATE2)이 배치될 수 있다.
제2 게이트 전극(GATE2) 상에는 제2 층간 절연막(ILD2)이 배치될 수 있다.
제2 층간 절연막(ILD2) 상에는 2개의 제3 소스-드레인 전극 패턴(SD3)이 배치될 수 있다.
제2 액티브 층(ACT2)에서 제2 게이트 전극(GATE2)과 중첩되는 부분은 채널 영역일 수 있다.
2개의 제3 소스-드레인 전극 패턴(SD3) 중 하나는 제2 액티브 층(ACT2) 의 일 측과 연결될 수 있고, 2개의 제3 소스-드레인 전극 패턴(SD3) 중 나머지 하나는 제2 액티브 층(ACT2)의 타 측과 연결될 수 있다.
도 11 및 도 12를 참조하면, 제2 액티브 층(ACT2)은 제2 금속 패턴(TM2)과 중첩될 수 있다. 구체적으로, 제2 금속패턴(TM2)은 제2 액티브 층(ACT2)의 채널영역과 중첩되어, 제2 액티브 층(ACT2)으로 입사되는 빛을 쉴딩하는 역할을 할 수 있다.
제1 및 제3 소스-드레인 전극 패턴(SD1, SD3) 상에는 패시베이션층(PAS0)이 배치될 수 있다.
일반 영역(NA)에서, 패시베이션층(PAS0) 상의 적충 구조는 도 6 및 도 7에 도시된 구조와 동일할 수 있다.
구체적으로, 도 11에 도시된 패시베이션층(PAS0), 제1 평탄화층(PLN1), 제2 평탄화층(PLN2), 제2 소스-드레인 전극 패턴(SD2), 애노드 전극(AE), 뱅크(BANK), 발광층(EL), 캐소드 전극(CE) 및 봉지층(ENCAP)의 적층 구조는 도 6에 도시된 패시베이션층(PAS0), 제1 평탄화층(PLN1), 제2 평탄화층(PLN2), 제2 소스-드레인 전극 패턴(SD2), 애노드 전극(AE), 뱅크(BANK), 발광층(EL), 캐소드 전극(CE) 및 봉지층(ENCAP)의 적층 구조와 동일할 수 있다.
또한, 도 12에 도시된 패시베이션층(PAS0), 제1 평탄화층(PLN1), 제2 평탄화층(PLN2), 제2 소스-드레인 전극 패턴(SD2), 애노드 전극(AE), 뱅크(BANK), 발광층(EL), 캐소드 전극(CE), 봉지층(ENCAP), 터치 버퍼막(T-BUF), 터치 센서(TS), 터치 층간 절연막(T-ILD) 및 보호층(PAC)의 적층 구조는 도 7에 도시된 패시베이션층(PAS0), 제1 평탄화층(PLN1), 제2 평탄화층(PLN2), 제2 소스-드레인 전극 패턴(SD2), 애노드 전극(AE), 뱅크(BANK), 발광층(EL), 캐소드 전극(CE), 봉지층(ENCAP), 터치 버퍼막(T-BUF), 터치 센서(TS), 터치 층간 절연막(T-ILD) 및 보호층(PAC)의 적층 구조와 동일 할 수 있다.
한편, 도 11 및 도 12에는 일반 영역(NA)과 제1 광학 영역(OA1)에서 제1 평탄화층(PLN1) 상에 제2 평탄화층(PNL2)이 배치된 구조를 도시하였으나, 본 개시의 실시예들에 따른 표시패널(PNL)의 비 표시 영역(NDA, 도 2 참조)에는 일반 영역(NA) 및 제1 광학 영역(OA1)의 구조와는 다르게 하나의 평탄화층만 배치될 수도 있다.
다음으로, 도 11 및 도 12를 참조하여 제1 광학 영역(OA1)의 중심 영역(910)과 베젤 영역(920)의 적층 구조를 설명한다.
도 11 및 도 12를 참조하면, 제1 광학 영역(OA1)의 베젤 영역(920)에는 다수의 트랜지스터가 배치되고, 중심 영역(910)에는 트랜지스터가 미 배치될 수 있다.
구체적으로, 베젤 영역(920)에는 다수의 제1 트랜지스터(T1) 및 다수의 제2 트랜지스터(T2)가 배치될 수 있다.
베젤 영역(920)에 배치된 다수의 제1 트랜지스터(T1)의 각종 패턴들(ACT3, SD4, SD5,GATE3, ACT5, SD7, GATE5)은 일반 영역(NA)에 배치된 제1 트랜지스터의 각종 패턴들(ACT1, SD1, GATE1)과 동일 층에 배치될 수 있다.
예를 들면, 일반 영역(NA)의 제1 액티브층(ACT1)과 베젤 영역(920)의 제3 액티브층(ACT3) 및 제5 액티브층(ACT5)은 동일 층에 배치될 수 있다.
일반 영역(NA)의 제1 게이트 전극(GATE1)은 베젤 영역(920)의 제3 게이트 전극(GATE3)및 제5 게이트 전극(GATE5)과 동일 층에 배치될 수 있다.
일반 영역(NA)의 제1 소스-드레인 전극 패턴(SD1)은 베젤 영역(920)의 제4 소스-드레인 전극 패턴(SD4) 및 제7 소스-드레인 전극 패턴(SD7)과 동일 층에 배치될 수 있다.
베젤 영역(920)에 배치된 다수의 제2트랜지스터(T2)의 각종 패턴들(ACT4, SD6, GATE4)는 일반 영역(NA)에 배치된 제2 트랜지스터의 각종 패턴들(ACT2, SD3, GATE2)과 동일 층에 배치될 수 있다.
예를 들면, 일반 영역(NA)의 제2 액티브층(ACT2)과 베젤 영역(920)의 제4 액티브층(ACT4)은 동일 층에 배치될 수 있다.
일반 영역(NA)의 제2 게이트 전극(GATE2)은 베젤 영역(920)의 제4 게이트 전극(GATE4)과 동일 층에 배치될 수 있다.
일반 영역(NA)의 제3 소스-드레인 전극 패턴(SD3)은 베젤 영역(920)의 제6 소스-드레인 전극 패턴(SD6)과 동일 층에 배치될 수 있다.
도 11 및 도 12를 참조하면, 베젤 영역(920)에 배치된 다수의 제1 트랜지스터(T1) 중 일부 제1 트랜지스터(T1)의 제7소스-드레인 전극 패턴(SD7)은제1 연결 패턴(CP1)과 컨택될 수 있다. 또한, 다수의 제1 트랜지스터(T1) 중 나머지 제1 트랜지스터(T1)의 제4 소스-드레인 전극 패턴(SD4)은 제5 소스-드레인 전극 패턴(SD5)과 컨택될 수 있다.
구체적으로, 다수의 제1 트랜지스터(T1) 중 일부 제1 트랜지스터(T1)의 2개의 제7소스-드레인 전극 패턴(SD7) 중 하나는 제1 연결 패턴(CP1)과 컨택될 수 있다.
제7소스-드레인 전극 패턴(SD7)은 제2 층간 절연막(ILD2) 상에 배치되고, 제1 연결 패턴(CP1) 역시 제2 층간 절연막(ILD2) 상에 배치될 수 있다.
그리고, 제7소스-드레인 전극 패턴(SD7)과 제1 연결 패턴(CP1)은 제2 층간 절연막(ILD2) 상에서 직접적으로 접촉될 수 있다.
예를 들면, 도 11 및 도 12에 도시된 바와 같에, 제2 층간 절연막(ILD2) 상에 제7소스-드레인 전극 패턴(SD7)이 배치되고, 제7소스-드레인 전극 패턴(SD7) 상에 제1 연결 패턴(CP1)이 배치될 수 있다.
제7소스-드레인 전극 패턴(SD7)은 불투명 금속을 포함할 수 있다. 예를 들면, 제7소스-드레인 전극 패턴(SD7)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
제1 연결 패턴(CP1)은 투명도전물질을 포함할 수 있다. 예를 들면, 제1 연결 패턴(CP1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 IGZO(Indium Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
도 11 및 도 12에 도시된 바와 같이, 제1 광학 영역(OA1)의 베젤 영역(920)에 배치된 제1 연결 패턴(CP1)은 중심 영역(910)까지 연장되어 배치될 수 있다.
중심 영역(910)의 제2 층간 절연막(ILD2) 상에는 다수의 연결 패턴들(CP3, CP4, CP5, CP6)이 배치될 수 있다.
제2 층간 절연막(ILD2) 상에 배치된 다수의 연결 패턴들(CP3, CP4, CP5, CP6) 각각은 투명도전물질을 포함할 수 있다. 예를 들면, 다수의 연결 패턴들(CP3, CP4, CP5, CP6) 각각은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 IGZO(Indium Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
다수의 연결 패턴들(CP3, CP4, CP5, CP6) 중 적어도 일부는베젤 영역(920)에 배치된 제1 트랜지스터(T1)의 제7소스-드레인 전극 패턴(SD7)과 전기적으로 연결될 수 있다.
또한, 다수의 제1 트랜지스터(T1) 중 나머지 제1 트랜지스터(T1)의 제4 소스-드레인 전극 패턴(SD4)은 제5 소스-드레인 전극 패턴(SD5)과 컨택될 수 있다.
제5 소스-드레인 전극 패턴(SD5)은 일반 영역(NA)의 제2 소스-드레인 전극 패턴(SD2)과 동일 층에 배치될 수 있다.
즉, 제5 소스-드레인 전극 패턴(SD5)은 제1평탄화층(PLN1) 상에 배치될 수 있다.
제1 광학 영역(OA1)의 베젤 영역(920)에 배치된 제4 및 제5 소스-드레인 전극 패턴(SD4, SD5)은 불투명 금속을 포함할 수 있다. 예를 들면, 제4 및 제5 소스-드레인 전극 패턴(SD4, SD5)은알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있다.
한편, 도 11 및 도 12에서는 제4 소스-드레인 전극 패턴(SD4)과 제5 소스-드레인 전극 패턴(SD5)이 단일층인 구조를 도시하였으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
예를 들면, 표시 패널 내에 배치되는 다수의 소스-드레인 전극 패턴 중 적어도 하나는 다중층으로 이루어질 수 있다.
제5 소스-드레인 전극 패턴(SD5)은 제1 평탄화층(PLN1) 상에 배치된 제2 연결 패턴(CP2)과 컨택될 수 있다.
즉, 제5 소스-드레인 전극 패턴(SD5)과 제2 연결 패턴(CP2)은 동일 층에 배치될 수 있다.
제2 연결 패턴(CP2)은 투명도전물질을 포함할 수 있다. 예를 들면, 제2 연결 패턴(CP2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 IGZO(Indium Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
도 11 및 도 12에 도시된 바와 같이, 제1 광학 영역(OA1)의 베젤 영역(920)에 배치된 제2 연결 패턴(CP2)은 중심 영역(910)까지 연장되어 배치될 수 있다.
중심 영역(910)의 제1평탄화층(PLN1) 상에는 다수의 연결 패턴들(CP7, CP8, CP9, CP10, CP11, CP12, CP13)이 배치될 수 있다.
제1평탄화층(PLN1) 상에 배치된 다수의 연결 패턴들(CP7, CP8, CP9, CP10, CP11, CP12, CP13) 각각은 투명도전물질을 포함할 수 있다. 예를 들면, 다수의 연결 패턴들(CP7, CP8, CP9, CP10, CP11, CP12, CP13) 각각은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 IGZO(Indium Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
다수의 연결 패턴들(CP7, CP8, CP9, CP10, CP11, CP12, CP13) 중 적어도 일부는 제2 연결 패턴(CP2)과 마찬가지로 베젤 영역(920)에 배치된 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다.
또한, 도 11 및 도 12에 도시된 바와 같이, 중심 영역(910)에서 제2 층간 절연막(ILD2) 상에 배치된 다수의 연결 패턴들(CP3, CP4, CP5, CP6) 중 적어도 하나는 제1평탄화층(PLN1)에 구비된 컨택홀을 통해 제1평탄화층(PLN1) 상에 배치된 다수의 연결 패턴들(CP7, CP8, CP9, CP10, CP11, CP12, CP13) 중 하나와 컨택될 수 있다.
다시 말해, 제1평탄화막(PLN1) 상에 배치된 다수의 연결 패턴들(CP7, CP8, CP9, CP10, CP11, CP12, CP13) 중 적어도 하나는 제2층간 절연막(ILD2) 상에 배치된 다수의 연결 패턴들(CP3, CP4, CP5, CP6) 중 하나와 전기적으로 연결됨으로써, 베젤 영역(920)에 배치된 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다.
즉, 제1평탄화막(PLN1) 상에 배치된 다수의 연결 패턴들(CP7, CP8, CP9, CP10, CP11, CP12, CP13)은 제2층간 절연막(ILD2) 상에 배치된 연결 패턴(CP3, CP4, CP5, CP6)을 통해 베젤 영역(920)에 배치된제1 트랜지스터(T1)와 전기적으로 연결되거나, 제2 연결 패턴(CP2)과 같이, 제1 트랜지스터(T1)의 제4 소스-드레인 전극 패턴(SD4)과 연결된 제5 소스-드레인 전극 패턴(SD5)과 전기적으로 연결될 수도 있다.
도 11 및 도 12에 도시된 바와 같이, 동일 층(예: 제2 층간 절연막(ILD2)의 상부)에 서로 다른 물질을 포함하는 제7소스-드레인 전극 패턴(SD7)과 다수의 연결 패턴들(CP1, CP3, CP4, CP5, CP6)이 배치되고, 제7소스-드레인 전극 패턴(SD7)과 연결 패턴들(CP1, CP3, CP4, CP5, CP6) 중 적어도 하나가 컨택되는 구조를 가질 수 있다.
또한, 동일 층(예: 제1 평탄화층(PLN1)의 상부)에 서로 다른 물질을 포함하는제5 소스-드레인 전극 패턴(SD5)과연결 패턴들(CP2, CP7, CP8, CP9, CP10, CP11, CP12, CP13)이 배치되고,제5 소스-드레인 전극 패턴(SD5)과연결 패턴들(CP2, CP7, CP8, CP9, CP10, CP11, CP12, CP13) 중 적어도 하나가 컨택되는 구조를 가질 수 있다.
즉, 제1 광학 영역(OA1)의 베젤 영역(920)에 서로 다른 물질을 포함하는 소스-드레인 전극 패턴과 연결 패턴이 서로 접촉되도록 이루어짐으로써, 공정을 간단하게 할 수 있는 효과가 있다.
구체적으로, 서로 다른 물질을 포함하는 구성을 서로 접촉되도록 형성하기 위해서는 두 구성 사이에 절연막을 배치시킨 뒤, 컨택홀을 통해 접촉 시키는 방법이 일반적이다.
그러나, 본 개시의 실시예들에 따른 표시장치는 제1 광학 영역(OA1)의 베젤 영역(920)에서는 서로 다른 물질을 포함하는 소스-드레인 전극 패턴과 연결 패턴이 동일 층에서 접촉되도록 배치됨으로써, 소스-드레인 전극 패턴과 연결 패턴 사이에 컨택홀을 포함하는 절연막이 삭제될 수 있으므로, 표시 장치의 두께를 저감할 수 있고, 2번의 마스크 공정을 삭제할 수 있다.
예를 들면, 제7소스-드레인 전극 패턴(SD7)과 다수의 연결 패턴들(CP1, CP3, CP4, CP5, CP6) 사이에 배치될 수 있는 절연막을 삭제함으로써, 두께를 저감하고, 제7소스-드레인 전극 패턴(SD7)과 다수의 연결 패턴들(CP1, CP3, CP4, CP5, CP6)을 컨택시킬 수 있는 컨택홀 형성 공정(마스크 공정 1번)을 삭제할 수 있다.
또한, 제5 소스-드레인 전극 패턴(SD5)과 다수의 연결 패턴들(CP2, CP7, CP8, CP9, CP10, CP11, CP12, CP13) 사이에 배치될 수 있는 절연막을 삭제함으로써, 표시장치의 두께를 저감하고, 제5 소스-드레인 전극 패턴(SD5)과 다수의 연결 패턴들(CP2, CP7, CP8, CP9, CP10, CP11, CP12, CP13)을 컨택시킬 수 있는 컨택홀 형성 공정(마스크 공정 2번)을 삭제할 수 있다.
도 11 및 도 12를 참조하면, 제1 평탄화층(PLN1) 상에는 제2 평탄화층(PLN2)이 배치될 수 있다.
제2 평탄화층(PLN2) 상에는 발광 소자(ED)의 애노드 전극(AE)이 배치될 수 있다.
애노드 전극(AE)은 투명도전물질을 포함할 수 있다. 예를 들면, 애노드 전극(AE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 IGZO(Indium Gallium Zinc Oxide) 중 어느 하나를 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
제1 광학 영역(OA1)에 배치된 애노드 전극(AE)들은 제1 광학 영역(OA1)의 베젤 영역(920)에 배치된 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다.
도면에는 도시하지 않았으나, 제1 광학 영역(OA1)의 베젤 영역(920)에 배치된 발광 소자(ED)의 애노드 전극(AE)은 베젤 영역(920)에 배치된 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다.
또한, 제1 광학 영역(OA1)의 중심 영역(910)에 배치된 발광 소자(ED)의 애노드 전극(AE) 역시 베절 영역(920)에 배치된 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다.
예를 들면, 도 11 및 도 12에 도시된 바와 같이, 중심 영역(910)에서 제2 평탄화층(PLN2) 상에 배치된 애노드 전극(AE)의 일부는 제1 평탄화층(PLN1) 상에 배치된 연결 패턴(예: 제2 연결 패턴(CP2, CP12))과 컨택홀을 통해 전기적으로 연결될 수 있다. 여기서, 애노드 전극(AE)이 전기적으로 연결된 연결 패턴은, 제2 연결 패턴(CP2)과 같이, 베젤 영역(920)에 배치된 제1 트랜지스터(T1)의 제5 소스-드레인 전극 패턴(SD5)과 컨택된 연결 패턴일 수 있다.
또한, 애노드 전극(AE)의 다른 일부는 제1 평탄화층(PNL1) 상에 배치된 연결 패턴 중, 제2 층간 절연막(ILD2) 상에 배치된 연결 패턴(예: CP4) 컨택된 연결 패턴(예: CP10)과 전기적으로 연결될 수 있다. 여기서, 제2 층간 절연막(ILD2) 상에 배치된 연결 패턴인 CP4는 베젤 영역(920)에 배치된 구동 트랜지스터(DRT)의 제4 소스-드레인 전극 패턴(SD4)과 접촉된 연결 패턴일 수 있다.
이와 같이, 중심 영역(910)과 베젤 영역(920)에 배치된 애노드 전극(AE)은 베젤 영역(920)에 배치된 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다.
일반 영역(NA)과 제1 광학 영역(OA1)에서, 제2 평탄화층(PLN2) 상에는 발광 영역(EA)과 미 중첩된 뱅크(BANK)가 배치될 수 있다.
뱅크(BANK)가 배치된 영역은 비 발광영역일 수 있다.
그리고, 제1 광학 영역(910)에서 제2 평탄화층(PLN2)과 뱅크(BANK) 사이에 추가 연결 패턴(CPA)이 배치될 수 있다.
추가 연결 패턴(CPA)은 애노드 전극(AE)과 동일 층에 배치되고 동일 물질을 포함할 수 있다. 다시 말해, 추가 연결 패턴(CPA)은 애노드 전극(AE)을 형성하는 공정에서 동시에 형성될 수 있다.
추가 연결 패턴(CPA)은 제2 평탄화층(PNL2) 상에서 적어도 2개의 애노드 전극(AE)을 연결하는 역할을 할 수 있다.
이때, 추가 연결 패턴(CPA)을 통해 연결된 애노드 전극(AE)들은 서로 동일한 색상을 발광하는 발광영역에 위치한 애노드 전극(AE)일 수 있다.
추가 연결 패턴(CPA)은 베젤 영역(920)에 배치된 구동 트랜지스터(DRT)와 전기적으로 연결된 연결 패턴(제2 층간 절연막(ILD2) 또는 제1 평탄화층(PLN1) 상에 배치된 연결 패턴) 중 일부 연결 패턴과 전기적으로 연결될 수 있다.
즉, 애노드 전극(AE)의 또 다른 일부는 제2 평탄화층(PNL2) 상에 배치된 추가 연결 패턴(CPA)을 통해 베젤 영역(920)에 배치된 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다.
한편, 도 11 및 도 12에서는 발광 소자(ED)의 애노드 전극(AE)이 단일층인 구조를 도시하였으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
애노드 전극(AE)은 다중층일 수 있다. 예를 들면, 애노드 전극(AE)은 3중층으로 이루어질 수 있으며, 투명도전물질층 사이에 반사전극이 배치된 구조로 이루어질 수도 있다.
도 11 및 도 12에 도시된 바와 같이, 이러한 애노드 전극(AE) 상에는 발광층(EL) 및 캐소드 전극(CE)이 배치될 수 있다.
캐소드 전극(CE) 상에는 봉지층(ENCAP)이 배치될 수 있다.
또한, 도 12에 도시된 바와 같이, 봉지층(ENCAP) 상에는 터치 버퍼막(T-BUF), 터치 센서(TS), 터치 층간 절연막(T-ILD) 및 보호층(PAC)이 배치될 수 있다.
도 12에 도시된 바와 같이, 터치 센서(TS)는 일반 영역(NA)과 제1 광학 영역(OA1)의 베젤 영역(920)에 배치되고, 중심 영역(910)에는 미 배치될 수 있다. 다만, 본 개시의 실시예들에 따른 표시장치가 이에 한정되는 것은 아니며, 경우에 따라서는 중심 영역(910)의 일부에도 터치 센서(TS)가 배치될 수 있다.
터치 센서(TS)는 표시 패널의 발광 영역(EA)과 미 중첩되도록 배치될 수 있다.
도 12에는 도시하지 않았으나, 터치 센서(TS) 상에는 컬러필터층이 배치될 수 있다.
컬러필터층은 일반 영역(NA)의 발광 영역(EA)에 대응되도록 배치될 수 있다.
다만, 본 개시의 실시예들에 따른 표시장치의 구조가 이에 한정되는 것은 아니며, 경우에 따라서는 제1 광학 영역(OA1)의 발광 영역(EA)의 일부와 대응되도록 배치될 수도 있다. 제1 광학 영역(OA1)에 컬러필터층이 배치되는 경우, 제1 광학 영역(OA1)의 투과율을 고려하여 컬러필터층의 면적, 위치 및 두께가 다양하게 선택될 수 있다.
또한, 도 11 및 도 12에서는 일반 영역(NA)과 제1 광학 영역(OA1)의 구조를 중심으로 설명하였으나, 제2 광학 영역(OA2) 역시 제1 광학 영역(OA1)의 구조와 대응되는 구조를 포함할 수 있다.
본 개시의 표시 장치는 중심 영역(910)과 중심 영역(910)의 외곽에 위치하는 베젤 영역(920)을 포함하는 제1 광학 영역(OA1) 및 제1 광학 영역(OA1)의 외곽에 위치하는 일반 영역(NA)을 포함하는 표시 영역(DA)을 포함하는 표시 패널을 포함하고, 표시 패널은, 중심 영역(910)에 배치된 다수의 발광소자(ED), 베젤 영역(920)에 배치된 다수의 발광소자(ED) 및 다수의 제1 소스-드레인 전극 패턴(SD4, SD5)을 포함하는 다수의 트랜지스터 및 베젤 영역(920)에서 소스-드레인 전극 패턴(SD4, SD5)과 접촉되고 중심 영역(910)의 일부로 연장된 연결 패턴(CP1, CP2)을 포함하고, 제1 소스-드레인 전극 패턴(SD4, SD5)과 연결 패턴(CP1, CP2)은 동일 층에 배치되고 서로 다른 물질을 포함한다.
베젤 영역(920)에 배치된 다수의 트랜지스터는 다수의 구동 트랜지스터(DRT)를 포함하고, 제1 트랜지스터(T1) 중 일부는 베젤 영역(920)에 배치된 다수의 발광소자(ED)와 전기적으로 연결되고, 제1 트랜지스터(T1) 중 나머지 일부는 중심 영역(910)에 배치된 다수의 발광소자(ED)와 전기적으로 연결될 수 있다.
소스-드레인 전극 패턴(SD4, SD5, SD7)은 불투명 금속을 포함하고, 연결 패턴(CP1 내지 CP13 )은 투명도전물질을 포함할 수 있다.
소스-드레인 전극 패턴은 제4 소스-드레인 전극 패턴(SD4) 및 제4 소스-드레인 전극 패턴과 전기적으로 연결된 제5 소스-드레인 전극 패턴(SD5) 및 제4 소스-드레인 전극 패턴(SD4)과 동일층에 배치된 제7 소스-드레인 전극 패턴(SD7)을 포함하고, 연결 패턴은 제1 연결 패턴 및 제2 연결 패턴(CP1, CP2)을 비롯하여 다수의 연결 패턴(CP3 내지 CP13)을 포함할 수 있다. 여기서, 제1 및 제2 연결 패턴(CP1, CP2)과 다수의 연결 패턴(CP3 내지 CP13) 중 적어도 2개는 서로 다른 층에 배치될 수 있다.
기판 상에 배치된 제1 절연막(ILD2), 제1 절연막(ILD2) 상에 배치된 제7소스-드레인 전극 패턴(SD7) 및제7소스-드레인 전극 패턴(SD7)과 동일 층에 배치된 제1 연결 패턴(CP1)을 포함하고, 제1 연결 패턴(CP1)은 제7소스-드레인 전극 패턴(SD7)과 접촉될 수 있다.
제1 연결 패턴(CP1)은 제7 소스-드레인 전극 패턴(SD7)의 상면과 접촉될 수 있으며, 경우에 따라서는 측면의 일부 또는 상면 및 측면까지도 접촉될 수 있다.
제7소스-드레인 전극 패턴(SD7) 및 제1 연결 패턴(CP1) 상에 배치된 제2 절연막(PLN1) 및 제2 절연막(PLN1) 상에 배치된 다수의 연결 패턴들(CP7, CP8, CP9, CP10, CP11, CP12, CP13)을 더 포함하고, 제1 연결 패턴(CP1)은 다수의 제2 연결 패턴들(CP7, CP8, CP5, CP10, CP11, CP12, CP13) 중 적어도 하나와 전기적으로 연결될 수 있다.
제2 절연막(PLN1) 상에 배치된 제3 절연막(PLN2)을 더 포함하고, 제2 절연막(PNL1) 상에 배치되고, 제1 연결 패턴(CP1)과 전기적으로 연결된 연결 패턴은 제3 절연막(PLN2) 상에 배치된 중심 영역의 다수의 발광 소자(ED) 중 일부 발광 소자의 애노드 전극(AE)과 전기적으로 연결될 수 있다.
제1 연결 패턴(CP1)과 동일 층에 배치되고 베젤 영역(920)에 배치된 구동 트랜지스터(DRT)와 전기적으로 연결된 연결 패턴(CP3, CP4, CP5, CP6)을 더 포함하고, 연결 패턴(CP3, CP4, CP5, CP6)은 연결 패턴(CP3, CP4, CP5, CP6) 상에 배치된 다수의 연결 패턴들(CP7, CP8, CP9, CP10, CP11, CP12, CP13) 중 적어도 하나와 전기적으로 연결되며, 연결 패턴(CP3, CP4, CP5, CP6)과 전기적으로 연결된 다른 연결 패턴(CP7, CP8, CP9, CP10, CP11, CP12, CP13)은 다수의 발광소자(ED)의 애노드 전극(AE)의 일부와 연결될 수 있다.
기판 상에 배치된 제1 절연막(ILD2), 제1 절연막(ILD2) 상에 배치된 제4 소스-드레인 전극 패턴(SD4), 제1 소스-드레인 전극 패턴(SD4) 상에 배치된 제2 절연막(PLN1), 제4 소스-드레인 전극 패턴(SD4)과 전기적으로 연결된 제5 소스-드레인 전극 패턴(SD5) 및 제5 소스-드레인 전극 패턴(SD5)과 동일 층에 배치된 제2 연결 패턴(CP2)을 포함하고, 제2 연결 패턴(CP2)은 제5 소스-드레인 전극 패턴(SD5)과 접촉될 수 있다.
제2 연결 패턴(CP2)은 제5 소스-드레인 전극 패턴(SD5)의 상면과 접촉될 수 있으며, 경우에 따라서는 측면의 일부 또는 상면 및 측면까지도 접촉될 수 있다.
제5 소스-드레인 전극 패턴(SD5) 및 제2 연결 패턴(CP2)상에 배치된 제3 절연막(PLN2)을 더 포함하고, 제3 절연막(PNL2) 상에 배치된 중심 영역(910)의 다수의 발광 소자(ED) 중 일부 발광 소자의 애노드 전극(AE)은 제2 연결 패턴(CP2)과 전기적으로 연결될 수 있다.
애노드 전극(AE)과 동일 층에 배치된 추가 연결 패턴(CPA)을 더 포함하고, 추가 연결 패턴은 다수의 애노드 전극과 전기적으로 연결되고, 추가 연결 패턴은 연결 패턴(CP1 내지 CP13)을 통해 베젤 영역에 배치된 제1트랜지스터(T1)와 전기적으로 연결될 수 있다.
추가 연결 패턴을 통해 연결된 다수의 애노드 전극이 배치된 발광영역들은 서로 동일한 색상을 발광할 수 있다.
중심 영역(910)과 중심 영역의 외곽에 위치하는 베젤 영역을 포함하는 제1 광학 영역(OA1) 및 제1 광학 영역(OA1)의 외곽에 위치하는 일반 영역(NA)을 포함하는 표시 영역(DA)을 포함하는 표시 패널에 있어서, 중심 영역(910)에 배치된 다수의 발광소자(ED), 베젤 영역(920)에 배치된 다수의 발광소자(ED) 및 다수의 소스-드레인 전극 패턴(SD4, SD5, SD7)을 포함하는 다수의 트랜지스터 및 베젤 영역에서 소스-드레인 전극 패턴(SD4, SD5, SD7)과 접촉되고 중심 영역의 일부로 연장된 연결 패턴(CP1, CP2)을 포함하고, 소스-드레인 전극 패턴과 상기 연결 패턴은 동일 층에 배치되고, 서로 다른 물질을 포함한다.
이와 같은 구조를 통해 본 명세서의 실시예에 따라 광학 영역의 베젤 영역에 다수의 트랜지스터를 배치하고, 광학 영역의 중심 영역에는 트랜지스터를 배치하지 않음으로써, 중심 영역의 투과율을 향상시킬 수 있는 표시 패널 및 표시 장치를 제공할 수 있는 효과가 있다.
또한, 본 명세서의 실시예에 따라 서로 다른 물질을 포함하는 광학 영역에 배치된 트랜지스터의 소스-드레인 전극 패턴과 연결 패턴을 동일 층에 배치 함으로서, 두께를 저감하고 공정을 간단하게 할 수 있는 표시 패널 및 표시 장치를 제공할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 중심 영역과 상기 중심 영역의 외곽에 위치하는 베젤 영역을 포함하는 제1 광학 영역 및 상기 제1 광학 영역의 외곽에 위치하는 일반 영역을 포함하는 표시 영역을 포함하는 표시 패널을 포함하고,
    상기 표시 패널은,
    상기 중심 영역에 배치된 다수의 발광소자;
    상기 베젤 영역에 배치된 다수의 발광소자 및 다수의 소스-드레인 전극 패턴을 포함하는 다수의 트랜지스터; 및
    상기 베젤 영역에서 상기 소스-드레인 전극 패턴과 접촉되고 상기 중심 영역의 일부로 연장된 연결 패턴을 포함하고,
    상기 소스-드레인 전극 패턴과 상기 연결 패턴은 동일 층에 배치되고, 서로 다른 물질을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 베젤 영역의 상기다수의 트랜지스터 중 일부는 상기 베젤 영역에 배치된 다수의 발광소자와 전기적으로 연결되고,
    상기 다수의 트랜지스터 중 나머지 일부는 상기 중심 영역에 배치된 다수의 발광소자와 전기적으로 연결된 표시 장치.
  3. 제1 항에 있어서,
    상기 소스-드레인 전극 패턴은 불투명 금속을 포함하고,
    상기 연결 패턴은 투명도전물질을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 소스-드레인 전극 패턴은 제1 소스-드레인 전극 패턴, 상기 제1 소스-드레인전극 패턴과 동일층에 배치된 제2 소스-드레인 전극 패턴 및 상기 상기 제2 소스-드레인 전극 패턴과 전기적으로 연결된 제3 소스-드레인 전극 패턴을 포함하고, 상기 연결 패턴은 제1 연결 패턴 내지 제3 연결 패턴을 포함하고, 상기 제1 내지 제3 연결 패턴 중 적어도 2개의 연결 패턴은 서로 다른 층에 배치된 표시 장치.
  5. 제4 항에 있어서,
    기판 상에 배치된 제1 절연막;
    상기 제1 절연막 상에 배치된 상기 제1 소스-드레인 전극 패턴; 및
    상기 제1 소스-드레인 전극 패턴과 동일층에 배치된 상기 제1 연결패턴을 포함하고,
    상기 제1 연결 패턴은 상기 제1 소스-드레인 전극 패턴과 접촉된 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 연결 패턴은 상기 제1 소스-드레인 전극 패턴의 상면과 접촉되거나, 상기 제1 소스-드레인 전극 패턴의 상면 및 측면과 접촉된 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 소스-드레인 전극 패턴 및 상기 제1 연결 패턴 상에 배치된 제2 절연막 및 상기 제2 절연막 상에 배치된 다수의 제2 연결 패턴들을 더 포함하고,
    상기 제1 연결 패턴은 상기 다수의 제2 연결 패턴들 중 적어도 하나와 전기적으로 연결된 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 절연막 상에 배치된 제3 절연막을 더 포함하고,
    상기 제2 절연막 상에 배치되고, 상기 제1 연결 패턴과 전기적으로 연결된 제2 연결 패턴은 상기 제3 절연막 상에 배치된 상기 중심 영역의 다수의 상기 발광 소자 중 일부 발광 소자의 애노드 전극과 전기적으로 연결된 표시장치.
  9. 제4 항에 있어서,
    기판 상에 배치된 제1 절연막;
    상기 제1 절연막 상에 배치된 상기 제2소스-드레인 전극 패턴;
    상기 제2소스-드레인 전극 패턴 상에 배치된 제2 절연막;
    상기 제2소스-드레인 전극 패턴과 전기적으로 연결된 제3소스-드레인 전극 패턴; 및
    상기 제3소스-드레인 전극 패턴과 동일 층에 배치된 제3 연결 패턴을 포함하고,
    상기 제3 연결 패턴은 상기 제3소스-드레인 전극 패턴과 접촉된 표시장치.
  10. 제9 항에 있어서,
    상기 제3 연결 패턴은 상기 제3소스-드레인 전극 패턴의 상면과 접촉되거나, 상기 제3소스-드레인 전극 패턴의 상면 및 측면과 접촉된 표시 장치.
  11. 제9 항에 있어서,
    상기 제3소스-드레인 전극 패턴 및 상기 제3 연결 패턴 상에 배치된 제3 절연막을 더 포함하고,
    상기 제3 절연막 상에 배치된 상기 중심 영역의 다수의 상기 발광 소자 중 일부 발광 소자의 애노드 전극은 상기 제3 연결 패턴과 전기적으로 연결된 표시 장치.
  12. 제1 항에 있어서,
    상기 애노드 전극과 동일 층에 배치된 추가 연결 패턴을 더 포함하고,
    상기 추가 연결 패턴은 다수의 상기 애노드 전극과 전기적으로 연결되고,
    상기 추가 연결 패턴은 상기 연결 패턴을 통해 상기 베젤 영역에 배치된 트랜지스터와 전기적으로 연결된 표시 장치.
  13. 제1 항에 있어서,
    상기 추가 연결 패턴을 통해 연결된 다수의 상기 애노드 전극이 배치된 발광영역들은 서로 동일한 색상을 발광하는 표시 장치.
  14. 제1 항에 있어서,
    상기 표시 패널의 하부에 위치하고, 상기 표시 영역에 포함된 상기 제1 광학 영역의 적어도 일부와 중첩되는 제1 광학 전자 장치를 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 표시 영역은 상기 제1 광학 영역 및 상기 일반 영역과 다른 제2 광학 영역을 더 포함하고,
    상기 표시 패널의 하부에 위치하고, 상기 제2 광학 영역의 적어도 일부와 중첩되는 제2 광학 전자 장치를 더 포함하고,
    상기 제1 광학 영역과 상기 제2 광학 영역 사이에는 상기 일반 영역이 배치되거나 미 배치되는 표시 장치.
  16. 중심 영역과 상기 중심 영역의 외곽에 위치하는 베젤 영역을 포함하는 제1 광학 영역 및 상기 제1 광학 영역의 외곽에 위치하는 일반 영역을 포함하는 표시 영역을 포함하는 표시 패널에 있어서,
    상기 중심 영역에 배치된 다수의 발광소자;
    상기 베젤 영역에 배치된 다수의 발광소자 및 다수의 소스-드레인 전극 패턴을 포함하는 다수의 트랜지스터; 및
    상기 베젤 영역에서 상기 소스-드레인 전극 패턴과 접촉되고 상기 중심 영역의 일부로 연장된 연결 패턴을 포함하고,
    상기 소스-드레인 전극 패턴과 상기 연결 패턴은 동일 층에 배치되고, 서로 다른 물질을 포함하는 표시 패널.
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