KR20230135764A - 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 - Google Patents

전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 Download PDF

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KR20230135764A
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thickness
semiconductor substrate
level chip
scale package
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박명호
박희진
김범수
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매그나칩 반도체 유한회사
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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/05599—Material
    • H01L2224/0569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/05691—The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
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    • H01L2224/11011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
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    • H01L2224/13018—Shape in side view comprising protrusions or indentations
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
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Abstract

본 발명은 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지에 관한 것이다. 본 발명은 제1 두께의 반도체 기판 상면에 제2 두께의 전면 메탈층과 상기 반도체 기판의 하면에 제3 두께의 백 메탈층을 포함하는 패키지 구조이다. 전면 메탈층과 백 메탈층은 열 팽창계수가 동일한 금속재질로 형성된다. 그래서 패키지를 PCB 기판에 실장하는 SMT 공정시 패키지의 휨 현상을 제거할 수 있어, 조립 불량율을 최소화하는 효과가 있다.

Description

전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법{Wafer level chip scale package of power semiconductor and manufacturing method thereof}
본 발명은 백 메탈층이 형성된 반도체 기판의 상면에 소정 두께의 전면 메탈층의 형성을 통해 반도체 기판과 백 메탈층의 열 팽창 계수의 차이로 인하여 발생하는 반도체 다이의 휨(Warpage) 현상을 방지하고, 반도체 기판의 두께를 감소 하여 낮은 온 저항(Low Ron), 즉 낮은 드레인-소스간 저항 (Low Rdson) 및 낮은 소스-소스간 온 저항(Rsson)을 구현할 수 있는 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 관한 것이다.
오늘날 반도체 산업의 주요 추세 중의 하나는 가급적 반도체 소자를 소형화하는 것이다. 이를 위해 반도체 소자 패키지의 크기를 칩 크기 수준으로 축소시키는 칩 스케일 패키지(칩 사이즈 패키지)가 제안된 바 있다. 그 중에서 특히 '웨이퍼 레벨 칩 스케일 패키지(WLCSP: wafer level chip scale package)'는 반도체 웨이퍼 상태에서 일괄적으로 패키지들을 조립, 제조할 수 있다. 그래서 WLCSP는 가장 작은 크기의 패키지를 구현할 수 있는 칩 크기의 패키지로 전기적 특성이 좋고 저렴하게 생산할 수 있는 장점이 있다.
그런데 전력 반도체의 타입에 따라 패키지 두께의 감소가 요구된다. 예를 들면 기존의 패키지 두께는 대략 100㎛ 이상이었지만, MOSFET 타입의 WLCSP는 보다 낮은 온 저항(Low Ron), 즉 낮은 드레인-소스간 저항 (Low Rdson) 및 낮은 소스-소스간 온 저항(Rsson)이 요구되기 때문에 기존 패키지 두께보다 더 얇은 두께의 패키지(thin package)로 설계하는 것이 중요하다.
이를 위해 종래에도 반도체 기판의 두께는 줄이고, 백 메탈층(back metal layer)의 두께는 더 두껍게 설계하는 방안들이 있었다.
백 메탈층은 공통 드레인 전극으로 사용 되며, 백 메탈층의 두께를 증가 시켜 드레인 전극의 저항을 낮출 수 있다.
그러나 이러한 구조로 패키징 할 경우 반도체 기판과 백 메탈층의 열팽창 계수 차이로 인한 휨 현상의 발생과 더불어 반도체 기판의 두께는 얇아지고 백 메탈층의 두께는 증가함으로 인하여 휨(Warpage) 현상은 더욱 더 악화된다. 그럴 경우 반도체 소자에 상당한 스트레스를 주게 되어 패키지를 PCB(Print Circuit Board)에 실장하는 경우 조립 불량이 초래될 수 있으며, 얇은 반도체 기판이 균열 및 파괴 될 수 있다.
US 8,563,361 Packaging method of molded wafer level chip scale package (WLCSP) 몰딩된 웨이퍼 레벨 칩 스케일 패키지(WLCSP)의 패키징 방법
상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 반도체 기판의 양면에 메탈층을 형성하여 패키지의 휨 현상을 방지하는 웨이퍼 레벨 칩 스케일 패키지 및 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 기존보다 낮은 온 저항(Low Ron) 즉 낮은 드레인-소스간 저항 (Low Rdson) 및 낮은 소스-소스간 온 저항(Rsson)이 요구되는 다양한 전력 반도체에 제공할 수 있는 웨이퍼 레벨 칩 스케일 패키지 및 제조방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 제1 두께의 반도체 기판; 상기 반도체 기판에 형성된 입출력 패드; 상기 입출력 패드상에 형성된 제2 두께의 전면 메탈층; 상기 반도체 기판의 하면에 형성된 제3 두께의 백 메탈층; 및 상기 반도체 기판 상에 형성된 금속 범프를 포함하는 것을 특징으로 한다.
상기 제1 두께는 60㎛ 이하, 상기 제2 두께는 10 ~ 60㎛, 상기 제3 두께는 10 ~ 100㎛ 이다.
상기 전면 메탈층과 상기 백 메탈층은 구리(Cu)을 포함한다.
상기 전면 메탈층을 에워싸는 폴리이미드 층; 및 상기 전면 메탈층 위에 시드 금속층을 더 포함한다.
상기 전면 메탈층은 상기 입출력패드를 제외한 상기 반도체 기판 상에 형성된다.
본 발명의 웨이퍼 레벨 칩 스케일 패키지를 PCB 기판에 실장하는 공정 시, 상기 백 메탈층의 휨(warpage) 정도는 상기 전면 메탈층 및 폴리이미드 층이 상쇄한다.
상기 백 메탈층의 열 팽창 계수는 상기 전면 메탈층 및 폴리이미드 층의 협력에 의한 열 팽창 계수의 값과 유사하다.
상기 금속 범프는 솔더러블 메탈 층(solderable metal layer)를 포함하여 구성된다.
본 발명의 다른 실시 예에 따른 웨이퍼 레벨 칩 스케일 패키지는, 제1 두께의 반도체 기판; 상기 반도체 기판의 상면에 형성된 제2 두께의 전면 메탈층; 및 상기 반도체 기판의 하면에 형성된 제3 두께의 백 메탈층을 포함하고, 패키지를 PCB 기판에 실장할 때 상기 백 메탈층과 상기 전면 메탈층의 열 팽창계수에 의해 상기 패키지는 평형상태를 유지하는 것을 특징으로 한다.
상기 제2 두께, 제1 두께 및 제3 두께 순으로 두께가 더 두껍게 형성된다.
본 발명의 다른 실시 예에 따른 웨이퍼 레벨 칩 스케일 패키지 제조방법은, 제1 두께를 가지는 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 제1 시드 금속층을 형성하는 단계; 상기 제1 시드 금속층 상에 포토 마스크 패턴을 형성하고, 제2 두께를 가지는 전면 메탈층을 형성하는 단계; 상기 전면 메탈층 이외 영역에 형성된 상기 포토 마스크 패턴 및 상기 제1 시드 금속층을 제거하는 단계; 상기 반도체 기판에 폴리이미드 층을 형성하는 단계; 상기 폴리이미드 층 위에 제2 시드 금속층을 형성하는 단계; 상기 제2 시드 금속층 위에 금속 범프를 형성하는 단계; 및 상기 반도체 기판 후면에 제3 두께의 백 메탈층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 전면 메탈층의 제2 두께가 가장 얇고, 상기 백 메탈층의 제3 두께가 가장 두껍게 형성된다.
상기 제1 두께는 60㎛ 이하, 상기 제2 두께는 10 ~ 60㎛, 상기 제3 두께는 10 ~ 100㎛ 이다.
상기 백 메탈층의 휨(warpage) 정도는 상기 전면 메탈층 및 폴리이미드 층이 상쇄하여, PCB 기판에 실장되는 상기 웨이퍼 레벨 칩 스케일 패키지는 평형상태를 유지한다.
상기 반도체 기판에 입출력 패드를 형성하는 단계를 더 포함하고, 상기 전면 메탈층은 상기 입출력 패드를 제외한 상기 반도체 기판의 전 면적에 형성된다.
이와 같은 본 발명에 따르면, 반도체 기판의 상면과 하면에 형성된 메탈층을 통해 패키지의 휨 현상을 방지할 수 있는 효과가 있다. 특히 메탈층의 열 평창계수를 고려하여 반도체 기판의 상면과 하면에 적정 두께의 메탈층을 형성함으로써, 패키지가 휘어지는 휨 현상을 효과적으로 방지하여 패키지 및 PCB 실장시 신뢰성을 향상 시킬 수 있다.
본 발명에 따르면, 전체적인 패키지 두께 및 웨이퍼 두께의 감소, 백 메탈층 및 전면 메탈층 형성을 통해 더 낮은 온 저항(Low Ron) 즉 낮은 드레인-소스간 저항 (Low Rdson) 및 낮은 소스-소스간 온 저항(Rsson)이 요구되는 다양한 전력 반도체를 설계할 수 있는 효과도 있다.
도 1은 본 발명의 실시 예에 따른 웨이퍼 레벨 칩 스케일 패키지 도면이다.
도 2는 본 발명이 설명하는 전력 반도체에 대해 사선 방향으로 바라본 평면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 구조의 단면도이다.
도 4는 종래 웨이퍼 레벨 칩 스케일 패키지의 휨 현상을 예시한 도면이다.
도 5는 휨 현상이 발생하지 않은 본 발명의 웨이퍼 레벨 칩 스케일 패키지를 나타낸 도면이다.
도 6a 부터 도 6l은 본 발명의 실시 예에 따른 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지의 제조공정의 각 단계들을 나타내는 도면이다.
도 7 및 도 8은 본 발명과 종래기술에 따른 패키지의 휨 정도를 보여주는 SEM 사진이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 발명에서 사용되는 “부” 또는 “부분” 등의 일부분을 나타내는 표현은 해당 구성요소가 특정 기능을 포함할 수 있는 장치, 특정 기능을 포함할 수 있는 소프트웨어, 또는 특정 기능을 포함할 수 있는 장치 및 소프트웨어의 결합을 나타낼 수 있음을 의미하나, 꼭 표현된 기능에 한정된다고 할 수는 없으며, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
본 발명의 전력 반도체는 수직(vertical) 채널을 형성하는 Vertical Power MOSFET 소자가 사용될 수 있다. 그러나 이에 한정되지 않는다. 트렌치 파워 모스펫 소자(Trench Power MOSFET semiconductor)및 플라나 파워 모스펫 소자(Planar MOSFET semiconductor)등 파워 반도체 소자 등도 모두 포함될 수 있다.
도 1은 본 발명의 실시 예에 따른 웨이퍼 레벨 칩 스케일 패키지 도면이다.
도 1에 도시한 바와 같이, 반도체 소자(100)는 제1 두께를 가지는 반도체 기판(110)과, 반도체 기판(110)의 하면에 형성된 제3 두께를 가지는 백 메탈층(제2 메탈층)(120)을 포함한다. 실시 예에서 제1 두께는 60㎛ 이하이고, 제3 두께는 10 ~ 100㎛일 수 있다. 반도체 기판(110)보다 백 메탈층(Back Metal layer)(120)이 더 두껍게 형성될 수 있다.
도 1에서 보듯이 반도체 소자(100)는 반도체 기판(110)에 형성된 입출력 패드(112)를 포함한다. 입출력 패드(112)는 아래에서 설명하는 금속 범프와 1:1 대응되어 형성된다. 입출력 패드(112)는 이웃하는 입출력 패드와는 일정 간격 이격된다. 그리고 입출력 패드(112) 사이에는 반도체 기판에 형성된 집적 회로들(미도시)을 외부 공기 또는 수분으로부터 보호하기 위한 보호막(114) 또는 패시베이션 막이 형성된다. 패시베이션 막으로 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN), 실리콘 산화막(SiO2)과 실리콘 질화막(SiN)으로 이루어진 적층 구조 및 실리콘 산화 질화막(SiON) 등을 사용할 수 있다. 보호막(114)은 입출력 패드(112)의 일부 영역과 오버랩(overlap)되어 형성된다.
반도체 소자(100)는 입출력 패드(112) 상에 형성된 전면 메탈층(제1 메탈층)(130)을 포함한다. 전면 메탈층(130)은 금속 범프의 하부 영역에만 형성되지 않고, 좌우방향으로 충분히 더 연장되게 형성된다. 또 전면 메탈층(130)은 제2 두께를 가진다. 제2 두께는 10 ~ 60㎛일 수 있다.
반도체 소자(100)는 보호막(114)과 전면 메탈층(130) 위에 금속 범프를 용이하게 형성하기 위한 폴리이미드 층(polyimide layer)(140)을 포함한다. 전면 메탈층(130)이 제2 두께로 형성되기 때문에, 폴리이미드 층(140) 역시 종래보다 더 두껍게 형성된다.
이러한 구성에 따르면, 전면 메탈층(130), 반도체 기판(110), 백 메탈층(120)의 순서대로 두께가 더 두껍게 형성 될 수 있다. 그리고 전면 메탈층(130)을 제2 두께로 형성하면 전면 메탈층(130)과 폴리이미드 층(140)의 협력에 의해 백 메탈층(120)과 열 팽창계수(CTE; Coefficient of Thermal Expansion)값이 유사하게 되어, 패키지 휨 현상을 방지할 수 있게 된다.
도 1에서 반도체 소자(100)는 반도체 기판(110) 상면에 입출력 패드(112) 가 형성되며, 입출력 패드 상(112) 상에 제1 시드 금속층(150)이 형성된다. 제1 시드 금속층(150)은 Ti층 또는 TiW층(152) 및 Cu층(154)의 적층 구조로 사용 할 수 있으며, 스퍼터링 방식으로 증착 될 수 있다. 제1 시드 금속층(150)은 전면 메탈층(130) 증착시 입출력 패드(112) 와 전면 메탈층(130)의 점착성을 향상 시켜 주며, 제1 시드 금속층(150)을 형성 하지 않을 경우 입출력 패드(112)와 점착성이 떨어져 추후 공정 진행시 전면 메탈층(130)과 입출력 패드(112)는 서로 박리 될 수 있다.
그리고 전면 메탈층(130) 위에 제2 시드 금속층(250)이 형성 된다. 제2 시드 금속층(250)은 금속 범프(400, 도 6i)와 전면 메탈층(130)의 점착성을 향상시키기 위해 제공 된다. 제2 시드 금속층(250)에 사용되는 시드 금속은 티타늄(Ti) 또는 티타늄 텅스텐(TiW)(252)과 구리(Cu)(254)의 적층 구조로 사용 할 수 있다. 이러한 제2 시드 금속층(250)은 스퍼터링 방식으로 증착될 수 있으나, 반드시 이에 대해 한정 하는 것은 아니다.
그리고 제2 시드 금속층(250) 위에는 금속 범프(400)가 형성된다. 금속 범프 (400) 구조는 솔더블 대신 솔더러블 메탈층(200)의 구조를 사용하여 패키지의 전체 두께를 감소 시킨다. 솔더러블 메탈층(200)은 아래에서부터 구리(Cu), 니켈(Ni), 금(Au) 순서로 적층 될 수 있다. 도 1에서 반도체 기판(110)의 반대면에 공통 드레인 전극으로 작용하는 백 메탈층(120)이 형성된다. 백 메탈층(120)의 제3 두께는 10 ~ 100㎛의 두께를 갖는다. 드레인 전극의 저항을 낮추기 위하여 백 메탈층(120)의 두께를 두껍게 할 필요가 있다. 백 메탈층(120)은 일반적으로 구리(Cu) 또는 은(Ag) 등과 같이 도전성이 우수한 금속이 사용될 수 있다.
반도체 기판(110) 과 백 메탈층(120)사이에 제3 시드 금속층(125)을 증착하여 반도체 기판(110)과 백 메탈층(120)의 박리를 제어 해주는 역할을 한다. 제3 시드 금속층(125)을 증착하지 않고 반도체 기판(110) 하면에 백 메탈층(120)을 직접 증착하면 반도체 기판(110)과 백 메탈층(120)이 박리가 되어 추후 패키징 및 PCB 실장시 불량이 생겨 제품으로서 사용 하지 못할 수 있다.
제3 시드 금속층(125)은 니켈(Ni), 니켈바나듐(NiV), 은(Ag) 및 알루미늄(Al) 금속을 사용할 수 있으며, 이러한 물질들의 적층 구조로도 사용 할 수 있다. 예를 들어 NiV/Ag, Ti/Ag 또는 Al/Ti/Ag 등과 같은 적층 구조를 사용 할 수 있다. 제3 시드 금속층(125)의 두께는 4um 이내로 증착 할 수 있다.
도 2는 본 발명이 설명하는 전력 반도체에 대해 사선 방향으로 바라본 평면도이다.
도 2를 보면 반도체 다이(10)는 하나의 반도체 기판(110)을 가지고 있다. 반도체 기판(110)은 가상의 기준면을 가지고 있다. 기준면을 중심으로 하나의 반도체 다이(10)에 트렌치 반도체 소자가 나란히 형성되고, 이들 반도체 소자들은 가상의 기준면에 의해 서로 물리적으로 분리 될 수 있다. 각 반도체 소자에는 소스 전극 패드(S)와 게이트 전극 패드(G)등이 형성될 수 있다. 그리고 각 반도체 소자에 위치하는 소스 전극 패드(S)와 게이트 전극 패드(G)는 물리적으로 분리되어 있다.
또 소스 전극 패드(S)의 크기는 게이트 전극 패드(G)보다 크기를 크게 형성하는 것이 좋다. 그 이유는 소스 전극 패드(S)의 저항을 낮춰주기 위해서이다.
또한 소스 전극 패드(S) 하면에 전면 메탈층(130)이 형성되며, 도 2에서 전면 메탈층(130)은 점선으로 표기하였다. 전면 메탈층(120)의 면적은 소스 전극 패드(S) 면적 보다 넓고 게이트 전극 패드(G) 상에는 형성 되지 않는 것을 특징으로 한다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 구조의 단면도이다. 여기서 도 3a 및 도 3b의 단면도는 반도체 기판(110), 전면 메탈층(제1 메탈층)(130) 및 백 메탈층(제2 메탈층)(120)의 두께를 살펴보기 위한 도면이다.
도 3a는 도 2에서 A-A'의 단면도이다. 도시된 바와 같이 반도체 소자는 제1 두께로 형성된 반도체 기판(110)을 포함한다. 반도체 기판(110)의 두께는 약 60㎛ 이하의 두께를 가진다. 그리고 반도체 기판(110) 상에는 전면 메탈층(130)이 형성된다. 전면 메탈층(130)의 제2 두께는 10 ~ 60㎛일 수 있고, 추가된 영역이라 할 수 있다. 즉 종래 패키지 구조에서 발생하는 휘어짐 현상을 전면 메탈층(130)을 형성하여 개선한 구조이다.
또 반도체 기판(110)의 반대면에 백 메탈층(120)이 형성된다. 백 메탈층(120)의 제3 두께는 10 ~ 100㎛의 두께를 갖는다.
실시 예와 같이 본 발명의 반도체 소자는, 위에서부터 전면 메탈층(130), 반도체 기판(110), 백 메탈층(120)이 적층되는 구조이며, 각층의 두께는 반도체 기판(110), 전면 메탈층(130), 백 메탈층(120) 순서로 조절 될 수 있으며, 예를 들면 반도체 기판(110)의 두께를 10um로 설정 할 경우 전면 메탈층(130)의 두께는 20um, 백 메탈층(120)의 두께는 30um으로 설정할 수 있다. 추가 예시로 백 메탈층(120)의 두께가 증가시 동일하게 전면 메탈층(130)의 두께도 증가 할 수 있다. 왜냐 하면 백 메탈층(120)의 두께가 증가시 반도체 기판(110)의 열 팽창 계수 차이로 인한 휨 현상이 악화 될 수 있는데, 전면 메탈층(120)의 두께를 증가시키게 되면 휘어짐 현상을 더욱 더 효과적으로 방지 할 수 있기 때문이다. 그럼에도 불구하고 반도체 소자 어플리케이션에 따라 원하는 Rsson 및 Rdson에 따라 반도체 기판(110)은 전면 메탈층(130) 및 백 메탈층(120)의 두께 보다 두껍게 설정 할 수 있다. 즉 전면 메탈층(130), 반도체 기판(110) 및 백 메탈층(120)의 두께는 어플리케이션에 따라 온 저항의 적정화를 위하여 본 발명의 제1 두께, 제2 두께, 제3 두께 내에서 형성하는 것이 바람직하다.
그리고 전면 메탈층(130)의 형성 및 두께의 조절을 통해 웨이퍼의 휘어짐 현상을 개선할 뿐만 아니라 낮은 온 저항 즉 Rsson 및 Rdson 을 확보 할 수 있다.
그리고 전면 메탈층(130)과 백 메탈층(120)은 동일한 금속재질인 구리(Cu)로 이루어질 수 있다. 또한 이외에도 도전성이 양호한 은(Ag), 금(Au), 알루미늄(Al) 등의 재질도 사용 될 수도 있다. 이처럼 동일한 재질을 사용하는 이유는 열 팽창계수의 차이를 최소화하거나 동일하게 가지도록 하여 패키지 휨 현상을 최대한 억제하기 위한 것이라 할 수 있다.
그리고 전면 메탈층(130)의 측면과 상면에는 금속 범프(400)를 용이하게 형성하기 위한 폴리이미드 층(140)이 형성된다. 폴리이미드 층(140)은 전면 메탈층(130)의 두께보다는 더 두껍게 된다. 그리고 전면 메탈층(130)의 소정 부분에는 제2 시드 금속 층(250)과 솔더러블 메탈층(200)이 순서대로 형성된다. 솔더러블 메탈층(200)은 구리(Cu)(201) -니켈(Ni)(202) -금(Au)(203) 순서로 적층될 수 있다.
그리고 입출력 패드(112)의 폭은 제1 시드 금속층(150)의 폭보다 크며, 제1 시드 금속층(150)의 폭은 전면 메탈층(130)의 폭보다 크다. 다른 실시 예에서는 제1 시드 금속층(150)의 폭은 전면 메탈층(130)의 폭과 동일 할 수 있다.
그리고 입출력 패드(112) 양쪽에는 보호막(114)이 형성 된다.
도 3b는 도 2에서 B-B'의 단면도이다. 도 3b의 구조는 앞서 설명한 도 3a의 구조와 비슷하다.
즉 반도체 기판(110)과, 그 반도체 기판(110) 상에 형성된 전면 메탈층(130)을 포함한다. 여기서 전면 메탈층(130)은 가상의 기준면에 의해 서로 물리적으로 분리되어 있다.
그리고 전면 메탈층(130)의 측면과 상면에는 폴리이미드 층(140)과, 폴리이미드 층(140) 사이에 제2 시드 금속 층(250)과 솔더러블 메탈층(200)이 순서대로 형성된다.
도 3b의 구조도 도 3a와 마찬가지로 반도체 기판(110)은 약 60㎛ 이하의 두께를 가지며, 전면 메탈층(130)은 10 ~ 60㎛의 두께를 가지며, 백 메탈층(120)은 10 ~ 100㎛의 두께를 갖는다. 도 3a와 마찬가지로 기판(110), 전면 메탈층(130), 백 메탈층(120) 두께 순서로 두껍게 형성 될 수 있으며, 어플리케이션에 따라 반도체 기판(110)이 전면 메탈층(120) 및 백 메탈층(120)의 각각의 두께보다 두껍게 설정 할 수도 있다. 즉 전면 메탈층(130), 반도체 기판(110) 및 백 메탈층(120)의 두께는 어플리케이션에 따라 온 저항의 적정화를 위하여 본 발명의 제1 두께, 제2 두께, 제3 두께 내에서 형성하는 것이 바람직하다.
그리고 입출력 패드(112)의 폭은 제1 시드 금속층(150)의 폭보다 크며, 제1 시드 금속층(150)의 폭은 전면 메탈층(130)의 폭보다 크다. 다른 실시 예에서는 제1 시드 금속층(150)의 폭은 전면 메탈층(130)의 폭과 동일 할 수 있다.
도 4는 종래 웨이퍼 레벨 칩 스케일 패키지의 휨 현상을 예시한 도면이고, 도 5은 휨 현상이 발생하지 않은 본 발명의 웨이퍼 레벨 칩 스케일 패키지를 나타낸 도면이다.
도 4는 반도체 기판(1)이 얇은 두께로 형성 되어 있으며, 백 메탈층(4)은 반도체 기판(1) 보다 더 두껍게 형성 되어 있는 특징을 가지고 있다.
도 4는 반도체 기판(1)의 실리콘(Si)과 백 메탈층(4)의 구리(Cu)는 열 팽창계수의 값이 서로 다르기 때문에, 표면 실장 공정(Surface Mount Process)시의 공정 온도에 따라 백 메탈층(4)의 구리(Cu)가 반도체 기판(1)의 실리콘(Si)보다 더 많이 열 팽창 되어서 백 메탈층(4)이 늘어나게 된다. 따라서 백 메탈층(4)을 구성 하는 구리(Cu)는 반도체 기판(1)을 구성하는 실리콘(Si) 방향으로 휘어지게 되어 패키지 휨(warpage) 현상이 발생하게 된다.
구리(Cu)의 열 평창 계수의 값은 17ppm/`C 이며 Si의 열 평창 계수의 값은 3ppm/`C 이며 백 메탈층(4)을 구성하고 있는 구리(Cu)는 추후 패키징 공정 시 공정 온도가 증가하면 반도체 기판(1)과 접착되어 있는 백 메탈층(4)의 열 팽창으로 인하여 볼록하게 휘어지는 현상이 발생된다.
반면, 도 5에 도시한 본 발명 구조에서는 반도체 기판(110) 및 백 메탈층(120) 이외에 반도체 기판(110) 위에 소정 두께의 전면 메탈층(130)을 형성하게 되면, 표면 실장 공정(Surface Mount Process)시 전면 메탈층(130)과 백 메탈층(120)이 반도체 기판(110)을 사이에 두고 열 팽창으로 인하여 상하 방향에서 늘어나게 된다. 즉 전면 메탈층(130)과 백 메탈층(120)이 반도체 기판(110)측으로 휘어지게 되고 이때 휘어지는 힘은 서로 상쇄되기 때문에 패키지는 평형상태를 이루게 된다. 결과적으로 패키지에서의 휨 현상이 발생하지 않게 된다.
도 6a 내지 6l은 본 발명의 실시 예에 따른 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지의 제조공정의 각 단계들을 나타내는 도면이다.
도 6a에 도시한 바와 같이 반도체 기판(110)은 약 100um- 300um 이하의 두께를 가지고 있다. 반도체 기판(110)에는 반도체 소자들이 형성된다. 반도체 기판(110)의 전면에는 입출력 패드(112)가 형성된다. 입출력 패드(112)는 일반적으로 알루미늄(Al)을 포함하여 형성될 수 있고, 소스 전극 패드 또는 게이트 전극 패드를 말한다. 그리고 입출력 패드(112)의 좌/우측 단부에는 패드보다 두껍게 보호막(114)이 형성된다.
도 6b에 도시한 바와 같이, 입출력 패드(112)와 보호막(114) 위에 제1 시드 금속 층(150)을 증착한다. 제1 시드 금속 층(150)은 입출력 패드(112)을 구성하는 알루미늄(Al)과 나중에 형성하는 전면 메탈층(130)의 구리(Cu)와의 점착성을 향상시키기 위한 것이다. 제1 시드 금속층(150)에 사용되는 시드 금속으로 티타늄(Ti)(152) 및 티타늄텅스텐(TiW)(152), 구리(Cu)(154)를 사용할 수 있다. 입출력 패드(112)에서 상부 방향으로 티타늄(Ti)층 또는 티타늄텅스텐(TiW)(152)과 구리(Cu)층(154)이 순서대로 형성되며, 제1 시드 금속층(150)은 스퍼터링 방식으로 증착될 수 있다. 그러나 이에 한정하는 것은 아니고 다른 방식으로도 형성하는 것도 가능하다.
도 6c에 도시한 바와 같이, 제1 시드 금속층(150)에 소정 두께로 포토 레지스트 패턴(300)을 증착한다. 포토 레지스트 패턴(300)은 전면 메탈층(130)이 형성될 영역(FMA; Front Metal Area)을 제외한 좌우 영역에 형성된다. 도 6c에서 중앙부분이 전면 메탈층 형성 영역(FMA)이 되는 것이다. 이 영역(FMA)을 제외한 양측 영역에 포토 레지스트 패턴(300)이 소정 두께로 형성된다.
도 6d에 도시한 바와 같이, 전면 메탈층 형성 영역(FMA)에 제2 두께(10 ~ 60㎛)를 가지도록 제1 시드 금속층(150) 상에 전면 메탈층(130)을 형성한다. 제2 두께는 반도체 기판(110)의 제1 두께보다 얇을 수도 있다. 전면 메탈층(130)을 형성하는 금속으로는 구리(Cu)를 사용할 수 있다. 나중에 형성하는 백 메탈층(120)과 동일한 재질의 금속을 사용한다. 다만 백 메탈층(120)과 열 팽창 계수가 유사한 금속 물질을 사용 할 수도 있다.
또한 전면 메탈층(130)은 제1 시드 금속층(150) 상에 전해질 도금 공정 및 전기 도금 공정을 통하여 원하는 두께만큼 설정하여 형성 할 수 있다.
전면 메탈층(130)의 폭은 반도체 기판(110)의 폭의 크기보다 작게 형성 될 수 있다.
도 6e에 도시한 바와 같이, 전면 메탈층(130)을 제외한 이외 영역의 포토 레지스트 패턴(300)과 제1 시드 금속층(150) 일부를 제거한다. 여기서 포토 레지스트 패턴(300)는 Wet etch 공정이나 플라즈마 공정 등을 이용하는 PR Strip 공정으로 제거하고, 제1 시드 금속층(150)은 식각 공정을 진행하여 제거한다. 다시 말하면 Ti(152) 또는 TiW(152)의 제1 식각 공정과, Cu(154)의 제2 식각공정를 포함하는 2번의 제거 공정이 수행되는 것이다. 전면 메탈층(130)의 하부에는 제1 시드 금속층(150)이 그대로 형성되어 있다. 상기 제2 식각 공정 후에 제1 시드 금속층(150) 일부가 제거 되기 ?문에 제1 시드 금속층(150)의 폭의 길이는 입출력 패드(112)의 폭의 길이 보다 작게 형성 된다.
이러한 공정에 따라 제1 두께의 반도체 기판(110)의 상면에 제2 두께의 전면 메탈층(130)이 형성 되고, 전면 메탈층(130)은 나중에 패키지 실장 공정시 패키지가 휘어지는 휨 현상을 방지하는 역할을 하는 것이다.
도 6f에 도시한 바와 같이, 금속 범프(솔더러블 메탈층) 형성 영역(MBFA(Metal Bump Formation Area))을 제외한 영역에 폴리이미드 층(140)을 형성한다(폴리이미드 형성 공정은 생략한다). 그리고 폴리이미드 층(140)은 전면 메탈층(130) 상면의 제1 폴리이미드 패턴(140b), 그리고 보호막(114) 상면과 전면 메탈층 측면(130)에 형성되는 제2 폴리이미드 층(140a)으로 구분할 수 있고, 제1 폴리이미드 층(140b)과 제2 폴리이미드 층(140a)은 각각 소정 간격으로 이격된다. 여기서 이격된 부분이 금속 범프가 형성되는 영역(MBFA)이 된다.
제1 폴리이미드 층(140b)과 제2 폴리이미드 층(140a)은 두께가 상이하다. 제1 폴리이미드 층(140b)과 제2 폴리이미드 층(140a)의 상면은 수평이면서 제1 폴리이미드 층(140b)은 전면 메탈층(130) 위에 바로 형성되고, 제2 폴리이미드 층(140a)은 보호막(114) 위부터 형성되기 때문이다. 제2 폴리이미드 층(140a)이 제1 폴리이미드 층(140b)보다 더 두껍게 형성된다.
도 6g에 도시한 바와 같이 폴리이미드 층(140)과 전면 메탈층(130)의 상면에 제2 시드 금속층(250)을 형성한다. 제2 시드 금속층(250)은 폴리이미드 층(140) 및 전면 메탈층(130)과 직접 접촉된 상태이다. 제2 시드 금속층(250)에 사용되는 시드 금속으로 티타늄(Ti)이나 티타늄 텅스텐(TiW) 또는 구리(Cu)를 사용할 수 있다. 제1 시드 금속층(150)과 마찬가지로 제2 시드 금속층(250)도 스퍼터링 방식으로 증착될 수 있으나, 다른 방식으로 증착할 수도 있다.
도 6h에 도시한 바와 같이 금속 범프를 형성하기 위해 제2 시드 금속층(250)이 증착된 반도체 기판의 상면에 포토레지스트 패턴(310)을 형성한다. 포토레지스트 패턴(310)은 금속 범프 형성 영역(MBFA) 이외 영역에 형성된다.
도 6i에 도시한 바와 같이 금속 범프 형성 영역(MBFA)에 금속 범프(400)를 형성한다. 여기서 금속 범프(400)는 패키지의 총 두께를 감소하기 위해 앞서 언급했던 솔더러블 메탈 층(200)으로 이루어진다. 솔더러블 메탈 층(200)은 예를 들면 구리, 니켈, 금을 포함할 수 있으며, 구리 대신 전기 도전성이 양호한 금속이 사용될 수도 있다. 그리고 적층되는 순서는 아래서부터 구리, 니켈, 금의 순서로 적층될 수 있다.
도 6j에 도시한 바와 같이, 금속 범프(400)가 형성된 다음에는 포토레지스트 패턴(310)을 제거한다. 포토레지스트 패턴(310)은 Wet etch 공정이나 플라즈마 공정 등을 이용하는 PR Strip 공정으로 제거할 수 있다.
도 6k에 도시한 바와 같이, 포토레지스트 패턴(310)이 제거된 다음에는 그 포토레지스트 패턴(310) 제거에 따라 노출된 제2 시드 금속층(250)을 제거한다. 금속 범프(400)를 제외한 부분에 증착되어 있는 제2 시드 금속층(Ti 또는 TiW, Cu)(250)까지 제거되면 금속 범프(400)를 형성하는 공정이 완료된다.
그 후 반도체 기판(110)의 하면을 연마(Polishing) 공정 및 CMP(Chemical Mechanical Polishing) 공정을 진행 하여 반도체 기판(110) 하면의 두께를 감소 시킨다. 반도체 기판(110)은 약 60um 이하까지 폴리싱 공정 및 CMP 공정을 진행하여 얇은 두께의 반도체 기판을 확보 할 수 있다. 도 6k에서 점선으로 표시된 부분만큼 감소된다.
다음에는 도 6l에 도시한 바와 같이 반도체 기판(110)의 하면에 제3 시드 금속층(125)을 형성 한다. 제3 시드 금속층(125)은 반도체 기판(110)의 하면과 백 메탈층(120)과의 점착성을 향상 시키기 위해 형성된다. 상기 제3 시드 금속층(125)은 니켈(Ni) 또는 니켈바나듐(NiV) 금속을 4um 이내 두께로 형성 할 수 있다. 제3 시드 금속층(125)은 스퍼터링 방식으로 증착 가능 하다. 제3 시드 금속층(125)은 백 메탈층(120)과 점착력을 향상 시킬 수 있으며, 추가로 제3 시드 금속층(125)에 은(Ag)을 적층할 수 있다. 은 층은 니켈바나듐(NiV)의 산화 방지 역할을 하는데, 니켈 및 니켈 바나듐(NiV)은 산화가 잘 일어나서 후 공정인 백메탈 증착시 증착이 잘 안될 수도 있기 때문이다. 그리고 제3 시드 금속층(125)은 Ti 단독으로 사용 할 수 있으며, Ti/NiV/Ag 총 3개의 층으로 적층 할 수 있다. 제3 시드 금속층(125)의 형성 후에 제3 두께(10 ~ 100㎛)를 가지는 백 메탈층(120)을 형성한다. 백 메탈층(120)의 두께가 제1 두께의 반도체 기판(110)과 제2 두께의 전면 메탈층(130)보다 더 두껍게 형성 될 수 있다.
이와 같은 제조공정에 따라 반도체 기판(110)의 상면에 소정 두께의 전면 메탈층(130)이 형성된 패키지를 형성할 수 있고, 전면 메탈층(130)을 형성함으로써 반도체 기판(110)과 백 메탈층(120)의 열팽창 계수의 차이로 발생하는 휨 현상을 방지 할 수 있기 때문에 PCB 기판에 실장 하는 SMT 공정시 패키지 휨 현상이 발생하지 않게 된다.
그리고 본 발명의 구조에 따른 패키지의 휨 정도를 실제 SEM 사진을 참조하여 살펴보면, 본 발명의 실시 예인 도 6a-l 제조공정을 통해 제조된 패키지의 경우는 도 7과 같이 패키지 휨 현상이 발생하지 않았음을 알 수 있다. 이처럼 패키지의 휨 현상이 발생하지 않고 만족할만한 수준이 되면, 패키지를 PCB에 정확하게 실장 할 수 있으며, 실장 시 휘어짐으로 인해 생길 수 있는 패키지 및 반도체 기판의 파괴 및 내부 균열을 방지 할 수 있다. 반면 도 9와 같이 종래 패키지 구조에서는 전면 메탈층이 형성되지 않기 때문에 반도체 기판과 백 메탈층의 열팽창 계수 차이로 발생 하는 휨 현상을 방지 할 수 없음을 보여준다. 특히 이러한 휨(Warpage) 현상은 반도체 기판의 두께는 얇아지고 백 메탈층의 두께는 증가함으로 인하여 더욱 악화된다.
상술한 실시 예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다.
따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. 또한, 이상에서 실시 예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 소자
110: 반도체 기판
112: 입출력 패드
114: 보호막
120: 백 메탈층(제2 메탈층)
130: 전면 메탈층(제1 메탈층)
140: 폴리이미드 층
150: 제1 시드 금속층
250: 제2 시드 금속층
300, 310: 포토 레지스트 패턴
200, 400: 솔더러블 메탈층(금속범프)
FMA: 전면 메탈층 형성영역
MBFA: 금속 범프 형성영역

Claims (15)

  1. 제1 두께의 반도체 기판;
    상기 반도체 기판에 형성된 입출력 패드;
    상기 입출력 패드상에 형성된 제2 두께의 전면 메탈층;
    상기 반도체 기판의 하면에 형성된 제3 두께의 백 메탈층; 및
    상기 반도체 기판 상에 형성된 금속 범프을 포함하는 것을 특징으로 하는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
  2. 제1 항에 있어서,
    상기 제1 두께는 60㎛ 이하, 상기 제2 두께는 10 ~ 60㎛, 상기 제3 두께는 10 ~ 100㎛ 인, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
  3. 제1 항에 있어서,
    상기 전면 메탈층과 상기 백 메탈층은 구리(Cu)을 포함하는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
  4. 제1 항에 있어서,
    상기 전면 메탈층을 에워싸는 폴리이미드 층; 및
    상기 전면 메탈층 위에 시드 금속층을 더 포함하는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
  5. 제1 항에 있어서,
    상기 전면 메탈층은 상기 입출력패드를 제외한 상기 반도체 기판 상에 형성되는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
  6. 제4 항에 있어서,
    상기 웨이퍼 레벨 칩 스케일 패키지를 PCB 기판에 실장하는 공정 시, 상기 백 메탈층의 휨(warpage) 정도는 상기 전면 메탈층 및 폴리이미드 층이 상쇄하는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
  7. 제4 항에 있어서,
    상기 백 메탈층의 열 팽창 계수는 상기 전면 메탈층 및 폴리이미드 층의 협력에 의한 열 팽창 계수의 값과 유사한, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
  8. 제1 항에 있어서,
    상기 금속 범프는 솔더러블 메탈 층(solderable metal layer)를 포함하여 구성되는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
  9. 제1 두께의 반도체 기판;
    상기 반도체 기판의 상면에 형성된 제2 두께의 전면 메탈층; 및
    상기 반도체 기판의 하면에 형성된 제3 두께의 백 메탈층을 포함하고,
    패키지를 PCB 기판에 실장할 때 상기 백 메탈층과 상기 전면 메탈층의 열 팽창계수에 의해 상기 패키지는 평형상태를 유지하는 것을 특징으로 하는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
  10. 제9 항에 있어서,
    상기 제2 두께, 제1 두께 및 제3 두께 순으로 두께가 더 두껍게 형성되는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지.
  11. 제1 두께를 가지는 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 제1 시드 금속층을 형성하는 단계;
    상기 제1 시드 금속층 상에 포토 마스크 패턴을 형성하고, 제2 두께를 가지는 전면 메탈층을 형성하는 단계;
    상기 전면 메탈층 이외 영역에 형성된 상기 포토 마스크 패턴 및 상기 제1 시드 금속층을 제거하는 단계;
    상기 반도체 기판에 폴리이미드 층을 형성하는 단계;
    상기 폴리이미드 층 위에 제2 시드 금속층을 형성하는 단계;
    상기 제2 시드 금속층 위에 금속 범프를 형성하는 단계; 및
    상기 반도체 기판 후면에 제3 두께의 백 메탈층을 형성하는 단계를 포함하는 것을 특징으로 하는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 제조방법.
  12. 제11 항에 있어서,
    상기 전면 메탈층의 제2 두께가 가장 얇고, 상기 백 메탈층의 제3 두께가 가장 두껍게 형성되는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 제조방법.
  13. 제11 항에 있어서,
    상기 제1 두께는 60㎛ 이하, 상기 제2 두께는 10 ~ 60㎛, 상기 제3 두께는 10 ~ 100㎛ 인, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 제조방법.
  14. 제11 항에 있어서,
    상기 백 메탈층의 휨(warpage) 정도는 상기 전면 메탈층 및 폴리이미드 층이 상쇄하여, PCB 기판에 실장되는 상기 웨이퍼 레벨 칩 스케일 패키지는 평형상태를 유지하는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 제조방법.
  15. 제11 항에 있어서,
    상기 반도체 기판에 입출력 패드를 형성하는 단계를 더 포함하고,
    상기 전면 메탈층은 상기 입출력 패드를 제외한 상기 반도체 기판의 전 면적에 형성되는, 전력 반도체의 웨이퍼 레벨 칩 스케일 패키지 제조방법.
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* Cited by examiner, † Cited by third party
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US 8,563,361 Packaging method of molded wafer level chip scale package (WLCSP) 몰딩된 웨이퍼 레벨 칩 스케일 패키지(WLCSP)의 패키징 방법

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