KR20230129552A - 접촉 저항 감소를 위한 금속 캡 - Google Patents

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정주 이
웬팅 호우
타카시 쿠라토미
아브게리노스 브이. 젤라토스
지앤신 레이
리치 우
레이몬드 호이만 헝
태홍 하
시앤민 탕
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Abstract

반도체 디바이스의 콘택 스택은 소스/드레인 구역; 소스/드레인 구역 위의 금속 규화물 층; 금속 규화물 층 바로 위에 있는 금속 캡 층; 및 금속 캡 층 상의 전도체를 포함한다. 방법은 기판의 피처에 금속 규화물 층을 증착하는 단계; 금속 규화물 층의 증착 후에 에어 브레이크의 부재 시에, 금속 규화물 층 바로 위에 금속 캡 층을 제조하는 단계; 및 금속 캡 층 상에 전도체를 증착하는 단계를 포함한다.

Description

접촉 저항 감소를 위한 금속 캡
[0001] 본 개시내용의 실시예들은 일반적으로, 트랜지스터들 및 트랜지스터들을 형성하기 위한 방법들에 관한 것이다. 특히, 트랜지스터 콘택들, 예컨대 소스/드레인 콘택들은 감소된 저항을 갖는다.
[0002] 집적 회로들은 단일 칩 상에 수백만 개의 트랜지스터들, 커패시터들 및 저항기들을 포함할 수 있는 복잡한 디바이스들로 발전하였다. 집적 회로 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 수)는 일반적으로 증가되는 반면, 기하학 크기(즉, 제작 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소된다.
[0003] 마이크로전자 디바이스들은 다양한 전도성 층들이 서로 상호연결되어 전자 신호들이 디바이스 내에서 전파될 수 있게 하는 집적 회로들로서 반도체 기판 상에 제작된다. 그러한 디바이스의 예는 평면 및 3-차원 구조들 둘 모두를 포함하는 CMOS(complementary metal-oxide-semiconductor) 전계 효과 트랜지스터(FET) 또는 MOSFET이다. 3차원 구조의 예는 FinFET 디바이스이다.
[0004] 트랜지스터의 구동 전류, 그리고 그에 따른 속도는 트랜지스터의 게이트 폭에 비례한다. 더 빠른 트랜지스터들은 일반적으로 더 큰 게이트 폭을 요구한다. 트랜지스터 크기와 속도 사이에는 절충(trade-off)이 있으며, 최대 구동 전류 및 최소 크기를 갖는 트랜지스터의 상반되는 목표들을 해결하기 위해 "핀(fin)" 전계 효과 트랜지스터(finFET)들이 개발되었다. FinFET들은 트랜지스터의 풋프린트를 상당히 증가시키지 않으면서 트랜지스터의 크기를 크게 증가시키는 핀-형상 채널 구역을 특징으로 한다.
[0005] 예시적인 finFET 또는 MOSFET는 반도체 기판의 표면 상의 게이트 유전체 층 상에 게이트 전극을 포함한다. 소스/드레인 구역들은 게이트 전극의 대향 측들을 따라 제공된다. 소스 및 드레인 구역들은 일반적으로, 반도체 기판의 고농도로 도핑된 구역들이다. 대개, 캡핑된 규화물 층, 예컨대 티탄 질화물로 캡핑된 티탄 규화물이 콘택들, 예컨대 액티브(active) 그리고/또는 금속 콘택들을 소스 및 드레인 구역들에 커플링하는 데 사용된다. 그러나, 질소-함유 캡핑 층을 포함하는 것은 바람직하지 않게, 접촉 저항에 기여할 수 있다.
[0006] 또한, MOL(middle-of-line) 프로세스들 동안, MOL 구조들에 대한 최소 비아 저항이 타겟화된다. 라이너 재료(예컨대, 티탄 질화물)는 종종, 화학적-기계적 평탄화(CMP)와 같은 포스트-프로세싱 단계들을 통과하기 위해 유전체 재료들에 대한 금속들의 접착을 개선하기 위해 그리고 CVD 핵형성을 향상시키기 위해 요구된다. 그러나, 라이너의 존재는 비아 저항을 증가시킨다.
[0007] 따라서, 당업계에는 감소된 저항을 갖는 트랜지스터들 및 MOL 애플리케이션들이 필요하다.
[0008] 하나 이상의 실시예들은 반도체 디바이스의 콘택 스택에 관한 것이며, 그 콘택 스택은 소스/드레인 구역; 소스/드레인 구역 위의 금속 규화물 층; 금속 규화물 층과 직접 접촉하는 금속 캡 층; 및 금속 캡 층과 접촉하는 전도체를 포함한다.
[0009] 추가적인 실시예들은 기판 상의 콘택 스택, 콘택 스택에 인접한 유전체 층, 및 유전체 층에 인접한 금속 게이트를 포함하는, 반도체 디바이스에 관한 것이다. 콘택 스택은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 III/V족 화합물 반도체를 포함하는 소스/드레인 구역; 소스/드레인 구역 상의 금속 규화물 층 ― 금속 규화물 층은 티탄 규화물, 코발트 규화물, 루테늄 규화물, 니켈 규화물, 몰리브덴 규화물, 또는 이들의 합금들을 포함함 ―; 금속 규화물 층 바로 위에 있는 금속 캡 층 ― 금속 캡 층은 텅스텐, 루테늄, 몰리브덴, 또는 이들의 합금들을 포함함 ―; 및 금속 캡 층 상의 전도체를 포함한다.
[0010] 추가 실시예들은 제1 프로세싱 챔버에서 기판의 피처에 금속 규화물 층을 증착하는 단계 ― 피처는 최하부 벽 및 측벽들을 포함함 ―; 제1 프로세싱 챔버와 제2 프로세싱 챔버 사이에 에어 브레이크(air break)가 없도록, 제1 프로세싱 챔버와 통합된 제2 프로세싱 챔버로 기판을 이동시키는 단계; 금속 규화물 층 바로 위에 금속 캡 층을 제조하는 단계; 및 금속 캡 층 상에 전도체를 증착하는 단계를 포함하는 방법에 관한 것이다.
[0011] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들만을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0012] 도 1은 하나 이상의 실시예들에 따른 콘택 스택의 단면도이다.
[0013] 도 2는 하나 이상의 실시예들에 따른 반도체 디바이스의 단면도이다.
[0014] 도 3a는 하나 이상의 실시예들에 따른, 도 1에 따른 콘택 스택을 형성하기 위한 방법의 흐름도이다.
[0015] 도 3b는 하나 이상의 실시예들에 따른 콘택 스택을 형성하기 위한 방법의 흐름도이다.
[0016] 도 4a 내지 도 4h는 도 3b의 방법의 상이한 스테이지들 동안의 스택의 다양한 도면들을 예시한다.
[0017] 도 5는 하나 이상의 실시예들에 따른 클러스터 툴이다.
[0018] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0019] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 의미한다. 또한, 기판에 대한 언급은 맥락이 명백하게 달리 지시하지 않는 한, 기판의 일부만을 또한 의미할 수 있다고 당업자들에 의해 이해될 것이다. 추가로, 기판 상의 증착에 대한 언급은 베어(bare) 기판, 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 모두를 의미할 수 있다.
[0020] 본 명세서에서 사용되는 "기판"은, 제작 프로세스 중에 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 의미한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소화물, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 그리고/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 프로세싱 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예컨대, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0021] 본원에서 사용되는 바와 같이, "FinFET(fin field-effect transistor)"라는 용어는 게이트가 채널의 2개 또는 3개의 측들 상에 배치되어 이중- 또는 삼중-게이트 구조를 형성하는 기판 상에 구축된 MOSFET 트랜지스터를 지칭한다. 채널 구역이 기판 상에 "핀(fin)"을 형성하기 때문에, FinFET 디바이스들은 총칭 FinFET들이 주어진다. FinFET 디바이스들은 빠른 스위칭 시간들 및 높은 전류 밀도를 갖는다.
[0022] 본원에서 사용되는 바와 같이, 층의 조성과 관련하여 "필수적 요소로 하여 구성되는"은 명시된 원소들이 원자 기준으로 명시된 재료의 95% 초과, 98% 초과, 99% 초과 또는 99.5% 초과를 구성하는 것을 의미한다. 의심의 소지를 없애기 위해, 본원에서 개시되는 재료들의 식별에 의해 어떠한 화학량론적 비율들도 암시되지 않는다. 예컨대, TiSi 재료는 티탄 및 실리콘을 함유한다. 이러한 원소들은 1:1 비율로 존재할 수 있거나 존재하지 않을 수 있다.
[0023] 본원의 실시예들은 유리하게 트랜지스터 콘택들에서 감소된 저항을 제공하는, 콘택 스택들, 반도체 디바이스들, 및 이를 제조하는 방법들에 관한 것이다. 질소-기반 층들, 예컨대 질화물 캡 층 그리고/또는 질화물 라이너 층을 제거함으로써 저항이 감소된다. 콘택 영역들, 예컨대 소스 및 드레인에서 규화물 층의 최상부 상에 금속-기반 캡 층의 사용은 규화물과 전도체, 예컨대 플러그 금속 사이의 질소-기반 배리어 막의 사용을 제거한다. 접촉 저항은 유리하게 규화물과 플러그 금속 사이의 직접 접촉, 예컨대, 상이한 저 저항률 금속들(W, Ru, Mo,..)과의 규화물의 직접 접촉에 의해 감소된다. 금속-기반 캡 층은 유리하게 프로세스 화학물질들(O2, F, Cl2 등)에 의한 규화물의 변경을 억제한다.
[0024] 접촉 저항(Ω)은 접촉 계면들로 인한 전류 흐름에 대한 반대의 척도를 제공한다. 콘택 스택에서, 선행 기술에 따른 질화물-기반 캡은 스택의 접촉 저항의 25% 이상 기여하였다. 질화물-기반 캡(TiN)이 금속 캡(W)으로 대체된 본원의 실시예들의 실험들은 대략 20%의 접촉 저항의 감소를 초래하였다.
[0025] 본원의 금속 캡 층들은 하부 금속 규화물 층 내로의 바람직하지 않은 원소들의 확산 그리고/또는 하부 금속 규화물 층 밖으로의 실리콘의 확산을 억제 그리고/또는 제거하는 데 효과적이다. 예컨대, 텅스텐 금속 캡 층, 예컨대, 약 20 내지 30 옹스트롬의 두께를 갖는 텅스텐 금속 캡 층은 산소, 아르곤, 불소, 실리콘 중 하나 이상의 확산을 억제 그리고/또는 제거하는 데 효과적이다.
[0026] 하나 이상의 실시예들에 따른 프로세스들은 에어 브레이크를 제거하며, 이는 질소-기반 캡 층의 제거를 가능하게 한다. 금속 캡 층의 증착은 저 에너지 물리 기상 증착(PVD) 기술을 사용하여 수행되며, 이는 화학 기상 증착(CVD)의 사용을 대체하고 CVD 핵 생성을 위한 질소-기반 라이너에 대한 필요성을 제거한다. 저 에너지 PVD 기술은 또한 유리하게 금속 규화물 층에 대한 손상 가능성을 감소시킨다.
[0027] 하나 이상의 실시예들에 따르면, 디바이스들 및 이들 디바이스들의 형성 방법들은 FinFET 디바이스들을 형성하는 데 특히 유용하고, 그러한 맥락에서 설명될 것이다. 다른 디바이스들 및 애플리케이션들이 또한 본 발명의 범위 내에 있다.
[0028] 도 1은 반도체 디바이스에 적합한 예시적인 콘택 스택(101)의 단면도를 예시한다. 스택(101)은 소스/드레인 구역(110)을 포함한다. 일부 실시예들에서, 소스/드레인 구역(110)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 III/V족 화합물 반도체를 포함한다. 소스/드레인 구역(110) 위에는 금속 규화물 층(120)이 있다. 일부 실시예들에서, 금속 규화물 층(120)은 티탄 규화물, 코발트 규화물, 또는 루테늄 규화물을 포함한다. 금속 캡 층(130)은 금속 규화물 층(120)과 직접 접촉한다. 하나 이상의 실시예들에서, 콘택 스택(101)은 금속 규화물 층과 직접 접촉하는 금속 질화물 층을 배제한다. 하나 이상의 실시예들에서, 전체 콘택 스택(101)은 금속 질화물 층을 배제한다. 일부 실시예들에서, 금속 캡은 텅스텐, 루테늄, 몰리브덴, 또는 이들의 합금들을 포함한다. 금속 캡 층 위에는 전도체(140)가 있다. 하나 이상의 실시예들에서, 금속 캡 층은 전도체(140)와 접촉한다. 전도체(140)는 액티브 접촉 그리고/또는 금속 접촉을 제공하기 위해 층들의 조합을 포함할 수 있다. 하나 이상의 실시예들에서, 전도체(140)는 텅스텐, 루테늄, 및 코발트로 구성되는 군으로부터 선택된 금속을 포함한다.
[0029] 일부 실시예들에서, 금속 규화물 층(120)은 TiSi를 포함하거나 또는 TiSi를 필수적 요소로 하여 구성된다. 일부 실시예들에서, 금속 캡 층(130)은 텅스텐(W)을 포함하거나 텅스텐(W)을 필수적 요소로 하여 구성된다.
[0030] 도 2는 기판(205), 기판(205) 상의 콘택 스택(201), 유전체 층(250), 및 금속 게이트(260)를 포함하는 반도체 디바이스(200)의 단면도를 예시한다. 콘택 스택(201)은 소스/드레인 구역(210), 소스/드레인 구역(210) 상의 금속 규화물 층(220), 금속 규화물 층(220)과 직접 접촉하는 금속 캡 층(230), 및 금속 캡 층(230) 위의 전도체(240)를 포함한다. 하나 이상의 실시예들에서, 전도체(240)는 금속 캡 층(230)과 접촉한다. 하나 이상의 실시예들에서, 전도체(240)는 금속 캡 층(230)과 직접 접촉한다.
[0031] 도 2에 도시된 바와 같이, 하나 이상의 실시예들에서, 소스/드레인 구역(210)은 기판(205) 상에 형성된다. 다른 실시예들에서, 소스/드레인 구역은 기판의 바디에 일체형일 수 있고 그리고/또는 기판의 바디로부터 연장될 수 있다.
[0032] 일부 실시예들에서, 소스/드레인 구역(210)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 III/V족 화합물 반도체를 포함한다. 일부 실시예들에서, 금속 규화물 층(220)은 티탄 규화물, 코발트 규화물, 루테늄 규화물, 니켈 규화물, 몰리브덴 규화물, 또는 이들의 합금들을 포함한다. 하나 이상의 실시예들에서, 콘택 스택(201)은 금속 규화물 층 상의 금속 질화물 층을 배제한다. 하나 이상의 실시예들에서, 전체 콘택 스택(201)은 금속 질화물 층을 배제한다. 일부 실시예들에서, 금속 캡 층(230)은 텅스텐, 루테늄, 몰리브덴, 또는 이들의 합금들을 포함한다. 전도체(240)는 액티브 접촉 그리고/또는 금속 접촉을 제공하기 위해 층들의 조합을 포함할 수 있다. 하나 이상의 실시예들에서, 전도체(240)는 텅스텐, 루테늄, 및 코발트로 구성되는 군으로부터 선택된 금속을 포함한다.
[0033] 유전체 층(250)은 금속 게이트(260)로부터 콘택 스택(201)을 절연시킨다. 하나 이상의 실시예들에서, 유전체 층은 콘택 스택과 직접 접촉한다. 하나 이상의 실시예들에서, 반도체 디바이스(200)는 콘택 스택(201)과 유전체 층(250) 사이에 금속 질화물 층을 배제한다. 하나 이상의 실시예들에서, 전체 반도체 디바이스(200)는 금속 질화물 층을 배제한다. 하나 이상의 실시예들에서, 유전체 층(250)은 유전체 재료, 이를테면 산화물 또는 질화물, 예컨대 SiOx(예컨대, SiO2), SiN, SiCN, 또는 다른 적합한 유전체 재료를 포함한다.
[0034] 일부 실시예들에서, 금속 규화물 층(220)은 TiSi를 포함하거나 또는 TiSi를 필수적 요소로 하여 구성된다. 일부 실시예들에서, 금속 캡 층(230)은 텅스텐(W)을 포함하거나 텅스텐(W)을 필수적 요소로 하여 구성된다.
[0035] 일부 실시예들에서, 금속 규화물 층은 20Å 이상 내지 60Å 이하의 두께, 및 그들 사이의 모든 값들 및 하위범위(subrange)들을 갖는다. 일부 실시예들에서, 금속 규화물 층은 약 40Å의 두께를 가지며, 이는 40Å ± 10%를 포함한다. 하나 이상의 실시예들에서, 금속 규화물 층은 선택적으로 증착된 층이다. 하나 이상의 실시예들에서, 금속 규화물 층은 TiSi의 선택적 층이다.
[0036] 일부 실시예들에서, 금속 캡 층은 10Å 이상 내지 50Å 이하의 두께, 및 그들 사이의 모든 값들 및 하위범위들을 갖는다. 일부 실시예들에서, 금속 캡 층은 약 30Å의 두께를 가지며, 이는 30Å ± 10%를 포함한다. 하나 이상의 실시예들에서, 금속 캡 층은 PVD 프로세스에 의해 증착된다.
[0037] 도 3a를 참조하면, 일반적인 실시예는 반도체 디바이스의 콘택 스택을 제조하는 방법(300)에 관한 것이다. 방법(300)은, 동작(310)에서, 기판의 피처에 금속 규화물 층을 증착함으로써 시작된다. 동작(320)에서, 에어 브레이크의 부재 시에 금속 규화물 층 바로 위에 금속 캡 층이 제조된다. 예컨대, 동작(310)은, 동작(320)이 실시되는 제2 챔버와 통합된 제1 챔버에서 실시된다. 동작(330)에서, 금속 캡 층 상에 전도체가 증착된다. 하나 이상의 실시예들에서, 동작(330)은 제3 챔버에서 수행된다. 하나 이상의 실시예들에서, 방법은 제1 프로세싱 챔버에서 기판의 피처에 금속 규화물 층을 증착하는 단계; 제1 프로세싱 챔버와 제2 프로세싱 챔버 사이에 에어 브레이크가 없도록, 제1 프로세싱 챔버와 통합된 제2 프로세싱 챔버로 기판을 이동시키는 단계; 금속 규화물 층 바로 위에 금속 캡 층을 제조하는 단계; 및 금속 캡 층 상에 전도체를 증착하는 단계를 포함한다.
[0038] 도 3b 내지 도 4a 내지 도 4h를 참조하면, 다른 실시예는 반도체 디바이스(400)의 콘택 스택을 제조하는 방법(350)에 관한 것이다. 방법(350)은, 동작(360)에서, 도 4a에 도시된 바와 같이 기판(405)의 피처(402)에 금속 규화물 층(420)을 증착함으로써 시작된다. 하나 이상의 실시예들에서, 피처(402)는 최하부 벽(402b)으로서 소스/드레인 구역(410), 및 유전체 재료(450)를 포함하는 측벽들(402s)을 포함한다.
[0039] 피처(402)는 당 분야에 알려진 방법들에 의해 형성될 수 있다. 일 예로서, 피처(402)는 소스/드레인 구역에 도달하도록 유전체 층을 에칭하고, 그 후에, 오염물들을 제거하기 위해 사전-세정 프로세스(예컨대, 습식 에칭 그리고/또는 건식 에칭)에 의해 제조된 트렌치일 수 있다. 습식 에칭 프로세스는 암모니아 또는 플루오르화수소 용액을 이용할 수 있다. 건식 에칭 프로세스는 플라즈마 에칭 프로세스일 수 있고, 불소 또는 수소 함유 에천트를 이용할 수 있다. 사전-세정 프로세스는 소스/드레인 구역의 어떠한 부분도 실질적으로 제거하지 않을 것이다.
[0040] "소스/드레인 구역"에 대한 언급은 소스 구역 또는 드레인 구역 또는 병합된 소스 및 드레인 구역이다. 하나 이상의 실시예들에서, 소스/드레인 구역(410)은 기판(405)의 하나 이상의 표면들 상에 에피택셜하게 성장되는 반도체 재료로부터 제작된다.
[0041] 하나 이상의 실시예들에서, 금속 규화물 층(420)은 최하부 벽(402b) 상에 선택적으로 증착된다. 하나 이상의 실시예들에서, 금속 규화물 층(420)은, 금속 규화물 층(420)이 선택적 에피택셜 증착 프로세스의 결과로서 피처(402)의 측벽들(402s)이 아니라 피처(402)의 최하부(402b) 상에 형성되도록, 선택적 에피택셜 증착 프로세스에 의해 증착된다.
[0042] 일반적으로, 임의의 적합한 전구체들이 금속 규화물 층에 사용될 수 있다. 티탄 규화물 층의 경우, 티탄 전구체들은 TiCl4, TiBr4, TiI4, TiF4, 테트라키스디메틸아미노 티탄을 포함할 수 있으며(그러나 이에 제한되지 않음); 실리콘-기반 전구체들은 공동-반응물로서 실란들(예컨대, 실란(Si1H4), 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 이소테트라실란, 네오펜타실란(Si5H12), 사이클로펜타실란(Si5H10), 헥사실란(C6H14), 사이클로헥사실란(Si6H12), 또는 일반적으로, SizHa ― 여기서, z = 1 이상, 및 이들의 조합들 ―, 유기실란들 그리고/또는 할로실란들(SigHhXi, 여기서, 각각의 X는 F, Cl, Br 및 I로부터 독립적으로 선택된 할로겐이며, g는 1 이상의 임의의 정수이며, h 및 i 각각은 2g+2 이하이며, h+i는 2g+2임)을 포함할 수 있다(그러나 이에 제한되지 않음).
[0043] 기판이 전구체들에 노출되는 순서는 변화될 수 있다. 노출들은 증착 사이클에서 반복될 수 있다. 추가로, 전구체에 대한 노출은 단일 증착 사이클 내에서 반복될 수 있다.
[0044] 동작(370)에서, 에어 브레이크의 부재 시에, 도 4b에 도시된 바와 같이, 금속 규화물 층(420) 바로 위에 금속 캡 재료(432)가 증착된다. 하나 이상의 실시예들에서, 동작들(360 및 370)은 통합된 상이한 프로세싱 챔버들에서 실시된다. 이에 따라, 챔버들 사이의 이송은 진공을 파괴하지 않으면서 그리고/또는 주변 공기에 노출되지 않으면서 수행된다.
[0045] 금속 규화물 층 바로 위에 금속 캡 재료를 증착하기 위한 예시적인 프로세스는 물리 기상 증착(PVD) 프로세스에 의한 것이다. 하나 이상의 실시예들에서, 금속 규화물 층 바로 위에 금속 캡 재료를 증착하는 단계는 (PVD) 프로세스 챔버에서 실시된다. 하나 이상의 실시예들에서, PVD 프로세스 챔버의 조건들은 저 에너지이다. 하나 이상의 실시예들에서, PVD 프로세스 챔버는 RF-PVD 프로세스 챔버이다. 하나 이상의 실시예들에서, PVD 챔버의 온도는 실온(예컨대, 25℃) 내지 600℃의 범위 내의 온도이고, 그 사이의 모든 값들 및 하위범위들을 포함한다. 하나 이상의 실시예들에서, 바이어스는 0 W 내지 400 W(이들 사이의 모든 값들 및 하위 범위들을 포함함)의 범위에 있다. 하나 이상의 실시예들에서, 직류는 0 W 내지 500 W의 범위이다. 하나 이상의 실시예들에서, 무선 주파수는 1 kHz 내지 10 kHz의 범위이다.
[0046] 실시예에서, PVD 챔버는 350℃ 내지 450℃의 챔버 온도; 120 mT ± 50 mT의 챔버 압력; 0 W 내지 200 W 범위의 바이어스; 0 W 내지 500 W 범위의 직류(DC); 및 1 kHz 내지 10 kHz의 범위 내의 무선 주파수(RF)의 조건들을 갖는다. 하나 이상의 실시예들에서, PVD 챔버는 400℃ ± 50℃의 챔버 온도; 120 mT ± 50 mT의 챔버 압력; 0 W 내지 200 W 범위의 바이어스; 500 W ± 50 W의 직류(DC); 및 3 kHz ± 1 kHz의 무선 주파수(RF)의 조건들을 갖는다. 하나 이상의 실시예들에서, PVD 프로세스는 플라즈마-강화 PVD이다. 하나 이상의 실시예들에서, 플라즈마-강화 PVD는 펄스 무선 주파수(RF) 플라즈마를 포함한다.
[0047] 하나 이상의 실시예들에 따르면, 금속 캡 재료(432)의 증착은 도 4b에 도시된 바와 같이 최하부 충전에 의한 것이며, 이는 동작(390)에서의 전도체의 증착 이전에 동작(380)에서 금속 캡 층(430)을 제조하기 위한 추가의 프로세싱을 요구한다.
[0048] 일반적으로, 임의의 적합한 금속 캡 전구체가 금속 캡 재료 그리고/또는 금속 캡 층에 사용될 수 있다.
[0049] 금속 캡 층을 제조하기 위한 동작(380)은 도 4c 내지 도 4g를 포함한다. 도 4c에서, 하나 이상의 실시예들에 따르면, 스핀-온 또는 갭-충전 재료일 수 있는 재료(434)가 디바이스(400) 전체 위에 증착된다. 하나 이상의 실시예들에서, 재료(434)는 탄소-기반 재료인 스핀-온(spin-on) 재료이다. 하나 이상의 실시예들에서, 재료(434)는 유전체 재료인 CVD 갭-충전 재료이다.
[0050] 하나 이상의 실시예들에 따른 도 4d는 재료(434)의 적어도 일부의 에칭을 도시한다. 스핀-온 재료의 경우, 에칭은 플라즈마 에칭 프로세스를 활용할 수 있고 수소 또는 질소 또는 산소 함유 에천트를 이용할 수 있는 건식 에칭 프로세스에 의해 수행될 수 있다. 텅스텐 재료의 경우, 에칭은 노출된 텅스텐 이후 WF6의 산화를 활용할 수 있는 건식 에칭 프로세스에 의해 수행될 수 있다. 대안적으로, 하나 이상의 실시예들에 따르면, 도 4c에서 도시된 재료(434)를 증착한 후에, 유전체 재료 위의 금속 캡 층 및 재료의 적어도 일부의 화학적 기계적 연마(CMP)가 적용될 수 있고, 이어서 트렌치에서 재료(434)의 적어도 일부의 에칭이 후속될 수 있다.
[0051] 도 4e에서, 금속 캡 재료(432)는 유전체 재료(450)의 최상부 표면들 및 재료(434) 위의 측벽들(402s)의 일부로부터 금속 캡 재료(432)를 제거하기 위해 에칭된다.
[0052] 도 4f에서, 나머지 재료(434)가 에칭 제거되어, 금속 캡 재료(432)가 노출된 채로 남겨진다.
[0053] 도 4g에서, 금속 캡 층(430)을 형성하기 위해, 노출된 금속 캡 재료(432)가 에칭된다(예컨대, 습식 에칭 그리고/또는 건식 에칭). 예컨대, 산소-기반, 불소-기반, 또는 염소-기반 가스를 사용한 에칭이 수행될 수 있다.
[0054] 금속 캡 층(430)의 형성 후에, 동작(390)에서 그리고 도 4h에 도시된 바와 같이, 전도체(440)가 금속 캡 층(430) 상에 증착된다. 전도체(440)는 금속과 같은 전기 전도성 재료로부터 제작된다. 하나 이상의 실시예들에서, 전도체는 텅스텐, 루테늄, 및 코발트로 구성되는 군으로부터 선택되는 금속을 포함한다. 선택적으로, 전도체(440)의 증착 전에, 사전-세정 동작이 실시된다. 하나 이상의 실시예들에서, 전도체의 증착 이전의 사전-세정 동작은 플라즈마 처리, 예컨대 수소 플라즈마를 포함한다.
[0055] 하나 이상의 실시예들에서, 전도체는 선택적 증착 방법에 의해 증착된다. 하나 이상의 실시예들에서, 전도체는 CVD 프로세스 그리고/또는 PVD 프로세스에 의해 증착된다.
[0056] 일반적으로, 임의의 적합한 전구체가 전도체에 사용될 수 있다. 예컨대, 텅스텐 전도체의 전구체들은 WCl6, WBr6, WI6, WF6을 포함할 수 있다(그러나 이에 제한되지 않음).
[0057] 전술한 바와 일치하게, 본 개시내용의 방법들은 동일한 챔버에서 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가의 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 다음, 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 적합한 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터링된 시스템" 등으로 지칭될 수 있다.
[0058] 일반적으로, 클러스터 툴은 기판 중심-발견 및 배향, 어닐링, 증착 그리고/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드 록 챔버들 사이에서 그리고 프로세싱 챔버들과 로드 록 챔버들 중에서 기판들을 셔틀링(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 전형적으로, 진공 조건으로 유지되고, 하나의 챔버로부터 다른 챔버로 그리고/또는 클러스터 툴의 전단부에 포지셔닝된 로드 록 챔버로 기판들을 셔틀링하기 위한 중간 스테이지(stage)를 제공한다. 본 개시내용에 대해 구성될 수 있는 2개의 잘-알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수 가능하다. 그러나, 챔버들의 정확한 어레인지먼트(arrangement) 및 조합은 본원에서 설명되는 바와 같이 프로세스의 특정 단계들을 수행하기 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은 CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 사전-세정, 화학적 세정, 열 처리, 이를테면 RTP, 플라즈마 질화, 어닐링, 배향, 수산화 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되지 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에 산화 없이, 대기 불순물들에 의한 기판의 표면 오염이 방지될 수 있다.
[0059] 일부 실시예들에서, 제1 프로세싱 챔버 및 제2 프로세싱 챔버는 동일한 클러스터링된 프로세싱 툴의 일부이다. 따라서, 일부 실시예들에서, 방법은 인-시튜 통합 방법이다.
[0060] 일부 실시예들에서, 제1 프로세싱 챔버와 제2 프로세싱 챔버는 상이한 프로세싱 툴들이다. 따라서, 일부 실시예들에서, 방법은 엑스-시튜 통합 방법이다.
[0061] 하나 이상의 실시예들에 따르면, 기판은 연속적으로 진공 또는 "로드록" 조건들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동될 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌핑 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들 내에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들 중 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 퍼지 가스는, 반응물들이 증착 챔버로부터 이송 챔버 그리고/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0062] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있으며, 단일 기판 증착 챔버들에서, 다른 기판이 프로세싱되기 전에 단일 기판이 로딩되고, 프로세싱되고, 그리고 언로딩된다. 기판은 또한, 다수의 기판이 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하고, 챔버의 제2 부분으로부터 언로딩되는 컨베이어 시스템과 유사하게, 연속적인 방식으로 프로세싱될 수 있다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는, 다수의 기판들이 중심 축을 중심으로 이동되고, 캐러셀 경로 전체에 걸쳐 증착, 에칭, 어닐링, 그리고/또는 세정 프로세스들에 노출되는 캐러셀(carousel)일 수 있다.
[0063] 기판은 또한, 프로세싱 동안 정지되어 있거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 불연속적인 스텝들로 회전될 수 있다. 예컨대, 기판은 전체 프로세스 전반에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량만큼 회전될 수 있다. 프로세싱 동안 (연속적으로 또는 단계적으로) 기판을 회전시키는 것은 예컨대, 가스 유동 기하구조들에서의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0064] 도 5를 참조하면, 본 개시내용의 추가적인 실시예들은 본원에서 설명되는 방법들을 실행하기 위한 프로세싱 시스템(900)에 관한 것이다. 도 5는 본 개시내용의 하나 이상의 실시예에 따른, 기판을 프로세싱하기 위해 사용될 수 있는 시스템(900)을 예시한다. 시스템(900)은 클러스터 툴로 지칭될 수 있다. 시스템(900)은 로봇(912)이 내부에 있는 중앙 이송 스테이션(910)을 포함한다. 로봇(912)은 단일 블레이드 로봇으로서 예시되지만; 당업자들은 다른 로봇(912) 구성들이 본 개시내용의 범위 내에 있음을 인식할 것이다. 로봇(912)은 중앙 이송 스테이션(910)에 연결된 챔버들 사이에서 하나 이상의 기판을 이동시키도록 구성된다.
[0065] 적어도 하나의 사전-세정/버퍼 챔버(920)가 중앙 이송 스테이션(910)에 연결된다. 사전-세정/버퍼 챔버(920)는 가열기, 라디칼 소스 또는 플라즈마 소스 중 하나 이상을 포함할 수 있다. 사전-세정/버퍼 챔버(920)는, 프로세싱을 위한 웨이퍼들의 카세트 또는 개별 반도체 기판을 위한 홀딩 영역으로서 사용될 수 있다. 사전-세정/버퍼 챔버(920)는 사전-세정 프로세스들을 수행할 수 있거나, 또는 프로세싱을 위해 기판을 예열할 수 있거나, 또는 단순히 프로세스 시퀀스를 위한 스테이징 영역일 수 있다. 일부 실시예들에서, 중앙 이송 스테이션(910)에 연결된 2개의 사전-세정/버퍼 챔버들(920)이 있다.
[0066] 도 5에 도시된 실시예에서, 사전-세정 챔버들(920)은 팩토리 인터페이스(905)와 중앙 이송 스테이션(910) 사이의 패스 스루 챔버들로서 작용할 수 있다. 팩토리 인터페이스(905)는 카세트로부터 사전-세정/버퍼 챔버(920)로 기판을 이동시키기 위한 하나 이상의 로봇(906)을 포함할 수 있다. 이어서, 로봇(912)은 기판을 사전-세정/버퍼 챔버(920)로부터 시스템(900) 내의 다른 챔버들로 이동시킬 수 있다.
[0067] 제1 프로세싱 챔버(930)는 중앙 이송 스테이션(910)에 연결될 수 있다. 제1 프로세싱 챔버(930)는 금속 규화물 층을 (선택적으로) 증착하기 위한 에피택시 챔버로서 구성될 수 있고, 제1 프로세싱 챔버(930)에 반응성 가스들의 하나 이상의 유동들을 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통할 수 있다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(930)로 그리고 프로세싱 챔버(930)로부터 이동될 수 있다.
[0068] 프로세싱 챔버(940)는 또한 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(940)는 금속 캡 재료 그리고/또는 층을 증착하기 위한 물리 기상 증착(PVD) 챔버를 포함하고, 프로세싱 챔버(940)에 반응성 가스의 유동들을 제공하기 위해 하나 이상의 반응성 가스 소스들과 유체 연통한다. 일부 실시예들에서, 프로세싱 챔버(940)는 RF-PVD 챔버이다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(940)로 그리고 프로세싱 챔버(940)로부터 이동될 수 있다.
[0069] 일부 실시예들에서, 프로세싱 챔버(960)는 중앙 이송 스테이션(910)에 연결되고, 전도체 증착 챔버로서 작용하도록 구성된다. 프로세싱 챔버(960)는 하나 이상의 상이한 선택적 증착(예컨대, CVD 또는 PVD) 프로세스들을 수행하도록 구성될 수 있다.
[0070] 일부 실시예들에서, 프로세싱 챔버들(930, 940, 및 960) 각각은 프로세싱 방법의 상이한 부분들을 수행하도록 구성된다. 예컨대, 프로세싱 챔버(930)는 금속 규화물 층 증착 프로세스를 수행하도록 구성될 수 있으며, 프로세싱 챔버(940)는 금속 캡 재료 그리고/또는 층 증착 프로세스를 수행하도록 구성될 수 있으며, 프로세싱 챔버(960)는 전도체 증착 프로세스를 수행하도록 구성될 수 있다. 당업자는, 툴 상의 개별적인 프로세싱 챔버의 수 및 어레인지먼트가 변화될 수 있으며, 도 5에 예시된 실시예가 단지 하나의 가능한 구성을 나타낼 뿐이라는 것을 인식할 것이다.
[0071] 일부 실시예들에서, 프로세싱 시스템(900)은 하나 이상의 계측 스테이션들을 포함한다. 예컨대, 계측 스테이션들은 사전-세정/버퍼 챔버(920) 내에, 중앙 이송 스테이션(910) 내에, 또는 개별적인 프로세싱 챔버들 중 임의의 챔버 내에 위치될 수 있다. 계측 스테이션은, 기판을 산화 환경에 노출시키지 않으면서, 리세스의 거리가 측정될 수 있게 하는, 시스템(900) 내의 임의의 포지션일 수 있다.
[0072] 적어도 하나의 제어기(950)가 중앙 이송 스테이션(910), 사전-세정/버퍼 챔버(920), 프로세싱 챔버들(930, 940, 또는 960) 중 하나 이상에 커플링된다. 일부 실시예들에서, 개별적인 챔버들 또는 스테이션들에 연결된 하나 초과의 제어기(950)가 존재하며, 시스템(900)을 제어하기 위해 별개의 프로세서들 각각에 일차 제어 프로세서가 커플링된다. 제어기(950)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서, 마이크로제어기, 마이크로프로세서 등 중 하나일 수 있다.
[0073] 적어도 하나의 제어기(950)는 프로세서(952), 프로세서(952)에 커플링된 메모리(954), 프로세서(952)에 커플링된 입력/출력 디바이스들(956), 및 상이한 전자 컴포넌트들 사이의 통신을 위한 지원 회로들(958)을 가질 수 있다. 메모리(954)는 일시적 메모리(예컨대, 랜덤 액세스 메모리) 및 비-일시적 메모리(예컨대, 저장소) 중 하나 이상을 포함할 수 있다.
[0074] 프로세서의 메모리(954) 또는 컴퓨터 판독가능 매체는 RAM(random access memory), ROM(read-only memory), 플로피 디스크, 하드 디스크 또는 로컬 또는 원격의 임의의 다른 형태의 디지털 저장소와 같은 용이하게 이용 가능한 메모리 중 하나 이상일 수 있다. 메모리(954)는 시스템(900)의 파라미터들 및 컴포넌트들을 제어하도록 프로세서(952)에 의해 동작 가능한 명령 세트를 보유할 수 있다. 지원 회로들(958)은 종래의 방식으로 프로세서를 지원하기 위해 프로세서(952)에 커플링된다. 회로들은 예컨대, 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로, 서브시스템들 등을 포함할 수 있다.
[0075] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치된 제2 프로세서(미도시)에 의해 저장 그리고/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 따라서, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 유형의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특수 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[0076] 일부 실시예들에서, 제어기(950)는 방법을 수행하도록 개별 프로세스들 또는 서브-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(950)는 방법들의 기능들을 수행하기 위해 중간 컴포넌트들에 연결되어 중간 컴포넌트들을 동작시키도록 구성될 수 있다. 예컨대, 제어기(950)는 가스 밸브들, 액추에이터들, 모터들, 슬릿 밸브들, 진공 제어부 등 중 하나 이상에 연결되어 이들을 제어하도록 구성될 수 있다.
[0077] 일부 실시예들의 제어기(950)는 로봇 상의 기판을 복수의 프로세싱 챔버들과 계측 스테이션 사이에서 이동시키기 위한 구성; 시스템으로부터 기판들을 로딩 그리고/또는 언로딩하기 위한 구성; 하나 이상의 실시예들에서 TiSi를 포함하는 금속 규화물 층을 증착하기 위한 구성; 하나 이상의 실시예들에서, 금속 규화물 층 바로 위에 W를 포함하는 금속 캡 층을 증착하기 위한 구성; 그리고/또는 하나 이상의 실시예들에서, W를 포함하는 전도체를 증착하기 위한 구성으로부터 선택된 하나 이상의 구성들을 갖는다.
[0078] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0079] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자는 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 반도체 디바이스의 콘택 스택(contact stack)으로서, 소스/드레인 구역; 상기 소스/드레인 구역 위의 금속 규화물 층; 상기 금속 규화물 층과 직접 접촉하는 금속 캡 층; 그리고 상기 금속 캡 층과 접촉하는 전도체를 포함하는, 콘택 스택.
  2. 제1항에 있어서, 상기 소스/드레인 구역이 실리콘, 게르마늄, 실리콘-게르마늄, 또는 III/V족 화합물 반도체를 포함하는, 콘택 스택.
  3. 제1항에 있어서, 상기 금속 규화물 층이 티탄 규화물, 코발트 규화물, 루테늄 규화물, 니켈 규화물, 몰리브덴 규화물, 또는 이들의 합금들을 포함하는, 콘택 스택.
  4. 제1항에 있어서, 상기 금속 캡 층이 텅스텐, 루테늄, 몰리브덴, 또는 이들의 합금들을 포함하는, 콘택 스택.
  5. 제1항에 있어서, 상기 전도체가 텅스텐, 루테늄, 및 코발트로 구성되는 군으로부터 선택되는 금속을 포함하는, 콘택 스택.
  6. 제1항에 있어서, 상기 금속 규화물 층과 직접 접촉하는 금속 질화물 층을 배제하는, 콘택 스택.
  7. 반도체 디바이스로서,
    기판 상의 콘택 스택 ― 상기 콘택 스택은
    실리콘, 게르마늄, 실리콘-게르마늄, 또는 III/V족 화합물 반도체를 포함하는 소스/드레인 구역;
    상기 소스/드레인 구역 상의 금속 규화물 층 ― 상기 금속 규화물 층은 티탄 규화물, 코발트 규화물, 루테늄 규화물, 니켈 규화물, 몰리브덴 규화물, 또는 이들의 합금들을 포함함 ―;
    상기 금속 규화물 층 바로 위에 있는 금속 캡 층 ― 상기 금속 캡 층은 텅스텐, 루테늄, 몰리브덴, 또는 이들의 합금들을 포함함 ―; 그리고
    상기 금속 캡 층 상의 전도체를 포함함 ―; 그리고
    상기 콘택 스택에 인접한 유전체 층, 그리고
    상기 유전체 층에 인접한 금속 게이트를 포함하는, 반도체 디바이스.
  8. 제7항에 있어서, 상기 유전체 층이 상기 콘택 스택과 직접 접촉하는, 반도체 디바이스.
  9. 제7항에 있어서, 상기 금속 규화물 층과 직접 접촉하는 금속 질화물 층을 배제하는, 반도체 디바이스.
  10. 방법으로서,
    제1 프로세싱 챔버에서 기판의 피처에 금속 규화물 층을 증착하는 단계 ― 상기 피처는 최하부 벽 및 측벽들을 포함함 ―;
    상기 제1 프로세싱 챔버와 제2 프로세싱 챔버 사이에 에어 브레이크(air break)가 없도록, 상기 제1 프로세싱 챔버와 통합된 제2 프로세싱 챔버로 상기 기판을 이동시키는 단계;
    상기 금속 규화물 층 바로 위에 금속 캡 층을 제조하는 단계; 그리고
    상기 금속 캡 층 상에 전도체를 증착하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 피처가 최하부 벽으로서 소스/드레인 구역을 그리고 상기 측벽들로서 유전체 재료를 포함하는, 방법.
  12. 제10항에 있어서, 상기 금속 규화물 층이 상기 최하부 벽 상에 선택적으로 증착되는, 방법.
  13. 제10항에 있어서, 상기 전도체가 상기 금속 캡 층 상에 선택적으로 증착되는, 방법.
  14. 제10항에 있어서, 상기 금속 규화물 층 바로 위에 상기 금속 캡 층을 제조하는 단계가 금속 캡 재료의 물리 기상 증착(PVD) 프로세스에 의한 것인, 방법.
  15. 제14항에 있어서, 상기 PVD 프로세스가 350℃ 내지 450℃의 챔버 온도; 120 mT ± 50 mT의 챔버 압력; 0 W 내지 200 W 범위의 바이어스; 0 W 내지 500 W의 직류(DC); 및 1 kHz 내지 10 kHz의 범위 내의 무선 주파수(RF)의 조건들 하에서 수행되는, 방법.
  16. 제14항에 있어서, 상기 금속 캡 층을 제조하는 단계가 상기 금속 캡 재료를 증착하는 단계, 스핀-온 또는 갭-충전 재료를 증착하는 단계, 및 그 후에, 상기 금속 캡 재료 및 상기 스핀-온 또는 갭-충전 재료의 적어도 일부를 에칭하는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 상기 금속 캡 재료를 추가로 에칭하는 단계를 포함하는, 방법.
  18. 제14항에 있어서, 상기 금속 캡 층을 제조하는 단계가 상기 금속 캡 재료를 증착하는 단계, 스핀-온 또는 갭-충전 재료를 증착하는 단계, 및 그 후에, 상기 금속 캡 재료 및 상기 스핀-온 또는 갭-충전 재료의 적어도 일부를 화학 기계적 연마(CMP)하는 단계를 포함하는, 방법.
  19. 제18항에 있어서, 상기 금속 캡 재료를 추가로 에칭하는 단계를 포함하는, 방법.
  20. 제10항에 있어서, 상기 금속 규화물 층이 티탄 규화물, 코발트 규화물, 루테늄 규화물, 니켈 규화물, 몰리브덴 규화물, 또는 이들의 합금들을 포함하며; 그리고/또는 상기 금속 캡 층이 텅스텐, 루테늄, 몰리브덴, 또는 이들의 합금들을 포함하며, 그리고/또는 상기 전도체가 텅스텐, 루테늄, 및 코발트로 구성되는 군으로부터 선택된 금속을 포함하는, 방법.
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