KR20230124908A - 수광 소자 및 측거 시스템 - Google Patents

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KR20230124908A
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spad
light
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KR1020237020344A
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쇼헤이 시마다
히로키 히야마
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 개시는, 애벌란시 포토다이오드를 사용한 적층형의 수광 소자에 있어서, 화소 사이즈를 축소할 수 있도록 하는 수광 소자 및 측거 시스템에 관한 것이다. 수광 소자는, 수광한 광을 전기 신호로 변환하는 애벌란시 포토다이오드와, 전기 신호를 바탕으로 화소 신호를 출력하는 읽어내기 회로에 포함되는 적어도 하나의 소자가 형성된 제1 기판과, 애벌란시 포토다이오드로부터 읽어내진 화소 신호를 처리하는 로직 회로가 형성된 제2 기판이 적층되어 구성된다. 본 개시의 기술은, 예를 들어, 피사체까지의 거리를 검출하는 수광 소자 및 측거 시스템 등에 적용할 수 있다.

Description

수광 소자 및 측거 시스템
본 개시는, 수광 소자 및 측거 시스템에 관한 것으로서, 특히, 애벌란시 포토다이오드를 사용한 적층형의 수광 소자에 있어서, 화소 사이즈를 축소할 수 있도록 한 수광 소자 및 측거 시스템에 관한 것이다.
근년, ToF(Time-of-Flight)법에 의해 거리 계측을 행하는 수광 소자가 주목받고 있다. 이러한 수광 소자로서, 수광용의 화소에 SPAD(Single Photon Avalanche Diode)를 사용한 것이 있다. SPAD에서는, 브레이크 다운 전압보다도 큰 전압(이하, 과잉 바이어스라고 칭한다.)을 인가한 상태에서, 고전계의 PN 접합 영역에 1개의 광자가 들어가면, 애벌란시 증폭이 발생한다. 애벌란시 증폭에 의해 순간적으로 전류가 흐른 타이밍을 검출함으로써, 고정밀도로 거리를 계측할 수 있다.
SPAD를 사용한 수광 소자에 있어서, SPAD를 형성한 제1 반도체 기판과, 로직 회로를 형성한 제2 반도체 기판의 2매의 반도체 기판을 적층하여 구성한 것이 있다(예를 들어, 특허문헌 1 참조).
미국 특허 출원 공개 제2015/0200314호 명세서
종래, SPAD를 사용한 적층형의 수광 소자에 있어서는, 특허문헌 1에 개시된 구성과 같이, 제1 반도체 기판에는 SPAD만을 배치하고, SPAD의 신호를 읽어내는 읽어내기 회로는 모두 제2 반도체 기판측에 형성되어 있었다. 읽어내기 회로에는, SPAD에 과잉 바이어스를 인가하기 위한 고전압 트랜지스터가 있어, 1 화소당의 회로 면적을 축소하기에는 한계가 있었다.
본 개시는, 이러한 상황을 감안하여 이루어진 것이며, 애벌란시 포토다이오드를 사용한 적층형의 수광 소자에 있어서, 화소 사이즈를 축소할 수 있도록 하는 것이다.
본 개시의 제1 측면의 수광 소자는, 수광한 광을 전기 신호로 변환하는 애벌란시 포토다이오드와, 상기 전기 신호를 바탕으로 화소 신호를 출력하는 읽어내기 회로에 포함되는 적어도 하나의 소자가 형성된 제1 기판과, 상기 애벌란시 포토다이오드로부터 읽어내진 상기 화소 신호를 처리하는 로직 회로가 형성된 제2 기판이 적층되어 구성된다.
본 개시의 제2 측면의 측거 시스템은, 조사광을 조사하는 조명 장치와, 상기 조사광이 소정의 물체에서 반사되었던 반사광을 수광하는 수광 소자를 구비하고, 상기 수광 소자는, 수광한 광을 전기 신호로 변환하는 애벌란시 포토다이오드와, 상기 전기 신호를 바탕으로 화소 신호를 출력하는 읽어내기 회로에 포함되는 적어도 하나의 소자가 형성된 제1 기판과, 상기 애벌란시 포토다이오드로부터 읽어내진 상기 화소 신호를 처리하는 로직 회로가 형성된 제2 기판이 적층되어 구성된다.
본 개시의 제1 및 제2 측면에 있어서는, 수광한 광을 전기 신호로 변환하는 애벌란시 포토다이오드와, 상기 전기 신호를 바탕으로 화소 신호를 출력하는 읽어내기 회로에 포함되는 적어도 하나의 소자가 형성된 제1 기판과, 상기 애벌란시 포토다이오드로부터 읽어내진 상기 화소 신호를 처리하는 로직 회로가 형성된 제2 기판이 적층되어서 구성된다.
수광 소자 및 측거 시스템은, 독립한 장치여도 되고, 다른 장치에 내장되는 모듈이어도 된다.
도 1은 비교예로서의 SPAD 화소의 회로예를 도시하는 도면이다.
도 2는 도 1의 SPAD 화소의 동작을 설명하는 도면이다.
도 3은 도 1의 SPAD 화소의 단면도이다.
도 4는 본 개시의 제1 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하는 도면이다.
도 5는 제1 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 6은 도 5의 센서 측 배선층의 평면도이다.
도 7은 본 개시의 제2 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 8은 제2 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하는 도면이다.
도 9는 도 7의 센서 측 배선층의 평면도이다.
도 10은 본 개시의 제3 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하는 도면이다.
도 11은 제3 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 12는 본 개시의 제4 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하는 도면이다.
도 13은 제4 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 14는 본 개시의 제5 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하는 도면이다.
도 15는 제5 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 16은 본 개시의 제6 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하는 도면이다.
도 17은 제6 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 18은 본 개시의 제7 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하는 도면이다.
도 19는 제7 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 20은 본 개시의 제8 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하는 도면이다.
도 21은 제8 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 22는 본 개시의 제9 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하는 도면이다.
도 23은 제9 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 24는 도 23의 센서 측 배선층의 평면도이다.
도 25는 본 개시의 제10 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하는 도면이다.
도 26은 제10 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 27은 도 3의 SPAD 화소의 센서 측 배선층의 상세 구성예를 도시하는 단면도이다.
도 28은 화소 기판측에 저항이 형성되는 경우의 센서 측 배선층의 상세 구성예를 도시하는 단면도이다.
도 29는 화소 기판측에 폴리실리콘 TFT가 형성되는 경우의 센서 측 배선층의 상세 구성예를 도시하는 단면도이다.
도 30은 화소 기판측에, 다이오드, 저항 및 MOS 트랜지스터가 형성되는 경우의 센서 측 배선층의 상세 구성예를 도시하는 단면도이다.
도 31은 도 30의 MOS 트랜지스터의 소스 및 드레인을 포함하는 센서 측 배선층의 상세 구성예를 도시하는 단면도이다.
도 32는 본 개시의 실시 형태인 측거 시스템의 구성예를 도시하는 블록도이다.
도 33은 도 32의 수광 소자의 개략 구성예를 도시하는 블록도이다.
도 34는 차량 제어 시스템의 개략적인 구성의 일례를 도시하는 블록도이다.
도 35는 차외 정보 검출부 및 촬상부의 설치 위치의 일례를 도시하는 설명도이다.
이하, 첨부 도면을 참조하면서, 본 개시의 기술을 실시하기 위한 형태(이하, 실시 형태라고 함)에 대하여 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. SPAD 화소의 비교예
2. SPAD 화소의 제1 실시 형태
3. SPAD 화소의 제2 실시 형태
4. SPAD 화소의 제3 실시 형태
5. SPAD 화소의 제4 실시 형태
6. SPAD 화소의 제5 실시 형태
7. SPAD 화소의 제6 실시 형태
8. SPAD 화소의 제7 실시 형태
9. SPAD 화소의 제8 실시 형태
10. SPAD 화소의 제9 실시 형태
11. SPAD 화소의 제10 실시 형태
12. 센서 측 배선층의 상세 구성예
13. SPAD 화소의 실시 형태의 정리
14. 측거 시스템의 구성예
15. 이동체에의 응용예
또한, 이하의 설명에서 참조하는 도면에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 층의 두께 비율 등은 실제의 것과는 다르다. 또한, 도면 상호 간에 있어서도, 서로의 치수 관계나 비율이 다른 부분이 포함되어 있는 경우가 있다.
또한, 이하의 설명에 있어서의 상하 등의 방향의 정의는, 단지 설명의 편의상의 정의이며, 본 개시의 기술적 사상을 한정하는 것은 아니다. 예를 들어, 대상을 90° 회전시켜서 관찰하면 상하는 좌우로 변환하여 읽혀지고, 180° 회전시켜서 관찰하면 상하는 반전하여 읽혀진다.
본 개시의 기술은, 예를 들어, ToF(Time-of-Flight)법에 의해 거리 계측을 행하는 측거 센서 등의 수광 소자에 적용할 수 있다. 예를 들어, 본 개시의 기술은, 수광한 광을 전기 신호로 변환하는 애벌란시 포토다이오드(APD)에 적용할 수 있다. 애벌란시 포토다이오드(APD)에는, 브레이크 다운 전압보다도 높은 바이어스 전압(이하, 과잉 바이어스(ExcessBias)라고 칭한다.)으로 동작시키는 가이거 모드와, 브레이크 다운 전압 근방의 조금 높은 바이어스 전압으로 동작시키는 리니어 모드가 있다. 가이거 모드의 애벌란시 포토다이오드는, 싱글 포톤 애벌란시 다이오드(SPAD)라고도 불리고 있다. SPAD는, 광전 변환에 의해 발생한 캐리어를 고전계의 PN 접합 영역(증배 영역)에서 증배시킴으로써, 1개의 포톤을 순간적으로 검출할 수 있다.
이하에서는, 본 개시의 기술을 SPAD에 적용한 경우를 예로 들어 설명한다. 또한, 이하에 있어서, SPAD를 구비한 화소를, SPAD 화소라고 칭하여 설명한다.
<1. SPAD 화소의 비교예>
처음에, 본 개시의 기술의 이해를 용이하게 하기 위해서, 본 개시의 화소 구조와 비교하는 비교예로서의 SPAD 화소의 구성에 대하여 설명한다.
도 1은, 비교예로서의 SPAD 화소의 회로예를 도시하고 있다.
도 1의 SPAD 화소(10)는, SPAD(11), MOS 트랜지스터(12), 인버터(13) 및 전압 변환 회로(14)를 구비한다.
SPAD(11)의 캐소드는, MOS 트랜지스터(12)의 드레인에 접속됨과 함께, 인버터(13)의 입력 단자에 접속되어 있다. SPAD(11)의 애노드는, 전원 전압 VRLD(이하, 애노드 전압 VRLD라고도 칭한다.)에 접속되어 있다.
SPAD(11)는, 입사광이 입사되었을 때, 발생하는 전자를 애벌란시 증폭시켜서 캐소드 전압 VS의 전기 신호를 출력하는 포토다이오드(단일 광자 애벌란시 포토다이오드)이다. SPAD(11)의 애노드에 공급되는 전원 전압 VRLD는, 예를 들어, SPAD(11)의 브레이크 다운 전압 VBD와 동일한 전압의 부 바이어스(부의 전위)로 된다. 구체적으로는, SPAD(11)의 브레이크 다운 전압 VBD가 20V일 경우, 전원 전압 VRLD는 -20V로 된다.
MOS 트랜지스터(12)는 예를 들어, 포화 영역에서 동작하는 P형의 MOSFET이며, ??칭 저항으로서 작용함으로써, 패시브 ??치를 행한다. MOS 트랜지스터(12)의 소스는 전원 전압 VE에 접속되고, 드레인이 SPAD(11)의 캐소드 및 인버터(13)의 입력 단자에 접속되어 있다. 이에 의해, SPAD(11)의 캐소드에도, 전원 전압 VE가 공급된다. SPAD(11)와 직렬로 접속된 MOS 트랜지스터(12) 대신에 풀업 저항을 사용할 수도 있다.
SPAD(11)에는, 충분한 효율로 광(포톤)을 검출하기 위해서, SPAD(11)의 브레이크 다운 전압 VBD보다도 큰 과잉 바이어스가 인가된다. 예를 들어, SPAD(11)의 브레이크 다운 전압 VBD가 20V이며, 그것보다도 3V 큰 전압을 인가하는 것으로 하면, MOS 트랜지스터(12)의 소스에 공급되는 전원 전압 VE는, 3V로 된다.
인버터(13)는 입력 신호로서의 캐소드 전압 VS가 Lo인 때, Hi의 신호 PFout을 출력하고, 캐소드 전압 VS가 Hi인 때, Lo의 신호 PFout을 출력한다.
전압 변환 회로(14)는 인버터(13)로부터 입력되는 신호 PFout을, 저전압의 신호 PFout_Low로 변환하여 출력한다. 예를 들어, 인버터(13)로부터 입력되는 신호 PFout은 0V 내지 3V의 전압 진폭을 갖는 신호가 되지만, 전압 변환 회로(14)는 이 0V 내지 3V의 전압 진폭을 갖는 신호 PFout을, 0V 내지 1V의 전압 진폭을 갖는 신호 PFout_Low로 변환한다.
MOS 트랜지스터(12), 인버터(13) 및 전압 변환 회로(14)는 SPAD(11)의 캐소드 전압 VS를 화소 신호로서 읽어내서, 후단의 로직 회로로 출력하는 읽어내기 회로를 구성한다.
도 1에 있어서 일점쇄선으로 나타내지는 경계는, 도 3에서 도시하는 SPAD 화소(10)의 화소 구조에 있어서의 제1 기판(21)과 제2 기판(51)의 접합면을 나타내고 있다. 접점(C0)은, 제1 기판(21)의 배선과, 제2 기판(51)의 배선이, Cu-Cu 접합 등의 금속 접합에 의해 전기적으로 접속된 접속부를 나타낸다.
이어서, 도 2를 참조하여, SPAD 화소(10)의 동작에 대하여 설명한다. 도 2는, 광자의 입사에 따른 SPAD(11)의 캐소드 전압 VS의 변화와 검출 신호 PFout을 나타내는 그래프이다.
도 2의 시각 t0보다 전의 시각에서는, SPAD(11)의 캐소드에는 전원 전압 VE가 공급되고, 애노드에는 전원 전압 VRLD가 공급되는 것으로부터, SPAD(11)에 브레이크 다운 전압 VBD보다 큰 역전압이 인가됨으로써, SPAD(11)가 가이거 모드로 설정된다. 이 상태에서는, SPAD(11)의 캐소드 전압 VS는, 전원 전압 VE와 동일하다.
가이거 모드로 설정된 SPAD(11)에 광자가 입사하면, 애벌란시 증배가 발생하여, SPAD(11)에 전류가 흐른다.
시각 t0에 있어서, 애벌란시 증배가 발생하여, SPAD(11)에 전류가 흐르면, 시각 t0 이후, 정전류원으로서의 MOS 트랜지스터(12)에도 전류가 흘러, MOS 트랜지스터(12)의 저항 성분에 의해 전압 강하가 발생한다.
시각 t2에 있어서, SPAD(11)의 캐소드 전압 VS가 0V보다도 낮아지면, 브레이크 다운 전압 VBD보다도 낮은 상태가 되므로, 애벌란시 증폭이 정지한다. 여기서, 애벌란시 증폭에 의해 발생하는 전류가 정전류원으로서의 MOS 트랜지스터(12)에 흐름으로써 전압 강하를 발생시키고, 발생한 전압 강하에 수반하여, 캐소드 전압 VS가 브레이크 다운 전압 VBD보다도 낮은 상태로 됨으로써, 애벌란시 증폭을 정지시키는 동작이 ??치 동작이다.
애벌란시 증폭이 정지하면 MOS 트랜지스터(12)에 흐르는 전류가 서서히 감소하고, 시각 t4에 있어서, 캐소드 전압 VS가 다시 원래의 전원 전압 VE까지 되돌아가고, 다음 새로운 포톤을 검출할 수 있는 상태로 된다(리차지 동작).
인버터(13)는 입력 전압인 캐소드 전압 VS가 소정의 역치 전압 Vth(=VE/2) 이상인 때, Lo(Low)의 PFout 신호를 출력하고, 캐소드 전압 VS가 소정의 역치 전압 Vth 미만인 때, Hi의 PFout 신호를 출력한다. 도 2의 예에서는, 시각 t1 내지 시각 t3의 기간, Hi(High)의 PFout 신호가 출력된다.
도 3은, 도 1의 SPAD 화소(10)의 단면도를 도시하고 있다.
SPAD 화소(10)는, 도 3에 도시되는 바와 같이 제1 기판(21)과 제2 기판(51)이 접합되어서 구성되어 있다. 도 3 중의 일점쇄선은, 도 1의 일점쇄선에 대응하고, 제1 기판(21)과 제2 기판(51)의 접합면을 나타내고 있다. 이하에서는, 설명을 알기 쉽게 하기 위해서, 적절히, 제1 기판(21)을 화소 기판(21), 제2 기판(51)을 로직 기판(51)이라고 칭하여 설명한다.
화소 기판(21)은 실리콘 등으로 구성되는 반도체 기판(22)과, 배선층(23)과, 온 칩 렌즈(24)를 갖는다. 이하, 화소 기판(21)의 배선층(23)을 후술하는 로직 기판(51)의 배선층(53)과의 구별을 용이하게 하기 위해서, 센서 측 배선층(23)이라고 칭하고, 로직 기판(51)의 배선층(53)에 대해서는 로직측 배선층(53)이라고 칭한다. 화소 기판(21)의 센서 측 배선층(23)과, 로직 기판(51)의 로직측 배선층(53)이 대향하는 형으로 접합되어 있다. 반도체 기판(22)에 대하여 센서 측 배선층(23)이 형성된 면이 반도체 기판(22)의 표면이며, 도면 중, 상측이 되는 온 칩 렌즈(24)가 형성되어 있는 면이 반도체 기판(22)의 이면이며, 또한, 광이 입사되는 수광면이다.
반도체 기판(22)에는, N웰(31), P형 확산층(32), N형 확산층(33) 및 홀 축적층(34)이 화소 분리부(35)의 내측에 형성되어 있다. 화소 분리부(35)는 평면으로 보아 인접 화소와의 경계인 화소 경계부에 배치되어 있다.
N웰(31)은 반도체 기판(22)을 불순물 농도가 옅은 N형으로 제어함으로써 형성되고, SPAD 화소(10)에 있어서의 광전 변환에 의해 발생하는 전자를 애벌란시 증배 영역으로 전송하는 전계를 형성한다. 또한, N웰(31) 대신에, 불순물 농도를 얇은 P형으로 제어한 P웰로 할 수도 있다.
P형 확산층(32)은 N웰(31) 내에 직사각형의 평면 영역에서 형성된, 진한 P형의 확산층이다. N형 확산층(33)은 P형 확산층(32)의 평면 영역보다도 조금 넓은 직사각형의 평면 영역에서 형성된, 진한 N형의 확산층이다. N형 확산층(33)의 기판 표면 근방의 일부는 또한 고농도로 형성되어 있고, 애벌란시 증배 영역을 형성하기 위한 부전압을 공급하기 위한 캐소드 전극으로서의 콘택트 전극(41)에 접속하는 콘택트층(33A)으로 되어 있다. P형 확산층(32)과 N형 확산층(33)이 접합하는 PN 접합 영역에 형성되는 공핍층에 의해, 애벌란시 증배 영역이 형성된다.
홀 축적층(34)은 N웰(31)의 측면 및 저면(온 칩 렌즈(24) 측의 면)을 둘러싸도록 형성되는 P형의 확산층이며, 홀을 축적한다. 또한, 홀 축적층(34)의 표면 근방의 일부는 또한 고농도로 형성되어 있고, 애노드 전극으로서의 콘택트 전극(42)과 전기적으로 접속되는 콘택트층(34A)으로 되어 있다.
화소 분리부(35)는 인접 화소와의 경계에 형성되고, 인접하는 다른 화소와 전기적으로 분리한다. 화소 분리부(35)는 예를 들어 절연층만으로 구성되어도 되고, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN) 등의 금속층의 외측(N웰(31) 측)을 SiO2 등의 절연층으로 덮는 2중 구조여도 된다.
센서 측 배선층(23)에서는, 콘택트 전극(41 및 42), 메탈 배선(43 및 44), 콘택트 전극(45), 그리고, 메탈 배선(46)이 층간 절연막(47) 내에 형성되어 있다.
캐소드 전극으로서의 콘택트 전극(41)은 콘택트층(33A)과 메탈 배선(44)을 접속하고, 콘택트 전극(45)은 메탈 배선(44)과 메탈 배선(46)을 접속한다. 메탈 배선(46)은 로직측 배선층(53)의 메탈 배선(61)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다. 메탈 배선(46)과 메탈 배선(61)의 금속 접합 부분이, 도 1의 접점(C0)에 대응한다.
메탈 배선(44)은 평면으로 보아 애벌란시 증배 영역을 덮도록, 애벌란시 증배 영역보다도 넓게 형성된다. 또한, 메탈 배선(44)은 반도체 기판(22)의 화소 영역을 투과한 광을, 반도체 기판(22) 측으로 반사시키는 구조여도 상관없다.
메탈 배선(43)은 평면으로 보아 콘택트층(34A)과 겹치도록 형성된다.
애노드 전극으로서의 콘택트 전극(42)은 콘택트층(34A)과 메탈 배선(43)을 접속한다. 메탈 배선(43)은 도시하지 않은 영역에서 로직 기판(51)의 메탈 배선과 전기적으로 접속되어 있고, 로직 기판(51)으로부터 공급되는 애노드 전압 VRLD가, 메탈 배선(43) 및 콘택트 전극(42)을 통하여, 콘택트층(34A)에 공급된다.
한편, 로직 기판(51)은 실리콘 등으로 구성되는 반도체 기판(52)과, 배선층(53)(로직측 배선층(53))을 갖는다.
도면 중, 상측이 되는 반도체 기판(52)의 표면측에는, 정전류원으로서의 MOS 트랜지스터(12)나, 인버터(13)를 구성하는 MOS 트랜지스터를 포함하는 복수의 MOS 트랜지스터(Tr)가 형성되어 있다.
로직측 배선층(53)에는, 메탈 배선(61 내지 63) 및 콘택트 전극(64)이 층간 절연막(65) 내에 형성되어 있다.
메탈 배선(61)은 센서 측 배선층(23)의 메탈 배선(46)과, Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다. 콘택트 전극(64)은 메탈 배선(61)과 메탈 배선(62)을 접속하고 있다. 캐소드 전극으로서의 콘택트 전극(41)에 공급되는 전원 전압 VE가, 메탈 배선(62), 콘택트 전극(64) 및 메탈 배선(61)을 통하여, 센서 측 배선층(23)의 메탈 배선(46)에 공급된다.
로직측 배선층(53)은 메탈 배선(62)의 층과, 메탈 배선(63)의 층의 적어도 2층의 메탈 배선층과, 그들 사이의 층간 절연막(65)을 갖는다.
이상과 같이, 비교예로서의 SPAD 화소(10)는, SPAD(11)만이 화소 기판(21)에 형성되고, 그 이외의 회로, 예를 들어, MOS 트랜지스터(12), 인버터(13) 및 전압 변환 회로(14)는 로직 기판(51) 측에 형성되어 있다. SPAD(11) 이외의 회로가 로직 기판(51) 측에 모두 배치되어 있기 때문에, 1 화소당의 회로 면적을 축소하기에는 한계가 있었다.
<2. SPAD 화소의 제1 실시 형태>
도 4는, 본 개시의 제1 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하고 있다.
도 4에 있어서, 비교예로서 설명한 도 1의 SPAD 화소(10)와 대응하는 부분에 대해서는 동일한 부호를 부여하고 있고, 그 부분의 설명은 적절히 생략한다.
SPAD 화소(100)는 도 4에 도시되는 바와 같이, SPAD(11), MOS 트랜지스터(12) 및 인버터(13)를 구비하고, 또한, 인버터(13)가 P형의 MOSFET인 MOS 트랜지스터(15)와 N형의 MOSFET인 MOS 트랜지스터(16)의 구성으로 구체적으로 나타내져 있다. 또한, 도 4에서는 도시가 생략되어 있지만, SPAD 화소(100)도, 도 1의 SPAD 화소(10)와 마찬가지로, 인버터(13)의 후단에 전압 변환 회로(14)를 구비한다. 따라서, 도 4의 제1 실시 형태의 SPAD 화소(100)의 회로 구성은, 비교예인 도 1의 SPAD 화소(10)와 동일하며, 동작도 동일해진다.
도 4의 제1 실시 형태의 SPAD 화소(100)와, 비교예인 도 1의 SPAD 화소(10)의 상위점은, 일점쇄선의 위치이다. 바꾸어 말하면, SPAD 화소(100)가 형성되는 화소 기판(21)과 로직 기판(51)의 2매의 기판에 대한 회로 배치가 다르다.
구체적으로는, 도 1의 SPAD 화소(10)에서는, SPAD(11)만이 화소 기판(21) 측에 형성되고, MOS 트랜지스터(12) 및 인버터(13)는 로직 기판(51) 측에 형성되어 있었다.
이에 반해, 도 4의 제1 실시 형태의 SPAD 화소(100)에서는, SPAD(11), MOS 트랜지스터(12) 및 인버터(13)가 화소 기판(21) 측에 형성되어 있다. 화소 기판(21)과 로직 기판(51)이 전기적으로 접속되는 접점은, 접점(C1 내지 C3)의 3군데를 포함한다. 접점(C1)은, 정전류원으로서의 MOS 트랜지스터(12)의 게이트부이며, 접점(C2)은, 전원 전압 VE의 공급부이며, 접점(C3)은, 인버터(13)의 출력부이다.
도 5는, 제1 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 5에 있어서도, 비교예로서 설명한 도 3의 SPAD 화소(10)와 대응하는 부분에 대해서는 동일한 부호를 부여하고 있고, 그 부분의 설명은 적절히 생략한다. 도 5 중의 일점쇄선은, 화소 기판(21)과 로직 기판(51)의 접합면을 나타내고 있다.
화소 기판(21)은 도 3의 SPAD 화소(10)와 마찬가지로, 반도체 기판(22)과, 센서 측 배선층(23)과, 온 칩 렌즈(24)를 갖는다. SPAD 화소(100)의 반도체 기판(22) 내의 구성은, 도 3의 SPAD 화소(10)와 동일하다.
도 5의 SPAD 화소(100)가 도 4의 SPAD 화소(10)와 다른 부분은, 반도체 기판(22)과 반도체 기판(52) 사이의 센서 측 배선층(23) 내의 구성이며, 구체적으로는, MOS 트랜지스터(12)와 인버터(13)가 센서 측 배선층(23) 내에 형성되어 있는 점이다. MOS 트랜지스터(12)와 인버터(13)는 화소 기판(21)의 두께 방향의 위치가, P형 확산층(32)과 N형 확산층(33)으로 구성되는 SPAD(11)와 다른 위치에 배치되고, 평면으로 보아 SPAD(11)와 적어도 일부가 중첩하는 영역에 배치되어 있다.
반도체 기판(22) 내의 콘택트층(33A)과 접속된 캐소드 전극으로서의 콘택트 전극(41)은 센서 측 배선층(23) 내의 메탈 배선(181)과 접속되어 있다. 로직 기판(51)으로부터 공급된 전원 전압 VE가, MOS 트랜지스터(12) 및 메탈 배선(181)을 통하여, 콘택트 전극(41)에 공급된다.
반도체 기판(22) 내의 콘택트층(34A)에는, 애노드 전극으로서의 콘택트 전극(42)이 접속되고, 로직 기판(51)으로부터 애노드 전압 VRLD가 공급되고 있지만, 도 5에서는, 스페이스의 사정에 따라 도시가 생략되어 있다.
센서 측 배선층(23)의 접합면에 형성된 메탈 배선(121)은 로직측 배선층(53)의 메탈 배선(141)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다. 또한, 메탈 배선(122)은 로직측 배선층(53)의 메탈 배선(142)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다.
로직 기판(51)은 도 3의 SPAD 화소(10)와 마찬가지로, 반도체 기판(52)과, 로직측 배선층(53)을 갖는다. 로직측 배선층(53)에는, 메탈 배선(141 내지 145), 그리고, 콘택트 전극(151 및 152)이, 층간 절연막(65) 내에 형성되어 있다.
메탈 배선(141)은 센서 측 배선층(23)의 메탈 배선(121)과, Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다. 콘택트 전극(151)은 메탈 배선(141)과 메탈 배선(143)을 접속하고 있다. 메탈 배선(142)은 센서 측 배선층(23)의 메탈 배선(122)과, Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다. 콘택트 전극(152)은 메탈 배선(142)과 메탈 배선(144)을 접속하고 있다. 메탈 배선(143과 144)은, 로직측 배선층(53) 내의 동일층에 형성되어 있고, 메탈 배선(143) 및 메탈 배선(144)과 다른 층에, 메탈 배선(145)이나 메탈 배선(146)이 형성되어 있다.
로직측 배선층(53)은 메탈 배선(143 및 144)의 층과, 메탈 배선(145)의 층의 적어도 2층의 메탈 배선층과, 그들 사이의 층간 절연막(65)을 갖는다.
반도체 기판(52)의 표면측에는, 복수의 MOS 트랜지스터(Tr')가 형성되어 있다. 이 복수의 MOS 트랜지스터(Tr')는, 센서 측 배선층(23) 내에 형성된, MOS 트랜지스터(12)와 인버터(13) 이외의 MOS 트랜지스터이다.
메탈 배선(121)과 메탈 배선(141)의 금속 접합 부분은, 예를 들어, 도 4의 접점(C1)에 대응하고, 센서 측 배선층(23) 내에 형성된 MOS 트랜지스터(12)의 게이트에 공급되는 소정의 전압이 로직 기판(51) 측으로부터 화소 기판(21) 측에 공급된다.
메탈 배선(122)과 메탈 배선(142)의 금속 접합 부분은, 예를 들어, 도 4의 접점(C2)에 대응하고, 캐소드 전극으로서의 콘택트 전극(41)에 공급되는 전원 전압 VE가, 로직 기판(51) 측으로부터 화소 기판(21) 측에 공급된다.
도 4의 접점(C3)에 대응하는 금속 접합 부분은, 도 5에서 도시되지 않는 영역에 형성되어 있다.
도 6은, 도 5의 센서 측 배선층(23)을 반도체 기판(22) 측으로부터 본 평면도이다.
센서 측 배선층(23)에 있어서, 직사각형의 화소 영역의 중앙부에는, 캐소드 전극으로서 전원 전압 VE를 공급하는 4개의 콘택트 전극(41)이 배치되어 있다. 4개의 콘택트 전극(41)은 제1 메탈 배선층(M1)의 메탈 배선(181)을 통하여, MOS 트랜지스터(12)의 드레인과 접속되어 있다. MOS 트랜지스터(12)의 게이트가, 콘택트 전극(VC1)을 통하여, 로직측 배선층(53)과의 접합면에 형성된 접점(C1)으로서의 메탈 배선(121)에 접속되어 있다. MOS 트랜지스터(12)의 소스는, 제1 메탈 배선층(M1)의 메탈 배선(182)을 통하여 콘택트 전극(VC2)에 접속되고, 콘택트 전극(VC2)이, 로직측 배선층(53)과의 접합면에 형성된 접점(C2)으로서의 메탈 배선(122)에 접속되어 있다.
인버터(13)를 구성하는 한쪽의 MOS 트랜지스터(15)의 소스도, 제1 메탈 배선층(M1)의 메탈 배선(182)을 통하여 콘택트 전극(VC2)에 접속되어 있다. MOS 트랜지스터(15)의 게이트는, 제1 메탈 배선층(M1)의 메탈 배선(181)에 의해, 캐소드 전극으로서의 4개의 콘택트 전극(41) 및 MOS 트랜지스터(16)의 게이트에 접속되어 있다. MOS 트랜지스터(15)의 드레인은, 제1 메탈 배선층(M1)의 메탈 배선(183)을 통하여 콘택트 전극(VC3)에 접속되어 있고, 콘택트 전극(VC3)이, 로직측 배선층(53)의 접합면에 형성된 접점(C3)으로서의 메탈 배선(123)에 접속되어 있다.
인버터(13)를 구성하는 다른 쪽의 MOS 트랜지스터(16)의 드레인도, 제1 메탈 배선층(M1)의 메탈 배선(183)을 통하여 콘택트 전극(VC3)에 접속되어 있고, 콘택트 전극(VC3)을 통하여, 접점(C3)으로서의 메탈 배선(123)에 접속되어 있다. MOS 트랜지스터(16)의 게이트는, 제1 메탈 배선층(M1)의 메탈 배선(181)에 의해, MOS 트랜지스터(15)의 게이트 및 캐소드 전극으로서의 4개의 콘택트 전극(41)에 접속되어 있다. MOS 트랜지스터(16)의 소스는, 제1 메탈 배선층(M1)의 메탈 배선(184)을 통하여 콘택트 전극(VC4)에 접속되어 있고, 콘택트 전극(VC4)이, 제2 메탈 배선층(M2)의 GND 배선(186)에 접속되어 있다. 제2 메탈 배선층(M2)의 GND 배선(186)은 직사각형의 화소 영역의 외주부에 배치되어 있다.
제1 메탈 배선층(M1)의 화소 영역의 외주부에는, 제2 메탈 배선층(M2)의 GND 배선(186)을 덮도록 메탈 배선(185)이 형성되어 있다. 또한, GND 배선(186)보다 내측에서, 메탈 배선(185)과 겹치는 위치에는, 콘택트층(34A)과 접속되는 애노드 전극으로서의 콘택트 전극(42)이 복수 배치되어 있다. 콘택트 전극(42)은 반도체 기판(22)의 콘택트층(34A)과 적어도 1점에서 접속되면 되지만, 저항을 낮추기 위해서, 도 6에 도시되는 바와 같이 반도체 기판(22)의 콘택트층(34A)의 바로 아래에 복수 마련되고, 복수점에서 접속되어 있다.
이상 설명한 제1 실시 형태에 관계되는 SPAD 화소(100)에 의하면, 도 4 내지 도 6에서 설명한 바와 같이, MOS 트랜지스터(12) 및 인버터(13)(MOS 트랜지스터(15 및 16))가 화소 기판(21) 측의 센서 측 배선층(23)에 형성된다.
비교예로서 설명한 도 1 및 도 3의 SPAD 화소(10)와 비교하면, SPAD(11) 이외의 소자인 MOS 트랜지스터(12, 15 및 16)를 센서 측 배선층(23)에 배치한 것에 의해, 로직 기판(51) 측에 배치하는 소자수를 저감시킬 수 있으므로, 화소 사이즈를 축소한 경우에도, 필요한 소자를 화소 내에 배치할 수 있다. 즉, 화소 사이즈를 축소할 수 있다.
비교예인 SPAD 화소(10)의 적층 구조에서는, 도 1에서 도시한 바와 같이, 화소 기판(21)과 로직 기판(51)의 접점(C0)이, SPAD(11)의 캐소드, 정전류원인 MOS 트랜지스터(12)의 드레인 및 인버터(13)의 입력 단자가 접속되는 접속 배선 상에 있었다. 그 때문에, SPAD(11)의 캐소드, 정전류원인 MOS 트랜지스터(12)의 드레인 및 인버터(13)의 입력 단자를 접속하는 접속 배선이, 화소 기판(21)과 로직 기판(51)을 걸치기 위하여 길어져, 캐소드 용량이 커져버린다.
이에 반해, 제1 실시 형태에 관계되는 SPAD 화소(100)에 의하면, SPAD(11), MOS 트랜지스터(12) 및 인버터(13)의 모두가 화소 기판(21) 측의 센서 측 배선층(23)에 형성되므로, 이들을 접속하는 접속 배선을 짧게 할 수 있어, 캐소드 용량을 저감할 수 있다.
<3. SPAD 화소의 제2 실시 형태>
도 7은, 본 개시의 제2 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 8은, 제2 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하고 있다.
도 7 및 도 8에 있어서, 상술한 비교예의 SPAD 화소(10), 또는, 제1 실시 형태와 대응하는 부분에 대해서는 동일한 부호를 부여하고 있어, 그 부분의 설명은 적절히 생략한다. 제3 실시 형태 내지 제10 실시 형태에 대해서도 마찬가지로 한다.
도 7의 제2 실시 형태에 관계되는 SPAD 화소(100)의 단면도와, 도 5에 도시한 제1 실시 형태에 관계되는 SPAD 화소(100)의 단면도의 상위점은, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)보다도 반도체 기판(22) 측에, 메탈 차광층(M0)이 새롭게 마련된 점이다. 구체적으로는, 도 7에는, 메탈 차광층(M0)으로서 메탈 배선(201 및 202)이 형성되어 있다. 메탈 배선(201)은 애벌란시 증배 영역이 형성되는 P형 확산층(32) 및 N형 확산층(33)보다도 넓은 평면 영역에서 형성되고, 메탈 배선(202)은 콘택트층(34A)을 포함하는 홀 축적층(34)보다도 넓은 평면 영역에서 화소 영역의 외주부에 형성되어 있다. 메탈 차광층(M0)에 형성된 메탈 배선(201 및 202)은, 반도체 기판(22)과, MOS 트랜지스터(12) 및 인버터(13) 사이에 배치되어 있다. 이에 의해, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광이, 하층의 MOS 트랜지스터(12) 및 인버터(13) 등의 소자에 입사되는 것을 방지하여, 하층의 소자에 있어서 광 전류가 발생하는 것을 방지한다. 또한, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광을 반도체 기판(22) 측으로 반사시킴으로써, 광전 변환에 기여하는 광의 효율을 증가시킬 수도 있다.
도 8에 도시되는 제2 실시 형태에 관계되는 SPAD 화소(100)의 회로에 있어서, 메탈 차광층(M0)의 위치가, 파선으로 나타내져 있다.
도 9는, 도 7의 센서 측 배선층(23)을 반도체 기판(22) 측으로부터 본 평면도이다.
도 9에 있어서 메탈 차광층(M0)의 메탈 배선(201 및 202)이, 회색으로 착색된 영역으로 도시되어 있다. 메탈 배선(201)은 도 9에 도시되는 바와 같이, 직사각형의 화소 영역의 중앙부의 4개의 콘택트 전극(41), 정전류원으로서의 MOS 트랜지스터(12), 인버터(13)를 구성하는 MOS 트랜지스터(15 및 16)의 모두를 덮도록 중첩하여 배치되어 있다. 메탈 배선(202)은 애노드 전극으로서 복수 배치되어서 콘택트층(34A)과 접속되는 콘택트 전극(42)의 모두를 덮도록 중첩하여 화소 영역의 외주부에 배치되어 있다.
제2 실시 형태에 관계되는 SPAD 화소(100)는, 센서 측 배선층(23) 내에 메탈 차광층(M0)으로서 메탈 배선(201 및 202)이 새롭게 마련된 점 이외에는, 제1 실시 형태에 관계되는 SPAD 화소(100)와 마찬가지이다.
이상 설명한 제2 실시 형태에 관계되는 SPAD 화소(100)에 의하면, 제1 실시 형태와 마찬가지로, SPAD(11) 이외의 소자(MOS 트랜지스터(12, 15 및 16))가 화소 기판(21) 측의 센서 측 배선층(23)에 형성된다. 이에 의해, 로직 기판(51) 측에 배치하는 소자수를 저감시킬 수 있으므로, 화소 사이즈를 축소할 수 있다. 또한, SPAD(11)의 캐소드, 정전류원인 MOS 트랜지스터(12)의 드레인 및 인버터(13)의 입력 단자를 접속하는 접속 배선을 짧게 할 수 있으므로, 캐소드 용량을 저감할 수 있다.
또한, 메탈 차광층(M0)으로서 메탈 배선(201 및 202)을 마련한 것에 의해, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광이, 하층의 MOS 트랜지스터(12) 및 인버터(13) 등의 소자에 입사되는 것을 방지하여, 하층의 소자에 있어서 광 전류가 발생하는 것을 방지할 수 있다.
<4. SPAD 화소의 제3 실시 형태>
도 10은, 본 개시의 제3 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하고 있다.
도 11은, 제3 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 10에 도시되는 제3 실시 형태에 관계되는 SPAD 화소(100)의 회로를, 도 4에 도시한 제1 실시 형태에 관계되는 SPAD 화소(100)와 비교하면, 다이오드(241)가 더 추가되어 있다. 또한, 파선으로 나타내지는 메탈 차광층(M0)이, SPAD(11)와 다이오드(241) 사이에 배치되어 있다.
다이오드(241)의 애노드는 GND에 접속되어 있다. 다이오드(241)의 캐소드는, SPAD(11)의 캐소드, MOS 트랜지스터(12)의 드레인 및 인버터(13)의 입력 단자에 접속되어 있다.
도 10에 있어서, 화소 기판(21)과 로직 기판(51)의 물리적인 경계(접합면)는 일점쇄선으로 나타내지고, 화소 기판(21)과 로직 기판(51)의 전기적인 접점(C4)은, 다이오드(241)의 캐소드와, MOS 트랜지스터(12)의 드레인 및 인버터(13)의 입력 단자 사이에 배치된다. SPAD(11) 및 다이오드(241)는 화소 기판(21) 측에 형성되고, MOS 트랜지스터(12) 및 인버터(13)는 로직 기판(51) 측에 형성된다.
다이오드(241)의 캐소드측이 0V보다 작은 부의 전압이 되면, 순방향 전압이 되므로, 다이오드(241)에 전류가 흘러, 다이오드(241)의 캐소드측이 0V가 된다. 즉, 다이오드(241)는 SPAD(11)의 캐소드, MOS 트랜지스터(12)의 드레인 및 인버터(13)의 입력 단자의 접속 배선의 전압을 0V보다 작은 부의 전압으로 낮추지 않도록 하는 클램프 회로로서 기능한다. 이에 의해, MOS 트랜지스터(12) 및 인버터(13)에 부의 전압이 인가되는 것을 방지하여, SPAD(11)에 대광량이 입사된 경우의 파괴 내성을 향상시킬 수 있다.
또한, 제1 및 제2 실시 형태에서는, SPAD(11)의 애노드에 공급되는 전원 전압 VRLD를, SPAD(11)의 브레이크 다운 전압 VBD와 동일한 전압의 부 바이어스로 했지만, 브레이크 다운 전압 VBD보다 낮은 부 바이어스(브레이크 다운 전압 VBD의 절댓값이 큰 전압)를 인가할 수 있다.
도 11에 도시되는 제3 실시 형태에 관계되는 SPAD 화소(100)의 단면도에서는, 다이오드(241)가 화소 기판(21) 측의 센서 측 배선층(23) 내에 형성되어 있다. 다이오드(241)는 화소 기판(21)의 두께 방향의 위치가, P형 확산층(32)과 N형 확산층(33)으로 구성되는 SPAD(11)와 다른 위치에 배치되고, 평면으로 보아 SPAD(11)와 적어도 일부가 중첩하는 영역에 배치되어 있다. 다이오드(241)의 캐소드가, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)에 형성된 메탈 배선(261)을 통하여, 콘택트층(33A)에 접속된 콘택트 전극(41)과 접속되어 있다. 다이오드(241)의 애노드는, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)에 형성된 메탈 배선(262)을 통하여, 센서 측 배선층(23)의 접합면에 형성된 메탈 배선(271)과 접속되어 있다. 메탈 배선(271)은 로직측 배선층(53)의 메탈 배선(281)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되고, 로직 기판(51) 측의 GND에 접속되어 있다.
또한, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)보다도 반도체 기판(22) 측에, 메탈 차광층(M0)으로서, 메탈 배선(301)이 형성되어 있다. 메탈 배선(301)은 SPAD(11)와 다이오드(241) 사이의 센서 측 배선층(23) 내에 배치되어 있다. 메탈 배선(301)은 반도체 기판(22) 내의 광전 변환 영역보다도 넓은 평면 영역에서 형성되어 있다. 메탈 차광층(M0)에 형성된 메탈 배선(301)은 반도체 기판(22) 내의 광전 변환 영역을 통과한 광이, 하층의 다이오드(241) 등에 입사되는 것을 방지하여, 하층의 다이오드(241) 등에 있어서 광 전류가 발생하는 것을 방지한다. 또한, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광을 반도체 기판(22) 측으로 반사시킴으로써, 광전 변환에 기여하는 광의 효율을 증가시킬 수도 있다.
제3 실시 형태에 관계되는 SPAD 화소(100)의 기타의 구성은, 비교예로서 설명한 도 3의 SPAD 화소(10)와 마찬가지이다. 로직 기판(51) 측에 형성된 복수의 MOS 트랜지스터(Tr)에는, MOS 트랜지스터(12)나, 인버터(13)를 구성하는 MOS 트랜지스터가 포함된다.
제3 실시 형태에 관계되는 SPAD 화소(100)에 의하면, 클램프 회로로서 기능하는 다이오드(241)를 마련함으로써, 화소 기판(21) 측에 부의 전압이 인가되는 것을 방지할 수 있어, 대광량에 대한 파괴 내성을 향상시킬 수 있다. 화소 기판(21) 측의 센서 측 배선층(23) 내에 SPAD(11) 이외의 소자인 다이오드(241)를 배치한 것에 의해, 모든 소자를 로직 기판(51) 측에 배치한 경우와 비교하여, 로직 기판(51) 측에 배치하는 소자수를 저감시킬 수 있으므로, 화소 사이즈를 축소할 수 있다.
또한, 상술한 제3 실시 형태에 있어서, 메탈 차광층(M0)의 메탈 배선(301)은 생략해도 된다.
<5. SPAD 화소의 제4 실시 형태>
도 12는, 본 개시의 제4 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하고 있다.
도 13은, 제4 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 12에 도시되는 제4 실시 형태에 관계되는 SPAD 화소(100)의 회로를, 도 10에 도시한 제3 실시 형태에 관계되는 SPAD 화소(100)와 비교하면, SPAD(11)와 다이오드(241)의 캐소드 사이에 저항(321)이 더 추가되어 있다. 파선으로 나타내지는 메탈 차광층(M0)이, SPAD(11)와 저항(321) 사이에 배치되어 있다.
도 12에 있어서, 화소 기판(21)과 로직 기판(51)의 물리적인 경계(접합면)는 일점쇄선으로 나타내지고, 화소 기판(21)과 로직 기판(51)의 전기적인 접점(C5)은, 저항(321)과 다이오드(241)의 캐소드 사이에 배치된다. SPAD(11) 및 저항(321)은 화소 기판(21) 측에 형성되고, 다이오드(241), MOS 트랜지스터(12) 및 인버터(13)는 로직 기판(51) 측에 형성된다.
저항(321)은 클램프 회로로서의 다이오드(241)에 흐르는 전류를 제한하는 기능을 갖는다. 저항(321)을 마련함으로써, 다이오드(241)의 사이즈를 작게 할 수 있어, 효율적으로 회로를 배치할 수 있다.
도 13에 도시되는 SPAD 화소(100)의 단면도에서는, 저항(321)이 화소 기판(21) 측의 센서 측 배선층(23) 내에 형성되어 있다. 저항(321)은 화소 기판(21)의 두께 방향의 위치가, P형 확산층(32)과 N형 확산층(33)으로 구성되는 SPAD(11)와 다른 위치에 배치되고, 평면으로 보아 SPAD(11)와 적어도 일부가 중첩하는 영역에 배치되어 있다. 저항(321)의 일단부가, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)에 형성된 메탈 배선(322)을 통하여, 콘택트층(33A)에 접속된 콘택트 전극(41)과 접속되어 있다. 저항(321)의 타단은, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)에 형성된 메탈 배선(323)과 콘택트 전극(45)을 통하여, 센서 측 배선층(23)의 접합면에 형성된 메탈 배선(46)과 접속되어 있다. 메탈 배선(46)은 로직측 배선층(53)의 메탈 배선(61)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다. 메탈 배선(46)과 메탈 배선(61)의 금속 접합 부분이, 도 14의 접점(C5)에 대응한다.
센서 측 배선층(23) 내의 제1 메탈 배선층(M1)보다도 반도체 기판(22) 측에, 메탈 차광층(M0)으로서, 메탈 배선(331)이 형성되어 있다. 메탈 배선(331)은 SPAD(11)와 저항(321) 사이의 센서 측 배선층(23) 내에 배치되어 있다. 메탈 배선(331)은 반도체 기판(22) 내의 광전 변환 영역보다도 넓은 평면 영역에서 형성되어 있다. 메탈 차광층(M0)에 형성된 메탈 배선(331)은 반도체 기판(22) 내의 광전 변환 영역을 통과한 광이, 하층의 저항(321) 등에 입사되는 것을 방지하여, 하층의 저항(321) 등에 있어서 광 전류가 발생하는 것을 방지한다. 또한, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광을 반도체 기판(22) 측으로 반사시킴으로써, 광전 변환에 기여하는 광의 효율을 증가시킬 수도 있다.
제4 실시 형태에 관계되는 SPAD 화소(100)에 의하면, 클램프 회로로서 기능하는 다이오드(241)를 마련함으로써, 화소 기판(21) 측에 부의 전압이 인가되는 것을 방지할 수 있어, 대광량에 대한 파괴 내성을 향상시킬 수 있다. 또한, SPAD(11)와 다이오드(241)의 캐소드 사이에 저항(321)을 마련함으로써, 다이오드(241)에 흐르는 전류를 억제할 수 있어, 다이오드(241)의 사이즈를 작게 할 수 있다.
또한, 화소 기판(21) 측의 센서 측 배선층(23) 내에 SPAD(11) 이외의 소자인 저항(321)을 배치한 것에 의해, 로직 기판(51) 측에 배치하는 소자수를 저감시킬 수 있으므로, 화소 사이즈를 축소할 수 있다.
또한, 상술한 제4 실시 형태에 있어서, 메탈 차광층(M0)의 메탈 배선(331)은 생략해도 된다.
<6. SPAD 화소의 제5 실시 형태>
도 14는, 본 개시의 제5 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하고 있다.
도 15는, 제5 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 14에 도시되는 제5 실시 형태에 관계되는 SPAD 화소(100)의 회로는, 도 12에 도시한 제4 실시 형태에 관계되는 SPAD 화소(100)와 동일하다. 그러나, 도 14에 있어서 일점쇄선으로 나타내지는, 화소 기판(21)과 로직 기판(51)의 물리적인 경계(접합면)가 다르다. 도 12에 도시한 제4 실시 형태에서는, 일점쇄선으로 나타내지는, 화소 기판(21)과 로직 기판(51)의 경계가, 저항(321)과 다이오드(241)의 캐소드 사이에 마련되어 있었지만, 도 14의 제5 실시 형태에서는, 저항(321)과 다이오드(241)의 캐소드의 접속점과, MOS 트랜지스터(12)의 드레인과 인버터(13)의 입력 단자의 접속점 사이에 마련되어 있다. 바꿔 말하면, 화소 기판(21)과 로직 기판(51)의 전기적인 접점(C4)의 배치는, 도 10에 도시한 제3 실시 형태와 마찬가지이다. SPAD(11), 저항(321) 및 다이오드(241)는 화소 기판(21) 측에 형성되고, MOS 트랜지스터(12) 및 인버터(13)는 로직 기판(51) 측에 형성된다. 파선으로 나타내지는 메탈 차광층(M0)은, SPAD(11)와, 저항(321) 및 다이오드(241) 사이에 배치되어 있다.
도 15에 도시되는 SPAD 화소(100)의 단면도에서는, 다이오드(241)와 저항(321)이 화소 기판(21) 측의 센서 측 배선층(23) 내에 형성되어 있다. 다이오드(241)와 저항(321)은 화소 기판(21)의 두께 방향의 위치가, P형 확산층(32)과 N형 확산층(33)으로 구성되는 SPAD(11)와 다른 위치에 배치되고, 평면으로 보아 SPAD(11)와 적어도 일부가 중첩하는 영역에 배치되어 있다.
다이오드(241)의 캐소드가, 센서 측 배선층(23) 내의 제2 메탈 배선층(M2)에 형성된 메탈 배선(261) 등을 통하여, 센서 측 배선층(23)의 접합면에 형성된 메탈 배선(46)과 접속되어 있다. 다이오드(241)의 애노드는, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)에 형성된 메탈 배선(262) 등을 통하여, 센서 측 배선층(23)의 접합면에 형성된 메탈 배선(271)과 접속되어 있다. 메탈 배선(271)은 로직측 배선층(53)의 메탈 배선(281)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되고, 로직 기판(51) 측의 GND에 접속되어 있다.
저항(321)의 일단부가, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)에 형성된 메탈 배선(322)을 통하여, 콘택트층(33A)에 접속된 콘택트 전극(41)과 접속되어 있다. 저항(321)의 타단은, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)에 형성된 메탈 배선(323)과 콘택트 전극(45) 등을 통하여, 센서 측 배선층(23)의 접합면에 형성된 메탈 배선(46)과 접속되어 있다. 메탈 배선(46)은 로직측 배선층(53)의 메탈 배선(61)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다. 메탈 배선(46)과 메탈 배선(61)의 금속 접합 부분이, 도 14의 접점(C4)에 대응한다.
또한, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)보다도 반도체 기판(22) 측에, 메탈 차광층(M0)으로서, 메탈 배선(351)이 형성되어 있다. 메탈 배선(351)은 SPAD(11)와, 저항(321) 및 다이오드(241) 사이의 센서 측 배선층(23) 내에 배치된다. 메탈 배선(351)은 반도체 기판(22) 내의 광전 변환 영역보다도 넓은 평면 영역에서 형성되어 있다. 메탈 차광층(M0)에 형성된 메탈 배선(351)은 반도체 기판(22) 내의 광전 변환 영역을 통과한 광이, 하층의 다이오드(241), 저항(321) 등의 소자에 입사되는 것을 방지하여, 하층의 소자에 있어서 광 전류가 발생하는 것을 방지한다. 또한, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광을 반도체 기판(22) 측으로 반사시킴으로써, 광전 변환에 기여하는 광의 효율을 증가시킬 수도 있다.
제5 실시 형태에 관계되는 SPAD 화소(100)에 의하면, 클램프 회로로서 기능하는 다이오드(241)를 마련함으로써, 화소 기판(21) 측에 부의 전압이 인가되는 것을 방지할 수 있어, 대광량에 대한 파괴 내성을 향상시킬 수 있다. 또한, SPAD(11)와 다이오드(241)의 캐소드 사이에 저항(321)을 마련함으로써, 다이오드(241)에 흐르는 전류를 억제할 수 있어, 다이오드(241)의 사이즈를 작게 할 수 있다. 또한, 화소 기판(21) 측의 센서 측 배선층(23) 내에 SPAD(11) 이외의 소자인 다이오드(241)와 저항(321)을 배치한 것에 의해, 로직 기판(51) 측에 배치하는 소자수를 저감시킬 수 있어, 화소 사이즈를 축소할 수 있다.
또한, 상술한 제5 실시 형태에 있어서, 메탈 차광층(M0)의 메탈 배선(351)은 생략해도 된다.
<7. SPAD 화소의 제6 실시 형태>
도 16은, 본 개시의 제6 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하고 있다.
도 17은, 제6 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 16에 도시되는 제6 실시 형태에 관계되는 SPAD 화소(100)의 회로를, 도 4에 도시한 제1 실시 형태에 관계되는 SPAD 화소(100)와 비교하면, P형의 폴리실리콘 TFT(Thin Film Transistor)(371)가 더 추가되어 있다. 또한, 메탈 차광층(M0)이, SPAD(11)와 폴리실리콘 TFT(371) 사이에 배치되어 있다.
폴리실리콘 TFT(371)는, SPAD(11)의 캐소드와, MOS 트랜지스터(12)의 드레인 및 인버터(13)의 입력 단자 사이에 배치되어 있다. 폴리실리콘 TFT(371)의 소스는 MOS 트랜지스터(12)의 드레인 및 인버터(13)의 입력 단자에 접속되어 있다. 폴리실리콘 TFT(371)의 드레인은 SPAD(11)의 캐소드에 접속되어 있다. 폴리실리콘 TFT(371)의 게이트에는 소정의 전압이 인가되어 있다.
도 16에 있어서, 화소 기판(21)과 로직 기판(51)의 물리적인 경계(접합면)는 일점쇄선으로 나타내지고, 화소 기판(21)과 로직 기판(51)의 전기적인 접점(C6)은, 폴리실리콘 TFT(371)의 소스와, MOS 트랜지스터(12)의 드레인 및 인버터(13)의 입력 단자 사이에 배치된다. 화소 기판(21)과 로직 기판(51)의 전기적인 접점(C7)은, 폴리실리콘 TFT(371)의 게이트와, 그 앞에 배치된 도시하지 않은 회로 사이에 배치된다. SPAD(11) 및 폴리실리콘 TFT(371)는, 화소 기판(21) 측에 형성되고, MOS 트랜지스터(12) 및 인버터(13)는 로직 기판(51) 측에 형성된다.
폴리실리콘 TFT(371)를, SPAD(11)와 인버터(13)의 입력 단자 사이에 배치함으로써, 폴리실리콘 TFT(371)의 SPAD(11) 측과 인버터(13) 측에서 전위차를 마련할 수 있다. 폴리실리콘 TFT(371)는, 클램프 회로로서 기능하고, SPAD(11)에 대광량이 입사된 경우의 인버터(13)의 입력 전압의 전압 강하를 제한하여, MOS 트랜지스터(12) 및 인버터(13)의 파괴 내성을 향상시킬 수 있다. 또한, 클램프 회로로서 폴리실리콘 TFT(371)를 마련함으로써, 소비 전력이 허용하는 범위에서, 과잉 바이어스에 상당하는 전원 전압 VE를 임의로 높일 수 있어, PDE(Photon Detection Efficiency)를 향상시킬 수 있다.
도 17에 도시되는 SPAD 화소(100)의 단면도에서는, 폴리실리콘 TFT(371)가, 화소 기판(21) 측의 센서 측 배선층(23) 내에 형성되어 있다. 폴리실리콘 TFT(371)는, 화소 기판(21)의 두께 방향의 위치가, P형 확산층(32)과 N형 확산층(33)으로 구성되는 SPAD(11)와 다른 위치에 배치되고, 평면으로 보아 SPAD(11)와 적어도 일부가 중첩하는 영역에 배치되어 있다.
폴리실리콘 TFT(371)의 드레인이, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)에 형성된 메탈 배선(391)을 통하여, 콘택트층(33A)에 접속된 콘택트 전극(41)과 접속되어 있다. 폴리실리콘 TFT(371)의 소스는, 제1 메탈 배선층(M1)에 형성된 메탈 배선(392), 콘택트 전극(45) 등을 통하여, 센서 측 배선층(23)의 접합면에 형성된 메탈 배선(46)과 접속되어 있다. 메탈 배선(46)은 로직측 배선층(53)의 메탈 배선(61)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다. 메탈 배선(46)과 메탈 배선(61)의 금속 접합 부분이, 도 16의 접점(C6)에 대응한다. 폴리실리콘 TFT(371)의 게이트는, 센서 측 배선층(23) 내의 제2 메탈 배선층(M2)에 형성된 메탈 배선(393)을 통하여, 센서 측 배선층(23)의 접합면에 형성된 메탈 배선(401)과 접속되어 있다. 메탈 배선(401)은 로직측 배선층(53)의 메탈 배선(402)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되고, 로직 기판(51) 측의 소정의 전원 공급 회로에 접속되어 있다. 메탈 배선(401)과 메탈 배선(402)의 금속 접합 부분이, 도 16의 접점(C7)에 대응한다.
또한, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)보다도 반도체 기판(22) 측에, 메탈 차광층(M0)으로서, 메탈 배선(421)이 형성되어 있다. 메탈 배선(421)은 SPAD(11)와 폴리실리콘 TFT(371) 사이의 센서 측 배선층(23) 내에 배치된다. 메탈 배선(421)은 반도체 기판(22) 내의 광전 변환 영역보다도 넓은 평면 영역에서 형성되어 있다. 메탈 차광층(M0)에 형성된 메탈 배선(421)은 반도체 기판(22) 내의 광전 변환 영역을 통과한 광이, 하층의 폴리실리콘 TFT(371) 등의 소자에 입사되는 것을 방지하여, 하층의 폴리실리콘 TFT(371) 등의 소자에 있어서 광 전류가 발생하는 것을 방지한다. 또한, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광을 반도체 기판(22) 측으로 반사시킴으로써, 광전 변환에 기여하는 광의 효율을 증가시킬 수도 있다.
제6 실시 형태에 관계되는 SPAD 화소(100)에 의하면, 클램프 회로로서 기능하는 폴리실리콘 TFT(371)를 마련함으로써, 화소 기판(21) 측의 전압 강하를 억제하여, 대광량에 대한 파괴 내성을 향상시킬 수 있다. 또한, 폴리실리콘 TFT(371)를 마련함으로써, 과잉 바이어스에 상당하는 전원 전압 VE를 임의로 높일 수 있어, PDE를 향상시킬 수 있다. 또한, 화소 기판(21) 측의 센서 측 배선층(23) 내에 SPAD(11) 이외의 소자인 폴리실리콘 TFT(371)를 배치한 것에 의해, 로직 기판(51) 측에 배치하는 소자수를 저감시킬 수 있어, 화소 사이즈를 축소할 수 있다.
또한, 상술한 제6 실시 형태에 있어서, 메탈 차광층(M0)의 메탈 배선(421)은 생략해도 된다.
<8. SPAD 화소의 제7 실시 형태>
도 18은, 본 개시의 제7 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하고 있다.
도 19는, 제7 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 18에 도시되는 제7 실시 형태에 관계되는 SPAD 화소(100)의 회로를, 도 16에 도시한 제6 실시 형태에 관계되는 SPAD 화소(100)와 비교하면, P형의 폴리실리콘 TFT(371)가, P형의 MOS 트랜지스터(441)로 치환되어 있다. 즉, 도 16과 도 18은, FET(전계 효과 트랜지스터)를 TFT로 제작하는지 MOS 트랜지스터로 제작하는지의 차이다. MOS 트랜지스터(441)가 형성된 N웰은 MOS 트랜지스터(441)의 소스에 접속되어 있다. 메탈 차광층(M0)은, SPAD(11)와 P형의 MOS 트랜지스터(441) 사이에 배치되어 있다.
도 18에 있어서, 화소 기판(21)과 로직 기판(51)의 물리적인 경계(접합면)는 일점쇄선으로 나타내지고, 화소 기판(21)과 로직 기판(51)의 전기적인 접점(C6)은, MOS 트랜지스터(441)의 소스와, MOS 트랜지스터(12)의 드레인 및 인버터(13)의 입력 단자 사이에 배치된다. 화소 기판(21)과 로직 기판(51)의 전기적인 접점(C7)은, MOS 트랜지스터(441)의 게이트와, 그 앞에 배치된 도시하지 않은 회로 사이에 배치된다. SPAD(11) 및 MOS 트랜지스터(441)는 화소 기판(21) 측에 형성되고, MOS 트랜지스터(12) 및 인버터(13)는 로직 기판(51) 측에 형성된다.
도 19에 도시되는 제7 실시 형태에 관계되는 SPAD 화소(100)의 단면도와, 도 17에 도시한 제6 실시 형태의 SPAD 화소(1000)의 단면도의 상위점의 하나는, 폴리실리콘 TFT(371) 대신에 MOS 트랜지스터(441)가 센서 측 배선층(23) 내에 마련된 점이다. MOS 트랜지스터(441)는 화소 기판(21)의 두께 방향의 위치가, P형 확산층(32)과 N형 확산층(33)으로 구성되는 SPAD(11)와 다른 위치에 배치되고, 평면으로 보아 SPAD(11)와 적어도 일부가 중첩하는 영역에 배치되어 있다.
폴리실리콘 TFT(371) 대신에 MOS 트랜지스터(441)를 설치한 경우의 동작 및 작용은, 폴리실리콘 TFT(371)를 마련한 제6 실시 형태와 마찬가지이다.
또한, 제1 메탈 배선층(M1)보다도 반도체 기판(22) 측에, 메탈 차광층(M0)으로서, 메탈 배선(451)이 형성되어 있다. 메탈 배선(451)은 SPAD(11)와 MOS 트랜지스터(441) 사이의 센서 측 배선층(23) 내에 배치되어 있다. 메탈 배선(451)은 반도체 기판(22) 내의 광전 변환 영역보다도 넓은 평면 영역에서 형성되어 있다. 메탈 차광층(M0)에 형성된 메탈 배선(451)은 반도체 기판(22) 내의 광전 변환 영역을 통과한 광이, 하층의 MOS 트랜지스터(441) 등의 소자에 입사되는 것을 방지하여, 하층의 MOS 트랜지스터(441) 등의 소자에 있어서 광 전류가 발생하는 것을 방지한다. 또한, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광을 반도체 기판(22) 측으로 반사시킴으로써, 광전 변환에 기여하는 광의 효율을 증가시킬 수도 있다.
제7 실시 형태에 관계되는 SPAD 화소(100)에 의하면, 클램프 회로로서 기능하는 MOS 트랜지스터(441)를 마련함으로써, 화소 기판(21) 측의 전압 강하를 억제하여, 대광량에 대한 파괴 내성을 향상시킬 수 있다. 또한, MOS 트랜지스터(441)를 마련함으로써, 과잉 바이어스에 상당하는 전원 전압 VE를 임의로 높일 수 있어, PDE를 향상시킬 수 있다. 또한, 화소 기판(21) 측의 센서 측 배선층(23) 내에 SPAD(11) 이외의 소자인 MOS 트랜지스터(441)를 배치한 것에 의해, 로직 기판(51) 측에 배치하는 소자수를 저감시킬 수 있어, 화소 사이즈를 축소할 수 있다.
또한, 상술한 제7 실시 형태에 있어서, 메탈 차광층(M0)의 메탈 배선(451)은 생략해도 된다.
<9. SPAD 화소의 제8 실시 형태>
도 20은, 본 개시의 제8 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하고 있다.
도 21은, 제8 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 20에 도시되는 제8 실시 형태에 관계되는 SPAD 화소(100)의 회로는, 도 10에 도시한 제3 실시 형태의 다이오드(241), 도 12에 도시한 제4 실시 형태의 저항(321) 및 도 18에 도시한 제7 실시 형태의 MOS 트랜지스터(441)를 구비한다. 이에 의해, 다이오드(241), 저항(321) 및 MOS 트랜지스터(441) 각각에 의한 효과가 얻어진다. 즉, 클램프 회로로서 다이오드(241) 및 MOS 트랜지스터(441)를 마련함으로써, MOS 트랜지스터(12) 및 인버터(13)에 부의 전압이 인가되는 것을 방지하여, SPAD(11)에 대광량이 입사된 경우의 파괴 내성을 향상시킬 수 있다. 저항(321)을 마련함으로써, 다이오드(241)에 흐르는 전류를 제한할 수 있어, 다이오드(241)의 사이즈를 작게 하여 효율적으로 회로를 배치할 수 있다. MOS 트랜지스터(441)를 마련함으로써, 과잉 바이어스에 상당하는 전원 전압 VE를 임의로 높일 수 있어, PDE를 향상시킬 수 있다. 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)는 모두 전류를 제한하는 전류 제한 회로이다.
도 20에 있어서, 화소 기판(21)과 로직 기판(51)의 물리적인 경계(접합면)는 일점쇄선으로 나타내지고, 도 18에 도시한 제7 실시 형태와 마찬가지이다. SPAD(11), 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)는 화소 기판(21) 측에 형성되고, MOS 트랜지스터(12) 및 인버터(13)는 로직 기판(51) 측에 형성된다.
또한, 파선으로 나타내지는 메탈 차광층(M0)이, SPAD(11)와, 다이오드(241), 저항(321) 및 MOS 트랜지스터(441) 사이에 배치되어 있다.
도 21에 도시되는 제13 실시 형태에 관계되는 SPAD 화소(100)의 단면도에서는, 화소 기판(21) 측의 센서 측 배선층(23) 내에, 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)가 배치되어 있다. 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)는 화소 기판(21)의 두께 방향의 위치가, P형 확산층(32)과 N형 확산층(33)으로 구성되는 SPAD(11)와 다른 위치에 배치되고, 평면으로 보아 SPAD(11)와 적어도 일부가 중첩하는 영역에 배치되어 있다.
구체적으로는, 저항(321)의 일단부가, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)에 형성된 메탈 배선(322)을 통하여, 콘택트층(33A)에 접속된 콘택트 전극(41)과 접속되어 있다. 저항(321)의 타단은, 센서 측 배선층(23) 내의 제1 메탈 배선층(M1)에 형성된 메탈 배선(323)을 통하여, MOS 트랜지스터(441)의 드레인과 접속되어 있다. 또한, 저항(321)의 타단은, 메탈 배선(323, 461 및 462)을 통하여, 다이오드(241)의 캐소드에도 접속되어 있다. 메탈 배선(461)은 제2 메탈 배선층(M2), 메탈 배선(462)은 제1 메탈 배선층(M1)에 형성되어 있다.
MOS 트랜지스터(441)의 소스는, 제1 메탈 배선층(M1)에 형성된 메탈 배선(392), 콘택트 전극(45) 등을 통하여, 센서 측 배선층(23)의 접합면에 형성된 메탈 배선(46)과 접속되어 있다. 메탈 배선(46)은 로직측 배선층(53)의 메탈 배선(61)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다. 메탈 배선(46)과 메탈 배선(61)의 금속 접합 부분이, 도 20의 접점(C6)에 대응한다.
MOS 트랜지스터(441)의 게이트는, 센서 측 배선층(23) 내의 제2 메탈 배선층(M2)에 형성된 메탈 배선(393)을 통하여, 센서 측 배선층(23)의 접합면에 형성된 메탈 배선(401)과 접속되어 있다. 메탈 배선(401)은 로직측 배선층(53)의 메탈 배선(402)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되고, 로직 기판(51) 측의 소정의 전원 공급 회로에 접속되어 있다. 메탈 배선(401)과 메탈 배선(402)의 금속 접합 부분이, 도 20의 접점(C7)에 대응한다.
또한, 도 21에서는, 반도체 기판(22)의 화소 영역 외주부에 형성된 콘택트층(34A)에 접속된 콘택트 전극(42)이 제1 메탈 배선층(M1) 및 제2 메탈 배선층(M2) 각각의 메탈 배선(481 및 482)을 통하여, 센서 측 배선층(23)의 접합면에 형성된 메탈 배선(483)과 접속되어 있다. 메탈 배선(483)은 로직측 배선층(53)의 메탈 배선(484)과 Cu-Cu 등의 금속 접합에 의해 전기적 및 물리적으로 접속되어 있다. 로직측 배선층(53)의 소정의 전원 공급 회로(도시하지 않음)로부터, 애노드 전압 VRLD가, 메탈 배선(484 및 483), 콘택트 전극(42) 등을 통하여, 콘택트층(34A)에 공급된다.
센서 측 배선층(23) 내의 제1 메탈 배선층(M1)보다도 반도체 기판(22) 측에, 메탈 차광층(M0)으로서, 메탈 배선(501 및 502)이 형성되어 있다.
메탈 배선(501)은 반도체 기판(22) 내의 애벌란시 증배 영역보다도 넓은 평면 영역에서 형성되어 있다. 메탈 배선층(502)은 콘택트층(34A)을 포함하는 홀 축적층(34)보다도 넓은 평면 영역에서 화소 영역의 외주부에 형성되어 있다. 메탈 차광층(M0)에 형성된 메탈 배선(501 및 502)은, 반도체 기판(22)과, 다이오드(241), 저항(321) 및 MOS 트랜지스터(441) 사이에 형성되어 있다. 이에 의해, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광이, 하층의 다이오드(241), 저항(321) 및 MOS 트랜지스터(441) 등에 입사되는 것을 방지하여, 메탈 차광층(M0)보다 하층의 다이오드(241), 저항(321) 및 MOS 트랜지스터(441) 등에 있어서 광 전류가 발생하는 것을 방지한다. 또한, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광을 반도체 기판(22) 측으로 반사시킴으로써, 광전 변환에 기여하는 광의 효율을 증가시킬 수도 있다.
제8 실시 형태에 관계되는 SPAD 화소(100)에 의하면, 클램프 회로로서 기능하는 다이오드(241) 및 MOS 트랜지스터(441)를 마련함으로써, 화소 기판(21) 측에 부의 전압이 인가되는 것을 방지할 수 있어, 대광량에 대한 파괴 내성을 향상시킬 수 있다. 또한, 저항(321)을 마련함으로써, 다이오드(241)에 흐르는 전류를 억제할 수 있어, 다이오드(241)의 사이즈를 작게 할 수 있다.
또한, 화소 기판(21) 측의 센서 측 배선층(23) 내에 SPAD(11) 이외의 소자인 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)를 배치한 것에 의해, 로직 기판(51) 측에 배치하는 소자수를 저감시킬 수 있으므로, 화소 사이즈를 축소할 수 있다.
또한, 상술한 제8 실시 형태에 있어서, 메탈 차광층(M0)의 메탈 배선(501 및 502)은 생략해도 된다.
<10. SPAD 화소의 제9 실시 형태>
도 22는, 본 개시의 제9 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하고 있다.
도 23은, 제9 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 22에 도시되는 제9 실시 형태에 관계되는 SPAD 화소(100)의 회로는, 도 20에 도시한 제8 실시 형태에 관계되는 SPAD 화소(100)와 동일하다. 그러나, 도 22에 있어서 일점쇄선으로 나타내지는, 화소 기판(21)과 로직 기판(51)의 물리적인 경계(접합면)가 다르다. 즉, 도 20에 도시한 제8 실시 형태에서는, SPAD(11), 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)가 화소 기판(21) 측에 형성되어 있었던 데 반해, 도 22의 제9 실시 형태에서는 또한, 정전류원으로서의 MOS 트랜지스터(12)도 화소 기판(21) 측에 형성되어 있다. 화소 기판(21)과 로직 기판(51)이 전기적으로 접속되는 접점은, 접점(C1 내지 C3 및 C7)의 4군데를 포함한다. 접점(C1)은, MOS 트랜지스터(12)의 게이트부이며, 접점(C2)은, 전원 전압 VE의 공급부이며, 접점(C3)은, 인버터(13)의 입력부이다. 접점(C7)은, MOS 트랜지스터(441)의 게이트와, 그 앞에 배치된 도시하지 않은 회로 사이에 배치된다.
파선으로 나타내지는 메탈 차광층(M0)은, SPAD(11)와, 다이오드(241), 저항(321) 및 MOS 트랜지스터(441) 사이에 배치되어 있다.
도 23에 도시되는 SPAD 화소(100)의 단면도는, 도 21에 도시한 제8 실시 형태의 단면도와 마찬가지로 나타내져 있다. 단, 스페이스의 사정으로 도시되어 있지 않으나, 화소 기판(21)의 센서 측 배선층(23) 내의 소정의 영역에, MOS 트랜지스터(12)가 형성되어 있다. 따라서, 반도체 기판(52)의 표면측에 형성된 복수의 MOS 트랜지스터(Tr")에는, MOS 트랜지스터(12)는 포함되지 않고, 인버터(13)를 구성하는 MOS 트랜지스터(15 및 16)는 포함된다. MOS 트랜지스터(12), 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)는 화소 기판(21)의 두께 방향의 위치가, P형 확산층(32)과 N형 확산층(33)으로 구성되는 SPAD(11)와 다른 위치에 배치되고, 평면으로 보아 SPAD(11)와 적어도 일부가 중첩하는 영역에 배치되어 있다.
센서 측 배선층(23) 내의 제1 메탈 배선층(M1)보다도 반도체 기판(22) 측에, 메탈 차광층(M0)으로서, 메탈 배선(601 및 602)이 형성되어 있다.
메탈 배선(601)은 반도체 기판(22) 내의 애벌란시 증배 영역보다도 넓은 평면 영역에서 형성되어 있다. 메탈 배선(602)은 콘택트층(34A)을 포함하는 홀 축적층(34)보다도 넓은 평면 영역에서 화소 영역의 외주부에 형성되어 있다. 메탈 차광층(M0)에 형성된 메탈 배선(601 및 602)은, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광이, 하층의 다이오드(241), 저항(321) 및 MOS 트랜지스터(441) 등에 입사되는 것을 방지하여, 하층의 다이오드(241), 저항(321) 및 MOS 트랜지스터(441) 등에 있어서 광 전류가 발생하는 것을 방지한다. 또한, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광을 반도체 기판(22) 측으로 반사시킴으로써, 광전 변환에 기여하는 광의 효율을 증가시킬 수도 있다.
도 24는, 도 23의 센서 측 배선층(23)을 반도체 기판(22) 측으로부터 본 평면도이다. 또한, 설명의 편의상, 도 24의 평면도 배선이, 도 23의 단면도 배선과 일치하고 있지 않은 부분이 있다.
센서 측 배선층(23)에 있어서, 직사각형의 화소 영역의 중앙부에는, 캐소드 전극으로서 전원 전압 VE를 공급하는 4개의 콘택트 전극(41)이 배치되어 있다. 4개의 콘택트 전극(41)은 제1 메탈 배선층(M1)의 메탈 배선(551)을 통하여, 저항(321)의 일단부와 접속되어 있다. 저항(321)의 타단은, 제1 메탈 배선층(M1)의 메탈 배선(552)과 접속되어 있다. 제1 메탈 배선층(M1)의 메탈 배선(552)에는, 다이오드(241)의 캐소드와, MOS 트랜지스터(441)의 드레인도 접속되어 있다.
다이오드(241)의 애노드는, 콘택트 전극(VC9)을 통하여, 제2 메탈 배선층(M2)의 GND 배선(571)과 접속되어 있다.
MOS 트랜지스터(441)의 게이트가, 콘택트 전극(VC7)을 통하여, 로직측 배선층(53)과의 접합면에 형성된 접점(C7)으로서의 메탈 배선(401)에 접속되어 있다. MOS 트랜지스터(441)의 소스는, 제1 메탈 배선층(M1)의 메탈 배선(553)을 통하여 콘택트 전극(VC3)에 접속되고, 콘택트 전극(VC3)이, 로직측 배선층(53)과의 접합면에 형성된 접점(C3)으로서의 메탈 배선(46)에 접속되어 있다. 제1 메탈 배선층(M1)의 메탈 배선(553)은 MOS 트랜지스터(441)의 N웰(561)과, MOS 트랜지스터(12)의 드레인에도 접속되어 있다. MOS 트랜지스터(12)의 드레인은, 메탈 배선(553)을 통하여, 접점(C3)으로서의 메탈 배선(46)에 접속되어 있다.
MOS 트랜지스터(12)의 게이트는, 콘택트 전극(VC1)을 통하여, 로직측 배선층(53)과의 접합면에 형성된 접점(C1)으로서의 메탈 배선(403)에 접속되어 있다. MOS 트랜지스터(12)의 소스는, 제1 메탈 배선층(M1)의 메탈 배선(554)을 통하여 콘택트 전극(VC2)에 접속되어 있다. 콘택트 전극(VC2)은, 로직측 배선층(53)의 접합면에 형성된 접점(C2)으로서의 메탈 배선(404)에 접속되어 있다.
화소 영역의 외주부의 제1 메탈 배선층(M1)에는, 메탈 배선(555)이 형성되어 있다. 직사각형의 화소 영역의 외주부의 제2 메탈 배선층(M2)에는 GND 배선(571)이 배치되어 있다. 또한, GND 배선(571)보다 내측에서, 메탈 배선(555)과 겹치는 위치에는, 콘택트층(34A)과 접속되는 콘택트 전극(42)이 복수 배치되어 있다. 애노드 전극으로서의 콘택트 전극(42)은 적어도 1점에서, 반도체 기판(22)의 콘택트층(34A)과 접속되면 되는데, 저항을 낮추기 위해서, 도 24에 도시되는 바와 같이 반도체 기판(22)의 콘택트층(34A)의 바로 아래에 복수 마련되고, 복수점에서 접속되어 있다.
도 24에 있어서 메탈 차광층(M0)의 메탈 배선(601 및 602)이, 회색으로 착색된 영역으로 도시되어 있다. 메탈 배선(601)은 도 24에 도시되는 바와 같이, 직사각형의 화소 영역의 중앙부의 4개의 콘택트 전극(41), 정전류원으로서의 MOS 트랜지스터(12), 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)의 모두를 덮도록 중첩하여 배치되어 있다. 메탈 배선(602)은 애노드 전극으로서 복수 배치되어서 콘택트층(34A)과 접속되는 콘택트 전극(42)의 모두를 덮도록 중첩하여 화소 영역의 외주부에 배치되어 있다.
도 24에 도시한 각 소자의 평면 배치에서는, 직사각형의 화소 영역의 중앙부에 배치된 4개의 콘택트 전극(41)을 중심으로, 다이오드(241)와 저항(321)이 대칭으로 배치되고, 또한, MOS 트랜지스터(12)와 MOS 트랜지스터(441)가 대칭으로 배치되어 있다. 이에 의해, 센서 측 배선층(23)에 광이 들어온 경우의 입사각 의존성을 향상시킬 수 있다.
제9 실시 형태에 관계되는 SPAD 화소(100)에 의하면, 클램프 회로로서 기능하는 다이오드(241) 및 MOS 트랜지스터(441)를 마련함으로써, 화소 기판(21) 측에 부의 전압이 인가되는 것을 방지할 수 있어, 대광량에 대한 파괴 내성을 향상시킬 수 있다. SPAD(11)와 다이오드(241)의 캐소드 사이에 저항(321)을 마련함으로써, 다이오드(241)에 흐르는 전류를 억제할 수 있어, 다이오드(241)의 사이즈를 작게 하여 효율적으로 회로를 배치할 수 있다.
또한, 화소 기판(21) 측의 센서 측 배선층(23) 내에 SPAD(11) 이외의 소자인 다이오드(241), 저항(321) 및 MOS 트랜지스터(12 및 441)를 배치한 것에 의해, 로직 기판(51) 측에 배치하는 소자수를 저감시킬 수 있으므로, 화소 사이즈를 축소할 수 있다.
또한, 제9 실시 형태에서는, 인버터(13)를 로직 기판(51) 측에 배치했지만, 제1 및 제2 실시 형태과 같이, 인버터(13)에 대해서도 화소 기판(21) 측에 배치해도 된다. 상술한 제9 실시 형태에 있어서도, 메탈 차광층(M0)의 메탈 배선(601 및 602)은 생략해도 된다.
<11. SPAD 화소의 제10 실시 형태>
도 25는, 본 개시의 제10 실시 형태에 관계되는 SPAD 화소의 회로예를 도시하고 있다.
도 25에 도시되는 제10 실시 형태는, 읽어내기 회로를 복수의 SPAD 화소에서 공유하는 경우의 SPAD 화소(100)의 구성예를 도시하고 있다. 도 25는, 4 화소에서 하나의 읽어내기 회로를 공유하는 예이다.
도 25에 도시되는 4개의 SPAD 화소(100) 중, 하나의 SPAD 화소(100)에만 읽어내기 회로가 마련되고, 다른 3개의 SPAD 화소(100)에는 SPAD(11)만이 마련된다. 읽어내기 회로는, 도 22에 도시한 제9 실시 형태의 회로와 동일하며, 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)의 전류 제한 회로와, MOS 트랜지스터(12) 및 인버터(13)로 구성된다. 읽어내기 회로를 공유하는 4개의 SPAD(11) 각각의 캐소드는 저항(321)의 일단에 접속되고, 저항(321)의 타단에는 다이오드(241)가 접속된다.
또한, 도 25에서는, 설명의 편의상, 하나의 SPAD 화소(100)에, 공유되는 읽어내기 회로의 모든 소자가 포함되는 구성으로 하고 있지만, 읽어내기 회로의 각 소자는, 공유되는 4 화소의 어느 것에 분산하여 배치할 수 있다. 바꾸어 말하면, 다이오드(241), 저항(321), MOS 트랜지스터(441), MOS 트랜지스터(12) 및 인버터(13)는 그들을 공유하는 4개의 SPAD 화소(100)의 어느 화소에 배치해도 된다.
화소 기판(21)과 로직 기판(51)의 물리적인 경계(접합면)는 도 22에 도시한 제9 실시 형태와 마찬가지이다. 4개의 SPAD(11), MOS 트랜지스터(12), 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)가 화소 기판(21) 측에 배치되고, 인버터(13)가 로직 기판(51) 측에 배치된다. 도 25의 제10 실시 형태에서는, 메탈 차광층(M0)이 마련되어 있지 않지만, 상술한 다른 실시 형태와 마찬가지로, 예를 들어, SPAD(11)와 저항(321) 사이에 배치해도 된다.
도 26은, 제10 실시 형태에 관계되는 SPAD 화소의 단면도이다.
도 26은, 읽어내기 회로를 공유하는 4 화소 중 2 화소의 SPAD 화소(100)의 단면도이며, 인접한 2 화소의 화소 기판(21)의 센서 측 배선층(23) 내에, 다이오드(241), 저항(321), MOS 트랜지스터(441) 및 MOS 트랜지스터(12)가 형성되어 있다. 또한, MOS 트랜지스터(12)는 도 26에서 도시되지 않는 영역에 형성되어 있다.
각 SPAD 화소(100)의 반도체 기판(22) 내의 콘택트층(33A)과 접속된 캐소드 전극인 콘택트 전극(41)은 센서 측 배선층(23)에 있어서, 메탈 배선(651) 및 콘택트 전극(652)을 통하여 메탈 배선(322)에 접속되어 있다. 기타의 구성은, 도 23에 도시한 제9 실시 형태와 마찬가지이므로, 설명은 생략한다. 단, 메탈 차광층(M0)은 생략되어 있다.
제10 실시 형태에 관계되는 SPAD 화소(100)에 의하면, 상술한 제9 실시 형태와 마찬가지로, 클램프 회로로서 기능하는 다이오드(241) 및 MOS 트랜지스터(441)를 마련함으로써, 화소 기판(21) 측에 부의 전압이 인가되는 것을 방지할 수 있어, 대광량에 대한 파괴 내성을 향상시킬 수 있다. SPAD(11)와 다이오드(241)의 캐소드 사이에 저항(321)을 마련함으로써, 다이오드(241)에 흐르는 전류를 억제할 수 있어, 다이오드(241)의 사이즈를 작게 할 수 있다.
또한, 화소 기판(21) 측의 센서 측 배선층(23) 내에 SPAD(11) 이외의 소자인 다이오드(241), 저항(321) 및 MOS 트랜지스터(12 및 441)를 배치한 것에 의해, 로직 기판(51) 측에 배치하는 소자수를 저감시킬 수 있으므로, 화소 사이즈를 축소할 수 있다.
또한, 읽어내기 회로를 복수의 SPAD 화소(100)에서 공유함으로써, 읽어내기 회로를 구성하는 각 소자의 배치 장소의 선택에 여유가 생겨서, 화소의 미세화가 더욱 용이해짐과 함께, 회로 설계가 용이해진다. 그밖에 필요한 회로를 배치할 수도 있다.
또한, 상술한 예는, 4 화소에서 하나의 읽어내기 회로를 공유하는 예이지만, 공유하는 화소수는 4개에 한정되지 않는다. 예를 들어, 2 화소 또는 3 화소에서 하나의 읽어내기 회로를 공유해도 되고, 5 화소 이상(예를 들어 8 화소 등)에서 하나의 읽어내기 회로를 공유해도 된다.
도 25 및 도 26에서는, 도 22에 도시한 제9 실시 형태의 읽어내기 회로를 복수 화소에서 공유하는 예를 설명하였다. 그러나, 상술한 다른 각 실시 형태의 읽어내기 회로의 구성을 복수 화소에서 공유하는 구성도 물론 가능하다.
<12. 센서 측 배선층의 상세 구성예>
제1 내지 제10 실시 형태의 화소 구조에서는, 상술한 바와 같이, 센서 측 배선층(23) 내에, 다이오드(241), 저항(321), MOS 트랜지스터(441) 및 MOS 트랜지스터(12) 등의 적어도 하나의 소자가 형성된다. 이하에서는, 각 소자가 형성되는 경우의 센서 측 배선층(23)의 상세 구성예에 대하여 설명한다.
<소자가 형성되지 않는 경우>
처음에, 도 27의 단면도를 참조하여, 비교예로서 설명한 도 3의 SPAD 화소(10)의 센서 측 배선층(23)과 같이, 화소 기판(21) 측에 소자가 형성되지 않는 경우의 센서 측 배선층(23)의 상세 구성에 대하여 설명한다.
도 27에 있어서는, 도면 중의 상측이, 애벌란시 증배 영역이 형성되는 P형 확산층(32) 및 N형 확산층(33)을 포함하는 반도체 기판(22), 도면 중의 하측이, 일점쇄선으로 나타내지는 화소 기판(21)과 로직 기판(51)의 접합면이 되어 있다. 단, 도 27에서는, P형 확산층(32)이나 N형 확산층(33) 등의 반도체 기판(22) 내의 상세 구성은 생략되어 있다.
센서 측 배선층(23)은 반도체 기판(22)에 가까운 쪽으로부터, 로직 기판(51)의 접합면을 향하여 순서대로, 비아 형성층(801), 제1 메탈 배선층(802), 비아 형성층(803) 및 접합 메탈 배선층(804)의 적층에 의해 구성되어 있다.
비아 형성층(801)은 층간 접속 비아(831)와 복수의 층간 절연막을 포함한다. 도 27의 예에서는, 복수의 층간 절연막이, SiO막(821), TEOS막(822), SiN막(823) 및 TEOS막(824)의 4층의 적층에 의해 구성되어 있다. 층간 접속 비아(831)는 예를 들어 텅스텐(W)을 사용하여 형성되고, 비아 형성층(801)을 관통한다. 층간 접속 비아(831)는 예를 들어 도 3의 콘택트 전극(41)이나 콘택트 전극(42)에 대응한다.
제1 메탈 배선층(802)은 메탈 배선(851)과 복수의 층간 절연막을 포함한다. 도 27의 예에서는, 복수의 층간 절연막이, SiCN막(841)과 SRO(P-SiH4)막(842)의 2층의 적층으로 구성되어 있다. 메탈 배선(851)은 예를 들어 구리(Cu)를 사용하여 형성된다. 메탈 배선(851)은 예를 들어 도 3의 메탈 배선(43)이나 메탈 배선(44)에 대응한다.
비아 형성층(803)은 층간 접속 비아(871)와 복수의 층간 절연막을 포함한다. 도 27의 예에서는, 복수의 층간 절연막이, SiCN막(861), TEOS막(862) 및 SiN막(863)의 3층의 적층에 의해 구성되어 있다. 층간 접속 비아(871)는 예를 들어 구리(Cu)를 사용하여 형성된다. 층간 접속 비아(871)는 예를 들어 도 3의 콘택트 전극(45)에 대응한다.
접합 메탈 배선층(804)은 메탈 배선(891)과 1층 이상의 층간 절연막을 포함한다. 도 27의 예에서는, 층간 절연막이, 1층의 TEOS막(881)으로 구성되어 있다. 메탈 배선(891)은 예를 들어 구리(Cu)를 사용하여 형성된다. 메탈 배선(891)은 예를 들어, 도 3의 메탈 배선(46)에 대응한다.
<저항이 형성되는 경우>
도 28은, 예를 들어 도 12에 도시한 제4 실시 형태에 관계되는 SPAD 화소(10)의 센서 측 배선층(23)과 같이, 화소 기판(21) 측에 저항(321)이 형성되는 경우의 센서 측 배선층(23)의 상세 구성예를 도시하는 단면도이다.
도 28 내지 도 31에 있어서, 도면 중의 상측이 반도체 기판(22), 도면 중의 하측이 화소 기판(21)과 로직 기판(51)의 접합면을 나타내고, 반도체 기판(22) 내의 상세 구성이 생략되어 있는 점은, 상술한 도 27과 마찬가지이다.
센서 측 배선층(23)은 반도체 기판(22)에 가까운 쪽으로부터, 로직 기판(51)의 접합면을 향하여 순서대로, 비아 형성층(901), 폴리실리콘층(902), 비아 형성층(903), 제1 메탈 배선층(904), 비아 형성층(905) 및 접합 메탈 배선층(906)의 적층에 의해 구성되어 있다.
비아 형성층(901)은 층간 접속 비아(931)와 복수의 층간 절연막을 포함한다. 도 28의 예에서는, 복수의 층간 절연막이, SiO막(921)과 TEOS막(922)의 2층의 적층에 의해 구성되어 있다. 층간 접속 비아(931)는 예를 들어 텅스텐(W)을 사용하여 형성되고, 비아 형성층(901), 폴리실리콘층(902) 및 비아 형성층(903)을 관통한다. 층간 접속 비아(931)는 예를 들어 도 21의 콘택트 전극(41)이나 콘택트 전극(42)에 대응한다.
폴리실리콘층(902)은 층간 접속 비아(931)와 저항(933) 및 층간 절연막을 포함한다. 도 28의 예에서는, 층간 절연막이, SiN막(923)에 의해 구성되어 있다. 저항(933)은 예를 들어 폴리실리콘막으로 형성되어 있다. 저항(933)은 금속막으로 형성해도 된다.
비아 형성층(903)은 층간 접속 비아(931 및 932)와 1층 이상의 층간 절연막을 포함한다. 도 28의 예에서는, 층간 절연막이, 1층의 TEOS막(924)으로 구성되어 있다. 층간 접속 비아(932)는 예를 들어 텅스텐(W)을 사용하여 형성되고, 저항(933)과 메탈 배선(951)을 접속한다.
제1 메탈 배선층(904)은 메탈 배선(951)과 복수의 층간 절연막을 포함한다. 도 28의 예에서는, 복수의 층간 절연막이, SiCN막(941)과 SRO(P-SiH4)막(942)의 2층의 적층으로 구성되어 있다. 메탈 배선(951)은 예를 들어 구리(Cu)를 사용하여 형성된다. 메탈 배선(951)은 예를 들어 도 13의 메탈 배선(322)이나 메탈 배선(323)에 대응한다.
비아 형성층(905)은 층간 접속 비아(971)와 복수의 층간 절연막을 포함한다. 도 28의 예에서는, 복수의 층간 절연막이, SiCN막(961), TEOS막(962) 및 SiN막(963)의 3층의 적층에 의해 구성되어 있다. 층간 접속 비아(971)는 예를 들어 구리(Cu)를 사용하여 형성된다. 층간 접속 비아(971)는 예를 들어 도 13의 콘택트 전극(45)에 대응한다.
접합 메탈 배선층(906)은 메탈 배선(991)과 1층 이상의 층간 절연막을 포함한다. 도 28의 예에서는, 층간 절연막이, 1층의 TEOS막(981)으로 구성되어 있다. 메탈 배선(991)은 예를 들어 구리(Cu)를 사용하여 형성된다. 메탈 배선(991)은 예를 들어, 도 13의 메탈 배선(46)에 대응한다.
이상과 같이, 저항(933)은 폴리실리콘막이나 금속막을 사용하여, 센서 측 배선층(23) 내에 형성할 수 있다.
<폴리실리콘 TFT가 형성되는 경우>
도 29는, 예를 들어 도 17에 도시한 제6 실시 형태에 관계되는 SPAD 화소(10)의 센서 측 배선층(23)과 같이, 화소 기판(21) 측에 폴리실리콘 TFT(371)가 형성되는 경우의 센서 측 배선층(23)의 상세 구성예를 도시하는 단면도이다.
도 29에 있어서, 도 28과 공통되는 부분에 대해서는 동일한 부호를 부여하고 있고, 그 부분의 설명은 적절히 생략한다.
센서 측 배선층(23)은 반도체 기판(22)에 가까운 쪽으로부터, 로직 기판(51)의 접합면을 향하여 순서대로, 비아 형성층(901), 폴리실리콘층(902), 비아 형성층(903), 제1 메탈 배선층(904), 비아 형성층(905) 및 접합 메탈 배선층(906)의 적층에 의해 구성되어 있다. 폴리실리콘층(902)에, 도 28의 저항(933) 대신에 , 폴리실리콘 TFT(1001)가 형성되어 있는 점을 제외하고, 도 29의 구성은, 도 28의 구성과 마찬가지이다.
폴리실리콘층(902)에는, 도 28의 저항(933) 대신에 , 폴리실리콘 TFT(1001)가 형성되어 있다. 폴리실리콘 TFT(1001)는, 게이트(1011), 게이트 절연막(1012), 드레인·소스(1013)로 구성된다. 게이트(1011)와 드레인·소스(1013)는 폴리실리콘막으로 형성되고, 게이트 절연막(1012)은 SiO나 SiN으로 형성된다. 드레인·소스(1013)는 드레인 또는 소스의 한쪽이며, 도 29에 도시되어 있지 않은 영역에, 드레인 또는 소스의 다른 쪽이 형성되어 있다.
이상과 같이, 폴리실리콘 TFT(1001)는, 폴리실리콘막을 사용하여, 센서 측 배선층(23) 내에 형성할 수 있다.
<MOS 트랜지스터가 형성되는 경우>
도 30은, 예를 들어 도 21에 도시한 제8 실시 형태에 관계되는 SPAD 화소(10)의 센서 측 배선층(23)과 같이, 화소 기판(21) 측에, 다이오드(241), 저항(321) 및 MOS 트랜지스터(441)가 형성되는 경우의 센서 측 배선층(23)의 상세 구성예를 도시하는 단면도이다.
도 30에 있어서, 도 28 및 도 29와 공통되는 부분에 대해서는 동일한 부호를 부여하고 있고, 그 부분의 설명은 적절히 생략한다.
센서 측 배선층(23)은 반도체 기판(22)에 가까운 쪽으로부터, 로직 기판(51)과의 접합면을 향하여 순서대로, 비아 형성층(1031), 실리콘층(1032), 비아 형성층(1033), 제1 메탈 배선층(904), 비아 형성층(905) 및 접합 메탈 배선층(906)의 적층에 의해 구성되어 있다. 따라서, 도 30의 센서 측 배선층(23)은 비아 형성층(1031), 실리콘층(1032) 및 비아 형성층(1033)의 구성이, 도 28 및 도 29의 센서 측 배선층(23)과 다르고, 제1 메탈 배선층(904), 비아 형성층(905) 및 접합 메탈 배선층(906)의 구성은, 도 28 및 도 29의 구성과 마찬가지이다.
비아 형성층(1031)은 층간 접속 비아(931)와 복수의 층간 절연막을 포함한다. 도 30의 예에서는, 복수의 층간 절연막이, SiO막(1051), TEOS막(1052), SiN막(1053), TEOS막(1054), SiN막(1055), SiO막(1056) 및 TEOS막(1057)의 7층의 적층에 의해 구성되어 있다. 층간 접속 비아(931)는 예를 들어 텅스텐(W)을 사용하여 형성되고, 비아 형성층(1031), 실리콘층(1032) 및 비아 형성층(1033)을 관통한다. 층간 접속 비아(931)는 예를 들어 도 21의 콘택트 전극(41)이나 콘택트 전극(42)에 대응한다.
실리콘층(1032)은 층간 접속 비아(931), 실리콘막(1071 및 1072), 그리고, 층간 절연막을 포함한다. 도 30의 예에서는, 층간 절연막이, SiO막(1073)으로 형성되어 있다.
비아 형성층(1033)은 층간 접속 비아(931), 폴리실리콘막(1091 및 1092), 층간 접속 비아(1101 내지 1103), 그리고, 층간 절연막을 포함한다. 도 30의 예에서는, 층간 절연막이, SiN막(1111)과 TEOS막(1112)으로 형성되어 있다.
실리콘층(1032) 및 비아 형성층(1033)에는, MOS 트랜지스터(1131), 저항(1132) 및 다이오드(1133)가 형성되어 있다. MOS 트랜지스터(1131), 저항(1132) 및 다이오드(1133)는 예를 들어, 도 21에 도시한 MOS 트랜지스터(441), 저항(321) 및 다이오드(241)에 대응한다. 단, 도 30의 예에서는, 도 21의 회로와 달리, 설명의 편의상, MOS 트랜지스터(1131), 저항(1132) 및 다이오드(1133)의 모두가, 층간 접속 비아(1101 내지 1103)에 의해 동일한 메탈 배선(951)에 접속되어 있다.
MOS 트랜지스터(1131)의 게이트는 폴리실리콘막(1091)으로 구성되고, 게이트 절연막이 SiO막(1073)으로 구성되고, 소스 또는 드레인의 한쪽이 실리콘막(1071)으로 구성된다. 소스 또는 드레인의 다른 쪽은, 실리콘막(1071)과 동일 평면 상의 도시하지 않은 영역에 형성되어 있다.
저항(1132)은 폴리실리콘막(1092)으로 구성된다. 다이오드(1133)는 실리콘막(1072)으로 구성된다. 또한, 다이오드(1133)를 저항(1132)과 같이, 폴리실리콘막(1092)으로 형성하고, 저항(1132)을 다이오드(1133)와 같이, 실리콘막(1072)으로 형성할 수도 있다.
층간 접속 비아(1101 내지 1103) 각각은, 예를 들어 텅스텐(W)을 사용하여 형성되고, 비아 형성층(1033)을 관통한다.
이상과 같이, MOS 트랜지스터(1131)는 실리콘층(1032)을 사용하여, 센서 측 배선층(23) 내에 형성할 수 있다.
도 31은, 도 30의 MOS 트랜지스터(1131)의 소스 및 드레인의 양쪽이 보이는 각도로부터의 센서 측 배선층(23)의 상세 구성예를 도시하는 단면도이다.
실리콘층(1032)의 실리콘막(1071)에는, MOS 트랜지스터(1131)의 소스(1221), 드레인(1222), 채널(1223) 및 N웰(1224)이 형성되어 있다. MOS 트랜지스터(1131)의 소스(1221) 및 N웰(1224)은 각각, 비아 형성층(1033)의 층간 접속 비아(1201 및 1203)에 의해, 전원 전압 VE가 공급되는 배선 메탈(1212)과 접속되어 있다. 배선 메탈(1212)은 층간 접속 비아(972)와 메탈 배선(992)을 통하여, 로직 기판(51) 측의 전원 전압 VE의 공급 회로에 접속된다. MOS 트랜지스터(1131)의 드레인(1222)은 층간 접속 비아(1202)를 통하여 배선 메탈(1211)과 접속되어 있다.
<13. SPAD 화소의 실시 형태의 정리>
이상과 같이, 제1 내지 제10 실시 형태에 관계되는 SPAD 화소(100)는 화소 기판(21)(제1 기판(21))과 로직 기판(51)(제2 기판(51))의 2매의 기판을 적층하여 구성된다. 그리고, SPAD(11)가 형성되는 화소 기판(21) 측의 배선층(23)인 센서 측 배선층(23)에, SPAD(11)와, 읽어내기 회로에 포함되는 적어도 하나의 소자가 배치된다. 읽어내기 회로에는, MOS 트랜지스터(12), 인버터(13)(MOS 트랜지스터(15 및 16)), 다이오드(241), 저항(321), 폴리실리콘 TFT(371), 그리고, MOS 트랜지스터(441)가 포함된다. 다이오드(241), 저항(321), 폴리실리콘 TFT(371) 및 MOS 트랜지스터(441)는 전류 제한 회로 또는 클램프 회로로서 기능한다.
SPAD 화소(100)를 2매의 기판의 적층 구조로 형성함으로써, 1매의 경우와 비교하면, MOS 트랜지스터 등의 소자를 화소 기판(21) 측의 반도체 기판(22)에 형성할 필요가 없으므로, 광전 변환 영역을 크게 확보할 수 있어, 고PDE를 실현할 수 있다. 또한, 3매의 적층 구조와 비교하면, 2매의 기판의 적층이면 되는 것에 의해, 프로세스 용이성이 향상하고, 제조 비용도 저감할 수 있다.
또한, 도 1 및 도 3에 도시한 비교예과 같이, SPAD(11) 이외의 모든 소자를 로직 기판(51) 측에 배치한 경우와 비교하여, 로직 기판(51)에 배치하는 소자를 적게 할 수 있으므로, 로직 기판(51) 내의 회로 배치를 용이하게 하여, 화소 사이즈를 축소할 수도 있다.
화소 기판(21) 측에 MOS 트랜지스터(12) 및 인버터(13)를 배치한 경우에는, 캐소드 용량을 저감할 수 있으므로, 리차지 동작에 의해 다음 새로운 포톤을 검출할 수 있는 상태로 될 때까지의 시간(dead time)을 개선할 수 있다.
SPAD 화소(100)는 클램프 회로를 탑재함으로써, 소비 전력이 허용하는 범위에서, 과잉 바이어스에 상당하는 전원 전압 VE를 임의로 높일 수 있어, PDE를 향상시킬 수 있다. 또한, 클램프 회로를 탑재함으로써, SPAD(11)에 대광량이 입사된 경우의 읽어내기 회로의 파괴 내성을 향상시킬 수 있다.
센서 측 배선층(23)에 메탈 차광층(M0)으로서 메탈 배선(201) 등을 마련한 것에 의해, 반도체 기판(22) 내의 광전 변환 영역을 통과한 광이, 하층의 소자에 입사되는 것을 방지하여, 하층의 소자에 있어서 광 전류가 발생하는 것을 방지할 수 있다.
상술한 제1 내지 제10 실시 형태의 적어도 2개의 실시 형태를 임의로 조합한 구성이 가능하고, 제1 내지 제10 실시 형태의 어느 실시 형태의 구성을, 다른 실시 형태의 구성으로서 구현하거나, 교체하거나 하는 것도 가능하다.
상술한 SPAD 화소(100)의 구성예는, 신호 전하(캐리어)로서 전자를 읽어내는 구조의 예이지만, 홀을 읽어내는 구조로 할 수도 있다. 그 경우에는, N형 확산층(33)이 P형 확산층으로 변경되고, P형 확산층(32)이 N형 확산층으로 변경된다. 또한, 홀 축적층(34)은 N형의 확산층으로 변경된다. 또한, N형 확산층(33)으로부터 P형 확산층으로 변경된 콘택트층(33A)에는, 전원 전압 VRLD가 인가되고, P형 확산층(32)으로부터 N형 확산층으로 변경된 콘택트층(34A)에는, 전원 전압 VE가 인가된다.
<14. 측거 시스템의 구성예>
도 32는, 상술한 SPAD 화소(100)를 화소 어레이로서 구비하는 수광 소자를 포함하는 측거 시스템의 구성예를 도시하는 블록도이다.
도 32의 측거 시스템(2001)은 제어 장치(2011), 수광 장치(2012) 및 조명 장치(2013)를 구비한다.
제어 장치(2011)는 측거 시스템(2001) 전체의 동작을 제어하는 장치이다. 제어 장치(2011)는 예를 들어, 상위의 호스트 장치로부터, 측거의 지시를 받으면, 수광 장치(2012)에 발광 리퀘스트를 공급한다. 또한, 제어 장치(2011)는 발광 리퀘스트에 따라서 수광 장치(2012)가 측거를 행한 결과인 측거 데이터를, 수광 장치(2012)로부터 취득한다.
수광 장치(2012)는 제어 장치(2011)로부터의 발광 리퀘스트에 따라, 조명 장치(2013)에 조사광을 발광시키고, 조사광이 피사체(2131) 및 피사체(2132) 등의 물체에 의해 반사되었던 반사광을 수광함으로써, 물체까지의 거리를 측정하여 출력한다.
수광 장치(2012)는 렌즈(2111) 및 수광 소자(2112)를 구비한다. 조명 장치(2013)는 LD(2121) 및 발광부(2122)를 구비한다.
렌즈(2111)는 물체로부터 반사되어 온 반사광을 입사광으로 하여 수광 소자(2112)의 수광면에 결상시킨다. 또한, 렌즈(2111)의 구성은 임의이며, 예를 들어, 복수의 렌즈군에 의해 렌즈(2111)를 구성하는 것도 가능하다.
수광 소자(2112)는 제어 장치(2011)로부터 발광 리퀘스트가 공급되면, 발광 트리거를 LD(2121)에 공급하고, 발광부(2122)로부터 조사광을 발광시킨다. 그리고, 수광 소자(2112)는 피사체(2131) 및 피사체(2132) 등으로부터의 반사광을, 렌즈(2111)를 통하여 수광한다.
수광 소자(2112)는 상술한 제1 내지 제10 실시 형태의 어느 것의 SPAD 화소(100)가 행렬상으로 2차원 배치된 화소 어레이를 구비한다. 수광 소자(2112)는 피사체(2131) 및 피사체(2132) 등으로부터의 반사광을 수광하고, 그 결과 얻어진 화소 신호에 기초하여, 피사체까지의 거리를 화소마다 연산하고, 연산 결과인 피사체까지의 거리 정보를 화소값으로서 저장한 거리 화상을 생성한다. 수광 소자(2112)는 생성한 거리 화상을 측거 데이터로서 제어 장치(2011)에 공급한다.
LD(2121)는, 발광부(2122)를 구동하는 레이저 드라이버이며, 수광 소자(2112)로부터의 발광 트리거에 기초하여 발광부(2122)를 구동하고, 발광부(2122)로부터 조사광을 출력시킨다.
발광부(2122)는 예를 들어, VCSEL LED(Vertical Cavity Surface Emitting LASER LED) 등으로 구성되고, LD(2121)의 구동에 의해 조사광을 발광한다. 조사광에는, 예를 들어, 파장이 약 850㎚ 내지 940㎚의 범위의 적외광(IR광)이 사용된다.
도 33은, 수광 소자(2112)의 개략 구성예를 도시하는 블록도이다.
수광 소자(2112)는 제어부(2201), 발광 트리거 생성부(2202), 화소 구동부(2203), 화소 어레이(2204), 시간 계측부(2205) 및 신호 처리부(2206)를 구비한다.
제어부(2201)는 수광 소자(2112) 전체의 동작을 제어한다. 예를 들어, 제어부(2201)는 제어 장치(2011)로부터의 발광 리퀘스트에 기초하여 발광 트리거 생성부(2202)를 제어하고, 발광 트리거를 LD(2121)로 출력시킨다. LD(2121)로 출력되는 발광 트리거는, 시간 계측부(2205)에도 공급된다.
화소 구동부(2203)는 화소 어레이(2204)의 각 화소(100)(SPAD 화소(100))에 대하여 소정의 제어 신호를 공급함으로써, 각 SPAD 화소(100)를 제어한다. 예를 들어, 화소 구동부(2203)는 제어부(2201)로부터의 제어에 기초하여, 행렬상으로 2차원 배치된 복수의 SPAD 화소(100)의 일부를 액티브 화소로 하고, 나머지의 SPAD 화소(100)를 비액티브 화소로 하는 제어를 행한다. 액티브 화소는, 광자의 입사를 검출하는 화소이며, 비액티브 화소는, 광자의 입사를 검출하지 않는 화소이다. 따라서, 화소 구동부(2203)는 화소 어레이(2204)의 각 SPAD 화소(100)의 수광 동작의 온/오프를 제어한다. 물론, 화소 어레이(2204)의 모든 SPAD 화소(100)를 액티브 화소로 해도 된다. 화소 어레이(2204) 내의 액티브 화소에서 생성된 화소 신호가, 시간 계측부(2205)에 입력된다.
화소 어레이(2204)는, 광자의 입사를 검출하고, 검출 결과를 나타내는 검출 신호 PFout_Low를 화소 신호로서 출력하는 복수의 SPAD 화소(100)를 구비한다. 각 SPAD 화소(100)는 SPAD(11)와, 읽어내기 회로(111)를 구비하고, 상술한 제1 내지 제10 실시 형태의 어느 화소 구조를 갖는다.
읽어내기 회로(111)는 SPAD(11)에 있어서 광자가 검출된 타이밍을 검출 신호 PFout_Low에 의해 읽어내는 회로이다. 읽어내기 회로(111)의 구성은, 상술한 제1 내지 제10 실시 형태의 어느 것에 따라 다르다. 예를 들어, 상술한 제1 및 제2 실시 형태에 관계되는 SPAD 화소(100)에서는, MOS 트랜지스터(12), 인버터(13) 및 전압 변환 회로(14)가 읽어내기 회로(111)를 구성한다. 제3 실시 형태 내지 제10 실시 형태에 관계되는 SPAD 화소(100)에서는, 전류 제한 회로나 클램프 회로로서 마련된 다이오드(241), 저항(321), 폴리실리콘 TFT(371) 및 MOS 트랜지스터(441) 등도, 읽어내기 회로(111)에 포함된다.
또한, 수광 소자(2112)의 각 화소(100)의 수광 소자로서, SPAD가 아니라, APD를 사용할 수도 있다.
시간 계측부(2205)는 복수의 TDC(112)를 구비한다. 각 TDC(112)는, 화소 어레이(2204)의 액티브 화소로부터 공급되는 화소 신호와, 발광 트리거 생성부(2202)로부터 공급되는 발광 트리거에 기초하여, 발광부(2122)가 광을 발광하고 나서 액티브 화소가 광을 수광할 때까지의 비행 시간에 대응하는 카운트값을 생성한다. TDC(112)는, 생성한 카운트값을 신호 처리부(2206)에 공급한다.
신호 처리부(2206)는 입력부(113), 히스토그램 생성부(114) 및 거리 연산부(115)를 구비한다.
입력부(113)는 시간 계측부(2205)의 각 TDC(112)로부터 공급되는 카운트값을, 히스토그램 생성부(114)로 출력한다.
히스토그램 생성부(114)는 소정의 횟수(예를 들어, 수회 내지 수백회) 반복 실행되는 조사광의 발광과, 그 반사광의 수광에 기초하여, 반사광을 수광할 때까지의 비행 시간(카운트값)의 히스토그램을 화소마다 제작한다. 제작한 히스토그램에 관한 데이터(이하, 히스토그램 데이터라고 칭한다.)가 거리 연산부(115)에 공급된다.
거리 연산부(115)는 히스토그램 생성부(114)로부터 공급되는 히스토그램 데이터에 대하여 노이즈 제거나 히스토그램의 피크 검출 등을 행한다. 그리고, 거리 연산부(115)는 검출된 히스토그램의 피크값에 기초하여, 발광부(2122)로부터 조사된 광이 피사체에서 반사되어 되돌아 올 때까지의 비행 시간을 산출하고, 산출한 비행 시간으로부터, 피사체까지의 거리를 화소마다 산출한다. 산출된 거리 정보에 기초하여 거리 화상이 생성되어, 측거 데이터로서, 제어 장치(2011)로 출력된다. 또한, 히스토그램 데이터는, 화소 단위가 아니라, 복수 화소 단위로 생성해도 된다.
이상과 같이 구성되는 수광 소자(2112)는 상술한 바와 같이, 화소 기판(21)(제1 기판(21))과 로직 기판(51)(제2 기판(51))의 2매의 기판의 적층에 의해 구성된다. 각 SPAD 화소(100)의 SPAD(11)와, 읽어내기 회로(111)의 일부가, 화소 기판(21)에 배치된다. 로직 기판(51)에는, 읽어내기 회로(111)에 의해 읽어내진 화소 신호를 신호 처리하는 로직 회로가 형성된다. 예를 들어, 시간 계측부(2205)나 신호 처리부(2206)가 로직 기판(51)에 로직 회로로서 형성된다. 또한, 수광 소자(2112)에서는 신호 처리부(2206)를 생략하고, 수광 소자(2112)의 후단에 마련한 DSP(Digital Signal Processor) 등으로 신호 처리부(2206)의 연산을 행하게 하도록 할 수도 있다.
<15. 이동체에의 응용예>
본 개시에 관계되는 기술은, 여러가지 제품에 응용할 수 있다. 예를 들어, 본 개시에 관계되는 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 34는, 본 개시에 관계되는 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 도시하는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 34에 도시한 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040) 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로컴퓨터(12051), 음성 화상 출력부(12052) 및 차량 탑재 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라서 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들어, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은, 각종 프로그램에 따라서 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들어, 보디계 제어 유닛(12020)은, 키리스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 혹은, 헤드 램프, 백 램프, 브레이크 램프, 방향 지시등 또는 포그 램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은, 이들 전파 또는 신호의 입력을 접수하고, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들어, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장해물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차 내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들어, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는 예를 들어 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여, 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로컴퓨터(12051)는 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)으로 취득되는 차 내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하고, 구동계 제어 유닛(12010)에 대하여 제어 지령을 출력할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는 차량의 충돌 회피 혹은 충격 완화, 차간 거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)으로 취득되는 차량의 주위 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는 차외 정보 검출 유닛(12030)으로 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12020)에 대하여 제어 지령을 출력할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라서 헤드 램프를 제어하고, 하이 빔을 로우 빔으로 전환하는 등의 방현을 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는 차량의 탑승자 또는 차외에 대하여 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중 적어도 한쪽의 출력 신호를 송신한다. 도 34의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는 예를 들어, 온보드 디스플레이 및 헤드업 디스플레이의 적어도 하나를 포함하고 있어도 된다.
도 35는, 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.
도 35에서는, 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들어, 차량(12100)의 프론트 노즈, 사이드미러, 리어 범퍼, 백 도어 및 차실 내의 프론트 글래스 상부 등의 위치에 마련된다. 프론트 노즈에 구비되는 촬상부(12101) 및 차실 내의 프론트 글래스 상부에 구비되는 촬상부(12105)는 주로 차량(12100)의 전방 화상을 취득한다. 사이드미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는 주로 차량(12100)의 후방 화상을 취득한다. 촬상부(12101 및 12105)로 취득되는 전방의 화상은, 주로 선행 차량 또는, 보행자, 장해물, 신호기, 교통 표지 또는 차선 등의 검출에 사용된다.
또한, 도 35에는, 촬상부(12101 내지 12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는 프론트 노즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들어, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터를 중첩할 수 있는 것에 의해, 차량(12100)을 상방으로부터 본 부감 화상이 얻어진다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 된다. 예를 들어, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자를 포함하는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 갖는 촬상 소자여도 된다.
예를 들어, 마이크로컴퓨터(12051)는 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물에서, 차량(12100)과 대략 동일한 방향으로 소정의 속도(예를 들어, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로컴퓨터(12051)는 선행차의 앞쪽으로 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들어, 마이크로컴퓨터(12051)는 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 2륜차, 보통 차량, 대형 차량, 보행자, 전주 등 기타의 입체물로 분류하여 추출하고, 장해물의 자동 회피에 사용할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는 차량(12100)의 주변 장해물을, 차량(12100)의 드라이버가 시인 가능한 장해물과 시인 곤란한 장해물로 식별한다. 그리고, 마이크로컴퓨터(12051)는 각 장해물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상이며 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들어, 마이크로컴퓨터(12051)는 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들어 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 수순과, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 여부를 판별하는 수순에 의해 행해진다. 마이크로컴퓨터(12051)가 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는 당해 인식된 보행자에 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.
이상, 본 개시에 관계되는 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대하여 설명하였다. 본 개시에 관계되는 기술은, 이상 설명한 구성 중, 촬상부(12031) 등에 적용될 수 있다. 구체적으로는, 예를 들어, 도 32의 수광 소자(2112) 또는 측거 시스템(2001)의 구성을, 촬상부(12031)에 적용할 수 있다. 촬상부(12031)는 예를 들어, 차량(12100)의 주위 물체 및 물체까지의 거리의 검출에 사용된다. 촬상부(12031)에 본 개시에 관계되는 기술을 적용함으로써, 촬상 모듈을 소형화하거나, 화소 사이즈를 축소하고, 고해상도화할 수 있다. 또한, 차량(12100)의 주위 물체 및 물체까지의 거리의 검출 정밀도가 향상된다. 그 결과, 예를 들어, 차량의 충돌 경고를 적절한 타이밍에 행할 수 있어, 교통 사고를 방지하는 것이 가능하게 된다.
또한, 본 명세서에 있어서, 시스템이란, 복수의 구성 요소(장치, 모듈(부품) 등)의 집합을 의미하고, 모든 구성 요소가 동일 하우징 내에 있는지의 여부는 불문한다. 따라서, 별개인 하우징에 수납되고, 네트워크를 통하여 접속되어 있는 복수의 장치 및 하나의 하우징 내에 복수의 모듈이 수납되어 있는 하나의 장치는, 모두, 시스템이다.
또한, 본 개시의 실시 형태는, 상술한 실시 형태에 한정되는 것은 아니며, 본 개시의 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능하다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이며 한정되는 것은 아니고, 본 명세서에 기재된 것 이외의 효과가 있어도 된다.
또한, 본 개시의 기술은, 이하의 구성을 취할 수 있다.
(1)
수광한 광을 전기 신호로 변환하는 애벌란시 포토다이오드와, 상기 전기 신호를 바탕으로 화소 신호를 출력하는 읽어내기 회로에 포함되는 적어도 하나의 소자가 형성된 제1 기판과,
상기 애벌란시 포토다이오드로부터 읽어내진 상기 화소 신호를 처리하는 로직 회로가 형성된 제2 기판이 적층되어 구성되는
수광 소자.
(2)
상기 제1 기판은, 제1 반도체 기판과 제1 배선층으로 구성되고,
상기 제2 기판은, 제2 반도체 기판과 제2 배선층으로 구성되고,
상기 제1 배선층과 상기 제2 배선층이 접합됨으로써 상기 제1 기판과 상기 제2 기판이 적층되고,
상기 적어도 하나의 소자는, 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 배치되는
상기 (1)에 기재된 수광 소자.
(3)
상기 적어도 하나의 소자는, 상기 제1 배선층에 배치되는
상기 (2)에 기재된 수광 소자.
(4)
상기 적어도 하나의 소자는, 평면으로 보아 상기 애벌란시 포토다이오드와 적어도 일부가 중첩하는 영역에 배치되는
상기 (2) 또는 (3)에 기재된 수광 소자.
(5)
상기 적어도 하나의 소자는, 상기 제1 기판의 두께 방향의 위치가 상기 애벌란시 포토다이오드와 다른 위치에 배치되는
상기 (1) 내지 (4)의 어느 것에 기재된 수광 소자.
(6)
상기 제1 기판은, 상기 소자로서 다이오드를 포함하는
상기 (1) 내지 (5)의 어느 것에 기재된 수광 소자.
(7)
상기 제1 기판은, 상기 소자로서 저항을 포함하는
상기 (1) 내지 (5)의 어느 것에 기재된 수광 소자.
(8)
상기 제1 기판은, 상기 소자로서 저항 및 다이오드를 포함하는
상기 (1) 내지 (5)의 어느 것에 기재된 수광 소자.
(9)
상기 제1 기판은, 상기 소자로서 폴리실리콘 TFT를 포함하는
상기 (1) 내지 (8)의 어느 것에 기재된 수광 소자.
(10)
상기 제1 기판은, 상기 소자로서 MOS 트랜지스터를 포함하는
상기 (1) 내지 (8)의 어느 것에 기재된 수광 소자.
(11)
상기 제1 기판은, 상기 소자로서, 저항, 다이오드 및 MOS 트랜지스터를 포함하는
상기 (1) 내지 (5)의 어느 것에 기재된 수광 소자.
(12)
상기 제1 기판은, 상기 소자로서, 정전류원으로서의 MOS 트랜지스터를 포함하는
상기 (1) 내지 (5)의 어느 것에 기재된 수광 소자.
(13)
상기 제1 기판은, 상기 소자로서, 정전류원으로서의 MOS 트랜지스터와, 인버터를 포함하는
상기 (1) 내지 (5)의 어느 것에 기재된 수광 소자.
(14)
상기 제1 기판은, 상기 소자로서, 저항, 다이오드, 클램프 회로로서의 MOS 트랜지스터 및 정전류원으로서의 MOS 트랜지스터를 포함하는
상기 (1) 내지 (5)의 어느 것에 기재된 수광 소자.
(15)
화소 영역 내에 상기 저항과 다이오드가 대칭으로 배치되고, 상기 클램프 회로로서의 MOS 트랜지스터와 상기 정전류원으로서의 MOS 트랜지스터가 대칭으로 배치되는
상기 (14)에 기재된 수광 소자.
(16)
상기 애벌란시 포토다이오드와, 상기 소자 사이에 차광층을 더 구비하는
상기 (1) 내지 (15)의 어느 것에 기재된 수광 소자.
(17)
상기 읽어내기 회로는, 복수의 상기 애벌란시 포토다이오드에서 공유되는
상기 (1) 내지 (16)의 어느 것에 기재된 수광 소자.
(18)
조사광을 조사하는 조명 장치와,
상기 조사광이 소정의 물체에서 반사되었던 반사광을 수광하는 수광 소자
를 구비하고,
상기 수광 소자는,
수광한 광을 전기 신호로 변환하는 애벌란시 포토다이오드와, 상기 전기 신호를 바탕으로 화소 신호를 출력하는 읽어내기 회로에 포함되는 적어도 하나의 소자가 형성된 제1 기판과,
상기 애벌란시 포토다이오드로부터 읽어내진 상기 화소 신호를 처리하는 로직 회로가 형성된 제2 기판이 적층되어 구성되는
측거 시스템.
11: SPAD
12: MOS 트랜지스터
13: 인버터
14: 전압 변환 회로
15, 16: MOS 트랜지스터
21: 제1 기판(화소 기판)
22: 반도체 기판
23: 배선층(센서 측 배선층)
24: 온 칩 렌즈
31: N웰
32: P형 확산층
33: N형 확산층
33A: 콘택트층
34: 홀 축적층
34A: 콘택트층
35: 화소 분리부
41: 콘택트 전극
42: 콘택트 전극
51: 제2 기판(로직 기판)
52: 반도체 기판
53: 배선층(로직측 배선층)
100: SPAD 화소
241: 다이오드
321: 저항
371: 폴리실리콘 TFT
441: MOS 트랜지스터
901: 비아 형성층
902: 폴리실리콘층
903: 비아 형성층
904: 제1 메탈 배선층
905: 비아 형성층
906: 접합 메탈 배선층
933: 저항
1001: 폴리실리콘 TFT
1031: 비아 형성층
1032: 실리콘층
1033: 비아 형성층
1131: MOS 트랜지스터
1132: 저항
1133: 다이오드
2001: 측거 시스템
2011: 제어 장치
2012: 수광 장치
2013: 조명 장치
2012: 수광 소자
2113: 신호 처리 회로
2122: 발광부
M0: 메탈 차광층
M1: 제1 메탈 배선층
M2: 제2 메탈 배선층
VE: 전원 전압
VRLD: 전원 전압(애노드 전압)
VS: 캐소드 전압

Claims (18)

  1. 수광한 광을 전기 신호로 변환하는 애벌란시 포토다이오드와, 상기 전기 신호를 바탕으로 화소 신호를 출력하는 읽어내기 회로에 포함되는 적어도 하나의 소자가 형성된 제1 기판과,
    상기 애벌란시 포토다이오드로부터 읽어내진 상기 화소 신호를 처리하는 로직 회로가 형성된 제2 기판이 적층되어 구성되는
    수광 소자.
  2. 제1항에 있어서, 상기 제1 기판은, 제1 반도체 기판과 제1 배선층으로 구성되고,
    상기 제2 기판은, 제2 반도체 기판과 제2 배선층으로 구성되고,
    상기 제1 배선층과 상기 제2 배선층이 접합됨으로써 상기 제1 기판과 상기 제2 기판이 적층되고,
    상기 적어도 하나의 소자는, 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 배치되는
    수광 소자.
  3. 제2항에 있어서, 상기 적어도 하나의 소자는, 상기 제1 배선층에 배치되는
    수광 소자.
  4. 제2항에 있어서, 상기 적어도 하나의 소자는, 평면으로 보아 상기 애벌란시 포토다이오드와 적어도 일부가 중첩하는 영역에 배치되는
    수광 소자.
  5. 제1항에 있어서, 상기 적어도 하나의 소자는, 상기 제1 기판의 두께 방향의 위치가 상기 애벌란시 포토다이오드와 다른 위치에 배치되는
    수광 소자.
  6. 제1항에 있어서, 상기 제1 기판은, 상기 소자로서 다이오드를 포함하는
    수광 소자.
  7. 제1항에 있어서, 상기 제1 기판은, 상기 소자로서 저항을 포함하는
    수광 소자.
  8. 제1항에 있어서, 상기 제1 기판은, 상기 소자로서 저항 및 다이오드를 포함하는
    수광 소자.
  9. 제1항에 있어서, 상기 제1 기판은, 상기 소자로서 폴리실리콘 TFT를 포함하는
    수광 소자.
  10. 제1항에 있어서, 상기 제1 기판은, 상기 소자로서 MOS 트랜지스터를 포함하는
    수광 소자.
  11. 제1항에 있어서, 상기 제1 기판은, 상기 소자로서, 저항, 다이오드 및 MOS 트랜지스터를 포함하는
    수광 소자.
  12. 제1항에 있어서, 상기 제1 기판은, 상기 소자로서, 정전류원으로서의 MOS 트랜지스터를 포함하는
    수광 소자.
  13. 제1항에 있어서, 상기 제1 기판은, 상기 소자로서, 정전류원으로서의 MOS 트랜지스터와, 인버터를 포함하는
    수광 소자.
  14. 제1항에 있어서, 상기 제1 기판은, 상기 소자로서, 저항, 다이오드, 클램프 회로로서의 MOS 트랜지스터 및 정전류원으로서의 MOS 트랜지스터를 포함하는
    수광 소자.
  15. 제14항에 있어서, 화소 영역 내에 상기 저항과 다이오드가 대칭으로 배치되고, 상기 클램프 회로로서의 MOS 트랜지스터와 상기 정전류원으로서의 MOS 트랜지스터가 대칭으로 배치되는
    수광 소자.
  16. 제1항에 있어서, 상기 애벌란시 포토다이오드와, 상기 소자 사이에 차광층을 더 구비하는
    수광 소자.
  17. 제1항에 있어서, 상기 읽어내기 회로는, 복수의 상기 애벌란시 포토다이오드에서 공유되는
    수광 소자.
  18. 조사광을 조사하는 조명 장치와,
    상기 조사광이 소정의 물체에서 반사되었던 반사광을 수광하는 수광 소자
    를 구비하고,
    상기 수광 소자는,
    수광한 광을 전기 신호로 변환하는 애벌란시 포토다이오드와, 상기 전기 신호를 바탕으로 화소 신호를 출력하는 읽어내기 회로에 포함되는 적어도 하나의 소자가 형성된 제1 기판과,
    상기 애벌란시 포토다이오드로부터 읽어내진 상기 화소 신호를 처리하는 로직 회로가 형성된 제2 기판이 적층되어 구성되는
    측거 시스템.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024048267A1 (ja) * 2022-09-02 2024-03-07 ソニーセミコンダクタソリューションズ株式会社 光検出装置および測距装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200314A1 (en) 2014-01-15 2015-07-16 Omnivision Technologies, Inc. Back side illuminated single photon avalanche diode imaging sensor with high short wavelength detection efficiency

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3838806B2 (ja) * 1999-03-26 2006-10-25 株式会社東芝 信号増倍ｘ線撮像装置
JP6024103B2 (ja) * 2011-06-30 2016-11-09 ソニー株式会社 撮像素子、撮像素子の駆動方法、撮像素子の製造方法、および電子機器
JP6193171B2 (ja) * 2014-04-11 2017-09-06 株式会社東芝 光検出器
US20220165767A1 (en) * 2019-02-20 2022-05-26 Sony Semiconductor Solutions Corporation Imaging device
JP7327949B2 (ja) * 2019-02-27 2023-08-16 キヤノン株式会社 光電変換装置、光電変換システム、及び移動体
US11855105B2 (en) * 2019-03-29 2023-12-26 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic device
JP2021002542A (ja) * 2019-06-19 2021-01-07 ソニーセミコンダクタソリューションズ株式会社 アバランシェフォトダイオードセンサ及び測距装置
JPWO2022091607A1 (ko) * 2020-10-27 2022-05-05

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200314A1 (en) 2014-01-15 2015-07-16 Omnivision Technologies, Inc. Back side illuminated single photon avalanche diode imaging sensor with high short wavelength detection efficiency

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