KR20230121524A - 비교 회로, 및 이를 포함하는 아날로그-디지털 변환기 및 이미지 센서 - Google Patents

Abstract

본 개시의 일 실시예에 따른 아날로그-디지털 변환기는, 비교 회로 및 카운터 회로를 포함한다. 상기 비교 회로는 픽셀 신호와 램프 신호에 기초하여 비교 결과 신호를 출력하고, 상기 램프 신호의 전압 레벨이 감소하는 시구간 동안, 상기 픽셀 신호의 전압 레벨과 상기 램프 신호의 전압 레벨이 동일하게 되는 영교차 시점 이전에 천이하는 영교차 예측 신호를 출력한다. 상기 카운터 회로는 상기 영교차 예측 신호에 기초하여 하위 비트 디지털 코드를 출력하고, 상기 비교 결과 신호에 기초하여 상기 하위 비트 디지털 코드의 출력을 멈춘다.

Description

비교 회로, 및 이를 포함하는 아날로그-디지털 변환기 및 이미지 센서{COMPARISON CIRCUIT, AND ANALOG-TO-DIGITAL CONVERTER AND IMAGE SENSOR INCLUDING THE SAME}

본 발명은 반도체 장치에 관한 것으로서 더욱 상세하게는 비교 회로, 및 상기 비교 회로를 포함하는 아날로그-디지털 변환기 및 이미지 센서에 관한 것이다.

이미지 센서는 카메라 렌즈를 통해 입사되는 빛을 감지하고 광전 변환을 수행하여 디지털 이미지 데이터를 생성한다. 고해상도의 디지털 이미지 데이터를 생성하기 위해 아날로그-디지털 변환기(analog-to-digital converter)(ADC)가 픽셀 어레이의 각 열마다 배치되는 칼럼-패러렐(column-parallel) ADC 구조가 이용된다. ADC는 비교 회로 및 카운터 회로를 포함한다. 비교 회로는 픽셀 신호와 램프 신호를 비교하고, 카운터 회로는 픽셀 신호와 램프 신호를 비교한 결과를 이용하여 픽셀 신호의 크기에 상응하는 디지털 코드를 생성한다. 디지털 코드를 생성하는 과정에서, 비교 회로 및 카운터 회로는 램프 신호의 전압 레벨이 일정한 기울기를 가지고 변화하기 시작하는 시점부터 비교 회로의 출력 신호의 전압 레벨이 미리 설정된 전압 레벨 이상으로 증가하는 시점까지 지속적으로 동작한다. 이러한 과정에서 비교 회로는 정적 전력을 지속적으로 소모하고 카운터 회로는 동적 전력을 지속적으로 소모하여 이미지 센서의 전력 효율을 감소시킨다.

본 개시의 일 목적은 이미지 센서의 전력 효율을 향상시키고 노이즈 성능을 개선하는 비교 회로를 제공하는 것이다.

본 개시의 일 목적은 상기 비교 회로를 포함하는 아날로그-디지털 변환기 및 이미지 센서를 제공하는 것이다.

상기 일 목적을 달성하기 위해 본 개시의 일 실시예에 따른 아날로그-디지털 변환기는, 비교 회로 및 카운터 회로를 포함한다. 상기 비교 회로는 픽셀 신호와 램프 신호에 기초하여 비교 결과 신호를 출력하고, 상기 램프 신호의 전압 레벨이 변화하는 시구간 동안, 상기 픽셀 신호의 전압 레벨과 상기 램프 신호의 전압 레벨이 동일하게 되는 영교차 시점 이전에 천이하는 영교차 예측 신호를 출력한다. 상기 카운터 회로는 상기 영교차 예측 신호에 기초하여 하위 비트 디지털 코드를 출력하고, 상기 비교 결과 신호에 기초하여 상기 하위 비트 디지털 코드의 출력을 멈춘다.

상기 일 목적을 달성하기 위해 본 개시의 일 실시예에 따른 비교 회로는 제1 서브 회로, 제2 서브 회로 및 영교차 예측 회로를 포함한다. 상기 제1 서브 회로는 픽셀 신호와 램프 신호를 비교하여 제1 노드를 통해 제1 출력 신호를 출력한다. 상기 제2 서브 회로는 상기 제1 출력 신호를 증폭하여 제2 출력 신호를 비교 결과 신호로서 출력한다. 상기 영교차 예측 회로는, 상기 램프 신호의 전압 레벨이 변화하는 시구간 동안, 상기 제1 출력 신호에 기초하여, 상기 픽셀 신호의 전압 레벨과 상기 램프 신호의 전압 레벨이 동일하게 되는 영교차 시점 이전에 천이하는 영교차 예측 신호를 출력한다.

상기 일 목적을 달성하기 위해 본 개시의 일 실시예에 따른 이미지 센서는 픽셀 어레이, 램프 신호 생성기, 비교 회로 및 카운터 회로를 포함한다. 상기 픽셀 어레이는 픽셀 신호를 출력한다. 상기 램프 신호 생성기는 램프 신호를 생성한다. 상기 비교 회로는 상기 픽셀 신호와 상기 램프 신호에 기초하여 비교 결과 신호를 출력하고, 상기 램프 신호의 전압 레벨이 변화하는 시구간 동안, 상기 픽셀 신호의 전압 레벨과 상기 램프 신호의 전압 레벨이 동일하게 되는 영교차 시점 이전에 천이하는 영교차 예측 신호를 출력한다. 상기 카운터 회로는 상기 영교차 예측 신호에 기초하여 하위 비트 디지털 코드를 출력하고 상기 비교 결과 신호에 기초하여 상기 하위 비트 디지털 코드의 출력을 멈춘다. 상기 비교 회로는 제1 증폭 회로 및 제2 증폭 회로를 포함한다. 상기 제1 증폭 회로는 제1 전압 이득을 가지며, 상기 비교 결과 신호를 생성한다. 상기 제2 증폭 회로는 상기 제1 증폭 회로에 포함되는 제1 노드와 연결되고, 상기 제1 전압 이득보다 낮은 제2 전압 이득을 가지며 상기 영교차 예측 신호를 생성한다.

본 개시의 실시예들에 따른 비교 회로 및 아날로그-디지털 변환기를 포함하는 이미지 센서는, 추가적인 램프 신호 생성기 또는 추가적인 비교 회로없이 영교차 예측 회로만을 이용하여 노이즈 성능의 감소 없이 효율적으로 영교차 예측 신호를 출력할 수 있다.

상기 이미지 센서는 상기 영교차 예측 신호에 기초하여 영교차 시점에 거의 다다른 시점에서부터 하위 비트 디지털 코드를 출력할 수 있다. 따라서 영교차 시점보다 훨씬 이른 시점에서부터 영교차 시점에 거의 다다른 시점까지 발생할 수 있는 불필요한 소비 전력을 감소시켜 전력 효율을 개선할 수 있다.

상기 비교 회로는 제1 서브 회로를 포함할 수 있고, 상기 이미지 센서는 상기 제1 서브 회로의 대역폭을 제어(또는 조절)하여 상기 이미지 센서의 노이즈 성능을 개선하거나 상기 제1 서브 회로의 출력 신호의 스윙 범위를 감소시켜 상기 이미지 센서(구체적으로는 아날로그-디지털 변환기 또는 카운터 회로)의 변환 에러를 감소시킬 수도 있다.

도 1은 본 개시의 일 실시예에 따른 비교 회로 및 아날로그-디지털 변환기를 포함하는 이미지 센서를 나타내는 블록도이다.
도 2a, 2b, 2c 및 2d는 도 1의 픽셀 어레이의 단위 픽셀의 일 예를 나타내는 회로도들이다.
도 3은 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1의 비교 회로의 일 실시예를 나타내는 블록도이다.
도 5는 도 1의 비교 회로의 일 실시예를 나타내는 회로도이다.
도 6은 도 5의 비교 회로의 입출력 신호들을 설명하기 위한 도면이다.
도 7은 도 1의 비교 회로의 일 실시예를 나타내는 회로도이다.
도 8은 도 7의 비교 회로에 의한 대역폭의 제어를 설명하기 위한 도면이다.
도 9는 도 1의 비교 회로의 일 실시예를 나타내는 회로도이다.
도 10은 도 9의 비교 회로에 의한 대역폭의 조절을 설명하기 위한 도면이다.
도 11은 도 9의 비교 회로에 포함되는 스위치의 동작을 설명하기 위한 도면이다.
도 12는 도 9의 비교 회로의 입출력 신호들을 설명하기 위한 도면이다.
도 13은 도 1의 비교 회로의 일 실시예를 나타내는 회로도이다.
도 14는 도 13의 비교 회로의 입출력 신호들을 설명하기 위한 도면이다.
도 15는 도 1의 아날로그-디지털 변환기의 일 실시예를 나타내는 블록도이다.
도 16은 도 1의 아날로그-디지털 변환기의 일 실시예를 나타내는 블록도이다.
도 17은 본 개시의 실시예들에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.
도 18은 본 개시의 실시예들에 따른 카운터 회로의 동작을 설명하기 위한 타이밍도이다.
도 19는 도 13의 비교 회로에 포함되는 커패시터들 및 스위치들의 일 실시예를 나타내는 회로도이다.
도 20은 본 개시의 일 실시예에 따른 이미지 센서의 동작 방법을 나타내는 순서도이다.

이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.

도 1은 본 개시의 일 실시예에 따른 비교 회로 및 아날로그-디지털 변환기를 포함하는 이미지 센서를 나타내는 블록도이다.

도 1을 참조하면, 이미지 센서(10)는 픽셀 어레이(110), 로우 드라이버(120), 비교기 블록(130), 카운터 블록(140), 램프 신호 생성기(150), 메모리 블록(160), 칼럼 드라이버(170) 및 제어 회로(180)를 포함한다.

픽셀 어레이(110)는 복수의 픽셀(px)들을 포함할 수 있다. 상기 복수의 픽셀(px)들은 매트릭스 형태를 가지며 행과 열 방향으로 일정한 간격을 두고 반복적으로 배열될 수 있다. 상기 복수의 픽셀(px)들 각각은 복수의 로우(row)들 중 하나 및 복수의 칼럼(column)들 중 하나에 연결될 수 있다. 픽셀 어레이(110)는 셔터 동작에 따라 카메라 렌즈를 통해 입사되는 빛을 감지하고 광전 변환을 수행하여 광전하(photo charge)들을 생성하고, 상기 광전하들에 기초하여 픽셀 신호들(VPIX)을 출력할 수 있다.

램프 신호 생성기(150)는 이미지 센서(10)가 동작하는 복수의 시구간들 각각에 대해서 미리 설정된 방식에 따라 변화하는 전압 레벨을 가지는 램프 신호(VRMP)를 출력할 수 있다.

비교기 블록(130)은 픽셀 신호들(VPIX) 및 램프 신호(VRMP)에 기초하여 비교 결과 신호들(CRSs)을 출력할 수 있다. 카운터 블록(140)은 비교기 블록(130)으로부터 비교 결과 신호들(CRSs)을 수신하고, 비교 결과 신호들(CRSs)에 기초하여 디지털 코드들(DRCs)을 출력할 수 있고, 메모리 블록(160)은 디지털 코드들(DRCs)을 일시적으로 저장할 수 있다. 디지털 코드들(DRCs)은 픽셀 어레이(110)가 생성하는 상기 광전하들에 대응하는 디지털 값들을 포함할 수 있다.

비교기 블록(130)은 복수의 비교 회로들을 포함하고, 카운터 블록(140)은 복수의 카운터 회로들을 포함할 수 있다. 상기 복수의 비교 회로들 중 하나(예를 들어, 130-1)와 상기 복수의 카운터 회로들 중 하나(예를 들어, 140-1)는 아날로그-디지털 변환기(analog-to-digital converter)(ADC)를 구성할 수 있고, 고해상도의 디지털 이미지 데이터를 생성하기 위해 픽셀 어레이의 각 열마다 배치될 수 있다. 예를 들어, 상기 복수의 비교 회로들은 상기 복수의 카운터 회로들과 각각 상응하고, 상기 복수의 비교 회로들 및 상기 복수의 카운터 회로들은 칼럼-패러렐(column-parallel) ADC 구조를 가질 수 있다.

비교 회로(130-1)는 픽셀 신호(VPIXa)와 램프 신호(VRMPa)에 기초하여 비교 결과 신호(VO2(CRS))를 출력하고, 픽셀 신호(VPIXa)의 전압 레벨과 램프 신호(VRMPa)의 전압 레벨이 동일하게 되는 영교차(zero-crossing) 시점 이전에 천이하는 영교차 예측 신호(ZCPS)를 출력할 수 있다. 영교차 예측 신호(ZCPS)가 천이한다 함은, 도 6, 도 12, 도 14 등을 참조하여 후술하는 바와 같이, 영교차 예측 신호(ZCPS)의 전압 레벨이 접지 전압으로 포화된 후, 포화 상태를 벗어나 증가하는 것을 의미할 수 있다. 이를 위해, 비교 회로(130-1)는 제1 증폭 회로(131) 및 제2 증폭 회로(133)를 포함할 수 있다. 제1 증폭 회로(131)는 비교 결과 신호(VO2(CRS))를 출력할 수 있고, 제2 증폭 회로(133)는 영교차 예측 신호(ZCPS)를 출력할 수 있다. 제1 증폭 회로(131)는 서브 회로들을 포함할 수 있고, 제2 증폭 회로(133)는 ‘영교차 예측 회로’로 지칭될 수도 있다. 제1 증폭 회로(131) 및 제2 증폭 회로(133)에 관하여 도 4를 참조하여 후술하기로 한다.

일 실시예에서, 제2 증폭 회로(133)는 제1 증폭 회로(131)에 포함되는 내부 노드와 연결될 수 있고, 상기 내부 노드를 통해 출력되는 신호에 기초하여 영교차 예측 신호(ZCPS)를 출력할 수 있다. 예를 들어, 상기 내부 노드는 상기 제1 서브 회로의 출력 노드일 수 있다.

일 실시예에서, 제1 증폭 회로(131)는 제1 전압 이득을 가질 수 있고, 제2 증폭 회로(133)는 상기 제1 전압 이득보다 낮은 제2 전압 이득을 가질 수 있다.

일 실시예에서, 상기 제2 전압 이득은 이미지 센서(10)가 동작하는 복수의 시구간들 각각에 대해서 미리 설정된 값을 가지도록 조절될 수 있다.

일 실시예에서, 제2 증폭 회로(133)는 상기 제2 전압 이득을 제어하기 위한 하나 이상의 커패시터 및 하나 이상의 스위치를 포함할 수 있다. 예를 들어, 비교 회로(130-1)는 제어 신호들(Caz, Cgain)을 더 수신할 수 있고, 제어 신호들(Caz, Cgain)에 기초하여 상기 복수의 시구간들 중 하나 이상에서 상기 하나 이상의 스위치를 온(on)/오프(off)할 수 있다. 제어 신호들(Caz, Cgain)은 제어 신호(CTL2)에 포함될 수 있다.

카운터 회로(140-1)는 비교 회로(130-1)로부터 비교 결과 신호(VO2(CRS)) 및 영교차 예측 신호(ZCPS)를 수신하고, 영교차 예측 신호(ZCPS)에 기초하여 하위 비트 디지털 코드(LBDC)를 출력하고, 비교 결과 신호(VO2(CRS))에 기초하여 하위 비트 디지털 코드(LBDC)의 출력을 멈출 수 있다. 이를 위해, 카운터 회로(140-1)는 상위 비트 디지털 코드(UBDC)를 출력하는 제1 카운터(141) 및 하위 비트 디지털 코드(LBDC)를 출력하는 제2 카운터(143)를 포함할 수 있다. 예를 들어, 제2 카운터(143)는 영교차 예측 신호(ZCPS)에 기초하여 영교차 시점에 거의 다다른 시점에서야 비로소 하위 비트 디지털 코드(LBDC)를 출력 수 있다. 카운터 회로(140-1)에 관하여 도 15, 16, 17 및 18 등을 참조하여 후술하기로 한다.

일 실시예에서, 카운터 회로(140-1)는 제1 카운터(141) 및 제2 카운터(143)의 인에이블 시점들을 서로 다르게 조정하기 위한 디지털 논리 게이트들을 포함할 수 있다. 예를 들어, 카운터 회로(140-1)는 제어 신호(Czc)를 더 수신할 수 있고, 비교 결과 신호(VO2(CRS)), 영교차 예측 신호(ZCPS) 및 제어 신호(Czc)에 기초하여 상기 복수의 시구간들 중 하나 이상에서 제1 카운터(141) 및 제2 카운터(143)의 인에이블 시점들을 서로 다르게 조정할 수 있다. 제어 신호(Czc)는 제어 신호(CTL4)에 포함될 수 있다.

로우 드라이버(120) 및 칼럼 드라이버(170)는 픽셀 어레이(110)의 복수의 로우들 및 복수의 칼럼들과 연결되고, 상기 복수의 로우들 및 상기 복수의 칼럼들을 활성화하여 복수의 픽셀(px)들을 구동할 수 있다.

제어 회로(180)는 제어 신호들(CTL1, CTL2, CTL3, CTL4, CTL5)을 생성하여 이미지 센서(10)에 포함되는 구성요소들(110, 120, 130, 130-1, 140, 140-1, 150, 160, 170)을 전반적으로 제어할 수 있다. 예를 들어, 제어 회로(180)는 제어 신호들(CTL1, CTL5)에 기초하여, 픽셀 어레이(110), 로우 드라이버(120) 및 칼럼 드라이버(170)를 제어할 수 있고, 제어 신호(CTL2)에 기초하여 비교기 블록(130)을 제어할 수 있고, 제어 신호(CTL3)에 기초하여 램프 신호 생성기(150)를 제어할 수 있고, 제어 신호(CTL4)에 기초하여 카운터 블록(140) 및 메모리 블록(160)을 제어할 수 있다.

이미지 센서(10)는 픽셀 어레이(110), 비교기 블록(130), 카운터 블록(140) 기타 추가적인 회로들을 이용하여 상관 이중 샘플링(Correlated double sampling)(CDS) 동작을 수행할 수 있다. 이미지 센서(10)는 디지털 신호 처리 회로를 더 포함할 수 있다. 상기 디지털 신호 처리 회로는 상기 디지털 코드에 대하여 다양한 알고리즘들에 기초하는 복수의 디지털 신호 처리들을 수행하여 디지털 이미지 데이터를 출력할 수 있다. 일 실시예에서, 상기 복수의 디지털 신호 처리들은 이미지 센서(10)와 연결되는 이미지 신호 프로세서(image signal processor) 또는 애플리케이션 프로세서 등에서 수행될 수도 있다.

상기와 같은 구성에 의해 본 개시의 일 실시예에 따른 비교 회로 및 아날로그-디지털 변환기를 포함하는 이미지 센서는, 추가적인 램프 신호 생성기 또는 추가적인 비교 회로없이 영교차 예측 회로만을 이용하여 노이즈 성능의 감소 없이 효율적으로 영교차 예측 신호를 출력할 수 있다.

상기 이미지 센서는 상기 영교차 예측 신호에 기초하여 영교차 시점에 거의 다다른 시점에서부터 하위 비트 디지털 코드를 출력할 수 있다. 따라서 영교차 시점보다 훨씬 이른 시점에서부터 영교차 시점에 거의 다다른 시점까지 발생할 수 있는 불필요한 소비 전력을 감소시켜 전력 효율을 개선할 수 있다.

상기 비교 회로는 제1 서브 회로를 포함할 수 있고, 상기 이미지 센서는 상기 제1 서브 회로의 대역폭을 제어(또는 조절)하여 상기 이미지 센서의 노이즈 성능을 개선하거나 상기 제1 서브 회로의 출력 신호의 스윙 범위를 감소시켜 상기 이미지 센서(구체적으로는 아날로그-디지털 변환기)의 변환 에러를 감소시킬 수도 있다.

도 2a, 2b, 2c 및 2d는 도 1의 픽셀 어레이의 단위 픽셀의 일 예를 나타내는 회로도들이다.

도 2a를 참조하면, 단위 픽셀(110a)은, 광 감지 소자(photo sensitive device)로서 포토다이오드(PD)를 포함하고, 아날로그 픽셀 신호의 독출을 위한 독출 회로로서 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다.

예를 들어, 포토 다이오드(PD)는 p형 기판에 형성되는 n형 영역을 포함할 수 있고, 상기 p형 기판과 상기 n형 영역은 p-n 접합 포토다이오드를 형성할 수 있다. 포토 다이오드(PD)는 외부로부터 입사한 빛을 수신하고, 수신된 빛에 기초하여 광전하들을 생성할 수 있다.

포토 다이오드(PD)에서 생성된 광전하들은 전송 트랜지스터(TX)를 통해 플로팅 디퓨전 노드(FD)로 전송될 수 있다. 예를 들어, 전송 제어 신호(TG)가 제1 레벨(예를 들어, 하이 레벨)을 가질 때 전송 트랜지스터(TX)가 턴온되고, 포토다이오드(PD)에서 생성된 광전하들은 전송 트랜지스터(TX)를 통해 플로팅 디퓨전 노드(FD)로 전송될 수 있다.

드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier)로 동작하여 플로팅 디퓨전 노드(FD)에 충전된 전하들에 대응하는 신호를 증폭할 수 있다. 선택 트랜지스터(SX)는 선택 신호(SEL)에 응답하여 상기 증폭된 신호를 열 라인(COL)에 전송할 수 있다.

플로팅 디퓨전 노드(FD)는 리셋 트랜지스터(RX)에 의해 리셋될 수 있다. 예를 들어, 리셋 트랜지스터(RX)는 리셋 신호(RS)에 응답하여 플로팅 디퓨전 노드(FD)에 저장되어 있는 광전하들을 CDS 동작을 위해 일정한 주기로 방전시킬 수 있다.

도 2a에서는 하나의 포토다이오드(PD)와 4개의 트랜지스터들(TX, RX, DX, SX)을 포함하는 단위 픽셀을 예시하고 있으나, 본 개시에 따른 실시예는 이에 한정되지 않는다. 도 2b 내지 도 2d에 단위 픽셀의 다른 예들이 도시된다.

도 2b를 참조하면, 단위 픽셀(110b)는, 상기 광 감지 소자로서 포토다이오드(PD)를 포함하고, 상기 독출 회로로서 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 즉, 단위 픽셀(200b)은 3-트랜지스터 구조를 가질 수 있다.

도 2c를 참조하면, 단위 픽셀(110c)은 상기 광 감지 소자로서 포토다이오드(PD)를 포함하고, 상기 독출 회로로서 전송 트랜지스터(TX), 게이트 트랜지스터(GX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 즉, 단위 픽셀(110c)는 5-트랜지스터 구조를 가질 수 있다. 게이트 트랜지스터(GX)는 선택 신호(SEL)에 응답하여 전송 제어 신호(TG)를 전송 트랜지스터(TX)로 선택적으로 제공할 수 있다.

도 2d를 참조하면, 단위 픽셀(110d)은 상기 광 감지 소자로서 포토 다이오드(PD)를 포함하고, 포토 다이오드(PD)에서 생성된 광전하들을 저장하는 저장 다이오드(SD)를 포함하고, 상기 독출 회로로서 포토 트랜지스터(PX)(또는 포토 게이트), 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX), 선택 트랜지스터(SX) 및 부스팅 커패시터(Cboost)를 포함할 수 있다. 부스팅 커패시터(Cboost)의 일단은 플로팅 디퓨전 노드(FD)와 연결되고, 타단은 부스팅 신호(FDB)를 수신할 수 있다. 부스팅 커패시터(Cboost)는 부스팅 신호(FDB)에 기초하여 충전될 수 있고, 전송 트랜지스터(TX)가 턴온되는 경우 플로팅 디퓨전 노드(FD)의 전압 레벨을 부스팅할 수 있다. 즉, 단위 픽셀(110d)은 5-트랜지스터 구조를 가질 수 있고, 글로벌 셔터 동작(global shutter operation)을 수행할 수 있다.

도 3은 이미지 센서의 동작을 설명하기 위한 타이밍도이다.

도 3에서, 시점들(t0, t1, t2, t3, t3-1, t4, t5, t6, t6-1, t7)이 경과함에 따라 이미지 센서(예를 들어, 도 1의 10)에 포함되는 비교 회로(예를 들어, 도 1의 130-1) 및 카운터 회로(예를 들어, 도 1의 140-1)의 입출력 신호들 중 일부가 도시된다. Caz는 상기 램프 신호의 전압 레벨을 조정하기 위한 제어 신호이고, CE는 카운터 인에이블 신호이고, CLK는 카운터 회로에 입력되는 클럭 신호이다. DRC는 상기 카운터 회로로부터 출력되는 디지털 코드이다.

상기 이미지 센서는 복수의 시구간들에서 동작할 수 있다.

예를 들어, 시구간(t0부터 t1까지) 동안, 픽셀 신호(VPIXa)의 전압 레벨과 램프 신호(VRMPa)의 전압 레벨이 실질적으로 동일하게 되도록 조정될 수 있다.

시구간(t1부터 t2까지) 및 시구간(t4부터 t5까지) 동안 램프 신호(VRMPa)의 전압 레벨은 미리 설정된 크기(예를 들어, 오프셋 전압(Vofs))만큼 증가하도록 조정될 수 있다.

시구간(t2부터 t4까지) 및 시구간(t5부터 t7까지) 동안 램프 신호(VRMPa)의 전압 레벨은 미리 설정된 기울기(예를 들어, SLP)를 가지고 변화하도록 조정될 수 있다. 예를 들어, 램프 신호(VRMPa)의 전압 레벨은, 도 3에 도시된 바와 같이, 미리 설정된 기울기를 가지고 감소하도록 조정될 수 있으나 본 개시의 범위가 이에 한정되는 것은 아니다. 램프 신호(VRMPa)의 전압 레벨은 미리 설정된 기울기를 가지고 증가하도록 조정될 수도 있다.

픽셀 신호(VPIXa)는 도 1을 참조하여 상술한 상기 CDS 동작에 기초하여 시구간(t0부터 t4까지) 동안 리셋 레벨을 나타내고, 시구간(t4부터 t7까지) 동안 픽셀 어레이에 축적된 광전하들에 상응하는 신호 레벨을 나타낼 수 있다.

일 실시예에서, 시구간(t0부터 t1까지)은 ‘오토-제로잉(auto-zeroing) 구간’으로 지칭될 수 있고, 시구간(t1부터 t2까지) 및 시구간(t4부터 t5까지)은 ‘오프셋 구간’으로 지칭될 수 있고, 시구간(t2부터 t4까지) 및 시구간(t5부터 t7까지)은 ‘A/D 변환 구간’으로 지칭될 수 있다.

일 실시예에서, 상기 A/D 변환 구간에서, 상기 카운터 회로는 복수의 비트들을 포함하는 디지털 코드(DRC)를 출력할 수 있다. 상기 복수의 비트들은 미리 설정된 시간 간격에 비례하여 증가하는 디지털 값들을 나타낼 수 있다. 예를 들어, 상기 카운터 회로는 카운터 인에이블 신호(CE) 및 클럭 신호(CLK)에 기초하여 오프셋 전압(Vofs)만큼 증가된 램프 신호(VRMPa)의 전압 레벨이 변화하기 시작하는 시점부터 램프 신호(VRMPa)의 전압 레벨이 픽셀 신호(VPIXa)의 전압 레벨과 동일하게 되는 시점(즉, 영교차 시점)까지(예를 들어, t2부터 t3까지, 및 t5부터 t6까지) 인에이블될 수 있다.

일 실시예에서, 상기 A/D 변환 구간에서, 상기 카운터 회로는 상기 복수의 비트들에 각각 상응하는 복수의 디지털 회로들(예를 들어, 복수의 플립플롭들)을 포함할 수 있고, 각 디지털 회로가 유효한 비트값을 출력하기 위해 필요한 시간 동안 (예를 들어, t3부터 t3-1까지, 및 t6부터 t6-1 까지) 추가적으로 인에이블될 수 있다. 상기 카운터 회로가 추가적으로 인에이블되는 시간 간격은 ‘변환 딜레이’라 지칭될 수 있다.

도 4는 도 1의 비교 회로의 일 실시예를 나타내는 블록도이다.

도 1 및 도 4를 참조하면, 비교 회로(130-1)는 제1 증폭 회로(131) 및 제2 증폭 회로(133)를 포함할 수 있다. 제1 증폭 회로(131)는 제1 서브 회로(131-1) 및 제2 서브 회로(131-2)를 포함할 수 있다.

제1 서브 회로(131-1)는 픽셀 신호(VPIXa) 및 램프 신호(VRMPa)를 수신할 수 있다. 제1 서브 회로(131-1)는 픽셀 신호(VPIXa)와 램프 신호(VRMPa)를 비교하여 제1 노드를 통해 제1 출력 신호(VO1)를 출력할 수 있다. 제2 서브 회로(131-2)는 제1 출력 신호(VO1)를 증폭하여 비교 결과 신호(CRS)로서 제2 출력 신호(VO2)를 출력할 수 있다.

제2 증폭 회로(133)는 제1 증폭 회로(131)에 포함되는 상기 제1 노드와 연결되어 제1 출력 신호(VO1)를 수신할 수 있다. 제2 증폭 회로(133)는, 램프 신호(VRMPa)의 전압 레벨이 변화하는 시구간 동안, 제1 출력 신호(VO1)를 증폭하여 픽셀 신호(VPIXa)의 전압 레벨과 램프 신호(VRMPa)의 전압 레벨이 동일하게 되는 영교차 시점 이전에 천이하는 영교차 예측 신호(ZCPS)를 출력할 수 있다.

일 실시예에서, 제1 증폭 회로(131)는 제1 전압 이득을 가질 수 있고, 제2 증폭 회로(133)는 상기 제1 전압 이득보다 낮은 제2 전압 이득을 가질 수 있다. 예를 들어, 상기 제1 전압 이득은 제1 서브 회로(131-1)의 전압 이득과 제2 서브 회로(131-2)의 전압 이득의 곱으로 계산될 수 있고, 상기 제1 전압 이득이 제2 서브 회로(131-2)의 전압 이득에 의하여 대부분 결정되는 경우, 상기 제2 전압 이득은 제2 서브 회로(131-2)의 전압 이득보다도 낮도록 구현될 수 있다.

제1 증폭 회로(131) 및 제2 증폭 회로(133)는 외부(예를 들어, 도 1의 180)로부터 제어 신호(Caz)를 더 수신할 수 있고, 제2 증폭 회로(133)는 제어 신호(Cgain)를 더 수신할 수 있다. 도 3을 참조하여 상술한 바와 같이, 상기 이미지 센서는 순차적으로 진행되는 오토-제로잉 구간, 오프셋 구간 및 A/D 변환 구간에서 동작할 수 있다.

제1 증폭 회로(131) 및 제2 증폭 회로(133)는 제어 신호(Caz)에 기초하여 상기 오토-제로잉 구간에서 제1 및 제2 증폭 회로들(131, 133)에 포함되는 하나 이상의 스위치를 온/오프하여 제1 및 제2 증폭 회로들(131, 133) 각각의 바이어스 상태 및 상기 바이어스 상태에 따른 동작점(operating point)을 결정할 수 있다. 이 경우, 상기 동작점은 증폭 회로에 포함되는 차동 회로의 각 게이트 단자로 동일한 전압 레벨을 가지는 입력 신호들이 입력되는 경우, 상기 차동 회로의 출력 신호가 나타내는 전압 레벨로 정의될 수 있다.

제2 증폭 회로(133)는 제어 신호(Cgain)에 기초하여 제2 증폭 회로(133)에 포함되는 하나 이상의 스위치를 온/오프하여 상기 제2 전압 이득을 조절할 수 있다.

도 5는 도 1의 비교 회로의 일 실시예를 나타내는 회로도이다.

도 1, 도 4 및 도 5를 참조하면, 비교 회로(130a)는 제1 서브 회로(300), 제2 서브 회로(400) 및 영교차 예측 회로(500)를 포함할 수 있다. 제1 서브 회로(300) 및 제2 서브 회로(400)는 도 1의 제1 증폭 회로(131)에 상응할 수 있고, 영교차 예측 회로(500)는 도 1의 제2 증폭 회로(133)에 상응할 수 있다. 제1 서브 회로(300) 및 제2 서브 회로(400)는 도 4의 제1 서브 회로(131-1) 및 제2 서브 회로(131-2)에 각각 상응할 수 있고, 영교차 예측 회로(500)는 도 4의 제2 증폭 회로(133)에 상응할 수 있다.

제1 서브 회로(300)는 PMOS 트랜지스터들(311, 313), NMOS 트랜지스터들(331, 333, 335, 337), 커패시터들(351, 353) 및 스위치들(373, 375, 377)을 포함할 수 있다.

PMOS 트랜지스터들(311, 313)은 전원 전압(VDD) 노드와 NMOS 트랜지스터들(331, 333)의 드레인 노드들 사이에 연결되고, NMOS 트랜지스터들(335, 337)은 접지 전압 노드와 NMOS 트랜지스터들(331, 333)의 소스 노드들 사이에 연결될 수 있다. 커패시터들(351, 353)은 픽셀 신호(VPIXa) 및 램프 신호(VRMPa)의 입력 단자들과 NMOS 트랜지스터들(331, 333)의 게이트 노드들 사이에 각각 연결될 수 있다. 스위치(373)는 NMOS 트랜지스터(331)의 게이트 노드와 드레인 노드 사이에 연결되고, 스위치(375)는 NMOS 트랜지스터(333)의 게이트 노드와 드레인 노드 사이에 연결될 수 있다. 스위치(377)는 PMOS 트랜지스터들(311, 313)의 게이트 노드와 영교차 예측 회로(500)의 PMOS 트랜지스터(511)의 게이트 노드 사이에 연결될 수 있다.

NMOS 트랜지스터들(335, 337)은 제1 서브 회로(300)에 바이어스 전류를 공급하고, NMOS 트랜지스터들(331, 333)은 픽셀 신호(VPIXa)와 램프 신호(VRMPa)를 수신하고 픽셀 신호(VPIXa)와 램프 신호(VRMPa)를 비교하여 출력 노드(333의 드레인 노드)를 통해 제1 출력 신호(VO1)를 출력할 수 있다. 커패시터들(351, 353)은 픽셀 신호(VPIXa) 및 램프 신호(VRMPa)와 제1 서브 회로(300) 사이에서 교류(AC) 커플링을 수행할 수 있다.

스위치들(373, 375, 377)은 제어 신호(Caz)에 기초하여 이미지 센서의 오토-제로잉 구간에서 온(on)되어 스위치들(373, 375, 377)의 양 단을 단락시킬 수 있다. 이 경우, 전류 미러를 구성하는 PMOS(311, 313)의 드레인 전류들 중 하나가 제2 서브 회로(400) 및 영교차 예측 회로(500)로 복사되어 제1 서브 회로(300), 제2 서브 회로(400) 및 영교차 예측 회로(500) 각각의 바이어스 상태가 결정될 수 있다.

제2 서브 회로(400)는 PMOS 트랜지스터(411), NMOS 트랜지스터(431), MOS 커패시터(451), 커패시터(453) 및 스위치들(471, 473)을 포함할 수 있다.

PMOS 트랜지스터(411) 및 NMOS 트랜지스터(431)는 전원 전압(VDD) 노드와 접지 전압 노드 사이에 직렬 연결될 수 있다. MOS 커패시터(451)는 NMOS 트랜지스터(431)의 게이트 노드와 접지 전압 노드 사이에 연결될 수 있고, 커패시터(453)는 PMOS 트랜지스터(411)의 게이트 노드와 제1 서브 회로(300)의 출력 노드(N1) 사이에 연결될 수 있다. 스위치(473)는 PMOS 트랜지스터(411)의 게이트 노드와 드레인 노드 사이에 연결될 수 있고, 스위치(471)는 NMOS 트랜지스터(431)의 게이트 노드와 영교차 예측 회로(500)의 출력 노드 사이에 연결될 수 있다.

PMOS 트랜지스터(411)는 제1 출력 신호(VO1)를 수신하고 제1 출력 신호(VO1)를 증폭하여 제2 출력 신호(VO2)를 비교 결과 신호(CRS)로서 출력할 수 있다. 커패시터(453)는 제1 출력 신호(VO1)와 제2 서브 회로(400) 사이에서 AC 커플링을 수행할 수 있다.

스위치들(471, 473)은 제어 신호(Caz)에 기초하여 이미지 센서의 오토-제로잉 구간에서 온(on)되어 스위치들(471, 473)의 양 단을 단락시킬 수 있다. 이 경우, NMOS 트랜지스터(431)의 게이트 전압은 제2 서브 회로(400)의 바이어스 상태를 결정하는 PMOS 트랜지스터(411)의 드레인 전류에 상응하는 전압 레벨로 결정될 수 있고, 상기 결정된 전압 레벨은 MOS 커패시터(451)에 저장될 수 있다.

영교차 예측 회로(500)는 PMOS 트랜지스터(511), NMOS 트랜지스터(531), MOS 커패시터(513), 커패시터들(551, 552) 및 스위치(571)를 포함할 수 있다.

PMOS 트랜지스터(511) 및 NMOS 트랜지스터(531)는 전원 전압(VDD) 노드와 접지 전압 노드 사이에 직렬 연결될 수 있다. MOS 커패시터(513)는 PMOS 트랜지스터(511)의 게이트 노드와 전원 전압(VDD) 노드 사이에 연결될 수 있다. 커패시터(551)는 제1 서브 회로(300)의 출력 노드(N1)와 NMOS 트랜지스터(531)의 게이트 노드 사이에 연결되고, 커패시터(552)는 NMOS 트랜지스터(531)의 게이트 노드와 드레인 노드 사이에 연결될 수 있다. 스위치(571)는 NMOS 트랜지스터(531)의 게이트 노드와 드레인 노드 사이에 연결될 수 있다.

NMOS 트랜지스터(531)는 제1 출력 신호(VO1)를 수신하고 제1 출력 신호(VO1)를 커패시터들(551, 552)의 비율에 의하여 결정되는 증폭 이득으로 증폭하여 영교차 예측 신호(ZCPS)를 출력할 수 있다.

스위치(571)는 제어 신호(Caz)에 기초하여 이미지 센서의 오토-제로잉 구간에서 온(on)되어 스위치(571)의 양 단을 단락시킬 수 있다. 이 경우, 제1 서브 회로(300)의 스위치(377) 또한 스위치(571)와 함께 온(on)됨에 따라 PMOS 트랜지스터(511)의 게이트 전압은 영교차 예측 회로(500)의 바이어스 상태를 결정하는 PMOS 트랜지스터(511)의 드레인 전류에 상응하는 전압 레벨로서 결정될 수 있고, 상기 결정된 전압 레벨은 MOS 커패시터(513)에 저장될 수 있다.

도 6은 도 5의 비교 회로의 입출력 신호들을 설명하기 위한 도면이다.

도 3, 도 5 및 도 6을 참조하면, 상응하는 바이어스 상태에 따라 결정되는 제1 서브 회로(300)의 동작점은 ‘VB1’에 해당하고, 각각의 상응하는 바이어스 상태에 따라 결정되는 제2 서브 회로(400) 및 영교차 예측 회로(500)의 동작점들은 ‘VB2’에 해당할 수 있다.

오토-제로잉 구간(t0부터 t1까지) 동안, 픽셀 신호(VPIXa)의 전압 레벨과 램프 신호(VRMPa)의 전압 레벨은 실질적으로 동일하게 될 수 있다. 이 경우, 제1 서브 회로(300)가 출력하는 제1 출력 신호(VO1)는 ‘VB1’에 해당하는 전압을 출력할 수 있고, 제2 서브 회로(400)가 출력하는 제2 출력 신호(VO2) 및 영교차 예측 회로(500)가 출력하는 영교차 예측 신호(ZCPS)는 ‘VB2’에 해당하는 전압을 출력할 수 있다.

오프셋 구간(t1부터 t2까지) 동안, 램프 신호(VRMPa)의 전압 레벨이 오프셋 전압(Vofs)만큼 증가할 수 있다. 이 경우, NMOS 트랜지스터들(335, 337)에 의해 제1 서브 회로(300)에 공급되는 바이어스 전류의 전부(또는 대부분)는 NMOS 트랜지스터(331)로 흐르게 되어 제1 출력 신호(VO1)의 전압 레벨은 t1-1에서 전원 전압(VDD)으로 급격하게 포화되고(즉, 증가할 수 있다.), 제2 출력 신호(VO2) 및 영교차 예측 신호(ZCPS)의 전압 레벨들은 접지 전압으로 급격하게 포화될 수 있다(즉, 감소할 수 있다.).

A/D 변환 구간(t2 이후) 동안, 램프 신호(VRMPa)의 전압 레벨은 일정한 기울기를 가지고 변화할 수 있다. 이 경우, 제1 출력 신호(VO1)의 전압 레벨은 포화 상태를 벗어나 서서히 감소할 수 있고, 제2 출력 신호(VO2) 및 영교차 예측 신호(ZCPS)의 전압 레벨들은 포화 상태를 벗어나 증가할 수 있다. 다만 영교차 예측 회로(500)(예를 들어, 도 4의 제2 증폭 회로(133))의 전압 이득은 제2 서브 회로(400)(예를 들어, 도 4의 제2 서브 회로(131-2) 또는 제1 증폭 회로(131))의 전압 이득보다 낮으므로, 영교차 예측 신호(ZCPS)는 제2 출력 신호(VO2)보다 먼저 포화 상태를 벗어날 수 있다. 예를 들어, 제2 출력 신호(VO2)는 t3에서 포화 상태를 벗어날 수 있으나 영교차 예측 신호(ZCPS)는 t3보다 빠른 t3-1에서 포화 상태를 벗어날 수 있고, t3-2에서 영교차 예측 회로(500)의 동작점에 해당하는 ‘VB2’까지 증가할 수 있다. 따라서 영교차 예측 신호(ZCPS)는 픽셀 신호(VPIXa)의 전압 레벨과 램프 신호(VRMPa)의 전압 레벨이 동일하게 되는 영교차 시점(예를 들어, t3) 이전에 천이하게 되어 상기 영교차 시점을 예측하는 신호로서 기능할 수 있게 된다.

도 7은 도 1의 비교 회로의 일 실시예를 나타내는 회로도이다.

도 1, 도 5 및 도 7을 참조하면, 비교 회로(130b)는 제1 서브 회로(300), 제2 서브 회로(400) 및 영교차 예측 회로(500a)를 포함할 수 있다. 비교 회로(130b)는, 비교 회로(130a)와 비교하여 영교차 예측 회로(500a)의 구성에 있어서 일부 차이가 있을 뿐이므로, 제1 및 제2 서브 회로들(300, 400)에 대한 설명은 생략하기로 한다.

영교차 예측 회로(500a)는 PMOS 트랜지스터(511), NMOS 트랜지스터(531), MOS 커패시터(513), 커패시터들(551, 552) 및 스위치(571)를 포함할 수 있고, 커패시터(557)를 더 포함할 수 있다.

커패시터(557)는 NMOS 트랜지스터(531)의 드레인 노드와 제1 서브 회로(300)의 출력 노드 사이에 연결될 수 있다.

도 8은 도 7의 비교 회로에 의한 대역폭의 제어를 설명하기 위한 도면이다.

도 7 및 도 8을 참조하면, 영교차 예측 회로(500a)는 제1 서브 회로(300)의 출력 노드(N1)와 연결될 수 있다. 커패시터(557)가 연결되는 커패시터(551)의 일단과 NMOS 트랜지스터(531)의 드레인 노드는 영교차 예측 회로(500a)의 입력 노드 및 출력 노드에 각각 해당할 수 있으므로, 커패시터(557)는 밀러 효과를 발생시킬 수 있다. 예를 들어, 커패시터(557)는 커패시턴스(CM)를 가지는 밀러 커패시터로서 동작할 수 있다.

따라서 영교차 예측 회로(500a)가 AZCP 만큼의 전압 이득을 가지는 경우, 제1 서브 회로(300)의 커패시터 부하(CLOAD)의 크기는 (AZCP x CM)의 값으로 증가할 수 있다.

비교 회로(130b)의 노이즈 성능은 제1 서브 회로(300)의 주파수 응답 특성에 주된 영향을 받을 수 있다. 예를 들어, 비교 회로(130b)의 노이즈 성능은 제1 서브 회로(300)의 대역폭의 제곱근에 반비례할 수 있다. 이 경우, 제1 서브 회로(300)의 대역폭을 감소시켜 상기 노이즈 성능을 증가시킬 수 있고, 상기 증가된 커패시터 부하(CLOAD)에 의해, 집적도의 감소를 최소화하면서 제1 서브 회로(300)의 대역폭을 감소시킴으로써 비교 회로(130b)의 노이즈 성능을 효율적으로 증가시킬 수 있다.

도 9는 도 1의 비교 회로의 일 실시예를 나타내는 회로도이다.

도 1, 도 5, 도 7 및 도 9를 참조하면, 비교 회로(130c)는 제1 서브 회로(300), 제2 서브 회로(400) 및 영교차 예측 회로(500b)를 포함할 수 있다. 비교 회로(130c)는, 비교 회로(130b)와 비교하여 영교차 예측 회로(500b)의 구성에 있어서 일부 차이가 있을 뿐이므로, 제1 및 제2 서브 회로들(300, 400)에 대한 설명은 생략하기로 한다.

영교차 예측 회로(500b)는 PMOS 트랜지스터(511), NMOS 트랜지스터(531), MOS 커패시터(513), 커패시터들(551, 553, 555, 557) 및 스위치(571)를 포함할 수 있고, 스위치(573)를 더 포함할 수 있다.

커패시터들(553, 555)은 NMOS 트랜지스터(531)의 게이트 노드와 드레인 노드 사이에 직렬 연결될 수 있고, 스위치(573)는 커패시터들(553, 555) 사이의 노드(N2)와 NMOS 트랜지스터(531)의 드레인 노드 사이에 연결될 수 있다. 커패시터(553)는 ‘제1 조절 커패시터’라고 지칭할 수 있고, 커패시터(555)는 ‘제2 조절 커패시터’라고 지칭할 수 있고, 스위치(573)는 ‘이득 조절 스위치’라고 지칭할 수 있다.

도 10은 도 9의 비교 회로에 의한 대역폭의 조절을 설명하기 위한 도면이다. 도 11은 도 9의 비교 회로에 포함되는 스위치의 동작을 설명하기 위한 도면이다. 도 12는 도 9의 비교 회로의 입출력 신호들을 설명하기 위한 도면이다.

도 9 및 도 10을 참조하면, 영교차 예측 회로(500b)는 제1 서브 회로(300)의 출력 노드(N1)와 연결될 수 있다. 스위치(573)의 온/오프 동작에 의해 상기 제1 조절 커패시터 및 상기 제2 조절 커패시터의 합성 커패시턴스는 증가/감소할 수 있고, 영교차 예측 회로(500b)의 전압 이득은 커패시터(551)의 커패시턴스와 상기 합성 커패시턴스의 비율로서 결정될 수 있다.

도 3 및 도 6 등을 참조하여 상술한 바와 같이, 이미지 센서의 오토-제로잉 구간 및 오프셋 구간 동안에는, 비교 회로의 노이즈 성능보다 동작 성능이 더 중요하고, 이미지 센서의 A/D 변환 구간 동안에는, 비교 회로의 동작 성능보다 노이즈 성능이 더 중요할 수 있다.

도 9, 도 10 및 도 11을 참조하면, 상기 오토-제로잉 구간 및 상기 오프셋 구간 동안에는, 스위치(573)의 온/오프 동작을 제어하는 제어 신호(Cgain)가 제1 값(예를 들어, HIGH)에 해당하여 스위치(573)를 온(on) 시킬 수 있고, 상기 A/D 변환 구간 동안에는 제어 신호(Cgain)가 제2 값(예를 들어, LOW)에 해당하여 스위치(573)를 오프(off) 시킬 수 있다.

일 실시예에서, 스위치(573)가 온(on) 되어 스위치(573) 양 단을 단락시키는 경우, 상기 합성 커패시턴스의 크기가 증가하여 영교차 예측 회로(500b)의 전압 이득을 감소시키고, 스위치(573)이 오프(off) 되어 스위치(573)의 양 단을 개방시키는 경우, 상기 합성 커패시턴스의 크기가 감소하여 영교차 예측 회로(500b)의 전압 이득을 증가시킬 수 있다.

도 6, 도 9 및 도 12를 참조하면, 제1 서브 회로(300)의 동작점은 ‘VB1’에 해당하고, 제2 서브 회로(400) 및 영교차 예측 회로(500)의 동작점들은 ‘VB2’에 해당할 수 있다.

오토-제로잉 구간(t0부터 t1까지) 동안, 제1 서브 회로(300)가 출력하는 제1 출력 신호(VO1)는 ‘VB1’에 해당하는 전압을 출력할 수 있고, 제2 서브 회로(400)가 출력하는 제2 출력 신호(VO2) 및 영교차 예측 회로(500b)가 출력하는 영교차 예측 신호(ZCPS)는 ‘VB2’에 해당하는 전압을 출력할 수 있다.

오프셋 구간(t1부터 t2까지) 동안, 제1 출력 신호(VO1)의 전압 레벨은 t1-2에서 전원 전압(VDD)으로 급격하게 포화되고(즉, 증가할 수 있다.), 제2 출력 신호(VO2) 및 영교차 예측 신호(ZCPS)의 전압 레벨들은 접지 전압으로 급격하게 포화될 수 있다(즉, 감소할 수 있다.).

A/D 변환 구간(t2 이후) 동안, 램프 신호(VRMPa)의 전압 레벨은 일정한 기울기를 가지고 변화할 수 있다. 이 경우, 제1 출력 신호(VO1)의 전압 레벨은 포화 상태를 벗어나 서서히 감소할 수 있고, 제2 출력 신호(VO2) 및 영교차 예측 신호(ZCPS)의 전압 레벨들은 포화 상태를 벗어나 증가할 수 있다.

일 실시예에서, 상기 오토-제로잉 구간 및 상기 오프셋 구간 동안, 영교차 예측 회로(500b)의 전압 이득을 감소시키는 경우, 커패시터(557)에 의하여 발생되는 밀러 효과에 따른 커패시터 부하의 크기가 상대적으로 감소하므로, 제1 서브 회로(300)의 대역폭을 상대적으로 증가시킬 수 있다. 이 경우, 도 6에 도시된 실시예와 비교하여, t1-1보다 빠른 t1-2에서 제1 출력 신호(VO1)의 전압 레벨이 전원 전압(VDD)으로 급격하게 포화되도록 할 수 있다.

일 실시예에서, 상기 A/D 변환 구간 동안, 영교차 에측 회로(500b)의 전압 이득을 증가시키는 경우, 상기 밀러 효과에 따른 커패시터 부하의 크기가 상대적으로 증가하므로, 제1 서브 회로(300)의 대역폭을 상대적으로 감소시킬 수 있다. 따라서 상기 오토-제로잉 구간 및 상기 오프셋 구간 동안에는, 비교 회로의 동작 성능을 상대적으로 증가시키고, 상기 A/D 변환 구간 동안에는, 비교 회로의 노이즈 성능을 상대적으로 증가시킬 수 있다.

도 13은 도 1의 비교 회로의 일 실시예를 나타내는 회로도이다.

도 1, 도 5, 도 7, 도 9 및 도 13을 참조하면, 비교 회로(130d)는 제1 서브 회로(300a), 제2 서브 회로(400) 및 영교차 예측 회로(500c)를 포함할 수 있다. 비교 회로(130d)는, 비교 회로(130c)와 비교하여 제1 서브 회로(300a) 및 영교차 예측 회로(500c)의 구성에 있어서 일부 차이가 있을 뿐이므로, 제2 서브 회로(400)에 대한 설명은 생략하기로 한다.

제1 서브 회로(300a)는 PMOS 트랜지스터들(311, 313), NMOS 트랜지스터들(331, 333, 335, 337), 커패시터들(351, 353) 및 스위치들(373, 375, 377)을 포함할 수 있고, PMOS 트랜지스터(315), MOS 커패시터(355) 및 스위치(371)를 더 포함할 수 있다.

일 실시예에서, 제1 서브 회로(300a)는 차동 회로, 전류 미러 회로 및 바이어스 회로를 포함할 수 있다. 상기 차동 회로는 픽셀 신호(VPIXa)와 램프 신호(VRMPa)를 수신하고, NMOS 트랜지스터들(331, 333)을 포함할 수 있다. 상기 전류 미러 회로는 상기 차동 회로와 전원 전압(VDD) 노드 사이에 연결되고, PMOS 트랜지스터들(311, 313, 315)을 포함할 수 있다. PMOS 트랜지스터(311)는 전원 전압(VDD) 노드와 노드(N3) 사이에 연결되고, PMOS 트랜지스터(315)는 노드(N3)와 노드(N4) 사이에 연결되고, PMOS 트랜지스터(313)는 전원 전압(VDD) 노드와 노드(N5) 사이에 연결될 수 있다. PMOS 트랜지스터(311)의 게이트 노드는 PMOS 트랜지스터(313)의 게이트 노드 및 노드(N4)와 전기적으로 연결될 수 있다.

PMOS 트랜지스터(315)는 PMOS 트랜지스터(311)의 드레인 노드와 NMOS 트랜지스터(331)의 드레인 노드 사이에 연결되고, MOS 커패시터(355)는 PMOS 트랜지스터(315)의 게이트 노드와 전원 전압(VDD) 노드 사이에 연결되고, 스위치(371)는 동작점 제어 신호(VCAS)의 입력 단자와 PMOS 트랜지스터(315)의 게이트 노드 사이에 연결될 수 있다.

NMOS 트랜지스터들(335, 337)은 제1 서브 회로(300)에 바이어스 전류를 공급하고, NMOS 트랜지스터들(331, 333)은 픽셀 신호(VPIXa)와 램프 신호(VRMPa)를 수신하고 픽셀 신호(VPIXa)와 램프 신호(VRMPa)를 비교하여 출력 노드(333의 드레인 노드)를 통해 제1 출력 신호(VO1)를 출력할 수 있다. 커패시터들(351, 353)은 픽셀 신호(VPIXa) 및 램프 신호(VRMPa)와 MOS 트랜지스터들(331, 333) 사이에서 교류(AC) 커플링을 수행할 수 있다.

스위치들(371, 373, 375, 377)은 제어 신호(Caz)에 기초하여 이미지 센서의 오토-제로잉 구간에서 온(on)되어 스위치들(371, 373, 375, 377)의 양 단을 단락시킬 수 있다. 이 경우, 전류 미러를 구성하는 PMOS 트랜지스터들(311, 313, 315)의 드레인 전류들 중 하나가 제2 서브 회로(400) 및 영교차 예측 회로(500)로 복사되어 제1 서브 회로(300a), 제2 서브 회로(400) 및 영교차 예측 회로(500c) 각각의 바이어스 상태가 결정될 수 있다.

도 5를 참조하여 상술한 바와 같이, 제1 서브 회로(300a) 및 제2 서브 회로(400)는 도 1의 제1 증폭 회로(131)에 상응할 수 있고, 영교차 예측 회로(500c)는 도 1의 제2 증폭 회로(133)에 상응할 수 있다. 제1 증폭 회로(131)는 제1 전압 이득을 가질 수 있고, 제2 증폭 회로(133)는 상기 제1 전압 이득보다 낮은 제2 전압 이득을 가질 수 있다. 다만 도 7 및 도 8을 참조하여 상술한 바와 같이, 상기 밀러 효과를 발생시켜 비교 회로(130b)의 노이즈 성능을 증가시키기 위해 상기 제2 전압 이득은 상기 제1 전압 이득을 한도로 최대한 높게 설정될 수 있다. 이미지 센서의 A/D 변환 구간 동안, 제1 서브 회로(300a)가 출력하는 제1 출력 신호(VO1)의 전압 레벨이 전원 전압(VDD)으로부터 서서히 감소하여 제1 서브 회로(300a)의 동작점까지 도달하기 전에 영교차 예측 신호(ZCPS)의 전압 레벨이 전원 전압(VDD)으로 급격하게 포화되는 경우, 상기 A/D 변환 구간의 진행 도중에 상기 밀러 효과가 사라지게 되어 변환 에러가 발생할 수 있다. 이를 해결하기 위해 제1 출력 신호(VO1)의 스윙 범위를 감소시킬 수 있다.

일 실시예에서, 제1 서브 회로(300a)의 바이어스 상태를 조정하여, 제1 서브 회로(300a)의 동작점이, 도 5, 도 7 및 도 9에 도시된 제1 서브 회로(300)의 동작점보다 증가하도록 결정될 수 있다. 제1 서브 회로(300a)의 동작점을 증가시키는 경우, 상기 A/D 변환 구간 동안 제1 출력 신호(VO1)의 전압 레벨이 제1 서브 회로(300a)의 동작점까지 도달하는 시간을 감소시켜 상기 변환 에러의 발생을 미리 방지할 수 있게 된다.

제1 서브 회로(300a)는 MOS 다이오드(317)를 더 포함할 수 있고, 영교차 예측 회로(500c)는 MOS 다이오드(533)를 더 포함할 수 있다.

MOS 다이오드(317)는 PMOS 트랜지스터(313)의 드레인 노드와 전원 전압(VDD) 노드 사이에 연결될 수 있다. MOS 다이오드(533)는 NMOS 트랜지스터(531)의 드레인 노드와 접지 전압 노드 사이에 연결될 수 있다. MOS 다이오드들(317, 533)은 상기 A/D 변환 구간 이후의 갑작스러운 전류 등의 변화에 따른 파워 노이즈의 발생을 최소화할 수 있다.

도 14는 도 13의 비교 회로의 입출력 신호들을 설명하기 위한 도면이다.

도 3, 도 13 및 도 14를 참조하면, 제1 서브 회로(300a)의 동작점은 ‘VB1-1’에 해당하고, 제2 서브 회로(400) 및 영교차 예측 회로(500c)의 동작점은 ‘VB2’에 해당할 수 있다. 제1 서브 회로(300a)의 동작점은, 도 5, 도 7 및 도 9에 도시된 제1 서브 회로(300)의 동작점보다 증가하도록 결정될 수 있다.

오토-제로잉 구간(t0부터 t1까지) 동안, 제1 서브 회로(300a)가 출력하는 제1 출력 신호(VO1)는 ‘VB1-1’에 해당하는 전압을 출력할 수 있다. 오프셋 구간(t1부터 t2까지) 동안, 제1 출력 신호(VO1)의 전압 레벨은 t1-3에서 전원 전압(VDD)으로 급격하게 포화될 수 있다(즉, 증가할 수 있다.). A/D 변환 구간(t2 이후) 동안, 제1 출력 신호(VO1)의 전압 레벨은 포화 상태를 벗어나 서서히 감소할 수 있다.

일 실시예에서, 제1 서브 회로(300a)의 동작점이 ‘VB1’으로부터 ‘VB1-1’로 증가함에 따라, 제1 출력 신호(VO1)가 상기 오프셋 구간 동안 전원 전압(VDD)으로 포화되는 시점은 t1-1로부터 t1-3으로 변화되고, 제1 출력 신호(VO1)가 상기 A/D 변환 구간 동안 전원 전압(VDD)으로부터 제1 서브 회로(300a)의 동작점까지 도달하기 위한 시간은 단축될 수 있다. 이 경우, 영교차 예측 신호(ZCPS)가 천이하는 시점은 t3-1로부터 t3-3으로 변화하고, 영교차 예측 신호(ZCPS)가 영교차 예측 회로(500c)의 동작점에 도달하는 시점은 t3-2로부터 t3-4로 변화할 수 있다.

일 실시예에서, 제1 서브 회로(300a)의 동작점을 증가시키기 위해 PMOS 트랜지스터(315)의 소스 전압의 전압 레벨(노드(N3)의 전압 레벨)은 PMOS 트랜지스터(311)가 포화 영역에서 동작하기 위한 최소한의 전압으로 설정될 수 있다. 예를 들어, PMOS 트랜지스터(315)의 소스 전압의 전압 레벨은 PMOS 트랜지스터(311)의 오버드라이브(overdrive) 전압으로 결정될 수 있다. 상기 오버드라이브 전압은 PMOS 트랜지스터(311)의 게이트-소스간 전압과 PMOS 트랜지스터(311)의 문턱전압 간의 차이에 해당할 수 있다. 이 경우, 동작점 제어 신호(VCAS)는 PMOS 트랜지스터(351)의 소스 전압의 전압 레벨에 상응하는 게이트 전압으로 결정될 수 있다.

도 15는 도 1의 아날로그-디지털 변환기의 일 실시예를 나타내는 블록도이다.

도 1 및 도 15를 참조하면, 아날로그-디지털 변환기(700a)는 비교 회로(710) 및 카운터 회로(730a)를 포함할 수 있다. 비교 회로(710)는 도 1의 비교 회로(130-1)에 상응할 수 있고, 카운터 회로(730a)는 도 1의 카운터 회로(140-1)에 상응할 수 있다.

비교 회로(710)는 픽셀 신호(VPIXa), 램프 신호(VRMPa) 및 제어 신호들(Caz, Cgain)을 수신할 수 있다. 비교 회로(710)는 픽셀 신호(VPIXa)와 램프 신호(VRMPa)에 기초하여 비교 결과 신호(VO2(CRS))를 출력하고, 램프 신호(VRMPa)의 전압 레벨이 변화하는 시구간 동안, 픽셀 신호(VPIXa)의 전압 레벨과 램프 신호(VRMPa)의 전압 레벨이 동일하게 되는 영교차 시점 이전에 천이하는 영교차 예측 신호(ZCPS)를 출력할 수 있다. 비교 회로(710)는 하나 이상의 커패시터 및 하나 이상의 스위치를 포함할 수 있다. 비교 회로(710)는 제어 신호들(Caz, Cgain)에 기초하여 복수의 시구간들 중 하나 이상에서 상기 하나 이상의 스위치를 온/오프할 수 있다.

카운터 회로(730a)는 제1 카운터(731), 제2 카운터(733) 및 NOR 게이트(735)를 포함할 수 있다.

카운터 회로(730a)는 비교 회로(710)로부터 비교 결과 신호(VO2(CRS)) 및 영교차 예측 신호(ZCPS)를 수신하고, 영교차 예측 신호(ZCPS)에 기초하여 하위 비트 디지털 코드를 출력하고, 비교 결과 신호(VO2(CRS))에 기초하여 상기 하위 비트 디지털 코드의 출력을 멈출 수 있다.

일 실시예에서, 제1 카운터(731)는 상위 비트 디지털 코드를 출력할 수 있고, 제2 카운터(733)는 하위 비트 디지털 코드를 출력할 수 있다. 예를 들어, 카운터 회로(730a)가 복수의 비트들을 포함하는 디지털 코드(DRC)를 생성하는 멀티-비트 카운터 회로에 해당하는 경우, 제1 카운터(731)는 최상위 비트를 포함하는 상위 비트 디지털 코드를 출력할 수 있고, 제2 카운터(733)는 최하위 비트를 포함하는 하위 비트 디지털 코드를 출력할 수 있다. 예를 들어, 카운터 회로(730a)가 8-비트 카운터 회로에 해당하는 경우, 제1 카운터(731)는 디지털 코드(CNT[6, 7])를 출력할 수 있고, 제2 카운터(733)는 디지털 코드(CNT[0: 5])를 출력할 수 있으나, 이는 예시적인 것에 불과하다.

일 실시예에서, 비교 결과 신호(VO2(CRS))가 제1 카운터(731)의 카운터 인에이블 단자(/CNTEN)로 입력될 수 있고, 비교 결과 신호(VO2(CRS)) 및 영교차 예측 신호(ZCPS)가 NOR 게이트(735)의 입력 단자들로 입력될 수 있고, NOR 게이트(735)의 출력 신호가 제2 카운터(733)의 카운터 인에이블 단자(/CNTEN)로 입력될 수 있다.

카운터 회로(730a)는 제1 카운터(731) 및 제2 카운터(733)를 독립적으로 인에이블/디스에이블할 수 있다.

일 실시예에서, 카운터 회로(730a)는 도 3 등을 참조하여 상술한 상기 이미지 센서가 동작하는 복수의 시구간들 중 하나가 시작하는 시점에 기초하여 제1 카운터(731)를 인에이블할 수 있다. 예를 들어, 카운터 회로(730a)는, 비록 도 15에서 도시하지는 않았으나 별도의 제어 신호를 통해 또는 램프 신호(VRMPa)의 전압 레벨을 이용하여, 상기 이미지 센서의 A/D 변환 구간에서 램프 신호(VRMPa)의 전압 레벨이 일정한 기울기를 가지고 변화하는 것에 응답하여 제1 카운터(731)를 인에이블할 수 있다.

일 실시예에서, 카운터 회로(730a)는 영교차 예측 신호(ZCPS)에 기초하여 제2카운터(733)를 인에이블할 수 있다. 예를 들어, 카운터 회로(730a)는 영교차 예측 신호(ZCPS)가 미리 설정된 제1 전압 레벨 이상으로 증가하는 것에 응답하여 제2 카운터(733)를 인에이블할 수 있다. 예를 들어, 상기 제1 전압 레벨은 영교차 예측 회로의 동작점에 해당할 수 있다.

일 실시예에서, 카운터 회로(730a)는 비교 결과 신호(VO2(CRS))에 기초하여 제1 카운터(731) 및 제2 카운터(733)를 디스에이블할 수 있다. 예를 들어, 카운터 회로(730a)는 비교 결과 신호(VO2(CRS))가 미리 설정된 제2 전압 레벨 이상으로 증가하는 것에 응답하여 제1 카운터(731) 및 제2 카운터(733)를 디스에이블할 수 있다. 예를 들어, 상기 제2 전압 레벨은 제2 서브 회로의 동작점에 해당할 수 있다.

일 실시예에서, 제1 카운터(731)는 램프 신호(VRMPa)의 전압 레벨이 일정한 기울기를 가지고 변화하는 것에 응답하여 상기 상위 비트 디지털 코드를 출력할 수 있고, 비교 결과 신호(VO2(CRS))의 전압 레벨이 상기 제2 전압 레벨 이상으로 증가하는 것에 응답하여 상기 상위 비트 디지털 코드를 미출력할 수 있다.

일 실시예에서, 제2 카운터(733)는 영교차 예측 신호(ZCPS)가 상기 제1 전압레벨 이상으로 증가하는 것에 응답하여 상기 하위 비트 디지털 코드를 출력하고, 비교 결과 신호(VO2(CRS))의 전압 레벨이 상기 제2 전압 레벨 이상으로 증가하는 것에 응답하여 상기 하위 비트 디지털 코드를 미출력할 수 있다.

도 16은 도 1의 아날로그-디지털 변환기의 일 실시예를 나타내는 블록도이다.

도 1, 도 15 및 도 16을 참조하면, 아날로그-디지털 변환기(700b)는 비교 회로(710) 및 카운터 회로(730b)를 포함할 수 있다. 아날로그-디지털 변환기(700b)는 아날로그-디지털 변환기(700a)와 비교하여 카운터 회로(730b)의 구성에 있어서 일부 차이가 있을 뿐이므로, 비교 회로(710)에 대한 설명은 생략하기로 한다.

카운터 회로(730b)는 제1 카운터(731), 제2 카운터(733) 및 NOR 게이트(735)를 포함할 수 있고, AND 게이트(737)를 더 포함할 수 있다.

카운터 회로(730b)는 비교 회로(710)로부터 비교 결과 신호(VO2(CRS)) 및 영교차 예측 신호(ZCPS)를 수신할 수 있고, 외부(예를 들어, 도 1의 180)로부터 제어 신호(Czc)를 수신할 수 있다.

영교차 예측 신호(ZCPS) 및 제어 신호(Czc)가 AND 게이트(737)의 입력 단자들로 입력될 수 있고, AND 게이트(737)의 출력 신호가 NOR 게이트(735)의 입력 단자들 중 하나로 입력될 수 있다. 일 실시예에서, 제어 신호(Czc)는 도 3을 참조하여 상술한 상기 이미지 센서가 상기 A/D 변환 구간에서 동작하고 있음을 나타낼 수 있다. 이 경우, 영교차 예측 신호(ZCPS)는 상기 이미지 센서가 상기 A/D 변환 구간에서 동작하는 경우에만 제2 카운터(733)의 동작에 영향을 미치게 되어 제2 카운터(733)가 상기 A/D 변환 구간 이외의 구간들에서 인에이블되는 것을 방지할 수 있다.

도 17은 본 개시의 실시예들에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도이다.

도 17에서, 시점들(t0, t1, t2, t3, t3-1, t4, t5, t6, t6-1, t7)이 경과함에 따라 이미지 센서(예를 들어, 도 1의 10)에 포함되는 비교 회로(예를 들어, 도 1의 130-1) 및 카운터 회로(예를 들어, 도 1의 140-1)의 입출력 신호들 중 일부가 도시된다.

도 3 및 도 17을 참조하면, 오토-제로잉 구간(t0부터 t1까지) 동안, 제어 신호(Caz)가 활성화되어 상기 비교 회로에 포함되는 증폭 회로들 각각의 동작점이 결정될 수 있다.

제1 오프셋 구간(t1부터 t2까지) 동안, 상기 비교 회로의 제2 출력 신호(VO2(CRS)) 및 영교차 예측 신호(ZCPS)가 접지 전압으로 포화될 수 있다.

상기 카운터 회로는 상위 비트 디지털 코드를 출력하는 제1 카운터 및 하위 비트 디지털 코드를 출력하는 제2 카운터를 포함할 수 있다.

제1 A/D 변환 구간(t2 이후) 동안, 상기 제1 카운터는 램프 신호(VRMPa)의 전압 레벨이 일정한 기울기를 가지고 변화하는 것에 응답하여 인에이블되고, 제2 카운터는 영교차 예측 신호(ZCPS)가 미리 설정된 제1 전압 레벨 이상으로 증가하는 것에 응답하여 인에이블될 수 있다. 상기 제1 카운터 및 상기 제2 카운터는 비교 결과 신호(VO2(CRS))의 전압 레벨이 미리 설정된 제2 전압 레벨 이상으로 증가하는 것에 응답하여 디스에이블될 수 있다.

상기 제1 카운터 및 상기 제2 카운터가 인에이블되어 있는 동안, 상기 카운터 회로로 클럭 신호(CLK)가 입력될 수 있고, 상기 A/D 변환 구간 동안 상기 비교 회로로 제어 신호들(Cgain, Czc)이 입력될 수 있다.

제2 오프셋 구간(t4부터 t5까지) 및 제2 A/D 변환 구간(t5 이후)에서 상기 이미지 센서는 상기 제1 오프셋 구간 및 상기 제1 A/D 변환 구간에서와 유사한 방식으로 동작할 수 있다.

도 18은 본 개시의 실시예들에 따른 카운터 회로의 동작을 설명하기 위한 타이밍도이다.

도 15 및 도 18을 참조하면, 제1 카운터(731)는 시점(ta)부터 디지털 코드(CNT[6, 7])를 출력할 수 있고, 제2 카운터(733)는 시점(tb)부터 디지털 코드(CNT[0: 5])를 출력할 수 있다.

일 실시예에서, 시점(ta)은 도 17을 참조하여 상술한 상기 제1 A/D 변환 구간 및 상기 제2 A/D 변환 구간 동안, 램프 신호(VRMPa)의 전압 레벨이 일정한 기울기를 가지고 변화하는 시점일 수 있다.

일 실시예에서, 시점(tb)은 영교차 예측 신호(ZCPS)가 미리 설정된 제1 전압 레벨 이상으로 증가한 후, 제1 카운터(731) 및 제2 카운터(733)에 입력되는 클럭 신호의 에지가 상승/하강하는 시점일 수 있다.

일 실시예에서, 제2 카운터(733)는 영교차 예측 신호(ZCPS)에 기초하여 영교차 시점에 거의 다다른 시점에서부터 디지털 코드(CNT[0: 5])를 출력할 수 있다. 따라서 영교차 시점보다 훨씬 이른 시점(예를 들어, ta)에서부터 영교차 시점에 거의 다다른 시점(예를 들어, tb)까지 발생할 수 있는 불필요한 소비 전력을 감소시킬 수 있다.

도 19는 도 13의 비교 회로에 포함되는 커패시터들 및 스위치들의 일 실시예를 나타내는 회로도이다.

도 13 및 도 19를 참조하면, 도 13의 노드들(NF1, NF2) 사이에 직렬 연결된 커패시터들(553, 555) 및 커패시터들(553, 555)과 관련있는 스위치(573)가, 도 19에 도시된 복수의 커패시터들(553-1, 553-2, 553-3, …, 553-(m-2), 553-(m-1), 553-m)(m은 3 이상의 정수) 및 복수의 스위치들(573-1, 573-2, …, 573-(m-2), 573-(m-1))로 대체될 수 있다.

복수의 스위치들(573-1 ~ 573-(m-1))은 제어 신호들(Cgain1, Cgain2, …, Cgain(m-2), Cgain(m-1))에 기초하여 온/오프될 수 있고, 노드들(NF1, NF2) 사이에 직렬 연결된 커패시터들(553-1 ~ 553-m)의 합성 커패시턴스의 크기를 조절할 수 있다.

일 실시예에서, 도 3을 참조하여 상술한 상기 이미지 센서가 동작하는 복수의 시구간들 중 상기 오토-제로잉 구간 및 상기 오프셋 구간에서 상기 합성 커패시턴스의 크기는 증가하도록 제어될 수 있고, 상기 복수의 시구간들 중 상기 A/D 변환 구간에서 상기 합성 커패시턴스의 크기는 감소하도록 제어될 수 있다.

도 20은 본 개시의 일 실시예에 따른 이미지 센서의 동작 방법을 나타내는 순서도이다.

도 20을 참조하면, 이미지 센서의 동작 방법에서, 램프 신호의 전압 레벨이 일정한 기울기를 가지고 변화하는 제1 시구간 동안, 픽셀 신호와 상기 램프 신호에 기초하여 비교 결과 신호가 출력될 수 있다(S100).

일 실시예에서, 상기 램프 신호는 램프 신호 생성기(예를 들어, 도 1의 150)로부터 출력될 수 있고, 상기 픽셀 신호는 이미지 센서(예를 들어, 도 1의 10)의 픽셀 어레이(예를 들어, 도 1의 110)로부터 출력될 수 있다.

상기 제1 시구간 동안, 상기 픽셀 신호의 전압 레벨과 상기 램프 신호의 전압 레벨이 동일하게 되는 영교차 시점 이전에 천이하는 영교차 예측 신호가 출력될 수 있다(S300).

일 실시예에서, 상기 비교 결과 신호 및 상기 영교차 예측 신호는 비교 회로(예를 들어, 도 1의 130-1, 도 4의 130-1 등)에 의하여 생성될 수 있다.

상기 영교차 예측 신호에 기초하여 하위 비트 디지털 코드가 출력될 수 있다(S500). 상기 비교 결과 신호에 기초하여 상기 하위 비트 디지털 코드의 출력은 멈출 수 있다(S700).

일 실시예에서, 상기 하위 비트 디지털 코드는 제1 카운터(예를 들어, 도 1의143)에 의하여 생성될 수 있다.

이상 설명한 바와 같이, 본 개시의 실시예들에 따른 비교 회로 및 아날로그-디지털 변환기를 포함하는 이미지 센서는, 추가적인 램프 신호 생성기 또는 추가적인 비교 회로없이 영교차 예측 회로만을 이용하여 노이즈 성능의 감소 없이 효율적으로 영교차 예측 신호를 출력할 수 있다.

상기 이미지 센서는 상기 영교차 예측 신호에 기초하여 영교차 시점에 거의다다른 시점에서부터 하위 비트 디지털 코드를 출력할 수 있다. 따라서 영교차 시점보다 훨씬 이른 시점에서부터 영교차 시점에 거의 다다른 시점까지 발생할 수 있는 불필요한 소비 전력을 감소시켜 전력 효율을 개선할 수 있다.

상기 비교 회로는 제1 서브 회로를 포함할 수 있고, 상기 이미지 센서는 상기 제1 서브 회로의 대역폭을 제어(또는 조절)하여 상기 이미지 센서의 노이즈 성능을 개선하거나 상기 제1 서브 회로의 출력 신호의 스윙 범위를 감소시켜 상기 이미지 센서(구체적으로는 아날로그-디지털 변환기 또는 카운터 회로)의 변환 에러를 감소시킬 수도 있다.

상술된 내용은 본 개시를 실시하기 위한 구체적인 실시예들이다. 본 개시는 상술된 실시예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시예들 또한 포함할 것이다. 또한, 본 개시는 실시예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

10: 이미지 센서 110: 픽셀 어레이
120: 로우 드라이버 130 비교기 블록
140: 카운터 블록 150: 램프 신호 생성기
160: 메모리 블록 170: 칼럼 드라이버
180: 제어 회로

Claims (10)

1. 픽셀 신호와 램프 신호에 기초하여 비교 결과 신호를 출력하고, 상기 램프 신호의 전압 레벨이 변화하는 시구간 동안, 상기 픽셀 신호의 전압 레벨과 상기 램프 신호의 전압 레벨이 동일하게 되는 영교차 시점 이전에 천이하는 영교차 예측 신호를 출력하는 비교 회로; 및
   상기 영교차 예측 신호에 기초하여 하위 비트 디지털 코드를 출력하고, 상기 비교 결과 신호에 기초하여 상기 하위 비트 디지털 코드의 출력을 멈추는 카운터 회로를 포함하는 아날로그 디지털 변환기.
2. 제1 항에 있어서, 상기 비교 회로는
   제1 전압 이득을 가지며, 상기 비교 결과 신호를 생성하는 제1 증폭 회로; 및
   상기 제1 전압 이득보다 낮은 제2 전압 이득을 가지며 상기 영교차 예측 신호를 생성하는 제2 증폭 회로를 포함하는 아날로그 디지털 변환기.
3. 제2 항에 있어서, 상기 제2 증폭 회로는
   상기 제1 증폭 회로에 포함되는 제1 노드와 연결되는 아날로그 디지털 변환기.
4. 제3 항에 있어서,
   상기 제1 증폭 회로는
   상기 픽셀 신호와 상기 램프 신호를 비교하여 상기 제1 노드를 통해 제1 출력 신호를 출력하는 제1 서브 회로; 및
   상기 제1 출력 신호를 증폭하여 상기 비교 결과 신호로서 제2 출력 신호를 출력하는 제2 서브 회로를 포함하는 아날로그 디지털 변환기.
5. 제4 항에 있어서, 상기 제2 증폭 회로는
   전원 전압 노드와 접지 전압 노드 사이에 직렬 연결되는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터;
   상기 제1 노드와 상기 제1 NMOS 트랜지스터의 게이트 노드 사이에 연결되는 제1 커패시터; 및
   상기 제1 NMOS 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결되는 제2 커패시터를 포함하는 아날로그 디지털 변환기.
6. 제5 항에 있어서,
   제1 시구간 동안 상기 픽셀 신호의 전압 레벨과 상기 램프 신호의 전압 레벨은 실질적으로 동일하게 되고,
   제2 시구간 동안 상기 램프 신호의 전압 레벨은 오프셋 전압만큼 증가하고,
   제3 시구간 동안 상기 램프 신호의 전압 레벨은 일정한 기울기를 가지고 감소하고,
   상기 아날로그 디지털 변환기는, 상기 제1 시구간 동안 상기 제1 증폭 회로 및 상기 제2 증폭 회로 각각의 바이어스 상태를 결정하는 아날로그 디지털 변환기.
7. 제5 항에 있어서, 상기 제2 증폭 회로는
   상기 제1 노드와 상기 제1 NMOS 트랜지스터의 드레인 노드 사이에 연결되는 제3 커패시터를 더 포함하는 아날로그 디지털 변환기.
8. 제7 항에 있어서, 상기 제2 커패시터는 직렬로 연결된 제1 조절 커패시터 및 제2 조절 커패시터를 포함하고,
   상기 제2 증폭 회로는 상기 제1 조절 커패시터와 상기 제2 조절 커패시터 사이의 제2 노드와 상기 제1 NMOS 트랜지스터의 드레인 노드 사이에 연결되는 이득 조절 스위치를 더 포함하고,
   상기 이득 조절 스위치는,
   상기 제1 시구간 및 상기 제2 시구간 동안 온(on) 되고, 상기 제3 시구간 동안 오프(off)되는 아날로그 디지털 변환기.
9. 제7 항에 있어서, 상기 제1 서브 회로는,
   상기 픽셀 신호와 상기 램프 신호를 수신하는 차동 회로;
   상기 차동 회로와 상기 전원 전압 노드 사이에 연결되는 전류 미러 회로; 및
   상기 차동 회로와 상기 접지 전압 노드 사이에 연결되는 바이어스 회로를 포함하고,
   상기 전류 미러 회로는
   상기 전원 전압 노드와 제3 노드 사이에 연결되는 제3 PMOS 트랜지스터;
   상기 제3 노드와 제4 노드 사이에 연결되는 제4 PMOS 트랜지스터; 및
   상기 전원 전압 노드와 제5 노드 사이에 연결되는 제5 PMOS 트랜지스터를 포함하고,
   상기 제3 PMOS 트랜지스터의 게이트 노드는 상기 제4 PMOS 트랜지스터의 게이트 노드 및 상기 제4 노드와 전기적으로 연결되고,
   상기 제4 PMOS 트랜지스터의 소스 전압의 전압 레벨은,
   상기 제3 PMOS 트랜지스터의 오버드라이브(overdrive) 전압으로 결정되는 아날로그 디지털 변환기.
10. 픽셀 신호와 램프 신호를 비교하여 제1 노드를 통해 제1 출력 신호를 출력하는 제1 서브 회로;
    상기 제1 출력 신호를 증폭하여 제2 출력 신호를 비교 결과 신호로서 출력하는 제2 서브 회로; 및
    상기 램프 신호의 전압 레벨이 감소하는 시구간 동안, 상기 제1 출력 신호에 기초하여, 상기 픽셀 신호의 전압 레벨과 상기 램프 신호의 전압 레벨이 동일하게 되는 영교차 시점 이전에 천이하는 영교차 예측 신호를 출력하는 영교차 예측 회로를 포함하는 비교 회로.

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