KR20230118683A - 그래핀 전자 디바이스 프리커서를 제조하는 방법 - Google Patents
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Abstract
특히 홀 센서 또는 트랜지스터를 형성하기 위한 전자 디바이스 프리커서(200)의 제조 방법은, 기판(205) 상에 제공된 그래핀 층(210) 상에 플라즈마 저항성 유전체(215)를 패터닝하는 단계, 노출된 에지 표면을 갖는 적어도 하나의 영역을 형성하기 위해 그래핀 층의 적어도 하나의 커버되지 않은 영역을 플라즈마 에칭하는 단계, 및 노출된 에지 표면의 일부와 직접적으로 접촉하는 적어도 하나의 오믹 컨택트(220a, 220b)를 형성하는 단계를 포함한다.
Description
본 발명은 전자 디바이스 프리커서를 제조하는 방법을 제공한다. 특히, 방법은 오믹 컨택트와 직접 접촉하도록 그래핀 층의 에지 표면을 노출시키기 위해 플라즈마 에칭하는 단계, 및 상기 오믹 컨택트를 형성하는 단계를 포함한다. 또한, 본 발명은 전자 디바이스 프리커서들, 특히 에지 부분에서 오믹 컨택트와 직접 접촉하는 그래핀 층을 포함하는 전자 디바이스 프리커서들을 제공한다. 또한, 전자 디바이스 프리커서는 그래핀 층의 에지들을 보호하기 위해 연속적인 공기 저항성 코팅 층을 포함한다. 가장 바람직하게는, 전자 디바이스 프리커서는 홀 효과 센서를 위한 것이다.
2차원(2D) 재료들, 특히 그래핀은 현재 전 세계적으로 집중적인 연구 개발의 초점이 되고 있다. 2D 재료들은 이론과 실제 모두에서 특별한 속성들을 갖는 것으로 나타났으며, 이는 몇몇 예를 들자면 코팅들, 배터리들 및 센서들을 포함하여, 이러한 재료들을 통합한 제품들의 쇄도로 이어졌다. 그래핀이 가장 두드러지며, 다양한 잠재적 응용분야들에 대해 조사되고 있다. 가장 주목할만한 것은 전자 디바이스들 및 그들의 구성 컴포넌트들에서 그래핀을 사용하는 것이며, 트랜지스터들, LED들, 광전지들, 홀 효과 센서들, 다이오드들 및 그와 유사한 것을 포함한다.
따라서, 초기의 디바이스들 및 전자 제품들에 비해 이러한 디바이스들의 개선들을 제공하기 위한 핵심 재료들로서 집적된 그래핀 층 구조물들(단일 층 또는 다층 그래핀) 및/또는 다른 2D 재료들을 갖는 종래 기술에 공지된 광범위한 전자 디바이스들이 존재한다. 이들은 더 얇고 가벼운 재료들(가요성 전자장치들을 야기할 수 있음)의 사용을 통한 구조적 개선들은 물론, 동작 효율성들의 증가로 이어지는 증가된 전기 및 열 전도도와 같은 성능 개선들을 포함한다.
그러나, 노출된 2D 재료들은 대기 상호작용 및 오염에 민감하기 때문에, 2D 재료 및/또는 그러한 재료들을 포함하는 디바이스를 보호 층 또는 층들로 캡슐화하는 것이 필요하다. 본 발명자들은 2D 재료에 대한 전기적 연결들을 형성하는 데 필요한 오믹 컨택트들에 존재하는 금속이 바람직하지 않은 도핑을 초래할 수 있음을 발견했다. 2D 재료들의 도핑은 전자적 속성들의 변경을 초래한다. 홀 효과 센서들(홀 센서들이라고도 함)과 같은 디바이스들에 대해, 디바이스 동작은 2D 재료 내의 전하 중립성(charge neutrality)에 최대한 가깝게 유지하는 것에 의존하므로, 전자적 구조의 변화에 매우 민감하다. 그럼에도 불구하고, 대기 중의 산소 또는 수증기로 인한 오염은 시간의 경과에 따라 디바이스 성능의 저하를 야기할 수 있으며, 이는 전자 디바이스들이 제조 후 수년 동안 특정 수준의 성능을 유지하기를 기대하는 고객들/소비자들에게는 바람직하지 않다. 더욱이, 전자 컴포넌트들, 특히 마이크로 전자 컴포넌트들을 소급하여 교체하는 것은 불가능하거나 적어도 매우 어려울 수 있으므로, 수명 및 성능 안정성의 사소한 개선도 매우 가치있다.
전자 디바이스들의 제조 동안, 본 발명자들은 기저의 2D 재료의 원하는 구성들을 에칭하기 위해 PMMA와 같은 폴리머 코팅들을 사용하는 것들과 같은 표준 리소그래피 프로세스들이 다수의 결점을 갖는다는 것을 발견했다. PMMA 코팅은 2D 재료를 도핑할 수 있으며, 가변 온도 응용들 또는 특히 고온이거나 저온인 응용들에 적합하지 않을 수 있다. 이러한 폴리머 코팅들을 유기 용매에 용해시켜 제거하는 표준 처리는 마이크로 전자장치와 같은 전자 디바이스들에 필수적인 일관된 속성들을 갖는 신뢰가능한 디바이스 제조를 방해하는 불순물들 및 오염들을 추가로 도입할 수 있다. 그럼에도 불구하고, 폴리머 잔류물들이 남아서 후속 처리 단계들을 방해할 수 있다는 것도 알려져 있다.
대안적으로, 오염을 피하기 위해, 2D 재료들이 그러한 포토리소그래픽 재료들을 사용하지 않고서 기판으로부터 단순히 레이저 에칭될 수 있다는 것이 알려져 있다. 그러한 방법들은 패터닝된 2D 재료 층을 남기도록 활성 영역 외부의 기판 및 2D 재료를 제거(ablate)하기 위해 레이저 빔을 사용하는 것을 포함한다. 이러한 개시내용 중 하나는 GB 2570124 A에서 찾을 수 있는데, 이는 사파이어보다 큰 열 저항을 갖는 기판으로부터 그래핀을 선택적으로 제거하기 위해 600nm를 초과하는 파장 및 50와트 미만의 전력을 갖는 레이저를 사용하는 것을 개시한다. 이러한 프로세스는 그래핀 층 구조물 또는 기저의 기판을 손상시키지 않고서 패터닝에서 잘 작동하는 것으로 밝혀졌지만, 이 프로세스는 2D 재료 표면에 떨어질 수 있는 큰 잔해 입자들을 생성할 수 있다. 잔해물은 오염물질로서 작용하거나, 적어도 2D 재료 상에 효과적인 및/또는 기밀 코팅이 형성되는 것을 방지한다.
따라서, 더 적은 처리 단계들을 수반하여 불필요하고 유해한 오염 및/또는 도핑을 피하는 방법들을 통해, 2D 재료들을 포함하는 전자 디바이스들을 제조하는 것(또는 실제로, 필요한 전기적 연결들을 제공할 때 전자 디바이스로서 사용하기 위한 전자 디바이스 프리커서를 생산하는 것)이 바람직하다. 결과적으로, 종래 기술에 비해 장기간 안정성 및/또는 온도 안정성의 개선들을 제공하는 전자 디바이스들 및 그들의 프리커서들에 대한 요구도 마찬가지로 있다. 2D 재료의 고유한 전자 속성들로부터 이익을 얻기 위해, 극한 조건들 하에서의 2D 재료 기반 디바이스들의 사용을 허용하기 위한 개선들이 요구된다.
본 발명자들은 또한 디바이스 캡슐화 이후의 컨택트 퇴적은, 금속이 최종 전자 디바이스가 기능하는 데 필수적인 2D 재료와의 전기적 접촉을 이루는 것을 방지한다는 것을 발견했다. 그러나, 캡슐화 또는 코팅 층 이전의 컨택트 퇴적은, 더 쉽게 손상될 수 있는 비-형상추종 코팅으로 이어지는 2D 재료와 그 위의 컨택트들 사이의 높이 차이로 인해 문제를 일으킬 수 있다.
CN 103985762는 초저 오믹 컨택트 저항 그래핀 트랜지스터를 개시한다. 여기에 개시된 방법은 포토레지스트로 유전체 층을 패터닝하고, 습식 화학 기술들(예를 들어, 완충 산화물 에칭(buffered oxide etch)(BOE), 또는 질산 및 과산화수소의 혼합물(HNO3 + H2O2))을 사용하여 유전체 층을 에칭하는 것을 포함한다.
"채널 전송 속성들에 대한 그래핀 전계 효과 트랜지스터들의 고주파 성능의 의존성(The Dependence of the High-Frequency Performance of Graphene Field-Effect Transistors on Channel Transport Properties)", Asad et al. Journal of the Electron Devices Society, 8, 2020, 457-464은 그래핀 상의 컨택트 영역들에서 유전체를 제거하기 위해 리소그래피 기술들 및 에칭을 사용하여 패터닝된 Al2O3 유전체 층을 포함하는 그래핀 전계 효과 트랜지스터를 개시한다.
2D 재료 층을 포함하는 전자 디바이스 프리커서의 제조를 허용하고 오믹 컨택트 퇴적에 의한 도핑뿐만 아니라 표면 오염을 방지하는 방법에 대한 필요성이 남아 있다. 또한, 적어도 하나의 오믹 컨택트의 제공을 허용하면서도 2D 재료를 캡슐화할 수 있는 방법에 대한 필요성이 남아 있다. 본 발명의 목적은 종래 기술에 연관된 다양한 문제들을 극복하거나 실질적으로 감소시키고, 또는 적어도 상업적으로 유용한 대안을 제공하는 방법, 및 그러한 방법들에 의해 획득가능한 전자 디바이스 프리커서들을 각각 구비하는 다수의 특정 실시예를 제공하는 것이다.
따라서, 본 발명자들은 그래핀 층의 에칭 패턴을 정의하는 것 및 최종 디바이스 프리커서 내에서(그리고 물론 궁극적으로는 디바이스 내에서) 보호 코팅의 역할을 하는 것 둘 다를 위해 플라즈마 저항성 유전체를 사용하여 기판 상의 그래핀 층을 보호하는 단계를 포함하는 방법을 생각해냈다. 본 발명자들은 그래핀을 포함하는 플라즈마 에칭가능한 층 구조물의 에칭 패턴을 정의하기 위해 플라즈마 저항성 유전체를 사용함으로써, 이것이 그래핀 층의 에지들만을 노출된 채로 남겨두는 중간체를 제공하고, 오믹 컨택트는 노출된 에지의 일부와 직접 접촉하여 형성될 수 있다는 것을 발견했다.
따라서, 본 발명의 제1 양태에 따르면, 전자 디바이스 프리커서를 제조하는 방법이 제공되고, 방법은:
(ⅰ) 플라즈마 저항성 기판 상에 플라즈마 에칭가능한 층 구조물을 제공하는 단계 - 층 구조물은 노출된 상부 표면을 가짐 -;
(ⅱ) 층 구조물의 적어도 하나의 커버된 영역 및 적어도 하나의 커버되지 않은 영역을 갖는 중간체를 형성하기 위해, 노출된 상부 표면 상에 플라즈마 저항성 유전체를 패터닝하는 단계;
(ⅲ) 중간체를 플라즈마 에칭하는 단계 - 그에 의해, 층 구조물의 적어도 하나의 커버되지 않은 영역이 에칭 제거되어, 노출된 에지 표면을 갖는 층 구조물의 적어도 하나의 커버된 영역을 형성함 -; 및
(ⅳ) 노출된 에지 표면의 일부와 직접 접촉하는 오믹 컨택트를 형성하는 단계
를 포함하고, 플라즈마 에칭가능한 층 구조물은 층 구조물의 커버된 영역들을 가로질러 노출된 에지 표면까지 연장되는 하나 이상의 그래핀 층을 포함한다.
이하에서는, 본 개시내용이 더 설명될 것이다. 이하의 구절들에서, 본 개시내용의 상이한 양태들/실시예들이 더 상세하게 정의된다. 이렇게 정의된 각각의 양태/실시예는 명백히 반대로 나타내지 않는 한 임의의 다른 양태/실시예 또는 양태들/실시예들과 조합될 수 있다. 특히, 바람직하거나 유리한 것으로 표시된 임의의 특징은 바람직하거나 유리한 것으로 표시된 임의의 다른 특징 또는 특징들과 조합될 수 있다.
그러므로, 본 명세서에 개시된 방법은 에칭 패턴을 정의하고, 2D 재료의 표면을 오믹 컨택트에 의해 도핑되는 것으로부터 보호하기 위해 플라즈마 저항성 유전체를 사용한다. 본 발명자들은 전하 주입이 표면보다 2D 재료 층의 에지들에서 훨씬 더 크고, 따라서 도핑을 회피하는 동시에 개선된 전류 흐름을 허용한다는 것을 발견했으므로, 이러한 해법은 특히 명쾌하다.
위에서 설명된 바와 같이, 본 발명은 전자 디바이스 프리커서를 제조하는 방법을 제공한다. 프리커서는 전형적으로 추가 회로부에 대한 와이어 본딩에 의해, 또는 본 명세서에 설명된 것과 같은 "플립 칩" 스타일 솔더 범프들을 사용하는 솔더링과 같은 본 기술분야에 알려진 다른 방법들에 의해 전기 또는 전자 회로에 설치될 수 있는 컴포넌트를 지칭하는 것으로 의도된다. 따라서, 전자 디바이스는 설치될 때 및 동작 동안 프리커서에 전류를 제공하는 기능 디바이스이다.
방법은 플라즈마 저항성 기판 상에 플라즈마 에칭가능한 층 구조물을 제공하는 제1 단계를 포함하고, 여기서 층 구조물은 노출된 상부 표면을 갖고, 플라즈마 에칭가능한 층 구조물은 하나 이상의 그래핀 층을 포함한다.
플라즈마 에칭가능한 층 구조물은 층 구조물을 제거하고 하부 기판은 제거하지 않기 위해 전자 디바이스 제조에서 전형적인 플라즈마 에칭 단계 동안 에칭될 수 있는 것이다. 플라즈마 에칭은 여기서 더 상세하게 설명된다. 본 발명에서, 플라즈마 에칭가능한 층 구조물은 하나 이상의 그래핀 층을 포함하고 바람직하게는 그것으로 이루어진다. 바람직하게는, 플라즈마 에칭가능한 층 구조물의 적어도 최상부 층은 그래핀 층이고, 그에 의해 적어도 최상부 그래핀 층이 플라즈마 에칭 동안 에칭되어 노출된 에지 표면을 형성할 것을 보장한다.
바람직하게는, 플라즈마 에칭가능한 층 구조물은 하나 이상의 2D 재료 층으로 이루어진다. 2D 재료들은 본 기술분야에 널리 공지되어 있으며, 때로는 단일 원자층(single layer of atoms)으로 이루어진 단일 층 재료들로 지칭되지만, 칼코겐 원자들(즉, 3개의 원자 평면으로 구성된 MX2 유형의 화합물)의 층들 사이에 삽입된 금속 원자들의 층을 포함하여, 일반적으로 전이 금속 디칼코게나이드들(dichalcogenide)로 알려진 재료들도 널리 공지된 2D 재료들이다. 마찬가지로, 그래판(graphane)(CH)n 및 그래핀 산화물은 2D 재료들이고, 그래판은 말단 수소 원자들을 갖고, 그래핀 산화물은 가교 산소 원자들 및 말단 히드록실기들을 갖는다. 실리센(silicene)은 완벽하게 평평하지 않고 주름이 있다(puckered). 모든 상황들에서, 2D 재료들은 2차원에서 준 무한 크기(quasi infinite size)의 시트들 또는 층들로 볼 수 있으며, 예를 들어 그래핀, 그래파인(graphyne), 실리센, 게르마넨(germanene), 보로펜(borophene), 포스포렌(phosphorene), 안티모넨(antimonene), 육방정계 붕소 질화물(hexagonal boron nitride)(h-BN), 보로카보니트라이드들(borocarbonitrides), 및 TMDC들(예를 들어, MoS2, WS2, MoSe2, WSe2 및 MoTe2)을 포함할 수 있다. 따라서, 일부 실시예들에서, 플라즈마 에칭가능한 층 구조물은 그래핀의 하나 이상의 층, 및 실리센, 게르마넨, h-BN, 보로펜 및/또는 TMDC의 하나 이상의 층으로 이루어진다. 그러한 실시예들에서, 플라즈마 에칭가능한 층 구조물은 이종 구조물로 지칭될 수 있다. 훨씬 더 바람직하게는, 플라즈마 에칭가능한 층 구조물은 그래핀 층 구조물로 지칭될 수 있는, 그래핀의 하나 이상의 층으로 이루어진다.
본 발명은 플라즈마 에칭가능한 층 구조물의 적어도 하나의 그래핀 층의 노출된 에지 표면과 직접 접촉하는 적어도 하나의 오믹 컨택트를 제공한다. 플라스마 에칭가능한 층 구조물은 그래핀, 및 임의적으로(optionally) 실리센, 게르마넨, 보로펜, h-BN 및/또는 TMDC를 포함한다. 따라서, 본 명세서에서의 그래핀에 대한 임의의 언급은 문맥에서 달리 명시하지 않는 한 다른 2D 재료들에도 동일하게 적용된다.
층 구조물은 개별 2D 재료 층들의 1 내지 10개의 층을 포함할 수 있으며, 여기서 적어도 하나는 그래핀 층이다. 예를 들어, 플라즈마 에칭가능한 층 구조물은 그래핀 단층(graphene monolayer)으로 이루어진다. 층 구조물의 다수의 2D 재료 층을 포함하는 경우, 2 내지 5개의 층이 바람직하고, 2 또는 3개의 층이 훨씬 더 바람직하다. 그럼에도 불구하고, 2D 재료들에 기인할 수 있는 고유한 속성들의 일부는 단층으로서 제공될 때 가장 두드러지기 때문에, 단일 층이 또한 바람직하다. 예를 들어, 단층 그래핀은 제로 밴드 갭 반도체(즉, 반-금속(semi-metal))이고, 여기서 페르미 준위에서의 상태 밀도는 0이고 원자가 밴드의 최상부가 전도 밴드의 최하부와 만나는 포인트(디랙 콘(Dirac cone)을 형성함)에 놓인다. 디랙 포인트 근처의 낮은 상태 밀도로 인해, 페르미 준위의 시프트는 이러한 원시(pristine) 그래핀으로의 전하 전송(charge transfer)에 특히 민감하다. 전자 구조물은 또한 예를 들어 양자 홀 효과를 발생시킨다. 그러므로, 특정 실시예들, 특히 본 명세서에 설명된 홀 센서 구성들에 대해, 그래핀 단층이 특히 바람직하고, 본 발명으로부터 가장 큰 혜택을 얻는다. 그럼에도 불구하고, 이층 또는 다층 그래핀(소위 그래핀 층 구조물)이 사용될 수 있다.
방법의 제1 단계에서, 플라즈마 에칭가능한 층 구조물의 그래핀을 제공하는 것은 본 기술분야에 공지된 임의의 방법에 의해 달성될 수 있다. 그러나, 그래핀을 포함하는 플라즈마 에칭가능한 층 구조물은 기판의 표면 상에 직접 합성되므로, 임의의 물리적 전사 단계들을 수반하지 않는다. 바람직하게는, 그래핀 및 임의의 다른 2D 재료 층들은 CVD 또는 MOCVD 성장에 의해 형성된다. 그래핀은 VPE 또는 MOCVD에 의해 형성되는 것이 특히 바람직하다. MOCVD는 기판 상에 층들을 퇴적하기 위한 특정 방법에 사용되는 시스템을 설명하기 위해 사용되는 용어이다. 머리글자는 금속-유기 화학 기상 증착(metal-organic chemical vapour deposition)을 나타내는 한편, MOCVD는 본 기술분야의 용어이며, 일반적인 프로세스 및 그를 위해 사용되는 장치에 관련된 것으로 이해되며, 반드시 금속-유기 반응물들의 사용, 또는 금속-유기 재료들의 제조에 제한되는 것으로 고려되는 것이 아니라, 단순히 그래핀을 형성할 때 탄소 함유 프리커서의 사용을 필요로 하는 것이다. 대신에, 이러한 용어의 사용은 본 기술분야의 통상의 기술자에게 프로세스 및 장치 특징들의 일반적인 세트를 나타낸다. MOCVD는 시스템 복잡성과 정확성으로 인해 CVD 기술들로부터 더욱 구별된다. CVD 기술들은 단순한 화학량론 및 구조들로 반응들이 수행되는 것을 허용하지만, MOCVD는 어려운 화학량론들 및 구조들의 생성을 허용한다. MOCVD 시스템은 적어도 가스 분배 시스템들, 가열 및 온도 제어 시스템들, 및 화학적 제어 시스템들에 의해 CVD 시스템과 구별된다. 전형적으로, MOCVD 시스템은 전형적인 CVD 시스템보다 적어도 10배의 비용이 든다. MOCVD는 고품질 그래핀 층 구조물들을 달성하는 데에 특히 바람직하다.
MOCVD는 또한 원자층 퇴적(atomic layer deposition)(ALD) 기술들로부터 쉽게 구별될 수 있다. ALD는 바람직하지 않은 부산물들 및/또는 과잉 시약들을 제거하는 데 사용되는 중간 세척 단계들과 함께, 시약들의 단계별 반응들에 의존한다. 이것은 기체 위상에서의 시약의 분해 또는 해리에 의존하지 않는다. 이것은 반응 챔버로부터 제거하는 데 과도한 시간이 걸리는 실란들과 같은 낮은 증기압들을 갖는 시약들의 사용에는 특히 적합하지 않다. 그래핀의 MOCVD 성장은 참조로 포함되고 바람직한 방법을 제공하는 WO 2017/029470에서 논의된다.
WO 2017/029470의 방법은 복수의 냉각 유입구를 갖는 챔버를 제공하며, 여기서 사용 시에, 유입구들은 기판에 걸쳐 분산되고 기판으로부터 일정하게 분리되도록 배열된다. 프리커서 화합물을 포함하는 흐름은 수평 층류로서 제공될 수 있거나 실질적으로 수직하게 제공될 수 있다. 이러한 반응기들에 적합한 유입구들은 널리 공지되어 있으며, Aixtron®으로부터 입수가능한 Planetary 및 Showerhead® 반응기들을 포함한다. 다른 적합한 성장 챔버들은 Veeco® Instruments Inc.로부터 입수가능한 Turbodisc K-series 또는 Propel® MOCVD 시스템들을 포함한다.
따라서, 특히 바람직한 일 실시예에서, 플라즈마 저항성 기판 상에 플라즈마 에칭가능한 층 구조물을 제공하는 단계는 그래핀 층 구조물을 형성하는 단계로서,
반응 챔버 내의 가열된 서셉터 상에 플라즈마 저항성 기판을 제공하는 단계 - 챔버는 복수의 냉각 유입구를 가지며, 사용 시에, 유입구들은 기판에 걸쳐 분산되고 기판으로부터 일정하게 분리되도록 배열됨 -,
프리커서 화합물을 포함하는 흐름을 유입구들을 통해 반응 챔버 내로 공급하여 프리커서 화합물을 분해하고 기판 상에 그래핀을 형성하는 단계
를 포함하고, 여기서 유입구들은 100℃ 미만, 바람직하게는 50℃ 내지 60℃로 냉각되고, 서셉터는 프리커서의 분해 온도를 초과하는 적어도 50℃의 온도로 가열된다.
이러한 방법은 전자 디바이스 프리커서들의 어레이의 제조 및 대면적 기판들을 위해 확장가능한, 대단히 고품질인 원시 그래핀의 제조를 허용한다. 본 명세서에 설명된 바와 같이, 이러한 원시 그래핀은 원시 그래핀의 고유한 전자 구조로부터 발생하는 결과적인 양자 홀 효과로 인해 홀 센서 응용들에서 사용하기에 유리하다.
본 명세서에 설명된 바와 같이, 사파이어 및 실리콘은 특히 WO 2017/029470의 방법에 의해 제조된 그래핀에 대해 바람직한 기판들이다. 이해할 수 있는 바와 같이, 실리콘 기판은 그래핀이 실리콘 표면 상에 퇴적되게 하는 실리콘 기반 기판 인 CMOS 기판을 포함할 수 있지만, CMOS 기판은 그 안에 내장된 다양한 추가 층들 또는 회로부를 포함할 수 있다. 사파이어는 특히 바람직한 기판이다. R-평면 사파이어가 가장 바람직하다. 본 기술분야에 공지된 바와 같이, r-평면은 기판의 표면(즉, 그래핀이 퇴적되는 표면)의 결정학적 배향을 지칭한다. 이러한 기판은 고품질 그래핀, 가장 주목할만하게는 본 명세서에 설명된 바와 같은 홀 효과 센서들과 같은 센서들을 제공하는 데 특히 적합하다. 부분적으로, 이것은 그 위에 퇴적된 그래핀의 결과적인 전하 캐리어 밀도에 대해 기판이 미치는 영향 때문이다. 본 발명자들은 r-평면 사파이어가 그래핀에 특히 낮은 전하 캐리어 밀도를 제공한다는 것을 발견했다. 바람직하게는, 하나 이상의 그래핀 층의 전하 캐리어 밀도는 1012cm-2 미만, 바람직하게는 8×1011cm-2 미만이다. 예를 들어, r-평면 사파이어를 사용할 때, 6×1011cm-2 미만, 바람직하게는 5×1011cm-2 미만의 전하 캐리어 밀도가 획득가능할 수 있다.
플라즈마 에칭가능한 층 구조물의 2D 재료는 도핑된 2D 재료일 수 있다. 단지 예로서, 2D 재료가 그래핀이고 도핑되는 경우, 그래핀은 바람직하게는 실리콘, 마그네슘, 아연, 비소, 산소, 붕소, 브롬 및 질소로 이루어진 그룹으로부터 선택되는 하나 이상의 원소로 도핑된다. 마찬가지로, 방법은 다음으로 바람직하게는 도핑 원소를 반응 챔버에 도입하고, 기판의 온도, 반응 챔버의 압력, 및 가스 유속을 선택하여 도핑된 그래핀을 생성하는 단계를 포함할 수 있다. 바람직하게는, 도핑된 그래핀 성장을 위한 프리커서는 도핑 원소를 포함한다. 대안적으로, 종(species)(예를 들어, 그래핀 성장을 위한 탄소 및 실리신 성장을 위한 실리콘)을 포함하는 프리커서, 및 도핑 원소를 포함하는 하나 이상의 추가 프리커서가 반응 챔버 내의 기판에 도입되고; 제2 프리커서는 도핑된 그래핀을 생성하기 위한 가스이거나 가스에 현탁된다. 플라즈마 저항성 유전체의 퇴적 자체가 2D 재료의 도핑을 초래할 수 있다. 따라서, 도핑된 2D 재료의 제공은 유전체 패터닝으로부터의 임의의 도핑 효과를 보상하기 위해 사용될 수 있다.
플라즈마 에칭가능한 층 구조물은 플라즈마 저항성 기판 상에 제공된다. 즉, 층 구조물은 중간 층 없이 기판 바로 위에 있다. 2D 재료 층들로 이루어지는 층 구조물은 층 구조물에 2개의 반대되는 표면을 제공하며, 제1 또는 하부 표면은 기판과 직접 접촉하는 표면이다. 따라서, 제2 또는 상부 표면이 노출되고, 바람직하게는 적어도 이러한 층은 그래핀 층이다.
플라즈마 저항성 기판은 본 기술분야에 잘 알려져 있다. 실리콘 탄화물, 실리콘 질화물, 및 실리콘 산화물과 같은 세라믹 재료들은 특히 플라즈마 저항성이 있다. 표준 결정질 실리콘 웨이퍼들은 세라믹으로 고려될 수 있으며, 플라즈마 저항성이 있다. 결정질 Ⅲ-Ⅴ 반도체들은 또한 플라즈마 저항성이 있으며, LED들과 같은 특정 응용들을 위한 기판들로서 바람직할 수 있다. 바람직한 실시예에서, 플라즈마 저항성 기판은 사파이어, 실리콘, 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 게르마늄 또는 Ⅲ-Ⅴ 반도체, 훨씬 더 바람직하게는 사파이어 또는 실리콘이다.
바람직한 실시예에서, 층 구조물 및 기판을 에칭하는 속도는 적어도 10배, 바람직하게는 102배, 훨씬 더 바람직하게는 103배 차이가 난다. 따라서, 주어진 플라즈마 처리에 대한 기판의 비저항(specific resistivity)에 관계없이, 층 구조물은 기판보다 상당히 더 빠르게 에칭되어, 플라즈마 에칭에 요구되는 시간에 걸쳐,노출된 층 구조물의 완전한 에칭, 및 기판 표면의 무시할 수 있는 손실을 초래한다.
바람직하게는, 플라즈마 에칭가능한 층 구조물은 분당 0.345㎚보다 큰 에칭 속도를 갖는다. 플라즈마 에칭 속도는 40W 전력 및 6sccm의 O2 흐름으로 산소 플라즈마 에칭을 사용하여 측정될 수 있다. 따라서, 하나의 그래핀 단층(0.345㎚의 이상적인 두께를 가짐)은 이러한 조건들 하에서 1분 내에 에칭될 것이다. 바람직하게는, 에칭 속도는 분당 0.5㎚보다 크다. 따라서, 플라즈마 저항성 기판은 바람직하게는 분당 0.1㎚ 미만, 바람직하게는 분당 0.01㎚ 미만의 에칭 속도를 가질 수 있다.
방법은 층 구조물의 적어도 하나의 커버된 영역 및 적어도 하나의 커버되지 않은 영역을 갖는 중간체를 형성하기 위해, 노출된 상부 표면 상에 플라즈마 저항성 유전체를 패터닝하는 단계를 더 포함한다. 플라즈마 저항성 기판과 관련하여 본 명세서에 설명된 바와 같이, 플라즈마 저항성 유전체는 본 기술분야에 알려진 임의의 것일 수 있고, 그것의 플라즈마 저항률은 동일한 파라미터에 의해(즉, 층 구조 및/또는 에칭 속도에 대해) 측정된다. 전형적으로, 이것은 세라믹과 같은 무기 유전체(즉, 탄소 수소 결합을 포함하지 않는 것)일 것이다. 세라믹은 무기 산화물, 질화물, 탄화물, 불화물 또는 황화물로 고려될 수 있으며, 종종 결정 구조를 갖는다. 바람직한 실시예에서, 플라즈마 저항성 유전체는 무기 산화물, 질화물, 탄화물, 불화물 또는 황화물이고, 바람직하게는 알루미나(알루미늄 산화물), 실리카(실리콘 이산화물) 또는 실리콘 질화물 중 하나이다.
무기 유전체들, 특히 세라믹 유전체들은 PMMA와 같은 유기 유전체 재료들에 비해 상당히 개선된 장벽 속성들을 제공하기 때문에 특히 바람직하다. 따라서, 유전체 층은 대기 오염물질, 특히 산소 및 수증기로 인한 오염으로부터 층 구조물에 대한 보호를 제공하기 위해 최종 전자 디바이스 프리커서에 유지될 수 있다. 이러한 공기 및 습기 저항성 코팅은 상당히 더 긴 기간에 걸쳐 의도하지 않은 도핑에 대한 장벽을 제공하며, 이는 개선된 디바이스 수명으로 이어진다. 또한, 세라믹과 같은 무기 재료들은 광범위한 온도 변동들은 물론 매우 높은 온도들에서의 동작을 견딜 수 있으며, 다른 경우에서는 이윽고 디바이스 성능의 드리프트(재보정을 필요로 하거나 단순히 디바이스 고장을 초래할 수 있음)로 이어질 층 구조물의 손상 및 궁극적인 오염의 위험 없이 더 극한 조건들에서 전자 디바이스를 사용할 수 있게 할 수 있다.
플라즈마 저항성 유전체는 플라즈마 에칭가능한 층 구조물의 노출된 상부 표면 상에 패터닝된다. 즉, 플라즈마 저항성 유전체는 플라즈마 에칭가능한 층 구조물의 노출된 상부 표면에 퇴적됨과 동시에 패터닝된다. 본 명세서에서 설명된 바와 같이, 이는 물리적 기상 증착(PVD)에 의해 달성되는 것이 특히 바람직하다. PVD는 널리 공지된 기술이다. 패터닝은 표면의 일부에 걸쳐 유전체의 형성을 야기하고, 그에 의해 층 구조물의 하나 이상의 커버된 영역과 하나 이상의 커버되지 않은 영역을 형성한다(디바이스 프리커서의 제조에서 중간체를 제공함). 바람직한 실시예에서, 방법은 전자 디바이스 프리커서에 각각 대응하는 커버된 영역들의 어레이를 형성하는 단계를 포함한다. 커버된 영역들의 어레이를 형성하기 위한 이러한 패터닝은 마스크(즉, 섀도우 마스크)를 사용하여 복수의 영역에 유전체를 형성하는 것을 포함할 수 있다. 적어도 하나의 커버된 영역의 형성은 커버되지 않은 영역들이 층 구조물의 나머지 부분이 되게 한다. 따라서, 커버된 영역들의 어레이가 층 구조물 상에 패터닝되는 경우, 이것은 전형적으로 커버된 영역들을 분리하는 적어도 단일의 연속적인 커버되지 않은 영역을 제공한다. 바람직한 실시예에서, 왜냐하면 패터닝 단계 동안 단 하나의 커버되지 않은 영역이 형성되는데, 왜냐하면 본 명세서에 설명된 바와 같은 플라즈마 에칭의 단계는 다음으로 각각의 전자 디바이스 프리커서에 대한 층 구조물의 연속적인 외부 에지 표면의 형성(즉, 외부 에지를 갖는 "채워진" "2D 형상"의 형성)을 야기하기 때문이다. 그러나, 일부 실시예에서, 2D 형상 및 패터닝된 유전체는 에칭 후에 그래핀 층에 대한 내부 및 외부 에지를 제공하는 커버되지 않은 부분을 내부에 가질 수 있다.
따라서, 바람직한 실시예에서, 패터닝 단계는 플라즈마 저항성 유전체의 하나 이상의 직사각형 형상 영역을 형성하는 것을 포함한다. 유전체, 및 후속하여 2D 재료를 이와 같이 패터닝하는 것은, 전자 디바이스 프리커서가 트랜지스터를 형성하는 데 특히 바람직하다는 것을 의미한다. 다음으로, 전자 디바이스 프리커서는 바람직하게는 제3 컨택트, 즉 게이트 컨택트를 더 포함할 수 있다. 게이트 컨택트는 예를 들어 플라즈마 저항성 유전체 또는 코팅(존재하는 경우)의 최상부에 소위 "프론트 게이트"로서, 또는 대안적으로 기판의 하부에 소위 "백게이트"로서 제공될 수 있다. 기판의 하부에 제공되는 경우, 2D 재료는 기판 표면의 절연 영역 상에 제공된다. SiO2, SiO2/Si, 및 "매립된(buried)" SiO2 영역들을 갖는 실리콘 기판들(및 실리콘 질화물 등가물들)은 본 발명의 트랜지스터를 제조하는 데 사용될 수 있는 예시적인 기판들이다. 대안적으로, 바람직한 실시예에서, 패터닝 단계는 플라즈마 저항성 유전체의 "홀 바(Hall-bar)" 및/또는 "반 데르 포(van der Pauw)" 기하구조들(이러한 기하구조들 또는 형상들은 본 기술분야에 널리 공지되어 있으며, 예를 들어 원, "클로버 리프", 정사각형, 직사각형 및 십자형을 포함함)을 갖는 하나 이상의 영역, 바람직하게는 십자형 형상 영역들을 형성하는 것을 포함한다. 이러한 기하구조들은 홀 센서들(적어도 4개의 컨택트를 필요로 함)에 대해 본 기술분야에 널리 공지되어 있으며, 십자형이 가장 바람직한 기하구조이므로, 전자 디바이스 프리커서는 바람직하게는 홀 센서를 형성하기 위한 것이다.
커버된 영역들의 어레이를 형성하는 것을 포함하는 실시예들에서, 방법은 바람직하게는 어레이로부터 전자 디바이스 프리커서들을 분리하기 위해 기판을 다이싱하는 단계를 더 포함한다. 따라서, 복수의 전자 디바이스 프리커서는 단일 기판 상에서 동시에 제조될 수 있으며, 이후에 개별적인 사용을 위해 다이싱될 수 있다. 이러한 다이싱 단계는 바람직하게는 프로세스의 마지막 즈음에 수행된다.
본 발명의 바람직한 실시예에서, 패터닝 단계는 e-빔 증발 또는 열 증발과 같은 물리적 기상 증착에 의해 플라즈마 저항성 유전체를 패터닝하는 것을 포함한다. 바람직하게는, e-빔 증발은 플라즈마 저항성 유전체를 패터닝하기 위해 사용되고, 바람직하게는 마스크(즉, 섀도우 마스크)를 사용하여 수행된다. 이러한 방법은 2D 재료 층들 상에 알루미나 또는 실리카 플라즈마 저항성 유전체 층의 퇴적에 특히 적합하다.
바람직하게는, 패터닝된 유전체의 두께는 200㎚ 미만, 바람직하게는 100㎚ 미만, 더 바람직하게는 50㎚ 미만 및/또는 1㎚ 초과, 바람직하게는 3㎚ 초과, 더 바람직하게는 5㎚ 초과이다. 따라서, 유전체 층은 1nm 내지 200nm, 바람직하게는 3nm 내지 100nm, 훨씬 더 바람직하게는 5nm 내지 50nm의 두께를 가질 수 있다.
방법은 중간체를 플라즈마 에칭하는 단계를 더 포함하고, 그에 의해, 층 구조물의 적어도 하나의 커버되지 않은 영역이 에칭 제거되어, 노출된 에지 표면을 갖는 층 구조물의 적어도 하나의 커버된 영역을 형성한다. 플라즈마 에칭 단계는 플라즈마 에칭가능한 층 구조물의 모든 커버되지 않은 영역이 에칭되는 결과를 초래하고, 그에 의해 이러한 영역들에서 하부 기판을 노출시킨다. 플라즈마 저항성 유전체는 커버된 영역들에서 층 구조물의 에칭을 방지하고, 따라서 플라즈마 에칭은 그 위의 패터닝된 유전체의 형상과 거의 동일한(coterminous), 층 구조물의 노출된 에지의 형성을 초래한다. 따라서, 본 명세서에 설명된 바와 같이, 2D 재료 층들은 층 구조물의 커버된 영역들을 가로질러(및 아래로) 노출된 에지 표면까지 연장된다. 따라서, 유전체의 형상 또는 패턴은 에칭된 2D 재료 층의 형상을 정의한다.
플라즈마 에칭은 전자 디바이스들 및 집적 회로들의 제조에서 사용되는 전형적인 프로세스이다. 플라즈마 에칭은 기판에 걸친 적절한 가스 혼합물의 플라즈마 흐름을 수반하며, 플라즈마는 전형적으로 낮은 압력 하에서 두 개의 전극에 걸친 RF의 인가로부터 형성된다. 산소 플라즈마 에칭에서, RF 복사는 가스를 이온화하여 층 구조물을 에칭하는 산소 라디칼들을 형성한다. 본 기술분야에서 "회분(ash)"으로도 알려진 부산물들은 그래핀 층 구조물이 산소 플라즈마 에칭에 의해 에칭될 때 주로 일산화탄소와 이산화탄소인 펌프에 의해 제거된다. 바람직한 실시예에서, 플라즈마 에칭은 산소 플라즈마 에칭을 포함한다. 바람직한 실시예에서, 산소 플라즈마 에칭은 적어도 5W, 바람직하게는 적어도 10W, 더 바람직하게는 적어도 20W, 그리고 바람직하게는 200W 미만, 바람직하게는 100W 미만의 RF 전력을 사용하는 것을 포함한다. O2의 유속은 적어도 1sccm, 바람직하게는 적어도 3sccm 및 /또는 50sccm 미만, 바람직하게는 30sccm 미만일 수 있다. 바람직하게는, 챔버 압력은 적어도 0.1mbar 및/또는 최대 100mbar, 바람직하게는 적어도 0.2mbar 및/또는 최대 10mbar이다. 따라서, 플라즈마 에칭에 요구되는 시간은 최소 1초 및/또는 최대 5분일 수 있다. 바람직하게는, 요구되는 시간은 적어도 10초 및/또는 2분 미만이다.
마지막으로, 본 발명의 방법은 노출된 에지 표면의 일부와 직접 접촉하는 오믹 컨택트(즉, 적어도 하나의 오믹 컨택트)를 형성하는 단계를 더 포함한다. 추가 컨택트들이 또한 형성될 수 있고 동시에 형성될 수 있다. 이 경우에, 노출된 에지 표면과 직접 접촉하지만 임의의 다른 컨택트들과 분리된 추가 컨택트들도 제공되다(즉, 컨택트들은 서로 접촉하지 않음). 바람직하게는, 하나 이상의 오믹 컨택트는 바람직하게는 티타늄, 알루미늄, 크롬 및 금 중 하나 이상을 포함하는 금속 컨택트들이다. 바람직하게는, 컨택트들은 티타늄 및/또는 금 금속 컨택트들이다. 컨택트들은 바람직하게는 마스크를 사용하여, 전자 빔 퇴적과 같은 임의의 표준 기술에 의해 형성될 수 있다.
본 발명자들은 유전체 층이 하부의 2D 재료를 대기 오염으로부터 보호할 뿐만 아니라, 컨택트들이 2D 재료의 표면에 형성되는 것을 방지한다는 것을 발견했다. 따라서, 컨택트는 노출된 에지에서만 만들어지기 때문에 2D 재료는 금속 도핑으로부터 실질적으로 보호되고, BOE와 같은 에칭제들을 피하는 것을 포함하여 습식 리소그래피 기술들을 피함으로써, 오믹 컨택트와 그래핀 사이의 개선된 접촉이 달성될 수 있다. 게다가, 본 발명자들은 결과적으로 2D 재료의 에지에서 전하 주입이 상당히 더 효율적이라는 것을 발견했다.
보호 유전체 층이 그래핀 표면의 오염을 제한하는 역할을 하고, 그럼에도 불구하고 특히 장기간에 걸쳐 매우 효과적이지만, 본 발명자들은 노출된 에지들이 시간이 지남에 따라 2D 재료의 오염 및 도핑 경로를 제공할 수 있음을 발견했다. 이 프로세스는 표면 도핑보다 상당히 느리고, 또한 제한된 정도로만 발생할 수 있지만, 발명자들은 공기(및 습기) 저항성인 추가 보호 층 또는 코팅 층을 제공함으로써 안정성과 수명이 더 개선될 수 있음을 발견했다. 홀 센서들과 같은 디바이스들에 대해 본 명세서에 설명된 바와 같이, 2D 재료들에 기반한 디바이스들의 기능은 전하 캐리어 밀도의 임의의 변화들(즉, 오염물질들, 주로 대기 오염물질인 산소 및 수증기에 의한 도핑으로 인해 발생함)에 매우 민감할 수 있다. 본 발명자들은 홀 센서의 십자형 형상과 같이 많은 에지들을 갖는 형상들에 기초한 디바이스들은 오염되기 쉬우므로, 추가 코팅으로부터 큰 이점을 얻는다는 것을 발견했다. 결과적으로, 방법은 종래 기술보다 더 견고한 디바이스들을 제공한다.
따라서, 본 명세서에 설명된 방법은 바람직하게는 하나 이상의 오믹 컨택트를 형성하기 전 또는 후에, 층 구조물(및 그의 패터닝된 유전체)에 연속적인 공기 저항성 코팅을 제공하기 위해 코팅 층을 형성하는 단계를 더 포함한다. 따라서, 연속적인 공기 저항성 코팅은 적어도 층 구조물(에칭된 2D 재료 층들 및 패터닝된 유전체를 포함함) 및 기판의 인접 영역들을 코팅하여, 층 구조물을 둘러싸고 노출된 에지의 모든 나머지 부분들(즉, 오믹 컨택트와 직접 접촉하지 않는 모든 에지들)을 보호한다. 본 명세서에 설명된 바와 같이, 코팅 층은 회로에 대한 연결을 위해 노출된 컨택트의 부분을 남기도록 패터닝될 수 있다. 대안적으로, 코팅 층은 기판에 걸쳐 형성되어, 전체 기판, 층 구조물(및 에지들)의 전부, 및 하나 이상의 컨택트 전부를 코팅할 수 있다.
공기 저항성 코팅은 기밀 코팅(hermetic coating)으로 지칭될 수 있다. 코팅은 10-1㎤/㎡/day/atm 미만, 바람직하게는 10-3㎤/㎡/day/atm 미만, 더 바람직하게는 10-5㎤/㎡/day/atm 미만의 산소 투과율을 특징으로 할 수 있다. 공기 저항성 코팅은 또한 10-2g/㎡/day 미만, 바람직하게는 10-4g/㎡/day 미만, 더 바람직하게는 10-5g/㎡/day 미만의 수증기 투과율을 특징으로 할 수 있다. 이러한 투과율들은 일반적으로 LED들과 같은 전자 디바이스들에서의 사용을 위해 필요한 것으로 본 기술분야에서 일반적으로 인정되며, 여기서 OLED들 및 홀 센서들에 대해서는 더 바람직한 투과율들이 필요하다.
본 발명자들은 또한 코팅되지 않은 영역(들)에서 층 구조물을 에칭하기 위한 플라즈마 에칭의 사용이 추가 코팅 층과 결합될 때 특히 유리하다는 것을 발견했다. 이는 플라즈마 에칭 단계가 층 구조물 또는 기판 상에 퇴적물이 형성되게 하지 않기 때문이며, 레이저 에칭과 같은 대안적인 기술들에 의해 초래될 수 있는 (예를 들어, 피팅(pitting)에 의한) 기판 표면 거칠기에 영향을 미치지 않는다. 이는 결국 코팅 층의 속성들의 상당한 개선으로 이어진다.
바람직하게, 코팅 층은 무기 산화물, 질화물, 탄화물, 불화물 또는 황화물이고, 바람직하게는 알루미나 또는 실리카이다. 바람직하게는, 코팅 층의 두께는 10㎚ 초과, 바람직하게는 25㎚ 초과, 더 바람직하게는 50㎚ 초과이다. 특정한 상한은 없지만, 10㎛ 초과 또는 1㎛ 초과의 두께는 제한된 추가의 보호 속성들만을 제공할 수 있는 반면, 단순히 디바이스 프리커서의 무게와 두께를 증가시킨다. 추가적으로, 예를 들어 ALD에 의한 퇴적 속도들은 느린 프로세스일 수 있으며, 더 두꺼운 코팅들은 제조 시간을 지나치게 길어지게 할 수 있다. 따라서, 최대 500㎚, 바람직하게는 최대 100㎚의 ALD 층 두께가 또한 바람직하다.
본 발명자들은 코팅 층을 포함하는 이러한 전자 디바이스 프리커서들의 제조 동안 직면하는 다양한 문제들에 대한 상이한 해결책들을 발견하였으며, 본 명세서에 설명된 것과 같은 각각의 해결책은 그 자신의 장점 및 단점을 갖는다.
본 발명의 바람직한 일 실시예는 오믹 컨택트 후에 코팅 층을 형성하는 단계를 포함하고, 따라서 오믹 컨택트는 플라즈마 저항성 기판 상에 형성된다. 이 실시예에서, 코팅 층은 층 구조물의 적어도 하나의 커버된 영역, 오믹 컨택트, 및 나머지 노출된 에지 표면에 연속적인 공기 저항성 코팅을 제공하기 위해, 플라즈마 저항성 기판에 걸쳐 원자 층 퇴적(ALD)에 의해 형성된다.
ALD는 본 기술분야에 공지된 기술이며, 순차적이고 자기 제한적인 방식으로 적어도 2개의 프리커서의 반응을 포함한다. 별개의 프리커서들에 대한 반복된 사이클들은 층별 성장 메커니즘으로 인해 형상추종 방식(즉, 전체 기판에 걸쳐 균일한 두께)으로의 박막의 성장을 허용한다. 알루미나는 특히 바람직한 코팅 재료이고, 트리메틸알루미늄(TMA) 및 산소 소스, 바람직하게는 물(H2O), O2 및 오존(O3) 중 하나 이상, 바람직하게는 물에 순차적으로 노출시켜 형성될 수 있다. ALD는 코팅이 전체 기판에 걸쳐 신뢰가능하게 형성될 수 있기 때문에(즉, 형상추종 코팅을 제공함) 특히 유리하다. 그러나, 본 발명자들은 또한 ALD에 의해 우수한 보호 코팅 층이 형성될 수 있지만, 전체 코팅은 기판 상에 전자 디바이스 프리커서들의 어레이가 제조되는 경우에 다이싱에 문제들을 초래할 수 있음을 발견했다. 다음으로, 다이싱(또는 절단)은 개별 디바이스 프리커서들을 분리하기 위해 코팅 층을 통한 다이싱을 반드시 수반하며, 이러한 프로세스는 코팅 층에 미세 균열을 도입하기 쉬울 수 있다.
이러한 코팅 층은 또한 전체 컨택트를 코팅하여 컨택트를 밀봉한다. 그럼에도 불구하고, 본 발명자들은 와이어를 컨택트에 부착하기 위해 코팅 층을 뚫는 데에 와이어 본딩이 사용될 수 있음을 발견했다. 따라서, 방법은 바람직하게는 코팅 층을 통해 디바이스 프리커서의 오믹 컨택트들에 와이어 본딩하는 단계를 포함한다. ALD는 매우 균일한 보호 코팅을 제공하지만, 와이어 본드 접촉을 이루기 위해 구멍이 천공되면 코팅이 손상될 수 있다.
따라서, 본 발명자들은 오믹 컨택트가 여전히 코팅 전에 형성되고, 따라서 플라즈마 저항성 기판 상에 형성되지만, 코팅 층은 플라즈마 저항성 기판 상에 코팅 층을 패터닝함으로써 형성되어, 층 구조물의 적어도 하나의 커버된 영역 및 나머지 노출된 에지 표면에 연속적인 공기 저항성 코팅을 제공하는 또 다른 바람직한 실시예를 개발했다.
코팅 층은 바람직하게는 유전체 패터닝과 관련하여 본 명세서에 설명된 동일한 기술을 사용하여 패터닝된다. 한 가지 차이점은 패턴이 기하학적으로 더 커서, 층 구조물의 노출된 에지들을 커버하고, 따라서 기판의 인접한 부분은 물론, 컨택트의 일부를 커버함으로써, 컨택트의 일부를 노출된 채로 남기게 될 것이라는 점이다. 예를 들어, 알루미나의 패터닝은 e-빔 증발을 사용하여 다시 수행될 수 있다.
따라서, 이 실시예는 어레이의 인접한 층 구조물들 사이의 기판의 부분들(또는 단순히 기판의 부분들)이 노출된 채로 남아있기 때문에("스트리트들(streets)" 또는 "다이 스트리트들(die streets)"로 지칭될 수 있음) 유리하다. 따라서, 기판은 코팅 층을 손상시킬 위험 없이 다이싱될 수 있다. 또한, 컨택트가 노출된 채로 남아있기 때문에, 컨택트는 코팅 층의 손상 또는 균열의 임의의 위험 없이 와이어 본딩될 수 있고, 또는 대안적으로 솔더 범프가 컨택트 상에 퇴적될 수 있다.
ALD를 사용하여 전체 기판에 걸쳐 형상추종 코팅을 제공하는 것과 달리, 증발은 덜 형상추종적이며 에지가 노출된 채로 남아있을 위험이 있다. 특히, e-빔 증발은 그림자들, 특히 컨택트에 의해 생성된 그림자들이 코팅의 균일한 성장을 제한한다는 점에서 지향성이다. 그러나, 이 효과를 최소화하기 위해 코팅 동안 기판을 회전시키는 것이 본 기술분야에 공지되어 있다.
추가의 바람직한 실시예는 대신에 컨택트를 형성하기 전에 코팅 층을 제공하고, 코팅 층의 하나 이상의 부분을 선택적으로 에칭 제거하여 에지 표면의 대응하는 부분들을 노출시키는 것을 포함한다. 다음으로, 컨택트를 형성하는 단계는 에지 표면의 각각의 노출된 부분과 직접 접촉하는 오믹 컨택트를 형성하는 단계를 포함한다.
따라서, 코팅 층은 ALD 또는 e-빔 증발에 의해 제공될 수 있다. 이 실시예는 임의의 오믹 컨택트들 전에 코팅을 형성하는 것을 수반하기 때문에, e-빔 증발으로도 더 나은 코팅이 달성될 수 있고, 그에 의해 스트리트들이 깨끗하게 남아있는 것을 허용한다. 본 발명자들은 오믹 컨택트의 형성을 허용하도록 하부의 에지 표면의 대응하는 부분들을 노출시키기 위해 선택적인 부분들에서 코팅이 에칭될 필요가 있음을 발견했다. 선택적 에칭은 바람직하게는 레이저 에칭, (소위 "건식 에칭"에서의) 반응성 이온 에칭, (소위 "습식 에칭"에서의) 화학적 에칭, 및/또는 포토리소그래피를 사용하여 수행된다. 2D 재료는 오염으로부터 실질적으로 보호되기 때문에, 그러한 방법들은 심각한 해로운 영향 없이 사용될 수 있다. 그럼에도 불구하고, 레이저 에칭 및 반응성 이온 에칭은 2D 재료를 도핑할 위험이 감소된 "건식" 방법들이기 때문에 바람직하며, 반응성 이온 에칭이 가장 바람직하다. 일부 실시예들에서, 선택적 에칭은 플라즈마 에칭가능한 층 구조물의 대응하는 에지 표면을 노출시키도록 코팅 층을 에칭 제거하기에 충분한 시간 동안 수행될 수 있다.
다음으로, 이 방법은 각각의 에칭된 부분에서 선택적 에칭에 의해 노출된 에지 표면들과 직접 접촉하는 오믹 컨택트의 형성을 필요로 한다. 따라서, 전자 회로에의 연결을 위해 컨택트가 노출되기 때문에 이점이 있다. 특히, 방법은 오믹 컨택트 상에 솔더 범프(또는 솔더 볼)를 퇴적하는 단계를 더 포함할 수 있다. 이는 전자 디바이스 프리커서가 소위 "플립 칩"으로서 사용되는 것을 허용한다. 그럼에도 불구하고, 와이어 본딩이 또한 바람직하다. 와이어 본딩은 본 기술분야에 공지되어 있고, 볼 본딩, 웨지 본딩, 또는 컴플라이언트 본딩을 수반할 수 있다.
그러나, 본 발명자들은 이 실시예가 선택적인 에칭, 및 선택적으로 에칭된 부분 내의 컨택트 퇴적을 위해 요구되는 정렬에 추가의 복잡성을 도입한다는 것을 발견했다. 그럼에도 불구하고, 에칭은 또한 코팅에 균열을 형성할 위험이 있다.
본 발명의 제2 양태에서, 전자 디바이스 프리커서로서,
그 위에 층 구조물을 갖는 기판 - 층 구조물은:
기판의 제1 영역 상의 하부 층 - 하부 층은 하부 층에 걸쳐 연장되는 하나 이상의 그래핀 층을 포함함 -,
하부 층 상에 있고 유전체 재료로 형성되는 상부 층
을 포함하고, 하부 층 및 상부 층은 연속적인 외부 에지 표면을 공유함 -;
기판의 추가 영역 상에 제공되고 연속적인 외부 에지 표면을 통해 하나 이상의 그래핀 층과 직접 접촉하는 오믹 컨택트; 및
기판, 층 구조물, 및 적어도 하나의 오믹 컨택트에 걸친 연속적인 공기 저항성 코팅 층
을 포함하는 전자 디바이스 프리커서가 제공된다.
본 발명의 제3 양태에서, 전자 디바이스 프리커서로서,
그 위에 층 구조물을 갖는 기판 - 층 구조물은:
기판의 제1 영역 상의 하부 층 - 하부 층은 하부 층에 걸쳐 연장되는 하나 이상의 그래핀 층을 포함함 -,
하부 층 상에 있고 유전체 재료로 형성되는 상부 층
을 포함하고, 하부 층 및 상부 층은 연속적인 외부 에지 표면을 공유함 -;
기판의 추가 영역 상에 제공되고 연속적인 외부 에지 표면을 통해 하나 이상의 그래핀 층과 직접 접촉하는 오믹 컨택트; 및
층 구조물을 둘러싸는 연속적인 공기 저항성 코팅 층
을 포함하는 전자 디바이스 프리커서를 제공한다.
본 발명의 제4 양태에서, 전자 디바이스 프리커서로서,
그 위에 층 구조물을 갖는 기판 - 층 구조물은:
기판의 제1 영역 상의 하부 층 - 하부 층은 하부 층에 걸쳐 연장되는 하나 이상의 그래핀 층을 포함함 -,
하부 층 상에 있고 유전체 재료로 형성되는 상부 층
을 포함하고, 하부 층 및 상부 층은 연속적인 외부 에지 표면을 공유함 -;
연속적인 외부 에지 표면을 통해 하나 이상의 그래핀 층과 직접 접촉하는 오믹 컨택트; 및
층 구조물을 둘러싸는 연속적인 공기 저항성 코팅 층
을 포함하는 전자 디바이스 프리커서를 제공한다.
본 명세서에 개시된 본 발명의 추가 양태들의 전자 디바이스 프리커서는 바람직하게는 본 명세서에 설명된 방법에 의해 획득가능하다. 따라서, 제1 양태와 관련하여 설명된 모든 특징들은 적절하게 본 발명의 추가 양태들에 동일하게 적용될 수 있다.
결과적으로, 본 발명의 추가 양태들의 전자 디바이스 프리커서는 하나 이상의 그래핀 층을 포함하는 하부 층 및 유전체 재료로 형성된 상부 층을 포함하는 층 구조물의 특징을 공유하며, 여기서 하부 층 및 상부 층은 연속적인 외부 에지 표면을 공유한다. 따라서, 이것은 그래핀에 대기 오염으로부터의 우수한 보호 기능을 제공하고, 이는 디바이스 수명의 연장 및 장기간에 걸친 디바이스 성능의 개선된 안정성으로 이어진다.
또한, 전자 회로와의 연결을 위해 오믹 컨택트가 제공되며, 오믹 컨택트는 상부(또는 하부) 평면 표면이 아닌 그래핀 층의 에지에만 직접 접촉한다. 에지 컨택트는 표면 컨택트들에 비해 개선된 전하 주입을 제공하고, 그래핀의 도핑을 실질적으로 방지한다. 이는 디바이스 프리커서가 고온에서 사용되도록 의도된 경우 특히 유용하며, 여기서 증가된 온도는 제조 후 및 후속 사용 동안 예를 들어 오믹 컨택트의 금속에 의한 2D 재료의 도핑을 초래할 수 있다.
본 발명의 바람직한 실시예에서, 전자 디바이스 프리커서는 트랜지스터 또는 홀 센서를 위한 것이며, 가장 바람직하게는 홀 센서를 위한 것이다. 그럼에도 불구하고, 다수의 다른 전자 디바이스는 본 명세서에 기재된 방법을 사용하여 및/또는 본 명세서에 설명된 전자 디바이스 프리커서로부터 제조될 수 있으며, 커패시터들, 다이오드들, 및 인덕터들을 포함한다.
본 발명의 특히 바람직한 실시예에서, 본 명세서에 설명된 방법은:
(ⅰ) 플라즈마 저항성 기판 상에 플라즈마 에칭가능한 층 구조물을 제공하는 단계 - 층 구조물은 노출된 상부 표면을 가짐 -;
(ⅱ) 층 구조물의 적어도 하나의 커버된 영역 및 적어도 하나의 커버되지 않은 영역을 갖는 중간체를 형성하기 위해, 노출된 상부 표면 상에 플라즈마 저항성 유전체를 패터닝하는 단계;
(ⅲ) 중간체를 플라즈마 에칭하는 단계 - 그에 의해, 층 구조물의 적어도 하나의 커버되지 않은 영역이 에칭 제거되어, 노출된 에지 표면을 갖는 층 구조물의 적어도 하나의 커버된 영역을 형성함 -;
(ⅳ) 플라즈마 저항성 기판 상에서, 노출된 에지 표면의 일부와 직접 접촉하여 오믹 컨택트를 형성하는 단계; 및
(v) 층 구조물의 적어도 하나의 커버된 영역, 오믹 컨택트, 및 나머지 노출된 에지 표면에 연속적인 공기 저항성 코팅을 제공하기 위해, 플라즈마 저항성 기판에 걸쳐 ALD에 의해 코팅 층을 형성하는 단계
를 포함하고, 플라즈마 에칭가능한 층 구조물은 층 구조물의 커버된 영역들을 가로질러 노출된 에지 표면까지 연장되는 하나 이상의 그래핀 층을 포함하거나 그것으로 이루어진다. 따라서, 본 명세서에 설명된 제2 양태의 전자 디바이스 프리커서는 바람직하게는 이 방법에 의해 획득가능하고, 훨씬 더 바람직하게는 획득된다.
제2 양태의 디바이스 프리커서는 기판, 층 구조물, 및 적어도 하나의 오믹 컨택트에 걸친 연속적인 공기 저항성 코팅 층을 포함하고, 이것은 또한 본 명세서에 개시된 제3 및 제4 양태에 따른 층 구조물을 둘러싸는 것으로 간주될 수 있다.
본 발명의 특히 바람직한 실시예에서, 본 명세서에 설명된 방법은:
(ⅰ) 플라즈마 저항성 기판 상에 플라즈마 에칭가능한 층 구조물을 제공하는 단계 - 층 구조물은 노출된 상부 표면을 가짐 -;
(ⅱ) 층 구조물의 적어도 하나의 커버된 영역 및 적어도 하나의 커버되지 않은 영역을 갖는 중간체를 형성하기 위해, 노출된 상부 표면 상에 플라즈마 저항성 유전체를 패터닝하는 단계;
(ⅲ) 중간체를 플라즈마 에칭하는 단계 - 그에 의해, 층 구조물의 적어도 하나의 커버되지 않은 영역이 에칭 제거되어, 노출된 에지 표면을 갖는 층 구조물의 적어도 하나의 커버된 영역을 형성함 -;
(ⅳ) 플라즈마 저항성 기판 상에서, 노출된 에지 표면의 일부와 직접 접촉하여 오믹 컨택트를 형성하는 단계; 및
(v) 층 구조물의 적어도 하나의 커버된 영역, 및 나머지 노출된 에지 표면에 연속적인 공기 저항성 코팅을 제공하기 위해, 플라즈마 저항성 기판 상에 코팅 층을 패터닝하는 단계
를 포함하고, 플라즈마 에칭가능한 층 구조물은 층 구조물의 커버된 영역들을 가로질러 노출된 에지 표면까지 연장되는 하나 이상의 그래핀 층을 포함하거나 그것으로 이루어진다. 따라서, 본 명세서에 설명된 제3 및 제4 양태의 전자 디바이스 프리커서는 바람직하게는 이 방법에 의해 획득가능하고, 훨씬 더 바람직하게는 획득된다.
본 발명의 특히 바람직한 실시예에서, 본 명세서에 설명된 방법은:
(ⅰ) 플라즈마 저항성 기판 상에 플라즈마 에칭가능한 층 구조물을 제공하는 단계 - 층 구조물은 노출된 상부 표면을 가짐 -;
(ⅱ) 층 구조물의 적어도 하나의 커버된 영역 및 적어도 하나의 커버되지 않은 영역을 갖는 중간체를 형성하기 위해, 노출된 상부 표면 상에 플라즈마 저항성 유전체를 패터닝하는 단계;
(ⅲ) 중간체를 플라즈마 에칭하는 단계 - 그에 의해, 층 구조물의 적어도 하나의 커버되지 않은 영역이 에칭 제거되어, 노출된 에지 표면을 갖는 층 구조물의 적어도 하나의 커버된 영역을 형성함 -;
(ⅳ) 층 구조물의 적어도 하나의 커버된 영역, 및 노출된 에지 표면에 연속적인 공기 저항성 코팅을 제공하기 위해, 플라즈마 저항성 기판 상에 코팅 층을 형성하는 단계
(v) 에지 표면의 대응하는 부분들을 노출시키기 위해 코팅 층의 하나 이상의 부분을 선택적으로 에칭 제거하는 단계; 및
(ⅵ) 에지 표면의 각각의 노출된 부분과 집적 접촉하는 오믹 컨택트를 형성하는 단계
를 포함하고, 플라즈마 에칭가능한 층 구조물은 층 구조물의 커버된 영역들을 가로질러 노출된 에지 표면까지 연장되는 하나 이상의 그래핀 층을 포함하거나 그것으로 이루어진다. 따라서, 본 명세서에 설명된 제4 양태의 전자 디바이스 프리커서는 바람직하게는 이 방법에 의해 획득가능하고, 훨씬 더 바람직하게는 획득된다.
본 발명의 훨씬 더 바람직한 실시예에서, 본 명세서에 설명된 방법은:
(ⅰ) MOCVD에 의해 사파이어 기판 상에 그래핀 단층을 제공하는 단계 - 그래핀 단층은 노출된 상부 표면을 가짐 -;
(ⅱ) 그래핀 단층의 적어도 하나의 커버된 영역 및 적어도 하나의 커버되지 않은 영역을 갖는 중간체를 형성하기 위해, 노출된 상부 표면 상에 하나 이상의 십자형 형상 영역으로서 알루미나를 패터닝하는 단계;
(ⅲ) 중간체를 산소 플라즈마 에칭하는 단계 - 그에 의해, 그래핀 단층의 적어도 하나의 커버되지 않은 영역이 에칭 제거되어, 노출된 에지 표면을 갖는 그래핀 단층의 적어도 하나의 커버된 영역을 형성함 -;
(ⅳ) 사파이어 기판 상의 단계 (ⅱ)에서 형성된 십자형 형상의 영역마다 4개의 금 오믹 컨택트를 형성하는 단계 - 각각의 컨택트는 십자형의 4개의 암의 노출된 에지 표면의 원위 부분과 직접 접촉함 -;
(v) 단층 그래핀의 적어도 하나의 커버된 영역, 오믹 컨택트들, 및 나머지 노출된 에지 표면들에 연속적인 공기 저항성 코팅을 제공하기 위해, 사파이어 기판에 걸쳐 ALD에 의해 알루미나 코팅 층을 형성하는 단계
를 포함하고, 그래핀 단층은 적어도 하나의 커버된 영역을 가로질러 노출된 에지 표면까지 연장되고, 전자 디바이스 프리커서는 홀 센서를 형성하기 위한 것이다.
따라서, 바람직한 전자 디바이스 프리커서는 홀 센서를 위한 것이고,
그 위에 층 구조물을 갖는 사파이어 기판 - 층 구조물은:
사파이어 기판의 제1 영역 상의 그래핀 단층, 및
그래핀 단층 상의 알루미나 층
을 포함하고, 그래핀 및 알루미나는 십자형 형상이고 연속적인 외부 에지 표면을 공유함 -;
4개의 금 오믹 컨택트 - 각각의 컨택트는 사파이어 기판의 추가 영역 상에 제공되고 각각의 십자형의 4개의 암 각각의 노출된 에지 표면의 원위 부분과 직접 접촉함 -; 및
사파이어 기판, 층 구조물, 및 컨택트들에 걸친 연속적인 알루미나 코팅 층
을 포함한다.
본 발명의 다른 훨씬 더 바람직한 실시예에서, 본 명세서에 설명된 방법은:
(ⅰ) MOCVD에 의해 사파이어 기판 상에 그래핀 단층을 제공하는 단계 - 그래핀 단층은 노출된 상부 표면을 가짐 -;
(ⅱ) 그래핀 단층의 적어도 하나의 커버된 영역 및 적어도 하나의 커버되지 않은 영역을 갖는 중간체를 형성하기 위해, 노출된 상부 표면 상에 하나 이상의 십자형 형상 영역으로서 알루미나를 패터닝하는 단계;
(ⅲ) 중간체를 산소 플라즈마 에칭하는 단계 - 그에 의해, 그래핀 단층의 적어도 하나의 커버되지 않은 영역이 에칭 제거되어, 노출된 에지 표면을 갖는 그래핀 단층의 적어도 하나의 커버된 영역을 형성함 -;
(ⅳ) 사파이어 기판 상의 단계 (ⅱ)에서 형성된 십자형 형상의 영역마다 4개의 금 오믹 컨택트를 형성하는 단계 - 각각의 컨택트는 각각의 십자형의 4개의 암의 노출된 에지 표면의 원위 부분과 직접 접촉함 -;
(v) 단층 그래핀의 적어도 하나의 커버된 영역, 및 나머지 노출된 에지 표면들에 연속적인 공기 저항성 코팅을 제공하기 위해, 사파이어 기판 상에 e-빔 증발에 의해 알루미나 코팅 층을 패터닝하는 단계
를 포함하고, 그래핀 단층은 적어도 하나의 커버된 영역을 가로질러 노출된 에지 표면까지 연장되고, 전자 디바이스 프리커서는 홀 센서를 형성하기 위한 것이다.
마찬가지로, 본 발명의 다른 훨씬 더 바람직한 실시예에서, 본 명세서에 설명된 방법은:
(ⅰ) MOCVD에 의해 사파이어 기판 상에 그래핀 단층을 제공하는 단계 - 그래핀 단층은 노출된 상부 표면을 가짐 -;
(ⅱ) 그래핀 단층의 적어도 하나의 커버된 영역 및 적어도 하나의 커버되지 않은 영역을 갖는 중간체를 형성하기 위해, 노출된 상부 표면 상에 하나 이상의 십자형 형상 영역으로서 알루미나를 패터닝하는 단계;
(ⅲ) 중간체를 산소 플라즈마 에칭하는 단계 - 그에 의해, 그래핀 단층의 적어도 하나의 커버되지 않은 영역이 에칭 제거되어, 노출된 에지 표면을 갖는 그래핀 단층의 적어도 하나의 커버된 영역을 형성함 -;
(ⅳ) 단층 그래핀의 적어도 하나의 커버된 영역, 및 노출된 에지 표면에 연속적인 공기 저항성 코팅을 제공하기 위해, 사파이어 기판 상에 알루미나 코팅 층을 형성하는 단계
(v) 각각의 십자형의 4개의 암의 에지 표면의 원위 부분들을 노출시키도록 그래핀 단층의 에지 표면의 대응하는 부분들을 노출시키기 위해, 알루미나 코팅 층의 4개의 부분을 선택적으로 레이저 에칭하는 단계; 및
(ⅵ) 에지 표면의 4개의 노출된 부분 각각과 직접 접촉하는 4개의 금 오믹 컨택트를 형성하는 단계
를 포함하고, 그래핀 단층은 적어도 하나의 커버된 영역을 가로질러 노출된 에지 표면까지 연장되고, 전자 디바이스 프리커서는 홀 센서를 형성하기 위한 것이다.
따라서, 바람직한 전자 디바이스 프리커서는 홀 센서를 위한 것이고,
그 위에 층 구조물을 갖는 사파이어 기판 - 층 구조물은:
사파이어 기판의 제1 영역 상의 그래핀 단층, 및
그래핀 단층 상의 알루미나 층
을 포함하고, 그래핀 및 알루미나는 십자형 형상이고 연속적인 외부 에지 표면을 공유함 -;
4개의 금 오믹 컨택트 - 각각의 컨택트는 사파이어 기판의 추가 영역 상에 제공되고 십자형의 4개의 암 각각의 노출된 에지 표면의 원위 부분과 직접 접촉함 -; 및
층 구조물을 둘러싸는 연속적인 알루미나 코팅 층
을 포함한다.
따라서, 바람직한 전자 디바이스 프리커서는 그래핀 단층의 에지들을 보호하는 층 구조물을 캡슐화하는 알루미나 코팅 층을 포함한다. 디바이스 프리커서의 컨택트는 적어도 부분적으로 노출되며, 즉 사파이어 기판이 적어도 부분적으로 노출되는 것처럼 알루미나 코팅 층에 의해 코팅되지 않는다. 전형적으로, 적어도, 어레이의 일부로서의 인접한 디바이스 프리커서들 사이의 기판의 영역들은 절단 동안 코팅을 손상시킬 위험 없이 복수의 디바이스 프리커서를 제공하도록 공통 기판의 다이싱을 허용한다.
코팅 층이 먼저 퇴적된 후 에칭되어 그래핀의 에지 표면을 노출시켜 이러한 전자 디바이스 프리커서를 제공하는 실시예들에서, 컨택트는 코팅에서 레이저 에칭된 개구 내에 퇴적된 것으로 인해 수직으로 노출될 것이다.
코팅 층이 컨택트들의 형성 후에 패터닝되는 실시예들에서, 패터닝 동안의 컨택트의 부분적인 코팅은 컨택트의 상부 표면을 노출된 채로 남길 수 있다. 그러나, 컨택트의 상부 표면 위에 코팅 층을 패터닝하는 것이 또한 가능하며, 적어도 에지 표면은 코팅 층의 패터닝에 의해 노출된 상태로 남게 될 것이다. 즉, 컨택트들은 최종 전자 디바이스 프리커서의 코팅 층에 의해 완전히 캡슐화되지 않고, 따라서 코팅 층을 천공할 필요 없이 전자 회로에의 연결을 위해 단순한 와이어 본딩 또는 솔더링을 허용한다.
이하에서는, 본 발명은 다음의 비제한적인 도면들을 참조하여 추가로 설명될 것이다:
도 1은 본 발명의 방법을 도시하는 흐름도이다.
도 2는 본 발명의 실시예에 따른 전자 디바이스 프리커서의 단면도이다.
도 3은 본 발명의 실시예에 따른 다른 전자 디바이스 프리커서의 단면도이다.
도 4는 본 발명의 실시예에 따른 다른 전자 디바이스 프리커서의 평면도이다.
도 5는 본 발명의 실시예에 따른 다른 전자 디바이스 프리커서의 평면도이다.
도 6은 본 발명의 실시예에 따른 전자 디바이스 프리커서들의 어레이의 사시도이다.
도 1은 본 발명의 방법을 도시하는 흐름도이다.
도 2는 본 발명의 실시예에 따른 전자 디바이스 프리커서의 단면도이다.
도 3은 본 발명의 실시예에 따른 다른 전자 디바이스 프리커서의 단면도이다.
도 4는 본 발명의 실시예에 따른 다른 전자 디바이스 프리커서의 평면도이다.
도 5는 본 발명의 실시예에 따른 다른 전자 디바이스 프리커서의 평면도이다.
도 6은 본 발명의 실시예에 따른 전자 디바이스 프리커서들의 어레이의 사시도이다.
도 1은 본 발명의 방법(100)을 설명하는 흐름도이다. 방법(100)은 다수의 필수 단계(105, 110, 115 및 120)를 포함하고, 방법(100)의 3개의 대안적인 바람직한 특정 실시예를 나타내는 3개의 임의적 단계(125a, 125b 및 125c) 중 하나를 더 포함할 수 있다.
방법(100)은 홀 센서에 적합한 전자 디바이스 프리커서를 형성하기 위한 것이며, 플라즈마 저항성 기판 상에 플라즈마 에칭가능한 층 구조물을 제공하는 제1 단계(105)를 포함한다. 예시적인 방법(100)에서, 플라즈마 에칭가능한 층 구조물은 MOCVD에 의해 사파이어 기판 바로 위에 제공되는 그래핀 단층으로 이루어진다.
다음으로, 추가 단계(110)는 e-빔 증발에 의해 알루미나의 어레이 십자형 영역들을 그래핀 단층의 노출된 상부 표면 상에 패터닝하여 중간체들의 어레이를 형성하는 것을 수반한다. 방법은 하나의 중간체를 참조하여 추가로 설명될 것이지만, 어레이의 중간체들 전부가 동시에 처리된다는 것을 알 수 있을 것이다. 단계(115)는 중간체를 산소 플라즈마 에칭함으로써, 노출된 그래핀 단층을 에칭하고, 알루미나로 커버된 그래핀의 십자형 형상 영역들의 어레이를 형성하는 것을 수반하며, 여기서 알루미나로 커버된 그래핀은 연속적으로 노출된 에지 표면을 갖는다.
방법(100)은 에칭된 그래핀 단층의 노출된 에지 표면의 일부와 직접 접촉하는 금속 오믹 컨택트를 형성하는 단계(120)를 추가로 포함한다. 특히, 십자형 형상의 "암들" 각각의 단부에 4개의 금속 컨택트가 형성된다.
방법(100)의 제1 특정 실시예에서, 방법(100)은 단계(120) 이후에 수행되는 단계(125a)를 추가로 포함하며, 이는 사파이어 기판에 걸쳐 ALD에 의해 알루미나의 코팅 층을 형성함으로써, 알루미나 코팅된 그래핀, 오믹 컨택트들, 및 노출된 기판을 연속적인 공기 저항성 코팅으로 코팅하는 것을 포함한다.
제2 특정 실시예에서, 방법(100)은 단계(120) 후에 수행되는 단계(125b)를 추가로 포함하며, 이는 e-빔 증발에 의해 기판 상에 알루미나 코팅 층을 패터닝함으로써 알루미나 코팅된 그래핀을 연속적인 공기 저항성 코팅으로 코팅하는 것을 포함한다. 따라서, 단계(125b)에 의해 제공되는 알루미나 코팅은 오믹 컨택트와 접촉하지 않는 노출된 에지(들)를 코팅하여 대기 오염으로부터 보호하고, 코팅의 패턴은 동일한 기하학적 십자형 형상이지만 기하학적으로 더 크다. 예를 들어, 형상의 최대 폭 및/또는 최대 높이는 단계(110)의 패터닝된 알루미나보다 10% 더 크거나 심지어 20% 더 클 수 있다. 패터닝 단계는 또한 각각의 금속 컨택트의 일부를 전자 회로에의 연결을 위해 노출된 채로 남겨둔다.
제3 특정 실시예에서, 방법(100)은 단계(120) 전에 코팅 층을 형성하는 단계(125c)를 추가로 포함한다. 단계(125c)는 알루미나 코팅된 그래핀 단층에 알루미나의 연속적인 공기 저항성 코팅을 제공하기 위해(즉, 그에 의해, 노출된 에지 표면이 코팅됨) 코팅 층을 형성하는 것을 수반한다. 이 실시예에서, 단계(120)는 그래핀의 에지 표면의 대응하는 부분들을 노출시키기 위해 하부의 십자형 형상의 "암들"의 각각의 단부에서 코팅 층의 4개의 부분을 선택적으로 레이저 에칭하는 단계를 추가로 수반한다. 방법(100)에 의해 요구되는 바와 같이, 다음으로, 단계(120)는 선택적 에칭 부분들 각각에서 노출된 에지 표면과 직접 접촉하는 금속 오믹 컨택트들을 형성하는 것을 수반한다.
도 2는 전자 디바이스 프리커서(200)의 단면도이다. 프리커서(200)는 오믹 컨택트들을 형성한 후 ALD에 의해 코팅 층을 형성하는 것을 수반하는 본 명세서에 설명된 방법에 의해 획득가능하다.
전자 디바이스 프리커서(200)는 사파이어 기판(205)으로 형성되며, 그 위에는 그래핀 층 구조물을 포함하는 플라즈마 에칭가능한 2D 재료 층(210)이 있다. 2D 재료 층(210)은 그 위에 형성된 알루미나 층(215)에 의해 정의되는 형상을 갖는다. 따라서, 2D 재료 층과 알루미나는 연속적인 에지 표면을 공유하고, 여기서 그래핀 층 구조물은 이 에지까지 연장된다.
프리커서(200)는 2개의 오믹 컨택트(220a 및 220b)를 추가로 포함하며, 이들 각각은 2D 재료 층(210)의, 따라서 그래핀 층 구조물의 상기 에지와 직접 접촉한다. 알루미나와 2D 재료가 연속적인 에지 표면을 공유하고 동일한 형상을 갖기 때문에, 2D 재료 층(210)의 표면 상에는 컨택트 재료가 없다. 유리하게는, 컨택트는 컨택트들이 2D 재료의 평면 표면 상에 제공될 때 관찰될 수 있는 것과 같이 2D 재료의 임의의 주목할만한 도핑을 초래하지 않는다. 또한, 에지 컨택트는 표면 전하 주입에 비해 개선된 전하 주입을 제공하여, (예를 들어, 열로서의 임의의 전기적 손실들을 감소시킴으로써) 전체 효율을 개선한다.
실리카의 연속적인 공기 저항성 코팅 층이 알루미나 코팅(215), 컨택트들(220a 및 220b), 및 기판(205) 상에 형성된다. 코팅(225)은 예를 들어 산소 가스 및 수증기의 유입을 방지함으로써 대기 오염으로부터의 우수한 보호를 제공한다. 프리커서(200)는 오믹 컨택트들(220a 및 220b)에 각각 와이어 본딩된 와이어들(230a 및 230b)을 추가로 포함한다. 와이어들(230a 및 230b)은 오믹 컨택트들에의 전기적 연결을 위한 수단을 제공하므로 코팅 층 밖으로 돌출된다.
본 발명자들은 전자 디바이스 프리커서(200)가 전자 디바이스에 우수한 안정성을 제공한다는 것을 발견했다. 특히, 본 발명자들은 프리커서(200)로 형성된 디바이스가 (초기 캐리어 농도, 따라서 디바이스 및 제조 지점의 감도에 대해 측정될 때) 0.01%/day 미만의 열화율(rate of degradation)을 나타낸다는 것을 발견했다.
비교를 위해, 코팅 층(예를 들어, 코팅 층(215))이 제공되지 않고 대신에 세라믹 덮개가 제공되는, 프리커서로 형성된 디바이스가 컴포넌트들(본 기술분야에 널리 공지되어 있는 바와 같고, 또한 본 발명과 함께 사용될 수 있음)을 "밀봉"하기 위해 사용되고, 이러한 디바이스의 감도는 0.5%/day를 초과하는 속도로 열화되는 것으로 발견되었다. 마찬가지로, 본 발명자들은 코팅 층 또는 세라믹 덮개의 부재가 상당히 훨씬 더 크다는 것을 발견했다.
추가 비교를 위해, 본 발명자들은 유기 PMMA 코팅 층을 사용하여 형성된 디바이스들이 공지된 세라믹 덮개들에 비해 열화에 대한 더 큰 보호를 제공한다는 것을 발견하였으며, 이러한 디바이스들은 0.03%/day 내지 0.1%/day의 열화율을 갖는다.
본 발명자들은 또한 유전체 층의 패터닝 전에 금속 컨택트들이 그래핀 상에 퇴적될 때, 금속은 1012㎝-2보다 크고 심지어 1013㎝-2보다 큰 그래핀의 고농도 도핑을 초래하여, 민감도를 상당히 감소시킨다는 것을 발견했다.
도 3은 전자 디바이스 프리커서(300)의 단면도이다. 프리커서(300)는 오믹 컨택트들을 형성하는 단계 전에 코팅 층을 형성하는 것을 수반하는 본 명세서에 설명된 방법에 의해 획득가능하다.
전자 디바이스 프리커서(300)는 사파이어 기판(305)을 포함하며, 그 위에는 플라즈마 에칭가능한 2D 재료 층(310)이 있다. 이 실시예에서, 2D 재료 층은 이중층 그래핀(즉, 2개의 그래핀 층을 갖는 그래핀 단층)으로 이루어진다. 이중층 그래핀(310)과 연속적인 에지 표면을 공유하는 패터닝된 실리카 층(315)이 그 위에 형성된다. 패터닝된 실리카 층(315)의 표면 상에는 연속적인 공기 저항성 코팅(325)이 퇴적된다. 코팅(325)은 또한 기판(305)의 표면의 인접한 부분 상에 퇴적된다. 도 3은 프리커서(300)의 단면도이며, 단면은 기판(305) 상에 퇴적된 2개의 오믹 컨택트(320)를 이등분한다. 대안적인 단면들에서, 코팅 층 코팅 층(325)은 연속적일 것임이 이해될 것이다.
컨택트들(320)은 이중층 그래핀의 에지 표면은 물론, 그 위의 실리카 및 알루미나 코팅들과 직접 접촉한다. 프리커서(300)는 오믹 컨택트들을 형성하기 전에 형성된 코팅 층을 선택적으로 에칭하는 것을 포함하는 본 명세서에서 설명한 방법에 의해 획득될 수 있다. 따라서, 컨택트들은 에칭 프로세스 동안 노출된 기판(305)의 표면으로부터 코팅 층(325)의 표면까지 연장된다. 이 실시예에서, 솔더 볼들(또는 솔더 범프들)(330)은 오믹 컨택트의 노출된 부분 상에 제공되며, 그에 의해 프리커서(300)는 "플립-칩"인 것으로 설명될 수 있다.
도 4는 전자 디바이스 프리커서(400)의 평면도이다. 프리커서(400)는 홀 센서에 적합하고, 특히 십자형 형상인 동일하게 성형된/패터닝된 알루미나 층(415) 아래의 2D 재료 층으로 형성되며, 이들 모두는 실리콘 기판(405) 상에 형성된다. 2D 재료 및 패터닝된 알루미나(415)의 십자형 형상의 층 구조물의 4개의 "암" 각각의 단부들(즉, 원위 부분)은 4개의 티타늄 컨택트(420a, 420b, 420c 및 420d) 각각과 직접 접촉한다. 연속적인 공기 저항성 알루미나 코팅(425)은 하부의 2D 재료 층의 에지들을 캡슐화하고 티타늄 컨택트들 각각의 일부를 노출된 채로 남겨두기에 충분한 방식으로, 층 구조물 및 컨택트들 각각의 일부 위에 제공된다. 코팅 층(425)은 e-빔 증발에 의해 제공될 수 있다. 도 4에서, 코팅 층(425)은 하부의 패터닝된 알루미나(415)의 존재를 도시하기 위해 반투명으로 도시되어 있다. 알 수 있는 바와 같이, 2D 재료 층은 알루미나 층(415)과 동일한 형상을 갖는다. 프리커서(400)는 공통 기판을 공유하는 등가 프리커서들의 어레이로 형성된 기판을 다이싱함으로써 획득가능한 개별 컴포넌트이다. 프리커서(400)는 다이싱이 코팅 층(425)을 통해 절단하는 것을 수반하지 않는다는 면에서 유리한데, 이는 코팅 층이 소위 "스트리트들", 또는 제조되는 컴포넌트들의 어레이 사이의 기판 부분들 내로 연장되지 않기 때문이다.
본 발명자들은 그래핀의 존재(및 품질) 또는 부재를 확인하기 위해 디바이스 프리커서의 다양한 위치들에서 획득된 라만 스펙트럼을 사용했다. 구체적으로, 본 발명의 방법은 패터닝된 알루미나의 에지까지의 그래핀의 깨끗한 에칭을 용이하게 하고, 그에 의해, 보호 알루미나 층을 제거할 필요 없이 오믹 컨택트들이 제공될 수 있다. 또한, 그래핀의 라만 스펙트럼은 에지에 근접한 그래핀의 품질이 (도 4의 그래핀 및 패터닝된 알루미나의 스택에 대한 라벨(415)의 지점에서와 같은) 그래핀의 하부 및 보호되는 부분들의 나머지의 품질에 필적하게 유지될 수 있음을 입증한다. 추가로, 본 발명자들은 라만 분광법을 사용하여, (도 4의 코팅 층에 대한 라벨(425)의 지점과 같은) 코팅 층과 기판 사이의 패터닝된 유전체 외부에 그래핀이 없음을 입증했다.
도 5는 전자 디바이스 프리커서(500)의 평면도이다. 프리커서(500)는 홀 센서에 적합하고, 특히 십자형 형상인 동일하게 성형된/패터닝된 알루미나 층(515) 아래의 2D 재료 층으로 형성되며, 이들 모두는 사파이어 기판 상에 형성된다. 별개의 금 컨택트들(520)이 십자형의 4개의 부분, 구체적으로 십자형 형상의 각각의 암의 단부들인 4개의 원위 부분에서 하부의 2D 재료 층의 대응하는 에지 부분들과 직접 접촉하도록 제공된다. ALD에 의해 형성되는 실리카의 연속적인 공기 저항성 코팅(525)은 모든 컨택트들(520) 자체와 함께, 전체 기판과 2D 재료 및 알루미나(515)의 층 구조물(따라서 컨택트들(520)과 직접 접촉하지 않는 에지들 전부)에 걸쳐 코팅된다. 도 4에서와 같이, 코팅 층(525)은 하부의 패터닝된 알루미나(515)의 존재를 도시하기 위해 반투명한 것으로 도시되어 있다.
도 6은 전자 디바이스 프리커서들의 어레이(600)의 사시도이다. 어레이(600)는 스트리트들(635)을 따라 기판을 다이싱함으로써 분리될 수 있는 4개의 전자 디바이스 프리커서로 형성된다. 각각의 프리커서는 기판의 일부분(605a, 605b, 605c 및 605d)을 포함하고, 각각의 부분 상에는 2D 재료들 및 패터닝된 유전체 층들의 층 구조물들을 캡슐화하는 코팅 층(625a, 625b, 625c 및 625d)이 형성된다. 또한, 각각의 프리커서는 2개의 오믹 컨택트(620a 및 620a')를 포함하고, 이들의 일부는 코팅 층(625a)에 의해 캡슐화되지 않는다.
예들
제1 예에 따르면:
1. 그래핀은 WO2017/029470의 프로세스에 따라 사파이어 기판 상에 성장되었다.
2. Al2O3는 십자형 형상의 애퍼처들을 갖는 섀도우 마스크를 통한 열 증발을 사용하여 그래핀 상으로 증발되었다. 증발된 Al2O3의 두께는 10㎚였다.
3. 그래핀이 최상층으로서 노출된 채로 남아있던 영역들 내의 그래핀은 플라즈마 에칭을 통해 제거되었다. 이를 위해 사용된 세팅들은 30초 동안 6sccm 산소 유량으로 (100W 디바이스 상에서) 40% 전력이었다.
4. Ti/Au 막대 형상의 컨택트들이 다른 섀도우 마스크를 사용하여 십자형의 암들의 단부들 상에 증발되었다. 이들은 10㎚의 Ti를 증발한 다음, 120㎚의 Au를 증발함으로써 만들어졌다. 그들은 십자형 암들의 단부들에서 그래핀의 에지에 접촉하고 십자형 암들로부터 옆으로 확장되도록 십자형 암들에 대해 위치되었다.
5. 증발된 Al2O3의 제2 층은 제1 층보다 큰 십자형 형상으로 제1 층 위에 증착되었고, 그에 의해 제1 십자형 및 노출된 각각의 막대 컨택트의 좌측 부분을 커버했다.
6. 이것은 웨이퍼 상의 디바이스들(devices on-wafer)을 제공했고, 이는 다음으로 표준 BEOL 처리를 통해 처리되었다.
제2 예에 따르면:
1. 그래핀은 WO2017/029470의 프로세스에 따라 사파이어 기판 상에 성장되었다.
2. Al2O3는 십자형 형상의 애퍼처들을 갖는 섀도우 마스크를 통한 열 증발을 사용하여 그래핀 상으로 증발되었다. 증발된 Al2O3의 두께는 10㎚였다.
3. 그래핀이 최상층으로서 노출된 채로 남아있던 영역들 내의 그래핀은 플라즈마 에칭을 통해 제거되었다. 이를 위해 사용된 세팅들은 30초 동안 6sccm 산소 유량으로 (100W 디바이스 상에서) 40% 전력이었다.
4. Ti/Au 막대 형상의 컨택트들이 다른 섀도우 마스크를 사용하여 십자형의 암들의 단부들 상에 증발되었다. 이들은 10㎚의 Ti를 증발한 다음, 120㎚의 Au를 증발함으로써 만들어졌다. 그들은 십자형 암들의 단부들에서 그래핀의 에지에 접촉하고 십자형 암들로부터 옆으로 확장되도록 십자형 암들에 대해 위치되었다.
5. Al2O3의 제2 층은 ALD를 사용하여 전체 웨이퍼에 걸쳐 퇴적되었다. 이 층은 65㎚ 두께였다.
6. 이것은 웨이퍼 상의 디바이스들(devices on-wafer)을 제공했고, 이는 다음으로 표준 BEOL 처리를 통해 처리되었다.
본 명세서에서 사용될 때, "a", "an" 및 "the"의 단수형은 문맥상 명백하게 달리 지시되지 않는 한 복수 참조들을 포함한다. "포함하는(comprising)"이라는 용어의 사용은 이러한 특징들을 포함하지만 다른 특징들을 배제하지는 않는 것으로 해석되도록 의도되며, 또한 반드시 설명된 것들로 제한되는 특징들의 선택사항을 포함하도록 의도된다. 즉, 이 용어는 문맥상 명백하게 달리 지시되지 않는 한, "본질적으로 이루어지는(consisting essentially of)"(특정 추가 컴포넌트들이 설명된 특징의 본질적인 특성에 실질적으로 영향을 미치지 않는 한 존재할 수 있음을 의미하도록 의도됨), 및 "이루어지는(consisting of)"(컴포넌트들이 그들의 비율에 따라 백분율로 표현된다면, 이들은 임의의 불가피한 불순물들을 고려하면서 100%로 합산되도록, 다른 특징은 포함되지 않을 수 있음을 의미하도록 의도됨)의 제한들을 또한 포함한다.
용어 "제1", "제2' 등이 본 명세서에서 다양한 요소들, 층들 및/또는 부분들을 설명하기 위해 사용될 수 있지만, 요소들, 층들 및/또는 부분들은 이러한 용어들에 의해 제한되어서는 안 된다는 점이 이해될 것이다. 이러한 용어들은 하나의 요소, 층 또는 부분을 다른 또는 추가의 요소, 층 또는 부분으로부터 구별하기 위해서만 사용된다. "상에(on)"라는 용어는 다른 재료 "상에" 있는 것으로 언급되는 하나의 재료 사이에 중간 층이 없도록, "바로 위에(directly on)"를 의미하도록 의도된다는 것이 이해될 것이다. "아래에(below)", "밑에(beneath)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 그와 유사한 것과 같은 공간적으로 상대적인 용어들은 본 명세서에서 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위한 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여, 사용 또는 동작 시의 디바이스의 상이한 배향들을 포괄하도록 의도된다는 것이 이해될 것이다. 예를 들어, 도면들의 디바이스가 뒤집힌다면, 다른 요소들 또는 특징들의 "아래에" 또는 "밑에" 있는 것으로 설명된 요소들은 그 다른 요소들 또는 특징들 "위에" 배향될 것이다. 따라서, "아래에"라는 예시적인 용어는 위 및 아래의 배향 둘 다를 포괄할 수 있다. 디바이스는 다르게 배향될 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 그에 따라 해석된다.
위의 상세한 설명은 설명 및 예시를 위해 제공되었으며, 첨부된 청구항들의 범위를 제한하도록 의도되지 않는다. 본 명세서에 예시된 현재 바람직한 실시예들의 많은 변형은 본 기술분야의 통상의 기술자들에게 명백할 것이며, 첨부된 청구항들 및 그들의 등가물들의 범위 내에 유지된다.
Claims (24)
- 전자 디바이스 프리커서를 제조하는 방법으로서,
(ⅰ) 플라즈마 저항성 기판 상에 플라즈마 에칭가능한 층 구조물을 제공하는 단계 - 상기 층 구조물은 노출된 상부 표면을 가짐 -;
(ⅱ) 상기 층 구조물의 적어도 하나의 커버된 영역 및 적어도 하나의 커버되지 않은 영역을 갖는 중간체를 형성하기 위해, 상기 노출된 상부 표면 상에 플라즈마 저항성 유전체를 패터닝하는 단계;
(ⅲ) 상기 중간체를 플라즈마 에칭하는 단계 - 그에 의해, 상기 층 구조물의 적어도 하나의 커버되지 않은 영역이 에칭 제거되어, 노출된 에지 표면을 갖는 상기 층 구조물의 적어도 하나의 커버된 영역을 형성함 -; 및
(ⅳ) 상기 노출된 에지 표면의 일부와 직접 접촉하는 오믹 컨택트를 형성하는 단계
를 포함하고, 상기 플라즈마 에칭가능한 층 구조물은 상기 층 구조물의 커버된 영역들을 가로질러 상기 노출된 에지 표면까지 연장되는 하나 이상의 그래핀 층을 포함하는, 방법. - 제1항에 있어서, 상기 플라즈마 저항성 기판은 사파이어, 실리콘, 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 게르마늄, 또는 Ⅲ-Ⅴ 반도체인, 방법.
- 제1항 또는 제2항에 있어서, 상기 플라즈마 저항성 유전체는 무기 산화물, 질화물, 탄화물, 불화물 또는 황화물, 바람직하게는 알루미나 또는 실리카인, 방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 플라즈마 에칭은 산소 플라즈마 에칭을 포함하는, 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 플라즈마 에칭가능한 층 구조물은 하나 이상의 2D 재료 층으로 이루어지는, 방법.
- 제5항에 있어서, 상기 플라즈마 에칭가능한 층 구조물은 하나 이상의 그래핀 층, 및 임의적으로(optionally), 실리센(silicene), 게르마넨(germanene), h-BN, 보로펜(borophene) 및/또는 TMDC의 하나 이상의 층으로 이루어지는, 방법.
- 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 오믹 컨택트는 금속 컨택트, 바람직하게는 금 컨택트인, 방법.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 단계 (ⅱ)는:
(ⅰ) 상기 플라즈마 저항성 유전체의 하나 이상의 직사각형 형상 영역 - 상기 전자 디바이스 프리커서는 트랜지스터를 형성하기 위한 것임 -; 또는
(ⅱ) 상기 플라즈마 저항성 유전체의 하나 이상의 십자형 형상 영역 - 상기 전자 디바이스 프리커서는 홀 센서를 형성하기 위한 것임 -
을 형성하는 단계를 포함하는, 방법. - 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 단계 (ⅱ)는 e-빔 증발(e-beam evaporation)에 의해, 바람직하게는 마스크를 사용하여 플라즈마 저항성 유전체를 패터닝하는 단계를 포함하는, 방법.
- 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 방법은 전자 디바이스 프리커서에 각각 대응하는 커버된 영역들의 어레이를 형성하는 단계를 포함하는, 방법.
- 제9항에 있어서, 상기 방법은 (ⅵ) 상기 어레이로부터 전자 디바이스 프리커서들을 분리하기 위해 상기 기판을 다이싱하는 단계를 더 포함하는, 방법.
- 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 단계 (ⅳ) 전 또는 후에, 상기 방법은 (v) 상기 층 구조물의 커버된 영역에 연속적인 공기 저항성 코팅(continuous air-resistant coating)을 제공하기 위해, 코팅 층을 형성하는 단계를 더 포함하는, 방법.
- 제12항에 있어서, 상기 코팅 층은 무기 산화물, 질화물, 탄화물, 불화물 또는 황화물, 바람직하게는 알루미나 또는 실리카인, 방법.
- 제12항 또는 제13항에 있어서,
상기 단계 (v)는 상기 단계 (ⅳ) 후에 수행되고, 상기 오믹 컨택트는 상기 플라즈마 저항성 기판 상에 형성되고;
상기 코팅 층은 상기 층 구조물의 적어도 하나의 커버된 영역, 상기 오믹 컨택트, 및 나머지 노출된 에지 표면에 연속적인 공기 저항성 코팅을 제공하기 위해 상기 플라즈마 저항성 기판에 걸쳐 ALD에 의해 형성되는, 방법. - 제14항에 있어서, 상기 방법은 상기 코팅 층을 통해 상기 디바이스 프리커서의 오믹 컨택트를 와이어 본딩하는 단계를 더 포함하는, 방법.
- 제12항 또는 제13항에 있어서,
상기 단계 (v)는 상기 (ⅳ) 단계 후에 수행되고, 상기 오믹 컨택트는 상기 플라즈마 저항성 기판 상에 형성되고;
상기 코팅 층은 상기 층 구조물의 적어도 하나의 커버된 영역, 및 나머지 노출된 에지 표면에 연속적인 공기 저항성 코팅을 제공하기 위해 상기 플라즈마 저항성 기판 상에 코팅 층을 패터닝함으로써 형성되는, 방법. - 제16항에 있어서, 상기 코팅 층은 e-빔 증발에 의해 형성되는, 방법.
- 제12항 또는 제13항에 있어서,
상기 단계 (v)는 상기 단계 (ⅳ) 전에 수행되고, 상기 코팅 층의 하나 이상의 부분을 선택적으로 에칭 제거하여 상기 에지 표면의 대응하는 부분들을 노출시키는 단계를 포함하고, 상기 단계 (ⅳ)는 상기 에지 표면의 각각의 노출된 부분과 직접 접촉하는 오믹 컨택트를 형성하는 단계를 포함하는, 방법. - 제18항에 있어서, 선택적 에칭은 레이저 에칭 또는 반응성 이온 에칭에 의해 수행되는, 방법.
- 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 방법은 상기 오믹 컨택트 상에 솔더 범프를 퇴적하거나 상기 오믹 컨택트를 와이어 본딩하는 단계를 더 포함하는, 방법.
- 전자 디바이스 프리커서로서,
그 위에 층 구조물을 갖는 기판 - 상기 층 구조물은:
상기 기판의 제1 영역 상의 하부 층 - 상기 하부 층은 상기 하부 층에 걸쳐 연장되는 하나 이상의 그래핀 층을 포함함 -,
상기 하부 층 상에 있고 유전체 재료로 형성되는 상부 층
을 포함하고, 상기 하부 층 및 상기 상부 층은 연속적인 외부 에지 표면을 공유함 -;
상기 기판의 추가 영역 상에 제공되고 상기 연속적인 외부 에지 표면을 통해 상기 하나 이상의 그래핀 층과 직접 접촉하는 오믹 컨택트; 및
상기 기판, 상기 층 구조물, 및 상기 적어도 하나의 오믹 컨택트에 걸친 연속적인 공기 저항성 코팅 층
을 포함하는, 전자 디바이스 프리커서. - 전자 디바이스 프리커서로서,
그 위에 층 구조물을 갖는 기판 - 상기 층 구조물은:
상기 기판의 제1 영역 상의 하부 층 - 상기 하부 층은 상기 하부 층에 걸쳐 연장되는 하나 이상의 그래핀 층을 포함함 -,
상기 하부 층 상에 있고 유전체 재료로 형성되는 상부 층
을 포함하고, 상기 하부 층 및 상기 상부 층은 연속적인 외부 에지 표면을 공유함 -;
상기 기판의 추가 영역 상에 제공되고 상기 연속적인 외부 에지 표면을 통해 상기 하나 이상의 그래핀 층과 직접 접촉하는 오믹 컨택트; 및
상기 층 구조물을 둘러싸는 연속적인 공기 저항성 코팅 층
을 포함하는, 전자 디바이스 프리커서. - 전자 디바이스 프리커서로서,
그 위에 층 구조물을 갖는 기판 - 상기 층 구조물은:
상기 기판의 제1 영역 상의 하부 층 - 상기 하부 층은 상기 하부 층에 걸쳐 연장되는 하나 이상의 그래핀 층을 포함함 -,
상기 하부 층 상에 있고 유전체 재료로 형성되는 상부 층
을 포함하고, 상기 하부 층 및 상기 상부 층은 연속적인 외부 에지 표면을 공유함 -;
상기 연속적인 외부 에지 표면을 통해 상기 하나 이상의 그래핀 층과 직접 접촉하는 오믹 컨택트; 및
상기 층 구조물을 둘러싸는 연속적인 공기 저항성 코팅 층
을 포함하는, 전자 디바이스 프리커서. - 제14항의 방법에 의해 획득가능한 제21항, 또는 제16항의 방법에 의해 획득가능한 제22항, 또는 제16항 또는 제18항의 방법에 의해 획득가능한 제23항에 따른 전자 디바이스 프리커서.
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Legal Events
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| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20240723 Patent event code: PE09021S01D |