JP2024048355A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】p側層及びn側層のそれぞれの電気抵抗を低減しやすくできる半導体素子の製造方法を提供すること。【解決手段】半導体素子の製造方法は、p側層とn側層とを有する半導体構造体を準備する工程と、真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、前記p側層上に第1炭素膜を形成する工程と、前記蒸着法により、前記n側層上に第2炭素膜を形成する工程と、前記第1炭素膜を除去する工程と、前記第2炭素膜を除去する工程と、を備え、前記p側層上に前記第1炭素膜を形成する工程における第1バイアス電圧は、前記n側層上に前記第2炭素膜を形成する工程における第2バイアス電圧よりも高い。【選択図】図2
Description
本発明は、半導体素子の製造方法に関する。
例えば、特許文献1には、半導体基板のドライエッチング用マスクとして、DLC(Diamond Like Carbon)を用いることが開示されている。
本発明は、p側層及びn側層のそれぞれの電気抵抗を低減しやすくできる半導体素子の製造方法を提供することを目的とする。
本発明の一態様によれば、半導体素子の製造方法は、p側層とn側層とを有する半導体構造体を準備する工程と、真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、前記p側層上に第1炭素膜を形成する工程と、前記蒸着法により、前記n側層上に第2炭素膜を形成する工程と、前記第1炭素膜を除去する工程と、前記第2炭素膜を除去する工程と、を備え、前記p側層上に前記第1炭素膜を形成する工程における第1バイアス電圧は、前記n側層上に前記第2炭素膜を形成する工程における第2バイアス電圧よりも高い。
本発明によれば、p側層及びn側層のそれぞれの電気抵抗を低減しやすくできる半導体素子の製造方法を提供することができる。
以下、図面を参照し、実施形態について説明する。実施形態に記載されている構成部の寸法、材料、形状、相対的配置などは、特定的な記載がない限り、それのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさ、位置関係などは、説明を明確にするため誇張していることがある。また、以下の説明において、同一の名称、符号については、同一もしくは同質の部材を示しており、詳細説明を適宜省略する。また、断面図として、切断面のみを示す端面図を示す場合がある。
以下の説明において、特定の方向又は位置を示す用語(例えば、「上」、「下」、及びそれらの用語を含む別の用語)を用いる場合がある。しかしながら、それらの用語は、参照した図面における相対的な方向又は位置を分かり易さのために用いているに過ぎない。参照した図面における「上」、「下」等の用語による相対的な方向又は位置の関係が同一であれば、本開示以外の図面、実際の製品等において、参照した図面と同一の配置でなくてもよい。本明細書において「上(又は下)」と表現する位置関係は、例えば、2つの部材があると仮定した場合に、2つの部材が接している場合と、2つの部材が接しておらず一方の部材が他方の部材の上方(又は下方)に位置している場合を含む。また、本明細書において、特定的な記載がない限り、部材が被覆対象を覆うとは、部材が被覆対象に接して被覆対象を直接覆う場合と、部材が被覆対象に非接触で被覆対象を間接的に覆う場合を含む。
図1~図9を参照して、実施形態の半導体素子の製造方法について説明する。
実施形態の半導体素子の製造方法は、図1に示すように、半導体構造体10を準備する工程を備える。半導体構造体10は、窒化物半導体からなる。本明細書において「窒化物半導体」とは、例えば、InxAlyGa1-x-yN(0≦x≦1,0≦y≦1,x+y≦1)なる化学式において組成比x及びyをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。また、上記化学式において、N(窒素)以外のV族元素もさらに含むもの、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むものも「窒化物半導体」に含まれるものとする。
半導体構造体10は、p側層13とn側層11とを有する。本実施形態では、半導体素子として発光素子の製造方法について説明する。したがって、半導体構造体10は、n側層11とp側層13との間に位置する活性層12をさらに有する。活性層12は、光を発する発光層であり、例えば複数の障壁層と、複数の井戸層を含むMQW(Multiple Quantum well)構造を有する。活性層12は、例えば、ピーク波長が210nm以上580nm以下の光を発する。n側層11は、n型不純物を含む半導体層を有する。p側層13は、p型不純物を含む半導体層を有する。
半導体構造体10は、少なくともp側層とn側層とを有すればよく、光を発する活性層を含まなくてもよい。すなわち、半導体素子は、発光素子に限らず、ダイオード素子、トランジスタ素子などであってもよい。
半導体構造体10を準備する工程において、半導体構造体10を、例えば、MOCVD(metal organic chemical vapor deposition)法により、基板100上に形成する。基板100は、例えば、C面、R面、及びA面のいずれかを主面とするサファイアやスピネル(MgA12O4)のような絶縁性基板を用いることができる。また、基板100として、SiC(6H、4H、3Cを含む)、ZnS、ZnO、GaAs、Siなどの導電性の基板を用いてもよい。基板100上に、n側層11、活性層12、及びp側層13が順に形成される。
半導体構造体10は、例えば、窒化ガリウムを含む。半導体構造体10を基板100上に形成するときの原料ガスとして、少なくともトリメチルガリウムとアンモニアを含むガスを用いることができる。トリメチルガリウムの代わりにトリエチルガリウムを用いてもよい。また、n側層11を形成するときには、n型不純物として、例えばシリコンがn側層11にドープされる。n型不純物としては、ゲルマニウムを用いてもよい。p側層13を形成するときには、p型不純物として、例えばマグネシウムがp側層13にドープされる。
なお、半導体構造体10を準備する工程において、基板100に形成された半導体構造体10を購入して準備してもよい。
実施形態の半導体素子の製造方法は、半導体構造体10を準備する工程の後、図2に示すように、p側層13上に第1炭素膜20を形成する工程を備える。
第1炭素膜20は、sp3混成軌道の炭素とsp2混成軌道の炭素とを含むアモルファス構造を有する。第1炭素膜20は、sp3混成軌道の炭素に起因するダイヤモンドの特性と、sp2混成軌道の炭素に起因するグラファイトの特性とを有する。
第1炭素膜20は、真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、p側層13上に形成する。例えば、第1炭素膜20は、FCVA(Filtered Cathodic Vacuum Arc)法により形成される。例えば、5×10-5Torr以下、好ましくは2×10-5Torr以下の真空中に配置した炭素材料(例えば、グラファイトのインゴット)上でアーク放電を起こして、陽イオン化した炭素を含むプラズマを発生させる。炭素イオンは、マイナスのバイアス電圧が印加された半導体構造体10に向けて真空チャンバー内を誘導され、半導体構造体10のp側層13に衝突する。これにより、p側層13に第1炭素膜20が形成される。真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用することで、水素をほとんど含まない第1炭素膜20を形成することができる。第1炭素膜20における水素組成比は、1%以下である。
水素をほとんど含まない第1炭素膜20には、水素で終端されない未結合手が多く存在する。このような第1炭素膜20をp側層13上に形成することで、上記原料ガスに起因してp側層13中に取り込まれた水素が、第1炭素膜20の未結合手に結合し、p側層13から離脱すると考えられる。
p側層13中に水素が含まれることで、p側層13中のp型不純物であるマグネシウムが活性化しにくい状態となっている。そのため、p側層13から水素が離脱することで、p側層13中のマグネシウムが活性化し、p側層13の電気抵抗を低減することができる。
p側層13の電気抵抗を低減させるために形成した第1炭素膜20を後述する第1マスクとして用いて半導体構造体10を加工することができる。これにより、半導体構造体10を加工するためのマスクを別に形成する場合よりも、工程を削減できる。
実施形態の半導体素子の製造方法は、図3に示すように、p側層13上に形成した第1炭素膜20を第1マスクに用いて、p側層13及び活性層12をエッチングして、n側層11の一部11aをp側層13及び活性層12から露出させる工程を備える。例えば、塩素を含むガスを用いたドライエッチングにより、p側層13及び活性層12を除去して、n側層11の一部11aをp側層13及び活性層12から露出させる。p側層13及び活性層12を除去するときのドライエッチングとしては、例えば、RIE(Reactive Ion Etching)法が挙げられる。
p側層13上に第1炭素膜20を形成する工程において、半導体構造体10側に印加するバイアス電圧を第1バイアス電圧とする。第1炭素膜20を形成する工程において、第1バイアス電圧の制御により、第1炭素膜20におけるsp3混成軌道の炭素の比率を、第1炭素膜20におけるsp2混成軌道の炭素の比率よりも高くすることができる。例えば、第1バイアス電圧を-40V以下、好ましくは-60V以下とすることで、第1炭素膜20におけるsp3混成軌道の炭素の比率をsp2混成軌道の炭素の比率よりも高くすることができる。sp3混成軌道の炭素の比率及びsp2混成軌道の炭素の比率は、例えば、顕微ラマン分光法により測定することができる。
第1炭素膜20において、sp3混成軌道の炭素の比率がsp2混成軌道の炭素の比率よりも高いと、sp3混成軌道の炭素の比率がsp2混成軌道の炭素の比率よりも低い場合に比べて、第1炭素膜20はグラファイトよりもダイヤモンドの特性を強く発現し、第1炭素膜20の硬度が高くなる。そのため、第1炭素膜20を第1マスクとして用いた場合に第1炭素膜20がエッチングされにくくなる。これにより、第1炭素膜20を第1マスクとして用いる場合に第1炭素膜20を薄く形成することができ、第1炭素膜20を形成する工程の時間を低減することができる。例えば、第1炭素膜20のエッチングレートは、窒化ガリウムのエッチングレートの1/10以下とすることができる。第1炭素膜20の厚さは、例えば、30nm以上500nm以下にすることができる。
実施形態の半導体素子の製造方法は、第1炭素膜20を第1マスクに用いてp側層13及び活性層12をエッチングする工程の後、第1炭素膜20を除去する工程を備える。例えば、酸素プラズマを用いたアッシング法により、第1炭素膜20を除去することができる。酸素プラズマを用いたアッシング法により第1炭素膜20を除去することで、例えば、ブラスト法で第1炭素膜20を除去する場合と比較して、容易に第1炭素膜20を除去することができる。
実施形態の半導体素子の製造方法は、第1炭素膜20を除去する工程の後、図4に示すように、p側層13上に第1p側電極61を形成する工程を備える。第1p側電極61は、p側層13の表面13aに接し、p側層13と電気的に接続される。
前述したように、p側層13において第1炭素膜20が接する表面13aから水素を離脱させやすく、p側層13の表面13aの電気抵抗を低減しやすい。したがって、本実施形態によれば、第1p側電極61とp側層13の表面13aとの接触抵抗を低減しやすくできる。
実施形態の半導体素子の製造方法は、第1p側電極61を形成する工程の後、図5に示すように、絶縁膜40を形成する工程を備える。絶縁膜40は、例えば、シリコン酸化膜、またはシリコン窒化膜である。絶縁膜40は、半導体構造体10及び第1p側電極61を覆う。絶縁膜40は、n側層11の一部11a上に位置する第1開口部41と、第1p側電極61上に位置する第2開口部42とを有する。第1開口部41において、n側層11の一部11aが絶縁膜40から露出する。第2開口部42において、第1p側電極61が絶縁膜40から露出する。
実施形態の半導体素子の製造方法は、絶縁膜40を形成する工程の後、図6に示すように、第2炭素膜30を形成する工程を備える。
第2炭素膜30はn側層11上に形成される。図6に示す例では、第2炭素膜30は、n側層11におけるp側層13及び活性層12から露出する一部11a上に形成される。また、第2炭素膜30は、p側層13の上方と、n側層11の一部11a上とに連続して形成される。第1開口部41において、第2炭素膜30はn側層11の一部11aに接する。第2開口部42において、第2炭素膜30は第1p側電極61に接する。
第2炭素膜30は、sp3混成軌道の炭素とsp2混成軌道の炭素とを含むアモルファス構造を有する。第2炭素膜30は、sp3混成軌道の炭素に起因するダイヤモンドの特性と、sp2混成軌道の炭素に起因するグラファイトの特性とを有する。
第2炭素膜30は、第1炭素膜20と同様に、真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法によりに形成する。真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用することで、水素をほとんど含まない第2炭素膜30を形成することができる。第2炭素膜30における水素組成比は、1%以下である。
n側層11上に第2炭素膜30を形成する工程において、半導体構造体10側に印加するバイアス電圧を第2バイアス電圧とする。本実施形態によれば、第1炭素膜20を形成する工程における第1バイアス電圧は、第2炭素膜30を形成する工程における第2バイアス電圧よりも高い。例えば、第1バイアス電圧は-40V以上-10V以下であり、第2バイアス電圧は-200V以上-140V以下である。
第1バイアス電圧及び第2バイアス電圧は共にマイナス電圧であり、第1バイアス電圧が第2バイアス電圧よりも高いということは、陽イオンである炭素イオンが半導体構造体10に引き込まれるエネルギーは、第2炭素膜30を形成するときの方が第1炭素膜20を形成するときよりも高い。そのため、第2炭素膜30を形成する工程において、n側層11の一部11aの表面に炭素が取り込まれると考えられる。その結果、窒化ガリウムを含むn側層11中の一部のガリウムが炭素に置き換わり、炭素がn型不純物として働くと考えられる。そのため、上記第2バイアス電圧によりn側層11上に第2炭素膜30を形成することで、n側層11の電気抵抗を低減できると考えられる。図6に示す例では、第2炭素膜30を形成する工程において、絶縁膜40から露出するn側層11の一部11aの表面の電気抵抗を低減しやすくできる。
第1炭素膜20を形成するときの炭素イオンを半導体構造体10に引き込むエネルギーは、第2炭素膜30を形成するときよりも低いため、p側層13の表面に炭素が取り込まれにくい。これにより、第1炭素膜20を形成するときに、炭素がp側層13のn型不純物として働きにくい。
n側層11の電気抵抗を低減させるために形成した第2炭素膜30を後述する第2マスクとして用いて半導体構造体10を加工することができる。これにより、半導体構造体10を加工するためのマスクを別に形成する場合よりも、工程を削減できる。
実施形態の半導体素子の製造方法は、図7に示すように、第2炭素膜30を第2マスクに用いて半導体構造体10をエッチングして、半導体構造体10に溝70を形成する工程を備える。上述した工程により、1つの基板上に複数の素子部が形成された後に、複数の素子部の間に溝70が形成される。例えば、フッ素を含むガスを用いたドライエッチングにより絶縁膜40を除去した後、塩素を含むガスを用いたドライエッチングにより半導体構造体10を除去して、溝70を形成する。溝70を形成する工程において、絶縁膜40から露出する第1p側電極61を第2マスクに用いる第2炭素膜30により覆うことで、第1p側電極61を保護することができる。
第2炭素膜30を形成する工程において、第2バイアス電圧の制御により、第2炭素膜30におけるsp3混成軌道の炭素の比率を、第2炭素膜30におけるsp2混成軌道の炭素の比率よりも高くすることができる。例えば、第2バイアス電圧を-40V以下、好ましくは-60V以下、さらに好ましくは-100V以下とすることで、第2炭素膜30におけるsp3混成軌道の炭素の比率をsp2混成軌道の炭素の比率よりも高くすることができる。これにより、前述した第1炭素膜20の場合と同様に、第2炭素膜30はグラファイトよりもダイヤモンドの特性を強く発現し、第2炭素膜30の硬度が高くなる。そのため、第2炭素膜30を第2マスクとして用いた場合に第2炭素膜30がエッチングされにくくなる。これにより、第2炭素膜30を第2マスクとして用いる場合に第2炭素膜30を薄く形成することができ、第2炭素膜30を形成する工程の時間を低減することができる。例えば、第2炭素膜30のエッチングレートは、窒化ガリウムのエッチングレートの1/50以下とすることができる。
また、第1バイアス電圧を第2バイアス電圧よりも高くすることで、第2炭素膜30におけるsp3混成軌道の炭素の比率が、第1炭素膜20におけるsp3混成軌道の炭素の比率よりも高くなる。これにより、第2炭素膜30は、第1炭素膜20よりも硬度が高くなり、同じエッチング条件において第1炭素膜20よりもエッチングされにくくなる。したがって、第2マスクの厚さを第1マスクの厚さよりも薄くすることができる。
すなわち、第2炭素膜30を形成する工程において形成される第2炭素膜30の厚さを、第1炭素膜20を形成する工程において形成される第1炭素膜20の厚さよりも薄くすることができる。これにより、第2炭素膜30を形成する工程の時間を低減することができる。第2炭素膜30の厚さは、例えば、1nm以上200nm以下にすることができる。
溝70によって、半導体構造体10は、複数の素子部に分離される。溝70を形成する工程において、溝70の底に基板100の上面を露出させてもよいし、溝70の下方にn側層11が残るようにしてもよい。
実施形態の半導体素子の製造方法は、溝70を形成する工程の後、図8に示すように、第2炭素膜30を除去する工程を備える。例えば、酸素プラズマを用いたアッシング法により、第2炭素膜30を容易に除去することができる。
実施形態の半導体素子の製造方法は、第2炭素膜30を除去する工程の後、図9に示すように、第1開口部41において露出するn側層11の一部11a上に、n側電極50を形成する工程を備える。n側電極50は、n側層11の一部11aの表面に接し、n側層11と電気的に接続される。
また、実施形態の半導体素子の製造方法は、第2炭素膜30を除去する工程の後、第2開口部42において露出する第1p側電極61上に、第2p側電極62を形成する工程を備える。第2p側電極62は、第1p側電極61に接し、第1p側電極61を介して、p側層13と電気的に接続される。第2p側電極62は、n側電極50と同時に形成してよい。
前述したように、第2炭素膜30を形成する工程において、n側層11の一部11aの表面に炭素が取り込まれやすく、n側層11の一部11aの表面の電気抵抗を低減しやすい。したがって、本実施形態によれば、n側電極50とn側層11の一部11aとの接触抵抗を低減しやすくできる。
<実験例>
サファイアからなる基板100上に、半導体構造体10としてn型不純物を含む窒化ガリウム層、活性層及びp型不純物を含む窒化ガリウム層をこの順で形成した後、p型不純物を含む窒化ガリウム層の表面の電気抵抗を測定した。このときの測定値は、1.884×107[Ω・cm2]であった。この後、p型不純物を含む窒化ガリウム層の表面に、前述した真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、第1炭素膜20を形成した。このときの第1バイアス電圧は、-20Vとした。その後、第1炭素膜20を酸素プラズマを用いたアッシング法により除去した。第1炭素膜20を除去した後、p型不純物を含む窒化ガリウム層の表面のうち第1炭素膜20が接触していた表面の電気抵抗を表面抵抗計で測定した。このときの測定値は、1.050×107[Ω・cm2]であり、第1炭素膜20を形成する前のp型不純物を含む窒化ガリウム層の表面の電気抵抗よりも低減することができた。
サファイアからなる基板100上に、半導体構造体10としてn型不純物を含む窒化ガリウム層、活性層及びp型不純物を含む窒化ガリウム層をこの順で形成した後、p型不純物を含む窒化ガリウム層の表面の電気抵抗を測定した。このときの測定値は、1.884×107[Ω・cm2]であった。この後、p型不純物を含む窒化ガリウム層の表面に、前述した真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、第1炭素膜20を形成した。このときの第1バイアス電圧は、-20Vとした。その後、第1炭素膜20を酸素プラズマを用いたアッシング法により除去した。第1炭素膜20を除去した後、p型不純物を含む窒化ガリウム層の表面のうち第1炭素膜20が接触していた表面の電気抵抗を表面抵抗計で測定した。このときの測定値は、1.050×107[Ω・cm2]であり、第1炭素膜20を形成する前のp型不純物を含む窒化ガリウム層の表面の電気抵抗よりも低減することができた。
また、サファイアからなる基板100上に、半導体構造体10としてn型不純物を含む窒化ガリウム層、活性層及びp型不純物を含む窒化ガリウム層をこの順で形成した。その後、p型不純物を含む窒化ガリウム層及び活性層を除去し、n型不純物を含む窒化ガリウム層の一部を露出させ、露出させたn型不純物を含む窒化ガリウム層の表面の電気抵抗を測定した。このときの測定値は、3.062×102[Ω・cm2]であった。この後、n型不純物を含む窒化ガリウム層の表面に、前述した真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、第2炭素膜30を形成した。このときの第2バイアス電圧は、-180Vとした。その後、第2炭素膜30を酸素プラズマを用いたアッシング法により除去した。第2炭素膜30を除去した後、n型不純物を含む窒化ガリウム層の表面のうち第2炭素膜30が接触していた表面の電気抵抗を表面抵抗計で測定した。このときの測定値は、1.500×102[Ω・cm2]であり、第2炭素膜30を形成する前のn型不純物を含む窒化ガリウム層の表面の電気抵抗よりも低減することができた。
次に、図10~図12を参照して、実施形態の変形例による半導体素子の製造方法について説明する。実施形態の変形例は、p側層13及び活性層12をエッチングして、n側層11の一部11aをp側層13及び活性層12から露出させた後、n側層11の一部11aに複数の凹部11bを形成する点で、実施形態と異なる。実施形態の変形例において、n側層11の一部11aにおける凹部11bを画定するn側層11の表面をn側電極50が連続して覆う。
絶縁膜40を形成した後に、図10に示すように、第2炭素膜30を形成する。実施形態の変形例において、第2炭素膜30は、n側層11の一部11aを露出させる複数の開口31を有する。
この後、第2炭素膜30を第2マスクに用いて半導体構造体10をエッチングする工程において、第2炭素膜30の複数の開口31において露出するn側層11の一部11aが除去される。これにより、図11に示すように、n側層11の一部11aに複数の凹部11bが形成される。
この後、n側電極50を形成する工程において、図12に示すように、n側電極50は、n側層11の一部11a上において、複数の凹部11bを画定するn側層11の表面を連続して覆う。n側電極50は、n側層11の一部11aに形成された凹部11bに配置される。これにより、n側電極50をn側層11の凹部がない面に接触させた場合よりも、n側電極50とn側層11との接触面積を大きくでき、n側電極50とn側層11との接触抵抗を低減することができる。また、n側電極50とn側層11との密着性を向上できる。
上記実施形態では、第1炭素膜20及び第2炭素膜30は半導体構造体10をエッチングするためのマスクとしても活用した例について説明したが、第1炭素膜20をp側層13の電気抵抗を低減するためだけに用い、第2炭素膜30をn側層11の電気抵抗を低減するためだけに用いてもよい。つまり、第1炭素膜20及び第2炭素膜30以外に、半導体構造体10をエッチングするためのマスクを別途用いてもよい。
本発明の実施形態は、以下の半導体素子の製造方法を含む。
[項1]
p側層とn側層とを有する半導体構造体を準備する工程と、
真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、前記p側層上に第1炭素膜を形成する工程と、
前記蒸着法により、前記n側層上に第2炭素膜を形成する工程と、
前記第1炭素膜を除去する工程と、
前記第2炭素膜を除去する工程と、
を備え、
前記p側層上に前記第1炭素膜を形成する工程における第1バイアス電圧は、前記n側層上に前記第2炭素膜を形成する工程における第2バイアス電圧よりも高い半導体素子の製造方法。
[項2]
前記第1炭素膜及び前記第2炭素膜のそれぞれにおける水素組成比は、1%以下である上記項1に記載の半導体素子の製造方法。
[項3]
前記p側層は前記n側層上に配置され、
前記第1炭素膜において、sp3混成軌道の炭素の比率は、sp2混成軌道の炭素の比率よりも高く、
前記第1炭素膜を第1マスクに用いて前記p側層をエッチングして、前記n側層の一部を前記p側層から露出させる工程をさらに備える上記項1または2に記載の半導体素子の製造方法。
[項4]
前記第2炭素膜は、前記p側層の上方と、前記p側層から露出させた前記n側層の前記一部上と、に連続して形成され、
前記第2炭素膜において、sp3混成軌道の炭素の比率は、sp2混成軌道の炭素の比率よりも高く、
前記第2炭素膜を第2マスクに用いて前記半導体構造体をエッチングすることで、前記半導体構造体に溝を形成する工程をさらに備える上記項3に記載の半導体素子の製造方法。
[項5]
前記第2炭素膜を形成する工程において形成される前記第2炭素膜の厚さは、前記第1炭素膜を形成する工程において形成される前記第1炭素膜の厚さよりも薄い上記項4に記載の半導体素子の製造方法。
[項6]
前記第2炭素膜を除去する工程の後、前記n側層の前記一部上にn側電極を形成する工程をさらに備える上記項4または5に記載の半導体素子の製造方法。
[項7]
前記第2炭素膜を形成する工程において形成される前記第2炭素膜は、前記n側層の前記一部を露出させる複数の開口を有し、
前記第2炭素膜を前記第2マスクに用いて前記半導体構造体をエッチングする工程において、前記第2炭素膜の前記複数の開口において露出する前記n側層の前記一部が除去されることにより、前記n側層の前記一部に複数の凹部が形成され、
前記n側電極は、前記n側層の前記一部上において、前記複数の凹部を画定する前記n側層の表面を連続して覆う上記項6に記載の半導体素子の製造方法。
[項8]
前記第1バイアス電圧は、-40V以上-10V以下である上記項1~7のいずれか1つに記載の半導体素子の製造方法。
[項9]
前記第2バイアス電圧は、-200V以上-140V以下である上記項1~8のいずれか1つに記載の半導体素子の製造方法。
p側層とn側層とを有する半導体構造体を準備する工程と、
真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、前記p側層上に第1炭素膜を形成する工程と、
前記蒸着法により、前記n側層上に第2炭素膜を形成する工程と、
前記第1炭素膜を除去する工程と、
前記第2炭素膜を除去する工程と、
を備え、
前記p側層上に前記第1炭素膜を形成する工程における第1バイアス電圧は、前記n側層上に前記第2炭素膜を形成する工程における第2バイアス電圧よりも高い半導体素子の製造方法。
[項2]
前記第1炭素膜及び前記第2炭素膜のそれぞれにおける水素組成比は、1%以下である上記項1に記載の半導体素子の製造方法。
[項3]
前記p側層は前記n側層上に配置され、
前記第1炭素膜において、sp3混成軌道の炭素の比率は、sp2混成軌道の炭素の比率よりも高く、
前記第1炭素膜を第1マスクに用いて前記p側層をエッチングして、前記n側層の一部を前記p側層から露出させる工程をさらに備える上記項1または2に記載の半導体素子の製造方法。
[項4]
前記第2炭素膜は、前記p側層の上方と、前記p側層から露出させた前記n側層の前記一部上と、に連続して形成され、
前記第2炭素膜において、sp3混成軌道の炭素の比率は、sp2混成軌道の炭素の比率よりも高く、
前記第2炭素膜を第2マスクに用いて前記半導体構造体をエッチングすることで、前記半導体構造体に溝を形成する工程をさらに備える上記項3に記載の半導体素子の製造方法。
[項5]
前記第2炭素膜を形成する工程において形成される前記第2炭素膜の厚さは、前記第1炭素膜を形成する工程において形成される前記第1炭素膜の厚さよりも薄い上記項4に記載の半導体素子の製造方法。
[項6]
前記第2炭素膜を除去する工程の後、前記n側層の前記一部上にn側電極を形成する工程をさらに備える上記項4または5に記載の半導体素子の製造方法。
[項7]
前記第2炭素膜を形成する工程において形成される前記第2炭素膜は、前記n側層の前記一部を露出させる複数の開口を有し、
前記第2炭素膜を前記第2マスクに用いて前記半導体構造体をエッチングする工程において、前記第2炭素膜の前記複数の開口において露出する前記n側層の前記一部が除去されることにより、前記n側層の前記一部に複数の凹部が形成され、
前記n側電極は、前記n側層の前記一部上において、前記複数の凹部を画定する前記n側層の表面を連続して覆う上記項6に記載の半導体素子の製造方法。
[項8]
前記第1バイアス電圧は、-40V以上-10V以下である上記項1~7のいずれか1つに記載の半導体素子の製造方法。
[項9]
前記第2バイアス電圧は、-200V以上-140V以下である上記項1~8のいずれか1つに記載の半導体素子の製造方法。
10…半導体構造体、11…n側層、11a…一部、11b…凹部、12…活性層、13…p側層、20…第1炭素膜、30…第2炭素膜、31…開口、40…絶縁膜、50…n側電極、61…第1p側電極、62…第2p側電極、70…溝、100…基板
Claims (9)
- p側層とn側層とを有する半導体構造体を準備する工程と、
真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、前記p側層上に第1炭素膜を形成する工程と、
前記蒸着法により、前記n側層上に第2炭素膜を形成する工程と、
前記第1炭素膜を除去する工程と、
前記第2炭素膜を除去する工程と、
を備え、
前記p側層上に前記第1炭素膜を形成する工程における第1バイアス電圧は、前記n側層上に前記第2炭素膜を形成する工程における第2バイアス電圧よりも高い半導体素子の製造方法。 - 前記第1炭素膜及び前記第2炭素膜のそれぞれにおける水素組成比は、1%以下である請求項1に記載の半導体素子の製造方法。
- 前記p側層は前記n側層上に配置され、
前記第1炭素膜において、sp3混成軌道の炭素の比率は、sp2混成軌道の炭素の比率よりも高く、
前記第1炭素膜を第1マスクに用いて前記p側層をエッチングして、前記n側層の一部を前記p側層から露出させる工程をさらに備える請求項1または2に記載の半導体素子の製造方法。 - 前記第2炭素膜は、前記p側層の上方と、前記p側層から露出させた前記n側層の前記一部上と、に連続して形成され、
前記第2炭素膜において、sp3混成軌道の炭素の比率は、sp2混成軌道の炭素の比率よりも高く、
前記第2炭素膜を第2マスクに用いて前記半導体構造体をエッチングすることで、前記半導体構造体に溝を形成する工程をさらに備える請求項3に記載の半導体素子の製造方法。 - 前記第2炭素膜を形成する工程において形成される前記第2炭素膜の厚さは、前記第1炭素膜を形成する工程において形成される前記第1炭素膜の厚さよりも薄い請求項4に記載の半導体素子の製造方法。
- 前記第2炭素膜を除去する工程の後、前記n側層の前記一部上にn側電極を形成する工程をさらに備える請求項4に記載の半導体素子の製造方法。
- 前記第2炭素膜を形成する工程において形成される前記第2炭素膜は、前記n側層の前記一部を露出させる複数の開口を有し、
前記第2炭素膜を前記第2マスクに用いて前記半導体構造体をエッチングする工程において、前記第2炭素膜の前記複数の開口において露出する前記n側層の前記一部が除去されることにより、前記n側層の前記一部に複数の凹部が形成され、
前記n側電極は、前記n側層の前記一部上において、前記複数の凹部を画定する前記n側層の表面を連続して覆う請求項6に記載の半導体素子の製造方法。 - 前記第1バイアス電圧は、-40V以上-10V以下である請求項1または2に記載の半導体素子の製造方法。
- 前記第2バイアス電圧は、-200V以上-140V以下である請求項1または2に記載の半導体素子の製造方法。
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