KR20230114806A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

일 실시예에 따른 표시 장치는 기판 상에 위치하는 반도체층, 상기 반도체층 상에 위치하는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 위치하는 제1 게이트 도전층, 상기 제1 게이트 도전층 상에 위치하는 제2 게이트 절연층, 상기 제2 게이트 절연층 상에 위치하는 제2 게이트 도전층, 상기 제2 게이트 도전층 상에 위치하는 제1 절연층, 상기 제1 절연층, 상기 제2 게이트 절연층 및 상기 제1 게이트 절연층을 관통하는 제1 접촉 구멍, 상기 제1 절연층을 관통하는 제2 접촉 구멍, 그리고 상기 제1 절연층 및 상기 제2 게이트 절연층을 관통하는 제3 접촉 구멍을 포함하고, 상기 제1 절연층의 단면은 곡선 형태이다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 발광 표시 장치(Light Emitting Diode, LED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 발광 표시 장치는 자발광 소자인 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 발광 다이오드를 구동하기 위한 복수의 박막 트랜지스터 및 하나 이상의 커패시터(Capacitor)가 형성되어 있다. 복수의 박막 트랜지스터는 스위칭 트랜지스터 및 구동 트랜지스터를 포함한다.
실시예들은 접촉 구멍을 형성하는 일 제조 공정에서 복수의 절연층을 동시에 식각하는 표시 장치의 제조 방법을 제공하고자 한다. 또한 복수의 절연층을 식각하면서 접촉 구멍과 중첩하는 반도체층 또는 도전층이 안정적으로 형성되는 표시 장치의 제조 방법 및 이로부터 제조된 표시 장치를 제공하고자 한다.
일 실시예에 따른 표시 장치는 기판 상에 위치하는 반도체층, 상기 반도체층 상에 위치하는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 위치하는 제1 게이트 도전층, 상기 제1 게이트 도전층 상에 위치하는 제2 게이트 절연층, 상기 제2 게이트 절연층 상에 위치하는 제2 게이트 도전층, 상기 제2 게이트 도전층 상에 위치하는 제1 절연층, 상기 제1 절연층, 상기 제2 게이트 절연층 및 상기 제1 게이트 절연층을 관통하는 제1 접촉 구멍, 상기 제1 절연층을 관통하는 제2 접촉 구멍, 그리고 상기 제1 절연층 및 상기 제2 게이트 절연층을 관통하는 제3 접촉 구멍을 포함하고, 상기 제1 절연층의 단면은 곡선 형태이다.
상기 표시 장치는 상기 제1 절연층 상에 위치하는 데이터 도전층을 더 포함하고, 상기 데이터 도전층은, 상기 제1 접촉 구멍을 통해 상기 반도체층과 연결되는 소스 전극, 상기 제2 접촉 구멍을 통해 상기 제2 게이트 도전층과 연결되는 제1 연결 전극, 그리고 상기 제3 접촉 구멍을 통해 상기 제1 게이트 도전층과 연결되는 제2 연결 전극을 더 포함할 수 있다.
상기 데이터 도전층과 상기 제1 절연층 사이 계면은 불소, 불소계 화합물 또는 CFx를 포함할 수 있다. 상기 x는 1 이상의 자연수이다.
상기 반도체층은 상기 제1 접촉 구멍과 중첩하는 영역에서 제1 두께를 가지고, 상기 반도체층의 다른 영역에서 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 클 수 있다.
상기 반도체층은 상기 제1 접촉 구멍과 중첩하는 제1 그루브를 포함할 수 있다.
상기 제1 게이트 도전층은 상기 제3 접촉 구멍과 중첩하는 제1-2 게이트 도전층을 포함하고, 상기 제1-2 게이트 도전층은 제1-2a 서브 게이트 도전층 및 제1-2b 서브 게이트 도전층을 포함하며, 상기 제1-2b 서브 게이트 도전층은 상기 제3 접촉 구멍과 중첩하는 개구부를 포함할 수 있다.
상기 제2 게이트 도전층은 상기 제2 접촉 구멍과 중첩하는 제2-2 게이트 도전층을 포함하고, 상기 제2-2 게이트 도전층은 제2-2a 서브 게이트 도전층 및 제2-2b 서브 게이트 도전층을 포함하며, 상기 제2-2b 서브 게이트 도전층은 상기 제2 접촉 구멍과 중첩하는 개구부를 포함할 수 있다.
상기 제1-2a 서브 게이트 도전층 및 상기 제2-2a 서브 게이트 도전층은 알루미늄을 포함하고, 상기 1-2b 서브 게이트 도전층 및 상기 제2-2b 서브 게이트 도전층은 티타늄을 포함할 수 있다.
상기 데이터 도전층과 상기 제1 절연층 사이에 위치하는 보조층을 더 포함할 수 있다.
상기 보조층은 비정질 실리콘을 포함할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 위치하는 반도체층을 형성하는 단계, 상기 반도체층 상에 위치하는 제1 게이트 절연층을 형성하는 단계, 상기 제1 게이트 절연층 상에 위치하는 제1 게이트 도전층을 형성하는 단계; 상기 제1 게이트 도전층 상에 위치하는 제2 게이트 절연층을 형성하는 단계; 상기 제2 게이트 절연층 상에 위치하는 제2 게이트 도전층을 형성하는 단계; 상기 제2 게이트 도전층 상에 위치하는 제1 절연층을 형성하는 단계; 상기 제1 게이트 절연층의 일부, 상기 제2 게이트 절연층 및 상기 제1 절연층을 식각하여 접촉 구멍을 형성하는 단계; 상기 반도체층을 어닐링하는 단계; 그리고 상기 기판 전면에 대해 식각하는 단계를 포함한다.
상기 기판 전면에 대해 식각하는 공정에서 상기 제1 절연층의 일부 및 상기 제1 게이트 절연층의 일부가 식각되며, 상기 제1 절연층, 상기 제2 게이트 절연층 및 상기 제1 게이트 절연층을 관통하는 제1 접촉 구멍이 형성될 수 있다.
상기 기판 전면에 대해 식각하는 단계에서 상기 제1 절연층의 단면은 곡면으로 형성될 수 있다.
상기 제1 절연층 상에 위치하는 데이터 도전층을 형성하는 단계를 더 포함하고, 상기 데이터 도전층은, 상기 반도체층과 연결되는 소스 전극, 상기 제2 게이트 도전층과 연결되는 제1 연결 전극, 그리고 상기 제1 게이트 도전층과 연결되는 제2 연결 전극을 포함할 수 있다.
상기 데이터 도전층과 상기 제1 절연층 사이 계면은 불소, 불소계 화합물 또는 CFx를 포함할 수 있다. 상기 x는 1 이상의 자연수이다.
상기 반도체층은 상기 제1 접촉 구멍과 중첩하는 영역에서 제1 두께를 가지고, 상기 반도체층의 다른 영역에서 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 클 수 있다.
상기 반도체층은 상기 제1 접촉 구멍과 중첩하는 제1 그루브를 포함할 수 있다.
상기 제1 절연층 상에 보조 물질층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 절연층 상에 데이터 도전층을 형성하는 단계를 더 포함하고, 상기 데이터 도전층은, 상기 반도체층과 연결되는 소스 전극, 상기 제2 게이트 도전층과 연결되는 제1 연결 전극, 그리고 상기 제1 게이트 도전층과 연결되는 제2 연결 전극을 포함할 수 있다.
상기 데이터 도전층을 형성하는 단계에서, 상기 보조 물질층이 패터닝되어 상기 제1 절연층과 상기 데이터 도전층 사이에 위치하는 보조층이 형성될 수 있다.
실시예들에 따르면, 일 제조 공정에서 접촉 구멍을 형성하기 위해 복수의 절연층을 동시에 식각하면서도, 접촉 구멍과 중첩하는 도전층 또는 반도체층의 신뢰성을 확보하는 표시 장치의 제조 방법을 제공할 수 있다. 이러한 표시 장치의 제조 방법으로부터 제조되어 안정적인 형태를 가지는 표시 장치를 제공할 수 있다.
도 1은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 일 실시예에 따른 A 부분을 확대한 도면이다.
도 4 내지 도 10 각각은 일 실시예에 따른 표시 장치의 제조 방법에 따른 단면도이다.
도 11은 일 실시예에 따른 표시 장치의 단면도이다.
도 12 내지 도 16 각각은 제조 공정에 따른 표시 장치의 단면도이다.
도 17은 일 실시예에 따른 일 화소에 대한 회로도이다.
도 18, 도 20, 도 22, 도 24, 도 26 각각은 일 실시예에 따른 표시 장치의 일부 구성을 나타낸 평면도이다.
도 19, 도 21, 도 23, 도 25 및 도 27 각각은 일 실시예에 따른 표시 장치의 일부 구성을 나타낸 단면도이다.
도 28은 실시예에 따른 절연층의 단면 이미지이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1을 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다. 도 1은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 1에 도시된 바와 같이, 일 실시예에 의한 표시 장치(1000)는 기판(SUB) 및 기판(SUB) 위에 위치하는 복수의 화소(PX)를 포함한다. 기판(SUB)은 제1 영역(A1), 제2 영역(A2), 및 제1 영역(A1)과 제2 영역(A2) 사이에 위치하는 벤딩 영역(BA)을 포함할 수 있다.
기판(SUB)은 가요성 물질로 이루어질 수 있고, 다양한 형태로 변화될 수 있다. 기판(SUB)은 플렉서블(flexible)하거나, 스트렛쳐블(stretchable)하거나, 폴더블(foldable)하거나, 벤더블(bendable)하거나, 롤러블(rollable)할 수 있다. 벤딩 영역(BA)은 기판(SUB)이 벤딩되는 영역일 수 있다. 제1 영역(A1) 및 제2 영역(A2)은 평평한 형상으로 이루어질 수 있다. 다만, 이는 하나의 예시에 불과하며, 기판(SUB)은 벤딩되는 영역을 추가로 포함할 수 있다. 예를 들면, 기판(SUB)의 제1 영역(A1) 또는 제2 영역(A2)의 적어도 일부가 벤딩될 수 있다.
기판(SUB)의 제1 영역(A1)은 벤딩 영역(BA)으로부터 연장되어 있다. 제1 영역(A1)은 대략 장변 및 단변을 포함하는 직사각형으로 이루어질 수 있고, 코너부가 모따기되어 라운드 형상을 가질 수 있다. 다만, 이러한 제1 영역(A1)의 형상은 하나의 예시에 불과하며 다양한 형상으로 변경될 수 있다. 제1 영역(A1)은 표시 영역(DA)과 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 제1 영역(A1)의 중심부에 위치할 수 있고, 대략 제1 영역(A1)과 유사한 형상으로 이루어질 수 있다. 주변 영역(PA)은 표시 영역(DA)을 둘러싸는 형태로 이루어질 수 있다. 즉, 주변 영역(PA)은 제1 영역(A1)의 외곽부에 위치할 수 있다.
복수의 화소(PX)는 표시 영역(DA)에 위치할 수 있다. 복수의 화소(PX)는 행렬로 배치될 수 있으며, 영상 신호를 입력 받아 이에 따라 영상을 표시할 수 있다. 이때, 복수의 화소(PX)의 배치 형태는 다양하게 변경될 수 있다. 도시는 생략하였으나 일 실시예에 의한 표시 장치는 복수의 신호선을 더 포함할 수 있다. 복수의 신호선은 제1 방향(DR1) 또는 제2 방향(DR2)으로 서로 교차하도록 위치할 수 있다. 이때, 제1 방향(DR1)은 행 방향일 수 있고, 제2 방향(DR2)은 열 방향일 수 있다. 또한, 각 화소(PX)는 복수의 신호선에 연결되어 있는 복수의 트랜지스터, 커패시터, 그리고 적어도 하나의 발광 다이오드(light emitting diode)를 포함할 수 있다. 즉, 일 실시예에 의한 표시 장치는 유기 발광 표시 장치로 이루어질 수 있다. 다만, 표시 장치의 종류는 이에 한정되지 않으며, 다양한 종류의 표시 장치로 이루어질 수 있다. 예를 들면, 표시 장치는 액정 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치 등으로 이루어질 수도 있다. 또한, 표시 장치는 마이크로 발광 다이오드(Micro LED) 표시 장치, 양자점 발광 다이오드(QLED) 표시 장치, 양자점 유기 발광 다이오드(QD-OLED) 표시 장치 등의 차세대 표시 장치로 이루어질 수도 있다.
기판(SUB)의 제2 영역(A2)은 벤딩 영역(BA)으로부터 연장되어 있다. 제2 영역(A2)은 영상을 표시하지 않는 비표시 영역으로서 화소(PX)를 포함하고 있지는 않다. 제2 영역(A2)에는 화소(PX)에 인가되는 각종 신호들을 생성 및/또는 전달하기 위한 소자들 및/또는 배선들이 위치하고 있다.
제2 영역(A2) 위에는 구동 회로 칩(250) 및 연성 회로 기판(200)이 위치할 수 있다. 구동 회로 칩(250)은 제2 영역(A2)에 위치하는 소자 또는 배선들과 연결되어 복수의 화소(PX)에 각종 신호들을 전달하게 된다. 예를 들면, 구동 회로 칩(250)은 스캔 신호, 제어 신호, 데이터 신호 등을 공급할 수 있다. 연성 회로 기판(200)은 기판(SUB)의 제2 영역(A2)의 가장자리에 부착될 수 있다. 연성 회로 기판(200)은 가요성 재질로 이루어질 수 있다. 연성 회로 기판(200)에는 표시 장치의 구동을 제어하기 위한 회로가 설계되어 있다.
기판(SUB)의 벤딩 영역(BA)은 제1 영역(A1)과 제2 영역(A2) 사이에 위치하여, 제1 영역(A1)과 제2 영역(A2) 사이를 연결할 수 있다. 기판(SUB)이 벤딩된 상태에서 제1 영역(A1)과 제2 영역(A2)은 서로 중첩할 수 있다. 기판(SUB)의 벤딩 영역(BA)은 제1 영역(A1)의 일측 단변과 연결되도록 위치할 수 있다. 다만, 이러한 벤딩 영역(BA)의 위치는 하나의 예시에 불과하며 다양하게 변경될 수 있다. 예를 들면, 벤딩 영역(BA)이 제1 영역(A1)의 양측 단변에 연결되도록 위치하거나, 장변에 연결되도록 위치할 수도 있다.
이하에서는 도 2 내지 도 3을 참조하여 일 실시예에 따른 표시 장치에 대해 살펴본다. 도 2는 일 실시예에 따른 표시 장치의 단면도이고, 도 3은 일 실시예에 따른 A 부분을 확대한 도면이다.
일 실시예에 따른 표시 장치는 기판(SUB)을 포함한다. 기판(SUB)은 유리 등의 무기 절연 물질 또는 폴리이미드(PI)와 같은 플라스틱 등의 유기 절연 물질을 포함할 수 있다. 기판(SUB)은 단층 또는 다층일 수 있다. 기판(SUB)은 순차적으로 적층된 고분자 수지를 포함하는 적어도 하나의 베이스층과 적어도 하나의 무기층이 교번하여 적층된 구조를 가질 수 있다.
기판(SUB)은 다양한 정도의 유연성(flexibility)을 가질 수 있다. 기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB)은 실시예에 따라 트랜지스터가 배치되는 제1 표시 영역(DAa), 제2 게이트 도전층의 적어도 일부가 위치하는 제2 표시 영역(DAb) 및 제1 게이트 도전층의 적어도 일부가 위치하는 제3 표시 영역(DAc)을 포함할 수 있다.
기판(SUB) 위에는 버퍼층(BF)이 위치할 수 있다. 버퍼층(BF)은 기판(SUB)으로부터 버퍼층(BF)의 상부층, 특히 반도체층(ACT)으로 불순물이 전달되는 것을 차단하여 반도체층(ACT)의 특성 열화를 막고 스트레스를 완화시킬 수 있다. 버퍼층(BF)은 질화규소 또는 산화규소 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 버퍼층(BF)의 일부 또는 전체는 생략될 수도 있다.
버퍼층(BF) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 다결정 규소 및 산화물 반도체 중 적어도 하나를 포함할 수 있다. 반도체층(ACT)은 채널 영역(C), 제1 영역(P) 및 제2 영역(Q)을 포함한다. 제1 영역(P) 및 제2 영역(Q)은 각각 채널 영역(C)의 양 옆에 배치되어 있다. 채널 영역(C)은 소량의 불순물이 도핑되어 있거나, 불순물이 도핑되지 않은 반도체를 포함하고, 제1 영역(P) 및 제2 영역(Q)은 채널 영역(C) 대비 다량의 불순물이 도핑되어 있는 반도체를 포함할 수 있다.
일 실시예에 따른 반도체층(ACT)은 제1 접촉 구멍(C11)과 중첩하는 제1 그루브(GR1)를 포함할 수 있다. 반도체층(ACT)은 제1 접촉 구멍(C11)과 중첩하는 영역에서 제1 두께(t1)를 가지고, 그 외의 영역에서 제2 두께(t2)를 가질 수 있다. 제1 두께(t1)는 제2 두께(t2)보다 작을 수 있다. 제1 접촉 구멍(C11)과 중첩하는 반도체층(ACT)은 제조 공정 중에 접촉 구멍을 형성하는 식각 공정에서 일부 식각되어 그루브를 가지도록 형성될 수 있다.
반도체층(ACT) 위에는 제1 게이트 절연층(GI1)이 위치한다. 제1 게이트 절연층(GI1)은 실리콘산화물(SiOx), 실리콘질화물(SiNx) 및 실리콘질산화물(SiOxNy) 중 적어도 하나를 포함한 단층 또는 다층일 수 있다.
제1 게이트 절연층(GI1) 위에는 제1 게이트 도전층(GAT1)이 위치한다. 제1 게이트 도전층(GAT1)은 제1 표시 영역(DAa)에 위치하는 게이트 전극(GE), 및 제3 표시 영역(DAc)에 위치하는 제1-2 게이트 도전층(GAT1-2)을 포함할 수 있다. 게이트 전극(GE)은 반도체층(ACT)의 채널 영역(C)과 중첩할 수 있다.
제1 게이트 도전층(GAT1)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 몰리브덴 합금, 티타늄(Ti) 및 티타늄 합금 중 어느 하나를 포함하는 금속막이 적층된 단층 또는 다층막일 수 있다.
일 실시예에 따른 제1-2 게이트 도전층(GAT1-2)은 제1-2a 서브 게이트 도전층(GAT1-2a) 및 제1-2b 서브 게이트 도전층(GAT1-2b)을 포함할 수 있다. 제1-2a 서브 게이트 도전층(GAT1-2a)은 제1 게이트 절연층(GI1)에 인접하게 위치하고, 제1-2b 서브 게이트 도전층(GAT1-2b)은 제1-2a 서브 게이트 도전층(GAT1-2a) 상에 위치할 수 있다. 제1-2b 서브 게이트 도전층(GAT1-2b)은 제1-2a 서브 게이트 도전층(GAT1-2a)보다 얇은 두께를 가질 수 있다. 일 실시예에 따른 제1-2a 서브 게이트 도전층(GAT1-2a)은 알루미늄을 포함하고, 1-2b 서브 게이트 도전층(GAT1-2b)은 티타늄을 포함할 수 있다. 본 명세서는 제1-2 게이트 도전층(GAT1-2)의 이중층 구조를 설명하였으며, 동일한 공정에서 제조되는 제1 게이트 도전층(GAT1)은 동일한 적층 구조를 가질 수 있다.
제1-2b 게이트 도전층(GAT1-2b)은 제3 접촉 구멍(C13)과 중첩하는 제1 개구부(OP1)를 포함할 수 있다. 또한 제1-2a 게이트 도전층(GAT1-2a)은 제3 접촉 구멍(C13)과 중첩하는 제3 그루브(GV3)를 포함할 수 있다.
제1 게이트 도전층(GAT1) 및 제1 게이트 절연층(GI1) 위에는 제2 게이트 절연층(GI2)이 위치할 수 있다. 제2 게이트 절연층(GI2)은 실리콘산화물(SiOx), 실리콘질화물(SiNx) 및 실리콘질산화물(SiOxNy) 중 적어도 하나를 포함한 단층 또는 다층일 수 있다.
제2 게이트 절연층(GI2) 상에는 제1 표시 영역(DAa)에 위치하는 상부 전극(UE) 및 제2 표시 영역(DAb)에 위치하는 제2-2 게이트 도전층(GAT2-2)을 포함하는 제2 게이트 도전층(GAT2)이 위치할 수 있다.
상부 전극(UE)은 게이트 전극(GE, 또는 하부 전극)과 중첩하면서 유지 커패시터를 형성할 수 있다.
제2-2 게이트 도전층(GAT2-2)은 제2-2a 서브 게이트 도전층(GAT2-2a) 및 제2-2b 서브 게이트 도전층(GAT2-2b)을 포함할 수 있다. 제2-2a 서브 게이트 도전층(GAT2-2a)은 제2 게이트 절연층(GI2)에 인접하게 위치하고, 제2-2b 서브 게이트 도전층(GAT2-2b)은 제2-2a 서브 게이트 도전층(GAT2-2a) 상에 위치할 수 있다. 제2-2b 서브 게이트 도전층(GAT2-2b)은 제2-2a 서브 게이트 도전층(GAT2-2a)보다 얇은 두께를 가질 수 있다. 일 실시예에 따라 제2-2a 서브 게이트 도전층(GAT2-2a)은 알루미늄을 포함하고, 제2-2b 서브 게이트 도전층(GAT2-2b)은 티타늄을 포함할 수 있다. 본 명세서는 제2-2 게이트 도전층(GAT2-2)의 적층 구조를 설명하였으며, 이는 동일한 공정에서 형성되는 제2 게이트 도전층 (예를 들어 상부 전극(UE))에 모두 적용될 수 있음은 물론이다.
제2-2b 서브 게이트 도전층(GAT2-2b)은 제2 접촉 구멍(C12)과 중첩하는 제2 개구부(OP2)를 포함할 수 있다. 또한 제2-2a 게이트 도전층(GAT2-2a)은 제2 접촉 구멍(C12)과 중첩하는 제2 그루브(GV2)를 포함할 수 있다.
제2 게이트 도전층(GAT2) 및 제2 게이트 절연층(GI2) 상에는 제1 절연층(IL1)이 위치한다. 제1 절연층(IL1)은 실리콘산화물(SiOx), 실리콘질화물(SiNx) 및 실리콘질산화물(SiOxNy) 중 적어도 하나를 포함한 단층 또는 다층일 수 있다.
제1 절연층(IL1)은 접촉 구멍(C11, C12, C13)에 인접한 영역에서 곡선 형태의 단면을 가질 수 있다. 제1 절연층(IL1)은 접촉 구멍(C11, C12, C13)에서 스무스한 형태를 가질 수 있다.
제1 절연층(IL1) 위에 데이터 도전층이 위치할 수 있다.
데이터 도전층은 제1 표시 영역(DAa)에 위치하는 소스 전극(SE) 및 드레인 전극(DE), 제2 표시 영역(DAb)에 위치하는 제1 연결 전극(SD1) 및 제3 표시 영역(DAc)에 위치하는 제2 연결 전극(SD2)을 포함할 수 있다.
소스 전극(SE)과 드레인 전극(DE)은 제1 절연층(IL1), 제2 게이트 절연층(GI2) 및 제1 게이트 절연층(GI1)에 형성된 제1 접촉 구멍(C11)을 통해 반도체층(ACT)의 제1 영역(P) 및 제2 영역(Q)과 각각 연결된다.
제1 연결 전극(SD1)은 제1 절연층(IL1)에 형성된 제2 접촉 구멍(C12)을 통해 제2-2 게이트 도전층(GAT2-2)과 연결될 수 있다. 제1 연결 전극(SD1)은 제2-2b 서브 게이트 도전층(GAT2-2b)을 관통하여 제2-2a 서브 게이트 도전층(GAT2-2a)의 상부면과 연결될 수 있다. 제1 연결 전극(SD1)은 제2 그루브(GV2)를 채울 수 있다.
제2 연결 전극(SD2)은 제1 절연층(IL1) 및 제2 게이트 절연층(GI2)에 형성된 제3 접촉 구멍(C13)을 통해 제1-2 게이트 도전층(GAT1-2)과 연결될 수 있다. 제2 연결 전극(SD2)은 제1-2b 서브 게이트 도전층(GAT1-2b)을 관통하여 제1-2a 서브 게이트 도전층(GAT1-2a)의 상부면과 연결될 수 있다. 제2 연결 전극(SD2)은 제3 그루브(GV3)를 채울 수 있다.
데이터 도전층은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등을 포함할 수 있으며, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
한편 도 3을 참조하면 데이터 도전층과 맞닿는 제1 절연층(IL1)의 상부면(IL1-S)의 적어도 일부(R1)는 불소(F), 불소계 화합물 또는 CFx를 포함할 수 있다. 이때 x는 1 이상의 자연수일 수 있다.
제조 공정 중에 제1 절연층(IL1)의 상부면에는 불소, 불소계 화합물 또는 CFx 폴리머가 잔류할 수 있다. 데이터 도전층을 형성하는 공정에서 데이터 도전층과 중첩하는 영역에는 불소, 불소계 화합물 또는 CFx 폴리머가 잔류할 수 있다. 데이터 도전층의 패터닝 공정에서 데이터 금속층과 중첩하지 않는 영역에 위치하는 불소, 불소계 화합물 또는 CFx 폴리머는 패터닝 공정에서 제거될 수 있다.
다시 도 2를 참조하면, 제1 절연층(IL1) 및 데이터 도전층 위에는 제2 절연층(IL2)이 위치한다.
제2 절연층(IL2)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 본 명세서는 단층으로 형성된 제2 절연층(IL2)을 도시하였으나 이에 제한되지 않고 다중층으로 형성될 수 있다.
제2 절연층(IL2) 상에는 제1 전극(E1)이 위치한다. 제1 전극(E1)은 제2 절연층(IL2)의 접촉 구멍을 통해 전기적으로 드레인 전극(DE)과 연결되어 있다.
제1 전극(E1)은 은(Ag), 리튬(Li), 칼슘(Ca), 알루미늄(Al), 마그네슘(Mg), 금(Au) 같은 금속을 포함할 수 있고, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수도 있다. 제1 전극(E1)은 금속 물질 또는 투명 도전성 산화물을 포함하는 단일층 또는 이들을 포함하는 다중층으로 이루어질 수 있다. 예를 들면, 제1 전극(E1)은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 삼중막 구조를 가질 수 있다.
게이트 전극(GE), 반도체층(ACT), 소스 전극(SE) 및 드레인 전극(DE)으로 이루어진 트랜지스터는 제1 전극(E1)에 연결되어 발광 소자에 전류를 공급한다.
제2 절연층(IL2)과 제1 전극(E1)의 위에는 격벽(IL3)이 위치한다.
격벽(IL3)은 제1 전극(E1)의 적어도 일부와 중첩하고 발광 영역을 정의하는 개구를 가진다. 개구는 제1 전극(E1)과 거의 유사한 평면 형태를 가질 수 있다. 개구는 평면상 원형 형태를 가질 수 있으며, 이에 제한되지 않고 마름모 또는 마름모와 유사한 팔각 형상, 사각형, 다각형, 타원형 등 어떠한 모양도 가질 수 있다.
격벽(IL3)은 유기 절연물을 포함할 수 있다. 또는 격벽(IL3)은 실리콘나이트라이드나 실리콘옥시나이트라이드, 또는 실리콘옥사이드와 같은 무기절연물을 포함할 수 있다. 또는, 격벽(IL3)은 유기절연물 및 무기절연물을 포함할 수 있다. 일 실시예에서, 격벽(IL3)은 광차단 물질을 포함하며, 블랙으로 구비될 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대, 니켈, 알루미늄, 몰리브덴, 및 그의 합금, 금속 산화물 입자(예컨대, 크롬 산화물) 또는 금속 질화물 입자(예컨대, 크롬 질화물) 등을 포함할 수 있다. 격벽(IL3)이 광차단 물질을 포함하는 경우, 격벽(IL3)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 격벽(IL3)은 광차단 물질을 포함하지 않고, 투광성의 유기절연물을 포함할 수 있다.
격벽(IL3) 상에는 스페이서(SPC)가 배치될 수 있다. 스페이서(SPC)는 폴리이미드와 같은 유기 절연물을 포함할 수 있다. 또는, 스페이서(SPC)는 실리콘질화물(SiNX)나 실리콘산화물(SiO2)과 같은 무기절연물을 포함하거나, 유기절연물 및 무기절연물을 포함할 수 있다.
또는 일 실시예에서, 스페이서(SPC)는 격벽(IL3)과 동일한 물질을 포함할 수 있다. 이 경우, 격벽(IL3)과 스페이서(SPC)는 하프톤 마스크 등을 이용한 마스크 공정에서 함께 형성될 수 있다. 일 실시예에서, 격벽(IL3)과 스페이서(SPC)는 다른 물질을 포함할 수 있다.
제1 전극(E1) 위에는 발광층(EML)이 위치한다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 발광층(EML)은 소정의 유색 컬러광을 생성할 수 있다. 발광층(EML)은 마스크를 이용하거나 잉크젯 공정을 이용하여 격벽의 개구 내에만 위치하도록 형성될 수 있다.
발광층(EML)과 제1 전극(E1) 사이에 제1 기능층(FL1)이 위치하고, 발광층(EML)과 제2 전극(E2) 사이에 제2 기능층(FL2)이 위치할 수 있다.
제1 기능층(FL1)은 정공 주입층(hole injection layer, HIL) 및 정공 수송층(hole transporting layer, HTL) 중 적어도 하나를 포함하고, 제2 기능층(FL2)은 전자 수송층(electron transporting layer, ETL) 및 전자 주입층(electron injection layer, EIL) 중 적어도 하나를 포함할 수 있다.
발광층(EML)이 격벽(IL3)의 개구에 대응하도록 각 화소 마다 배치되는데 반해, 제1 기능층(FL1) 및 제2 기능층(FL2)은 각각 기판(SUB)을 전체적으로 커버하도록 일체로 형성될 수 있다. 달리 말하면, 제1 기능층(FL1) 및 제2 기능층(FL2)은 각각 기판(SUB)의 표시 영역(DA)을 전체적으로 커버하도록 일체로 형성될 수 있다.
발광층(EML) 위에는 제2 전극(E2)이 위치한다. 제2 전극(E2)은 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag), 금(Au), 니켈(Ni), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo) 등을 포함하는 반사성 금속 또는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전성 산화물(TCO)을 포함할 수 있다.
제1 전극(E1), 발광층(EML) 및 제2 전극(E2)은 발광 소자를 구성할 수 있다. 제1 전극(E1) 및 제2 전극(E2)으로부터 각각 정공과 전자가 발광층(EML) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
이하에서는 도 4 내지 도 10을 참고하여 일 실시예에 따른 표시 장치의 제조 방법에 대해 살펴본다. 도 4 내지 도 10 각각은 일 실시예에 따른 표시 장치의 제조 방법에 따른 단면도이다. 전술한 구성요소와 동일한 구성요소에 대한 설명은 생략하기로 한다.
우선 도 4를 참조하면, 기판(SUB)의 전면에 위치하는 버퍼층(BF)을 형성한다. 이후 제1 표시 영역(DAa)에 위치하는 반도체층(ACT)을 형성하고, 기판(SUB)의 전면에 위치하는 제1 게이트 절연층(GI1)을 형성한다. 그 이후 제1 게이트 절연층(GI1) 상에 위치하는 제1 게이트 도전층(GAT1)을 형성한다. 제1 게이트 도전층(GAT1)은 제1 표시 영역(DAa)에 위치하는 게이트 전극(GE), 그리고 제3 표시 영역(DAc)에 위치하는 제1-2 게이트 도전층(GAT1-2)을 포함할 수 있다. 그리고 나서 제1 게이트 도전층(GAT1) 상에 기판(SUB)의 전면과 중첩하는 제2 게이트 절연층(GI2)을 형성한다. 제2 게이트 절연층(GI2) 상에 제2 게이트 도전층(GAT2)을 형성한다. 제2 게이트 도전층(GAT2)은 제1 표시 영역(DAa)과 중첩하는 상부 전극(UE) 및 제2 표시 영역(DAb)과 중첩하는 제2-2 게이트 도전층(GAT2-2)을 포함할 수 있다.
그리고 나서 도 5에 도시된 바와 같이 제2 게이트 도전층(GAT2) 상에 기판(SUB) 전면과 중첩하는 제1 절연층(IL1)을 형성한다. 이후 도 6에 도시된 바와 같이 접촉 구멍을 형성하기 위한 감광성 패턴(PR)을 제1 절연층(IL1) 상에 형성한다.
다음 도 7에 도시된 바와 같이 감광성 패턴(PR)을 마스크로 하여 제1 접촉 구멍(C11), 제2 접촉 구멍(C12) 및 제3 접촉 구멍(C13)을 형성할 수 있다.
제1 접촉 구멍(C11)은 제1 표시 영역(DAa)에서 반도체층(ACT)의 제1 영역(P)과 중첩하는 제1-1 접촉 구멍(C11-1), 및 반도체층(ACT)의 제2 영역(Q)과 중첩하는 제1-2 접촉 구멍(C11-2)을 포함할 수 있다. 제2 접촉 구멍(C12)은 제2 표시 영역(DAb)에서 제2-2 게이트 도전층(GAT2-2)과 중첩할 수 있다. 제3 접촉 구멍(C13)은 제3 표시 영역(DAc)에서 제1-2 게이트 도전층(GAT1-2)과 중첩할 수 있다.
이때 제1 접촉 구멍(C11)은 제1 절연층(IL1), 제2 게이트 절연층(GI2)을 관통할 수 있다. 또한 도 7의 제조 공정에서는 제1 접촉 구멍(C11)은 제1 게이트 절연층(GI1)의 일부에만 위치할 수 있다. 제1 게이트 절연층(GI1)의 일부는 식각되지 않은 채로 반도체층(ACT)을 덮을 수 있다.
제2 접촉 구멍(C12)은 제1 절연층(IL1)을 관통할 수 있다. 제2 접촉 구멍(C12)은 제2-2b 게이트 도전층(GAT2-2b)을 관통할 수 있다. 또한 제2 접촉 구멍(C12)은 제2-2a 게이트 도전층(GAT2-2a)의 일부에도 형성될 수 있다. 제2 접촉 구멍(C12)에 의해 제2-2a 게이트 도전층(GAT2-2a)은 제2 그루브(GV2)를 포함할 수 있다.
제3 접촉 구멍(C12)은 제1 절연층(IL1) 및 제2 게이트 절연층(GI2)을 관통할 수 있다. 제3 접촉 구멍(C13)은 제1-2b 게이트 도전층(GAT1-2b)을 관통할 수 있다. 또한 제3 접촉 구멍(C13)은 제1-2a 게이트 도전층(GAT1-2a)의 일부에도 형성될 수 있다. 제3 접촉 구멍(C13)에 의해 제1-2a 게이트 도전층(GAT1-2a)은 제3 그루브(GV3)를 포함할 수 있다.
이후 도 8에 도시된 바와 같이 감광성 패턴(PR)을 제거하고 반도체층(ACT)에 어닐링 공정을 실시할 수 있다. 어닐링 공정을 통해 반도체층(ACT)의 탈수소화가 진행될 수 있다. 반도체층(ACT)에서 유출되는 수소는 제1 접촉 구멍(C11)에 의해 노출된 제2 게이트 절연층(GI2)을 통해 외부로 배출될 수 있다.
그리고 나서 도 9에 도시된 바와 같이 마스크 없이 기판(SUB) 전면에 대해 건식 식각 공정을 실시한다. 이때 제1 접촉 구멍(C11)과 중첩하는 제1 게이트 절연층(GI1)의 일부는 식각될 수 있다. 제1 접촉 구멍(C11)은 도 9의 식각 공정을 통해 제1 게이트 절연층(GI1)을 완전히 관통할 수 있다.
기판(SUB)의 전면에 대한 식각 공정에서 접촉 구멍(C11, C12, C13)에 인접한 제1 절연층(IL1) 역시 식각될 수 있다. 식각된 제1 절연층(IL1)의 단면은 곡면 형태를 가질 수 있다. 또한 제1 절연층(IL1)의 두께(t12)는 도 8에 도시된 제1 절연층(IL1)의 두께(t11) 대비 작을 수 있다. 기판(SUB)의 전면에 대한 식각 공정에서 제1 절연층(IL1)도 일부 식각될 수 있다.
기판(SUB) 전면에 대한 건식 식각 공정에서 제1 절연층(IL1)의 상부면은 불소(F), 불소계 화합물을 포함하거나 CFx 를 포함하게 될 수 있다. 이때 x는 1 이상의 자연수일 수 있다.
이후 도 10에 도시된 바와 같이 제1 절연층(IL1) 상이 데이터 도전층을 형성한다. 데이터 도전층은 제1 영역(P)과 연결되는 소스 전극(SE), 제2 영역(Q)과 연결되는 드레인 전극(DE), 제2-2 게이트 도전층(GAT2-2)과 연결되는 제1 연결 전극(SD1), 제1-2 게이트 도전층(GAT1-2)과 연결되는 제2 연결 전극(SD2)을 포함할 수 있다.
데이터 도전층은 도시하지 않았으나 기판(SUB) 전면에 대해 도전 물질층을 형성한 이후 상기 도전 물질층을 식각하여 형성될 수 있다. 이때 식각되는 도전 물질층에 의해 제1 절연층(IL1) 상에 잔류하는 불소(F), 불소계 화합물 또는 CFx가 제거될 수 있다. 데이터 도전층과 맞닿는 제1 절연층(IL1)의 적어도 일부에만 불소(F), 불소계 화합물 또는 CFx가 잔류할 수 있다.
이후 데이터 도전층 상에 제2 절연층(IL2), 제1 전극(E1), 격벽(IL3), 제1 기능층(FL1), 발광층(EML), 제2 기능층(FL2) 및 제2 전극(E2)을 순차적으로 형성하여 도 2에서 설명한 표시 장치를 제공할 수 있다.
일 실시예에 따르면 접촉 구멍을 식각하는 공정에서 반도체층과 중첩하는 제1 게이트 절연층의 일부를 잔류시키고, 반도체층에 대해 어닐링 공정을 실시함에 따라, 반도체층 상에 산화막이 발생되는 것을 방지할 수 있다. 반도체층 상에 산화막이 형성되지 않으므로 산화막을 제거하기 위한 공정이 생략될 수 있다. 산화막을 제거하는 공정에서는 접촉 구멍에 의해 노출된 제2-2 게이트 도전층이나 제1-2 게이트 도전층이 단락되는 문제가 발생할 수 있는 바, 산화막을 제거하는 공정이 생략된 일 실시예에 따라 제조하는 경우 표시 장치의 신뢰성이 향상될 수 있다.
이하 도 11 내지 도 16을 참고하여 일 실시예에 따른 표시 장치를 살펴본다. 도 11은 일 실시예에 따른 표시 장치의 단면도이고, 도 12 내지 도 16 각각은 제조 공정에 따른 표시 장치의 단면도이다. 전술한 구성요소와 동일한 설명에 대한 설명은 생략하기로 한다.
도 11을 참조하면, 일 실시예에 따른 표시 장치는 제1 절연층(IL1)과 데이터 도전층 사이에 위치하는 보조층(L1)을 더 포함할 수 있다. 보조층(L1)은 비정질 실리콘을 포함할 수 있으며 이에 제한되는 것은 아니다.
보조층(L1)은 제1 절연층(IL1)의 상부면과, 제1 절연층(IL1)의 상부면과 마주하는 데이터 도전층의 하부면 사이에 배치될 수 있다. 보조층(L1)은 데이터 도전층의 끝단과 정렬된 형태를 가질 수 있다. 보조층(L1)과 데이터 도전층의 측면은 하나의 일면을 형성할 수 있다.
이하에서는 도 12 내지 도 16을 참조하여 도 11의 표시 장치를 제조하는 방법에 대해 살펴본다. 전술한 제조 공정과 동일한 구성에 대해서는 설명을 생략하기로 한다.
우선 도 12를 참조하면 제1 절연층(IL1) 상에 기판(SUB)의 전면과 중첩하는 보조 물질층(L1')을 형성한다. 보조 물질층(L1')은 비정질 실리콘을 포함할 수 있으며 이에 제한되는 것은 아니다.
이후 도 13에 도시된 바와 같이 접촉 구멍을 형성하기 위한 감광성 패턴(PR)을 형성한다. 다음 도 14에 도시된 바와 같이 제1 접촉 구멍(C11), 제2 접촉 구멍(C12) 및 제3 접촉 구멍(C13)을 형성할 수 있다. 그리고 나서 도 15에 도시된 바와 같이 감광성 패턴(PR)을 제거하고, 반도체층(ACT)에 어닐링 공정을 수행한다.
다음 도 16에 도시된 바와 같이 기판(SUB)의 전면에 대해 건식 식각 공정을 수행한다. 이때 보조 물질층(L1')은 두께 방향으로 일부 식각될 수 있다. 도 15에 도시된 보조층(L1)의 두께(t21) 대비 도 16에 도시된 보조층(L1)의 두께(t22)는 작을 수 있다. 그러나 이러한 실시예에 제한되지 않고 보조 물질층(L1')은 완전히 식각될 수도 있다.
이후 보조 물질층(L1') 상에 데이터 도전 물질층을 형성하고 식각하여 도 11에 도시된 바와 같이 데이터 도전층 및 보조층(L1)을 형성할 수 있다. 데이터 도전층을 형성하는 공정에서, 데이터 도전층과 중첩하지 않는 보조 물질층(L1')은 제거될 수 있다. 보조층(L1)은 도 11에 도시된 바와 같이 제1 절연층(IL1)과 데이터 도전층 사이에만 남을 수 있다.
또한 이러한 실시예에 제한되지 않고 도 16의 식각 공정에서 보조 물질층(L1')이 완전히 제거된 경우, 도 2에 도시된 형태의 표시 장치가 제공될 수 있다.
일 실시예에 따르면 반도체층을 어닐링하는 공정에서 반도체층은 제1 게이트 절연층에 의해 커버될 수 있다. 어닐링 공정을 진행하더라도 반도체층의 산화가 발생하지 않는다. 반도체층이 커버되지 않는 경우, 어닐링 공정 이후 반도체층의 상부면에 산화막이 형성될 수 있다. 상기 산화막을 제거하기 위한 식각 공정에서 제1-2 게이트 도전층 및 제2-2 게이트 도전층과 같이 접촉 구멍에 의해 노출된 도전층이 식각될 수 있으며, 이에 따른 단락 위험이 있다. 일 실시예에 따른 경우 상기와 같은 단락을 방지할 수 있으며, 신뢰성이 향상된 표시 장치의 제공이 가능할 수 있다.
이하에서는 도 17을 참조하여 일 실시예에 따른 표시 장치의 일 화소를 설명한다. 도 17은 일 실시예에 따른 일 화소에 대한 회로도이다.
도 17을 참조하면, 일 실시예에 의한 표시 장치는 영상을 표시할 수 있는 복수의 화소(PX) 및 복수의 신호선(127, 151, 152, 154, 155, 171, 172)을 포함한다. 하나의 화소(PX)는 복수의 신호선(127, 151, 152, 154, 155, 171, 172)에 연결된 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 본 실시예에서는 하나의 화소(PX)가 하나의 발광 다이오드(ED)를 포함하는 예를 주로 하여 설명한다.
신호선(127, 151, 152, 154, 155, 171, 172)은 초기화 전압선(127), 복수의 스캔선(151, 152, 154), 발광 제어선(155), 데이터선(171), 그리고 구동 전압선(172)을 포함할 수 있다.
초기화 전압선(127)은 초기화 전압(Vint)을 전달할 수 있다. 복수의 스캔선(151, 152, 154)은 각각 스캔 신호(GWn, GIn, GI(n+1))를 전달할 수 있다. 스캔 신호(GWn, GIn, GI(n+1))는 화소(PX)가 포함하는 트랜지스터(T2, T3, T4, T7)를 턴온/턴오프할 수 있는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있다.
한 화소(PX)에 연결된 스캔선(151, 152, 154)은 스캔 신호(GWn)를 전달할 수 있는 제1 스캔선(151), 제1 스캔선(151)과 다른 타이밍에 게이트 온 전압을 가지는 스캔 신호(GIn)를 전달할 수 있는 제2 스캔선(152), 그리고 그리고 스캔 신호(GI(n+1))를 전달할 수 있는 제3 스캔선(154)을 포함할 수 있다. 본 실시예에서는 제2 스캔선(152)이 제1 스캔선(151)보다 이전 타이밍에 게이트 온 전압을 전달하는 예에 대해 주로 설명한다. 예를 들어, 스캔 신호(GWn)가 한 프레임 동안 인가되는 스캔 신호들 중 n번째 스캔 신호(Sn)(n은 1 이상의 자연수)인 경우, 스캔 신호(GIn)는 (n-1)번째 스캔 신호(S(n-1)) 등과 같은 전단 스캔 신호일 수 있고, 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)일 수 있다. 그러나 본 실시예는 이에 한정되는 것은 아니고, 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)와 다른 스캔 신호일 수도 있다.
발광 제어선(155)은 제어 신호를 전달할 수 있고, 특히 화소(PX)가 포함하는 발광 다이오드(ED)의 발광을 제어할 수 있는 발광 제어 신호(EM)를 전달할 수 있다. 발광 제어선(155)이 전달하는 제어 신호는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있으며, 스캔선(151, 152, 154)이 전달하는 스캔 신호와 다른 파형을 가질 수 있다.
데이터선(171)은 데이터 신호(Dm)를 전달하고, 구동 전압선(172)은 구동 전압(ELVDD)을 전달할 수 있다. 데이터 신호(Dm)는 표시 장치에 입력되는 영상 신호에 따라 다른 전압 레벨을 가질 수 있고, 구동 전압(ELVDD)은 실질적으로 일정한 레벨을 가질 수 있다.
도시하지 않았으나, 표시 장치는 복수의 신호선(127, 151, 152, 154, 155, 171, 172)에 신호를 전달하는 구동부를 더 포함할 수 있다.
한 화소(PX)가 포함하는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
제1 스캔선(151)은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 스캔 신호(GWn)를 전달할 수 있고, 제2 스캔선(152)은 제4 트랜지스터(T4)에 스캔 신호(GIn)를 전달할 수 있고, 제3 스캔선(154)은 제7 트랜지스터(T7)에 스캔 신호(GI(n+1))를 전달할 수 있으며, 발광 제어선(155)은 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 발광 제어 신호(EM)를 전달할 수 있다.
구동 트랜지스터(T1)의 게이트 전극(G1)은 구동 게이트 노드(GN)를 통해 커패시터(Cst)의 일단과 연결되고, 구동 트랜지스터(T1)의 제1 전극(Ea1)은 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되고, 구동 트랜지스터(T1)의 제2 전극(Eb1)은 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드(anode)와 연결된다. 구동 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터선(171)이 전달하는 데이터 신호(Dm)를 전달받아 발광 다이오드(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔선(151)과 연결되고, 제2 트랜지스터(T2)의 제1 전극(Ea2)은 데이터선(171)과 연결되며, 제2 트랜지스터(T2)의 제2 전극(Eb2)은 구동 트랜지스터(T1)의 제1 전극(Ea1)과 연결되며 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결된다. 제2 트랜지스터(T2)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(GWn)에 따라 턴온되어 데이터선(171)으로부터 전달된 데이터 신호(Dm)를 구동 트랜지스터(T1)의 제1 전극(Ea1)으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제1 스캔선(151)에 연결되고, 제3 트랜지스터(T3)의 제1 전극(Ea3)은 구동 트랜지스터(T1)의 제2 전극(Eb1)과 연결되며 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드와 연결된다. 제3 트랜지스터(T3)의 제2 전극(Eb3)은 제4 트랜지스터(T4)의 제2 전극(Eb4), 커패시터(Cst)의 일단 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 연결된다. 제3 트랜지스터(T3)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(GWn)에 따라 턴온되어 구동 트랜지스터(T1)의 게이트 전극(G1)과 제2 전극(Eb1)을 서로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)의 게이트 전극(G4)은 제2 스캔선(152)과 연결되고, 제4 트랜지스터(T4)의 제1 전극(Ea4)은 초기화 전압(Vint) 단자와 연결되며, 제4 트랜지스터(T4)의 제2 전극(Eb4)은 제3 트랜지스터(T3)의 제2 전극(Eb3)을 거쳐 커패시터(Cst)의 일단 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 연결된다. 제4 트랜지스터(T4)는 제2 스캔선(152)을 통해 전달받은 스캔 신호(GIn)에 따라 턴온되어 초기화 전압(Vint)을 구동 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(155)과 연결되며, 제5 트랜지스터(T5)의 제1 전극(Ea5)은 구동 전압선(172)과 연결되고, 제5 트랜지스터(T5)의 제2 전극(Eb5)은 구동 트랜지스터(T1)의 제1 전극(Ea1) 및 제2 트랜지스터(T2)의 제2 전극(Eb2)에 연결된다.
제6 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(155)과 연결되며, 제6 트랜지스터(T6)의 제1 전극(Ea6)은 구동 트랜지스터(T1)의 제2 전극(Eb1) 및 제3 트랜지스터(T3)의 제1 전극(Ea3)과 연결되고, 제6 트랜지스터(T6)의 제2 전극(Eb6)은 발광 다이오드(ED)의 애노드와 전기적으로 연결된다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(155)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 턴온되고 이를 통해 구동 전압(ELVDD)이 다이오드 연결된 구동 트랜지스터(T1)를 통해 보상되어 발광 다이오드(ED)에 전달될 수 있다.
제7 트랜지스터(T7)의 게이트 전극(G7)은 제3 스캔선(154)과 연결되고, 제7 트랜지스터(T7)의 제1 전극(Ea7)은 제6 트랜지스터(T6)의 제2 전극(Eb6) 및 발광 다이오드(ED)의 애노드에 연결되고, 제7 트랜지스터(T7)의 제2 전극(Eb7)은 초기화 전압(Vint) 단자 및 제4 트랜지스터(T4)의 제1 전극(Ea4)에 연결된다.
트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 PMOS 등의 P형 채널 트랜지스터일 수 있으나 이에 한정되는 것은 아니고, 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나가 N형 채널 트랜지스터일 수도 있으며, P형 채널 트랜지스터와 N형 채널 트랜지스터를 모두 포함할 수도 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 구동 트랜지스터(T1)의 게이트 전극(G1)과 연결되고, 타단은 구동 전압선(172)과 연결된다. 발광 다이오드(ED)의 캐소드(cathode)는 공통 전압(ELVSS)을 전달하는 공통 전압(ELVSS) 단자와 연결되어 공통 전압(ELVSS)을 인가받을 수 있다.
상기에서 하나의 화소가 7개의 트랜지스터와 1개의 커패시터를 포함하는 구조에 대해 설명하였으나 이는 하나의 예시에 불과하며, 일 실시예에 의한 표시 장치의 한 화소(PX)가 포함하는 트랜지스터의 수와 커패시터의 수 및 이들의 연결 관계는 다양하게 변경이 가능하다.
상기에서 제3 트랜지스터(T3)는 스위칭 트랜지스터일 수 있다. 이하에서는 구동 트랜지스터(T1), 제3 트랜지스터(T3) 및 커패시터(Cst)를 위주로 일 실시예에 의한 표시 장치의 평면 및 단면 형상에 대해 더욱 설명한다.
이하에서는 도 18 내지 도 27을 참조하여 일 실시예에 따른 표시 장치에 대해 살펴본다. 도 18, 도 20, 도 22, 도 24, 도 26 각각은 일 실시예에 따른 표시 장치의 일부 구성을 나타낸 평면도이고, 도 19, 도 21, 도 23, 도 25 및 도 27 각각은 일 실시예에 따른 표시 장치의 일부 구성을 나타낸 단면도이다. 전술한 구성요소와 동일한 구성요소에 대한 설명은 생략할 수 있다.
우선 도 18, 도 19, 도 20 및 도 21을 살펴본다. 일 실시예에 의한 표시 장치는 기판(SUB), 기판(SUB) 위에 위치하는 제1 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133), 제3 트랜지스터(T3)의 채널(3132), 제1 영역(3131) 및 제2 영역(3133)을 포함하는 반도체층(ACT)이 위치할 수 있다. 도 20 및 도 21은 반도체층(ACT)을 도시하고 있다. 반도체층(ACT)은 구동 트랜지스터(T1) 및 제3 트랜지스터(T3)뿐만 아니라 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 채널, 제1 영역 및 제2 영역을 더 포함할 수 있다.
제1 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133), 제3 트랜지스터(T3)의 채널(3132), 제1 영역(3131) 및 제2 영역(3133)은 서로 연결되어 일체로 이루어질 수 있다. 제1 트랜지스터(T1)의 제2 영역(1133)은 제3 트랜지스터(T3)의 제1 영역(3131)으로부터 연장될 수 있다.
제1 트랜지스터(T1)의 채널(1132)은 평면 상에서 구부러진 형상으로 이루어질 수 있다. 다만, 제1 트랜지스터(T1)의 채널(1132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 제1 트랜지스터(T1)의 채널(1132)은 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 제1 트랜지스터(T1)의 채널(1132)의 양측에 제1 트랜지스터(T1)의 제1 영역(1131) 및 제2 영역(1133)이 위치할 수 있다.
제1 트랜지스터(T1)의 제2 영역(1133)은 평면 상에서 위아래로 연장되어, 아래쪽으로 연장된 부분은 제6 트랜지스터(T6)의 제1 영역과 연결될 수 있고, 위쪽으로 연장된 부분은 제3 트랜지스터(T3)의 제1 영역(3131)과 연결될 수 있다.
제3 트랜지스터(T3)의 채널(3132)의 양측에는 제3 트랜지스터(T3)의 제1 영역(3131) 및 제2 영역(3133)이 위치할 수 있다. 제3 트랜지스터(T3)의 일측 단부는 제1 트랜지스터(T1)의 제2 영역(1133)과 연결될 수 있고, 타측 단부는 제4 트랜지스터(T4)의 제2 영역과 연결될 수 있다.
기판(SUB)과 반도체층(ACT) 사이에는 버퍼층(BF)이 위치할 수 있다.
다음 도 22 및 도 23은 반도체층 및 제1 게이트 도전층을 함께 도시하고 있다. 기판(SUB) 및 반도체층(ACT) 위에는 제1 게이트 절연층(GI1)이 위치할 수 있다. 제1 게이트 절연층(GI1)의 적어도 일부는 버퍼층(BF) 바로 위에 위치할 수 있다. 즉, 제1 게이트 절연층(GI1)의 적어도 일부는 버퍼층(BF)과 접할 수 있다.
다음 제1 게이트 절연층(GI1) 상에는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 제1 스캔선(151), 제2 스캔선(152) 및 발광 제어선(155)을 포함할 수 있다. 제1 스캔선(151), 제2 스캔선(152) 및 발광 제어선(155)은 대략 행 방향으로 연장될 수 있다. 제1 스캔선(151), 제2 스캔선(152) 및 발광 제어선(155) 각각은 복수의 화소에 연결될 수 있다. 예를 들면, 동일한 행에 위치하는 복수의 화소들이 동일한 제1 스캔선(151), 제2 스캔선(152) 및 발광 제어선(155)에 연결될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극 및 제3 트랜지스터(T3)의 게이트 전극(3151)과 연결될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극 및 제3 트랜지스터(T3)의 게이트 전극과 일체로 이루어질 수 있다. 제2 스캔선(152)은 제4 트랜지스터(T4)의 게이트 전극과 연결될 수 있다. 제2 스캔선(152)은 제4 트랜지스터(T4)의 게이트 전극과 일체로 이루어질 수 있다. 제2 스캔선(152)은 이전 단의 화소에 위치하는 제7 트랜지스터(T7)의 게이트 전극과 연결될 수 있다. 즉, 제7 트랜지스터(T7)에 연결되는 제3 스캔선(154)은 후단의 제2 스캔선(152)으로 이루어질 수 있다. 발광 제어선(155)은 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극과 연결될 수 있다. 발광 제어선(155)은 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극과 일체로 이루어질 수 있다.
제1 게이트 도전층은 제1 트랜지스터(T1)의 게이트 전극(1151)을 더 포함할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(1151)은 제1 트랜지스터(T1)의 채널(1132)과 중첩할 수 있다.
도 24 및 도 25는 반도체층, 제1 게이트 도전층 및 제2 게이트 도전층을 함께 도시하고 있다. 제1 게이트 도전층 및 제1 게이트 절연층(GI1) 위에는 제2 게이트 절연층(GI2)이 위치할 수 있다. 제2 게이트 절연층(GI2)의 적어도 일부는 제1 게이트 절연층(GI1) 바로 위에 위치할 수 있다.
제2 게이트 절연층(GI2) 상에는 제2 게이트 도전층이 위치할 수 있다. 제2 게이트 도전층은 유지 전극(1153)을 포함할 수 있다. 유지 전극(1153)은 제1 게이트 전극(1151)과 중첩하여 커패시터(Cst)를 이룰 수 있다.
제2 게이트 도전층은 초기화 전압선(127)을 더 포함할 수 있다. 초기화 전압선(127)은 대략 행 방향으로 연장될 수 있다. 초기화 전압선(127)은 복수의 화소에 연결될 수 있다. 예를 들면, 동일한 행에 위치하는 복수의 화소들이 동일한 초기화 전압선(127)에 연결될 수 있다.
도 26 및 도 27은 반도체층, 제1 게이트 도전층, 제2 게이트 도전층 및 데이터 도전층을 함께 도시하고 있다. 제2 게이트 도전층 및 제2 게이트 절연층(GI2) 위에는 제1 절연층(IL1)이 위치할 수 있다. 제1 절연층(IL1) 위에는 데이터선(171), 구동 전압선(172) 및 연결 전극(1175)을 포함하는 데이터 도전층이 위치할 수 있다. 데이터 도전층은 데이터선(171), 구동 전압선(172) 및 연결 전극(1175)을 포함할 수 있다.
데이터선(171) 및 구동 전압선(172)은 대략 열 방향으로 연장될 수 있다. 데이터선(171)은 제2 트랜지스터(T2)와 연결될 수 있다. 구동 전압선(172)은 제5 트랜지스터(T5)와 연결될 수 있다. 또한 구동 전압선(172)은 접촉 구멍(165)을 통해 유지 전극(1153)과도 연결될 수 있다. 유지 전극(1153)에 구동 전압(ELVDD)을 전달할 수 있다.
연결 전극(1175)은 유지 전극(1153)이 가지는 개구부를 통해 제1 구동 트랜지스터의 게이트 전극(1151)과 연결될 수 있다. 또한 연결 전극(1175)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와도 연결될 수 있다. 연결 전극(1175)은 제3 트랜지스터(T3)의 제2 영역 및 제4 트랜지스터(T4)의 제2 영역과 연결될 수 있다.
데이터 도전층은 추가적으로 다른 연결 전극을 더 포함할 수 있다. 이러한 연결 전극에 의해 제4 트랜지스터(T4)의 제4 트랜지스터(T4)의 제1 영역 및 제7 트랜지스터(T7)의 제2 영역이 초기화 전압선(127)과 연결될 수 있다. 또한, 제6 트랜지스터(T6)와 중첩하고, 제6 트랜지스터(T6)의 제2 영역과 연결되어 있는 연결 전극도 있을 수 있다.
여기서 구동 전압선(172)이 접촉 구멍(165)을 통해 유지 전극(1153)과 연결되는 구조는 도 2에서 설명한 제2 표시 영역(DAb)에서의 연결 구조와 대응할 수 있다. 또한 구동 전압선(172)이 제5 트랜지스터(T5)와 접촉 구멍(C11)을 통해 연결되는 구조는 도 2에서 설명한 제1 표시 영역(DAa)에서의 연결 구조와 대응할 수 있다. 또한 연결 전극(1175)의 일단이 접촉 구멍(C13)을 통해 제1 구동 트랜지스터의 게이트 전극(1151)과 연결되는 구조는 도 2에서 설명한 제3 표시 영역(DAc)에서의 연결 구조와 대응할 수 있다.
데이터 도전층 및 제1 절연층(IL1) 위에는 전술한 바와 같이 제2 절연층(IL2), 제1 전극(E1), 격벽(IL3), 발광층(EML) 및 제2 전극(E2)이 순차적으로 위치할 수 있다.
이하에서는 도 28을 참고하여 실시예에 대해 살펴본다. 도 28은 실시예에 따른 절연층의 단면 이미지이다. 도 28을 참고하면, 기판 전면에 대한 식각 공정 이후 제1 절연층의 단면이 스무스한 곡선 형태를 가짐을 확인하였다.
일 실시예에 따르면 접촉 구멍을 식각하는 공정에서 반도체층과 중첩하는 제1 게이트 절연층의 일부를 잔류시키고, 반도체층에 대해 어닐링 공정을 실시함에 따라, 반도체층 상에 산화막이 발생되는 것을 방지할 수 있다. 반도체층 상에 산화막이 형성되지 않으므로 산화막을 제거하기 위한 공정이 생략될 수 있다. 산화막을 제거하는 공정에서는 접촉 구멍에 의해 노출된 제2-2 게이트 도전층이나 제1-2 게이트 도전층이 단락되는 문제가 발생할 수 있는 바, 산화막을 제거하는 공정이 생략된 일 실시예에 따라 제조하는 경우 표시 장치의 신뢰성이 향상될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
SUB: 기판 ACT: 반도체층
GI1: 제1 게이트 절연층 GAT1: 제1 게이트 도전층
GI2: 제2 게이트 절연층 GAT2: 제2 게이트 도전층
IL1: 제1 절연층 IL2: 제2 절연층
C11, C12, C13: 접촉 구멍

Claims (20)

  1. 기판 상에 위치하는 반도체층,
    상기 반도체층 상에 위치하는 제1 게이트 절연층,
    상기 제1 게이트 절연층 상에 위치하는 제1 게이트 도전층,
    상기 제1 게이트 도전층 상에 위치하는 제2 게이트 절연층,
    상기 제2 게이트 절연층 상에 위치하는 제2 게이트 도전층,
    상기 제2 게이트 도전층 상에 위치하는 제1 절연층,
    상기 제1 절연층, 상기 제2 게이트 절연층 및 상기 제1 게이트 절연층을 관통하는 제1 접촉 구멍,
    상기 제1 절연층을 관통하는 제2 접촉 구멍, 그리고
    상기 제1 절연층 및 상기 제2 게이트 절연층을 관통하는 제3 접촉 구멍을 포함하고,
    상기 제1 절연층의 단면은 곡선 형태인 표시 장치.
  2. 제1항에서,
    상기 표시 장치는 상기 제1 절연층 상에 위치하는 데이터 도전층을 더 포함하고,
    상기 데이터 도전층은,
    상기 제1 접촉 구멍을 통해 상기 반도체층과 연결되는 소스 전극,
    상기 제2 접촉 구멍을 통해 상기 제2 게이트 도전층과 연결되는 제1 연결 전극, 그리고
    상기 제3 접촉 구멍을 통해 상기 제1 게이트 도전층과 연결되는 제2 연결 전극을 더 포함하는 표시 장치.
  3. 제2항에서,
    상기 데이터 도전층과 상기 제1 절연층 사이 계면은 불소, 불소계 화합물 또는 CFx를 포함하는 표시 장치:
    상기 x는 1 이상의 자연수이다.
  4. 제1항에서,
    상기 반도체층은 상기 제1 접촉 구멍과 중첩하는 영역에서 제1 두께를 가지고, 상기 반도체층의 다른 영역에서 제2 두께를 가지며,
    상기 제2 두께는 상기 제1 두께보다 큰 표시 장치.
  5. 제1항에서,
    상기 반도체층은 상기 제1 접촉 구멍과 중첩하는 제1 그루브를 포함하는 표시 장치.
  6. 제1항에서,
    상기 제1 게이트 도전층은 상기 제3 접촉 구멍과 중첩하는 제1-2 게이트 도전층을 포함하고,
    상기 제1-2 게이트 도전층은 제1-2a 서브 게이트 도전층 및 제1-2b 서브 게이트 도전층을 포함하며,
    상기 제1-2b 서브 게이트 도전층은 상기 제3 접촉 구멍과 중첩하는 개구부를 포함하는 표시 장치.
  7. 제6항에서,
    상기 제2 게이트 도전층은 상기 제2 접촉 구멍과 중첩하는 제2-2 게이트 도전층을 포함하고,
    상기 제2-2 게이트 도전층은 제2-2a 서브 게이트 도전층 및 제2-2b 서브 게이트 도전층을 포함하며,
    상기 제2-2b 서브 게이트 도전층은 상기 제2 접촉 구멍과 중첩하는 개구부를 포함하는 표시 장치.
  8. 제7항에서,
    상기 제1-2a 서브 게이트 도전층 및 상기 제2-2a 서브 게이트 도전층은 알루미늄을 포함하고,
    상기 1-2b 서브 게이트 도전층 및 상기 제2-2b 서브 게이트 도전층은 티타늄을 포함하는 표시 장치.
  9. 제2항에서,
    상기 데이터 도전층과 상기 제1 절연층 사이에 위치하는 보조층을 더 포함하는 표시 장치.
  10. 제9항에서,
    상기 보조층은 비정질 실리콘을 포함하는 표시 장치.
  11. 기판 상에 위치하는 반도체층을 형성하는 단계,
    상기 반도체층 상에 위치하는 제1 게이트 절연층을 형성하는 단계,
    상기 제1 게이트 절연층 상에 위치하는 제1 게이트 도전층을 형성하는 단계;
    상기 제1 게이트 도전층 상에 위치하는 제2 게이트 절연층을 형성하는 단계;
    상기 제2 게이트 절연층 상에 위치하는 제2 게이트 도전층을 형성하는 단계;
    상기 제2 게이트 도전층 상에 위치하는 제1 절연층을 형성하는 단계;
    상기 제1 게이트 절연층의 일부, 상기 제2 게이트 절연층 및 상기 제1 절연층을 식각하여 접촉 구멍을 형성하는 단계;
    상기 반도체층을 어닐링하는 단계; 그리고
    상기 기판 전면에 대해 식각하는 단계를 포함하는 표시 장치의 제조 방법.
  12. 제11항에서,
    상기 기판 전면에 대해 식각하는 공정에서 상기 제1 절연층의 일부 및 상기 제1 게이트 절연층의 일부가 식각되며,
    상기 제1 절연층, 상기 제2 게이트 절연층 및 상기 제1 게이트 절연층을 관통하는 제1 접촉 구멍이 형성되는 표시 장치의 제조 방법.
  13. 제12항에서,
    상기 기판 전면에 대해 식각하는 단계에서 상기 제1 절연층의 단면은 곡면으로 형성되는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 제1 절연층 상에 위치하는 데이터 도전층을 형성하는 단계를 더 포함하고,
    상기 데이터 도전층은,
    상기 반도체층과 연결되는 소스 전극,
    상기 제2 게이트 도전층과 연결되는 제1 연결 전극, 그리고
    상기 제1 게이트 도전층과 연결되는 제2 연결 전극을 포함하는 표시 장치의 제조 방법.
  15. 제14항에서,
    상기 데이터 도전층과 상기 제1 절연층 사이 계면은 불소, 불소계 화합물 또는 CFx를 포함하는 표시 장치의 제조 방법:
    상기 x는 1 이상의 자연수이다.
  16. 제14항에서,
    상기 반도체층은 상기 제1 접촉 구멍과 중첩하는 영역에서 제1 두께를 가지고, 상기 반도체층의 다른 영역에서 제2 두께를 가지며,
    상기 제2 두께는 상기 제1 두께보다 큰 표시 장치의 제조 방법.
  17. 제14항에서,
    상기 반도체층은 상기 제1 접촉 구멍과 중첩하는 제1 그루브를 포함하는 표시 장치의 제조 방법.
  18. 제11항에서,
    상기 제1 절연층 상에 보조 물질층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  19. 제18항에서,
    상기 제1 절연층 상에 데이터 도전층을 형성하는 단계를 더 포함하고,
    상기 데이터 도전층은,
    상기 반도체층과 연결되는 소스 전극,
    상기 제2 게이트 도전층과 연결되는 제1 연결 전극, 그리고
    상기 제1 게이트 도전층과 연결되는 제2 연결 전극을 포함하는 표시 장치의 제조 방법.
  20. 제19항에서,
    상기 데이터 도전층을 형성하는 단계에서, 상기 보조 물질층이 패터닝되어 상기 제1 절연층과 상기 데이터 도전층 사이에 위치하는 보조층이 형성되는 표시 장치의 제조 방법.
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