KR20230110346A - 고전력 전자 장치 및 이의 제조 방법 - Google Patents

고전력 전자 장치 및 이의 제조 방법 Download PDF

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KR20230110346A
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빅터 재더레이
리처드 피츠패트릭
앨런 한
릴리 영
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몰렉스 엘엘씨
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Abstract

고전력 전자 장치 및 이를 형성하는 방법이 개시된다. 고전력 전자 장치는 몰딩 화합물, 인쇄 회로 기판, 전기 전도성 콘택, 적어도 하나의 전자 구성요소, 및 몰딩 화합물을 포함하는 복수의 층으로 형성된다. 일 실시형태에서, 유전체 캐리어의 층이 또한 제공된다.

Description

고전력 전자 장치 및 이의 제조 방법
관련 출원
본 출원은 본 명세서에 참고로 포함되는, 2020년 12월 04일자로 출원된 미국 가출원 제63/121,524호에 대한 우선권을 주장한다.
기술분야
본 개시내용은 고전력 전자 장치 및 이의 제조 방법에 관한 것이다. 보다 구체적으로, 본 개시내용은 솔리드 스테이트 장치 및 이의 제조 방법에 관한 것이다.
"이동하는 차량," 산업, 상업, 및 소비자 시장이 전기화됨에 따라, 보다 신뢰할 수 있고, 더 작고, 더 가벼우며, 더 낮은 비용 전자 장치에 대한 필요성이 커진다. 이러한 경향과 함께, 전기 장치를 신뢰성 있고 지능적으로 조절하는 데 사용될 제어 및 스위치가 필요하다.
과거에는, 이러한 기능을 제공하기 위해 릴레이를 사용하였지만, 릴레이는 제한된 수명과 성능을 갖는 큰 전기기계 장치이며, 커지는 요건을 충족할 수 없다. 릴레이는 차세대 전자장치에 대한 실제적인 대안이 아니다.
MOSFET(금속 산화물 전계 효과 트랜지스터)을 사용하는 솔리드 스테이트 스위치는 과거에 사용된 릴레이에 대해 더 신뢰할 수 있고, 더 작고, 더 가볍고, 비용 효율적인 대안이다. MOSFET은 개별적으로 사용되거나 이러한 수준의 전력을 요구하는 애플리케이션을 위해 수백 암페어의 전류를 운반하도록 병렬로 배치될 수 있다.
고전력(높은 전류)을 전달하는 것과 관련된 문제 중 하나는 전류 경로에 생성된 열이다(I2 x R). 열이 증가함에 따라, 전자 장치의 수명 및 성능이 감소된다. 전류 경로에 생성된 열을 최소화하기 위한 핵심은 시스템의 저항을 감소시키는 것이다.
종래의 인쇄 회로 기판(PCB) 패키징 방법에서는, 높은 전류를 운반하는 능력이 구리 트레이스의 두께에 의해 제한된다. 더 높은 전류 응용에 대해, PCB를 제조하는 데 사용되는 공정으로 인한 실제 한계는 4 온스(144 마이크론 두께) 구리 층을 갖는 회로 기판이다. 일부 경우에, 다수의 층은 더 높은 전류를 운반하고 열을 제거할 수 있도록 전기적 및 열 비아로 상호 연결된다. 이는 다수의 문제를 야기하는데: PCB가 매우 비싸지며; 열이 내층으로부터 제거하기 어려워지고; 높은 전류 층을 신호 층과 혼합하는 것이 매우 어려워진다.
출원인은, 종종 더 작고, 더 가볍고, 보다 신뢰할 수 있고, 비용 효율적인 시스템을 생성하기 위해 유전체 재료의 표면 상에 높은 전류 전도성 금속 스탬핑, 고온 유전체 재료, 및 선택적으로 금속화된 회로 패턴의 이점을 통합하는, ASEP 기술로 지칭되는 독점적 기술을 갖는다. ASEP 기술은 설계자가 스탬핑 및 몰딩과 같은 종래의 제조 방법을 사용하여 높은 전류 운반 스위치 또는 모듈을 생성할 수 있게 하며, 고가의(두꺼운 구리) PCB에 대한 필요성을 제거하고, 시스템의 크기를 감소시키며 궁극적으로 매우 비용 효율적인 제품을 생성한다.
ASEP 기술이 과거에는 가능하지 않을 수 있는 고전력 전자 장치의 설계 및 제조를 가능하게 하지만, 공정은 추가적인 자본 및 툴링을 필요로 한다. 더 소량 응용을 위해, 추가적인 비용은 정당화하기 어려울 수 있다. 또한, 더 종래의 제조 방법을 사용하여 생성될 수 있는 일부 응용이 있을 수 있다.
따라서, 개선된 고전력 전자 장치 및 이의 개선된 제조 방법에 대한 필요성이 존재한다.
따라서, 일 실시형태에서, 본 개시내용은 몰딩 화합물의 제1 층, 인쇄 회로 기판을 포함하는 제1 층의 상부 상의 제2 층, 전기 전도성 콘택으로 형성된 제2 층의 상부 상의 제3 층, 적어도 하나의 전자 구성요소로 형성된 제3 층의 상부 상의 제4 층, 및 몰딩 화합물로 형성된 제4 층의 상부 상의 제5 층으로 형성된 고전력 전자 장치를 제공한다.
일 실시형태에서, 본 개시내용은 몰딩 화합물의 제1 층, 인쇄 회로 기판을 포함하는 제1 층의 상부 상의 제2 층, 전기 전도성 콘택으로 형성된 제2 층의 상부 상의 제3 층, 적어도 하나의 전자 구성요소로 형성된 제3 층의 상부 상의 제4 층, 및 몰딩 화합물로 형성된 제4 층의 상부 상의 제5 층으로 형성된 고전력 전자 장치를 제공한다.
일 실시형태에서, 본 개시내용은 두꺼운 전도성 재료의 시트로부터 스탬핑을 형성하고, 스탬핑은 리드 프레임 부분 및 리드 프레임 부분에 핑거에 의해 결합되는 적어도 제1 및 제2 전자 구성요소 장착 콘택을 포함하는, 단계, 및 조립체를 형성하기 위해 전자 구성요소를 제1 및 제2 전자 구성요소 장착 콘택에 부착하고, 전자 구성요소는 복수의 단자를 갖는, 단계를 포함하며, 전자 구성요소의 복수의 단자 중 하나는 제1 및 제2 전자 구성요소 장착 콘택에 부착되지 않는 고전력 전자 장치를 형성하는 방법을 제공한다.
본 개시내용은 예로서 예시되며, 동일한 도면 부호가 동일한 요소를 나타내는 첨부 도면에서 한정되지 않는다.
도 1은 고전력 전자 장치의 사시도를 도시한다;
도 2 내지 도 10은 고전력 전자 장치를 형성하는 제1 방법에 사용되는 구성요소의 평면도를 예시한다;
도 11 내지 도 16은 고전력 전자 장치를 형성하는 제2 방법에 사용되는 구성요소의 평면도를 예시한다.
첨부된 도면은 본 개시내용의 실시형태를 예시하며, 개시된 실시형태는 본 개시내용의 단지 예시적인 것에 불과하며, 다양한 형태로 구현될 수 있음이 이해되어야 한다. 따라서, 본 원에 개시된 특정한 상세 사항은 제한하는 것으로가 아니라, 단지 청구범위에 대한 기초 및 본 개시내용을 다양하게 이용하도록 당업자에게 교시하기 위한 대표적인 기초로 해석되어야 한다.
고전력 전자 장치(20) 및 이의 개선된 제조 방법이 본원에서 제공된다. 고전력 전자 장치(20)의 하나의 유형은, 50 Amp 미만의 전력을 스위칭하기 위한 하나의 FET(전계 효과 트랜지스터)을 필요로 하는 솔리드 스테이트 스위치와 같은, 솔리드 스테이트 장치이다. 일 실시형태에서, FET은 MOSFET(금속 산화물 전계 효과 트랜지스터)이다.
제1 제조 방법이 도 1 내지 도 10에 도시되어 있고; 제2 제조 방법은 도 1, 도 2 및 도 11 내지 도 16에 도시되어 있다.
다음의 단계에 의해 수행되는 도 1 내지 도 10에 도시된 제1 제조 방법에 주목한다.
도 2에 도시된 바와 같이, 스탬핑(22)은 두꺼운 전도성 재료의 시트로 형성된다. 일 실시형태에서, 재료는 구리이다. 다른 실시형태에서, 재료는 알루미늄이다. 재료는 약 200 마이크론 내지 약 3,000 마이크론의 두께를 갖고, 바람직하게는 약 500 마이크론 내지 약 800 마이크론의 두께를 가지며, 이는 전술한 바와 같이 전류 인쇄 회로 기판에 제공된 종래의 트레이스보다 훨씬 더 두껍다. 스탬핑(22)이 큰 두께를 갖기 때문에, 스탬핑(22)은 서로의 상부에 다수의 스탬핑을 스택할 필요 없이 높은 전류를 운반할 수 있다. 스탬핑(22)은 릴-투-릴(연속 흐름) 제조 공정에서 형성될 수 있다.
도 2 및 도 3에 도시된 바와 같이, 스탬핑(22)은 리드 프레임 섹션(26) 및 복수의 콘택(28a, 28b, 28c, 28d 및 32, 34, 36, 38, 40, 42, 44, 46)을 각각 포함하는 복수의 콘택 부조립체(24a, 24b, 24c, 24d)를 포함하며, 이들 중 일부는 리드 프레임 연결 핑거(48)에 의해 리드 프레임 섹션에 결합되며 이들 중 일부는 콘택 연결 핑거(50)에 의해 서로 연결된다. 핑거 연결 핑거(52)는 콘택(28b, 28d)과 같은 콘택을 리드 프레임 연결 핑거(48)에 연결하기 위해 제공될 수 있다. 각 콘택 부조립체(24a, 24b, 24c, 24d)는 핑거(50) 중 하나로부터 연장될 수 있거나 리드 프레임(26)으로부터 연장될 수 있는 회로 기판 콘택(54, 56)을 더 포함한다. 도시된 바와 같은 실시형태에서, 각 리드 프레임 섹션(26)은 콘택 및 핑거가 제공되는 내부 공간(66)을 획정하는 제1, 제2, 제3 및 제4 리드 프레임 부분(58, 60, 62, 64)을 갖는다. 3개의 리드 프레임 부분(58, 60, 62)만이 제공되는 경우, 내부 공간(66)은 인접한 콘택 부조립체(24a, 24b, 24c, 24d)의 제1 리드 프레임 부분(58)에 의해 더 획정된다. 콘택 부조립체(24a, 24b, 24c, 24d)의 제1 및 제2 리드 프레임 부분(58, 60)은 서로 평행하고, 컨택 부조립체(24a, 24b, 24c, 24d)의 제2 및 제3 리드 프레임 부분(62, 64)은 서로 연속적이고 제1 및 제2 리드 프레임 부분(58, 60)에 수직이다. 각 콘택 부조립체(24a, 24b, 24c, 24d)의 콘택은 콘택(28a, 28b)으로서 도시된 적어도 제1 및 제2 전자 구성요소 장착 콘택을 포함한다. 도시된 바와 같이, 리드 프레임 섹션(26) 중 하나로부터 연장되는 다른 콘택이 또한 제공될 수 있다.
제1 전자 구성요소 장착 콘택(28a)은 전자 구성요소 장착 콘택(28b)의 제2 장착 부분(68b)에 인접하고, 평행하고, 이로부터 이격되는 제1 장착 부분(68a)을 갖는다. 공간(70)은 제1과 제2 장착 부분(68a, 68b) 사이에 획정된다. 장착 부분(68a) 중 하나는 보이드(72)가 제공되도록 다른 장착 부분(68b)의 길이보다 큰 길이를 갖는다. 회로 기판 콘택(54)은 보이드(72) 내로 연장된다. 도 2 및 도 3에 도시된 구성은 콘택 부조립체의 콘택 및 핑거의 예를 나타내고, 다른 구성은 본 개시내용의 범위 내에 있다.
도 4 및 도 5에 도시된 바와 같이, FET과 같은 전자 구성요소(76)의 신호 단자(74)는 예를 들어 땜납, 와이어 또는 리본 본드 등에 의해 회로 기판 콘택(54)에 전기적으로 결합되고, 전자 구성요소(76)의 나머지 콘택(78)은 예를 들어 땜납, 와이어 또는 리본 본드 등에 의해 제1 및 제2 장착 부분(68a, 68b)에 전기적으로 결합된다. 전자 구성요소(76)는 제1과 제2 장착 부분(68a, 68b) 사이의 공간(70)에 걸쳐 있다. 또한, 전자 구성요소 장착 콘택(28c, 28d) 및 제2 회로 기판 콘택(56)은 스탬핑(22)의 일부로서 형성되고, FET과 같은 제2 전자 구성요소(76)는 동일한 방식으로 전기적으로 결합된다. 이 구성은 생성된 스위치를 역전되는 배터리 전압으로부터 스위치되는 것으로부터 보호한다. 역방향 배터리 보호가 필요하지 않은 경우, 제2 전자 구성요소(76), 장착 콘택(28c, 28d), 및 제2 회로 기판 콘택(56)은 필요하지 않겠지만, 당업자에 의해 이해되는 바와 같이, 회로를 완료하기 위해, 예를 들어 제로 옴 저항기 또는 스트랩의 추가와 같은 작은 수정이 필요할 것이다. 션트(80)는, 도 5를 참조하면, 전류 흐름의 측정을 허용하기 위해 제2 전자 구성요소 장착 콘택(28b, 28d) 사이에 또한 전기적으로 결합될 수 있다.
그 후, 도 6에 도시된 바와 같이, 콘택 부조립체(24a, 24b, 24c, 24d)는 그 위에 전자 구성요소(76)가 장착된 개별 부조립체(82a, 82b, 82c, 82d)를 형성하기 위해 개별화된다.
실장된 종래의 인쇄 회로 기판(PCB)(84)이 PCB 패널(86)(도 7)에 제공되고, 도 8에 도시된 바와 같이, 개별 부조립체(82a, 82b, 82c, 82d)는 PCB(84)의 상단 상에 놓인다. 각 부조립체(82a, 82b, 82c, 82d)의 콘택(28a, 28b, 28c, 28d, 32, 34, 36, 38, 40, 42, 44, 46)은 이어서 예를 들어 하나 이상의 땜납, 자체 태핑 나사와 같은 패스너, 와이어 또는 리본 본드 등에 의해 PCB(84)의 트레이스에 전기적으로 결합된다. 결합을 위한 다른 수단이 또한 제공될 수 있다.
다음으로, 도 10에 도시된 바와 같이, 리드 프레임 섹션(26) 및 각 부조립체(82a, 82b, 82c, 82d)의 핑거(48, 50, 52)는 콘택(28a, 28b, 32, 34, 36, 38, 40, 42, 44, 46, 54) 및 전자 구성요소(76)(및 제공되는 경우, 콘택(28c, 28d, 제2 회로 기판 콘택(56), 제2 전자 구성요소(76), 션트(80))만이 각 PCB(84)에 전기적으로 결합된 채로 남겨지도록 제거되어, 그리하여 개별 조립체(90)를 형성한다. 이어서 각 개별 조립체(90)는 PCB 패널(86)로부터 제거된다.
마지막으로, 도 1에 도시된 바와 같이, 각 개별 조립체(90)는 몰딩 화합물(92)로 오버몰딩되어 작은 솔리드 스테이트 스위치를 생성한다. 저압 몰딩 화합물이 사용될 수 있다.
도 7에 도시된 단계는 도 8에 도시된 단계 전에 임의의 시간에 수행될 수 있다.
일 실시형태에서, 회로 기판 콘택(54)(및 회로 기판 콘택(56))은 제거되고, 전자 구성요소(76)의 신호 단자(74)는 PCB(84)에 직접 전기적으로 결합된다.
도 1 내지 도 10에 도시된 제1 제조 방법은 하기 층을 갖는 고전력 전자 장치(20)의 샌드위치 구성을 생성한다: 몰딩 화합물(92)로 형성된 제1, 바닥 층, PCB(84)로 형성된 제1 층의 상부 상의 제2 층, 콘택(28a, 28b, 32, 34, 36, 38, 40, 42, 44, 46, 54)(및 제공되는 경우, 콘택(28c, 28d), 제2 회로 기판 콘택(56))으로 형성된 제2 층의 상부 상의 제3 층, 전자 구성요소(76)(및 제공되는 경우, 제2 전자 구성요소(76), 션트(80))로 형성된 제3 층의 상부 상의 제4 층, 및 몰딩 화합물(92)로 형성된 제4 층의 상부 상의 제5 층. 제5 층은 또한 제3 층에 의해 덮이지 않은 제2 층의 부분의 상부 상에 있다. 콘택(28a, 32, 34, 36, 38, 40, 42, 44, 46)은 다른 전기 장치(미도시)에 대한 연결을 위해 몰딩 화합물(92)로부터 외측으로 연장된다.
2개의 FET(76)을 갖는 실시형태가 제공되는 경우, 콘택은 핀을 형성한다. 하나의 핀은 전류 감지 핀일 수 있고, 핀은 결함 검출 핀(결함이 검출되는 경우 장치(20)를 차단하는 데 사용되는)일 수 있고, 핀은 활성화 핀(전류를 키고/끄는)일 수 있고, 핀은 접지일 수 있고, 핀은 배터리(전력원)에 연결되도록 구성될 수 있으며, 핀이 부하(구동되는 항목)에 연결되도록 구성될 수 있다. 일 실시형태에서, 하나의 FET(76)은 배터리 핀에 연결되는 반면, 다른 FET(76)은 로드 핀에 연결되고, 션트(80)는 배터리 및 로드 핀 각각에 연결된다. 따라서, 장치(20)는 본질적으로 스마트 솔리드 스테이트 릴레이를 형성한다.
다음의 단계에 의해 수행되는 도 1, 도 2, 및 도 11 내지 도 16에 도시된 제2 제조 방법에 주목한다.
스탬핑(22)은 도 2에 도시된 바와 같이 형성되고, 세부 사항은 본원에서 반복되지 않는다.
그 후, 도 11를 참조하면, 콘택 부조립체(24a, 24b, 24c, 24d)는 개별 부조립체를 형성하도록 개별화된다. 이 실시형태에서, 전자 구성요소(76)(및 제공되는 경우, 제2 전자 구성요소(76), 션트(80))는 개별화 전에 스탬핑(22) 상에 조립되지 않는다.
도 12에 도시된 바와 같이, 콘택 부조립체(24a, 24b, 24c, 24d)는 유전체 캐리어(92) 내로 인서트 몰딩된다. 다음으로, 도 13에 도시된 바와 같이, 리드 프레임 섹션(26) 및 각 콘택 부조립체(24a, 24b, 24c, 24d)의 핑거(48, 50, 52)는 캐리어(92) 상에 콘택(28a, 28b, 32, 34, 36, 38, 40, 42, 44, 46, 54)(및 제공되는 경우, 콘택(28c, 28d, 제2 회로 기판 콘택(56))만을 남기도록 제거된다.
그 후, 도 14를 참조하면, PCB(84)는 캐리어(92)의 상부 상에 놓이거나 캐리어(92)의 개구부(94)를 통해 삽입되어, PCB(84)의 에지(96)가 콘택(28a, 28b, 32, 34, 36, 38, 40, 42, 44, 46, 54)(및 제공되는 경우, 콘택(56))에 근접하도록 한다. PCB(84)가 캐리어(92)의 상부 상에 놓인 경우, PCB(84)는 콘택의 적어도 일부의 상부 상에 부분적으로 놓일 수 있다. PCB(84)는 캐리어(92)에 결합되어 캐리어(92) 상에 그의 위치를 유지한다. 일부 실시형태에서, PCB(84)는 열 스테이킹에 의해 캐리어(92)에 결합된다.
도 15에 도시된 바와 같이, 전자 구성요소(76)(및 제공되는 경우, 제2 전자 구성요소(76), 션트(80))는 콘택(28a, 28b, 32, 34, 36, 38, 40, 42, 44, 46, 54)(및 제공되는 경우, 콘택(56))에 전기적으로 결합된다. 도시되고 전술한 바와 같이, 전자 구성요소(76)의 신호 단자(74)는 예를 들어 땜납, 와이어 또는 리본 본드 등에 의해 회로 기판 콘택(54)에 전기적으로 결합되고, 전자 구성요소(76)의 나머지 콘택(78)은 예를 들어 땜납, 와이어 또는 리본 본드 등에 의해 제1 및 제2 장착 부분(68a, 68b)에 전기적으로 결합된다. 전자 구성요소(76)는 제1과 제2 장착 부분(68a, 68b) 사이의 공간(70)에 걸쳐 있다. 또한, 전자 구성요소 장착 콘택(28c, 28d) 및 제2 회로 기판 콘택(56)은 스탬핑(22)의 일부로서 형성되고, FET과 같은 제2 전자 구성요소(76)는 동일한 방식으로 전기적으로 결합된다. 이 구성은 생성된 스위치를 역전되는 배터리 전압으로부터 스위치되는 것으로부터 보호한다. 역방향 배터리 보호가 필요하지 않은 경우, 제2 전자 구성요소(76), 장착 콘택(28c, 28d), 및 제2 회로 기판 콘택(56)은 필요하지 않겠지만, 당업자에 의해 이해되는 바와 같이, 회로를 완료하기 위해, 예를 들어 제로 옴 저항기 또는 스트랩의 추가와 같은 작은 수정이 필요할 것이다. 션트(80)는, 도 5를 참조하면, 전류 흐름의 측정을 허용하기 위해 제2 전자 구성요소 장착 콘택(28b, 28d) 사이에 또한 전기적으로 결합될 수 있다.
대안적으로, 도 15에 도시된 단계는 도 14에 도시된 단계 전에 수행될 수 있다.
콘택(28a, 28b, 32, 34, 36, 38, 40, 42, 44, 46, 54)(및 제공되는 경우, 콘택(28c, 28d), 제2 회로 기판 콘택(56))은 이어서 예를 들어 하나 이상의 땜납, 자체 태핑 나사와 같은 패스너, 와이어 또는 리본 본드 등에 의해 PCB(84)에 전기적으로 결합된다. 결합을 위한 다른 수단이 또한 제공될 수 있다.
일 실시형태에서, 회로 기판 콘택(54)(및 제공되는 경우, 회로 기판 콘택(56))은 제거되고, 전자 구성요소(76)의 신호 단자(74)는 PCB(84)에 직접 전기적으로 결합된다.
마지막으로, 도 1에 도시된 바와 같이, 캐리어(92), PCB(84) 및 콘택(28a, 28b, 32, 34, 36, 38, 40, 42, 44, 46, 54)(및 제공되는 경우, 콘택(28c, 28d), 제2 회로 기판 콘택(56))은 몰딩 화합물(92)로 오버몰딩되어 작은 솔리드 스테이트 스위치를 생성한다. 저압 몰딩 화합물이 사용될 수 있다.
도 1, 도 2, 및 도 11 내지 도 16에 도시된 제2 제조 방법은 하기 층을 갖는 고전력 전자 장치(20)의 샌드위치 구성을 생성한다: 몰딩 화합물(92)로 형성된 제1, 바닥 층, 캐리어(92)로 형성된 제1 층의 상부 상의 제2 층, PCB(84)로 형성된 제2 층의 상부 상의 제3 층, 콘택(28a, 28b, 32, 34, 36, 38, 40, 42, 44, 46, 54)(및 제공되는 경우, 콘택(28c, 28d), 제2 회로 기판 콘택(56)으로 형성된 제3 층의 상부 상의 제4 층, 전자 구성요소(76)(및 제공되는 경우, 제2 전자 구성요소(76), 션트(80))로 형성된 제4 층의 상부 상의 제5 층, 및 몰딩 화합물(92)로 형성된 제5 층의 상부 상의 제6 층. 제6 층은 또한 제4 층에 의해 덮이지 않은 제 2 및 제3 층의 부분의 상부 상에 있다. 콘택(28a, 32, 34, 36, 38, 40, 42, 44, 46)은 다른 전기 장치(미도시)에 대한 연결을 위해 몰딩 화합물(92)로부터 외측으로 연장된다.
이 제2 실시형태는 솔리드 스테이트 장치가 이들이 사용되는 집적 회로의 낮은 접합 온도로 어려움을 겪는다는 것을 인식한다. 이러한 장치 중 많은 수는 동작하는 동안 그들 자체의 열을 생성하는 FET 및 절연 게이트 바이폴라 트랜지스터(IGBT)를 사용한다. 그들의 환경에 제공된 고온이 더해진 이러한 자체 발생 열은, 접합 온도에 도달하지 않도록 열을 FET로부터 멀리 전달하기 위해 열 관리를 필요로 한다. 현재의 해결책은 열을 제거하기 위해 히트 싱크에 밀접한 열 콘택을 갖는 베어 다이를 사용한다. 이러한 제2 실시형태는 장치(20)로부터 열을 전달하기 위해 두꺼운 열 전도성 콘택 단자 블레이드 상에 패키징된 FET/IC를 납땜한다. PCB(84)는 와이어 또는 리본 본드를 사용하여 패키징된 IC 단자에 결합될 수 있고, PCB(84)는 와이어 또는 리본 본드를 사용하여 신호 단자(74)에 결합될 수 있다. 전술한 솔리드 스테이트 장치의 제조가 하기에 설명되고 예시된다.
특정 실시형태가 예시되고 도면에 관하여 설명되었지만, 당업자는 첨부된 청구범위의 사상 및 범위를 벗어나지 않고 다양한 수정을 고안할 수 있다고 예상된다. 따라서, 본 개시내용 및 첨부된 청구범위의 범위는 도면에 예시되고 이와 관하여 논의된 특정 실시형태로 제한되지 않으며, 수정 및 다른 실시형태는 본 개시내용 및 첨부된 도면의 범위 내에 포함되도록 의도된다는 것이 이해될 것이다. 또한, 전술한 설명 및 연관된 도면은 요소 및/또는 기능의 특정 예시적인 조합의 맥락에서 예시적인 실시형태를 설명하지만, 본 개시내용 및 첨부된 청구범위의 범위를 벗어나지 않고 요소 및/또는 기능의 상이한 조합이 대안적인 실시형태에 의해 제공될 수 있음을 이해해야 한다. 또한, 전술한 설명은 다수의 단계의 수행을 인용하는 방법을 설명한다. 반대로 언급되지 않는 한, 방법 내의 하나 이상의 단계가 필요하지 않을 수 있고, 하나 이상의 단계가 설명된 것과 다른 순서로 수행될 수 있고, 하나 이상의 단계가 실질적으로 동시에 형성될 수 있다. 마지막으로, 도면은 반드시 축척대로 도시된 것은 아니다.
본 명세서에 제공된 본 개시내용은 그것의 바람직하고 예시적인 실시형태의 측면에서 특징을 설명한다. 첨부된 청구범위의 범위 및 사상 내에 있는 많은 다른 실시형태, 변경 및 변형이 본 개시내용의 검토로부터 당업자에게 떠오를 것이다.

Claims (21)

  1. 고전력 전자 장치를 형성하는 방법으로서,
    두꺼운 전도성 재료의 시트로부터 스탬핑을 형성하고, 상기 스탬핑은 리드 프레임 부분 및 상기 리드 프레임 부분에 핑거에 의해 결합되는 적어도 제1 및 제2 전자 구성요소 장착 콘택을 포함하는, 단계; 및
    조립체를 형성하기 위해 전자 구성요소를 상기 제1 및 제2 전자 구성요소 장착 콘택에 부착하고, 상기 전자 구성요소는 복수의 단자를 갖는, 단계를 포함하며, 상기 전자 구성요소의 상기 복수의 단자 중 하나는 상기 제1 및 제2 전자 구성요소 장착 콘택에 부착되지 않는, 방법.
  2. 제1항에 있어서, 상기 시트는 구리로 형성되는, 방법.
  3. 제1항에 있어서, 상기 시트는 약 100 마이크론 내지 약 3,000 마이크론의 두께를 갖는, 방법.
  4. 제3항에 있어서, 상기 시트는 약 500 마이크론 내지 약 800 마이크론의 두께를 갖는, 방법.
  5. 제1항에 있어서, 상기 전자 구성요소는 전계 효과 트랜지스터인, 방법.
  6. 제1항에 있어서,
    상기 조립체를 인쇄 회로 기판에 장착하는 단계; 및
    상기 콘택을 상기 인쇄 회로 기판과 결합시키는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서, 상기 콘택은 하나 이상의 땜납, 패스너 및 와이어 또는 리본 본드에 의해 상기 인쇄 회로 기판과 결합되는, 방법.
  8. 제6항에 있어서, 상기 인쇄 회로 기판은 상기 콘택과 결합하기 전에 고정부 상에 장착되는, 방법.
  9. 제6항에 있어서, 상기 인쇄 회로 기판은 상기 콘택에 근접한, 방법.
  10. 제6항에 있어서, 상기 인쇄 회로 기판은 상기 콘택의 상부 상에 부분적으로 놓인, 방법.
  11. 제6항에 있어서, 상기 전자 구성요소의 상기 복수의 단자 중 하나를 상기 인쇄 회로 기판에 결합시키는 단계를 더 포함하는, 방법.
  12. 제11항에 있어서, 상기 전자 구성요소의 상기 복수의 단자 중 하나는 땜납 및 와이어 또는 리본 본드 중 하나에 의해 상기 인쇄 회로 기판과 결합되는, 방법.
  13. 제11항에 있어서,
    제2 조립체를 형성하기 위해 상기 조립체가 상기 인쇄 회로 기판에 장착된 후 상기 리드 프레임 부분 및 핑거를 제거하는 단계; 및
    상기 제2 조립체를 오버몰딩하는 단계를 더 포함하는, 방법.
  14. 제1항에 있어서, 상기 전자 구성요소를 상기 제1 및 제2 전자 구성요소 장착 콘택에 부착하는 단계 전에, 상기 방법은,
    유전체 캐리어를 상기 스탬핑에 인서트 몰딩하는 단계; 및
    이후 상기 리드 프레임 부분 및 핑거를 제거하는 단계를 더 포함하는, 방법.
  15. 제14항에 있어서,
    인쇄 회로 기판을 상기 캐리어에 장착하는 단계; 및
    상기 콘택을 상기 인쇄 회로 기판과 결합시키는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서, 상기 콘택은 하나 이상의 땜납, 패스너 및 와이어 또는 리본 본드에 의해 상기 인쇄 회로 기판과 결합되는, 방법.
  17. 제15항에 있어서, 상기 전자 구성요소의 상기 복수의 단자 중 하나를 상기 인쇄 회로 기판에 결합시키는 단계를 더 포함하는, 방법.
  18. 제17항에 있어서, 상기 전자 구성요소의 상기 복수의 단자 중 하나는 땜납 및 와이어 또는 리본 본드 중 하나에 의해 상기 인쇄 회로 기판과 결합되는, 방법.
  19. 제17항에 있어서, 상기 콘택을 상기 인쇄 회로 기판과 결합시키는 단계를 더 포함하는, 방법.
  20. 고전력 전자 장치로서,
    몰딩 화합물의 제1 층;
    인쇄 회로 기판을 포함하는 상기 제1 층의 상부 상의 제2 층;
    전기 전도성 콘택으로 형성된 상기 제2 층의 상부 상의 제3 층;
    적어도 하나의 전자 구성요소로 형성된 상기 제3 층의 상부 상의 제4 층; 및
    몰딩 화합물로 형성된 상기 제4 층의 상부 상의 제5 층을 포함하는, 고전력 전자 장치.
  21. 제20항에 있어서, 상기 제1 층 및 제2 층 사이에 제6 층을 더 포함하고, 상기 제6 층은 유전체 캐리어를 포함하는, 고전력 전자 장치.
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