KR20230109087A - 인쇄회로기판 및 이의 제조 방법 - Google Patents

인쇄회로기판 및 이의 제조 방법 Download PDF

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KR20230109087A
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Abstract

실시 예에 따른 인쇄회로기판은 제1 빌드업 절연층; 상기 제1 빌드업 절연층 상에 배치된 제1 배선층; 및 상기 제1 빌드업 절연층을 관통하며, 상기 제1 배선층과 연결된 비아층을 포함하고, 상기 제1 빌드업 절연층은 레진 및 상기 레진 내에 배치된 복수의 필러들을 포함하고, 상기 제1 배선층은 상기 복수의 필러들과 접촉하지 않고, 상기 비아층은 상기 복수의 필러들 중 적어도 하나의 필러와 접촉한다.

Description

인쇄회로기판 및 이의 제조 방법{PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
실시 예는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.
인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로 라인 패턴을 형성한 것이다. 인쇄회로기판은 반도체 소자가 실장되기 이전의 기판을 의미한다.
한편, 최근의 인쇄회로기판은 전자기기의 발전과 복잡한 기능의 요구에 따라 고밀도화, 고기능화, 소형화 및 박막화 등이 요구된다. 이러한 이유로 다층 인쇄회로기판이 각광받고 있다.
다층 인쇄회로기판은 절연층을 순차적으로 적층하면서 절연층의 표면에 에스에이피(SAP; semi-additive process) 공법 또는 앰에스에이피(MSAP; modified semi-additive process) 공법 등을 적용하여 회로 패턴을 형성하여 제조된다. 이때, 회로 패턴의 선폭을 미세화하기 위해 SAP 공법이 주로 사용되고 있다. 상기 SAP 공법은 절연층의 표면에 시드층을 형성하고 상기 시드층을 토대로 전해도금을 진행하여 회로 패턴을 형성하는 공법을 의미한다.
이때, 다층 기판을 제조하는 공정에서 절연층 상에 미세 패턴을 형성하기 위해서는 상기 절연층과 상기 회로 패턴(보다 명확하게는, 시드층) 사이의 밀착력이 중요하다. 따라서, 선행 특허문헌 1과 같은 종래 기술에서는 상기 시드층을 형성하기 이전에 디스미어 공정을 진행하여 상기 절연층의 표면에 일정 수준의 표면 조도를 부여하고 있다.
그러나 최근의 상기 절연층은 두께가 얇아지면서 이의 내부에 배치된 필러의 함량이 높아지고 있으며, 상기 디스미어 공정으로는 상기 절연층의 표면에 균일한 표면 조도를 부여하기 어려울 수 있다. 이에 따라, 상기 절연층과 상기 회로 패턴 사이의 밀착력이 저하될 수 있고, 이에 의해 상기 회로 패턴이 상기 절연층으로부터 박리되는 기계적 신뢰성 및/또는 전기적 신뢰성 문제가 발생하고 있다.
이에 따라, 절연층의 표면에 균일한 표면 조도를 부여할 수 있는 새로운 공법이 요구되고 있다.
(특허문헌 1) KR 10-2010-0010169 A
실시 예에서는 절연층의 상면에 균일한 표면 조도를 부여할 수 있는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 절연층과 배선층 간의 밀착력을 향상시킬 수 있는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예는 고주파수 대역을 사용하는 통신 시스템에 적용 가능한 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
실시 예에 따른 인쇄회로기판은 제1 빌드업 절연층; 상기 제1 빌드업 절연층 상에 배치된 제1 배선층; 및 상기 제1 빌드업 절연층을 관통하며, 상기 제1 배선층과 연결된 비아층을 포함하고, 상기 제1 빌드업 절연층은 레진 및 상기 레진 내에 배치된 복수의 필러들을 포함하고, 상기 제1 배선층은 상기 복수의 필러들과 접촉하지 않고, 상기 비아층은 상기 복수의 필러들 중 적어도 하나의 필러와 접촉한다.
또한, 상기 제1 빌드업 절연층의 상면에는 복수의 제1 리세스가 형성된다.
또한, 상기 제1 배선층은 상기 복수의 제1 리세스 내에 배치된 복수의 제1 돌기를 포함하며, 상기 복수의 제1 돌기의 폭, 두께 및 간격 각각은 상기 복수의 제1 리세스의 폭, 깊이, 및 간격 각각에 대응한다.
또한, 상기 인쇄회로기판은 상기 제1 빌드업 절연층 상에 배치된 제2 빌드업 절연층을 더 포함하고, 상기 복수의 제1 리세스의 일부에는 상기 제1 배선층의 상기 제1 돌기가 배치되고, 상기 제2 빌드업 절연층은 상기 복수의 제1 리세스의 나머지 일부 내에 배치된 제2 돌기를 포함한다.
또한, 상기 복수의 제1 리세스 각각의 깊이, 상기 복수의 제1 돌기 각각의 두께 및 상기 복수의 제2 돌기 각각의 두께는 0.05㎛ 내지 0.5㎛의 범위를 만족한다.
또한, 상기 복수의 제1 리세스, 상기 복수의 제1 돌기 및 상기 복수의 제2 돌기 각각의 폭은, 0.05㎛ 내지 0.5㎛의 범위를 만족한다.
또한, 상기 복수의 제1 리세스, 상기 복수의 제1 돌기 및 상기 복수의 제2 돌기 각각의 간격은, 0.05㎛ 내지 0.5㎛의 범위를 만족한다.
또한, 상기 비아층의 측면의 표면 조도는, 상기 제1 배선층의 하면의 표면 조도와 다르다.
또한, 상기 인쇄회로기판은 상기 제1 빌드업 절연층의 하면에 배치된 제2 배선층을 더 포함하고, 상기 제2 배선층은 상기 비아층과 수직으로 중첩된 제2 리세스를 포함하고, 상기 비아층은 상기 제2 리세스 내에 배치되고, 폭이 증가하는 확장부를 포함한다.
한편, 실시 예에 따른 인쇄회로기판의 제조 방법은 제1 절연층 상에 제1 빌드업 절연층을 적층하는 단계; 상기 제1 빌드업 절연층 상에 돌기부를 포함하는 전사층을 위치시키는 단계; 상기 전사층을 상기 제1 빌드업 절연층의 상면에 부착하는 단계; 및 상기 전사층을 에칭으로 제거하여 상기 전사층의 상기 돌기부에 대응하는 복수의 제1 리세스를 상기 제1 빌드업 절연층의 상면에 형성하는 단계;를 포함한다.
또한, 상기 복수의 제1 리세스 각각의 깊이는 0.05㎛ 내지 0.5㎛의 범위를 만족한다.
또한, 상기 인쇄회로기판의 제조 방법은 상기 전사층을 에칭으로 제거하기 전에 상기 전사층 및 상기 제1 빌드업 절연층을 관통하는 비아 홀을 형성하는 단계; 상기 전사층을 제거한 후에 상기 제1 빌드업 절연층의 상면과 상기 비아 홀의 내벽에 도금 시드층을 형성하는 단계; 상기 도금 시드층 상에 개구부를 포함하는 드라이 필름을 형성하는 단계; 상기 드라이 필름의 개구부와 상기 비아 홀을 채우는 전해 도금층을 형성하는 단계; 상기 드라이 필름을 제거하는 단계; 및 상기 전해 도금층과 수직으로 중첩되지 않는 상기 도금 시드층의 일부를 제거하여 상기 비아 홀 내에 배치된 비아층 및 상기 제1 빌드업 절연층 상에 배치된 제1 배선층을 형성하는 단계;를 더 포함한다.
또한, 상기 도금 시드층은 상기 제1 빌드업 절연층의 상면에 구비된 상기 복수의 제1 리세스의 프로파일을 따라 형성되며, 상기 제1 배선층은 상기 복수의 제1 리세스에 대응하는 복수의 제1 돌기를 포함한다.
또한, 상기 인쇄회로기판의 제조 방법은 상기 제1 빌드업 절연층을 적층하기 전에 상기 제1 절연층 상에 제2 배선층을 형성하는 단계를 더 포함하고, 상기 제2 배선층의 상면에는 상기 전사층의 제거 시에 제2 리세스가 형성되고, 상기 비아층은 상기 제2 배선층의 상기 제2 리세스 내에 배치된 확장부를 포함한다.
또한, 상기 인쇄회로기판의 제조 방법은 상기 제1 빌드업 절연층 및 상기 제1 배선층 상에 제2 빌드업 절연층을 적층하는 단계를 더 포함하고, 상기 제2 빌드업 절연층은 상기 제1 빌드업 절연층의 상면과 접촉하며 상기 제1 빌드업 절연층의 상기 제1 리세스에 대응하는 복수의 제2 돌기를 포함한다.
또한, 상기 제1 빌드업 절연층은 레진 및 상기 레진 내에 배치된 복수의 필러를 포함하고, 상기 제1 배선층은 상기 복수의 필러들과 접촉하지 않고, 상기 비아층은 상기 복수의 필러들 중 적어도 하나의 필러와 접촉한다.
실시 예는 제1 빌드업 절연층의 상면에 균일한 폭, 간격 및 깊이를 가진 복수의 제1 리세스가 형성된다. 상기 복수의 제1 리세스는 상기 제1 빌드업 절연층의 상면에 구비되고, 이에 따라 제1 배선층의 하면 및 제2 빌드업 절연층의 하면과 각각 접촉한다.
이에 따라, 상기 제1 배선층의 하면에는 상기 제1 리세스에 대응하는 제1 돌기가 형성된다. 또한, 상기 제2 빌드업 절연층의 하면에는 상기 제1 리세스에 대응하는 제2 돌기가 형성된다.
이때, 상기 복수의 제1 리세스들은 상기 제1 빌드업 절연층의 상면에 균일하게 형성된다. 따라서, 상기 제1 돌기는 상기 제1 배선층의 하면에 균일하게 형성된다. 또한, 상기 제2 돌기는 상기 제2 빌드업 절연층의 하면에 균일하게 형성된다.
따라서, 실시 예는 상기 제1 빌드업 절연층과 상기 제2 빌드업 절연층 사이의 밀착력을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 빌드업 절연층과 상기 제1 배선층 사이의 밀착력을 향상시킬 수 있다. 따라서, 실시 예는 상기 제1 배선층 및 상기 제2 빌드업 절연층이 상기 제1 빌드업 절연층으로부터 박리되는 문제를 해결할 수 있다. 이를 통해 실시 예는 인쇄회로기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 빌드업 절연층의 상면에 균일한 제1 리세스들이 형성되도록 하며, 이에 따라 상기 제1 빌드업 절연층의 상면에 형성되는 도금 시드층의 두께를 균일하게 할 수 있다.
따라서, 실시 예는 상기 도금 시드층 상에 형성되는 전해 도금층의 도금 편차를 최소화할 수 있고, 이를 통해 복수의 배선층들이 서로 동일한 두께를 가지도록 할 수 있다. 따라서, 실시 예는 인쇄회로기판의 전기적 특성을 향상시킬 수 있다.
또한, 상기 제1 리세스의 깊이, 상기 제1 돌기의 두께 및 상기 제2 돌기의 두께 각각은, 0.05㎛ 내지 0.5㎛의 범위를 가진다. 이에 따라, 실시 예는 상기 제1 리세스를 형성하기 위해 사용한 전사층의 일부가 제거되지 않는 문제를 해결할 수 있고, 이를 통해 전기적 쇼트와 같은 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 돌기의 두께에 대응하게 상기 제1 배선층의 표면 조도를 낮출 수 있고, 이를 통해 상기 제1 배선층을 통해 전달되는 신호의 전송 손실을 최소화할 수 있다.
또한, 실시 예는 상기 전사층의 에칭 시에 상기 제2 배선층 상에 일정 깊이의 제2 리세스가 형성되도록 할 수 있다. 이를 통해, 실시 예는 상기 제1 빌드업 절연층을 관통하는 비아층의 일부가 상기 제2 리세스 내에 배치되도록 할 수 있고, 이를 통해 상기 비아층과 상기 제1 빌드업 절연층 사이의 밀착력을 향상시킬 수 있다.
도 1은 비교 예의 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 2는 도 1의 빌드-업 절연층의 표면 조도를 설명하기 위한 도면이다.
도 3은 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 4는 도 3의 일부 영역을 확대한 확대도이다.
도 5는 제1 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이다.
도 6은 제2 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이다.
도 7은 제3 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이다.
도 8 내지 21은 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에서 이들은 대체할 수 있는 균등한 변형 예들이 있을 수 있음을 이해하여야 한다.
본 실시 예를 설명하기 이전에 비교 예의 인쇄회로기판의 제조 방법에 대해 설명하기로 한다.
도 1은 비교 예의 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이고, 도 2는 도 1의 빌드-업 절연층의 표면 조도를 설명하기 위한 도면이다.
도 1의 (a)를 참조하면, 비교 예의 인쇄회로기판은 코어 타입의 코어 기판이다. 이에 따라, 비교 예는 코어 기판의 내층을 제조하는 공정을 진행한다. 구체적으로, 비교 예는 코어층(10)을 준비하는 공정, 상기 코어층(10)을 관통하는 관통 홀을 형성하는 공정, 상기 관통 홀의 내벽에 비아층(30)을 형성하는 공정, 플러깅 잉크를 이용하여 상기 비아층(30)과 접촉하면서 상기 관통 홀을 충진하는 충진제(40)를 형성하는 공정, 및 상기 비아층(30)을 통해 서로 전기적으로 연결된 배선층(20)을 상기 코어층(10)의 상면 및 하면에 각각 형성하는 공정을 진행한다.
또한, 도 1의 (b)를 참조하면, 상기 내층의 제조가 완료되면, 비교 예는 상기 코어층(10)의 상하 각각에 빌드업 절연층(50)을 적층하는 공정을 진행한다.
또한, 도 1의 (c)를 참조하면, 상기 빌드업 절연층(50)이 적층되면, 비교 예는 디스미어 공정을 진행하여 상기 빌드업 절연층(50)의 표면(50S)에 일정 수준의 표면 조도를 부여하는 공정을 진행한다. 상기 표면 조도를 부여하는 공정은 상기 빌드업 절연층(50)과 시드 금속층 사이의 밀착력 향상시키기 위해 진행된다.
상기 디스미어 공정은 상기 빌드업 절연층(50)의 과 경화(over cure) 상태 또는 예비 경화(pre cure) 상태에서 진행될 수 있다.
이때, 상기 빌드업 절연층(50)의 과 경화 상태에서 상기 디스미어 공정이 진행되는 경우, 상기 디스미어 공정에서의 상기 빌드업 절연층(50)의 에칭량이 감소하고, 이에 의해, 상기 빌드업 절연층(50)의 표면에 목표 범위보다 낮은 표면 조도가 부여될 수 있다. 이로 인해, 상기 빌드업 절연층(50)과 상기 시드 금속층 사이의 밀착력이 저하될 수 있고, 상기 시드 금속층을 포함하는 배선층이 상기 빌드업 절연층(50)으로부터 박리되는 문제가 발생할 수 있다.
또한, 상기 빌드업 절연층(50)의 예비 경화 상태에서 상기 디스미어 공정이 진행되는 경우, 상기 디스미어 공정에서의 상기 빌드업 절연층(50)의 에칭량이 증가하고 이로 인해 상기 빌드업 절연층(50)의 표면에 목표 범위를 초과한 표면 조도가 부여될 수 있다.
예를 들어, 상기 예비 경화 상태에서 상기 빌드업 절연층(50)의 표면에 부여되는 표면 조도(Ra)는 2㎛ 내지 5㎛ 수준이다. 이때, 상기 빌드업 절연층(50)의 표면에 부여되는 표면 조도(Ra)가 2㎛를 초과하는 경우, 상기 빌드업 절연층(50)의 표면의 전체 영역에 균일한 두께의 시드 금속층이 형성되지 못하고, 이에 따라 상기 시드 금속층 상에 형성되는 드라이 필름과 상기 시드 금속층 사이의 밀착력이 저하될 수 있다. 또한, 상기 드라이 필름과 상기 시드 금속층 사이의 밀착력이 저하될 경우, 상기 드라이 필름의 박리 문제로 인해 상기 빌드업 절연층(50) 상에 형성되는 배선층을 미세화하는데 한계가 있다.
또한, 상기 빌드업 절연층(50)의 표면에 부여되는 표면 조도(Ra)가 2㎛를 초과하는 경우, 고주파수 대역을 사용하는 제품에 적용하기 어려울 수 있다. 즉, 고주파수 대역으로 갈수록 배선층의 표면을 따라 전류가 흐르는 표피 효과(skin effect) 현상이 발생한다. 이때, 표면 조도가 커질수록 상기 표면을 따라 흐르는 신호의 전송 거리가 증가하고, 상기 신호의 전송 거리가 증가함에 따라 신호 전송 손실이 증가하는 문제가 있다.
한편, 도 2의 (a) 및 (b)를 참조하면, 비교 예의 상기 빌드업 절연층(50)에는 인쇄회로기판의 워페이지(warpage) 특성을 향상시키기 위한 보강재인 필러(50F)가 구비된다. 이때, 상기 빌드업 절연층(50)에는 상기 필러(50F)에 의해 균일한 표면 조도가 부여되기 어려울 수 있다. 도 2의 (a)는 비교 예의 빌드업 절연층(50)의 표면에 부여되는 표면 조도를 나타낸 단면도이고, 도 2의 (b)는 비교 예의 빌드업 절연층을 전자 현미경(SEM: Scanning Electron Microscope)으로 촬영한 평면도이다.
구체적으로, 상기 빌드업 절연층(50)의 디스미어 공정은 상기 빌드업 절연층(50)의 레진만을 선택적으로 에칭할 수 있는 에칭액을 이용하여 진행된다. 이때, 상기 빌드업 절연층(50) 내에 구비된 필러(50F)는 상기 에칭액에 의해 에칭되지 않는다. 따라서, 상기 빌드업 절연층(50) 내에서의 필러(50F)의 위치에 따라 상기 빌드업 절연층(50)의 표면에 불균일한 표면 조도가 부여될 수 있다.
예를 들어, 상기 디스미어 공정 후의 빌드업 절연층(50)의 표면은 상기 빌드업 절연층(50)의 레진으로 이루어진 제1 부분(50S1), 상기 빌드업 절연층(50) 내에 구비된 필러(50F)가 노출된 제2 부분(50S2)을 포함한다. 또한, 상기 빌드업 절연층(50)의 표면은 상기 디스미어 공정에 의해 상기 빌드업 절연층(50) 내에 구비된 필러(50F)가 빠져나간 공간에 대응하는 제3 부분(50S3)을 포함한다.
이때, 상기 빌드업 절연층(50)의 상기 제1 부분(50S1), 제2 부분(50S2) 및 제3 부분(50S3)에는 서로 다른 표면 조도가 부여된다. 따라서, 비교 예에서는 상기 필러(50F)에 의해 상기 빌드업 절연층(50)의 표면에 불균일한 표면 조도가 부여되며, 이에 따라 상기 배선층과 상기 빌드업 절연층(50) 사이의 밀착력이 저하되는 문제가 있다.
또한, 상기 빌드업 절연층(50)의 상기 제2 부분(50S2) 상에 배치되는 배선층은 상기 빌드업 절연층(50)의 내에 구비된 필러(50F)와 접촉한다. 이때, 상기 배선층과 상기 필러(50F) 사이의 밀착력은 상기 배선층과 상기 빌드업 절연층(50)의 레진 사이의 밀착력보다 낮으며, 이에 따라 상대적으로 미세 패턴인 상기 배선층이 상기 빌드업 절연층(50)으로부터 박리되는 문제가 발생할 수 있다.
따라서, 실시 예에서는 빌드업 절연층의 표면에 균일한 표면 조도를 부여하여 빌드업 절연층과 배선층 사이의 밀착력을 향상시킬 수 있도록 한다. 나아가, 실시 예는 상기 빌드업 절연층의 표면에 목표 범위의 균일한 표면 조도를 부여하여 상기 배선층의 선폭 및 간격을 미세화할 수 있도록 한다. 더 나아가, 실시 예는 고주파수 대역을 사용하는 제품에 적용 가능할 수 있도록 한다.
이하에서는, 첨부된 도면을 참조하여 실시 예의 인쇄회로기판 및 이의 제조 방법에 대해 구체적으로 설명하기로 한다.
도 3은 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 3을 참조하면, 인쇄회로기판은 다층 구조를 가진다. 이에 따라, 인쇄회로기판은 복수의 절연층, 상기 복수의 절연층의 각각의 표면에 배치된 복수의 배선층, 상기 복수의 절연층 각각을 관통하는 복수의 비아층을 포함한다. 또한, 인쇄회로기판은 최상측 및 최하측에 배치된 패시베이션층을 포함한다.
구체적으로, 인쇄회로기판은 제1 절연층(110)을 포함한다. 이때, 실시 예의 인쇄회로기판은 코어 기판일 수 있다. 이에 따라, 상기 제1 절연층(110)은 코어층을 의미할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 실시 예의 인쇄회로기판은 코어리스 기판일 수 있다.
또한, 인쇄회로기판은 빌드업 절연층을 포함한다. 빌드업 절연층은 상기 제1 절연층(110)의 상하에 각각 빌드업된 절연층을 의미할 수 있다.
상기 빌드업 절연층은 상기 제1 절연층(110)의 상측에 배치된 제2 절연층(120) 및 상기 제1 절연층(110)의 하측에 배치된 제3 절연층(130)을 포함한다.
상기 제2 절연층(120) 및 제3 절연층(130) 각각은 복수의 층수를 가질 수 있다. 또한, 상기 제2 절연층(120) 및 제3 절연층(130)은 서로 동일한 층수를 가질 수 있고, 이에 따라 상기 제1 절연층(110)을 기준으로 대칭 구조를 가질 수 있다.
다만, 상기 제2 절연층(120) 및 제3 절연층(130)의 층수에 대해 특별히 한정하는 것은 아니며, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 1층으로 제공될 수 있고, 3층 이상으로 제공될 수 있다. 또한, 상기 제2 절연층(120) 및 제3 절연층(130)의 층수는 서로 다를 수 있고, 이에 따라 제1 절연층(110)을 기준으로 비대칭 구조를 가질 수 있다.
상기 제1 절연층(110)은 동박적층판(CCL: Copper Clad Laminate)의 절연재가 이용될 수 있다. 예를 들어, 상기 제1 절연층(110)은 상기 제2 절연층(120) 및 제3 절연층(130)의 각각의 두께보다 큰 두께를 가진 코어층이 이용될 수 있다.
상기 제2 절연층(120) 및 상기 제3 절연층(130) 각각은 에폭시(Epoxy), 페놀(Phenol), BCB(Benzocyclobutene), PBO(Polybenzoxazole), SFR, LCP, PTFE 중 어느 하나의 재질로 이루어질 수 있다.
일 실시 예에서, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 레진 및 상기 레진 내에 구비된 유리 섬유 및 필러를 포함할 수 있다. 예를 들어, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 프리프레그를 포함할 수 있다.
다른 실시 예에서, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 레진 및 상기 레진 내에 구비된 필러를 포함할 수 있다. 즉, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 유리 섬유를 포함하지 않을 수 있다. 이에 따라, 상기 제2 절연층(120) 및 제3 절연층(130) 각각의 두께를 얇게 하는 것이 가능하고, 상기 제2 절연층(120) 및 제3 절연층(130) 각각의 표면에 형성되는 배선층의 선폭 및 간격을 미세화하는 것이 가능하다. 예를 들어, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 ABF(Ajinomoto Build-up Film)일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 감광성 물질인 PID(Photo Image-able Dielectric)를 포함할 수도 있다.
또한, 인쇄회로기판은 배선층(140)을 포함한다. 상기 배선층(140)은 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)의 표면에 각각 배치된다.
예를 들어, 상기 배선층(140)은 상기 제1 절연층(110)의 상면, 상기 제1 절연층(110)의 하면, 상기 복수의 제2 절연층(120)의 각각의 상면, 및 상기 복수의 제3 절연층(130)의 각각의 하면에 배치된 제1 내지 제6 배선(141, 142, 143, 144, 145, 146)들을 포함한다.
상기 배선층(140)은 금속 물질로 형성될 수 있고, 상기 금속 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 상기 배선층(140)은 설계 디자인에 따라 신호 전달 기능, 전력 전달 기능, 그라운드 기능, 및 방열 기능 중 적어도 하나의 기능을 할 수 있다.
또한, 인쇄회로기판은 비아층(150)을 포함한다. 상기 비아층(150)은 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 각각을 관통한다. 상기 비아층(150)은 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 각각을 관통하는 복수의 제1 내지 제5 비아(151, 152, 153, 154, 155)를 포함할 수 있다.
또한, 상기 비아층(150)은 금속 물질로 형성될 수 있고, 상기 금속 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 또한, 상기 비아층(150)은 연결된 배선층(140)의 기능에 따라 신호 전달 기능, 전력 전달 기능, 그라운드 기능, 및 방열 기능 중 적어도 하나의 기능을 할 수 있다.
이때, 상기 제1 절연층(110)을 관통하는 제1 비아(151)는 상대적으로 두꺼운 제1 절연층(110)을 관통하며 배치되며, 이에 따라 상기 제1 절연층(110)에는 상기 제1 비아(151)의 내측에서 상기 관통 홀의 일부를 채우는 충진 부재(160)를 포함할 수 있다. 상기 충진 부재(160)는 플러깅 잉크(plugging ink)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 인쇄회로기판은 제2 절연층(120) 상에 배치된 제1 패시베이션층(170)을 포함한다. 상기 제1 패시베이션층(170)은 상기 제2 절연층(120) 상에 배치되어, 상기 제2 절연층(120)의 상면을 덮는다. 또한, 상기 제1 패시베이션층(170)은 상기 제2 절연층(120) 상에 배치된 제4 배선(144)의 상면의 적어도 일부를 덮는다. 상기 제1 패시베이션층(170)은 상기 제4 배선(144)의 표면을 보호할 수 있다. 또한, 인쇄회로기판은 상기 제3 절연층(130) 아래에 배치된 제2 패시베이션층(180)을 포함한다. 상기 제2 패시베이션층(180)은 상기 제3 절연층(130)의 하면 아래에 배치되어 상기 제3 절연층(130)의 하면을 덮는다. 또한, 상기 제2 패시베이션층(180)은 상기 제3 절연층(130)의 하면에 배치된 제6 배선(146)의 하면의 적어도 일부를 덮는다. 상기 제2 패시베이션층(180)은 상기 제6 배선(146)의 표면을 보호할 수 있다.
상기 제1 패시베이션층(170) 및 제2 패시베이션층(180)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합된 절연 재료를 포함할 수 있다. 일 예로, 상기 제1 패시베이션층(170) 및 제2 패시베이션층(180) 각각은 상기 제2 절연층(120) 및 제3 절연층(130)과 동일한 절연 재료인 ABF가 사용될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 패시베이션층(170) 및 제2 패시베이션층(180)으로 솔더 레지스트(SR: Solder Resist)가 사용될 수 있을 것이다.
이하에서는 실시 예의 인쇄회로기판의 빌드업 절연층의 표면에 부여된 표면 조도, 상기 빌드업 절연층의 표면에 배치된 배선층, 및 상기 빌드업 절연층을 관통하는 비아층에 대해 설명하기로 한다.
도 4는 도 3의 일부 영역을 확대한 확대도이다.
도 4를 참조하면, 인쇄회로기판은 제1 빌드업 절연층(210), 제2 빌드업 절연층(220), 제1 배선층(230), 비아층(240) 및 제2 배선층(250)을 포함한다.
일 실시 예에서, 상기 제1 빌드업 절연층(210) 및 상기 제2 빌드업 절연층(220)은 도 3의 제1 절연층(110) 위에 순차적으로 배치된 2층의 제2 절연층(120)을 의미할 수 있고, 상기 제1 배선층(230)은 도 3의 상기 2층의 제2 절연층(120) 사이에 배치된 제3 배선(143)을 의미할 수 있으며, 상기 비아층(240)은 도 3의 상기 제2 절연층(120)의 일층을 관통하며 배치된 제2 비아(152)를 의미할 수 있고, 상기 제2 배선층(250)은 도 3의 제1 절연층(110)의 상면에 배치된 제1 배선(141)을 의미할 수 있다.
다른 실시 예에서, 상기 제1 빌드업 절연층(210) 및 상기 제2 빌드업 절연층(220)은 도 3의 제1 절연층(110) 아래에 순차적으로 배치된 2층의 제3 절연층(130)을 의미할 수 있고, 상기 제1 배선층(230)은 도 3의 상기 제2층의 제3 절연층(130) 사이에 배치된 제5 배선(145)을 의미할 수 있고, 상기 비아층(240)은 도 3의 제3 절연층(130)의 일층을 관통하며 배치된 제4 비아(154)를 의미할 수 있으며, 상기 제2 배선층(250)은 도 3의 제1 절연층(110)의 하면에 배치된 제2 배선(142)을 의미할 수 있다.
상기 제1 빌드업 절연층(210) 및 제2 빌드업 절연층(220)은 서로 동일한 절연 물질을 포함한다. 상기 제1 빌드업 절연층(210)은 레진 및 상기 레진 내에 구비된 복수의 제1 필러(210F)를 포함한다. 또한, 상기 제2 빌드업 절연층(220)은 레진 및 상기 레진 내에 구비된 복수의 제2 필러(220F)를 포함한다.
상기 제1 배선층(230)은 상기 제1 빌드업 절연층(210) 상에 부분적으로 배치된다. 상기 제2 빌드업 절연층(220)은 상기 제1 배선층(230) 상에 배치된다. 또한, 상기 제2 빌드업 절연층(220)은 상기 제1 빌드업 절연층(210) 상에 배치된다.
따라서, 상기 제1 빌드업 절연층(210), 상기 제2 빌드업 절연층(220) 및 상기 제1 배선층(230) 사이에는 복수의 계면이 구비된다. 상기 계면은 상기 제1 빌드업 절연층(210)과 상기 제1 배선층(230)이 서로 접촉하는 표면을 의미한다. 또한, 상기 계면은 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220)이 서로 접촉하는 표면을 의미한다.
예를 들어, 상기 계면은 상기 제1 빌드업 절연층(210)의 상면과 상기 제1 배선층(230)의 하면이 서로 접촉하는 제1 계면(IS1)을 포함한다. 또한, 상기 계면은 상기 제1 빌드업 절연층(210)의 상면과 상기 제2 빌드업 절연층(220)의 하면이 서로 접촉하는 제2 계면(IS2)을 포함한다. 상기 제1 계면(IS1)은 상기 제1 빌드업 절연층(210)의 상면의 일부 및 제1 배선층(230)의 하면을 의미한다. 상기 제2 계면(IS2)은 상기 제1 빌드업 절연층(220)의 상면의 나머지 일부 및 상기 제2 빌드업 절연층(220)의 하면을 의미한다.
상기 제1 계면(IS1)과 상기 제2 계면(IS2)은 서로 동일한 형상을 가진다. 예를 들어, 인쇄회로기판의 수직 단면에서의 상기 제1 계면(IS1)과 상기 제2 계면(IS2)은 하측 방향을 향하여 오목 또는 볼록한 형상을 가질 수 있다.
즉, 상기 제1 계면(IS1)과 상기 제2 계면(IS2)은 상기 제1 빌드업 절연층(210), 제2 빌드업 절연층(220) 및 상기 제1 배선층(230) 사이에 서로 동일한 간격, 형상 및 사이즈를 가지는 오목부 또는 볼록부를 포함한다. 예를 들어, 상기 제1 계면(IS1) 및 상기 제2 계면(IS2)은 상기 제1 빌드업 절연층(210)의 하면을 기준으로 오목한 형상일 수 있다. 또한, 상기 제1 계면(IS1) 및 상기 제2 계면(IS2)은 상기 제2 빌드업 절연층(220) 및 상기 제1 배선층(230)의 각각의 하면을 기준으로 볼록한 형상일 수 있다.
상기 제1 계면(IS1) 및 상기 제2 계면(IS2)은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F)와 접촉하지 않는다. 예를 들어, 상기 제1 계면(IS1)의 최하단은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F) 중 최상측에 배치된 제1 필러보다 높게 위치할 수 있다. 또한, 상기 제2 계면(IS2)의 최하단은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F)와 접촉하지 않는다. 즉, 상기 제2 계면(IS2)의 최하단은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F) 중 최상측에 배치된 제1 필러보다 높게 위치할 수 있다.
이에 따라, 상기 제1 배선층(230)은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F)와 접촉하지 않는다. 또한, 상기 제2 빌드업 절연층(220)은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F)와 접촉하지 않는다.
한편, 상기 비아층(240)은 상기 제1 빌드업 절연층(210)을 관통하며 배치된다. 상기 비아층(240)은 상기 제1 빌드업 절연층(210) 상에 배치된 제1 배선층(230)과 전기적으로 연결될 수 있다. 또한, 상기 비아층(240)은 상기 제2 빌드업 절연층(220) 아래에 배치된 제2 배선층(250)과 전기적으로 연결될 수 있다. 즉, 상기 비아층(240)의 상면은 상기 제1 배선층(230)의 하면과 전기적으로 연결되고, 상기 비아층(240)의 하면은 상기 제2 배선층(250)의 상면과 전기적으로 연결된다.
상기 비아층(240)은 상기 제1 빌드업 절연층(210)의 두께 방향으로 테이퍼 형상을 가진다. 예를 들어, 상기 비아층(240)은 상면의 폭이 하면의 폭보다 큰 형상을 가진다. 따라서, 상기 비아층(240)의 측면은 상기 제1 빌드업 절연층(210)의 상면 및 하면 사이에서 일정 경사각을 가지고 기울어질 수 있다.
상기 비아층(240)의 측면은 접촉 물질에 따라 복수 개의 측면으로 구분된다. 상기 비아층(240)은 제1 측면(240S1) 및 제2 측면(240S2)을 포함한다.
상기 비아층(240)의 제1 측면(240S1)은 상기 제1 빌드업 절연층(210)의 레진과 접촉한다. 상기 비아층(240)의 제2 측면(IS2)은 상기 제1 빌드업 절연층(210)의 상기 제1 필러(210F)와 접촉한다.
즉, 상기 제1 빌드업 절연층(210)은 상기 제1 빌드업 절연층(210)의 상면 및 하면을 관통하는 관통 홀을 구비한다. 그리고, 상기 비아층(240)은 상기 제1 빌드업 절연층(210)의 상기 관통 홀 내에 배치된다.
이때, 실시 예는 상기 제1 빌드업 절연층(210)의 상면과 상기 관통 홀의 내벽에 서로 다른 방식을 적용하여 표면 조도를 부여한다.
예를 들어, 상기 제1 빌드업 절연층(210)의 상면에는 전사층(추후 설명)에 구비된 복수의 돌기들에 대응하는 복수의 제1 리세스들이 형성되며, 이에 따라 상기 제1 빌드업 절연층(210)의 상면은 상기 복수의 제1 리세스들의 깊이에 대응하는 표면 조도가 부여된다.
또한, 실시 예는 상기 제1 빌드업 절연층(210)에 관통 홀이 형성된 이후에 상기 관통 홀의 내벽에 대한 디스미어 공정을 진행한다. 따라서, 상기 제1 빌드업 절연층(210)의 상기 관통 홀의 내벽에는 상기 디스미어 공정에 의한 표면 조도가 부여된다.
따라서, 상기 제1 빌드업 절연층(210)의 상면의 표면 조도는 상기 제1 빌드업 절연층(210)의 관통 홀의 내벽의 표면 조도와 다를 수 있다. 예를 들어, 상기 관통 홀의 내벽에는 디스미어 공정에 의해 표면 조도가 부여되며, 이에 따라 상기 제1 빌드업 절연층(210)의 상면에 부여된 표면 조도보다 클 수 있다. 이에 따라, 상기 제1 배선층(230)의 하면의 표면 조도와 상기 비아층(240)의 측면의 표면 조도는 서로 다를 수 있다. 예를 들어, 상기 비아층(240)의 측면의 표면 조도는 상기 제1 배선층(230)의 하면의 표면 조도보다 클 수 있다.
한편, 상기 비아층(240)은 확장부(240E)를 포함한다. 상기 비아층(240)의 확장부(240E)는 상기 제1 빌드업 절연층(210)의 하면에 배치된 제2 배선층(250) 상에 배치된다.
바람직하게, 상기 제2 배선층(250)의 상면에는 상기 제2 배선층(250)의 하면을 향하여 오목한 제2 리세스(250R)가 구비된다. 상기 제2 배선층(250)의 상기 제2 리세스(250R)는 상기 제1 빌드업 절연층(210)의 상면에 균일한 표면 조도를 부여하기 위해 사용된 전사층을 제거하는 공정에서 형성될 수 있다. 즉, 실시 예는 상기 전사층을 제거하는 공정에서 함께 상기 관통 홀을 통해 노출된 상기 제2 배선층(250)의 적어도 일부도 함께 제거한다. 이를 통해, 상기 제2 배선층(250)의 상면에는 하면을 향하여 오목한 제2 리세스(250R)가 형성될 수 있다.
상기 제2 리세스(250R)의 깊이(H1)는, 상기 제1 빌드업 절연층(210)의 상면에 구비된 복수의 제1 리세스들(210R, 도 5 참조)의 각각의 깊이(H2)보다 크다. 상기 제2 리세스(250R)의 깊이(H1)는 2㎛ 내지 4.5㎛일 수 있다. 바람직하게, 상기 제2 리세스(250R)의 깊이(H1)는 2.5㎛ 내지 4.3㎛일 수 있다. 더욱 바람직하게, 상기 제2 리세스(250R)의 깊이(H1)는 3.0㎛ 내지 4.0㎛일 수 있다.
상기 제2 리세스(250R)의 깊이(H1)가 2.0㎛ 미만이면, 상기 비아층(240)의 상기 확장부(240E)에 의해 나타나는 상기 비아층(240)과 제1 빌드업 절연층(210) 사이의 밀착력 향상 효과가 미비할 수 있다.
상기 제2 리세스(250R)의 깊이(H1)가 2.0㎛ 미만이면, 상기 전사층을 에칭하는 공정에서 상기 제1 빌드업 절연층(210)의 상면에 상기 전사층의 일부가 잔존할 수 있다. 그리고, 상기 전사층의 일부가 잔존하는 경우, 상기 제1 빌드업 절연층(210)의 상면에 균일한 표면 조도가 부여되지 못할 수 있다. 상기 균일한 표면 조도가 부여되지 못한다는 것은 상기 제1 빌드업 절연층(210)의 상면에 형성된 복수의 제1 리세스(210R)들의 크기 및 간격이 불균일하다는 것을 의미할 수 있다. 또한, 상기 전사층의 일부가 잔존하는 경우, 상기 잔존하는 전사층에 의해 상기 제1 빌드업 절연층(210) 상에 배치된 복수의 제1 배선층(230)들 사이가 전기적으로 연결되는 회로 쇼트 문제가 발생할 수 있다.
상기 제2 리세스(250R)의 깊이(H1)가 4.5㎛를 초과하면, 상기 제2 리세스(250R)가 형성된 영역에서의 상기 제2 배선층(250)의 두께가 너무 얇아질 수 있고, 이에 따라 상기 제2 배선층(250)의 전기적 특성이 저하될 수 있다. 예를 들어, 상기 제2 배선층(250)을 통해 전달할 수 있는 신호의 허용 전류가 낮아질 수 있다. 또한, 상기 제2 리세스(250R)의 깊이(H1)가 4.5㎛를 초과하면, 이에 대응하게 상기 전사층의 두께가 크다는 것을 의미하며, 이에 따라 상기 제1 빌드업 절연층(210)의 상면에 상기 전사층의 일부가 잔존하는 문제가 발생할 수 있다.
따라서, 상기 비아층(240)은 상기 제2 배선층(250)의 제2 리세스(250R)를 채우는 확장부(240E)를 포함할 수 있다. 이를 통해, 상기 비아층(240)은 상기 비아층(240)의 상면에서 하면을 향하여 폭이 감소하다가 상기 확장부(240E)에서 폭이 증가할 수 있다.
상기 비아층(240)의 상기 확장부(240E)는 상기 제1 빌드업 절연층(210)과 상기 비아층(240) 사이의 밀착력을 향상시키는 앵커 기능을 할 수 있다. 즉, 인쇄회로기판의 소형화에 따라 상기 비아층(240)의 폭도 점점 감소하고 있다. 이에 따라, 상기 비아층(240)과 상기 제1 빌드업 절연층(210) 사이의 밀착력이 저하되는 문제가 발생할 수 있다. 이때, 실시 예는 상기 비아층(240)이 상기 확장부(240E)를 포함하도록 한다. 상기 비아층(240)의 확장부(240E)는 상기 비아층(240)과 상기 제1 빌드업 절연층(210) 사이의 접촉 면적을 증가시켜 상기 비아층(240)과 상기 제1 빌드업 절연층(210) 사이의 결합 강도를 향상시키는 기능을 할 수 있다. 따라서, 실시 예는 인쇄회로기판의 물리적 신뢰성 및 전기적 신뢰성을 더욱 향상시킬 수 있다.
이하에서는 상기 제1 계면(IS1) 및 상기 제2 계면(IS2)의 상세 구조에 대해 설명하기로 한다.
도 5는 제1 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이고, 도 6은 제2 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이며, 도 7은 제3 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이다.
도 5의 (a)를 참조하면, 상기 제1 빌드업 절연층(210)의 상면에는 상기 제1 빌드업 절연층(210)의 하면을 향하여 오목한 복수의 제1 리세스(210R)들이 구비된다. 상기 복수의 제1 리세스(210R)들은 서로 균일한 크기를 가진다. 즉, 상기 복수의 제1 리세스(210R)들의 각각의 깊이(H2), 폭(W1) 및 간격(W2)이 서로 동일한 범위를 가진다. 제1 실시 예에서의 상기 복수의 제1 리세스(210R)의 수직 단면 형상은 원형일 수 있다. 이에 따라, 상기 제1 리세스(210R)의 폭(W1)은 상기 제1 리세스(210R)의 직경을 의미할 수 있다.
한편, 상기 복수의 제1 리세스(210R)의 깊이(H2)는 상기 제1 빌드업 절연층(210)의 상면에 부여되는 표면 조도에 대응할 수 있다.
상기 복수의 제1 리세스(210R)들은 서로 동일한 범위의 깊이(H2)를 가진다. 예를 들어, 상기 복수의 제1 리세스(210R)는 상기 제1 계면(IS1)에 대응하면서 상기 제1 배선층(230)과 접촉하는 제1 그룹과, 상기 제2 계면(IS2)에 대응하면서 상기 제2 빌드업 절연층(220)과 접촉하는 제2 그룹을 포함한다. 그리고, 상기 제1 그룹의 복수의 제1 리세스들과 상기 제2 그룹의 제1 리세스들은 동일한 범위의 깊이(H2)를 가진다. 나아가, 실시 예의 상기 제1 그룹의 복수의 제1 리세스들과 제2 그룹의 제1 리세스들은 서로 동일한 깊이(H2)를 가질 수 있다.
상기 복수의 제1 리세스(210R)들의 깊이(H2)는 0.05㎛ 내지 0.5㎛의 범위를 가질 수 있다. 바람직하게, 상기 복수의 제1 리세스(210R)들의 깊이(H2)는 0.05㎛ 내지 0.45㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 복수의 제1 리세스(210R)들의 깊이(H2)는 0.05㎛ 내지 0.4㎛의 범위를 가질 수 있다.
상기 복수의 제1 리세스(210R)들의 깊이(H2)가 0.05㎛ 미만이면, 상기 제1 빌드업 절연층(210)의 상면에 너무 낮은 표면 조도가 부여될 수 있고, 이에 따라 상기 제1 빌드업 절연층(210)과 상기 제1 배선층(230) 사이의 밀착력 및 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220) 사이의 밀착력이 저하될 수 있다. 이에 따라 상기 제2 빌드업 절연층(220) 또는 상기 제1 배선층(230)이 상기 제1 빌드업 절연층(210)으로부터 박리되는 문제가 발생할 수 있다.
상기 복수의 제1 리세스(210R)들의 깊이(H2)가 0.5㎛를 초과하면, 상기 제1 빌드업 절연층(210) 상에 배치된 상기 제1 배선층(230)의 시드 금속층이 균일한 두께를 가지지 못할 수 있고, 이에 의해 상기 시드 금속층이 시드층으로의 기능을 하지 못할 수 있다. 또한, 상기 복수의 제1 리세스(210R)들의 깊이(H2)가 0.5㎛를 초과하면, 상기 제1 배선층(230)의 하면의 표면 조도가 증가할 수 있고, 이에 따라 스킨 이펙트에 의한 신호 전송 손실이 증가할 수 있다.
또한, 상기 복수의 제1 리세스(210R)들의 깊이(H2)가 0.5㎛를 초과하면, 상기 복수의 제1 리세스(210R)들을 형성하기 위해 사용한 전사층의 일부가 상기 제1 리세스(210R) 내에 잔존할 수 있고, 이에 따른 회로 쇼트 문제가 발생할 수 있다. 또한, 상기 복수의 제1 리세스(210R)의 깊이(H2)가 0.5㎛를 초과하면, 상기 제1 리세스(210R)를 형성하는 공정에서, 상기 제1 빌드업 절연층(210) 내에 배치된 제1 필러(210F)의 적어도 일부가 상기 제1 리세스(210R)를 통해 노출될 수 있다. 그리고, 상기 제1 필러(210F)가 노출되는 경우, 상기 제1 빌드업 절연층(210)의 상면에 균일한 제1 리세스(210R)를 형성하기 어려울 수 있고, 나아가 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220) 또는 제1 배선층(230) 사이의 밀착력이 저하될 수 있다.
상기 복수의 제1 리세스(210R)들의 폭(W1)은 0.05㎛ 내지 0.5㎛의 범위를 가질 수 있다. 바람직하게, 상기 복수의 제1 리세스(210R)들의 폭(W1)은 0.05㎛ 내지 0.45㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 복수의 제1 리세스(210R)들의 폭(W1)은 0.05㎛ 내지 0.4㎛의 범위를 가질 수 있다.
상기 복수의 제1 리세스(210R)들의 폭(W1)이 0.05㎛ 미만이면, 상기 시드층의 두께가 균일하지 못할 수 있다. 예를 들어, 상기 복수의 제1 리세스(210R)들의 폭(W1)이 0.05㎛ 미만이면, 상기 복수의 제1 리세스(210R)들의 내측면(210RS) 중 일부에 상기 시드 금속층이 도금되지 못하는 문제가 발생할 수 있다.
상기 복수의 제1 리세스(210R)들의 폭(W1)이 0.5㎛를 초과하면, 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220) 또는 상기 제1 배선층(230) 사이의 접촉 면적이 감소할 수 있고, 이에 따른 밀착력 저하 문제가 발생할 수 있다. 예를 들어, 상기 복수의 제1 리세스(210R)들의 폭(W1)이 0.5㎛를 초과하면, 상기 제1 빌드업 절연층(210)의 상면에 형성되는 복수의 제1 리세스(210R)들의 밀집도가 저하될 수 있다.
한편, 상기 복수의 제1 리세스(210R)들 사이의 간격(W2)은 0.05㎛ 내지 0.5㎛의 범위를 가질 수 있다. 바람직하게, 상기 복수의 제1 리세스(210R)들 사이의 간격(W2)은 0.05㎛ 내지 0.45㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 복수의 제1 리세스(210R)들 사이의 간격(W2)은 0.05㎛ 내지 0.4㎛의 범위를 가질 수 있다.
상기 복수의 제1 리세스(210R)들 사이의 간격(W2)이 0.05㎛ 미만이면, 상기 제1 빌드업 절연층(210)에서 복수의 제1 리세스들이 서로 중첩되는 영역이 증가할 수 있고, 이에 따라 상기 복수의 제1 리세스(210R)들이 상기 범위의 깊이(H2) 및 간격(W2)을 가지지 못할 수 있다. 또한, 상기 복수의 제1 리세스(210R)들 사이의 간격(W2)이 0.5㎛를 초과하면, 상기 제1 빌드업 절연층(210)의 상면에 형성되는 복수의 제1 리세스(210R)들의 밀집도가 저하될 수 있고, 이에 따라 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220) 또는 상기 제1 배선층(230) 사이의 밀착력이 저하될 수 있다.
한편, 상기 복수의 제1 리세스(210R)들은 상기 제1 빌드업 절연층(210)의 상면에서 하면을 향하여 폭이 변화할 수 있다. 예를 들어, 상기 복수의 제1 리세스(210R)들은 상기 제1 빌드업 절연층(210)의 상면에서의 폭(W3)은 상기 제1 리세스(210R)의 폭(W1, 예를 들어, 최대 폭)보다 작을 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 빌드업 절연층(210)의 상면에서의 상기 제1 리세스(210)의 폭(W3)은 상기 최대 폭(W1)과 동일할 수 있다.
또한, 상기 제1 빌드업 절연층(210)의 상면과 상기 제1 리세스(210R)의 내측면(210RS) 사이의 내각(θ)은 90보다 작을 수 있다. 예를 들어, 상기 제1 빌드업 절연층(210)의 상면과 상기 제1 리세스(210R)의 내측면(210RS) 사이의 내각(θ)은 예각일 수 있다. 이를 통해, 실시 예는 상기 제1 리세스(210R)에 의한 상기 제1 빌드업 절연층(210)과 상기 제1 배선층(230) 사이의 밀착력 향상 및 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220) 사이의 밀착력 향상을 극대화할 수 있다. 예를 들어, 상기 내각(θ)이 90도보다 작은 예각일 경우, 상기 제1 리세스(210R)에 의한 앵커링 효과를 극대화할 수 있다.
한편, 도 5의 (b)를 참조하면, 상기 제1 배선층(230)의 하면에는 상기 제1 계면(IS1)에서의 제1 빌드업 절연층(210)의 제1 리세스(210R)에 대응하는 제1 돌기(230P)가 구비된다. 이때, 상기 제1 배선층(230)의 하면에는 상기 복수의 제1 리세스(210R)들에 대응하게 일정한 폭, 두께 및 간격을 가지고 복수의 제1 돌기(230P)들이 형성될 수 있다. 이때, 상기 복수의 제1 돌기(230P)의 폭은 상기 제1 리세스(210R)의 폭(W1)에 대응할 수 있다. 또한, 상기 복수의 제1 돌기(230P)의 두께는 상기 제1 리세스(210R)의 깊이(H2)에 대응할 수 있다. 또한, 상기 복수의 제1 돌기(230P) 사이의 간격은 상기 제1 리세스(210R)들 사이의 간격(W2)에 대응할 수 있다.
한편, 도 5의 (c)를 참조하면, 상기 제2 빌드업 절연층(220)의 하면에는 상기 제2 계면(IS2)에서의 제1 빌드업 절연층(210)의 제1 리세스(210R)에 대응하는 제2 돌기(220P)가 구비된다. 이때, 상기 제2 빌드업 절연층(220)의 하면에는 상기 복수의 제1 리세스(210R)들에 대응하게 일정한 폭, 두께 및 간격을 가지고 복수의 제2 돌기(220P)들이 형성될 수 있다. 이때, 상기 복수의 제2 돌기(220P)의 폭은 상기 제1 리세스(210R)의 폭(W1)에 대응할 수 있다. 또한, 상기 복수의 제2 돌기(220P)의 두께는 상기 제1 리세스(210R)의 깊이(H2)에 대응할 수 있다. 또한, 상기 복수의 제2 돌기(220P) 사이의 간격은 상기 제1 리세스(210R)들 사이의 간격(W2)에 대응할 수 있다.
한편, 상기 제1 빌드업 절연층(210)의 상면에 형성되는 제1 리세스(210R), 상기 제1 배선층(230)의 하면에 형성되는 제1 돌기(230P) 및 상기 제2 빌드업 절연층(220)의 하면에 형성되는 제2 돌기(220P)는 도 5와 다른 형상을 가질 수도 있다. 예를 들어, 도 5에서는 상기 제1 리세스(210R), 제1 돌기(230P) 및 상기 제2 돌기(220P)가 원형 형상을 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
예를 들어, 도 6을 참조하면, 상기 제1 리세스(210R), 상기 제1 돌기(230P) 및 상기 제2 돌기(220P) 각각의 수직 단면 형상은 사다리꼴 형상을 가질 수 있다.
또한, 도 7을 참조하면, 상기 제1 리세스(210R), 상기 제1 돌기(230P) 및 상기 제2 돌기(220P) 각각의 수직 단면 형상은 평행 사변형 형상을 가질 수 있다.
다만, 상기 제1 리세스(210R), 제1 돌기(230P), 제2 돌기(220P)는 도면에 도시된 원형, 사다리꼴 형상 및 평행 사변형 형상 이외의 다른 형상을 가질 수도 있을 것이다.
한편, 도면에 도시하지 않았지만, 상기 제2 빌드업 절연층(220)의 상면에도 상기 제1 빌드업 절연층(210)의 상면에 형성된 복수의 제1 리세스(210R)이 형성될 수 있다. 또한, 상기 제2 빌드업 절연층(220)의 상면에 형성된 복수의 제1 리세스들 중 일부는 상기 제2 빌드업 절연층(220)의 상면에 형성된 배선층(230)과 접촉할 수 있고, 나머지 일부는 상기 제2 빌드업 절연층(220)의 상면에 형성되는 제3 빌드업 절연층 또는 제1 패시베이션층(170)과 접촉할 수 있다.
상기와 같이, 실시 예는 제1 빌드업 절연층(210)을 적층한 상태에서 전사층을 상기 제1 빌드업 절연층(210)에 부착하는 공정을 진행하여 상기 제1 빌드업 절연층(210)의 상면에 균일한 크기의 제1 리세스(210R)를 형성한다. 이를 통해, 실시 예는 상기 제1 빌드업 절연층(210)의 상면에 균일한 표면 조도를 부여하는 것이 가능하다. 즉, 실시 예에서는 상기 제1 빌드업 절연층(210) 내에 구비된 제1 필러(210F)가 노출되지 않고, 또한 상기 제1 필러(210F)가 외부로 빠져나가지 않으면서 상기 제1 빌드업 절연층(210)의 상면에 0.05㎛ 내지 0.5㎛에서 균일한 깊이(H2)를 가진 상기 제1 리세스(210R)를 형성할 수 있다.
한편, RCC(Resin Coated Copper) 타입으로 제공되는 절연층 및 동박층을 빌드업 절연층으로 이용하면서 상기 RCC 타입에서의 동박층을 이용하여 상기 절연층의 상면에 제1 리세스를 형성할 수도 있을 것이다. 그러나, RCC 타입의 동박층을 이용하여 상기 제1 빌드업 절연층(210)에 제1 리세스 형성 및 표면 조도를 부여할 경우, 이건 출원의 실시 예에서 사용하는 전사층을 이용한 방법에 대비하여 1) 이건 출원에서 목표로 하는 범위의 표면 조도를 부여하지 못하는 문제, 2) 빌드업 재료의 적층 과정에서 가스 배출 문제에 따른 층간 기포가 존재하는 문제, 3) 제조 공정이 복잡해지는 문제, 4) 빌드업 절연층의 표면에 동박 표면의 코팅층이 전사되거나 잔존하는 문제, 5) 동박층이 두껍고 동박 표면 코팅층 영역에 의한 제거 시간이 증가하는 문제, 6) 동박 두께 및 코팅층 영향에 의한 레이저 가공 시 비아 홀 사이즈의 균일성이 저하되는 문제, 및 7) 제2 배선층의 상면에 형성되는 리세스의 깊이가 커지는 문제 등이 발생할 수 있다.
구체적으로, RCC 타입의 절연층 상에 배치된 동박층은 실시 예에서 사용하는 전사층과는 다르게 다음과 같은 특징을 가진다. 이하에서는 동박층과 전사층으로 하여 이를 구분하여 설명한다.
상기 동박층은 순수한 동박 두께와 표면 조도를 부여하기 위한 층으로 구성되어 있으며, 표면 조도를 구성하는 층의 최외곽 표면은 합금층으로 이루어진다. 예를 들어, 상기 합금층은 니켈, 아연 및 크롬을 포함한다. 또한, 상기 동박층은 통상 표면 조도를 부여하는 층을 포함하여 2.5㎛ 이상의 두께를 가진다. 상기 동박층에 형성되는 돌기는 상대적으로 크기가 크다.
따라서, 상기 RCC 타입을 사용할 경우, 빌드업 절연층을 관통하는 레이저 비아 패드에 형성되는 리세스의 깊이도 동박층 에칭 공정에 의해 최소 2㎛ 이상이며, 상기 리세스의 깊이에 대응하는 상기 빌드업 절연층의 표면 조도(Ra)도 통상 1㎛ 이상이다. 따라서, RCC 타입의 동박층을 사용할 경우, 상기 표면 조도가 증가함에 따라 고주파수 대역을 사용하는 제품에 적용이 어려울 수 있다.
또한, 상기 동박층의 두께는 2㎛를 초과한다. 따라서, 상기 동박층을 제거하기 위한 에칭 공정에서의 에칭량이 증가할 수 있다. 이때, 상기 동박층을 제거하는 공정에서 비아 홀을 통해 노출된 배선층도 함께 제거된다. 이에 따라, 상기 배선층에 형성되는 리세스의 깊이도 커진다. 상기 리세스의 깊이가 커지는 경우, 상기 리세스를 포함하는 배선층이 정상적인 회로 배선 역할을 하지 못할 수 있다. 그리고, 상기 리세스의 깊이를 반영하여 상기 리세스를 포함하는 배선층의 두께를 증가시켜야 하며, 이에 따른 제조 비용이 증가하는 문제가 있다.
또한, 상기 동박층은 구리 이외의 니켈 및 크롬을 더 포함한다. 상기 니켈 및 크롬의 에칭 레이트는 상기 구리의 에칭 레이트와 다르다. 따라서, 상기 동박층을 에칭하여 제거할 경우, 상대적으로 큰 에칭 레이트의 금속 물질을 기준으로 에칭 조건이 결정되어야 하며, 이에 따라 에칭 시간이 증가할 수 있다. 나아가, 상기 에칭 시간이 증가함에 따라 상기 배선층에 형성되는 리세스의 깊이가 증가하거나, 상기 배선층의 두께를 증가시켜야만 한다.
또한, 상기 동박층에 포함된 니켈 및 크롬은 상기 구리보다 에칭이 잘 되지 않으며, 상기 동박층을 제거하는 공정에서 일부가 상기 빌드업 절연층에 잔존할 수 있다. 따라서, 상기 빌드업 절연층의 표면에는 니켈 원소 또는 크롬 원소가 존재할 수 있다. 그리고, 상기 빌드업 절연층에 상기 동박층의 일부가 잔존하는 경우, 이에 따른 균일한 두께의 시드 금속층을 형성하기 어려울 수 있다. 또한, 상기 빌드업 절연층에 상기 동박층의 일부가 잔존하는 경우, 상기 동박층으로 인해 서로 전기적으로 분리되어야 할 복수의 배선층이 서로 연결되는 회로 쇼트 문제가 발생할 수 있다.
또한, 상기 RCC 타입은 빌드업 절연층 상에 상기 동박층이 배치된 상태로 적층 공정이 이루어진다. 이때, 상기 빌드업 절연층을 경화하는 공정에서, 절연층 내부에서 가스가 발생할 수 있다. 그러나, 상기 RCC 타입의 경우, 상기 빌드업 절연층 상에는 이미 동박층이 배치된 상태이며, 이에 따라 상기 가스가 외측으로 배출되지 못할 수 있다. 또한, 상기 가스가 배출되지 못하는 경우, 상기 가스로 인해 보이드가 발생하거나 빌드업 절연층과 배선층 사이의 밀착력이 저하될 수 있다.
이에 반하여, 실시 예는 순수 구리를 포함하는 전사층을 이용하여 빌드업 절연층의 상면에 제1 리세스 형성 및 표면 조도 부여 공정을 진행한다. 이에 따라, 실시 예는 상기 RCC 타입으로 표면 조도를 부여하는 공정에서 발생하는 문제를 해결할 수 있다.
이하에서는 실시 예에 따른 인쇄회로기판의 제조 방법에 대해 설명하기로 한다.
실시 예의 인쇄회로기판의 제조 방법의 특징은 빌드업 절연층의 적층 공정에 있으며, 이에 따라 이하에서는 상기 빌드업 절연층의 적층 공정을 중심으로 설명하기로 한다.
도 8 내지 21은 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 8을 참조하면, 실시 예는 제1 절연층 또는 코어층(260)을 준비한다. 상기 제1 절연층 또는 코어층(260)은 CCL(Copper Clad Laminate)를 이용할 수 있다. 이후, 실시 예는 상기 제1 절연층 또는 코어층(260) 상에 제2 배선층(250)을 형성하는 공정을 진행한다.
도 9를 참조하면, 실시 예는 상기 제1 절연층 또는 코어층(260) 상에 상기 제1 빌드업 절연층(210)을 적층하는 공정을 진행한다. 이때, 상기 제1 빌드업 절연층(210)의 상면에는 보호 필름(PF)이 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 보호 필름(PF)은 PET(polyethylene terephthalate)일 수 있으나, 이에 한정되지는 않는다.
도 10을 참조하면, 실시 예는 상기 제1 빌드업 절연층(210)의 상면에 배치된 보호 필름(PF)을 제거하는 공정을 진행한다. 이때, 상기 제1 빌드업 절연층(210)의 상면에 보호 필름(PF)이 배치되지 않은 상태로 적층된 경우, 도 10의 공정은 생략될 수 있다.
도 11을 참조하면, 실시 예는 상기 제1 빌드업 절연층(210)의 상에 전사층(300)을 위치시키는 공정을 진행한다. 이때, 상기 전사층(300)에는 돌기부(310)가 형성된다. 이때, 상기 전사층(300)의 하면에 형성된 돌기부(310)는 도 5를 참조하여 설명한 제1 리세스(210R), 제1 돌기(230P) 및 제2 돌기(220P)와 실질적으로 동일한 형상을 가지며, 이에 따라 이에 대한 상세한 설명은 생략한다.
이때, 상기 전사층(300)의 두께(H3)는 돌기부(130)를 포함하여 1.2㎛ 내지 1.8㎛의 범위를 가질 수 있다. 상기 전사층(300)의 두께(H3)는 상기 제1 리세스(210R)의 깊이(H2)에 대응하는 상기 전사층(300)의 돌기부(310)의 두께를 포함한 전체 두께를 의미한다.
상기 전사층(300)의 두께(H3)가 1.8㎛를 초과하면, 상기 전사층(300)을 에칭하는 공정의 공정 시간이 증가할 수 있고, 상기 전사층(300)을 완전히 제거하는 과정에서 비아 패드의 에칭량이 늘어나면서 과도한 리세스가 형성되거나 상기 비아 패드의 바닥이 소실되는 불량이 발생될 수 있을 뿐 아니라, 합금층이 절연층에 잔존할 수 있고, 이에 따른 전기적 신뢰성 및/또는 물리적 신뢰성 문제가 발생할 수 있다.
도 12를 참조하면, 실시 예는 상기 전사층(300)을 상기 제1 빌드업 절연층(210)의 상면에 부착하는 공정을 진행한다. 상기 전사층(300)을 부착하는 공정은 상기 제1 빌드업 절연층(210)에 열을 가하면서 압착하는 핫 프레스 또는 진공 압착 방식으로 진행될 수 있다. 이때, 상기 열을 받은 제1 빌드업 절연층(210)은 용융될 수 있고, 상기 용융된 제1 빌드업 절연층(210)의 상면에 상기 전사층(300)이 부착될 수 있다. 이때, 실시 예는 상기 용융된 상기 제1 빌드업 절연층(210)이 냉각되어 완전히 경화되기 전에 상기 전사층(300)을 부착하는 공정을 진행한다. 더욱 바람직하게, 실시 예는 진공 라미네이션 공정을 진행하여 상기 제1 빌드업 절연층(210)과 상기 전사층(300) 사이의 기포를 제거하고, 등방압 프레스 또는 진공 라미네이션을 통해 온도와 압력을 인가하여 상기 전사층(300)을 부착하는 공정을 진행할 수 있다.
도 13을 참조하면, 실시 예는 상기 부착된 전사층(300) 및 상기 제1 빌드업 절연층(210)을 관통하는 비아 홀(VH)을 형성하는 공정을 진행한다. 상기 비아 홀(VH)을 형성하는 공정은 레이저 공정을 통해 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 14를 참조하면, 실시 예는 상기 형성된 비아 홀(VH)의 내벽(VHS)을 디스미어 하는 공정을 진행할 수 있다. 상기 디스미어 공정은 플라즈마를 이용한 건식 방식 또는 화학 약품을 이용한 습식 방식으로 진행될 수 있다. 이때, 상기 디스미어 공정은 상기 비아 홀(VH)의 내벽(VHS) 및 상기 비아 홀(VH)의 바닥면에서 진행될 수 있다. 이때, 상기 제1 빌드업 절연층(210)의 상면에는 상기 전사층(300)이 배치된 상태이며, 이에 따라 상기 제1 빌드업 절연층(210)의 상면은 디스미어가 이루어지지 않는다.
도 15를 참조하면, 실시 예는 상기 전사층(300)을 에칭하는 공정을 진행한다. 상기 전사층(300)의 에칭 공정은 상기 전사층(300)의 두께(H3)보다 큰 에칭량의 에칭 조건을 가지고 진행될 수 있다. 이에 따라, 상기 제1 빌드업 절연층(210)의 상면에 배치된 전사층(300)은 전체적으로 완전히 제거될 수 있다. 이때, 실시 예는 상기 전사층(300)의 에칭 공정에서, 상기 비아 홀(VH)을 통해 노출된 상기 제2 배선층(250)도 함께 에칭될 수 있다. 따라서, 상기 제2 배선층(250)의 상면에는 제2 리세스(250R)가 형성될 수 있다. 또한, 상기 제1 빌드업 절연층(210)의 상면에는 상기 전사층(300)의 에칭에 따라 상기 전사층(300)의 돌기부(310)에 대응하는 제1 리세스(210R)가 형성된다.
도 16을 참조하면, 실시 예는 도금 시드층(M1)을 형성하는 공정을 진행한다. 상기 도금 시드층(M1)은 화학동도금 공정을 통해 진행될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 도금 시드층(M1)은 스퍼터링 공정을 통해 진행될 수도 있다. 상기 도금 시드층(M1)은 상기 제1 리세스(210R)의 내측면, 상기 비아 홀(VH)의 내벽(VHS) 및 상기 제2 리세스(250R)의 내측면에 형성될 수 있다. 구체적으로, 상기 도금 시드층(M1)은 상기 제1 빌드업 절연층(210)의 상면의 프로파일을 따라 형성될 수 있다. 즉, 상기 도금 시드층(M1)은 상기 제1 빌드업 절연층(210)의 상면에 형성된 제1 리세스(210R)의 프로파일을 따라 형성될 수 있다.
도 17을 참조하면, 실시 예는 상기 도금 시드층(M1) 상에 드라이필름(DF)을 형성하는 공정을 진행한다. 상기 드라이필름(DF)은 개구부를 포함한다. 상기 드라이필름(DF)은 상기 제1 배선층(230)이 형성될 영역 및 상기 비아 홀(VH)을 노출하는 개구부를 포함한다.
도 18을 참조하면, 실시 예는 상기 도금 시드층(M1)을 시드층으로 전해 도금을 진행하여 전해 도금층(M2)을 형성한다. 상기 전해 도금층(M2)은 상기 제1 리세스(210R), 상기 제2 리세스(250R), 상기 비아 홀(VH) 및 상기 드라이필름(DF)의 개구부를 채우며 형성된다.
도 19를 참조하면, 실시 예는 상기 드라이필름(DF)을 제거하는 공정을 진행한다.
도 20을 참조하면, 실시 예는 상기 도금 시드층(M1)의 일부를 에칭하여 제거하는 공정을 진행한다. 즉, 상기 도금 시드층(M1)은 상기 전해 도금층(M2)과 수직 방향으로 중첩되는 제1 영역 및 상기 전해 도금층(M2)과 수직 방향으로 중첩되지 않는 제2 영역을 포함한다. 그리고, 실시 예는 상기 도금 시드층(M1)의 상기 제2 영역을 에칭으로 제거하는 공정을 진행한다. 이에 따라, 상기 제1 빌드업 절연층(210)의 상면에 형성된 제1 리세스들(210R) 중 상기 전해 도금층(M2)과 수직으로 중첩되지 않는 제1 리세스들은 외부로 노출된다.
이에 따라, 실시 예는 상기 도금 시드층(M1)과 상기 전해 도금층(M2)을 각각 포함하는 제1 배선층(230), 비아층(240) 및 상기 비아층(240)의 확장부(240E)를 형성할 수 있다. 이를 통해, 상기 제1 배선층(230)은 상기 제1 빌드업 절연층(210)의 상면에 구비된 제1 리세스(210R)에 대응하는 제1 돌기(230P)를 포함할 수 있다.
도 21을 참조하면, 실시 예는 상기 제1 빌드업 절연층(210) 상에 제2 빌드업 절연층(220)을 형성한다. 이때, 상기 제2 빌드업 절연층(220)은 상기 제1 빌드업 절연층(210)의 상면에 배치된 제1 리세스(210R)의 적어도 일부를 채우며 구비될 수 있다. 이에 따라, 상기 제2 빌드업 절연층(220)은 상기 제1 빌드업 절연층(210)의 상면에 구비된 제1 리세스(210R)에 대응하는 제2 돌기(220P)를 포함할 수 있다.
실시 예는 제1 빌드업 절연층의 상면에 균일한 폭, 간격 및 깊이를 가진 복수의 제1 리세스가 형성된다. 상기 복수의 제1 리세스는 상기 제1 빌드업 절연층의 상면에 구비되고, 이에 따라 제1 배선층의 하면 및 제2 빌드업 절연층의 하면과 각각 접촉한다.
이에 따라, 상기 제1 배선층의 하면에는 상기 제1 리세스에 대응하는 제1 돌기가 형성된다. 또한, 상기 제2 빌드업 절연층의 하면에는 상기 제1 리세스에 대응하는 제2 돌기가 형성된다.
이때, 상기 복수의 제1 리세스들은 상기 제1 빌드업 절연층의 상면에 균일하게 형성된다. 따라서, 상기 제1 돌기는 상기 제1 배선층의 하면에 균일하게 형성된다. 또한, 상기 제2 돌기는 상기 제2 빌드업 절연층의 하면에 균일하게 형성된다.
따라서, 실시 예는 상기 제1 빌드업 절연층과 상기 제2 빌드업 절연층 사이의 밀착력을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 빌드업 절연층과 상기 제1 배선층 사이의 밀착력을 향상시킬 수 있다. 따라서, 실시 예는 상기 제1 배선층 및 상기 제2 빌드업 절연층이 상기 제1 빌드업 절연층으로부터 박리되는 문제를 해결할 수 있다. 이를 통해 실시 예는 인쇄회로기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 빌드업 절연층의 상면에 균일한 제1 리세스들이 형성되도록 하며, 이에 따라 상기 제1 빌드업 절연층의 상면에 형성되는 도금 시드층의 두께를 균일하게 할 수 있다.
따라서, 실시 예는 상기 도금 시드층 상에 형성되는 전해 도금층의 도금 편차를 최소화할 수 있고, 이를 통해 복수의 배선층들이 서로 동일한 두께를 가지도록 할 수 있다. 따라서, 실시 예는 인쇄회로기판의 전기적 특성을 향상시킬 수 있다.
또한, 상기 제1 리세스의 깊이, 상기 제1 돌기의 두께 및 상기 제2 돌기의 두께 각각은, 0.05㎛ 내지 0.5㎛의 범위를 가진다. 이에 따라, 실시 예는 상기 제1 리세스를 형성하기 위해 사용한 전사층의 일부가 제거되지 않는 문제를 해결할 수 있고, 이를 통해 전기적 쇼트와 같은 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 돌기의 두께에 대응하게 상기 제1 배선층의 표면 조도를 낮출 수 있고, 이를 통해 상기 제1 배선층을 통해 전달되는 신호의 전송 손실을 최소화할 수 있다.
또한, 실시 예는 상기 전사층의 에칭 시에 상기 제2 배선층 상에 일정 깊이의 제2 리세스가 형성되도록 할 수 있다. 이를 통해, 실시 예는 상기 제1 빌드업 절연층을 관통하는 비아층의 일부가 상기 제2 리세스 내에 배치되도록 할 수 있고, 이를 통해 상기 비아층과 상기 제1 빌드업 절연층 사이의 밀착력을 향상시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (16)

  1. 제1 빌드업 절연층;
    상기 제1 빌드업 절연층 상에 배치된 제1 배선층; 및
    상기 제1 빌드업 절연층을 관통하며, 상기 제1 배선층과 연결된 비아층을 포함하고,
    상기 제1 빌드업 절연층은 레진 및 상기 레진 내에 배치된 복수의 필러들을 포함하고,
    상기 제1 배선층은 상기 복수의 필러들과 접촉하지 않고,
    상기 비아층은 상기 복수의 필러들 중 적어도 하나의 필러와 접촉하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 빌드업 절연층의 상면에는 복수의 제1 리세스가 형성된, 인쇄회로기판.
  3. 제2항에 있어서,
    상기 제1 배선층은 상기 복수의 제1 리세스 내에 배치된 복수의 제1 돌기를 포함하며,
    상기 복수의 제1 돌기의 폭, 두께 및 간격 각각은 상기 복수의 제1 리세스의 폭, 깊이, 및 간격 각각에 대응하는, 인쇄회로기판.
  4. 제3항에 있어서,
    상기 제1 빌드업 절연층 상에 배치된 제2 빌드업 절연층을 포함하고,
    상기 복수의 제1 리세스의 일부에는 상기 제1 배선층의 상기 제1 돌기가 배치되고,
    상기 제2 빌드업 절연층은 상기 복수의 제1 리세스의 나머지 일부 내에 배치된 제2 돌기를 포함하는, 인쇄회로기판.
  5. 제4항에 있어서,
    상기 복수의 제1 리세스 각각의 깊이, 상기 복수의 제1 돌기 각각의 두께 및 상기 복수의 제2 돌기 각각의 두께는 0.05㎛ 내지 0.5㎛의 범위를 만족하는, 인쇄회로기판.
  6. 제4항에 있어서,
    상기 복수의 제1 리세스, 상기 복수의 제1 돌기 및 상기 복수의 제2 돌기 각각의 폭은, 0.05㎛ 내지 0.5㎛의 범위를 만족하는, 인쇄회로기판.
  7. 제4항에 있어서,
    상기 복수의 제1 리세스, 상기 복수의 제1 돌기 및 상기 복수의 제2 돌기 각각의 간격은, 0.05㎛ 내지 0.5㎛의 범위를 만족하는, 인쇄회로기판.
  8. 제1항에 있어서,
    상기 비아층의 측면의 표면 조도는,
    상기 제1 배선층의 하면의 표면 조도와 다른, 인쇄회로기판.
  9. 제1항에 있어서,
    상기 제1 빌드업 절연층의 하면에 배치된 제2 배선층을 더 포함하고,
    상기 제2 배선층은 상기 비아층과 수직으로 중첩된 제2 리세스를 포함하고,
    상기 비아층은 상기 제2 리세스 내에 배치되고, 폭이 증가하는 확장부를 포함하는, 인쇄회로기판.
  10. 제1 절연층 상에 제1 빌드업 절연층을 적층하는 단계;
    상기 제1 빌드업 절연층 상에 돌기부를 포함하는 전사층을 위치시키는 단계;
    상기 전사층을 상기 제1 빌드업 절연층의 상면에 부착하는 단계; 및
    상기 전사층을 에칭으로 제거하여 상기 전사층의 상기 돌기부에 대응하는 복수의 제1 리세스를 상기 제1 빌드업 절연층의 상면에 형성하는 단계;를 포함하는, 인쇄회로기판의 제조 방법.
  11. 제10항에 있어서,
    상기 복수의 제1 리세스 각각의 깊이는 0.05㎛ 내지 0.5㎛의 범위를 만족하는, 인쇄회로기판 제조 방법.
  12. 제11항에 있어서,
    상기 전사층을 에칭으로 제거하기 전에 상기 전사층 및 상기 제1 빌드업 절연층을 관통하는 비아 홀을 형성하는 단계;
    상기 전사층을 제거한 후에 상기 제1 빌드업 절연층의 상면과 상기 비아 홀의 내벽에 도금 시드층을 형성하는 단계;
    상기 도금 시드층 상에 개구부를 포함하는 드라이 필름을 형성하는 단계;
    상기 드라이 필름의 개구부와 상기 비아 홀을 채우는 전해 도금층을 형성하는 단계;
    상기 드라이 필름을 제거하는 단계; 및
    상기 전해 도금층과 수직으로 중첩되지 않는 상기 도금 시드층의 일부를 제거하여 상기 비아 홀 내에 배치된 비아층 및 상기 제1 빌드업 절연층 상에 배치된 제1 배선층을 형성하는 단계;를 더 포함하는 인쇄회로기판의 제조 방법.
  13. 제12항에 있어서,
    상기 도금 시드층은 상기 제1 빌드업 절연층의 상면에 구비된 상기 복수의 제1 리세스의 프로파일을 따라 형성되며,
    상기 제1 배선층은 상기 복수의 제1 리세스에 대응하는 복수의 제1 돌기를 포함하는 인쇄회로기판의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 빌드업 절연층을 적층하기 전에 상기 제1 절연층 상에 제2 배선층을 형성하는 단계를 더 포함하고,
    상기 제2 배선층의 상면에는 상기 전사층의 제거 시에 제2 리세스가 형성되고,
    상기 비아층은 상기 제2 배선층의 상기 제2 리세스 내에 배치된 확장부를 포함하는, 인쇄회로기판의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 빌드업 절연층 및 상기 제1 배선층 상에 제2 빌드업 절연층을 적층하는 단계를 더 포함하고,
    상기 제2 빌드업 절연층은 상기 제1 빌드업 절연층의 상면과 접촉하며 상기 제1 빌드업 절연층의 상기 제1 리세스에 대응하는 복수의 제2 돌기를 포함하는 인쇄회로기판의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 빌드업 절연층은 레진 및 상기 레진 내에 배치된 복수의 필러를 포함하고,
    상기 제1 배선층은 상기 복수의 필러들과 접촉하지 않고,
    상기 비아층은 상기 복수의 필러들 중 적어도 하나의 필러와 접촉하는 인쇄회로기판의 제조 방법.
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