KR20230106176A - 다중 대역 밀리미터-파 5g 통신에서 소형 이미지 제거 아키텍처를 위한 임베디드 iq 발생을 이용한 변압기 기반 전류 재사용 증폭기 - Google Patents

다중 대역 밀리미터-파 5g 통신에서 소형 이미지 제거 아키텍처를 위한 임베디드 iq 발생을 이용한 변압기 기반 전류 재사용 증폭기 Download PDF

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KR20230106176A
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inductor
transistor
phase
quadrature
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민-유 후앙
토마스 첸
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스위프트링크 테크놀로지스 인코포레이티드
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Abstract

일 실시예에 따르면, 변압기 기반 동위상 및 직교위상(IQ)은 제1 인덕터 및 제2 인덕터를 갖는 차동 발룬을 포함한다. 제1 인덕터는 제1 입력 단자 및 제1 출력 단자를 갖는다. 제2 인덕터는 제2 입력 단자 및 제2 출력 단자를 갖는다. 추가로, IQ 발생기 회로는 제1 인덕터와 자기 결합된 제3 인덕터를 포함한다. 제3 인덕터는 제1 격리 단자 및 제3 출력 단자를 갖는다. IQ 발생기 회로는 또한, 제2 인덕터와 자기 결합된 제4 인덕터를 포함한다. 제4 인덕터는 제2 격리 단자 및 제4 출력 단자를 갖는다. IQ 발생기 회로는 추가로, 제1 인덕터의 제1 입력 단자에 결합된 제1 트랜지스터를 포함한다. 또한, 발생기 회로는 제2 인덕터의 제2 입력 단자에 결합된 제2 트랜지스터를 포함한다. 제1 트랜지스터, 제2 트랜지스터, 제1 인덕터 및 제2 인덕터는 차동 증폭기의 일부를 형성한다.

Description

다중 대역 밀리미터-파 5G 통신에서 소형 이미지 제거 아키텍처를 위한 임베디드 IQ 발생을 이용한 변압기 기반 전류 재사용 증폭기
[0001] 본 출원은 2020년 11월 18일자로 출원된 미국 정규 특허 출원: 제16/951,330호를 우선권으로 주장하며, 이 정규 특허 출원은 그 전체가 인용에 의해 포함된다.
[0002] 본 발명의 실시예들은 일반적으로 무선 통신 디바이스(device)들에 관한 것이다. 보다 구체적으로는, 본 발명의 실시예들은 통신 디바이스를 위한 변압기 기반 전류 재사용 IQ 증폭기들을 사용하는 소형 이미지 제거 아키텍처(compact image rejection architecture)에 관한 것이다.
[0003] 고용량 요건들을 갖는 차세대 5G 통신 디바이스들의 경우, 많은 애플리케이션(application)들, 이를테면 자율 스마트 레이더 시스템(smart radar system), 5G NR(new radio)/6G 이상 통신, 및 고속 IoT(Internet of Things)/밀리미터-파(mm-Wave) 위성 네트워킹(Satellite networking)에 더 높은 데이터 레이트(data rate)가 요구된다. 설계는, Ka-대역(24-40기가헤르츠(㎓)), V-대역(40-75 ㎓), E-대역(71-95 ㎓), W-대역(75-110 ㎓), 및 D-대역(110-170 ㎓)을 포함하는 mm-Wave 주파수 대역들 쪽으로 시프트(shift)되며, 이러한 더 높은 데이터 레이트 요건을 지원한다. 극단적인 광대역 채널(channel)은 원치 않는 이미지 신호들에 취약할 수 있기 때문에, mm-Wave 통신을 위한 고급 트랜시버(transceiver)(TRX) 아키텍처는 신뢰할 수 있는 IR(image rejection) 아키텍처에 의존한다.
[0004] 추가로, mm-Wave 회로 또는 시스템 설계는 종종, 기생 커패시터(capacitor)들을 공진시키고 전류 이득을 피크 업(peak up)하기 위해 상당한 양의 인덕터(inductor)들 또는 변압기들을 채택하기 때문에, mm-Wave 회로 또는 시스템은 그러한 설계를 수용하기 위해 넓은 영역을 필요로 한다. 추가로, IR 아키텍처들에 대한 광대역 IQ(In-phase/Quadrature-phase) 신호들을 발생시키기 위해, 고차 저항기-커패시터 기반 RC-CR PPF(Poly-Phase Filter)들이 RF 주파수 동작들에서 종종 사용된다. 그러나 RC-CR PPF들은 큰 신호 감쇠, 높은 용량성 입력 부하(loading), mm-Wave에서의 제한된 구동 능력, 및 mm-Wave 자취 라우팅들 및 출력 부하 변동들에 대한 취약성과 같은 제한들을 가질 수 있다. 따라서 광대역 mm-Wave LO(local oscillator) 경로들에서의 RC-CR PPF들의 사용은 종종 자신의 신호 손실을 보상하기 위해 더 많은 LO 전력을 요구하며, 이는 결국 LO 드라이버(driver)들에서 전력 패널티(penalty)를 야기한다. 더욱이, LO RC-CR PPF가 자신의 동작 대역폭을 확장시키고 광대역 IRR( Image Rejection Ratio)을 달성하기 위해 다중-비트(multi-bit) 커패시터 튜닝 뱅크(tuning bank)들이 요구될 수 있다. 충분한 SNR(signal-to-noise ratio) 및 IRR을 보장하기 위해서는 광범위한 개루프(open-loop) 교정들이 필요하다. 그러나 광범위한 루프 교정들은 5G 링크(link)들에 대한 재구성 레이턴시(latency) 및 시스템 복잡성을 높일 수 있다.
[0005] 높은 전류 이득을 달성하고 기생 커패시터들에 대한 신호 손실을 보상하기 위해, 유도성 부하들이 통상적으로, 더 높은 주파수에서 더 높은 전류 이득으로 능동 디바이스 동작 대역폭을 확장시키는 데 사용된다. 그러나 종래의 설계에서, 유도성 부하들을 갖는 능동 증폭기들은 변압기 기반 IQ와 별개로 설계된다. 따라서 광대역 이득 확장 및 IQ 발생을 동시에 달성하기 위해서는 다수의 유도성 구조들 또는 변압기들이 요구되며, 이는 부피가 크고 종종 통합하기 어렵다.
[0006] 본 발명의 실시예들은, 유사한 참조번호들이 유사한 엘리먼트(element)들을 표시하는 첨부 도면들의 도해들에서, 제한으로서가 아니라 예로서 예시된다.
[0007] 도 1은 일 실시예에 따른 무선 통신 디바이스의 일 예를 예시하는 블록도(block diagram)이다.
[0008] 도 2는 일 실시예에 따른 RF 프론트엔드(frontend) 집적 회로의 일 예를 예시하는 블록도이다.
[0009] 도 3a - 도 3b는 일 실시예에 따른 RX/TX IR 아키텍처의 일 예를 예시하는 블록도들이다.
[0010] 도 3c - 도 3d는 일 실시예에 따른 RX/TX IR 아키텍처의 일 예를 예시하는 블록도들이다.
[0011] 도 4는 일 실시예에 따른 차동 변압기 기반 IQ 발생기 회로를 예시하는 블록도이다.
[0012] 도 5a - 도 5b는 종래의 증폭기 및 일 실시예에 따른 차동 변압기 기반 IQ 발생기 회로의 일 예를 예시하는 블록도들이다.
[0013] 도 6은 일 실시예에 따른, 집적 증폭기 회로를 갖는 변압기 기반 IQ 발생기 회로를 예시하는 블록도이다.
[0014] 도 7은 일 실시예에 따른 집적 증폭기 회로를 갖는 캐스코드 변압기 기반 IQ 발생기 회로를 예시하는 블록도이다.
[0015] 도 8a - 도 8b는 종래의 증폭기 및 일 실시예에 따른 차동 변압기 기반 IQ 발생기 회로의 일 예를 예시하는 블록도들이다.
[0016] 도 9는 일 실시예에 따른, 집적 증폭기 회로를 갖는 변압기 기반 IQ 조합기 회로를 예시하는 블록도이다.
[0017] 도 10은 일 실시예에 따른 집적 증폭기 회로를 갖는 캐스코드(cascode) 변압기 기반 IQ 조합기 회로를 예시하는 블록도이다.
[0018] 본 발명의 다양한 실시예들 및 양상들은 아래에서 논의되는 세부사항들을 참조하여 설명될 것이며, 첨부 도면들은 다양한 실시예들을 예시할 것이다. 다음의 설명 및 도면들은 본 발명을 예시하며, 본 발명을 제한하는 것으로 해석되어서는 안 된다. 다수의 특정 세부사항들이 본 발명의 다양한 실시예들의 철저한 이해를 제공하기 위해 설명된다. 그러나 특정 경우들에서, 본 발명들의 실시예들의 간결한 논의를 제공하기 위해, 잘 알려진 또는 종래의 세부사항들은 설명되지 않는다.
[0019] 본 명세서에서 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함될 수 있다는 것을 의미한다. 본 명세서의 다양한 위치들에서 "일 실시예에서"라는 문구의 출현들은 반드시 모두 동일한 실시예를 지칭할 필요는 없다.
[0020] 실시예들의 대응하는 도면들에서, 신호들은 라인(line)들로 표현된다는 것에 주목한다. 일부 라인들은 더 많은 구성 신호 경로들을 표시하도록 더 두꺼울 수 있고 그리고/또는 주 정보 흐름 방향을 표시하도록 하나 이상의 단부들에 화살표들을 가질 수 있다. 이러한 표시들은 제한으로 의도되지 않는다. 오히려, 라인들은 회로 또는 로직 유닛(logical unit)의 보다 쉬운 이해를 가능하게 하기 위해 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 설계 요구들 또는 선호도들에 의해 지시된 바와 같은 임의의 표현된 신호들은 실제로 어느 방향으로든 이동할 수 있고 임의의 적합한 타입의 신호 방식으로 구현될 수 있는 하나 이상의 신호들을 포함할 수 있다.
[0021] 명세서 전반에 걸쳐 그리고 청구항들에서, "연결되는"이란 용어는 어떠한 중개 디바이스들도 없이 연결된 사물들 간의 직접적인 전기적 접속을 의미한다. "결합"이라는 용어는 접속되는 사물들 간의 직접적인 전기적 접속 또는 하나 이상의 수동 또는 능동 중개 디바이스들을 통한 간접적인 접속을 의미한다. "회로"라는 용어는 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트(component)들을 의미한다. "신호"라는 용어는 적어도 하나의 전류 신호, 전압 신호 또는 데이터/클록(clock) 신호를 의미한다. 단수("a", "an" 및 "the")의 의미는 복수 언급들을 포함한다. "~의(in)"의 의미는 "~내에(in)" 그리고 "~상에(on)"를 포함한다.
[0022] 본 명세서에서 사용되는 바와 같이, 달리 특정되지 않는 한, 공통 객체를 설명하기 위해 서수 형용사들 "제1", "제2" 및 "제3" 등의 사용은 단지, 유사한 객체들의 상이한 경우들이 참조되고 있음을 표시할 뿐이고 그렇게 설명된 객체들은 시간적으로든, 공간적으로든, 서열순으로든 또는 임의의 다른 방식으로든 주어진 시퀀스로 있어야 한다는 것을 암시하는 것으로 의도되지 않는다. 본 명세서에서 "실질적으로"라는 용어는 타깃의 10 % 내에 있음을 의미한다.
[0023] 본 명세서에서 설명되는 실시예들의 목적들을 위해, 달리 특정되지 않는 한, 트랜지스터(transistor)들은, 드레인(drain), 소스(source), 게이트(gate) 및 벌크(bulk) 단자들을 포함하는 MOS(metal oxide semiconductor) 트랜지스터들이다. 소스 및 드레인 단자들은 동일한 단자들일 수 있으며, 본 명세서에서 상호 교환 가능하게 사용된다. 당해 기술분야에서 통상의 지식을 가진 자들은 다른 트랜지스터들, 예컨대 바이폴라(Bi-polar) 접합 트랜지스터들 ― BJT PNP/NPN, BiCMOS, CMOS 등 ―이 본 개시내용의 범위를 벗어나지 않고 사용될 수 있음을 인식할 것이다.
[0024] 일 양상에 따르면, 변압기 기반 동위상 및 직교위상(IQ: in-phase and quadrature)은 제1 인덕터 및 제2 인덕터를 갖는 차동 발룬을 포함한다. 제1 인덕터는 제1 입력 단자 및 제1 출력 단자를 갖는다. 제2 인덕터는 제2 입력 단자 및 제2 출력 단자를 갖는다. 추가로, IQ 발생기 회로는 제1 인덕터와 자기 결합된 제3 인덕터를 포함한다. 제3 인덕터는 제1 격리 단자 및 제3 출력 단자를 갖는다. IQ 발생기 회로는 또한, 제2 인덕터와 자기 결합된 제4 인덕터를 포함한다. 제4 인덕터는 제2 격리 단자 및 제4 출력 단자를 갖는다. IQ 발생기 회로는 추가로, 제1 인덕터의 제1 입력 단자에 결합된 제1 트랜지스터를 포함한다. 또한, 발생기 회로는 제2 인덕터의 제2 입력 단자에 결합된 제2 트랜지스터를 포함한다. 제1 트랜지스터, 제2 트랜지스터, 제1 인덕터 및 제2 인덕터는 차동 증폭기의 일부를 형성한다.
[0025] 일 실시예에서, IQ 발생기 회로는 제3 인덕터의 제1 격리 단자와 전압원 사이에 결합된 제1 저항기를 더 포함한다. 추가로, IQ 발생기 회로는 제4 인덕터의 제2 격리 단자와 전압원 사이에 결합된 제2 저항기를 포함한다.
[0026] 일 실시예에서, IQ 발생기 회로는 또한, 제3 출력 단자와 전압원 사이에 결합된 제3 저항기를 포함한다. IQ 발생기 회로는 제4 출력 단자와 전압원 사이에 결합된 제4 저항기를 더 포함한다.
[0027] 일 실시예에서, 제1 저항기 및 제3 저항기는, 제3 인덕터를 통해 흐르는 직류(DC: direct current)의 양이 제1 미리 결정된 임계치 미만이 되는 저항을 갖도록 구성된다.
[0028] 일 실시예에서, 제2 저항기 및 제4 저항기는, 제4 인덕터를 통해 흐르는 직류(DC)의 양이 제2 미리 결정된 임계치 미만이 되는 저항을 갖도록 구성된다.
[0029] 일 실시예에서, IQ 발생기 회로는 제1 출력 단자와 전압원 사이에 결합된 제5 저항기를 더 포함한다. IQ 발생기 회로는 또한 제2 출력 단자와 전압원 사이에 결합된 제6 저항기를 포함한다.
[0030] 일 실시예에서, 제1 출력 단자는 I+ 신호를 출력하기 위한 양의 동위상(I+) 출력 단자를 나타낸다. 추가로, 제2 출력 단자는 I- 신호를 출력하기 위한 음의 동위상(I-) 출력 단자를 나타낸다.
[0031] 일 실시예에서, 제3 출력 단자는 Q- 신호를 출력하기 위한 음의 직교위상(Q-) 출력 단자를 나타낸다. 추가로, 제4 출력 단자는 Q+ 신호를 출력하기 위한 양의 직교위상(Q+) 출력 단자를 나타낸다.
[0032] 일 실시예에서, 제1 트랜지스터 및 제2 트랜지스터의 입력들은 차동 입력 신호들을 수신하도록 구성된다.
[0033] 일 실시예에서, IQ 발생기 회로는 또한, 제1 트랜지스터와 제1 입력 단자 사이에 결합된 제3 트랜지스터를 포함한다. IQ 발생기 회로는 추가로, 제2 트랜지스터와 제2 입력 단자 사이에 결합된 제4 트랜지스터를 포함한다. 제1 인덕터, 제2 인덕터, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터는 캐스코드 증폭기의 일부를 형성할 수 있다.
[0034] 다른 양상에 따르면, 집적 증폭기를 갖는 변압기 기반 IQ 조합기 회로는 제1 인덕터 및 제2 인덕터를 포함하는 차동 발룬을 포함할 수 있다. 제1 인덕터는 제1 입력 단자 및 제1 출력 단자를 가질 수 있다. 제2 인덕터는 제2 입력 단자 및 제2 출력 단자를 가질 수 있다. 조합기 회로는 또한 제1 인덕터와 자기 결합된 제3 인덕터를 포함할 수 있다. 제3 인덕터는 제1 격리 단자 및 제3 입력 단자를 가질 수 있다. 추가로, 조합기 회로는 제2 인덕터와 자기 결합된 제4 인덕터를 포함할 수 있다. 제4 인덕터는 제2 격리 단자 및 제4 입력 단자를 가질 수 있다. 조합기 회로는 추가로, 제1 인덕터의 제1 입력 단자에 결합된 제1 트랜지스터를 포함할 수 있다. 추가로, 조합기 회로는 제2 인덕터의 제2 입력 단자에 결합된 제2 트랜지스터를 포함할 수 있으며, 제1 트랜지스터, 제2 트랜지스터, 제1 인덕터 및 제2 인덕터는 동위상 차동 증폭기의 일부를 형성한다.
[0035] 도 1은 본 발명의 일 실시예에 따른 무선 통신 디바이스의 일 예를 예시하는 블록도이다. 도 1을 참조하면, 단순히 무선 디바이스로서 또한 지칭되는 무선 통신 디바이스(100)는 무엇보다도, RF 프론트엔드 모듈(module)(101) 및 기저대역 프로세서(processor)(102)를 포함한다. 무선 디바이스(100)는 예컨대, 모바일 폰(mobile phone)들, 랩톱(laptop)들, 태블릿(tablet)들, 네트워크 어플라이언스 디바이스(network appliance device)들(예컨대, 사물 인터넷(Internet of thing) 또는 IOT 어플라이언스 디바이스) 등과 같은 임의의 종류의 무선 통신 디바이스일 수 있다.
[0036] 라디오(radio) 수신기 회로에서, RF 프론트엔드는, 안테나(antenna)와 믹서 스테이지(mixer　stage) 사이의 그리고 믹서 스테이지를 포함하는 모든 회로에 대한 일반 용어이다.　이는 원래의 인입 라디오 주파수의 신호를, 그 신호가 더 낮은 주파수, 예컨대 IF로 변환되기 전에 프로세싱(process)하는 수신기 내의 모든 컴포넌트들로 구성된다. 마이크로파(microwave) 및 위성 수신기들에서, 이는 종종, LNB(low-noise block) 또는 LND(low-noise downconverter)로 지칭되며, 종종 안테나에 위치되어, 안테나로부터의 신호가 더 쉽게 처리되는 중간 주파수로 수신기의 나머지에 전달될 수 있다. 기저대역 프로세서는, 모든 라디오 기능들(안테나를 필요로 하는 모든 기능들)을 관리하는, 네트워크 인터페이스(network interface)의 디바이스(칩(chip) 또는 칩의 일부)이다.
[0037] 일 실시예에서, RF 프론트엔드 모듈(101)은 하나 이상의 RF 트랜시버들을 포함하며, 여기서 RF 트랜시버들 각각은 다수의 RF 안테나들 중 하나를 통해 특정 주파수 대역(예컨대, 중첩되지 않는 주파수 범위들과 같은 특정 범위의 주파수들) 내에서 RF 신호들을 송신 및 수신한다. RF 프론트엔드 IC 칩은 RF 트랜시버들에 결합된 IQ 발생기 및/또는 주파수 합성기를 더 포함한다. IQ 발생기 또는 발생 회로는 LO 신호를 발생시키고 RF 트랜시버들 각각에 제공하여 RF 트랜시버가 대응하는 주파수 대역 내에서 RF 신호들을 혼합, 변조 및/또는 복조할 수 있게 한다. RF 트랜시버(들) 및 IQ 발생 회로는 단일 RF 프론트엔드 IC 칩 또는 패키지로서 단일 IC 칩 내에 통합될 수 있다.
[0038] 도 2는 본 발명의 일 실시예에 따른 RF 프론트엔드 집적 회로의 일 예를 예시하는 블록도이다. 도 2를 참조하면, RF 프론트엔드(101)는 무엇보다도, RF 트랜시버(211)에 결합된 IQ 발생기 및/또는 주파수 합성기(200)를 포함한다. 트랜시버(211)는 RF 안테나(221)를 통해 하나 이상의 주파수 대역들 또는 넓은 범위의 RF 주파수들 내에서 RF 신호들을 송신 및 수신하도록 구성된다. 일 실시예에서, 트랜시버(211)는 주파수 합성기(200)로부터 하나 이상의 LO 신호들을 수신하도록 구성된다. LO 신호들은 하나 이상의 대응하는 주파수 대역들에 대해 발생된다. LO 신호들은 대응하는 주파수 대역들 내에서 RF 신호들을 송신 및 수신할 목적으로 트랜시버에 의해 혼합, 변조하는 데 이용되며 복조된다. 단 하나의 트랜시버 및 안테나만이 도시되지만, 각각의 주파수 대역마다 하나씩, 트랜시버들과 안테나들의 다수의 쌍들이 구현될 수 있다.
[0039] 증폭기 이득 및 대역폭 확장에 조합하고 이들과 공동 설계하는 변압기 기반 설계 IQ 발생이 본 명세서에서 설명된다. 송신기(TX)/수신기(RX)의 2 개의 상이한 시나리오(scenario)들이 송신기 및 수신기 아키텍처 모두에서 다양한 공동 설계 방법들을 입증하기 위해 상세히 설명될 것이다(도 3a - 도 3d 참조). 더욱이, mm-Wave 주파수에서의 증폭기 동작을 향상시키기 위한 유도성 설계가 추가로 상호 및 유도 결합되어 크기 및 전력 소비를 감소시키기 위한 변압기 기반 전류 재사용 토폴로지(topology)를 생성한다. 그 결과, 높은 용량 요건들을 갖는 차세대 5G 통신 디바이스들(예컨대, 광대역 원격 라디오 유닛)을 지원하도록 초소형 광대역 이미지 제거 시스템 및 회로 설계가 구현될 수 있다.
[0040] 도 3a - 도 3d는 일 실시예에 따른 TX 및 RX 설계를 위한 2 개의 타입(type)들의 이미지 제거 아키텍처의 일 예를 예시하는 블록도들이다. 도 3a를 참조하면, 예컨대, RX IR 아키텍처(300) 및 TX IR 아키텍처(340)에서, 차동 IQ 발생은 RX/TX 프론트엔드뿐만 아니라 IF 증폭기들과 연관되어 광대역 이미지 제거를 달성할 수 있다. 더 양호한 입력 수신기 감도를 달성하기 위해, 광대역 LNA(low noise amplifier)(302)가 제1 스테이지 증폭기로서 사용될 수 있다. 일 실시예에서, RX 체인은 원격 디바이스로부터 안테나(예컨대, 차동 종단 안테나(304))를 통해 RF 신호를 수신할 수 있고, RF 신호는 광대역 LNA(302)에 의해 증폭된다. 도시된 바와 같이, 광대역 LNA(302) 입력은 차동 종단 안테나(304)에 직접 접속될 수 있다. 광대역 LNA(302) 출력은 차동 IQ 발생 블록(306)에 공급된다.
[0041] LNA(302)에 의해 제공되는 차동 입력에 기초하여, (간단히 IQ 발생기로 또한 지칭되는) IQ 발생 블록(306)은 동위상 차동 출력(I+/I-) 및 직교위상 차동 출력(Q+/Q-)을 발생시킨다. 그 다음, I+/I- 및 Q+/Q- 신호들은 LO 신호(310)에 기초하여 IF(intermediate frequency) I+/I- 및 Q+/Q- 신호들로 하향 변환된다. 그 다음, IF I+/I- 및 Q+/Q- 신호들은 (IF 증폭기(314)에 의해 선택적으로 증폭되어) IQ 조합기(380)에 공급되며, IQ 조합기(380)는 IF I+/I- 및 Q+/Q- 신호들을 IF 차동 출력 신호들로 조합하여, 다른 다운스트림(downstream) 컴포넌트들, 이를테면 기저대역 프로세서 또는 DSP(digital signal processor)에 의해 프로세싱된다. 일 실시예에서, LNA(302) 및 IQ 발생기(306)는 점선 블록(RX1_1)으로 표현되는 증폭기가 내부에 통합된 변압기 기반 IQ 발생기 회로를 형성하도록 공동 설계될 수 있다. "공동 설계"의 용어는 최적의 성능을 달성하기 위해 IQ 발생기(306) 및 LNA(302)의 파라미터들을 모두 함께 설계 및 구성하는 것을 의미하며, 이는 아래에서 추가로 상세히 설명될 것이다.
[0042] RF 송신기를 나타내는 도 3b에 예시된 바와 같이, 광대역 전력 증폭기(PA: power amplifier)(342)의 차동 출력은 차동 IQ 조합기 블록(344)에 접속된 다음, 출력 전력 및 송신기 효율을 최대화하기 위해 차동 종단 안테나(346)에 공동 설계된다. 도 3a - 도 3b에 도시된 TX/RX IR 아키텍처 1의 경우, 차동 IQ 발생은 RF_I+, RF_I-, RF_Q+, RF_Q-를 포함하는 노드 A 신호(308), LO_+, LO_-를 포함하는 노드 B 신호(310), 및 IF_I+, IF_I-, IF_Q+, IF_Q-를 포함하는 노드 C 신호(312)를 이용하여 RX/TX 프론트엔드들 및 IF 증폭기들에서 프로세싱될 수 있다. 일 실시예에서, IQ 조합기(344) 및 PA(342)는 공동 설계되어 변압기 기반 블록(TX1_1)으로 표현되고, 유사하게, IQ 발생기(346) 및 IF 증폭기(348)는 공동 설계되어 변압기 기반 블록(TX1_2)으로 표현된다.
[0043] 도 3c - 도 3d에 예시된 다른 실시예에서, 차동 IQ 발생은 LO 생성뿐만 아니라 IF 증폭기들과 연관되어 광대역 이미지 제거를 달성할 수 있다. 도시된 바와 같이, TX/RX IR 아키텍처 2(예컨대, 360 및 390)의 경우, 차동 IQ 발생은 RF_+, RF_-를 포함하는 노드 A(370) 신호, LO_I+, LO_I-, LO_Q+, LO_Q-를 포함하는 노드 B(372) 신호, 및 IF_I+, IF_I-, IF_Q+, IF_Q-를 포함하는 노드 C(374) 신호를 이용하여 LO 발생에서 프로세싱될 수 있다. 차동 IQ 발생에는 LO 버퍼(buffer)들(362) 및 IF 증폭기들(364)이 선행된다. 예컨대, 도 3c에 예시된 바와 같이, LO 버퍼(362)의 출력은 I/Q 발생 블록(366)에 공급된다. IF 증폭기(364)의 출력은 IQ 조합기 블록(368)에 입력된다.
[0044] 일 실시예에서, IQ 발생은 차동 신호 입력들 및 차동 IQ 신호 출력들을 위한 증폭기들을 이용하여 IQ 신호 발생을 제공하도록 공동 설계될 수 있다. 이러한 시나리오에서, 블록들(RX1_1, RX2_1, TX1_2, TX2_1, TX2_2)이 참조된다(도 3a - 도 3d 참조). 제2 시나리오에서, IQ 발생은 차동 IQ 신호 입력들을 제공하도록 공동 설계될 수 있고, 차동 신호 출력들을 위한 차동 IQ 증폭기들과 조합되어 이미지 제거를 완료할 수 있다. 이러한 제2 시나리오에서, RX1_2, RX2_2 및 TX1_1이 참조될 수 있다.
[0045] 도 4는 차동 변압기 기반 IQ 발생(400)의 일 예를 예시한다. 도시된 바와 같이, 차동 IQ 발생의 실시예는 변압기 기반 구조를 통해, 차동 입력(In+, In-)에 기초하여 차동 동위상 신호(I)(단자들(402, 404)에서의 I+ 및 I-) 및 직교위상 신호(Q)(Q+ 및 단자들(406, 408)에서의 Q+ 및 Q-)를 발생시키기 위한 저손실 성능을 달성하는 데 이용된다. RISO는 IQ 발생을 위한 격리 단자들(410, 412)에서의 부하 임피던스(impedance)일 수 있다. 본 개시내용에서, 재사용되는 전류 유도성/변압기 기반 설계 개념이 초소형 능동 전류 IQ 발생 증폭기를 공동 설계 및 구축하는 데 사용된다.
[0046] 도 5a를 참조하면, 증폭기의 종래의 설계에서, 차동 신호(예컨대, In+ 및 In-)는 유도성 부하로 차동 증폭기(500)에 의해 증폭되어 차동 출력(Out+(502) 및 Out-(504))을 발생시킨다. 그 후, 차동 출력(Out+(502) 및 Out-(504))은 변압기 기반 차동 IQ 발생에 공급되어, Out_I+(506), Out_I-(508), Out_Q+(510) 및 Out_Q-(512)를 포함하는 신호들을 발생시킨다(도 5b 참조). 변압기 기반 IQ 발생에 접속될 때, 증폭기 출력에서의 커패시터(C)(514)(도 5a 참조)는 독립적인 바이어싱 포인트(biasing point)를 발생시키기 위한 DC-블록으로서 사용된다.
[0047] 도 6은 실시예에 따른 집적 증폭기를 갖는 변압기 기반 동위상 및 직교위상(IQ) 발생기 회로의 일 예를 예시한다. 일부 실시예들에서, IQ 발생기 회로(600)는 제1 인덕터(604) 및 제2 인덕터(606)를 갖는 차동 발룬을 포함할 수 있다. 도시된 바와 같이, 제1 인덕터(604)는 제1 입력 단자(608) 및 제1 출력 단자(610)를 가질 수 있다. 제2 인덕터(606)는 제2 입력 단자(612) 및 제2 출력 단자(614)를 가질 수 있다. 추가로, IQ 발생기 회로(600)는 제1 인덕터(604)와 자기 결합된 제3 인덕터(616)를 포함할 수 있다. 제3 인덕터는 제1 격리 단자(618) 및 제3 출력 단자(620)를 가질 수 있다. IQ 발생기 회로(600)는 또한, 제2 인덕터(606)와 자기 결합된 제4 인덕터(622)를 포함할 수 있다. 제4 인덕터(622)는 제2 격리 단자(624) 및 제4 출력 단자(626)를 가질 수 있다. IQ 발생기 회로(600)는 추가로, 제1 인덕터(604)의 제1 입력 단자(608)에 결합된 제1 트랜지스터(628)를 포함할 수 있다. 추가로, 발생기 회로(600)는 제2 인덕터(606)의 제2 입력 단자(612)에 결합된 제2 트랜지스터(630)를 포함할 수 있다.
[0048] 일 실시예에서, 제1 트랜지스터(628), 제2 트랜지스터(630), 제1 인덕터(604), 및 제2 인덕터(606)는 차동 증폭기의 일부를 형성한다. 이러한 예에서, 트랜지스터(628)의 콜렉터(collector)는 제1 입력 단자(608)에 결합되는 한편, 트랜지스터의 이미터(emitter)는 접지에 결합된다. 트랜지스터(628)의 베이스(base)는 차동 입력 신호(In+)를 수신하기 위한 차동 입력 단자를 나타낸다. 유사하게, 트랜지스터(630)의 콜렉터는 제2 입력 단자(612)에 결합되는 한편, 트랜지스터의 이미터는 접지에 결합된다. 트랜지스터(630)의 베이스는 차동 입력 신호(In-)를 수신하기 위한 차동 입력 단자를 나타낸다.
[0049] 일 실시예에서, IQ 발생기 회로(600)는 제3 인덕터(616)의 제1 격리 단자(618)와 전압원 사이에 결합된 제1 저항기(632)를 포함할 수 있다. 추가로, IQ 발생기 회로(600)는 제4 인덕터(622)의 제2 격리 단자(624)와 전압원(634) 사이에 결합된 제2 저항기(636)를 포함할 수 있다.
[0050] 일 실시예에서, IQ 발생기 회로(600)는 제3 출력 단자(620)와 전압원 사이에 결합된 제3 저항기(638)를 포함할 수 있다. IQ 발생기 회로(600)는 또한, 제4 출력 단자(626)와 전압원(634) 사이에 결합된 제4 저항기(640)를 포함할 수 있다.
[0051] 일 실시예에서, 제1 저항기(632) 및 제3 저항기(638)는, 제3 인덕터(616)를 통해 흐르는 직류(DC)의 양이 제1 미리 결정된 임계치 미만이 되는 저항을 갖도록 구성될 수 있다.
[0052] 일 실시예에서, 제2 저항기(636) 및 제4 저항기(640)는, 제4 인덕터(622)를 통해 흐르는 직류(DC)의 양이 제2 미리 결정된 임계치 미만이 되는 저항을 갖도록 구성될 수 있다.
[0053] 일 실시예에서, IQ 발생기 회로(600)는 제1 출력 단자(610)와 전압원(634) 사이에 결합된 제5 저항기(642)를 포함할 수 있다. 추가로, IQ 발생기 회로(600)는 제2 출력 단자(614)와 전압원(634) 사이에 결합된 제6 저항기(644)를 포함할 수 있다.
[0054] 일 실시예에서, 제1 출력 단자(610)는 I+ 신호를 출력하기 위한 양의 동위상(I+) 출력 단자를 나타낼 수 있다. 제2 출력 단자(614)는 I- 신호를 출력하기 위한 음의 동위상(I-) 출력 단자를 나타낼 수 있다.
[0055] 일 실시예에서, 제3 출력 단자(620)는 Q- 신호를 출력하기 위한 음의 직교위상(Q-) 출력 단자를 나타낼 수 있다. 제4 출력 단자(626)는 Q+ 신호를 출력하기 위한 양의 직교위상(Q+) 출력 단자를 나타낼 수 있다.
[0056] 일 실시예에서, 제1 트랜지스터(628) 및 제2 트랜지스터(630)의 입력들은 차동 입력 신호들을 수신하도록 구성될 수 있다.
[0057] 증폭기 및 IQ 발생기 회로의 파라미터들은 공동 설계된다. 예컨대, 증폭기의 이득은 부하 저항기들(638, 640)뿐만 아니라 결합된 인덕터 권선비(turn ratio)(K)에 기초하여 결정될 수 있다. 다른 한편으로, 한 쌍의 저항기들(632, 638)은 적절한 임피던스로 설계되어, 인덕터(616)를 통해 흐르는 DC 전류가 실질적으로 제거 또는 감소될 수 있다. 유사하게, 한 쌍의 저항기들(636, 640)은 적절한 임피던스로 설계되어, 인덕터(622)를 통해 흐르는 DC 전류가 실질적으로 제거 또는 감소될 수 있다.
[0058] 증폭기가 먼저 차동 변압기 기반 발룬으로서 결합되는 유도성 부하(Lcas) 때문에, 이러한 다수의 인덕터들/변압기들은 부피가 큰 종래의 설계를 축소시킬 수 있다. 그 다음, 변압기 기반 발룬은 도 6에 예시된 바와 같이 2 개의 인덕터들과 결합되어 차동 IQ 발생을 형성할 수 있다. 증폭기에 대한 부하 임피던스를 제공하기 위해, 제3 출력 단자(620), 제4 출력 단자(626), 제1 출력 단자(610) 및 제2 출력 단자(614)에는 증폭기에 원하는 출력 임피던스를 제공하도록 RL이 로딩(load)될 수 있다. 증폭기는 유도성 부하를 조합하여 전류 이득을 향상시키고 전류를 추가로 재사용하여 변압기 기반 IQ 발생기 회로를 형성한다.
[0059] 더욱이, 정확한 VDD 바이어싱을 제공하기 위해, 제3 출력 단자(620), 제4 출력 단자(626), 제1 출력 단자(610) 및 제2 출력 단자(614) 상의 출력 부하(RL)가 전압원(634)에 접속될 수 있다. 인덕터들 또는 변압기들은 DC-단락 회로이므로, 제1 격리 단자(618) 및 제2 격리 단자(624)에서의 RISO에 대한 바이어싱은 여전히, 제3 출력 단자(620)와 제1 격리 단자(618) 사이에 DC 전류 흐름이 없음을 보장하여 제3 출력 단자(620) 및 제1 격리 단자(618) 상의 경로들에 추가 DC 전력 소비를 피하도록 VDD이다.
[0060] 유사하게, 위에서 논의된 이유 때문에, 제4 출력 단자(626) 및 제2 격리 단자(624) 상의 경로들에 추가 DC 전력 소비를 피하도록, 제4 출력 단자(626)와 제2 격리 단자(624) 사이에 DC 전류 흐름이 없다. 도 6에서, RIso는 이제 도 5b의 GND와 비교하여 VDD에 접속되는데, 이는 차동 IQ 발생 동작의 특성으로 유지된다. 이는, RF 신호에 대한 GND 또는 VDD DC-바이어싱이 RF-단락의 역할을 하게 되기 때문이다. 따라서 위에서 도 6에서 설명된 바와 같은 제안된 아키텍처(600)는 어떠한 추가 DC 전력 패널티도 소비하지 않고, 전류를 재사용하고 초소형 영역으로 차동 IQ 발생과 공동 설계할 수 있다. 추가로, 제안된 아키텍처(600)는 RF 주파수에서 손실이 있는, 도 5a에 도시된 바와 같은 증폭기 출력들에서의 커패시터를 요구하지 않는다.
[0061] 도 7은 실시예에 따른 변압기 기반 동위상 및 직교위상(IQ) 발생기 회로의 일 예를 예시한다. 도 6에서 설명된 아키텍처(600)는 큰 면적 절약 및 대역폭 확장과 함께 큰 출력(swing) 스윙 향상을 위한 캐스코드 증폭기 설계로 확장될 수 있다. 아키텍처(600)는 (a): 차동 신호 입력들 및 차동 IQ 신호 출력들, 즉 구축 블록들의 경우들에는: RX1_1, RX2_1, TX1_2, TX2_1 및 TX2_2를 위한 증폭기들을 이용한 IQ 신호 발생에 대한 경우에 적응 가능하고 스케일 가능(scalable)할 수 있다. 일 실시예에서, IQ 발생기 회로(700)는 제1 트랜지스터(728)와 제1 입력 단자(708) 사이에 결합된 제3 트랜지스터(746)를 포함할 수 있다. IQ 발생기 회로(700)는 추가로, 제2 트랜지스터(730)와 제2 입력 단자(712) 사이에 결합된 제4 트랜지스터(748)를 포함할 수 있다. 제1 인덕터(704), 제2 인덕터(706), 제1 트랜지스터(728), 제2 트랜지스터(730), 제3 트랜지스터(746) 및 제4 트랜지스터(748)는 캐스코드 증폭기의 일부를 형성한다.
[0062] 캐스케이드(cascade) 증폭기는 공통 베이스 스테이지로 피딩(feeding)하는 공통 이미터 스테이지로 구성된 2-스테이지 증폭기이다. 단일 증폭기 스테이지와 비교하여, 캐스케이드 증폭기는 더 높은 입력-출력 격리, 더 높은 입력 임피던스, 더 높은 출력 임피던스 및 더 높은 대역폭을 가질 수 있다. 도 7에 도시된 바와 같이, 트랜지스터(746)의 콜렉터는 입력 단자(708)에 결합되는 한편, 트랜지스터(746)의 이미터는 트랜지스터(728)의 콜렉터에 결합된다. 트랜지스터(746)의 베이스는 미리 결정된 전압(Vcas)에 결합될 수 있다. 유사하게, 트랜지스터(748)의 콜렉터는 입력 단자(712)에 결합되는 한편, 트랜지스터(748)의 이미터는 트랜지스터(730)의 콜렉터에 결합된다. 트랜지스터(748)의 베이스는 미리 결정된 전압(Vcas)에 결합될 수 있다. 일 실시예에서, 트랜지스터들(728, 730, 746, 748)은 FET(field-effect transistor)들일 수 있다.
[0063] 도 8a - 도 8b는 종래의 증폭기 및 일 실시예에 따른 차동 변압기 기반 IQ 조합기 회로의 일 예를 예시한다. 블록들(RX1_2, RX2_2, TX1_1)(도 3a, 도 3b 및 도 3c 참조)을 고려하면, 종래의 설계에서, 차동 IQ 신호는 유도성 부하를 갖는 차동 IQ 증폭기(800)에 의해 증폭되고, 이어서 차동 IQ 출력 신호들(Out_I+(802), Out_I-(804), Out_Q+(806), Out_Q-(808))이 IQ 신호 조합 및 이미지 제거를 위해 변압기 기반 차동 IQ 조합기(820)(도 8b 참조)에 공급된다. 따라서 최종 차동 출력(Out_Final+(822) 및 Out_Final-(824))이 발생될 수 있다. 도 8a에 도시된 바와 같이, 증폭기 출력에서의 커패시터(예컨대, 810)는, 커패시터가 변압기 기반 IQ 조합기(820)에 접속될 때, 독립적인 바이어싱 포인트를 만들기 위한 DC-블록으로서 사용된다.
[0064] 도 9는 집적 증폭기를 갖는 변압기 기반 동위상 및 직교위상(IQ) 조합기 회로(900)를 예시한다. 일 실시예에서, 조합기 회로(900)는 제1 인덕터(904) 및 제2 인덕터(906)를 갖는 차동 발룬을 포함할 수 있다. 제1 인덕터(904)는 제1 입력 단자(908) 및 제1 출력 단자(910)를 가질 수 있다. 제2 인덕터(906)는 제2 입력 단자(912) 및 제2 출력 단자(914)를 가질 수 있다. 추가로, 조합기 회로(900)는 제1 인덕터(904)와 자기 결합된 제3 인덕터(916)를 포함할 수 있다. 제3 인덕터(916)는 제1 격리 단자(918) 및 제3 입력 단자(920)를 가질 수 있다. 조합기 회로(900)는 또한, 제2 인덕터(906)와 자기 결합된 제4 인덕터(922)를 포함할 수 있다. 제4 인덕터(922)는 제2 격리 단자(924) 및 제4 입력 단자(926)를 가질 수 있다.
[0065] 추가로, 조합기 회로(900)는 제1 인덕터(904)의 제1 입력 단자(910)에 결합된 제1 트랜지스터(928)를 포함할 수 있다. 추가로, 조합기 회로(900)는 또한, 제2 인덕터(906)의 제2 입력 단자(914)에 결합된 제2 트랜지스터(930)를 포함할 수 있다. 제1 트랜지스터(928), 제2 트랜지스터(930), 제1 인덕터(904) 및 제2 인덕터(906)는 동위상 차동 증폭기의 일부를 형성할 수 있다.
[0066] 일 실시예에서, 조합기 회로(900)는 제3 인덕터(916)의 제3 입력 단자(920)에 결합된 제3 트랜지스터(932)를 포함할 수 있다. 조합기 회로(900)는 또한, 제4 인덕터(922)의 제4 입력 단자(926)에 결합된 제4 트랜지스터(934)를 포함할 수 있다. 제3 트랜지스터(932), 제4 트랜지스터(934), 제3 인덕터(916) 및 제4 인덕터(922)는 직교위상 차동 증폭기의 일부를 형성할 수 있다.
[0067] 일 실시예에서, 위상 차동 증폭기로부터 직교위상 차동 신호를 수신하기 위해, 제3 입력 단자(920)는 음의 직교위상(Q-) 입력 단자를 나타낼 수 있고, 제4 입력 단자(926)는 양의 직교위상(Q+) 입력 단자를 나타낼 수 있다.
[0068] 일 실시예에서, 동위상 차동 증폭기로부터 동위상 차동 신호를 수신하기 위해, 제1 입력 단자(910)는 양의 동위상(I+) 입력 단자를 나타낼 수 있고, 제2 입력 단자(914)는 음의 동위상(I-) 입력 단자를 나타낼 수 있다. 일 실시예에서, 제1 출력 단자(908) 및 제2 출력 단자(912)는 IQ 조합기 회로의 차동 출력을 나타낼 수 있다.
[0069] 일 실시예에서, 조합기 회로(900)는 제3 인덕터(916)의 제1 격리 단자(918)와 전압원(938) 사이에 결합된 제1 저항기(936)를 포함할 수 있다. 추가로, 조합기 회로(900)는 제4 인덕터(922)의 제2 격리 단자(924) 및 전압원(938)에 결합된 제2 저항기(940)를 포함할 수 있다.
[0070] 일 실시예에서, 조합기 회로(900)는 제1 인덕터(904)의 제1 출력 단자(908)와 전압원(938) 사이에 결합된 제3 저항기(942)를 포함할 수 있다. 추가로, 조합기 회로(900)는 제2 인덕터(906)의 제2 출력 단자(912) 및 전압원(938)에 결합된 제4 저항기(944)를 포함할 수 있다. 또한, 트랜지스터들은 FET들일 수 있다.
[0071] 도 10은 본 개시내용의 일부 실시예들에 따른, 집적 증폭기 회로를 갖는 캐스코드 변압기 기반 IQ 조합기 회로(1000)를 예시한다. 일 실시예에서, 조합기 회로(1000)는 제1 인덕터(1004)의 제1 입력 단자(1010)와 제1 트랜지스터(1028) 사이에 결합된 제5 트랜지스터(1046)를 포함할 수 있다. 조합기 회로(1000)는 또한 제2 인덕터(1006)의 제2 입력 단자(1014)와 제2 트랜지스터(1030) 사이에 결합된 제6 트랜지스터(1048)를 포함할 수 있다. 제1 트랜지스터(1028), 제2 트랜지스터(1030), 제5 트랜지스터(1046), 제6 트랜지스터(1048), 제1 인덕터(1004) 및 제2 인덕터(1006)는 동위상 차동 캐스코드 증폭기의 일부를 형성할 수 있다.
[0072] 일 실시예에서, 조합기 회로(1000)는 제3 인덕터(1016)의 제3 입력 단자(1020)와 제3 트랜지스터(1032) 사이에 결합된 제7 트랜지스터(1050)를 포함할 수 있다. 조합기 회로(1000)는 추가로, 제4 인덕터(1022)의 제4 입력 단자(1026)와 제4 트랜지스터(1034) 사이에 결합된 제8 트랜지스터(1052)를 포함할 수 있다. 제3 트랜지스터(1032), 제4 트랜지스터(1034), 제7 트랜지스터(1050), 제8 트랜지스터(1052), 제3 인덕터(1016) 및 제4 인덕터(1022)는 직교위상 차동 캐스코드 증폭기의 일부를 형성할 수 있다.
[0073] 일 실시예에서, 제1 출력 단자(1008)는 IQ 조합기 회로(1000)의 차동 출력의 Final+ 신호를 출력하도록 구성될 수 있다. 추가로, 제2 출력 단자(1012)는 IQ 조합기 회로(1000)의 차동 출력의 Final- 신호를 출력하도록 구성될 수 있다.
[0074] 도 9에 추가로 예시된 바와 같이, 차동 IQ 증폭기에서의 모든 유도성 부하들(Lcas)은 차동 IQ 변압기로서 결합될 수 있다. 이러한 구성은 이전에 논의된 바와 같이 다수의 인덕터들 또는 변압기들의 큰 부피 설계를 축소시킬 수 있다. 차동 IQ 증폭기에 대한 부하 임피던스를 제공하기 위해, 단자들(908, 912, 918, 924)은 도 8a - 도 8b에 도시된 바와 같이, Out_I+, Out_I-, Out_Q+ 및 Out_Q-에서 차동 IQ 증폭기에 원하는 출력 임피던스를 제공하도록 RL을 포함하는 저항기들로 로딩될 수 있다. 차동 IQ 증폭기는 유도성 부하를 조합하여 전류 이득을 향상시키고 추가로 변압기 기반 차동 IQ 조합기로 전류를 재사용하여 최종 출력들(예컨대, 912 및 908)에서 이미지 제거를 달성할 수 있다. 더욱이, 정확한 VDD 바이어싱을 제공하기 위해, 단자들(908, 912, 918, 924) 상의 출력 부하(RL)가 전압원(938)에 접속될 수 있다.
[0075] 도 9에 도시된 바와 같이, RISO는 VDD(938)에 접속될 수 있음을 주목한다. 대조적으로, RISO는 도 8a - 도 8b에 예시된 바와 같이 접지(GND)에 접속된다. 또한, 이는, RF 신호에 대한 GND 또는 VDD DC-바이어싱이 RF-단락의 역할을 하게 되기 때문이다. 따라서 제안된 아키텍처는 저비용 이미지 제거를 달성하도록 증폭기들에서 차동 IQ 전류를 재사용하고, 초소형 영역으로 차동 IQ 조합기와 공동 설계한다. 이는 또한, 도 8a에 도시된 바와 같이 차동 IQ 증폭기 출력들에서 커패시터의 필요성을 제거한다. 이러한 커패시터는 RF 주파수에서 손실이 있을 수 있다. 더욱이, 구조는, 거대한 영역 절약 및 대역폭 확장과 함께, 도 10의 큰 출력 스윙 향상을 위한 캐스코드 차동 IQ 증폭기로 쉽게 확장될 수 있다. 구조는 (b): 차동 IQ 신호 입력들의 역할을 하며, 차동 신호 출력들, 즉 구축 블록들의 경우들에는: RX1_2, RX2_2 및 TX1_1을 위한 차동 IQ 증폭기들과 조합되어 이미지 제거를 완료하는 경우에 적응 가능하고 스케일 가능할 수 있다.
[0076] 전술한 명세서에서, 본 발명의 실시예들은 본 개시내용의 특정 예시적인 실시예들을 참조하여 설명되었다. 다음의 청구항들에 제시된 본 발명의 더 넓은 사상 및 범위를 벗어나지 않으면서, 다양한 수정들이 이루어질 수 있음이 명백할 것이다. 명세서 및 도면들은 이에 따라, 제한의 의미보다는 예시의 의미로 여겨져야 한다.

Claims (20)

  1. 집적 증폭기를 갖는 변압기 기반 동위상 및 직교위상(IQ: in-phase and quadrature) 발생기 회로로서,
    제1 인덕터(inductor) 및 제2 인덕터를 포함하는 차동 발룬(balun) ― 상기 제1 인덕터는 제1 입력 단자 및 제1 출력 단자를 갖고, 상기 제2 인덕터는 제2 입력 단자 및 제2 출력 단자를 가짐 ―;
    상기 제1 인덕터에 자기 결합된 제3 인덕터 ― 상기 제3 인덕터는 제1 격리 단자 및 제3 출력 단자를 가짐 ―;
    상기 제2 인덕터와 자기 결합된 제4 인덕터 ― 상기 제4 인덕터는 제2 격리 단자 및 제4 출력 단자를 가짐 ―;
    상기 제1 인덕터의 제1 입력 단자에 결합된 제1 트랜지스터(transistor); 및
    상기 제2 인덕터의 제2 입력 단자에 결합된 제2 트랜지스터를 포함하며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 인덕터 및 상기 제2 인덕터는 차동 증폭기의 일부를 형성하는,
    변압기 기반 동위상 및 직교위상(IQ) 발생기 회로.
  2. 제1 항에 있어서,
    상기 제3 인덕터의 제1 격리 단자와 전압원 사이에 결합된 제1 저항기; 및
    상기 제4 인덕터의 제2 격리 단자와 상기 전압원 사이에 결합된 제2 저항기를 더 포함하는,
    변압기 기반 동위상 및 직교위상(IQ) 발생기 회로.
  3. 제2 항에 있어서,
    상기 제3 출력 단자와 상기 전압원 사이에 결합된 제3 저항기; 및
    상기 제4 출력 단자와 상기 전압원 사이에 결합된 제4 저항기를 더 포함하는,
    변압기 기반 동위상 및 직교위상(IQ) 발생기 회로.
  4. 제3 항에 있어서,
    상기 제1 저항기 및 상기 제3 저항기는, 상기 제3 인덕터를 통해 흐르는 직류(DC: direct current)의 양이 제1 미리 결정된 임계치 미만이 되는 저항을 갖도록 구성되는,
    변압기 기반 동위상 및 직교위상(IQ) 발생기 회로.
  5. 제3 항에 있어서,
    상기 제2 저항기 및 상기 제4 저항기는, 상기 제4 인덕터를 통해 흐르는 직류(DC)의 양이 제2 미리 결정된 임계치 미만이 되는 저항을 갖도록 구성되는,
    변압기 기반 동위상 및 직교위상(IQ) 발생기 회로.
  6. 제1 항에 있어서,
    상기 제1 출력 단자와 전압원 사이에 결합된 제5 저항기; 및
    상기 제2 출력 단자와 상기 전압원 사이에 결합된 제6 저항기를 더 포함하는,
    변압기 기반 동위상 및 직교위상(IQ) 발생기 회로.
  7. 제1 항에 있어서,
    상기 제1 출력 단자는 양의 동위상(I+) 신호를 출력하기 위한 I+ 출력 단자를 나타내고,
    상기 제2 출력 단자는 음의 동위상(I-) 신호를 출력하기 위한 I- 출력 단자를 나타내는,
    변압기 기반 동위상 및 직교위상(IQ) 발생기 회로.
  8. 제1 항에 있어서,
    상기 제3 출력 단자는 음의 직교위상(Q-) 신호를 출력하기 위한 Q- 출력 단자를 나타내고,
    상기 제4 출력 단자는 양의 직교위상(Q+) 신호를 출력하기 위한 Q+ 출력 단자를 나타내는,
    변압기 기반 동위상 및 직교위상(IQ) 발생기 회로.
  9. 제1 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 입력들은 차동 입력 신호들을 수신하도록 구성되는,
    변압기 기반 동위상 및 직교위상(IQ) 발생기 회로.
  10. 제1 항에 있어서,
    상기 제1 트랜지스터와 상기 제1 입력 단자 사이에 결합된 제3 트랜지스터; 및
    상기 제2 트랜지스터와 상기 제2 입력 단자 사이에 결합된 제4 트랜지스터를 더 포함하며,
    상기 제1 인덕터, 상기 제2 인덕터, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 캐스코드(cascode) 증폭기의 일부를 형성하는,
    변압기 기반 동위상 및 직교위상(IQ) 발생기 회로.
  11. 집적 증폭기를 갖는 변압기 기반 동위상 및 직교위상(IQ) 조합기 회로로서,
    제1 인덕터 및 제2 인덕터를 포함하는 차동 발룬 ― 상기 제1 인덕터는 제1 입력 단자 및 제1 출력 단자를 갖고, 상기 제2 인덕터는 제2 입력 단자 및 제2 출력 단자를 가짐 ―;
    상기 제1 인덕터에 자기 결합된 제3 인덕터 ― 상기 제3 인덕터는 제1 격리 단자 및 제3 입력 단자를 가짐 ―;
    상기 제2 인덕터와 자기 결합된 제4 인덕터 ― 상기 제4 인덕터는 제2 격리 단자 및 제4 입력 단자를 가짐 ―;
    상기 제1 인덕터의 제1 입력 단자에 결합된 제1 트랜지스터; 및
    상기 제2 인덕터의 제2 입력 단자에 결합된 제2 트랜지스터를 포함하며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제1 인덕터 및 상기 제2 인덕터는 동위상 차동 증폭기의 일부를 형성하는,
    변압기 기반 동위상 및 직교위상(IQ) 조합기 회로.
  12. 제11 항에 있어서,
    상기 제3 인덕터의 제3 입력 단자에 결합된 제3 트랜지스터; 및
    상기 제4 인덕터의 제4 입력 단자에 결합된 제4 트랜지스터를 더 포함하며,
    상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제3 인덕터 및 상기 제4 인덕터는 직교위상 차동 증폭기의 일부를 형성하는,
    변압기 기반 동위상 및 직교위상(IQ) 조합기 회로.
  13. 제12 항에 있어서,
    상기 직교위상 차동 증폭기로부터 직교위상 차동 신호를 수신하기 위해, 상기 제3 입력 단자는 음의 직교위상(Q-) 입력 단자를 나타내고, 상기 제4 입력 단자는 양의 직교위상(Q+) 입력 단자를 나타내는,
    변압기 기반 동위상 및 직교위상(IQ) 조합기 회로.
  14. 제11 항에 있어서,
    상기 동위상 차동 증폭기로부터 동위상 차동 신호를 수신하기 위해, 상기 제1 입력 단자는 양의 동위상(I+) 입력 단자를 나타내고, 상기 제2 입력 단자는 음의 동위상(I-) 입력 단자를 나타내는,
    변압기 기반 동위상 및 직교위상(IQ) 조합기 회로.
  15. 제11 항에 있어서,
    상기 제1 출력 단자 및 상기 제2 출력 단자는 상기 IQ 조합기 회로의 차동 출력을 나타내는,
    변압기 기반 동위상 및 직교위상(IQ) 조합기 회로.
  16. 제11 항에 있어서,
    상기 제3 인덕터의 제1 격리 단자와 전압원 사이에 결합된 제1 저항기; 및
    상기 제4 인덕터의 제2 격리 단자와 상기 전압원에 결합된 제2 저항기를 더 포함하는,
    변압기 기반 동위상 및 직교위상(IQ) 조합기 회로.
  17. 제11 항에 있어서,
    상기 제1 인덕터의 제1 출력 단자와 전압원 사이에 결합된 제3 저항기; 및
    상기 제2 인덕터의 제2 출력 단자와 상기 전압원에 결합된 제4 저항기를 더 포함하는,
    변압기 기반 동위상 및 직교위상(IQ) 조합기 회로.
  18. 제11 항에 있어서,
    상기 제1 인덕터의 제1 입력 단자와 상기 제1 트랜지스터 사이에 결합된 제5 트랜지스터; 및
    상기 제2 인덕터의 제2 입력 단자와 상기 제2 트랜지스터 사이에 결합된 제6 트랜지스터를 더 포함하며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제1 인덕터 및 상기 제2 인덕터는 동위상 차동 캐스코드 증폭기의 일부를 형성하는,
    변압기 기반 동위상 및 직교위상(IQ) 조합기 회로.
  19. 제12 항에 있어서,
    상기 제3 인덕터의 제3 입력 단자와 상기 제3 트랜지스터 사이에 결합된 제7 트랜지스터; 및
    상기 제4 인덕터의 제4 입력 단자와 상기 제4 트랜지스터 사이에 결합된 제8 트랜지스터를 더 포함하며,
    상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제7 트랜지스터, 상기 제8 트랜지스터, 상기 제3 인덕터 및 상기 제4 인덕터는 직교위상 차동 캐스코드 증폭기의 일부를 형성하는,
    변압기 기반 동위상 및 직교위상(IQ) 조합기 회로.
  20. 제15 항에 있어서,
    상기 제1 출력 단자는 상기 IQ 조합기 회로의 차동 출력의 Final+ 신호를 출력하도록 구성되고,
    상기 제2 출력 단자는 상기 IQ 조합기 회로의 차동 출력의 Final- 신호를 출력하도록 구성되는,
    변압기 기반 동위상 및 직교위상(IQ) 조합기 회로.
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