KR20230103586A - 데이터 송수신 회로 및 이를 포함하는 표시장치 - Google Patents

데이터 송수신 회로 및 이를 포함하는 표시장치 Download PDF

Info

Publication number
KR20230103586A
KR20230103586A KR1020210194567A KR20210194567A KR20230103586A KR 20230103586 A KR20230103586 A KR 20230103586A KR 1020210194567 A KR1020210194567 A KR 1020210194567A KR 20210194567 A KR20210194567 A KR 20210194567A KR 20230103586 A KR20230103586 A KR 20230103586A
Authority
KR
South Korea
Prior art keywords
data
signal
data transmission
memory
reception
Prior art date
Application number
KR1020210194567A
Other languages
English (en)
Inventor
이병재
소아롬
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020210194567A priority Critical patent/KR20230103586A/ko
Priority to CN202211181066.6A priority patent/CN116416893A/zh
Priority to GB2214057.8A priority patent/GB2614368A/en
Priority to US17/966,941 priority patent/US11900857B2/en
Priority to DE102022128456.5A priority patent/DE102022128456A1/de
Publication of KR20230103586A publication Critical patent/KR20230103586A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0285—Improving the quality of display appearance using tables for spatial correction of display data
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/10—Use of a protocol of communication by packets in interfaces along the display data pipeline

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 영상을 표시하는 표시패널; 상기 표시패널을 제어하는 타이밍 제어부; 상기 타이밍 제어부와 연동하는 메모리; 및 상기 타이밍 제어부의 제어 하에 상기 메모리에 데이터를 쓰거나 상기 메모리로부터 데이터를 읽어내는 데이터 송수신 회로를 포함하고, 상기 데이터 송수신 회로는 데이터의 송수신시 입출력 충돌을 피하기 위해 데이터 송신 구간인지 또는 데이터 수신 구간인지에 따라 데이터 송수신 경로를 설정하는 송신방향 설정부를 포함하는 표시장치를 제공할 수 있다.

Description

데이터 송수신 회로 및 이를 포함하는 표시장치{Data Communication circuit and Display Device including the same}
본 발명은 데이터 송수신 회로 및 이를 포함하는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
본 발명은 타이밍 제어부와 메모리 사이에 장거리 데이터 송수신이 가능하도록 함과 더불어 안정적인 통신이 가능하도록 장치를 구현하여 장치를 조립 및 모듈화할 때 자유도를 높이고, 타이밍 제어부의 고장 또는 불량시 인접하여 배치된 메모리까지 교체해야 하는 불편함을 개선하는 것이다.
본 발명은 영상을 표시하는 표시패널; 상기 표시패널을 제어하는 타이밍 제어부; 상기 타이밍 제어부와 연동하는 메모리; 및 상기 타이밍 제어부의 제어 하에 상기 메모리에 데이터를 쓰거나 상기 메모리로부터 데이터를 읽어내는 데이터 송수신 회로를 포함하고, 상기 데이터 송수신 회로는 데이터의 송수신시 입출력 충돌을 피하기 위해 데이터 송신 구간인지 또는 데이터 수신 구간인지에 따라 데이터 송수신 경로를 설정하는 송신방향 설정부를 포함하는 표시장치를 제공할 수 있다.
상기 송신방향 설정부는 다수의 삼상태 버퍼부를 포함하고, 상기 다수의 삼상태 버퍼부의 활성화단자에 인가된 활성화신호의 논리에 따라 상기 데이터 송수신 경로가 설정될 수 있다.
상기 다수의 삼상태 버퍼부는 데이터 송신시 활성화되는 데이터 송신용 삼상태 버퍼부와 데이터 수신시 활성화되는 데이터 수신용 삼상태 버퍼부를 포함할 수 있다.
상기 데이터 송수신 회로는 상기 타이밍 제어부로부터 송신된 데이터신호를 상기 메모리에 송신하기 위해 동작하는 제1인터페이스와, 상기 메모리로부터 송신된 데이터신호를 상기 타이밍 제어부에 송신하기 위해 동작하는 제2인터페이스를 포함하고, 상기 활성화신호는 상기 제1인터페이스 및 상기 제2인터페이스 중 하나로부터 출력될 수 있다.
상기 데이터 송수신 회로는 상기 타이밍 제어부로부터 송신된 신호를 수신하고, 상기 타이밍 제어부로부터 송신된 신호에서 직렬 체계의 데이터신호를 병렬 체계의 데이터신호로 변환하여 출력하는 제1데이터 체계 변환부와, 상기 메모리로부터 송신된 신호를 수신하고, 상기 메모리로부터 송신된 신호에서 병렬 체계의 데이터신호를 직렬 체계의 데이터신호로 변환하여 출력하는 제2데이터 체계 변환부를 포함할 수 있다.
상기 제2데이터 체계 변환부는 상기 제1데이터 체계 변환부로부터 출력된 클록신호를 기반으로 상기 병렬 체계의 데이터신호를 상기 직렬 체계의 데이터신호로 변환할 수 있다.
상기 타이밍 제어부와 상기 데이터 송수신 회로는 상기 메모리의 읽기 동작, 쓰기 동작, 지우기 동작을 포함하는 비정기적인 동작 진행시 클록 트레이닝을 수행할 수 있다.
상기 타이밍 제어부와 상기 데이터 송수신 회로 사이에 위치하는 제1통신라인과, 상기 데이터 송수신 회로와 상기 메모리 사이에 위치하는 제2통신라인을 더 포함하고, 상기 제1통신라인은 장거리 데이터 송수신이 가능한 차동신호라인으로 선택될 수 있다.
다른 측면에서 본 발명은 제1외부장치로부터 송신된 신호를 수신하고, 상기 제1외부장치로부터 송신된 신호에서 직렬 체계의 데이터신호를 병렬 체계의 데이터신호로 변환하여 출력하는 제1데이터 체계 변환부; 제2외부장치로부터 송신된 신호를 수신하고, 상기 제2외부장치로부터 송신된 신호에서 상기 병렬 체계의 데이터신호를 상기 직렬 체계의 데이터신호로 변환하여 출력하는 제2데이터 체계 변환부; 상기 제1외부장치로부터 송신된 데이터신호를 상기 제2외부장치에 송신하기 위해 동작하는 제1인터페이스; 상기 제2외부장치로부터 송신된 데이터신호를 상기 제1외부장치에 송신하기 위해 동작하는 제2인터페이스; 및 상기 제1외부장치와 상기 제2외부장치 사이에 데이터의 송수신시 입출력 충돌을 피하기 위해 데이터 송신 구간인지 또는 데이터 수신 구간인지에 따라 데이터 송수신 경로를 설정하는 송신방향 설정부를 포함하는 데이터 송수신 회로를 제공할 수 있다.
상기 송신방향 설정부는 다수의 삼상태 버퍼부를 포함하고, 상기 다수의 삼상태 버퍼부의 활성화단자에 인가된 활성화신호의 논리에 따라 상기 데이터 송수신 경로가 설정될 수 있다.
상기 다수의 삼상태 버퍼부는 데이터 송신시 활성화되는 데이터 송신용 삼상태 버퍼부와 데이터 수신시 활성화되는 데이터 수신용 삼상태 버퍼부를 포함하고, 상기 활성화신호는 상기 제1인터페이스 및 상기 제2인터페이스 중 하나로부터 출력될 수 있다.
상기 제2데이터 체계 변환부는 상기 제1데이터 체계 변환부로부터 출력된 클록신호를 기반으로 상기 병렬 체계의 데이터신호를 상기 직렬 체계의 데이터신호로 변환할 수 있다.
본 발명은 타이밍 제어부와 메모리 사이에 장거리 데이터 송수신이 가능하도록 함과 더불어 안정적인 통신이 가능하도록 장치를 구현할 수 있는 효과가 있다. 또한, 본 발명은 타이밍 제어부와 메모리 사이에 장거리 데이터 송수신이 가능하도록 하여 장치를 조립 및 모듈화할 때 자유도를 높일 수 있는 효가가 있다. 또한, 본 발명은 타이밍 제어부의 고장 또는 불량시 인접하여 배치된 메모리까지 교체해야 하는 불편함을 개선할 수 있는 효과가 있다.
도 1은 발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 3 내지 도 5는 게이트인패널 방식 게이트 구동부의 구성을 설명하기 위한 도면들이다.
도 6은 본 발명의 제1실시예에 따른 발광표시장치의 모듈 구성도이고, 도 7은 본 발명의 제2실시예에 따른 발광표시장치의 모듈 구성도이다.
도 8은 본 발명의 실시예에 따른 발광표시장치의 데이터 송수신과 관련된 흐름을 간략히 설명하기 위한 도면이고, 도 9는 본 발명의 실시예에 따른 메모리의 읽기 동작과 쓰기 동작을 설명하기 위한 도면이고, 도 10은 도 9에 도시된 동작을 수행하기 위한 프로토콜을 간략히 설명하기 위한 도면이고, 도 11은 본 발명의 실시예에 따른 데이터 송수신 회로를 간략히 설명하기 위한 블록도이다.
도 12는 본 발명의 실시예에 따른 데이터 송수신 회로를 보다 상세히 설명하기 위한 구성도이고, 도 13은 송신방향 설정부에 포함된 삼상태 버퍼부의 심볼과 진리표를 보여주는 도면이고, 도 14 및 도 15는 삼상태 버퍼부의 동작 상태에 따른 모드를 보여주는 도면들이다.
도 16 및 도 17은 메모리의 읽기 동작과 쓰기 동작을 수행하기 위한 리퀘스트신호의 예시를 설명하기 위한 도면들이다.
본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등으로 구현될 수 있다. 그러나 이하에서는 설명의 편의를 위해 무기 발광다이오드 또는 유기 발광다이오드를 기반으로 빛을 직접 발광하는 발광표시장치를 일례로 한다.
도 1은 발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 1 및 도 2에 도시된 바와 같이, 발광표시장치는 영상 공급부(110), 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등을 포함할 수 있다.
영상 공급부(세트 또는 호스트시스템)(110)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력할 수 있다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.
타이밍 제어부(120)는 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호 등을 출력할 수 있다.
타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급할 수 있다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 게이트신호(또는 게이트전압)를 출력할 수 있다. 게이트 구동부(130)는 게이트라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 게이트신호를 공급할 수 있다. 게이트 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급할 수 있다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위전압과 저전위전압을 생성하고, 제1전원라인(EVDD)과 제2전원라인(EVSS)을 통해 출력할 수 있다. 전원 공급부(180)는 고전위전압과 저전위전압뿐만아니라 게이트 구동부(130)의 구동에 필요한 전압(예: 게이트하이전압과 게이트로우전압을 포함하는 게이트전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압과 하프드레인전압을 포함하는 드레인전압) 등을 생성 및 출력할 수 있다.
표시패널(150)은 게이트신호와 데이터전압을 포함하는 구동신호 그리고 고전위전압과 저전위전압을 포함하는 구동전압 등에 대응하여 영상을 표시할 수 있다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다. 표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.
예컨대, 하나의 서브 픽셀(SP)은 제1데이터라인(DL1), 제1게이트라인(GL1), 제1전원라인(EVDD) 및 제2전원라인(EVSS)에 연결될 수 있고, 스위칭 트랜지스터, 구동 트랜지스터, 커패시터, 유기 발광다이오드 등으로 이루어진 픽셀회로를 포함할 수 있다. 발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드의 구동에 필요한 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 또한 다양하다. 따라서, 서브 픽셀(SP)을 블록의 형태로 단순 도시하였음을 참조한다.
한편, 위의 설명에서는 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.
도 3 내지 도 5는 게이트인패널 방식 게이트 구동부의 구성을 설명하기 위한 도면들이다.
도 3에 도시된 바와 같이, 게이트인패널 방식 게이트 구동부(130)는 시프트 레지스터(131)와 레벨 시프터(135)를 포함할 수 있다. 레벨 시프터(135)는 타이밍 제어부(120) 및 전원 공급부(180)로부터 출력된 신호들 및 전압들을 기반으로 클록신호들(Clks)과 스타트신호(Vst) 등을 생성할 수 있다. 클록신호들(Clks)은 2상, 4상, 8상 등 위상이 다른 J(J는 2 이상 정수)상의 형태로 생성될 수 있다. 시프트 레지스터(131)는 레벨 시프터(135)로부터 출력된 클록신호들(Clks)과 스타트신호(Vst) 등을 기반으로 게이트신호들(Gout[1]~Gout[m])을 출력할 수 있다.
도 3 및 도 4에 도시된 바와 같이, 레벨 시프터(135)는 시프트 레지스터(131)와 달리 IC 형태로 독립적으로 형성되거나 전원 공급부(180)의 내부에 포함될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
도 5에 도시된 바와 같이, 게이트인패널 방식 게이트 구동부에서 게이트신호들을 출력하는 시프트 레지스터(131a, 131b)는 표시패널(150)의 비표시영역(NA)에 배치될 수 있다. 시프트 레지스터(131a, 131b)는 게이트인패널 방식에 의해 표시패널(150) 상에 박막 형태로 형성될 수 있다. 시프트 레지스터(131a, 131b)는 표시패널(150)의 좌우측 비표시영역(NA)에 배치된 것을 일례로 도시하였으나 이에 한정되지 않는다.
도 6은 본 발명의 제1실시예에 따른 발광표시장치의 모듈 구성도이고, 도 7은 본 발명의 제2실시예에 따른 발광표시장치의 모듈 구성도이다.
도 6 및 도 7에 도시된 바와 같이, 표시패널(150)은 다수의 서브 픽셀(SP)을 가질 수 있다. 다수의 데이터 구동부(140)는 다수의 연성회로기판(145) 상에 각각 하나씩 실장될 수 있다. 다수의 연성회로기판(145)은 다수의 인쇄회로기판(148)에 연결될 수 있다. 타이밍 제어부(120)는 메인기판(125) 상에 실장될 수 있다. 메인기판(125)과 다수의 인쇄회로기판(148)은 연결부(또는 케이블)(126)에 의해 전기적으로 연결될 수 있다.
제1실시예에 따르면, 다수의 인쇄회로기판(148) 중 하나에 메모리(160)와 데이터 송수신 회로(170)가 위치할 수 있다. 제2실시예에 따르면, 다수의 인쇄회로기판(148) 중 하나에 메모리(160)가 위치할 수 있고, 메모리(160)와 인접하는 데이터 구동부(140)의 내부에 데이터 송수신 회로(170)가 내장될 수 있다.
제1 및 제2실시예에 따르면, 타이밍 제어부(120)와 메모리(160) 사이에 데이터 송수신 회로(170)를 구성하여 장거리 통신이 가능한 NSP(NAND On Source PCB) 구조를 구현할 수 있다. NSP 구조는 타이밍 제어부(120)와 메모리(160) 사이에 장거리 데이터 송수신이 가능하도록 하여 장치를 조립 및 모듈화할 때 자유도를 높일 수 있다. 또한, NSP 구조는 메인기판(125) 상에 형성된 타이밍 제어부(120)의 고장 또는 불량시 인접하여 배치된 메모리(160)까지 교체해야 하는 불이점을 개선할 수 있다. 또한, NSP 구조는 메인기판(120)과 다른 어셈블리의 분리 포장이 가능하게 하여 포장 비용 및 물류 비용을 절감할 수 있다.
메모리(160)는 임베디드 낸드 플래쉬 메모리(e-MMC) 등으로 선택될 수 있다. 데이터 송수신 회로(170)는 타이밍 제어부(120)와 메모리(160) 사이에 장거리 데이터 송수신이 가능하도록 하기 위한 일종의 데이터 중계기 역할을 수행할 수 있다.
데이터 송수신 회로(170)는 타이밍 제어부(120)와 체결된 제1통신라인(DFSL) 그리고 메모리(160)와 체결된 제2통신라인(SESL)을 통해 데이터를 주고 받을 수 있는 양방향 데이터 송수신 경로를 제공할 수 있다. 데이터 송수신 회로(170)는 차동버퍼방식을 기반으로 구현될 수 있다.
제1통신라인(DFSL)은 장거리 데이터 송수신이 가능한 차동신호라인으로 선택될 수 있고, 제2통신라인(SESL)은 제1통신라인(DFSL)과 달리 단거리 데이터 송수신이 가능한 신호라인으로 선택될 수 있다. 제2통신라인(SESL)은 메모리와의 데이터 송수신 방식에 따라 달라질 수 있다.
한편, 메모리(160)에는 표시패널(150)에 포함된 소자(구동 트랜지스터, 유기 발광다이오드 등)의 열화를 보상하기 위한 보상 데이터 그리고 소자(구동 트랜지스터, 유기 발광다이오드 등)의 초기 보상 데이터(열화되기 전의 초기값) 등이 저장될 수 있다.
이밖에, 도 6 및 도 7에서는 표시패널(150)에 연성회로기판(145), 인쇄회로기판(148), 연결부(126) 및 메인기판(125)이 연결된 것을 일례로 하였다. 그러나, 이는 하나의 예시일 뿐, 발광표시장치의 크기에 따라 이들 사이에 회로기판이나 연성기판 등이 더 추가될 수도 있다. 그리고 타이밍 제어부(120)와 데이터 송수신 회로(170)를 연결하는 제1통신라인(DFSL)은 별도의 케이블로 마련될 수도 있다.
도 8은 본 발명의 실시예에 따른 발광표시장치의 데이터 송수신과 관련된 흐름을 간략히 설명하기 위한 도면이고, 도 9는 본 발명의 실시예에 따른 메모리의 읽기 동작과 쓰기 동작을 설명하기 위한 도면이고, 도 10은 도 9에 도시된 동작을 수행하기 위한 프로토콜을 간략히 설명하기 위한 도면이고, 도 11은 본 발명의 실시예에 따른 데이터 송수신 회로를 간략히 설명하기 위한 블록도이다.
도 8에 도시된 바와 같이, 본 발명의 실시예에 따른 발광표시장치는 표시패널에 포함된 소자의 보상을 위해 메모리(NAND)에 저장된 보상 데이터를 읽고 쓰는 과정을 수행할 수 있다.
발광표시장치의 전원이 턴온(Power On (On-RF))되면, 메모리와의 통신선로를 정의하기 위해 클록 트레이닝(Clock Training)과 더불어 메모리와의 통신이 시작될 수 있다(S110). 다음으로 메모리의 초기화(NAND Initial)를 위한 부트 모드(Boot Mode)가 수행될 수 있다(S120).
다음으로 메모리의 모드(NAND Mode) 설정을 위해 통신 속도를 고속으로 변경(High Speed Change)할 수 있다(S130). 다음으로 메모리에 저장된 보상 데이터를 타이밍 제어부에 읽어(보상 Data Read)온 후 프레임 메모리(DDR)에 로딩하기 위해 데이터 송신(데이터 쓰기)(Data Transfer (Read))을 수행할 수 있다(S140).
위와 같은 단계가 완료되면, 표시패널의 구동(Driving)이나 실시간 센싱(RT) 등이 이루어지므로, 메모리 등과 관련된 장치는 슬립 모드(Sleep mode)로 전환되며 통신 대기 상태가 될 수 있다(S150).
발광표시장치의 전원이 턴오프(Power Off (Off-RS))되면, 메모리와의 통신선로를 정의하기 위해 클록 트레이닝(Clock Training)과 더불어 메모리와의 통신이 시작될 수 있다(S160). 다음으로 메모리에 저장된 불필요한 데이터를 삭제(Data erase)를 하기 위해 메모리 삭제(NAND Erase)를 수행할 수 있다(S170).
다음으로 새로운 보상 데이터를 수득하고 타이밍 제어부에 의해 수득된 보상 데이터를 메모리에 쓰기 위해 데이터 송신(데이터 쓰기)Data Transfer (Write)을 수행할 수 있다(S180).
도 9에 도시된 바와 같이, 앞선 설명을 참고하면 타이밍 제어부(120)는 데이터 송수신 회로(170)와 연동하여 메모리(160)에 저장된 데이터를 읽기 위한 읽기 동작(Read)과 메모리(160)에 데이터를 쓰기 위한 쓰기 동작(Write)을 수행할 수 있다.
메모리(160)에 저장된 데이터를 읽기 위한 읽기 동작(Read)을 수행할 때, 타이밍 제어부(120)는 데이터 송수신 회로(170)에 컴멘드신호와 데이터신호 등을 송신하기 위한 리퀘스트신호를 출력할 수 있다. 그리고 메모리(160)에 데이터를 쓰기 위한 쓰기 동작(Write)을 수행할 때, 타이밍 제어부(120)는 데이터 송수신 회로(170)에 클록 트레이닝을 수행하기 위한 리퀘스트신호를 출력할 수 있다.
도 10에 도시된 바와 같이, 타이밍 제어부(120)에서 데이터 송수신 회로(170)로 접근하기 위해서는 리퀘스트신호(REQ), 클록신호(CLK), 리셋신호(RST), 컴멘드신호(CMD), 데이터신호(D0 ~ D7), 더미신호(DMY)와 같이 구성된 제1프로토콜(Protocol 1)을 이용할 수 있다.
데이터 송수신 회로(170)에서 타이밍 제어부(120)로 접근하기 위해서는 리퀘스트신호(REQ), 로우신호(L), 컴멘드신호(CMD), 데이터신호(D0 ~ D7), 더미신호(DMY)와 같이 구성된진 제2프로토콜(Protocol 2)을 이용할 수 있다.
제1프로토콜(Protocol 1)과 제2프로토콜(Protocol 2)의 체계는 타이밍 제어부(120)의 내부에서 정의될 수 있고, 데이터 송수신 회로(170)는 이에 대응하는 동작을 수행하며 메모리에 데이터를 쓰거나 읽을 수 있다.
한편, 위의 설명에서는 데이터신호(D0 ~ D7)가 8비트 형태로 구성된 것을 일례로 하였으나 이는 하나의 예시일 뿐이다. 따라서, 이하에서는 데이터신호의 비트를 표기하지 않는다.
도 11에 도시된 바와 같이, 데이터 송수신 회로(170)는 제1데이터 체계 변환부(173; Serial-Parallel), 제1인터페이스(177a; I/F1), 제2데이터 체계 변환부(176; Parallel-Serial), 제2인터페이스(177b; I/F2), 송신방향 설정부(178; DIR) 및 클록 보상부(179; Comp)를 포함할 수 있다.
제1데이터 체계 변환부(173)는 제1차동신호라인(RX P/N)을 통해 타이밍 제어부(또는 제1외부장치)로부터 송신된 신호를 수신할 수 있다. 제1데이터 체계 변환부(173)는 타이밍 제어부로부터 송신된 신호에서 직렬 체계의 데이터신호를 병렬 체계의 데이터신호로 변환하여 출력할 수 있다.
제1데이터 체계 변환부(173)는 타이밍 제어부로부터 송신된 신호에서 추출된 제1수신클록신호(RXCLK)를 기반으로 제1인터페이스(177a)와 제2인터페이스(177b)의 구동에 필요한 인터페이스 클록신호(ICLK)를 생성할 수 있다. 이처럼, 타이밍 제어부로부터 송신된 신호에서 추출된 제1수신클록신호(RXCLK)를 기반으로 제1인터페이스(177a)와 제2인터페이스(177b)의 구동에 필요한 인터페이스 클록신호(ICLK)를 생성하면 별도의 클록신호를 받지 않아도 되므로 추가적인 클록신호라인의 구성을 생략할 수 있다.
제1인터페이스(177a)는 수신 인터페이스로 정의될 수 있다. 제1인터페이스(177a)는 제1데이터 체계 변환부(173)로부터 출력된 인터페이스 클록신호(ICLK)와 데이터신호(Dat)를 기반으로 메모리에 송신하기 위한 데이터신호(DAT)를 구성할 수 있다. 제1인터페이스(177a)는 데이터신호(DAT)뿐만 아니라 메모리와 데이터 송수신을 위한 클록신호(CLK), 리셋신호(RST) 및 컴멘드신호(CMD) 등을 출력할 수 있다. 여기서, 컴멘드신호(CMD)는 타이밍 제어부로부터 수신될 수 있고, 클록신호(CLK)와 리셋신호(RST) 중 적어도 하나는 타이밍 제어부로부터 수신되거나 자체적으로 생성할 수도 있다.
제2데이터 체계 변환부(176)는 제2차동신호라인(TX P/N)을 통해 타이밍 제어부에 신호를 송신할 수 있다. 제2데이터 체계 변환부(176)는 메모리(또는 제2외부장치)로부터 송신된 신호에서 병렬 체계의 데이터신호를 직렬 체계의 데이터신호로 변환할 수 있다.
제2인터페이스(177b)는 송신 인터페이스로 정의될 수 있다. 제2인터페이스(177b)는 제1데이터 체계 변환부(173)로부터 출력된 인터페이스 클록신호(ICLK)를 기반으로 타이밍 제어부에 송신하기 위한 데이터신호를 구성할 수 있다.
클록 보상부(179)는 데이터 송수신 회로(170)와 타이밍 제어부 사이에 특정 동작이 수행될 수 있도록 클록 트레이닝을 위한 클록신호를 보상할 수 있다.
송신방향 설정부(178)는 제1인터페이스(177a)로부터 생성된 클록신호(CLK)와 리셋신호(RST)를 출력함과 더불어 데이터신호(DAT)를 메모리에 송신하거나 메모리로부터 수신하기 위해 송신방향을 설정할 수 있다. 송신방향 설정부(178)는 컴멘드신호(CMD)와 데이터신호(DAT)의 송수신시 입출력 충돌을 피하기 위해 데이터 송신 구간인지 또는 데이터 수신 구간인지에 따라 송수신 경로를 설정하는 역할을 수행할 수 있다.
송신방향 설정부(178)는 컴멘드신호(CMD)에 대응하여 메모리에 데이터를 쓰기 위한 쓰기 모드 또는 메모리에 저장된 데이터를 읽어오기 위한 읽기 모드 등으로 동작이 선택될 수 있다. 예를 들어, 송신방향 설정부(178)는 컴멘드신호(CMD) 등을 포함하는 리퀘스트신호에 대응하여 데이터 송신 구간인지 또는 데이터 수신 구간인지에 따라 송수신 경로를 설정할 수 있다.
이하, 본 발명의 실시예에 따른 데이터 송수신 회로를 보다 상세히 설명하되, 이전보다 구체화된 구성과 동작을 위주로 설명한다.
도 12는 본 발명의 실시예에 따른 데이터 송수신 회로를 보다 상세히 설명하기 위한 구성도이고, 도 13은 송신방향 설정부에 포함된 삼상태 버퍼부의 심볼과 진리표를 보여주는 도면이고, 도 14 및 도 15는 삼상태 버퍼부의 동작 상태에 따른 모드를 보여주는 도면들이다.
도 12에 도시된 바와 같이, 제1데이터 체계 변환부(173)는 데이터 수신부(RX), 신호 복구부(CDR), 제1신호 변환부(SIOP) 및 클록 분주부(CLKDIV)를 포함하는 제1-1데이터 체계 변환부(171)와 제1극성 제어부(POL1) 및 다운 스트리밍부(DWNSTM)를 포함하는 제1-2데이터 체계 변환부(172)를 포함할 수 있다.
제2데이터 체계 변환부(176)는 데이터 송신부(TX) 및 제2신호 변환부(PISO)를 포함하는 제2-1데이터 체계 변환부(174)와 제2극성 제어부(POL2) 및 업 스트리밍부(UPSTM)를 포함하는 제2-2데이터 체계 변환부(175)를 포함할 수 있다.
데이터 수신부(RX)는 제1차동신호라인(RX P/N)을 통해 타이밍 제어부로부터 송신된 신호를 수신하는 역할을 수행할 수 있다. 데이터 수신부(RX)는 타이밍 제어부와의 데이터 송수신시 정합성을 높임과 더불어 노이즈를 최소화하기 위한 이퀄라이저(Equalizer) 등을 포함할 수 있고 이를 설정할 수 있다.
신호 복구부(CDR)는 데이터 수신부(RX)로부터 전달된 신호에서 클록신호와 직렬 데이터신호를 추출(분리) 및 복구하는 역할을 수행할 수 있다. 신호 복구부(CDR)로부터 출력된 직렬 데이터신호(Serial Data)는 제1신호 변환부(SIOP)에 전달될 수 있고, 제1수신클록신호(RXCLK)는 클록 분주부(CLKDIV)에 전달될 수 있다. 또한, 신호 복구부(CDR)로부터 출력된 제1수신클록신호(RXCLK)는 업 스트리밍부(UPSTM)에 전달될 수 있다.
제1신호 변환부(SIOP)는 신호 복구부(CDR)로부터 출력된 직렬 데이터신호(Serial Data)를 병렬 데이터신호(Parallel Data) 체계로 변환하는 역할을 수행할 수 있다.
클록 분주부(CLKDIV)는 신호 복구부(CDR)로부터 출력된 제1수신클록신호(RXCLK)를 기반으로 제1신호 변환부(SIOP)와 다운 스트리밍부(DWNSTM)를 구동하기 위한 제2수신클록신호(RXCLK_OUT)를 생성하는 역할을 수행할 수 있다. 클록 분주부(CLKDIV)는 제1수신클록신호(RXCLK)를 기반으로 클록신호를 분주시키며 제2수신클록신호(RXCLK_OUT)를 생성하기 위해 클록 분주회로를 포함할 수 있다.
제1극성 제어부(POL1)는 제1신호 변환부(SIOP)로부터 출력된 병렬 데이터신호(Parallel Data)에 대한 극성을 제어하는 역할을 수행할 수 있다. 제1신호 변환부(SIOP)로부터 출력된 병렬 데이터신호(Parallel Data)는 차동신호를 기반으로 형성되어 수신된 상태이므로, 제1극성 제어부(POL1)는 병렬 데이터신호(Parallel Data)에 부여된 극성을 제거하는 역할을 수행할 수 있다.
다운 스트리밍부(DWNSTM; RX Data to downstream PCS Block)는 제1극성 제어부(POL1)로부터 출력된 병렬 데이터신호(Parallel Data)를 다운 스트리밍하여 메모리에 송신할 수 있는 데이터 체계로 구성하기 위한 데이터 디코딩을 수행할 수 있다. 다운 스트리밍부(DWNSTM)는 클록신호(CLK)에 맞게 데이터신호(Dat)를 디코딩할 수 있다. 다운 스트리밍부(DWNSTM)는 내보낼 데이터신호(Dat)를 디코딩하기 위해 8비트 또는 10비트 디코더 등을 포함할 수 있다.
데이터 송신부(TX)는 제2차동신호라인(TX P/N)을 통해 메모리로부터 송신된 신호를 타이밍 제어부에 송신하는 역할을 수행할 수 있다. 데이터 송신부(TX)는 업 스트리밍부(UPSTM)로부터 출력된 송신클록신호(TXCLK_OUT)를 기반으로 제2신호 변환부(PISO)로부터 출력된 직렬 데이터신호(Serial Data)를 송신할 수 있다. 데이터 송신부(TX)는 타이밍 제어부와의 데이터 송수신시 데이터 송신 능력을 높이기 위한 프리앰파시즈(Pre-Emphasis) 등을 포함할 수 있고 이를 설정할 수 있다. 한편, 데이터 송신부(TX)는 제2차동신호라인(TX P/N)의 송신속도에 맞는 데이터 송신이 이루어지도록 클록 분주부(CLKDIV)로부터 출력된 클록신호를 기반으로 동작할 수 있다.
제2신호 변환부(PISO)는 제2극성 제어부(POL2)로부터 출력된 병렬 데이터신호(Parallel Data)를 직렬 데이터신호(Serial Data) 체계로 변환하는 역할을 수행할 수 있다. 제2신호 변환부(PISO)는 업 스트리밍부(UPSTM)로부터 출력된 송신클록신호(TXCLK_OUT)를 기반으로 제2극성 제어부(POL2)로부터 출력된 병렬 데이터신호(Parallel Data)를 직렬 데이터신호(Serial Data) 체계로 변환할 수 있다.
제2극성 제어부(POL2)는 업 스트리밍부(UPSTM)로부터 출력된 병렬 데이터신호(Parallel Data)에 대한 극성을 제어하는 역할을 수행할 수 있다. 업 스트리밍부(UPSTM)로부터 출력된 병렬 데이터신호(Parallel Data)는 차동신호를 기반으로 송신해야 하므로, 제2극성 제어부(POL2)는 병렬 데이터신호(Parallel Data)에 극성을 부여하는 역할을 수행할 수 있다.
업 스트리밍부(UPSTM; TX Data to upstream PCS Block)는 제2인터페이스(177b)로부터 출력된 병렬 데이터신호(Parallel Data)를 업 스트리밍하여 타이밍 제어부에 송신할 수 있는 데이터 체계로 구성하기 위한 데이터 인코딩을 수행할 수 있다. 업 스트리밍부(UPSTM)는 클록신호(CLK)에 맞게 데이터신호(Dat)를 인코딩할 수 있다. 업 스트리밍부(UPSTM)는 내보낼 데이터신호(Dat)를 인코딩하기 위해 8비트 또는 10비트 인코더 등을 포함할 수 있다. 업 스트리밍부(UPSTM)는 신호 복구부(CDR)로부터 전달된 제1수신클록신호(RXCLK)를 기반으로 데이터 송신부(TX)와 제2신호 변환부(PISO)를 구동하기 위한 송신클록신호(TXCLK_OUT)를 생성 및 출력할 수 있다.
제1인터페이스(177a)는 다운 스트리밍부(DWNSTM)로부터 출력된 데이터신호(Dat)와 인터페이스 클록신호(ICLK) 등을 기반으로 메모리와 데이터 송수신을 위한 클록신호(CLK), 리셋신호(RST), 컴멘드신호(CMD) 및 데이터신호(DAT) 등을 출력할 수 있다. 제1인터페이스(177a)는 클록 트레이닝을 수행하기 위한 리퀘스트신호(CT_REQ)를 생성할 수 있다. 클록 트레이닝 리퀘스트신호(CT_REQ)는 데이터 송수신 회로(170)와 타이밍 제어부 사이에 읽기 동작, 쓰기 동작, 지우기 동작 등과 같은 비정기적인 특정 동작을 수행하기 위해 생성될 수 있다.
클록 보상부(179)는 제1인터페이스(177a)로부터 출력된 클록 트레이닝 리퀘스트신호(CT_REQ)에 대응하여 클록 트레이닝이 수행될 수 있도록 클록신호를 보상할 수 있다.
송신방향 설정부(178)는 제1삼상태 버퍼부(TBU1), 제2삼상태 버퍼부(TBU2), 제3삼상태 버퍼부(TBU3), 제4삼상태 버퍼부(TBU4), 제1인버터부(INV1) 및 제2인버터부(INV2)를 포함할 수 있다. 한편, 데이터신호(DAT)를 송수신하는 제2삼상태 버퍼부(TBU2)와 제4삼상태 버퍼부(TBU4)는 도면의 특성상 하나씩 도시하였으나, 이들의 개수는 데이터신호(DAT)의 비트수에 대응하여 다수로 구성될 수 있다. 예를 들어, 도 10에서 설명한 바와 같이, 데이터신호(DAT)가 8비트로 구성되어 송수신될 경우, 제2삼상태 버퍼부(TBU2)와 제4삼상태 버퍼부(TBU4)는 각각 8개씩 포함될 수 있다.
제1삼상태 버퍼부(TBU1)는 제1인터페이스(177a)의 제1활성화신호라인(EN1)을 통해 출력된 제1활성화신호에 대응하여 활성화되거나 비활성화될 수 있다. 제1삼상태 버퍼부(TBU1)가 활성화된 경우, 메모리에 컴멘드신호(CMD)를 송신할 수 있다. 제2삼상태 버퍼부(TBU2)는 제1인터페이스(177a)의 제2활성화신호라인(EN2)을 통해 출력되 제2활성화신호에 대응하여 활성화되거나 비활성화될 수 있다. 제1삼상태 버퍼부(TBU1)가 활성화된 경우, 메모리에 데이터신호(DAT)를 송신할 수 있다.
제3삼상태 버퍼부(TBU3)는 제1활성화신호라인(EN1)에 연결된 제1인버터(INV1)를 통해 출력된 반전된 제1활성화신호에 대응하여 활성화되거나 비활성화될 수 있다. 제3삼상태 버퍼부(TBU3)가 활성화된 경우, 메모리로부터 컴멘드신호(CMD)를 수신할 수 있다. 제4삼상태 버퍼부(TBU4)는 제2활성화신호라인(EN2)에 연결된 제2인버터(INV2)를 통해 출력된 반전된 제2활성화신호에 대응하여 활성화되거나 비활성화될 수 있다. 제4삼상태 버퍼부(TBU4)가 활성화된 경우, 메모리로부터 데이터신호(DAT)를 수신할 수 있다.
도 13에 도시된 바와 같이, 삼상태 버퍼부(TBU)는 활성화단자(En)를 통해 입력된 활성화신호의 논리에 따라 동작 상태가 결정될 수 있다. 활성화단자(En)를 통해 입력된 활성화신호의 논리가 0인 경우, 삼상태 버퍼부(TBU)는 하이임피던스(Hi-Z)와 같이 입력신호(Input)를 출력신호(Output)로 내보낼 수 없는 동작 상태일 수 있다. 이와 달리, 활성화단자(En)를 통해 입력된 활성화신호의 논리가 1인 경우, 삼상태 버퍼부(TBU)는 0 또는 1 과 같이 입력신호(Input)를 출력신호(Output)로 내보낼 수 있는 동작 상태일 수 있다.
도 14에 도시된 바와 같이, 데이터 송수신 회로가 데이터 송신모드로 동작하는 경우, 제1삼상태 버퍼부(TBU1)와 제2삼상태 버퍼부(TBU2)는 논리 1에 해당하는 제1활성화신호(En1[1])와 제2활성화신호(En2[1])에 대응하여 활성화될 수 있다. 이와 달리, 제3삼상태 버퍼부(TBU3)와 제4삼상태 버퍼부(TBU4)는 제1인버터부(INV1)와 제2인버터부(INV2)에 의해 반전되어 논리 0에 해당하는 제1활성화신호(En1[0])와 제2활성화신호(En2[0])에 대응하여 비활성화될 수 있다. 따라서, 데이터 송수신 회로가 데이터 송신모드로 동작하는 경우, 제1삼상태 버퍼부(TBU1)와 제2삼상태 버퍼부(TBU2)만 동작 가능한 상태가 될 수 있다. 즉, 제1삼상태 버퍼부(TBU1)와 제2삼상태 버퍼부(TBU2)는 데이터 송신용 삼상태 버퍼로 정의될 수 있다.
도 15에 도시된 바와 같이, 데이터 송신 회로부가 데이터 수신모드로 동작하는 경우, 제1삼상태 버퍼부(TBU1)와 제2삼상태 버퍼부(TBU2)는 논리 0에 해당하는 제1활성화신호(En1[0])와 제2활성화신호(En2[0])에 대응하여 비활성화될 수 있다. 이와 달리, 제3삼상태 버퍼부(TBU3)와 제4삼상태 버퍼부(TBU4)는 제1인버터부(INV1)와 제2인버터부(INV2)에 의해 반전되어 논리 1에 해당하는 제1활성화신호(En1[1])와 제2활성화신호(En2[1])에 대응하여 활성화될 수 있다. 따라서, 데이터 송수신 회로가 데이터 수신모드로 동작하는 경우, 제3삼상태 버퍼부(TBU3)와 제4삼상태 버퍼부(TBU4)만 동작 가능한 상태가 될 수 있다. 즉, 제3삼상태 버퍼부(TBU3)와 제4삼상태 버퍼부(TBU4)는 데이터 수신용 삼상태 버퍼로 정의될 수 있다.
이하, 본 발명의 실시예에 따른 데이터 송신 회로부를 이용한 메모리의 읽기 동작과 쓰기 동작을 수행하기 위한 리퀘스트신호의 예시를 설명한다.
도 16 및 도 17은 메모리의 읽기 동작과 쓰기 동작을 수행하기 위한 리퀘스트신호의 예시를 설명하기 위한 도면들이다.
도 16 및 도 17에 도시된 바와 같이, 데이터 송신 회로부를 이용하여 메모리의 읽기 동작을 수행하기 위한 리퀘스트(메모리 읽기 동작에 따른 REQ)와 메모리의 쓰기 동작을 수행하기 위한 리퀘스트(메모리 쓰기 동작에 따른 REQ)는 상이한 형태를 가질 수 있다. 메모리의 읽기 동작과 쓰기 동작을 수행하기 위한 리퀘스트는 제1리퀘스트신호(CMD_REQ), 제2리퀘스트신호(DAT_REQ) 및 제3리퀘스트신호(CT_REQ)를 기반으로 이루어질 수 있는데 이에 대해 설명하면 다음과 같다.
제1리퀘스트신호(CMD_REQ)는 컴멘드신호(CMD)에 대한 읽기 동작과 쓰기 동작을 구분하기 위해 사용될 수 있다. 제1리퀘스트신호(CMD_REQ)가 하이상태(CMD_REQ = H)인 경우, 데이터 송수신 회로는 메모리에 컴멘드신호(CMD)를 송신할 수 있다. 이때, 데이터 송수신 회로는 타이밍 제어부의 송신단으로부터 컴멘드신호를 받지 않을 수 있다. 이와 달리, 제1리퀘스트신호(CMD_REQ)가 로우상태(CMD_REQ = L)인 경우, 데이터 송수신 회로는 메모리에 컴멘드신호(CMD)를 송신하지 않을 수 있다. 이때, 데이터 송수신 회로는 타이밍 제어부의 송신단으로부터 응답컴멘드신호(CMD(RSP))를 받을 수 있다.
제2리퀘스트신호(DAT_REQ)는 데이터신호(DAT)에 대한 읽기 동작과 쓰기 동작을 구분하기 위해 사용될 수 있다. 제2리퀘스트신호(DAT_REQ)가 하이상태(DAT_REQ = H)인 경우, 데이터 송수신 회로는 메모리에 데이터신호(DAT)를 송신할 수 있다. 이때, 데이터 송수신 회로는 메모리 쓰기 동작 상태이므로, 타이밍 제어부의 송신단으로부터 데이터를 받지 않을 수 있다. 제2리퀘스트신호(DAT_REQ)가 로우상태(DAT_REQ = L)인 경우, 데이터 송수신 회로는 메모리에 데이터신호(DAT)를 송신(메모리 쓰기 동작)할 수 있다. 이때, 데이터 송수신 회로는 메모리 읽기 동작 상태이므로, 타이밍 제어부의 송신단으로부터 데이터를 받을 수 있다.
제3리퀘스트신호(CT_REQ)는 읽기 동작, 쓰기 동작, 지우기 동작을 수행하기 전에 타이밍 제어부와 데이터 송수신 회로 사이에 클록 트레이닝이 수행되도록 하기 위해 사용될 수 있다. 제3리퀘스트신호(CT_REQ)는 고속 데이터의 안정적인 통신(송수신)을 위해 사용될 수 있다. 예를 들어, 제3리퀘스트신호(CT_REQ)가 하이상태인 경우, 그 즉시 클록 트레이닝이 수행될 수 있다.
한편, 클록 트레이닝은 읽기 동작, 쓰기 동작, 지우기 동작 등과 같은 비정기적인 특정 동작을 수행할 때는 물론이고, 데이터 송신의 안정성을 높이기 위해 데이터신호(DAT)를 송신할 때에도 수행될 수 있다. 이는 도 17에서 한 블록의 데이터신호(Dat)를 송신하기 위한 제2리퀘스트신호(DAT_REQ)가 하이상태(DAT_REQ = H)로 발생할 때마다 뒤이어서 제2리퀘스트신호(DAT_REQ)가 로우상태(DAT_REQ = L)로 발생함과 더불어 제3리퀘스트신호(CT_REQ)가 하이상태(CT_REQ = H)로 발생하는 예를 참고하면 알 수 있다.
이상 본 발명은 타이밍 제어부와 메모리 사이에 장거리 데이터 송수신이 가능하도록 함과 더불어 안정적인 통신이 가능하도록 장치를 구현할 수 있는 효과가 있다. 또한, 본 발명은 타이밍 제어부와 메모리 사이에 장거리 데이터 송수신이 가능하도록 하여 장치를 조립 및 모듈화할 때 자유도를 높일 수 있는 효가가 있다. 또한, 본 발명은 타이밍 제어부의 고장 또는 불량시 인접하여 배치된 메모리까지 교체해야 하는 불편함을 개선할 수 있는 효과가 있다.
120: 타이밍 제어부 150: 표시패널
160: 메모리 170: 데이터 송수신 회로
173: 제1데이터 체계 변환부 177a: 제1인터페이스
176: 제2데이터 체계 변환부 177b: 제2인터페이스
178: 송신방향 설정부

Claims (12)

  1. 영상을 표시하는 표시패널;
    상기 표시패널을 제어하는 타이밍 제어부;
    상기 타이밍 제어부와 연동하는 메모리; 및
    상기 타이밍 제어부의 제어 하에 상기 메모리에 데이터를 쓰거나 상기 메모리로부터 데이터를 읽어내는 데이터 송수신 회로를 포함하고,
    상기 데이터 송수신 회로는 데이터의 송수신시 입출력 충돌을 피하기 위해 데이터 송신 구간인지 또는 데이터 수신 구간인지에 따라 데이터 송수신 경로를 설정하는 송신방향 설정부를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 송신방향 설정부는
    다수의 삼상태 버퍼부를 포함하고,
    상기 다수의 삼상태 버퍼부의 활성화단자에 인가된 활성화신호의 논리에 따라 상기 데이터 송수신 경로가 설정되는 표시장치.
  3. 제2항에 있어서,
    상기 다수의 삼상태 버퍼부는
    데이터 송신시 활성화되는 데이터 송신용 삼상태 버퍼부와 데이터 수신시 활성화되는 데이터 수신용 삼상태 버퍼부를 포함하는 표시장치.
  4. 제3항에 있어서,
    상기 데이터 송수신 회로는
    상기 타이밍 제어부로부터 송신된 데이터신호를 상기 메모리에 송신하기 위해 동작하는 제1인터페이스와,
    상기 메모리로부터 송신된 데이터신호를 상기 타이밍 제어부에 송신하기 위해 동작하는 제2인터페이스를 포함하고,
    상기 활성화신호는 상기 제1인터페이스 및 상기 제2인터페이스 중 하나로부터 출력되는 표시장치.
  5. 제4항에 있어서,
    상기 데이터 송수신 회로는
    상기 타이밍 제어부로부터 송신된 신호를 수신하고, 상기 타이밍 제어부로부터 송신된 신호에서 직렬 체계의 데이터신호를 병렬 체계의 데이터신호로 변환하여 출력하는 제1데이터 체계 변환부와,
    상기 메모리로부터 송신된 신호를 수신하고, 상기 메모리로부터 송신된 신호에서 병렬 체계의 데이터신호를 직렬 체계의 데이터신호로 변환하여 출력하는 제2데이터 체계 변환부를 포함하는 표시장치.
  6. 제5항에 있어서,
    상기 제2데이터 체계 변환부는
    상기 제1데이터 체계 변환부로부터 출력된 클록신호를 기반으로 상기 병렬 체계의 데이터신호를 상기 직렬 체계의 데이터신호로 변환하는 표시장치.
  7. 제5항에 있어서,
    상기 타이밍 제어부와 상기 데이터 송수신 회로는
    상기 메모리의 읽기 동작, 쓰기 동작, 지우기 동작을 포함하는 비정기적인 동작 진행시 클록 트레이닝을 수행하는 표시장치.
  8. 제1항에 있어서,
    상기 타이밍 제어부와 상기 데이터 송수신 회로 사이에 위치하는 제1통신라인과, 상기 데이터 송수신 회로와 상기 메모리 사이에 위치하는 제2통신라인을 더 포함하고,
    상기 제1통신라인은 장거리 데이터 송수신이 가능한 차동신호라인으로 선택되는 표시장치.
  9. 제1외부장치로부터 송신된 신호를 수신하고, 상기 제1외부장치로부터 송신된 신호에서 직렬 체계의 데이터신호를 병렬 체계의 데이터신호로 변환하여 출력하는 제1데이터 체계 변환부;
    제2외부장치로부터 송신된 신호를 수신하고, 상기 제2외부장치로부터 송신된 신호에서 상기 병렬 체계의 데이터신호를 상기 직렬 체계의 데이터신호로 변환하여 출력하는 제2데이터 체계 변환부;
    상기 제1외부장치로부터 송신된 데이터신호를 상기 제2외부장치에 송신하기 위해 동작하는 제1인터페이스;
    상기 제2외부장치로부터 송신된 데이터신호를 상기 제1외부장치에 송신하기 위해 동작하는 제2인터페이스; 및
    상기 제1외부장치와 상기 제2외부장치 사이에 데이터의 송수신시 입출력 충돌을 피하기 위해 데이터 송신 구간인지 또는 데이터 수신 구간인지에 따라 데이터 송수신 경로를 설정하는 송신방향 설정부를 포함하는 데이터 송수신 회로.
  10. 제9항에 있어서,
    상기 송신방향 설정부는
    다수의 삼상태 버퍼부를 포함하고,
    상기 다수의 삼상태 버퍼부의 활성화단자에 인가된 활성화신호의 논리에 따라 상기 데이터 송수신 경로가 설정되는 데이터 송수신 회로.
  11. 제10항에 있어서,
    상기 다수의 삼상태 버퍼부는
    데이터 송신시 활성화되는 데이터 송신용 삼상태 버퍼부와 데이터 수신시 활성화되는 데이터 수신용 삼상태 버퍼부를 포함하고,
    상기 활성화신호는 상기 제1인터페이스 및 상기 제2인터페이스 중 하나로부터 출력되는 데이터 송수신 회로.
  12. 제9항에 있어서,
    상기 제2데이터 체계 변환부는
    상기 제1데이터 체계 변환부로부터 출력된 클록신호를 기반으로 상기 병렬 체계의 데이터신호를 상기 직렬 체계의 데이터신호로 변환하는 데이터 송수신 회로.
KR1020210194567A 2021-12-31 2021-12-31 데이터 송수신 회로 및 이를 포함하는 표시장치 KR20230103586A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020210194567A KR20230103586A (ko) 2021-12-31 2021-12-31 데이터 송수신 회로 및 이를 포함하는 표시장치
CN202211181066.6A CN116416893A (zh) 2021-12-31 2022-09-27 数据发送/接收电路和包括该电路的显示装置
GB2214057.8A GB2614368A (en) 2021-12-31 2022-09-27 Data transmission/reception circuit and display device including the same
US17/966,941 US11900857B2 (en) 2021-12-31 2022-10-17 Data transmission/reception circuit and display device including the same
DE102022128456.5A DE102022128456A1 (de) 2021-12-31 2022-10-27 Datenübertragungs-/empfangsschaltung und anzeigevorrichtung, die dieselbe enthält

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210194567A KR20230103586A (ko) 2021-12-31 2021-12-31 데이터 송수신 회로 및 이를 포함하는 표시장치

Publications (1)

Publication Number Publication Date
KR20230103586A true KR20230103586A (ko) 2023-07-07

Family

ID=83978783

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210194567A KR20230103586A (ko) 2021-12-31 2021-12-31 데이터 송수신 회로 및 이를 포함하는 표시장치

Country Status (5)

Country Link
US (1) US11900857B2 (ko)
KR (1) KR20230103586A (ko)
CN (1) CN116416893A (ko)
DE (1) DE102022128456A1 (ko)
GB (1) GB2614368A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68923683T2 (de) 1988-11-05 1996-02-15 Sharp Kk Steuereinrichtung und -verfahren für eine Flüssigkristallanzeigetafel.
JP2002278528A (ja) * 2001-03-22 2002-09-27 Canon Inc 表示制御方法及び装置
JP4306536B2 (ja) * 2004-05-31 2009-08-05 パナソニック電工株式会社 スキャンコンバータ
CN101377952B (zh) * 2007-08-30 2010-12-08 比亚迪股份有限公司 一种sram中数据的读写方法及装置
WO2018150290A1 (en) * 2017-02-16 2018-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display panel, display device, input/output device, and data processing device
KR102592143B1 (ko) * 2019-02-22 2023-10-23 삼성전자주식회사 디스플레이 장치 및 그의 구동 방법
US20200388242A1 (en) * 2019-06-05 2020-12-10 Novatek Microelectronics Corp. Timing controller device and data reading-writing method
KR20210130894A (ko) * 2020-04-22 2021-11-02 삼성디스플레이 주식회사 적응적 리프레쉬를 수행하는 표시 장치 및 표시 장치의 구동 방법
US11217187B2 (en) * 2020-05-11 2022-01-04 Xianyang Caihong Optoelectronics Technology Co., Ltd Display driving method, display driving device and display apparatus

Also Published As

Publication number Publication date
GB202214057D0 (en) 2022-11-09
US20230215338A1 (en) 2023-07-06
DE102022128456A1 (de) 2023-07-06
US11900857B2 (en) 2024-02-13
CN116416893A (zh) 2023-07-11
GB2614368A (en) 2023-07-05

Similar Documents

Publication Publication Date Title
US8212759B2 (en) Control circuit and control method for LCD panel
JP4058888B2 (ja) Ｒａｍ内蔵ドライバ並びにそれを用いた表示ユニットおよび電子機器
JP4428272B2 (ja) 表示ドライバ及び電子機器
US8040334B2 (en) Method of driving display device
US8314763B2 (en) Display device transferring data signal with clock
CN105096795A (zh) 显示驱动器集成电路以及包括它的移动装置和设备
US10068536B2 (en) Circuit device, electro-optical device, and electronic apparatus
JP4544326B2 (ja) 集積回路装置、電気光学装置及び電子機器
CN100485747C (zh) 显示器件的控制电路及驱动方法、显示器件和电子设备
KR100383157B1 (ko) 표시용 드라이버 ｉｃ 및 이를 사용한 전자기기
US20220189370A1 (en) Data driver circuit
US20210358449A1 (en) Display driver integrated circuit and display device including the same
JP4195429B2 (ja) シリアルプロトコル式パネル表示システム、ソースドライバ、及びゲートドライバ
US11900857B2 (en) Data transmission/reception circuit and display device including the same
CN108346410B (zh) 电子纸显示器装置
CN102111623B (zh) 用于色彩分块、双速率视频传输的系统和方法
JP2007183668A (ja) 表示ドライバ及び電子機器
US20220383806A1 (en) Light emitting display device and driving method of the same
KR20220091158A (ko) 표시장치
CN115294904A (zh) 微控制器、读出集成电路和驱动电路的方法
KR20200000007A (ko) 타이밍 제어부 및 이를 포함하는 표시 장치
JP2009110317A (ja) シングルエンド伝送及び差動伝送の切替えが可能なインタフェース回路、メモリコントローラ、不揮発性記憶装置、ホスト装置及び不揮発性メモリシステム