KR20230102600A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230102600A
KR20230102600A KR1020210192848A KR20210192848A KR20230102600A KR 20230102600 A KR20230102600 A KR 20230102600A KR 1020210192848 A KR1020210192848 A KR 1020210192848A KR 20210192848 A KR20210192848 A KR 20210192848A KR 20230102600 A KR20230102600 A KR 20230102600A
Authority
KR
South Korea
Prior art keywords
transistor
node
light emitting
stages
electrode
Prior art date
Application number
KR1020210192848A
Other languages
English (en)
Inventor
이태근
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020210192848A priority Critical patent/KR20230102600A/ko
Priority to CN202211378981.4A priority patent/CN116386525A/zh
Priority to US17/983,794 priority patent/US12027125B2/en
Publication of KR20230102600A publication Critical patent/KR20230102600A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0413—Details of dummy pixels or dummy lines in flat panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판; 표시 영역에 배치되는 복수의 화소; 비표시 영역에서 표시 영역의 양 측에 배치되고, 복수의 스테이지를 포함하는 게이트 구동부를 포함하고, 복수의 스테이지는 복수의 정상 출력 스테이지 및 신호를 출력하지 않는 복수의 더미 스테이지를 포함하고, 복수의 더미 스테이지는 게이트 로우 전압 라인과 연결될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 라운드 형상의 코너 영역을 가지는 표시 장치에서 오출력을 방지할 수 있는 표시 장치에 관한 것이다.
현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
대표적인 표시 장치로는 액정 표시 장치(Liquid Crystal Display device; LCD), 전계 방출 표시 장치(Field Emission Display device; FED), 전기 습윤 표시 장치(Electro-Wetting Display device; EWD) 및 유기 발광 표시 장치(Organic Light Emitting Display Device; OLED) 등을 들 수 있다.
이 중에서, 유기 발광 표시 장치를 포함하는 표시 장치인 전계 발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 전계 발광 표시 장치는 저전압 구동에 의해 소비전력 측면에서 유리할 뿐만 아니라, 색상구현, 응답속도, 시야각(viewing angle), 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.
본 발명이 해결하고자 하는 과제는 라운드 형상의 코너 영역을 가지는 표시 장치에서 오출력을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판; 표시 영역에 배치되는 복수의 화소; 비표시 영역에서 표시 영역의 양 측에 배치되고, 복수의 스테이지를 포함하는 게이트 구동부를 포함하고, 복수의 스테이지는 복수의 정상 출력 스테이지 및 신호를 출력하지 않는 복수의 더미 스테이지를 포함하고, 복수의 더미 스테이지는 게이트 로우 전압 라인과 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 라운드 형상의 코너 영역을 가지는 표시 장치에서 코너 영역에 배치된 더미 스테이지의 회로의 모든 노드를 게이트 로우 전압 배선에 연결함으로써 외부로부터 마이너스(-) 전하의 유입이 차단되어, 마이너스(-) 전하에 기인하는 표시 장치의 오출력을 방지할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1의 II-II'에 따른 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 개략도이다.
도 3b는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 스캔 드라이버의 복수의 스캔 스테이지의 개략도이다.
도 3c는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 발광 드라이버의 복수의 발광 스테이지의 개략도이다.
도 4는 도 1의 A 영역에 대한 개략적인 확대도이다.
도 5는 도 1의 B 영역에 대한 개략적인 확대도이다.
도 6은 본 발명의 일 실시예에 따른 n번째 정상 출력 스테이지를 나타낸 회로도이다.
도 7은 본 발명의 일 실시예에 따른 정상 출력 스테이지의 동작 설명을 위한 파형 예시도이다.
도 8은 본 발명의 일 실시예에 따른 n번째 더미 스테이지를 나타낸 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 볼록도이다.
도 1을 참조하면, 표시 장치(100)는 영상 공급부(10), 타이밍 제어부(20), 게이트 구동부(30), 데이터 구동부(40), 표시 패널(50) 및 전원 공급부(80)를 포함한다.
영상 공급부(10)는 외부로부터 공급된 영상 데이터 신호 또는 내부 메모리에 저장된 영상 데이터 신호와 더불어 각종 구동신호를 출력한다. 영상 공급부(10)는 데이터 신호와 각종 구동신호를 타이밍 제어부(20)에 공급할 수 있다.
타이밍 제어부(20)는 게이트 구동부(30)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC), 데이터 구동부(40)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(예를 들어, 수직 동기신호인 Vsync 및 수평 동기신호인 Hsync) 등을 출력할 수 있다.
또한, 타이밍 제어부(20)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(10)로부터 공급된 데이터 신호(DATA)를 데이터 구동부(40)에 공급할 수 있다. 예를 들어, 타이밍 제어부(20)는 IC(integrated circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나, 이에 한정되지 않는다.
게이트 구동부(30)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호(또는 스캔 전압) 및 발광 제어 신호를 출력하는 스캔 드라이버와 발광 드라이버를 포함한다. 구체적으로, 게이트 구동부(30)는 타이밍 제어부(20)로부터 출력된 신호들을 기반으로 클럭 신호와 스타트 신호 등을 생성 및 출력하여, 이들 신호에 의해 스캔 드라이버 및 발광 드라이버를 동작하여, 표시 패널(50)에 배치된 트랜지스터를 턴 온 또는 턴 오프할 수 있는 스캔 신호들과 발광 제어 신호들을 출력한다.
게이트 구동부(30)는 게이트 라인들을 통해 표시 패널(50)에 포함된 서브 화소(SP)들에 스캔 신호를 공급할 수 있다.
또한, 게이트 구동부(30)는 각 서브 화소(SP)에 구성되는 발광 제어 트랜지스터들을 제어하기 위해 발광 제어라인들에 발광 제어 신호를 출력할 수 있다.
데이터 전압(Vdata)이 어드레싱 되는 기간에 스캔 신호는 턴 온 레벨로 발생되고, 발광 제어 신호는 턴 오프 레벨로 발생된다. 이후, 각 화소들이 발광되는 기간에 스캔 신호는 턴 오프 레벨로 발생되고, 발광 제어 신호는 턴 온 레벨로 발생될 수 있다.
게이트 구동부(30)는 게이트 인 패널(gate in panel, GIP) 방식으로 표시 패널(50) 상에 직접 형성된다.
데이터 구동부(40)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDT) 등에 응답하여 데이터 신호(DATA)를 샘플링 및 래치하고 감마 기준 전압을 기반으로 디지털 형태의 데이터 신호를 아날로그 형태의 데이터 전압으로 변환하여 출력한다.
데이터 구동부(40)는 데이터 라인들(DL)을 통해 표시 패널(50)에 포함된 서브 화소(SP)들에 데이터 전압을 공급한다. 데이터 구동부(40)는 IC 형태로 형성되어 표시패널(50) 상에 실장되거나 또는 인쇄회로 기판 상에 실장될 수 있으나, 이에 한정되지 않는다.
한편, 타이밍 제어부(20), 게이트 구동부(30) 및 데이터 구동부(40)는 표시 장치(100)의 구현 방식에 따라 각각 개별적으로 구성될 수도 있고, 또는 하나의 IC 내에 통합될 수 있으나, 이에 한정되지 않는다.
전원 공급부(80)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1 패널전원(EVDD)과 저전위의 제2 패널전원(EVSS)을 생성 및 출력한다. 전원 공급부(80)는 제1 패널 전원(EVDD) 및 제2 패널전원(EVSS) 뿐만 아니라 게이트 구동부(30)의 구동에 필요한 전압(예를 들어, 스캔 하이전압, 스캔 로우전압) 또는 데이터 구동부(40)의 구동에 필요한 전압(예를 들어, 드레인 전압, 하프 드레인 전압)을 생성 및 출력할 수 있다.
표시 패널(50)은 게이트 구동부(30)와 데이터 구동부(40)를 포함하는 구동부로부터 출력된 스캔신호와 데이터 전압을 포함하는 구동신호, 및 전원 공급부(80)로부터 출력된 제1 패널전원(EVDD) 및 제2 패널전원(EVSS)에 따라 영상을 표시한다.
표시 패널(50)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 패널(DP)은 유리 또는 플라스틱을 이용한 기판 및 기판 상에 교차 배치된 복수의 게이트 라인과 복수의 데이터 라인을 포함한다. 복수의 게이트 라인과 데이터 라인의 교차 지점에 복수의 화소(PX)가 정의된다. 영상을 구현하는 복수의 화소(PX)가 배치되는 영역을 표시 영역(AA)으로 표현할 수 있고, 표시 영역(AA)의 외곽에 배치되고 복수의 화소(PX)가 배치되지 않는 영역을 비표시 영역(NA)으로 표현할 수 있다.
표시 영역(AA)은 화상을 표시하는 영역으로, 복수의 화소가 배치된다. 표시 영역(AA)에는 영상을 표시하기 위한 표시 소자 및 표시 소자를 구동하기 위한 구동부가 배치될 수 있다. 예를 들어, 표시 장치(100)가 유기 발광 표시 장치인 경우, 표시 소자는 애노드, 유기층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 구동부는 유기 발광 소자를 구동하기 위한 전원 배선, 게이트 배선, 데이터 배선, 트랜지스터, 스토리지 커패시터 등과 같은 다양한 구성 요소로 이루어질 수 있다. 이하에서는 설명의 편의를 위해 표시 장치(100)가 유기 발광 표시 장치인 것으로 가정하지만, 표시 장치(100)는 유기 발광 표시 장치로 제한되는 것은 아니다.
도 1을 참조하면, 표시 패널(50)은 이형 코너 영역을 가질 수 있고, 표시 영역(AA)은 표시 패널(50)의 이형 코너 영역에 대응하는 형상을 가질 수 있다. 표시 패널(50) 및 표시 영역(AA)의 코너는 라운드(round) 형상을 가질 수 있다. 다만, 이에 제한되는 것은 아니고, 표시 패널(50) 및 표시 영역(AA)의 형상은 표시 장치(100)를 탑재한 전자 장치의 디자인에 적합한 다양한 형태일 수 있다.
비표시 영역(NA)은 화상이 표시되지 않는 영역으로, 표시 영역(AA)의 표시 소자를 구동하기 위한 다양한 배선 및 회로 등이 배치된다. 예를 들어, 비표시 영역(NA)은 표시 영역(AA)을 둘러싸는 영역으로 정의될 수 있다. 다만, 이에 제한되지 않고, 비표시 영역(NA)은 표시 영역(AA)에서 연장된 영역으로 정의될 수 있다. 또한, 비표시 영역(NA)은 표시 영역(AA)의 복수의 변으로부터 연장하는 것으로 정의될 수도 있다.
비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로들이 배치되는 COF, FPCB 등이 배치될 수도 있다. 또한, 비표시 영역(NA)에는 GIP(Gate in Panel)로 지칭되는 구동 회로 등이 배치될 수 있다.
표시 패널(50)의 복수의 화소(SP)에 대한 보다 상세한 설명을 위해 도 2를 참조한다.
도 2는 도 1의 II-II'에 따른 단면도이다. 구체적으로, 본 발명의 일 실시예에 따른 표시 장치(100)의 표시 영역(AA)의 하나의 화소(PX)를 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 탑 에미션(top emission) 방식의 표시 장치일 수 있으며, 기판(110), 버퍼층(111), 트랜지스터(120), 게이트 절연층(112), 층간 절연층(113), 패시베이션층(114), 제1 평탄화층(115), 연결 전극(190), 제2 평탄화층(116), 뱅크(117), 발광 소자(130), 봉지부(140), 편광판(150) 및 커버 글래스(160)를 포함할 수 있다.
기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다.
버퍼층(111)은 기판(110) 상에 배치될 수 있다. 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 수행할 수 있다.
트랜지스터(120)는 버퍼층(111) 상에 배치될 수 있다. 트랜지스터(120)는 액티브층(121), 게이트 전극(124), 소스 전극(122) 및 드레인 전극(123)을 포함할 수 있다. 여기에서, 화소 회로의 설계에 따라서, 소스 전극(122)이 드레인 전극이 될 수 있으며, 드레인 전극(123)이 소스 전극이 될 수 있다. 버퍼층(111) 상에는 트랜지스터(120)의 액티브층(121)이 배치될 수 있다.
액티브층(121)은 폴리 실리콘, 비정질 실리콘, 산화물 반도체 등과 같은 다양한 물질로 이루어질 수 있다. 액티브층(121)은 트랜지스터(120)의 구동 시 채널이 형성되는 채널 영역, 채널 영역 양 측의 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역은 소스 전극(122)과 연결된 액티브층(121)의 부분을 의미하며, 드레인 영역은 드레인 전극(123)과 연결된 액티브층(121)의 부분을 의미한다.
트랜지스터(120)의 액티브층(121) 상에 게이트 절연층(112)이 배치될 수 있다. 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 게이트 절연층(112)에는 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123) 각각이 트랜지스터(120)의 액티브층(121)의 소스 영역 및 드레인 영역 각각에 연결되기위한 컨택홀이 형성될 수 있다.
게이트 절연층(112) 상에 트랜지스터(120)의 게이트 전극(124)이 배치될 수 있다. 게이트 전극(124)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 게이트 전극(124)은 트랜지스터(120)의 액티브층(121)의 채널 영역과 중첩되도록 게이트 절연층(112) 상에 형성될 수 있다.
게이트 절연층(112) 및 게이트 전극(124) 상에 층간 절연층(113)이 배치될 수 있다. 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 층간 절연층(113)에는 트랜지스터(120)의 액티브층(121)의 소스 영역 및 드레인 영역을 노출시키기 위한 컨택홀이 형성될 수 있다.
층간 절연층(113) 상에는 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)이 배치될 수 있다.
트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 게이트 절연층(112) 및 층간 절연층(113)에 형성된 컨택홀을 통하여 트랜지스터(120)의 액티브층(121)과 연결될 수 있다. 따라서, 트랜지스터(120)의 소스 전극(122)은 게이트 절연층(112) 및 층간 절연층(113)에 형성된 컨택홀을 통하여 액티브층(121)의 소스 영역과 연결될 수 있다. 그리고, 트랜지스터(120)의 드레인 전극(123)은 게이트 절연층(112) 및 층간 절연층(113)에 형성된 컨택홀을 통하여 액티브층(121)의 드레인 영역과 연결될 수 있다.
트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 동일한 공정에 의해 형성될 수 있다. 그리고, 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 동일한 물질로 형성될 수 있다. 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
소스 전극(122) 및 드레인 전극(123) 상에 소스 전극(122) 및 드레인 전극(123)을 보호하기 위한 패시베이션층(114)이 배치될 수 있다. 패시베이션층(114)은 패시베이션층(114) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(114)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(114)은 실시예에 따라 생략될 수도 있다.
제1 평탄화층(115)은 트랜지스터(120) 및 패시베이션층(114) 상에 배치될 수 있다. 도 3에 도시된 바와 같이, 제1 평탄화층(115)에는 드레인 전극(123)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제1 평탄화층(115)은 트랜지스터(120)의 상부를 평탄화하기 위한 유기 물질층일 수 있다. 예를 들면, 제1 평탄화층(115)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 평탄화층(115)은 트랜지스터(120)를 보호하기 위한 무기 물질층일 수 있다. 예를 들면, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 제1 평탄화층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
연결 전극(190)은 제1 평탄화층(115) 상에 배치될 수 있다. 그리고, 연결 전극(190)은 제1 평탄화층(115)의 컨택홀을 통하여 트랜지스터(120)의 드레인 전극(123)과 연결될 수 있다. 연결 전극(190)은 트랜지스터(120)과 발광 소자(130)를 전기적으로 연결하는 역할을 할 수 있다. 예를 들어, 연결 전극(190)은 트랜지스터(120)의 드레인 전극(123)과 발광 소자(130)의 제1 전극(131)을 전기적으로 연결하는 역할을 할 수 있다. 연결 전극(190)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 연결 전극(190)은 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일한 물질로 형성될 수 있다.
제2 평탄화층(116)은 연결 전극(190) 및 제1 평탄화층(115) 상에 배치될 수 있다. 그리고, 도 3에 도시된 바와 같이, 제2 평탄화층(116)에는 연결 전극(190)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 평탄화층(116)은 트랜지스터(120)의 상부를 평탄화하기 위한 유기 물질층일 수 있다. 예를 들면, 제2 평탄화층(116)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
복수의 화소 각각에서 발광 소자(130)는 제2 평탄화층(116) 상에 배치될 수 있다. 발광 소자(130)는 애노드인 제1 전극(131), 발광 구조물(132), 및 캐소드인 제2 전극(133)을 포함할 수 있다. 발광 소자(130)의 제1 전극(131)은 제2 평탄화층(116) 상에 배치될 수 있다. 제1 전극(131)은 제2 평탄화층(116)에 형성된 컨택홀을 통하여 연결 전극(190)과 전기적으로 연결될 수 있다. 따라서, 발광 소자(130)의 제1 전극(131)은 제2 평탄화층(116)에 형성된 컨택홀을 통하여 연결 전극(190)과 연결됨으로써, 트랜지스터(120)와 전기적으로 연결될 수 있다.
애노드인 제1 전극(131)은 투명 도전막 및 반사 효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(131)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로도 형성될 수 있다.
제1 전극(131) 및 제2 평탄화층(116) 상에는 뱅크(117)가 배치될 수 있다. 뱅크(117)에는 제1 전극(131)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크(117)는 표시 장치(100)의 발광 영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다.
제1 전극(131) 상에는 발광층을 포함하는 발광 구조물(132)이 배치될 수 있다.
발광 소자(130)의 발광 구조물(132)은 제1 전극(131) 상에 정공층, 발광층, 전자층 순으로 또는 역순으로 적층되어 형성될 수 있다. 이외에도 발광 구조물(132)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 구조물을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 구조물 중 어느 하나의 발광층은 청색광을 생성하고, 제1 및 제2 발광 구조물 중 나머지 하나의 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 구조물을 통해 백색광이 생성될 수 있다. 발광 구조물(132)에서 생성된 백색광은 발광 구조물(132) 상부에 위치하는 컬러 필터에 입사되어 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 구조물(132)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 예를 들면, 적색 서브 화소의 발광 구조물(132)은 적색광을, 녹색 서브 화소의 발광 구조물(132)은 녹색광을, 청색 서브 화소의 발광 구조물(132)은 청색광을 생성할 수도 있다.
발광 구조물(132) 상에는 캐소드인 제2 전극(133)이 더 배치될 수 있다. 표시 장치(100)가 탑 에미션 방식의 표시 장치이므로, 제2 전극(133)는 매우 얇은 두께의 금속 물질로 이루어지거나, 투명한 도전성 물질로 이루어질 수 있다. 발광 소자(130)의 제2 전극(133)은 발광 구조물(132)을 사이에 두고 제1 전극(131)과 대향하도록 발광 구조물(132)상에 배치될 수 있다. 본 발명의 일 실시예에 따른 표시 장치(100)에서 제2 전극(133)은 캐소드 전극일 수 있다. 제2 전극(133) 상에는 수분 침투를 억제하는 봉지부(140)가 더 배치될 수 있다.
봉지부(140)는 제1 무기 봉지층(141), 유기 봉지층(142), 및 제2 무기 봉지층(143)을 포함할 수 있다. 봉지부(140)의 제1 무기 봉지층(141)은 제2 전극(133)상에 배치될 수 있다. 그리고, 유기 봉지층(142)은 제1 무기 봉지층(141)상에 배치될 수 있다. 또한, 제2 무기 봉지층(143)은 유기 봉지층(142)상에 배치될 수 있다. 봉지부(140)의 제1 무기 봉지층(141) 및 제2 무기 봉지층(143)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부(140)의 유기 봉지층(142)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
봉지부(140) 상에는 편광판(150)이 배치될 수 있다. 편광판(150)은 기판(110)의 표시 영역(AA) 상에서 외부 광의 반사를 억제한다. 표시 장치(100)가 외부에서 사용되는 경우, 외부 자연 광이 유입되어 발광 소자의 제1 전극(131)에 포함된 반사층에 의해 반사되거나, 또는 발광 소자(140)의 하부에 배치된 금속으로 구성된 전극에 의해 반사될 수 있다. 이와 같이 반사된 광들에 의해 표시 장치(100)의 영상이 시인되지 않을 수 있다. 편광판(150)은 외부에서 유입된 광을 특정 방향으로 편광하며, 반사된 광이 다시 표시 장치(100)의 외부로 방출되지 못하게 한다.
편광판(150) 상에는 커버 글래스(160)가 접착층(ADH)에 의해 접착될 수 있다. 접착층(ADH)은 표시 장치(100)의 각 구성 요소들을 서로 접착시키는 역할을 수행할 수 있으며, 예를 들어, 감압 접착제, 광투명접착제(Optical Clear Adhesive, OCR), 광투명레진(Optical Clear Resin, OCR) 등 광학적으로 투명한 디스플레이용 접착제를 사용하여 형성될 수 있으나, 이에 한정되지 않는다.
커버 글래스(160)는 외부 충격으로부터 표시 장치(100)의 구성요소를 보호하고 스크래치 등의 손상이 발생하는 것을 방지할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 개략도이다.
도 3a를 참조하면, 게이트 구동부(30)는 스캔 드라이버(SD), 발광 드라이버(ED) 및 복수의 클럭 배선(SCLK, ECLK)을 포함할 수 있다. 이때, 스캔 드라이버(SD) 및 발광 드라이버(ED) 각각은 복수의 스테이지(SST, EST)를 포함할 수 있다.
먼저, 스캔 드라이버(SD)는 게이트 배선의 한 종류인 복수의 스캔 배선으로 스캔 신호를 출력할 수 있다. 스캔 드라이버(SD)는 복수의 스캔 클럭 배선(SCLK)으로부터 다양한 클럭 신호와 게이트 하이 전압, 게이트 로우 전압 등을 전달받아, 스캔 신호를 출력할 수 있다. 스캔 드라이버(SD)는 복수의 스캔 스테이지(SST)를 포함할 수 있고, 복수의 스캔 스테이지(SST)가 스캔 신호를 출력할 수 있다.
발광 드라이버(ED)는 스캔 드라이버(SD)보다 표시 패널(50)의 외측에 배치된다. 발광 드라이버(ED)는 게이트 배선의 한 종류인 복수의 발광 배선으로 발광 신호를 출력할 수 있다. 발광 드라이버(ED)는 복수의 발광 클럭 배선(ECLK)으로부터 다양한 클럭 신호와 게이트 하이 전압, 게이트 로우 전압 등을 전달받아, 발광 신호를 출력할 수 있다. 발광 드라이버(ED)는 복수의 발광 스테이지(EST)를 포함할 수 있고, 복수의 발광 스테이지(EST)가 발광 신호를 출력할 수 있다.
복수의 클럭 배선(SCLK, ECLK)은 스캔 드라이버(SD)와 발광 드라이버(ED) 사이에 배치되는 스캔 클럭 배선(SCLK) 및 발광 드라이버(ED)와 기판(110)의 엣지 사이에 배치되는 발광 클럭 배선(ECLK)을 포함할 수 있다. 도 3a에서는 스캔 클럭 배선(SCLK) 및 발광 클럭 배선(ECLK)만을 도시하였으나, 이에 제한되지 않고, 스캔 드라이버(SD) 및 발광 드라이버(ED)를 구동하기 위한 스타트 펄스 배선, 게이트 하이 전압 배선, 게이트 로우 전압 배선 등이 더 배치될 수 있다.
이하에서는, 스캔 드라이버(SD)에 포함되는 복수의 스캔 스테이지(SST) 및 발광 드라이버(ED)에 포함되는 복수의 발광 스테이지(EST)에 대한 보다 상세한 설명을 위해 도 3b 및 도 3c를 함께 참조한다.
도 3b는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 스캔 드라이버의 복수의 스캔 스테이지의 개략도이다. 도 3c는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 발광 드라이버의 복수의 발광 스테이지의 개략도이다.
먼저, 복수의 스캔 스테이지(SST)는 스캔 신호를 출력하기 위한 스캔 회로를 포함할 수 있다. 스캔 회로는 다양한 트랜지스터로 구성될 수도 있고, 다양한 트랜지스터 및 커패시터로 구성될 수도 있다. 이때, 스캔 회로는 스캔 버퍼 트랜지스터(SBT) 및 스캔 버퍼 트랜지스터(SBT)를 제외한 추가 스캔 회로(ASC)를 포함할 수 있다. 즉, 스캔 회로 중 스캔 버퍼 트랜지스터(SBT)를 제외한 나머지 구성요소를 추가 스캔 회로(ASC)로 정의할 수 있다. 이때, 스캔 버퍼 트랜지스터(SBT)는 스캔 회로에 포함되는 모든 트랜지스터들 중에서 가장 평면 상 크기가 큰 트랜지스터일 수 있고, 스캔 버퍼 트랜지스터(SBT)의 출력단에서 스캔 신호가 출력될 수 있다. 이때, 스캔 버퍼 트랜지스터(SBT)는 정상 출력 스캔 스테이지인 제1 스캔 스테이지(SST1)에 배치되어 정상적으로 신호를 출력하는 정상 출력 스캔 버퍼 트랜지스터인 제1 스캔 버퍼 트랜지스터(SBT1) 및 더미 출력 스캔 스테이지인 제2 스캔 스테이지(SST2)에 배치되어 정상적으로 신호를 출력하지 않는 더미 스캔 버퍼 트랜지스터인 제2 스캔 버퍼 트랜지스터(SBT2)를 포함한다. 또한, 추가 스캔 회로(ASC)는 제1 스캔 스테이지(SST1)에 배치되는 제1 추가 스캔 회로(ASC1) 및 제2 스캔 스테이지(SST2)에 배치되는 제2 추가 스캔 회로(ASC2)를 포함한다.
복수의 스캔 스테이지(SST)는 복수의 제1 스캔 스테이지(SST1) 및 복수의 제2 스캔 스테이지(SST2)를 포함한다. 도 3b에서는 복수의 제1 스캔 스테이지(SST1) 중 하나의 제1 스캔 스테이지(SST1)와 복수의 제2 스캔 스테이지(SST2) 중 하나의 제2 스캔 스테이지(SST2)만을 도시하였다.
복수의 제1 스캔 스테이지(SST1)는 정상적으로 스캔 신호를 출력하는 정상 출력 스캔 스테이지일 수 있다. 복수의 제2 스캔 스테이지(SST2)는 정상적으로 스캔 신호를 출력하지 않는 더미 스캔 스테이지일 수 있다. 제1 스캔 스테이지(SST1)는 제1 스캔 버퍼 트랜지스터(SBT1) 및 제1 추가 스캔 회로(ASC1)를 포함할 수 있다. 제2 스캔 스테이지(SST2)는 제2 스캔 버퍼 트랜지스터(SBT2) 및 제2 추가 스캔 회로(ASC2)를 포함할 수 있다. 이때, 제1 추가 스캔 회로(ASC1)와 제2 추가 스캔 회로(ASC2)는 서로 동일할 수 있다. 또한, 제1 스캔 버퍼 트랜지스터(SBT1)와 제2 스캔 버퍼 트랜지스터(SBT2)도 서로 동일할 수 있으나, 더미 스캔 스테이지인 제2 스캔 스테이지(SST2)에 배치된 제2 스캔 버퍼 트랜지스터(SBT2)의 경우 스캔 신호를 출력하지 않을 수 있다.
이어서, 복수의 발광 스테이지(EST)는 발광 신호를 출력하기 위한 발광 회로를 포함할 수 있다. 발광 회로는 다양한 트랜지스터로 구성될 수도 있고, 다양한 트랜지스터 및 커패시터로 구성될 수도 있다. 이때, 발광 회로는 발광 버퍼 트랜지스터(EBT) 및 발광 버퍼 트랜지스터(EBT)를 제외한 추가 발광 회로(AEC)를 포함할 수 있다. 즉, 발광 회로 중 발광 버퍼 트랜지스터(EBT)를 제외한 나머지 구성요소를 추가 발광 회로(AEC)로 정의할 수 있다. 이때, 발광 버퍼 트랜지스터(EBT)는 발광 회로에 포함되는 모든 트랜지스터들 중에서 가장 평면 상 크기가 큰 트랜지스터일 수 있고, 발광 버퍼 트랜지스터(EBT)의 출력단에서 발광 신호가 출력될 수 있다. 이때, 발광 버퍼 트랜지스터(EBT)는 정상 출력 발광 스테이지인 제1 발광 스테이지(EST1)에 배치되어 정상적으로 신호를 출력하는 정상 출력 발광 버퍼 트랜지스터인 제1 발광 버퍼 트랜지스터(EBT1) 및 더미 출력 발광 스테이지인 제2 발광 스테이지(EST2)에 배치되어 정상적으로 신호를 출력하지 않는 더미 발광 버퍼 트랜지스터인 제2 발광 버퍼 트랜지스터(EBT2)를 포함한다. 또한, 추가 발광 회로(AEC)는 제1 발광 스테이지(EST1)에 배치되는 제1 추가 발광 회로(AEC1) 및 제2 발광 스테이지(EST2)에 배치되는 제2 추가 발광 회로(AEC2)를 포함한다.
복수의 발광 스테이지(EST)는 복수의 제1 발광 스테이지(EST1) 및 복수의 제2 발광 스테이지(EST2)를 포함한다. 도 3c에서는 복수의 제1 발광 스테이지(EST1) 중 하나의 제1 발광 스테이지(EST1)와 복수의 제2 발광 스테이지(EST2) 중 하나의 제2 발광 스테이지(EST2)만을 도시하였다.
복수의 제1 발광 스테이지(EST1)는 정상적으로 발광 신호를 출력하는 정상 출력 발광 스테이지일 수 있다. 복수의 제2 발광 스테이지(EST2)는 정상적으로 발광 신호를 출력하지 않는 더미 발광 스테이지일 수 있다. 제1 발광 스테이지(EST1)는 제1 발광 버퍼 트랜지스터(EBT1) 및 제1 추가 발광 회로(AEC1)를 포함할 수 있다. 제2 발광 스테이지(EST2)는 제2 발광 버퍼 트랜지스터(EBT2) 및 제2 추가 발광 회로(AEC2)를 포함할 수 있다. 이때, 제1 추가 발광 회로(AEC1)와 제2 추가 발광 회로(AEC2)는 서로 동일할 수 있다. 또한, 제1 발광 버퍼 트랜지스터(EBT1)와 제2 발광 버퍼 트랜지스터(EBT2)도 서로 동일할 수 있으나, 더미 발광 스테이지인 제2 발광 스테이지(EST2)에 배치된 제2 발광 버퍼 트랜지스터(EBT2)의 경우 발광 신호를 출력하지 않을 수 있다.
도 4는 도 1의 A 영역에 대한 개략적인 확대도이다. 도 5는 도 1의 B 영역에 대한 개략적인 확대도이다. 구체적으로, 도 4는 표시 장치(100)의 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 대한 개략도로, 표시 장치(100)의 다양한 구성요소 중 게이트 구동부(30)에 대한 구성요소만을 도시하였다. 한편, 도 4에서는 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 대해 설명하였으나, 표시 영역(AA)의 좌측에 배치된 비표시 영역(NA) 또한 좌우 대칭으로 배치되어 동일한 기술 내용이 적용될 수 있다. 또한, 도 5에서는 표시 영역(AA)의 복수의 코너 영역 중 우측 상단에 배치된 코너 영역 중 일부 영역을 도시하였으나, 다른 코너 영역에도 동일한 기술 내용이 적용될 수 있다.
도 4를 참조하면, 표시 영역(AA)과 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)의 경계는 직선 형상일 수 있다. 여기서 표시 영역(AA)의 우측 영역은 코너 영역을 제외한 영역이다. 이에, 표시 영역(AA)과 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)의 경계는 직선 형상일 수 있다.
도 4를 참조하면, 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에는 복수의 스캔 스테이지(SST) 중 복수의 제1 스캔 스테이지(SST1), 복수의 스캔 클럭 배선(SCLK), 복수의 발광 스테이지(EST) 중 복수의 제1 발광 스테이지(EST1) 및 복수의 발광 클럭 배선(ECLK)이 배치될 수 있다. 즉, 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에는 정상적으로 스캔 신호를 출력하는 정상 출력 스캔 스테이지인 복수의 제1 스캔 스테이지(SST1) 및 정상적으로 발광 신호를 출력하는 정상 출력 발광 스테이지인 복수의 제1 발광 스테이지(EST1)를 포함하는 정상 출력 스테이지만이 배치되고, 정상적으로 스캔 신호를 출력하지 않는 더미 스캔 스테이지인 제2 스캔 스테이지(SST2) 및 정상적으로 발광 신호를 출력하지 않는 더미 발광 스테이지인 제2 발광 스테이지(EST2)를 포함하는 더미 스테이지는 배치되지 않는다. 이는, 최적 배치 설계를 위한 것으로, 최소한의 공간에서 필요한 스캔 신호 및 발광 신호를 출력하기 위함이다.
도 5를 참조하면, 표시 영역(AA)과 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)의 경계는 곡선 형상일 수 있다. 이에, 동일한 상하 폭을 가지는 영역을 기준으로, 표시 영역(AA)과 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)의 경계의 길이는 표시 영역(AA)과 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)의 경계의 길이보다 길 수 있다. 이에, 동일한 상하 폭을 가지는 영역을 기준으로, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 배치된 스캔 스테이지(SST) 및 발광 스테이지(EST)의 개수는 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 배치된 스캔 스테이지(SST) 및 발광 스테이지(EST)의 개수보다 많을 수 있다.
이때, 동일한 상하 폭을 가지는 영역을 기준으로, 표시 영역(AA)의 코너 영역에 대응하는 게이트 구동부(30)에서 출력되는 스캔 신호 및 발광 신호의 개수는 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 배치된 게이트 구동부(30)에서 출력되는 스캔 신호 및 발광 신호의 개수와 동일할 수 있다. 이에, 동일한 상하 폭을 가지는 영역을 기준으로, 표시 영역(AA)의 코너 영역에 대응하는 정상 출력 스캔 스테이지인 제1 스캔 스테이지(SST1) 및 정상 출력 발광 스테이지인 제1 발광 스테이지(EST1)의 개수는 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 배치된 제1 스캔 스테이지(SST1) 및 제1 발광 스테이지(EST1)의 개수와 동일할 수 있다. 그러나, 동일한 상하 폭을 가지는 영역을 기준으로, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 배치된 스캔 스테이지(SST) 및 발광 스테이지(EST)의 개수는 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 배치된 스캔 스테이지(SST) 및 발광 스테이지(EST)의 개수보다 많을 수 있으므로, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에는 더미 스캔 스테이지인 제2 스캔 스테이지(SST2) 및 더미 발광 스테이지인 제2 발광 스테이지(EST2)가 더 배치될 수 있다.
도 5를 참조하면, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에는 복수의 제1 스캔 스테이지(SST1), 복수의 제2 스캔 스테이지(SST2), 복수의 스캔 클럭 배선(SCLK), 복수의 제1 발광 스테이지(EST1), 복수의 제2 발광 스테이지(EST2) 및 복수의 발광 클럭 배선(ECLK)이 배치될 수 있다. 즉, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에는 정상적으로 스캔 신호를 출력하는 정상 출력 스캔 스테이지인 복수의 제1 스캔 스테이지(SST1) 및 정상적으로 발광 신호를 출력하는 정상 출력 발광 스테이지인 복수의 제1 발광 스테이지(EST1)를 포함하는 정상 출력 스테이지뿐만 아니라, 정상적으로 스캔 신호를 출력하지 않는 더미 스캔 스테이지인 복수의 제2 스캔 스테이지(SST2) 및 정상적으로 발광 신호를 출력하지 않는 더미 발광 스테이지인 복수의 제2 발광 스테이지(EST2)를 포함하는 더미 스테이지 또한 배치될 수 있다. 이는, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 복수의 정상 출력 스테이지를 배치하고 남은 공간에도 동일한 회로 구조를 갖는 복수의 더미 스테이지를 배치하여, 스캔 드라이버(SD) 및 발광 드라이버(ED) 내에서 신호 전달을 가능하게 하고, 제조 공정을 보다 원활하게 하기 위함이다.
표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 배치된 복수의 제1 스캔 스테이지(SST1) 및 복수의 제2 스캔 스테이지(SST2)의 배치 순서는 불규칙적일 수 있다. 즉, 표시 영역(AA)과 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA) 간의 경계의 곡률 등에 기초하여 복수의 제1 스캔 스테이지(SST1)에 추가적으로 배치되는 복수의 제2 스캔 스테이지(SST2)의 개수 및 위치가 결정될 수 있다. 따라서, 도 5에 도시된 바와 같이 복수의 제1 스캔 스테이지(SST1) 및 복수의 제2 스캔 스테이지(SST2)의 배치 순서는 불규칙적일 수 있다. 다만, 이에 제한되지 않고, 복수의 제1 스캔 스테이지(SST1) 및 복수의 제2 스캔 스테이지(SST2)의 배치 순서는 규칙적일 수도 있다.
이하에서는 정상 출력 스테이지의 회로도 및 이의 동작 설명을 위한 파형도를 참조하여, 복수의 정상 출력 스테이지에서의 동작을 설명한다.
도 6은 본 발명의 일 실시예에 따른 n번째 정상 출력 스테이지를 나타낸 회로도이다. 도 7은 본 발명의 일 실시예에 따른 정상 출력 스테이지의 동작 설명을 위한 파형 예시도이다. 구체적으로, 도 6은 본 발명의 일 실시예에 따른 표시 장치(100)의 게이트 구동부(30) 중 및 정상적으로 발광 신호를 출력하는 정상 출력 발광 스테이지인 제1 발광 스테이지(EST1)의 회로도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 n번째 스테이지의 정상 출력 발광 스테이지는 제1 트랜지스터(T1) 내지 제10 트랜지스터(T10), 제1 내지 제3 커패시터(CQ, CQB, CQ'), 및 리셋 트랜지스터(TR)를 포함할 수 있다.
제1 트랜지스터 내지 제10 트랜지스터(T1 내지 T10) 중 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 발광 제어신호를 출력하는 출력부에 포함될 수 있다.
제1 트랜지스터 내지 제5 트랜지스터(T1 내지 T5)와 제8 트랜지스터 내지 제10 트랜지스터(T8 내지 T10)는 노드 제어부에 포함될 수 있다.
설명의 편의를 위해, 이하에서는 제1 트랜지스터 내지 제10 트랜지스터(T1 내지 T10) 및 리셋 트랜지스터(TR)는 p-타입 박막 트랜지스터인 것으로 설명하나, 이에 한정되지 않는다.
p 타입 박막 트랜지스터로 구현된 제1 내지 제10 트랜지스터(T1 내지 T10) 및 리셋 트랜지스터(TR)는 로우 전압(VEL)이 인가되는 조건에서 턴 온되고 하이 전압(VEH)이 인가되는 조건에서 턴 오프된다.
제1 트랜지스터(T1)는 제2 클럭 신호 라인(ECLK[n-1])에 게이트 전극이 연결되고 스타트 신호 라인(EVST) 또는 전단 스테이지의 출력 단자(EM[n-1])에 제1 전극이 연결되고 Q-노드(QN)에 제2 전극이 연결된다. 제1 트랜지스터(T1)는 제2 클럭 신호 라인(ECLK[n-1])을 통해 인가된 제2 클럭 신호에 따라 턴 온 또는 턴 오프된다.
제2 트랜지스터(T2)는 제1 클럭 신호 라인(ECLK[n])에 게이트 전극이 연결되고 Q-노드(QN)에 제1 전극이 연결되고 제3 트랜지스터(T3)의 제1 전극에 제2 전극이 연결된다. 제2 트랜지스터(T2)는 제1 클럭 신호 라인(ECLK[n])을 통해 인가된 제1 클럭 신호에 따라 턴 온 또는 턴 오프된다.
제3 트랜지스터(T3)는 제4 트랜지스터(T4)의 제2 전극에 게이트 전극이 연결되고 제2 트랜지스터(T2)의 제2 전극에 제1 전극이 연결되고 제1 전압 라인(VEH)에 제2 전극이 연결된다. 제3 트랜지스터(T3)는 제4 트랜지스터(T4)가 턴 온될 경우, 제2 전압 라인(VEL)을 통해 인가된 제2 전압에 따라 턴 온된다.
제4 트랜지스터(T4)는 제2 클럭 신호 라인(ECLK[n-1])에 게이트 전극이 연결되고 제2 전압 라인(VEL)에 제1 전극이 연결되고 제3 트랜지스터(T3)의 게이트 전극에 제2 전극이 연결된다. 제4 트랜지스터(T4)는 제2 클럭 신호 라인(ECLK[n-1])을 통해 인가된 제2 클럭 신호에 따라 턴 온 또는 턴 오프된다. 따라서, 제4 트랜지스터(T4)는 제1 트랜지스터(T1)와 함께 동시에 턴 온 또는 턴 오프된다.
제5 트랜지스터(T5)는 Q-노드(QN)에 게이트 전극이 연결되고 QB-노드(QBN)에 제1 전극이 연결되고 제1 전압 라인(VEH)에 제2 전극이 연결된다. 제5 트랜지스터(T5)는 Q-노드(QN)의 전위에 따라 턴 온 또는 턴 오프된다.
제6 트랜지스터(T6)는 Q-노드(QN)와 제1 커패시터(CQ)의 일단에 게이트 전극이 연결되고 제2 전압 라인 (VEL)에 제1 전극이 연결되고 n번째 스테이지의 정상 출력 발광 스테이지의 출력 단자(EM[n])에 제2 전극이 연결된다. 제6 트랜지스터(T6)는 Q-노드(QN)의 전위에 따라 턴 온 또는 턴 오프된다.
제7 트랜지스터(T7)는 QB-노드(QBN)에 게이트 전극이 연결되고 n번째 스테이지의 정상 출력 발광 스테이지의 출력 단자(EM[n])에 제1 전극이 연결되고 제1 전압 라인(VEH)에 제2 전극이 연결된다. 제7 트랜지스터(T7)는 QB-노드(QBN)의 전위에 따라 턴 온 또는 턴 오프된다.
제8 트랜지스터(T8)는 Q'-노드(Q'N)에 게이트 전극이 연결되고 제1 클럭 신호 라인(ECLK[n])에 제1 전극이 연결되고 제9 트랜지스터(T9)의 제1 전극에 제2 전극이 연결된다. 제8 트랜지스터(T8)는 Q'-노드(Q'N)의 전위에 따라 턴 온 또는 턴 오프된다.
제9 트랜지스터(T9)는 제1 클럭 신호 라인(ECLK[n])에 게이트 전극이 연결되고 제8 트랜지스터(T8)의 제2 전극에 제1 전극이 연결되고 QB-노드(QBN)에 제2 전극이 연결된다. 제9 트랜지스터(T9)는 제8 트랜지스터(T8)의 전위에 따라 턴 온 또는 턴 오프된다.
제10 트랜지스터(T10)는 Q-노드(QN)에 게이트 전극이 연결되고 제2 클럭 신호 라인(ECLK[n-1])에 제1 전극이 연결되고 Q'-노드(Q'N)에 제2 전극이 연결된다. 제10 트랜지스터(T10)는 Q-노드(QN)의 전위에 따라 턴 온 또는 턴 오프된다.
제1 커패시터(CQ)는 Q-노드(QN)에 일단이 연결되고 제1 클럭 신호 라인(ECLK[n])에 타단이 연결된다. 제2 커패시터(CQB)는 QB-노드(QBN)와 제1 전압 라인(VEH) 사이에 연결된다. 제3 커패시터(CQ')는 Q'-노드 (Q'N)와 제8 트랜지스터(T8)의 제2 전극 및 제9 트랜지스터(T9)의 게이트 전극 사이에 연결된다.
리셋 트랜지스터(TR)는 리셋 신호 라인(ERST)에 게이트 전극이 연결되고 n번째 스테이지의 정상 출력 발광 스테이지의 출력 단자(EM[n])에 제1 전극이 연결되고 제1 전압 라인(VEH)에 제2 전극이 연결된다. 리셋 트랜지스터(TR)는 리셋 신호 라인(ERST)을 통해 인가된 리셋 신호에 따라 턴 온 또는 턴 오프된다. 리셋 트랜지스터(TR)가 턴 온될 경우, n번째 스테이지의 정상 출력 발광 스테이지의 출력 단자(EM[n])는 제1 전압 라인(VEH)을 통해 인가된 제1 전압을 기반으로 하이 전압의 발광 신호를 출력한다.
도 7은 n번째 스테이지의 정상 출력 발광 스테이지의 동작 설명을 위한 파형도이다.
도 7을 참조하면, 스타트 신호 라인(EVST)을 통해 인가되는 스타트신호(EVST)는 3 수평시간(3H) 동안 하이 전압을 발생하는 형태를 가질 수 있다. 제2 클록 신호 라인(ECLK[n-1])을 통해 인가되는 제2 클록 신호(ECLK[n-1])는 스타트 신호(EVST)의 하이 전압 시점(상승 에지)에 동기하여 로우 전압과 하이 전압이 1 수평시간(1H)의 주기로 교번 발생하는 형태를 가질 수 있다. 제1 클록 신호 라인(ECLK[n])을 통해 인가되는 제1 클록 신호(ECLK[n])는 스타트 신호(EVST)의 하이 전압 시점(상승 에지)에 동기하여 하이 전압과 로우 전압이 1 수평시간(1H)의 주기로 교번 발생하는 형태를 가질 수 있다. 즉, 제2 클록 신호(ECLK[n-1])와 제1 클록 신호(ECLK[n])는 하이 전압과 로우 전압이 역상으로 발생될 수 있다.
n번째 스테이지의 정상 출력 발광 스테이지에 포함된 소자들은 스타트 신호(EVST), 제1 클록 신호(ECLK[n]), 제2 클록 신호(ECLK[n-1]), 제1 전압(VEH) 및 제2 전압(VEL)에 따라 동작한다.
n번째 스테이지의 정상 출력 발광 스테이지에 포함된 소자들의 동작에 의해, Q-노드(QN)는 하이 전압으로 충전되는 기간을 갖고, Q'-노드(Q'N) 및 QB-노드(QBN)는 로우 전압으로 방전되는 기간을 갖는다. 이때, QB-노드(QBN)는 스타트 신호(EVST) 대비 1 수평시간(1H) 지연된 역상 형태의 로우 전압을 3수평시간(3H) 동안 유지할 수 있다.
즉, 제2 클록 신호(ECLK[n-1])의 로우 전압 구간에 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴 온되어 3 수평시간(3H) 동안 하이 전압을 발생하는 스타트신호(EVST)를 Q-노드(QN)에 인가하고, 제2 전압(VEL)을 제3 트랜지스터(T3)의 게이트 전극 및 Q'-노드(Q'N)에 인가한다. 이 때, 제10 트랜지스터(T10)와 제5 트랜지스터(T5)는 턴 오프되고, 제8 트랜지스터(T8)가 턴 온된다.
그리고, 제2 클록 신호(ECLK[n-1])가 하이 전압 구간으로 천이되고, 제1 클록 신호(ECLK[n])가 로우 전압 구간으로 천이되는 시점에, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)는 턴 오프되고, 제2 트랜지스터(T2) 및 제9 트랜지 스터(T9)가 턴 온되어 제1 클록 신호(ECLK[n])의 로우 전압이 QB-노드(QBN)에 공급된다. 따라서, 제7 트랜지스터(T7)가 턴 온되어 제1 전압(VEH)이 n번째 스테이지의 정상 출력 발광 스테이지의 출력 단자(EM[n])로 출력된다.
스타트신호(EVST)가 로우 전압으로 천이된 후, 제2 클록 신호(ECLK[n-1])가 다시 로우 전압으로 천이되고, 제1 클록 신호(ECLK[n])가 다시 하이 전압 구간으로 천이되는 시점에, Q-노드(QN)는 로우 전압으로 방전되고 QB-노드(QBN)는 제1 전압으로 충전되며, n번째 스테이지의 정상 출력 발광 스테이지의 출력 단자(EM[n])도 제2 전압으로 출력된다.
n번째 스테이지의 정상 출력 발광 스테이지의 발광 제어신호 출력부를 구성하는 제6 트랜지스터(T6)는 Q-노드(QN)의 전위에 따라 턴 온 또는 턴 오프되고, 제7 트랜지스터(T7)는 QB-노드(QBN)의 전위에 따라 턴 온 또는 턴 오프된다. Q-노드(QN)의 전위가 하이 전압을 유지할 경우, QB-노드(QBN)의 전위는 로우 전압을 유지할 수 있다.
제7 트랜지스터(T7)는 QB-노드(QBN)의 로우 전압에 따라 턴 온되므로, 제1 전압 라인(VEH)을 통해 인가된 제1 전압(VEH)은 n번째 스테이지의 정상 출력 발광 스테이지의 출력 단자(EM[n])를 통해 출력된다. 그 결과, n번째 스테이지의 정상 출력 발광 스테이지의 출력 단자(EM[n])는 제1 전압 라인(VEH)을 통해 인가된 제1 전압을 기반으로 적어도 3 수평시간(3H) 동안 하이 전압의 발광 제어신호(Em[n])를 출력한 후 로우 전압의 발광 제어신호(Em[n])로 전환된다.
도 8은 본 발명의 일 실시예에 따른 n번째 더미 스테이지를 나타낸 회로도이다.
종래에는 더미 스테이지의 회로 구성 시, 정상 출력 스테이지와 동일하게 회로를 구성하되, 각 회로의 모든 노드(node)를 플로팅(floating)시키거나 또는 모든 노드를 게이트 하이 전압(VGH) 라인에 연결하였다.
한편, 표시 장치(100)는 표면에서 스크럽 또는 마찰로 인하여 마이너스(-) 전하가 생성되고, 이러한 마이너스(-) 전하가 축적되면서 마이너스(-) 전하가 차지하는 면적이 증가할 수 있다. 종래와 같이, 더미 스테이지의 회로부의 모든 노드를 플로팅 시키거나 게이트 하이 전압(VGH) 라인에 연결할 경우, 게이트 하이 전압(VGH) 라인의 인력으로 인하여 표시 장치 표면에 축적된 마이너스(-) 전하가 게이트 구동부(30) 내의 더미 스테이지뿐만 아니라 정상 출력 스테이지에도 유입되는 문제가 있었다. 이에 따라, 정상 출력 스테이지에 유입된 마이너스(-) 전하는 게이트 구동부(30)의 스캔 스테이지에서 비정상적인 디스플레이가 발생하여 이를 오출력하는 문제점이 있었다.
이에, 본 발명의 일 실시예에 따르면, 더미 스테이지의 회로는 정상 출력 스테이지의 회로와 동일하게 구성하되, 더미 스테이지의 회로 구성 시 각 회로의 모든 노드를 게이트 로우 전압(VGL) 라인에 연결하여, 게이트 로우 전압(VGL) 라인의 척력으로 인하여 표시 장치(100)의 표면에 축적된 마이너스(-) 전하가 게이트 구동부(30) 내로 유입되는 것을 차단하여, 표시 장치(100)의 오출력을 방지할 수 있다.
도 8에 도시된 바와 같이, 더미 스테이지의 회로는 게이트 로우 전압(VGL) 라인은 QB-노드(QBN) 및 Q-노드(QN)에 연결될 수 있으며, 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함하는 출력부와 QB-노드(QBN) 사이, 또는 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함하는 출력부와 Q-노드(QN) 사이에 게이트 로우 전압(VGL) 라인이 연결될 수 있다.
또한, 더미 스테이지의 회로는 스타트 신호(EVST) 또는 전단의 스테이지에서 출력되는 발광 제어 신호(EM[n-1]), 제1 클럭 신호(ECLK[n]) 또는 제2 클럭 신호(ECLK[n-1])와, 제1 내지 제5, 제8 내지 제10 트랜지스터(T1 내지 T5, T8 내지 T10)를 포함하는 노드 제어부 사이에 게이트 로우 전압(VGL) 라인이 연결될 수 있다.
이에 따라, 더미 스테이지의 회로를 구성하는 모든 노드는 게이트 로우 전압(VGL) 라인에 연결되며, 게이트 로우 전압(VGL) 라인의 척력으로 인하여 표시 장치(100)의 표면에 축적된 마이너스(-) 전하가 게이트 구동부(30) 내로 유입되는 것을 차단하여, 표시 장치(100)의 오출력을 방지할 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판; 표시 영역에 배치되는 복수의 화소; 및 비표시 영역에서 표시 영역의 양 측에 배치되고, 복수의 스테이지를 포함하는 게이트 구동부를 포함하고, 복수의 스테이지는 복수의 정상 출력 스테이지 및 신호를 출력하지 않는 복수의 더미 스테이지를 포함하고, 복수의 더미 스테이지는 게이트 로우 전압 라인과 연결된다.
본 발명의 다른 특징에 따르면, 표시 패널은 라운드(round) 형상의 복수의 코너 영역을 가지고, 복수의 더미 스테이지는 복수의 코너 영역에 대응하는 비표시 영역에 배치될 수 있다.
본 발명의 다른 특징에 따르면, 게이트 구동부는 스캔 드라이버 및 스캔 드라이버보다 기판 외측에 배치된 발광 드라이버를 포함하고, 복수의 스테이지는 스캔 드라이버에 포함되는 복수의 스캔 스테이지 및 발광 드라이버에 포함되는 복수의 발광 스테이지를 포함하고, 복수의 더미 스테이지는 복수의 더미 스캔 스테이지 및 복수의 더미 발광 스테이지를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 복수의 스테이지는 QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부; 및 스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어 신호, 제1 클럭 신호 및 제2 클럭 신호를 기반으로 동작하여 QB-노드 및 Q-노드의 전위를 제어하는 노드 제어부를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 출력부는, Q-노드에 게이트 전극이 연결되고, 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고, 출력 단자에 제2 전극이 연결되는 제6 트랜지스터; 및 QB-노드에 게이트 전극이 연결되고 출력 단자에 제1 전극이 연결되고 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제7 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 노드 제어부는, 제2 클럭 신호를 공급하는 제2 클럭 신호 공급 라인에 게이트 전극이 연결되고 스타트 신호를 공급하는 스타트 신호 라인 또는 그 전단 스테이지의 출력단에 제1 전극이 연결되고 Q-노드에 제2 전극이 연결된 제1트랜지스터; 제1 클럭 신호를 공급하는 제1 클럭 신호 라인에 게이트 전극이 연결되고 Q-노드에 제1 전극이 연결된 제2트랜지스터; 제2 트랜지스터의 제2 전극에 제1 전극이 연결되고 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제3 트랜지스터; 제2 클럭 신호 공급 라인에 게이트 전극이 연결되고 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 제3 트랜지스터의 게이트 전극에 제2 전극이 연결되는 제4 트랜지스터; Q-노드에 게이트 전극이 연결되고 QB-노드에 제1 전극이 연결되고 제1 전압 공급 라인에 제2 전극이 연결되는 제5 트랜지스터; 제4 트랜지스터의 제2 전극에 게이트 전극이 연결되고 제1 클럭 신호 공급 라인에 제1 전극이 연결되는 제8 트랜지스터; 제1 클럭 신호 공급 라인에 게이트 전극이 연결되고 제8 트랜지스터의 제2 전극에 제1 전극이 연결되고 QB-노드에 제2 전극이 연결되는 제9 트랜지스터; 및 Q-노드에 게이트 전극이 연결되고 제2 클럭 신호 공급 라인에 제1 전극이 연결되는 제10 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 노드 제어부는, Q-노드와 제1 클럭 신호 공급 라인 사이에 연결되는 제1 커패시터; QB-노드와 제1 전압 공급 라인 사이에 연결되는 제2 커패시터; 및 제8 트랜지스터의 게이트 전극과 제8 트랜지스터의 제2 전극 사이에 연결되는 제3 커패시터를 더 포함할 수 있다.
본 발명의 다른 특징에 따르면, 리셋 신호에 따라 제어되어 출력부의 출력 단자를 제1 전압으로 리셋하는 리셋 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 특징에 따르면, 복수의 더미 스테이지는 QB-노드 및 Q-노드가 각각 게이트 로우 전압 라인과 연결될 수 있다.
본 발명의 다른 특징에 따르면, 복수의 더미 스테이지는 출력부와 QB-노드 사이, 또는 출력부와 Q-노드 사이에 게이트 로우 전압 라인이 연결될 수 있다.
본 발명의 다른 특징에 따르면, 복수의 더미 스테이지는 스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어 신호, 제1 클럭 신호 또는 제2 클럭 신호와 노드 제어부 사이에 게이트 로우 전압 라인이 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 영상 공급부
20: 타이밍 제어부
30: 게이트 구동부
40: 데이터 구동부
50: 표시 패널
80: 전원 공급부
100: 표시 장치
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 층간 절연층
114: 패시베이션층
115: 제1 평탄화층
116: 제2 평탄화층
117: 뱅크
120: 트랜지스터
121: 액티브층
122: 소스 전극
123: 드레인 전극
124: 게이트 전극
130: 발광 소자
131: 제1 전극
132: 발광 구조물
133: 제2 전극
140: 봉지부
141: 제1 무기 봉지층
142: 유기 봉지층
143: 제2 무기 봉지층
150: 편광판
160: 커버 글래스
AA: 표시 영역
NA: 비표시 영역
ADH: 접착층
DL: 데이터 라인
SP: 서브 화소
SD: 스캔 드라이버
SST: 스캔 스테이지
SST1: 제1 스캔 스테이지
SST2: 제2 스캔 스테이지
SBT: 스캔 버퍼 트랜지스터
SBT1: 제1 스캔 버퍼 트랜지스터
SBT2: 제2 스캔 버퍼 트랜지스터
ASC: 추가 스캔 회로
ASC1: 제1 추가 스캔 회로
ASC2: 제2 추가 스캔 회로
ED: 발광 드라이버
EST: 발광 스테이지
EST1: 제1 발광 스테이지
EST2: 제2 발광 스테이지
EBT: 발광 버퍼 트랜지스터
EBT1: 제1 발광 버퍼 트랜지스터
EBT2: 제2 발광 버퍼 트랜지스터
AEC: 추가 발광 회로
AEC1: 제1 추가 발광 회로
AEC2: 제2 추가 발광 회로
SCLK: 스캔 클럭 배선
ECLK: 발광 클럭 배선
VGL: 게이트 로우 전압 라인

Claims (11)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되는 복수의 화소; 및
    상기 비표시 영역에서 상기 표시 영역의 양 측에 배치되고, 복수의 스테이지를 포함하는 게이트 구동부를 포함하고,
    상기 복수의 스테이지는 복수의 정상 출력 스테이지 및 신호를 출력하지 않는 복수의 더미 스테이지를 포함하고,
    상기 복수의 더미 스테이지는 게이트 로우 전압 라인과 연결되는, 표시 장치.
  2. 제1항에 있어서,
    상기 표시 패널은 라운드(round) 형상의 복수의 코너 영역을 가지고,
    상기 복수의 더미 스테이지는 상기 복수의 코너 영역에 대응하는 비표시 영역에 배치되는, 표시 장치.
  3. 제1항에 있어서,
    상기 게이트 구동부는 스캔 드라이버 및 상기 스캔 드라이버보다 상기 기판 외측에 배치된 발광 드라이버를 포함하고,
    상기 복수의 스테이지는 상기 스캔 드라이버에 포함되는 복수의 스캔 스테이지 및 상기 발광 드라이버에 포함되는 복수의 발광 스테이지를 포함하고,
    상기 복수의 더미 스테이지는 복수의 더미 스캔 스테이지 및 복수의 더미 발광 스테이지를 포함하는, 표시 장치.
  4. 제1항에 있어서,
    상기 복수의 스테이지는 QB-노드의 전위에 따라 제1 전압을 발광 제어신호로 출력하고, Q-노드의 전위에 따라 제2 전압을 발광 제어신호로 출력하는 출력부; 및
    스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어 신호, 제1 클럭 신호 및 제2 클럭 신호를 기반으로 동작하여 상기 QB-노드 및 상기 Q-노드의 전위를 제어하는 노드 제어부를 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 출력부는,
    상기 Q-노드에 게이트 전극이 연결되고, 상기 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고, 출력 단자에 제2 전극이 연결되는 제 6 트랜지스터; 및
    상기 QB-노드에 게이트 전극이 연결되고 상기 출력 단자에 제1 전극이 연결되고 상기 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제7 트랜지스터를 포함하는, 표시 장치.
  6. 제4항에 있어서,
    상기 노드 제어부는,
    상기 제2 클럭 신호를 공급하는 제2 클럭 신호 공급 라인에 게이트 전극이 연결되고 상기 스타트 신호를 공급하는 스타트 신호 라인 또는 그 전단 스테이지의 출력단에 제1 전극이 연결되고 상기 Q-노드에 제2 전극이 연결된 제1트랜지스터;
    상기 제1 클럭 신호를 공급하는 제1 클럭 신호 라인에 게이트 전극이 연결되고 상기 Q-노드에 제1 전극이 연결된 제2트랜지스터;
    상기 제2 트랜지스터의 제2 전극에 제1 전극이 연결되고 제1 전압을 공급하는 제1 전압 공급 라인에 제2 전극이 연결되는 제3 트랜지스터;
    상기 제2 클럭 신호 공급 라인에 게이트 전극이 연결되고 상기 제2 전압을 공급하는 제2 전압 공급 라인에 제1 전극이 연결되고 상기 제3 트랜지스터의 게이트 전극에 제2 전극이 연결되는 제4 트랜지스터;
    상기 Q-노드에 게이트 전극이 연결되고 상기 QB-노드에 제1 전극이 연결되고 상기 제1 전압 공급 라인에 제2 전극이 연결되는 제5 트랜지스터;
    상기 제4 트랜지스터의 제2 전극에 게이트 전극이 연결되고 상기 제1 클럭 신호 공급 라인에 제1 전극이 연결되는 제8 트랜지스터;
    상기 제1 클럭 신호 공급 라인에 게이트 전극이 연결되고 상기 제8 트랜지스터(T8)의 제2 전극에 제1 전극이 연결되고 상기 QB-노드에 제2 전극이 연결되는 제9 트랜지스터; 및
    상기 Q-노드에 게이트 전극이 연결되고 상기 제2 클럭 신호 공급 라인에 제1 전극이 연결되는 제10 트랜지스터를 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 노드 제어부는,
    상기 Q-노드와 상기 제1 클럭 신호 공급 라인 사이에 연결되는 제1 커패시터;
    상기 QB-노드와 상기 제1 전압 공급 라인 사이에 연결되는 제2 커패시터; 및
    상기 제8 트랜지스터의 게이트 전극과 상기 제8 트랜지스터의 제2 전극 사이에 연결되는 제3 커패시터를 더 포함하는, 표시 장치.
  8. 제4항에 있어서,
    리셋 신호에 따라 제어되어 상기 출력부의 출력 단자를 상기 제1 전압으로 리셋하는 리셋 트랜지스터를 더 포함하는, 표시 장치.
  9. 제4항에 있어서,
    상기 복수의 더미 스테이지는 상기 QB-노드 및 상기 Q-노드가 각각 게이트 로우 전압 라인과 연결되는, 표시 장치.
  10. 제9항에 있어서,
    상기 복수의 더미 스테이지는 상기 출력부와 상기 QB-노드 사이, 또는 상기 출력부와 상기 Q-노드 사이에 게이트 로우 전압 라인이 연결되는, 표시 장치.
  11. 제9항에 있어서,
    상기 복수의 더미 스테이지는 스타트 신호 또는 전단의 스테이지에서 출력되는 발광 제어 신호, 상기 제1 클럭 신호 또는 상기 제2 클럭 신호와 상기 노드 제어부 사이에 게이트 로우 전압 라인이 연결되는, 표시 장치.
KR1020210192848A 2021-12-30 2021-12-30 표시 장치 KR20230102600A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210192848A KR20230102600A (ko) 2021-12-30 2021-12-30 표시 장치
CN202211378981.4A CN116386525A (zh) 2021-12-30 2022-11-04 抑制异常输出的显示装置
US17/983,794 US12027125B2 (en) 2021-12-30 2022-11-09 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210192848A KR20230102600A (ko) 2021-12-30 2021-12-30 표시 장치

Publications (1)

Publication Number Publication Date
KR20230102600A true KR20230102600A (ko) 2023-07-07

Family

ID=86969875

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210192848A KR20230102600A (ko) 2021-12-30 2021-12-30 표시 장치

Country Status (3)

Country Link
US (1) US12027125B2 (ko)
KR (1) KR20230102600A (ko)
CN (1) CN116386525A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230102600A (ko) * 2021-12-30 2023-07-07 엘지디스플레이 주식회사 표시 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101243807B1 (ko) * 2006-06-30 2013-03-18 엘지디스플레이 주식회사 쉬프트 레지스터
KR101696393B1 (ko) * 2010-06-15 2017-01-16 삼성디스플레이 주식회사 표시 패널
KR101354365B1 (ko) * 2011-12-30 2014-01-23 하이디스 테크놀로지 주식회사 쉬프트 레지스터 및 이를 이용한 게이트 구동회로
KR102050511B1 (ko) * 2012-07-24 2019-12-02 삼성디스플레이 주식회사 표시 장치
KR102082408B1 (ko) * 2013-05-15 2020-02-28 삼성디스플레이 주식회사 소프트 페일에 의한 비정상 표시를 방지할 수 있는 표시 장치 및 그 구동 방법
KR102150022B1 (ko) * 2014-05-27 2020-09-01 삼성디스플레이 주식회사 리페어 픽셀 회로 및 이를 포함하는 유기 발광 표시 장치
US9477345B2 (en) * 2015-01-30 2016-10-25 Lg Display Co., Ltd. Display device, and device and method for driving the same
KR102316983B1 (ko) * 2015-04-30 2021-10-25 엘지디스플레이 주식회사 표시장치
KR102329977B1 (ko) * 2015-08-13 2021-11-23 엘지디스플레이 주식회사 게이트구동부 및 이를 포함하는 표시장치
KR102429674B1 (ko) * 2015-10-22 2022-08-08 삼성디스플레이 주식회사 게이트 구동 장치 및 이를 포함하는 표시 장치
KR102477230B1 (ko) * 2018-01-25 2022-12-13 삼성디스플레이 주식회사 표시 장치
KR102651937B1 (ko) * 2018-12-27 2024-03-27 엘지디스플레이 주식회사 표시 장치
KR102666170B1 (ko) * 2019-04-17 2024-05-16 삼성디스플레이 주식회사 표시 패널 및 표시 장치
KR20230089630A (ko) * 2021-12-13 2023-06-21 삼성디스플레이 주식회사 표시 장치
KR20230095552A (ko) * 2021-12-22 2023-06-29 엘지디스플레이 주식회사 디스플레이 장치 및 구동 회로
KR20230102600A (ko) * 2021-12-30 2023-07-07 엘지디스플레이 주식회사 표시 장치
KR20230103399A (ko) * 2021-12-31 2023-07-07 엘지디스플레이 주식회사 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치

Also Published As

Publication number Publication date
US12027125B2 (en) 2024-07-02
US20230215374A1 (en) 2023-07-06
CN116386525A (zh) 2023-07-04

Similar Documents

Publication Publication Date Title
KR102514449B1 (ko) 표시 장치
US9646525B2 (en) Display device and multi-panel display device
CN106469748B (zh) 透明显示面板及包括该透明显示面板的透明显示装置
US20200211493A1 (en) Display Apparatus
CN108231838A (zh) 偏振器、显示装置及显示装置的制造方法
US11237688B2 (en) Touch sensing unit, display device including the touch sensing unit, and method of aging the touch sensing unit
KR20210080671A (ko) 표시장치
CN112951886A (zh) 显示装置
US12027125B2 (en) Display device
CN114068655A (zh) 母基板、显示面板及其制造方法
JP2023123634A (ja) 表示装置
US11568795B2 (en) Chip-on film package and display device including the same
KR102113611B1 (ko) Oled 표시 장치
KR102565930B1 (ko) 게이트 구동회로 및 이를 이용한 표시장치
US20220375906A1 (en) Light emitting display device
US20240221684A1 (en) Display Device
KR20200060941A (ko) Oled 표시패널
US20240221686A1 (en) Display Device
US20240112637A1 (en) Display Device
US20240204006A1 (en) Cutting display panel
WO2024092510A1 (zh) 显示面板以及显示装置
US20230326406A1 (en) Display device with pixel selector
US20240164195A1 (en) Display panel and a display apparatus including the same
US20230209936A1 (en) Display device
KR20240107490A (ko) 표시 장치