KR20230100425A - 적층 세라믹 커패시터 및 이의 제조방법 - Google Patents

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강전일
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Abstract

본 발명의 일 실시 형태는, 복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디; 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하고, 상기 외부 전극은 제1 도금층을 포함하고, 상기 제1 도금층은 결정립의 장경과 단경의 평균비가 1:1~3:1인, 적층 세라믹 커패시터 및 이의 제조 방법을 제공한다.

Description

적층 세라믹 커패시터 및 이의 제조방법{MULTI-LAYERED CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 세라믹 커패시터 및 이의 제조방법에 관한 것이다.
적층형 전자 부품 중 하나인 적층 세라믹 커패시터(Multi-layered Ceramic Capacitor, MLCC)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 전자 기기의 소형화 및 고성능화에 따라 적층 세라믹 커패시터 또한 소형화 및 고용량화되는 추세이다.
이런 흐름에 따라 적층 세라믹 커패시터의 신뢰성에 대한 중요도가 높아지고 있고, 특히 전기적 특성 개선에 대한 요구가 높아지고 있다.
본 발명의 여러 목적 중 하나는, 수소 침투 억제에 의한 고온 신뢰성이 개선된 적층 세라믹 커패시터 및 이의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적은 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는,
복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디; 및
상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하고,
상기 외부 전극은 제1 도금층을 포함하고,
상기 제1 도금층은 결정립의 장경과 단경의 평균비가 1:1~3:1인, 적층 세라믹 커패시터를 제공한다.
또한, 본 발명의 또 다른 일 실시형태는,
복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디를 준비하는 단계; 및
상기 내부 전극과 연결되도록 외부 전극을 형성하는 단계;를 포함하고,
상기 외부 전극은 제1 도금층을 포함하고, 상기 제1 도금층의 형성 시에는 주기적 펄스 반전 도금을 이용하는 제1 도금을 실시하는, 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 여러 효과 중 하나는, 수소 침투 억제에 의한 고온 신뢰성이 개선된 적층 세라믹 커패시터 및 이의 제조 방법을 제공하는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점 및 효과는 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제작을 위하여, 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 종래의 직류(DC; direct current) 도금 공법에 의한 전류 인가 프로파일을 모식적으로 나타낸 것이다.
도 6은 본 발명의 일 실시형태에 따른 주기적 펄스 반전(PPR; Periodic Pulse Reverse) 도금 공법에 의한 전류 인가 프로파일을 모식적으로 나타낸 것이다.
도 7은 본 발명의 발명예 1로부터 얻어진 적층 세라믹 커패시터를 두께 방향(T)으로 자른 단면을 주사 전자 현미경(SEM)으로 촬영한 사진을 나타낸 것이다.
도 8은 본 발명의 비교예 1로부터 얻어진 적층 세라믹 커패시터를 두께 방향(T)으로 자른 단면을 주사 전자 현미경(SEM)으로 촬영한 사진을 나타낸 것이다.
도 9는 본 발명의 발명예 1 및 비교예 1에 대한 고온 IR 신뢰성 평가 결과를 나타낸 것이다.
도 10은 본 발명의 발명예 1 및 비교예 1에 대한 균일성 평가 결과를 나타낸 것이다.
도 11은 도 2의 X를 확대한 모식도를 나타낸 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, L 방향은 제1 방향 또는 길이방향으로 정의하고, W 방향은 제2 방향 또는 폭 방향으로 정의하며, T 방향은 제3 방향, 두께 방향 또는 적층 방향으로 정의될 수 있으나, 이에 제한되는 것은 아니다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)은, 복수의 내부 전극(121, 122) 및 상기 복수의 내부 전극 사이에 배치된 유전체층(111)을 포함하는 바디(110); 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극(130, 140);을 포함한다.
바디(110)는, 복수의 내부 전극(121, 122) 및 상기 복수의 내부 전극 사이에 배치된 유전체층(111)을 포함한다. 상기 바디에 있어서, 유전체층(111) 및 내부 전극(121, 122)은 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는, 두께 방향(T)으로 서로 대향하는 제1 및 제2 면(1, 2); 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(L)으로 서로 대향하는 제3 및 제4 면(3, 4); 및 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며, 폭 방향(W)으로 서로 대향하는 제5 및 제6 면(5, 6);을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
내부 전극(121, 122)은 유전체층(111)과 두께 방향(T)으로 번갈아 배치될 수 있다. 내부 전극은 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되고, 바디(110)의 제3 면 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 각각 바디의 길이 방향(L)의 양 단면인 제3 면(3) 및 제4 면(4)으로 교번하여 노출되어, 제1 및 제2 외부 전극(130, 140)으로 각각 노출될 수 있다.
제1 내부 전극(121)은 제2 외부 전극(140)과는 연결되지 않고 제1 외부 전극(130)과 연결되고, 제2 내부 전극(122)은 제1 외부 전극(130)과는 연결되지 않고 제2 외부 전극(140)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
이 때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않고, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료, 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있고, 본 발명이 이에 한정되는 것은 아니다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
한편, 내부 전극(121, 122)의 평균 두께는 특별히 한정할 필요가 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 위해, 내부 전극(121, 122)의 평균 두께(te)는 100㎚~1.5㎛ 범위일 수 있다.
내부 전극(121, 122)의 평균 두께(te)의 측정 방법에 대해서는 특별히 한정하는 것은 아니나, 내부 전극이 관찰되도록 적층 세라믹 커패시터를 두께 방향(T)으로 자른 단면을 기준으로 측정할 수 있다.
일례로서, 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사 전자 현미경(Scanning Electron Microscope; SEM)으로 이미지를 스캔하여 측정할 수 있다.
구체적으로, 도 2에 도시된 바와 같이, 바디(110)의 폭 방향(W)의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사 전자 현미경(SEM)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부 전극(121, 122)에 대하여, 길이 방향(L)으로 등간격인 30개 지점에서의 그 두께를 측정하여 평균값을 구할 수 있다.
바디(110)는 바디(110)의 내부에 배치되고, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(A)와 상기 용량 형성부(A)의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않고, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있고, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께(tp)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20㎛ 이하일 수 있다.
또한, 상기 용량 형성부(A)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
외부 전극(130, 140)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다.
즉, 도 2에 도시된 형태와 같이, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(130, 140)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(130, 140)을 갖는 구조를 설명하고 있지만, 외부 전극(130, 140)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(130, 140)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(130, 140)은 바디(110)에 배치되는 전극층(131, 141); 및 상기 전극층 상에 형성된 도금층(132, 133, 142, 143)을 포함할 수 있다.
이 때, 전극층(131, 141)은 도전성 금속 및 글래스를 포함할 수 있고, 구체적으로 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131, 141)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131, 141)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층(131, 141)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층(132, 133, 142, 143)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(132, 133, 142, 143)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다. 도금층에 대한 보다 구체적인 예를 들면, 도금층(132, 133, 142, 143)은 Ni 도금층 또는 Sn 도금층일 수 있다.
혹은, 도금층(141, 142)는 전극층(131, 132) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(141, 142)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
최근 소형화 및 고용량화의 요구가 심화되면서, 적층 세라믹 커패시터에 대한 안정적인 성능을 구현하는 것이 중요한 과제가 되었다.
그런데, 적층 세라믹 커패시터는 내부 전극에 전하가 저장되면서 전극 용량을 가득 채우게 되면, 누설 전류를 제외한 전류가 더 이상 흐르지 않게 된다. 이 때 측정한 적층 세라믹 커패시터의 저항값을 IR(Insulation Resistance)라 하고, 적층 세라믹 커패시터의 신뢰성을 판단하는 가장 중요한 지표이다.
이러한 적층 세라믹 커패시터의 신뢰성 판단을 위한 가장 중요한 지표인 IR 특성과 관련하여, 본 발명자들은 칩 내부로 침투하는 수소가 IR 열화의 주요한 원인으로 추정하고 이를 검증하는 평가를 진행하였다.
동일 기종의 적층 세라믹 커패시터에 대하여, 신뢰성 정상 제품과 IR 열화 제품 사이의 열 방출 분광기(Thermal Desorption Spectroscopy; TDS)를 통한 수소 함량 분석 결과, IR 열화 제품은 정상 제품 대비 침투된 수소 함유량이 6배 이상 높은 것으로 분석되었다.
즉, 적층 세라믹 커패시터는 통상 기판 내 칩의 실장을 목적으로 Ni이나 Sn 등의 도금을 실시하는 데, 도금 반응 중에 수소가 발생되고, 수소의 발생은 수계에서 일어나는 전기 화학 반응의 특성상 불가피한 것이 특징이다.
이에, 본 발명자들은 도금 공정 중에, 수소 반응을 최소화할 필요가 있음을 알게 되었으나, 종래 기술에서는 이러한 기술적 문제를 인식하지 못하고 있을 뿐만 아니라, 수소 침투를 억제할 수 있는 적층 세라믹 커패시터의 제조 기술은 개발되지 않은 실정이다.
이에, 본 발명자들은 예의 검토 결과, 적층 세라믹 커패시터의 제조 시, 도금 조건 등을 정밀 제어함으로써, 외부 전극 중에 도금층의 결정립 형태에 영향을 미침을 확인하였다.
또한, 본 발명자들은, 도금층의 결정립 형태가 침투되는 수소량을 억제하는 데 중요한 요소임을 발견하고 본 발명을 완성하기에 이르렀다. 구체적으로, 본 발명에 따른 외부 전극(130, 140)은 제1 도금층(132, 142)을 포함하고, 상기 제1 도금층은 결정립의 장경과 단경의 평균비가 1:1~3:1 범위를 충족한다.
외부 전극 중에 포함되는 적어도 하나의 도금층으로서, 제1 도금층을 포함하고, 상기 제1 도금층에 대한 결정립의 장경 및 단경의 평균비가 1:1 이상 3:1 이하를 충족하도록 둥근 형상을 가짐으로써, 고온 신뢰성을 향상시킬 수 있다. 구체적으로, 도금 공정 중, 불가피하게 발생되는 수소에 의한 영향을 최소화할 수 있고, 이를 통해 IR 특성의 개선이 가능해진다.
제1 도금층(132, 142)에 있어서, 결정립의 장경과 단경의 평균비가 3:1을 초과하면, 전술한 제1 도금층의 수소 침투 억제의 효과를 기대하기 어렵다. 반면, 상기 장경은 결정립의 최대 직경을 의미하는 것이므로, 상기 결정립의 장경과 단경의 평균비의 최소값(즉, 하한)은 1:1이 된다. 한편, 전술한 효과를 극대화하는 측면에서, 상기 결정립의 장경과 단경의 평균비는 1.5:1~2.5:1일 수 있다.
한편, 본 명세서에 있어서, 상기 결정립의 장경은 결정립의 내부를 관통하는 최대 직경을 의미한다. 또한, 상기 결정립의 단경은 상기 장경의 측정 방향과 수직인 방향으로 측정된 최대 직경을 의미한다. 다만, 상기 결정립의 장경으로서, 내부를 관통하는 최대 직경이 동일 길이로 2개 이상 존재하는 경우에는, 어느 임의의 1개를 장경으로 보고, 전술한 방법과 동일하게 단경을 측정할 수 있다.
도 11에는 도 2의 X를 확대한 모식도를 나타내었다. 도 11에 나타낸 바와 같이, 제1 도금층(132) 내 결정립(150)에 대하여, 내부를 관통하는 최대 직경인 장경(L1)과, 상기 장경의 측정 방향과 수직인 방향으로 측정된 최대 직경인 단경(L2)을 측정함으로써, 장경과 단경이 평균비(L1:L2)를 구할 수 있다.
전술한 결정립의 장경과 단경의 측정 시에는, 적층 세라믹 커패시터의 두께 방향(T)으로 자른 단면을 기준으로 측정할 수 있다. 예를 들어, 도 2와 같이 길이 및 두께 방향(L-T) 단면을 주사 전자 현미경(SEM)으로 이미지 스캔하여 측정함으로써 구할 수 있다. 일례로서, 단면을 주사 전자 현미경(SEM)으로 촬영하였을 때, 상기 제1 도금층 중, 가장 큰 결정립 순서로 10개에 대한 장경 및 단경을 각각 측정한 후, 장경 및 단경의 비에 대한 평균값을 구함으로써, 결정립의 장경과 단경의 평균비를 구할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 도금층(132,142)은 니켈 도금층을 포함할 수 있고, 혹은 상기 제1 도금층은 니켈 도금층일 수 있다. 제1 도금층으로 니켈 도금층을 포함함으로써, 수소 침투 억제의 효과를 확보할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 도금층은, 면적을 전체적으로 분석할 때, 장경과 단경의 비율이 1:1~3:1을 충족하는 결정립의 비율이 50% 이상일 수 있다. 본 발명에 있어서, 유효하게 수소 침투 억제의 효과를 발휘하는 것은 전술한 장경과 단경의 비율을 충족하는 결정립이므로, 본 발명에 있어서 전술한 장경과 단경의 비율을 충족하는 결정립이 50% 이상 포함시킴으로써, 전술한 효과를 확보할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 도금층은 결정립 평균 직경이 0.3~1.5㎛일 수 있다. 상기 제1 도금층의 결정립 평균 크기가 0.3㎛ 미만이면 도금막 응력에 문제가 생길 수 있다. 반면, 상기 제1 도금층의 결정립 평균 크기가 1.5㎛를 초과하면 수소 침투 경로(path)가 짧아져 제품 성능 열화의 가능성이 있고, 또한 경도가 감소하여 기계적 물성에 악영향을 미치는 문제가 생길 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 제1 도금층은 평균 두께가 1~10㎛일 수 있다. 상기 제1 도금층의 평균 두께가 1㎛ 미만이면 Ni 차폐(coverage)의 미흡으로 인한 수소 침투 문제가 생길 수 있다. 반면, 상기 제1 도금층의 평균 두께가 10㎛를 초과하면 칩(chip)의 L, W 및 T 방향의 사이즈 오버(size over) 문제가 생길 수 있다.
상기 제1 도금층의 평균 두께의 측정 시에는, 외부 전극 중 제1 도금층이 관찰되도록, 적층 세라믹 커패시터의 두께 방향(T)으로 자른 단면을 기준으로 측정할 수 있다. 예를 들어, 도 2와 같이 적층 세라믹 커패시터의 길이 및 두께 방향(L-T) 단면을 주사 전자 현미경(SEM)으로 이미지 스캔하여 제1 도금층의 동일 선상의 30개 지점에 대한 각 두께들에 대한 평균값을 구함으로써 측정할 수 있다. 혹은, 적층 세라믹 커패시터의 외부 전극 측을 폭 및 두께 방향(W-T) 단면을 주사 전자 현미경(SEM)으로 이미지 스캔하여 제1 도금층의 동일 선상의 30개 지점에 대한 각 두께들에 대한 평균값을 구함으로써 측정할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 도금층은 결정립의 장경은 0.2~2㎛일 수 있다. 이 때, 상기 결정립의 장경에 대한 정의는 전술한 내용을 동일하게 적용할 수 있다. 제1 도금층에 있어서, 결정립의 장경이 0.2㎛ 미만이면, 도금막 응력에 문제가 생길 수 있다. 반면, 제1 도금층에 있어서, 결정립의 장경이 2㎛ 초과이면 수소 침투 경로(path)가 짧아져 제품 성능의 열화 가능성이 있고, 또한 경도가 감소하여 기계적 물성에 악영향을 미칠 수 있다.
한편, 본 발명의 일 실시형태에 따르면, 상기 외부 전극은 상기 제1 도금층 상에 배치되는 제2 도금층을 더 포함할 수 있고, 상기 제2 도금층으로서 주석 도금층을 포함할 수 있다(혹은, 상기 제2 도금층은 주석(Sn) 도금층일 수 있다).
본 발명의 일 실시형태에 따르면, 상기 제2 도금층의 평균 두께는 2~10㎛일 수 있다. 상기 제2 도금층의 평균 두께가 2㎛ 미만이면, Ni/Sn 금속간 화합물(IMC)층으로 인한 솔더링(Soldering) 문제가 생길 수 있다. 반면, 상기 제2 도금층의 평균 두께가 10㎛ 초과이면, 칩(chip)의 L, W 및 T 방향의 사이즈 오버(size over) 문제가 생길 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 도금층의 두께(W1)에 대한 상기 제2 도금층의 두께(W2)의 평균 비율(W2/W1)이 1~10일 수 있다. 상기 평균 비율(W2/W1)이 1 미만이면, 금속간 화합물(IMC)층으로 인한 솔더링(Soldering) 문제가 생길 수 있다. 반면, 상기 평균 비율(W2/W1)이 10을 초과하면, 칩(chip)의 L, W 및 T 방향의 사이즈 오버(size over) 문제가 생길 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 외부 전극(130, 140)은 상기 바디(110)와 상기 제1 도금층(132, 142) 사이에 배치되어 상기 내부 전극(121, 122)와 접속되는 전극층(131, 141)을 더 포함할 수 있다. 한편, 전극층(131, 141)에 대해서는 전술한 설명을 동일하게 적용 가능하다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다. 다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 1005 (길이×폭, 1.0㎜×0.5㎜) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 1.0㎜ 이하이고, 폭이 0.5㎜ 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
다음으로, 본 발명의 또 다른 일 측면에 따른 적층 세라믹 커패시터의 제조 방법에 대하여 자세히 설명한다. 다만, 본 발명의 적층 세라믹 커패시터가 반드시 이하의 제조 방법에 의해 제조되어야 함을 의미하는 것은 아니다.
적층 세라믹 커패시터의 제조 방법
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)의 제조 방법은,
복수의 내부 전극(121, 122) 및 상기 복수의 내부 전극 사이에 배치된 유전체층(111)을 포함하는 바디(110)를 준비하는 단계; 및
상기 내부 전극과 연결되도록 외부 전극(130, 140)을 형성하는 단계;를 포함한다.
상기 적층 세라믹 커패시터의 제조방법에 있어서, 전술한 바디를 준비하는 단계 및 외부 전극을 형성하는 단계에 대해서는, 적층 세라믹 커패시터에 관한 전술한 설명을 동일하게 적용 가능하다.
본 발명에 있어서, 외부 전극(130, 140)은 제1 도금층(132, 142)을 포함하고, 상기 제1 도금층의 형성 시에는 주기적 펄스 반전 도금을 이용하는 제1 도금을 실시한다.
종래 기술에서는 적층 세라믹 커패시터의 제조 과정 중, 전소 시 칩 표면에 니켈(Ni) 도금 및 주석(Sn) 도금 시 도 5와 같은 직류(DC; direct current) 전류 인가 방식으로, 정해진 시간 동안 일정한 전류를 인가하였다. 따라서, 도금 반응에 수반하여 발생되는 수소가 도금 시간 동안 칩 외부에서 내부로 지속적으로 침투하게 되고, 누적된 침투 수소량이 궁극적으로는 IR의 열화를 발생시키는 문제가 있었다.
이에, 본 발명자들은, 전술한 종래 기술의 문제점을 해결하고자 예의 검토한 결과, 외부 전극 중 제1 도금층의 형성 시, 주기적 펄스 반전(Periodic Pulse Reverse; PPR) 도금을 적용함으로써, 둥근 형상의 결정립을 포함하는 제1 도금층을 형성 가능하고, 이로 인해 수소 침투 억제에 의한 고온 신뢰성을 확보 가능함을 발견하였다.
구체적으로, 도 5와 같은 종래 기술의 직류 전류 인가 프로파일과는 달리, 본 발명에서는 주기적 펄스 반전(PPR)에 의한 도 6과 같은 파형의 전류 인가 프로파일을 적용한다. 따라서, 도금이 이루어지는 전진(Forward) 전류 적용 시간 동안에는 수소가 흡착될 수 있으나, 반전(Reverse) 전류 적용 시간 동안에는 흡착된 수소가 탈착되어, 도금 과정 중에 수소 침투가 용이하지 않다. 따라서, 종래 기술인 DC 도금 공법 대비 PPR 도금 공법을 이용하면, 수소 축적이 보다 감소되는 효과가 있다. 뿐만 아니라, PPR 도금 공법에 의해 형성되는 제1 도금층에서도 둥근 형상의 결정립이 형성될 수 있다.
따라서, 본 발명에 따른 PPR 도금 공법을 적용하여 형성된 니켈 도금층의 경우, 도 7에 나타낸 바와 같이, 둥근 형상의 결정립을 형성한다. 반면, 종래 기술에 따른 DC 도금 공법을 적용하여 형성된 니켈 도금층의 경우, 도 8에 나타낸 바와 같이, 뾰족한 형상인 침상의 결정립을 형성한다.
본 발명의 일 실시형태에 따르면, 상기 제1 도금은 니켈 도금을 포함할 수 있고, 혹은 제1 도금은 니켈 도금일 수 있다.
한편, 이하에서는 본 발명의 바람직한 일 실시형태인 주기적 펄스 반전 도금의 조건에 대해 설명한다. 구체적으로, 상기 주기적 펄스 반전 도금은, 도 6에 나타낸 바와 같이, 전진(Forward) 전류와 반전(Reverse) 전류를 포함하고, 파형 중에 1 이상의 반전 전류를 포함할 수 있다. 이렇듯, 전진 전류와 반전 전류 모두를 포함하면서도, 반전(Reverse) 전류를 1 이상 포함함으로써, 종래의 DC 공법 대비 수소 탈착의 과정을 반드시 포함하게 되므로, 도금 과정 중에 수소의 축적을 보다 억제할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 제1 도금 시, 전진 전류 밀도가 0.5~20ASD이고, 반전 전류 밀도가 0.1~20ASD를 충족할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 반전 전류의 시간(Tr) 대비 상기 전진 전류의 시간(Tf)의 비율(Tf/Tr)이 2~50 범위를 충족할 수 있다. 상기 비율(Tf/Tr)이 2 미만이면, 외부 전극의 소실 문제가 생길 수 있다. 반면, 상기 비율(Tf/Tr)이 50을 초과하면, 수소 침투 억제 효과에 문제가 생길 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 반전 전류의 세기가 상기 전진 전류의 세기보다 클 수 있다.
전술한 조건들을 충족하도록 제1 도금층을 형성함으로써, 제1 도금층의 결정립 형상, 결정립의 분포 형태 등을 제어 가능하고, 수소 침투 억제에 의한 고온 신뢰성을 확보할 수 있다.
본 발명의 일 실시형태에 따르면, 주기적 펄스 반전 도금은 도 6과 같이, 도금 완료 시점까지 연속적으로 수행될 수 있고, 도금 완료 시점까지 전류를 '0'으로 설정하는 별도의 오프 시간이 없이 수행될 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 제1 도금은 바렐 도금일 수 있고, 제1 도금 시, 바렐의 회전 속도는 5~30rpm 범위일 수 있다. 상기 제1 도금 시, 바렐의 회전 속도가 5rpm 미만이거나, 바렐의 회전 속도가 30rpm을 초과하면, 칩과 칩이 서로 붙는 현상 및 두께 산포에 문제가 생길 수 있다.
이 때, 전술한 설명 외에는 바렐 도금에 대해서는 당해 기술분야에서 통상적인 내용을 동일하게 적용 가능하다.
본 발명의 일 실시형태에 따르면, 상기 제1 도금에 의한 제1 도금층을 형성한 이후, 제1 도금층 상에 제2 도금층을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 제2 도금층을 형성하는 방법에 대해서는 특별히 한정하지 않고, 제2 도금층에 관한 전술한 설명을 동일하게 적용할 수 있다.
이어서, 본 발명의 일 실시형태에 따르면, 전술한 도금 단계 이후, 120~200℃에서 열처리하는 단계를 더 포함할 수 있다. 도금 이후, 전술한 고온의 온도 범위에서 추가의 후처리를 실시해줌으로써, 도금층 내 어닐링(annealing) 효과 및 층 내 수분 제거나 용량 회복의 효과를 확보할 수 있다.
이하, 실시예를 통하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 실시예는 예시를 통하여 본 발명을 설명하기 위한 것일 뿐, 본 발명의 권리범위를 제한하기 위한 것이 아니라는 점에서 유의할 필요가 있다. 본 발명의 권리범위는 특허 청구범위에 기재된 사항과 이로부터 합리적으로 유추되는 사항에 의해 결정되는 것이기 때문이다.
(실시예)
비교예 1과 발명예 1에 대하여 동일한 조건에서, 세라믹 페이스트를 형성하고, 이를 이용하여 PET 필름 상에 세라믹 그린 시트를 형성하고, 이러한 세라믹 그린 시트 상에 Ni 내부 전극 페이스트를 인쇄하고 도 4와 같이 번갈아 적층하여 적층체를 형성하였다. 이렇게 형성된 적층체를 소성한 후, 적층체의 양 단면에 Cu 페이스트를 도포하여 베이킹함으로써 내부 전극과 전기적으로 연결되는 전극층을 형성하였다.
이어서, 상기 전극층 상에, Ni 도금을 수행하되, 하기 비교예 1에서는 DC 도금을 적용하고, 발명예 1에서는 PPR 도금을 적용하여 제1 도금층을 형성하였다. 상기 도금 이후, 160℃에서 2시간 동안 고온에서의 후열 처리를 실시하였다.
고온 IR 신뢰성을 평가하기 위해, 신뢰성 열화를 가속화하였다. 구체적으로, 전극 소성 칩이 실장된 기판을 NaOH 0.01M 용액에 침적한 후, 비교예 1의 DC 조건은 0.03A을 충족하도록 설정하고, 발명예 1의 PPR 조건은 전진 전류(Fwd.) 0.03A 및 450ms이고, 반전 전류(Rev.) 0.09A 및 50ms을 충족하도록 수소 반응만을 유도하였다.
이러한 고온 IR 신뢰성 가혹 평가와 관련하여, 비교예 1로서 전극 소성 칩이 실장된 기판에 DC 도금의 파형을 적용 시에는 40개 시료 대부분의 칩에서 IR Drop이 확인되었다.
반면, 발명예 1로서 전극 소성 칩이 실장된 기판에 PPR 도금의 파형을 적용 시에는 모든 시료에서 IR 정상 값이 나옴을 확인할 수 있었다.
또한, 전술한 도금 시간을 보다 연장하여, 재현 평가를 진행하였고, 이러한 실험 결과를 도 9에 나타내었다. 첫번째 평가 결과와 마찬가지로 비교예 1 및 발명예 1에 대하여 동일한 결과가 나왔다.
또한, 전술한 각 비교예 1 및 발명예 1로부터 얻어진 적층 세라믹 커패시터에 대하여, 제1 도금층의 결정립 형상을 확인하기 위하여, 길이 및 두께 방향(L-T)으로 자른 단면 시편을 제조하였다. 이어서, FIB(Focused Ion Beam) 장비로 표면을 식각한 후에, 주사 전자 현미경(SEM)을 이용하여 30KV, 5만배 배율, SE MODE를 적용하여 Ni 결정립에 대한 장경 및 단경을 측정하였다. 이 때, 크기가 큰 순서대로 결정립 10개를 선정한 후, 10개의 결정립에 대한 장경 및 단경을 각각 측정하였고, 장경 및 단경의 비에 대한 평균값을 구하여 하기 표 1에 나타내었다.
한편, 전술한 전극 소성 칩이 실장된 기판을 비교예 1 및 발명예 1에 해당하는 것으로 각 시편 40개를 제조하였고, 각 시편에 대하여 후술하는 방법으로 고온 IR 신뢰성과 두께 산포 변화에 의한 균일성을 평가하여 하기 표 1에 나타내었다.
No. 도금법 제1 도금층에 대한 결정립의 장경과 단경의 평균비 (장경:단경) 고온 IR 신뢰성 가혹 평가 두께 산포 변화에 의한 균일성 평가
비교예 1 DC 도금 5:1 × 적절
발명예 1 PPR 도금 2:1 ○ 적절
상기 표 1의 실험 결과로부터 볼 수 있듯이, 본 발명에서 규정하는 주기적 펄스 반전(PPR) 도금을 적용하여 제1 도금층을 형성한 발명예 1의 경우, 제1 도금층은 결정립의 장경과 단경의 평균비가 1:1~3:1 범위임을 확인하였고, 고온 IR 신뢰성이 우수하였다. 또한, 두께 산포 변화 역시 크지 않아 균일성 측면에서도 우수함을 확인하였다.
특히, 도 7에는 상기 발명예 1로부터 얻어진 적층 세라믹 커패시터의 제1 도금층이 관찰되도록, 길이 및 두께 방향(L-T)으로 자른 단면 시편에 대하여, 주사 전자 현미경(SEM)으로 촬영한 사진을 나타내었다. 따라서, 후술하는 DC 도금을 적용한 도 8에 비해, 제1 도금층의 결정립이 둥근 형상을 나타냄을 확인할 수 있다.
반면, DC 도금을 적용하여 제1 도금층을 형성한 비교예 1의 경우, 제1 도금층에 대한 결정립의 장경과 단경의 평균비가 5:1로 확인되었다.
도 8에는 상기 비교예 1로부터 얻어진 적층 세라믹 커패시터의 제1 도금층이 관찰되도록, 길이 및 두께 방향(L-T)으로 자른 단면 시편에 대하여, 주사 전자 현미경(SEM)으로 촬영한 사진을 나타내었다. 따라서, 전술한 PPR 도금을 적용한 도 7에 비해, 제1 도금층의 결정립 형상이 뾰족한 형상인 침상을 나타내는 것을 확인할 수 있다.
또한, 두께 산포 변화에 의한 균일성을 평가하기 위해, 바렐 도금을 적용한 DC 도금과 PPR 도금의 적용에 따른 Ni 도금층의 두께 결과를 측정하였고, 이를 도 10에 나타내었다.
일정한 속도로 회전하는 바렐 실린더 내부의 칩은 PPR 도금 적용 시 전진 및 반전 파형의 적용 시 동일 위치에서 전류 인가를 받는 것이 아니기 때문에, DC 도금의 경우에 대비하여, 두께 산포 발생 우려가 있다. 그러나, 발명예 1과 비교예 1의 각 조건별 50ea (5배수 검사) 단면 분석 결과, 도 10에 나타낸 바와 같이, 발명예 1의 경우에도 두께 산포 유의 차 없음을 확인할 수 있었고, 따라서 균일성의 평가 결과 역시 적절함을 확인하였다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112: 상부 커버부
113: 하부 커버부
121, 122: 내부 전극
130, 140: 외부 전극
131, 141: 전극층
132, 142: 제1 도금층
133, 143: 제2 도금층
114, 115: 마진부
150: 결정립

Claims (23)

  1. 복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디; 및
    상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하고,
    상기 외부 전극은 제1 도금층을 포함하고,
    상기 제1 도금층은 결정립의 장경과 단경의 평균비가 1:1~3:1인, 적층 세라믹 커패시터.
  2. 제 1 항에 있어서,
    상기 제1 도금층을 니켈 도금층을 포함하는, 적층 세라믹 커패시터.
  3. 제 1 항에 있어서,
    상기 장경은 결정립의 최대 직경을 나타내고,
    상기 단경은 상기 장경의 측정 방향과 수직인 방향으로 측정된 최대 직경을 나타내는, 적층 세라믹 커패시터.
  4. 제 1 항에 있어서,
    상기 제1 도금층은, 면적을 전체적으로 분석할 때, 장경과 단경의 비율이 1:1~3:1을 충족하는 결정립의 비율이 50% 이상인, 적층 세라믹 커패시터.
  5. 제 1 항에 있어서,
    상기 결정립의 장경과 단경의 평균비는 1.5:1~2.5:1인, 적층 세라믹 커패시터.
  6. 제 1 항에 있어서,
    상기 제1 도금층은 결정립 평균 직경이 0.3~1.5㎛인, 적층 세라믹 커패시터.
  7. 제 1 항에 있어서,
    상기 제1 도금층은 평균 두께가 1~10㎛인, 적층 세라믹 커패시터.
  8. 제 1 항에 있어서,
    상기 제1 도금층은 결정립의 장경이 0.2~2㎛인, 적층 세라믹 커패시터.
  9. 제 1 항에 있어서,
    상기 외부 전극은 상기 제1 도금층 상에 배치되는 제2 도금층을 더 포함하는, 적층 세라믹 커패시터.
  10. 제 9 항에 있어서,
    상기 제2 도금층을 주석 도금층을 포함하는, 적층 세라믹 커패시터.
  11. 제 9 항에 있어서,
    상기 제2 도금층의 평균 두께는 2~10㎛인, 적층 세라믹 커패시터.
  12. 제 9 항에 있어서,
    상기 제1 도금층의 두께(W1)에 대한 상기 제2 도금층의 두께(W2)의 평균 비율(W2/W1)이 1~10인, 적층 세라믹 커패시터.
  13. 제 1 항에 있어서,
    상기 외부 전극은 상기 바디와 상기 제1 도금층 사이에 배치되어 상기 내부 전극과 접속되는 전극층을 더 포함하는, 적층 세라믹 커패시터.
  14. 복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디를 준비하는 단계; 및
    상기 내부 전극과 연결되도록 외부 전극을 형성하는 단계;를 포함하고,
    상기 외부 전극은 제1 도금층을 포함하고, 상기 제1 도금층의 형성 시에는 주기적 펄스 반전 도금을 이용하는 제1 도금을 실시하는, 적층 세라믹 커패시터의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제1 도금은 니켈 도금인, 적층 세라믹 커패시터의 제조 방법.
  16. 제 14 항에 있어서,
    상기 제1 도금은 바렐 도금인, 적층 세라믹 커패시터의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1 도금 시, 바렐의 회전 속도가 5~30rpm인, 적층 세라믹 커패시터의 제조 방법.
  18. 제 14 항에 있어서,
    상기 주기적 펄스 반전 도금은 파형 중에 1 이상의 반전 전류를 포함하는, 적층 세라믹 커패시터의 제조 방법.
  19. 제 14 항에 있어서,
    상기 제1 도금 시, 전진 전류 밀도가 0.5~20ASD이고, 반전 전류 밀도가 0.1~20ASD를 충족하는, 적층 세라믹 커패시터의 제조 방법.
  20. 제 14 항에 있어서,
    상기 주기적 펄스 반전 도금은 전진 전류와 반전 전류를 포함하고,
    상기 반전 전류의 시간(Tr) 대비 상기 전진 전류의 시간(Tf)의 비율(Tf/Tr)이 2~50 범위를 충족하는, 적층 세라믹 커패시터의 제조 방법.
  21. 제 14 항에 있어서,
    주기적 펄스 반전 도금은 도금 완료 시점까지 연속적으로 수행되는, 적층 세라믹 커패시터의 제조 방법.
  22. 제 21 항에 있어서,
    상기 주기적 펄스 반전 도금 시, 도금 완료 시점까지 오프 시간이 없는, 적층 세라믹 커패시터의 제조 방법.
  23. 제 14 항에 있어서,
    상기 제1 도금에 의한 제1 도금층을 형성한 이후, 제1 도금층 상에 제2 도금층을 형성하는 단계를 더 포함하는, 적층 세라믹 커패시터.
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