JP2023044364A - 積層セラミック電子部品 - Google Patents
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Abstract
【課題】水素の影響を受けにくい積層セラミック電子部品を提供する。【解決手段】積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。上記セラミック素体は、一軸方向に積層された複数の内部電極と、上記一軸と平行な平面に沿って延び、上記複数の内部電極のうちの少なくとも一部が引き出された端面と、を有する。上記外部電極は、上記セラミック素体の上記端面を覆う。ＴＤＳによる水の昇温脱離スペクトルにおいて、２００℃～３００℃の範囲内にある第１ピークの検出強度Ｐ１の５５０℃～８００℃の範囲内にある第２ピークの検出強度Ｐ２に対する比率Ｐ１／Ｐ２が１１以下である。【選択図】図４
Description
本発明は、外部電極を備えた積層セラミック電子部品に関する。
積層セラミックコンデンサでは、セラミック素体内への水素の拡散によって、絶縁抵抗の低下などの不具合が発生しやすくなる。このようなセラミック素体内への水素の拡散は、例えば、外部電極を形成するための湿式メッキ工程などで発生する水素が外部電極に吸蔵された状態で残存することによって生じやすくなる。
これに対し、特許文献１には、外部電極内の水素をセラミック素体内に拡散させにくくする技術が開示されている。この技術では、内部電極に水素の吸収を抑制する作用を有する金属を添加することで、外部電極内の水素の内部電極に沿った経路でのセラミック素体内への拡散を抑制することができる。
また、特許文献２には、外部電極からセラミック素体への水素の侵入を抑制する技術が開示されている。この技術では、外部電極の下地層に水素の透過を妨げる作用を有するＭｏを添加する。これにより、下地層上にメッキ層を形成する際に発生する水素がセラミック素体に侵入することを阻止することができる。
更に、特許文献３には、外部電極を介して侵入する水分の電気分解による水素の発生を抑制する技術が開示されている。この技術では、電気分解が発生するアノード側において外部電極を厚く形成する。これにより、アノード側における外部電極を介した水分の侵入が阻止されるため、電気分解による水素の発生を抑制することができる。
積層セラミックコンデンサでは、小型化に伴って、極性の異なる電極間を絶縁するセラミックスの厚みが小さくなると、より小さい水素の影響によっても絶縁抵抗の低下が生じやすくなる。このため、積層セラミックコンデンサでは、より確実に水素の影響による絶縁抵抗の低下を抑制可能な構成が望まれる。
以上のような事情に鑑み、本発明の目的は、水素の影響を受けにくい積層セラミック電子部品を提供することにある。
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、一軸方向に積層された複数の内部電極と、上記一軸と平行な平面に沿って延び、上記複数の内部電極のうちの少なくとも一部が引き出された端面と、を有する。
上記外部電極は、上記セラミック素体の上記端面を覆う。
上記積層セラミック電子部品では、ＴＤＳによる水の昇温脱離スペクトルにおいて、２００℃～３００℃の範囲内にある第１ピークの検出強度Ｐ１の５５０℃～８００℃の範囲内にある第２ピークの検出強度Ｐ２に対する比率Ｐ１／Ｐ２が１１以下である。
上記積層セラミック電子部品では、ＴＤＳによる水の昇温脱離スペクトルにおける第１ピークの検出強度Ｐ１と第２ピークの検出強度Ｐ２とが上記の条件を満たすように設計することで水素の影響を受けにくい構成を実現することができる。
上記セラミック素体は、一軸方向に積層された複数の内部電極と、上記一軸と平行な平面に沿って延び、上記複数の内部電極のうちの少なくとも一部が引き出された端面と、を有する。
上記外部電極は、上記セラミック素体の上記端面を覆う。
上記積層セラミック電子部品では、ＴＤＳによる水の昇温脱離スペクトルにおいて、２００℃～３００℃の範囲内にある第１ピークの検出強度Ｐ１の５５０℃～８００℃の範囲内にある第２ピークの検出強度Ｐ２に対する比率Ｐ１／Ｐ２が１１以下である。
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上記積層セラミック電子部品は、０．４±０．０２ｍｍ×０．２±０．０２ｍｍ×０．２±０．０２ｍｍ以下のサイズであってもよい。
上記積層セラミック電子部品は、０．２５±０．０１３ｍｍ×０．１２５±０．０１３ｍｍ×０．１２５±０．０１３ｍｍ以下のサイズであってもよい。
上記外部電極は、少なくとも１層のメッキ層を含んでもよい。
上記外部電極は、Ｎｉを主成分とする内層部と、内側から順にＣｕ層、Ｎｉ層、Ｓｎ層で構成される３層構造である外層部と、を有してもよい。
上記外部電極は、Ｃｕを主成分とする内層部と、内側から順にＮｉ層、Ｓｎ層で構成される２層構造である外層部と、を有してもよい。
上記積層セラミック電子部品は、積層セラミックコンデンサであってもよい。
上記積層セラミック電子部品は、０．２５±０．０１３ｍｍ×０．１２５±０．０１３ｍｍ×０．１２５±０．０１３ｍｍ以下のサイズであってもよい。
上記外部電極は、少なくとも１層のメッキ層を含んでもよい。
上記外部電極は、Ｎｉを主成分とする内層部と、内側から順にＣｕ層、Ｎｉ層、Ｓｎ層で構成される３層構造である外層部と、を有してもよい。
上記外部電極は、Ｃｕを主成分とする内層部と、内側から順にＮｉ層、Ｓｎ層で構成される２層構造である外層部と、を有してもよい。
上記積層セラミック電子部品は、積層セラミックコンデンサであってもよい。
水素の影響を受けにくい積層セラミック電子部品を提供することができる。
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
［積層セラミックコンデンサ１０の基本構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１の外面は、Ｙ－Ｚ平面に平行に延びる第１及び第２端面Ｅ１，Ｅ２と、Ｘ－Ｚ平面に平行に延びる第１及び第２側面と、Ｘ－Ｙ平面に平行に延びる第１及び第２主面と、を有する。
セラミック素体１１の端面Ｅ１，Ｅ２、側面、及び主面はいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。
各外部電極１４，１５は、セラミック素体１１の両端面Ｅ１，Ｅ２を覆い、セラミック素体１１を挟んでＸ軸方向に対向している。外部電極１４，１５は、セラミック素体１１の各端面Ｅ１，Ｅ２から主面及び側面に延出している。これにより、外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。
なお、外部電極１４，１５の形状は、図１に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の両端面Ｅ１，Ｅ２から一方の主面のみに延び、Ｘ－Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面及び側面にも延出していなくてもよい。
第１外部電極１４は、内層部１４１と、外層部１４２と、を有する。内層部１４１はセラミック素体１１の第１端面Ｅ１に隣接し、第１外部電極１４の最内層を構成する。外層部１４２は、内層部１４１を介してセラミック素体１１の第１端面Ｅ１を覆い、第１外部電極１４の最外層を構成する。
第２外部電極１５は、内層部１５１と、外層部１５２と、を有する。内層部１５１はセラミック素体１１の第２端面Ｅ２に隣接し、第２外部電極１５の最内層を構成する。外層部１５２は、内層部１５１を介してセラミック素体１１の第２端面Ｅ２を覆い、第２外部電極１５の最外層を構成する。
外部電極１４，１５の内層部１４１，１５１を形成する材料は、電気の良導体であればよく、例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）、及びＡｇ（銀）の少なくとも１つの元素を主成分とする金属や合金が挙げられる。なお、本実施形態に係る主成分とは、最も含有比率の高い成分のことを言うものとする。
内層部１４１，１５１は、例えば、導電性金属ペーストを焼き付けた少なくとも１層の焼き付け膜や、スパッタリング法によって形成された少なくとも１層のスパッタ膜などとして構成することができる。また、内層部１４１，１５１は、焼き付け膜とスパッタ膜とが組み合わされて構成されていてもよい。
外部電極１４，１５の外層部１４２，１５２を形成する材料は、電気の良導体であればよく、例えば、Ｎｉ、Ｃｕ、Ｓｎ（錫）、Ｐｄ、及びＡｇの少なくとも１つの元素を主成分とする金属や合金が挙げられる。外層部１４２，１５２は、例えば、湿式メッキ法で形成された少なくとも１層のメッキ層として構成することができる。
セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、誘電体セラミックスに覆われた複数の第１内部電極１２及び第２内部電極１３を有する。複数の内部電極１２，１３は、いずれもＸ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。
つまり、セラミック素体１１には、内部電極１２，１３がセラミック層１６を挟んでＺ軸方向に対向する対向領域が形成されている。第１内部電極１２は、対向領域から第１端面Ｅ１に引き出され、第１外部電極１４に接続されている。第２内部電極１３は、対向領域から第２端面Ｅ２に引き出され、第２外部電極１５に接続されている。
セラミック素体１１には、第１エンドマージン部１７と第２エンドマージン部１８とが設けられている。第１エンドマージン部１７は、第１外部電極１４と第２内部電極１３との間を絶縁している。第２エンドマージン部１８は、第２外部電極１５と第１内部電極１２との間を絶縁している。
このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、内部電極１２，１３の対向領域において複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、チタン酸ジルコン酸カルシウムバリウム（（Ｂａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。
［水素の影響を抑制するための構成］
積層セラミックコンデンサ１０では、セラミック素体１１における極性の異なる電極間を絶縁するセラミック層１６及びエンドマージン部１７，１８が水素の影響によって劣化することで絶縁抵抗の低下が生じる。セラミック素体１１に影響を及ぼし得る水素の形態としては、水素原子や水素イオンや水素同位体などが存在する。
積層セラミックコンデンサ１０では、セラミック素体１１における極性の異なる電極間を絶縁するセラミック層１６及びエンドマージン部１７，１８が水素の影響によって劣化することで絶縁抵抗の低下が生じる。セラミック素体１１に影響を及ぼし得る水素の形態としては、水素原子や水素イオンや水素同位体などが存在する。
本願の発明者は、積層セラミックコンデンサ１０が水素の影響を受けにくくなる条件を見出した。つまり、本実施形態に係る積層セラミックコンデンサ１０では、本発明にて見出された条件を満たすような設計とすることで、水素の影響による絶縁抵抗の低下が生じにくい構成を実現することができる。
より詳細に、本願の発明者は、特に小型の構成において、実際に積層セラミックコンデンサ１０に及ぼされる水素の影響の大きさが、水素そのものの脱離挙動よりもむしろ水の脱離挙動に反映されやすいことを見出した。このため、本実施形態では、水素の影響の受けにくさを水の脱離挙動を基準として判定する。
具体的に、本実施形態では、積層セラミックコンデンサ１０における水の脱離挙動を把握するために、昇温脱離分析（ＴＤＳ：Thermal Desorption Spectroscopy）による水の昇温脱離スペクトルを用いる。ＴＤＳ装置としては、例えば、電子科学株式会社製のＴＤＳ－１２００ＩＩなどを用いることができる。
ＴＤＳでは、昇温速度を一定として所定の上限温度まで昇温させる過程において積層セラミックコンデンサ１０から脱離する水の検出強度を計測する。上限温度は、８００℃以上とすることが好ましい。また、ＴＤＳでは、同様の構成の複数の積層セラミックコンデンサ１０を一括して分析することで、検出精度を高めることができる。
図４は、ＴＤＳの結果として得られる水の昇温脱離スペクトルの一例を示す図である。この昇温脱離スペクトルでは、横軸が温度を示し、縦軸が水の検出強度（任意単位（ａ．ｕ．））を示している。この昇温脱離スペクトルでは、検出強度が大きい温度において積層セラミックコンデンサ１０から脱離した水の量が相対的に多いことがわかる。
図４には、２００℃～３００℃の温度範囲を示す第１領域と、５５０℃～８００℃の温度範囲を示す第２領域と、が示されている。水の昇温脱離スペクトルでは、通常、第１領域及び第２領域にそれぞれ１つのピークが表れる。第１領域に表れるピークを第１ピークと呼称し、第２領域に表れるピークを第２ピークと呼称する。
また、図４には、第１ピークの検出強度Ｐ１及び第２ピークの検出強度Ｐ２が示されている。検出強度Ｐ１は、第１ピークのピークトップの検出強度であり、第１領域において最大となる検出強度である。検出強度Ｐ２は、第２ピークのピークトップの検出強度であり、第２領域において最大となる検出強度である。
積層セラミックコンデンサ１０では、水分子が、主に、表面に吸着した吸着状態と、結晶を構成する分子と化学結合した結合状態と、の２種類の状態で存在する。積層セラミックコンデンサ１０では、保持強度が比較的低い吸着状態の水分子の脱離が２５０℃付近で生じ、保持強度が比較的高い結合状態の水分子の脱離が６５０℃付近で生じる。
積層セラミックコンデンサ１０の水の昇温脱離スペクトルでは、第１ピークが吸着状態の水分子の脱離に由来し、第２ピークが結合状態の水分子の脱離に由来する。したがって、積層セラミックコンデンサ１０では、検出強度Ｐ１の検出強度Ｐ２に対する比率Ｐ１／Ｐ２が大きいほど吸着状態の水分子の比率が大きいことがわかる。
積層セラミックコンデンサ１０の水の昇温脱離スペクトルでは、通常、第１検出強度Ｐ１が第２検出強度Ｐ２に対して大幅に大きくなりやすい。これに対し、本実施形態では、積層セラミックコンデンサ１０において比率Ｐ１／Ｐ２を１１以下に留めることで、水素の影響を受けにくい構成を実現することができる。
つまり、積層セラミックコンデンサ１０では、吸着状態の水分子の量が少なくなるように設計することで、水素の影響を受けにくい構成を実現可能である。積層セラミックコンデンサ１０では、吸着状態の水分子の量を低減するために、様々な公知の手法を用いることができ、複数の公知の手法を組み合わせて用いることもできる。
一例として、積層セラミックコンデンサ１０では、熱処理によって吸着状態の水分子の量を低減することができる。つまり、本実施形態に係る積層セラミックコンデンサ１０では、温度プロファイルや雰囲気などの各種条件を比率Ｐ１／Ｐ２が１１以下になるように最適化した熱処理によって水素の影響を受けにくくすることができる。
また、積層セラミックコンデンサ１０では、外部電極１４，１５の外層部１４２，１５２を少なくとも１層のメッキ層として構成する場合に、湿式メッキの過程で比率Ｐ１／Ｐ２が上昇しやすい。このため、比率Ｐ１／Ｐ２を低く留めるためには、湿式メッキの過程において比率Ｐ１／Ｐ２の上昇を抑えることが有効である。
これに対し、本実施形態では、湿式メッキにおける材料の析出速度を低下させることで、水分子の吸着が抑えられ、比率Ｐ１／Ｐ２を低く留めることが可能となる。なお、メッキ層の連続性を確保する観点から、湿式メッキにおける材料の析出速度を低下させすぎることは好ましくない。
湿式メッキにおける材料の析出速度は、例えば、電流値や、メッキ液の温度や、メッキ液のイオン濃度などによって制御することができる。具体的に、湿式メッキにおける材料の析出速度は、電流値、メッキ液の温度、及びメッキ液のイオン濃度をそれぞれ低くすることで低下させることができ、反対に高くすることで上昇させることができる。
外層部１４２，１５２が複数のメッキ層で構成される多層構造の場合には、複数のメッキ層それぞれについて湿式メッキの条件を決定することができる。この場合、比率Ｐ１／Ｐ２の低減のためには、内層部１４１，１５１に隣接する最も内側のメッキ層を形成するための湿式メッキにおける材料の析出速度を低下させることが最も効果的である。
例えば、外層部１４２，１５２が内側から順にＣｕ層、Ｎｉ層、Ｓｎ層で構成される３層構造の場合には、ＣｕメッキにおけるＣｕの析出速度を低下させる。ＣｕメッキにおいてＣｕの析出速度を低下させるためには、例えば、電流値を低くすることが有効である。Ｃｕメッキにおける電流値は、例えば、１０～３０Ａの範囲内とすることができる。なお、このように外層部１４２，１５２をＣｕ層、Ｎｉ層、Ｓｎ層で構成される３層構造とした場合には、内層部１４１，１５１の主成分はＮｉとするのが好ましい。
また、外層部１４２，１５２が内側から順にＮｉ層、Ｓｎ層で構成される２層構造の場合には、ＮｉメッキにおけるＮｉの析出速度を低下させる。ＮｉメッキにおいてＮｉの析出速度を低下させるためには、例えば、メッキ液の温度及びイオン濃度の少なくとも一方を低くすることが有効である。なお、このように外層部１４２，１５２をＮｉ層、Ｓｎ層で構成される２層構造とした場合には、内層部１４１，１５１の主成分はＣｕとするのが好ましい。
本実施形態に係る水の昇温脱離スペクトルを用いた設計手法は、水素の影響の大きさが水素の脱離挙動に反映されにくい小型の積層セラミックコンデンサ１０において特に有効である。具体的に、積層セラミックコンデンサ１０は、０．４±０．０２ｍｍ×０．２±０．０２ｍｍ×０．２±０．０２ｍｍ以下のサイズであることが好ましく、０．２５±０．０１３ｍｍ×０．１２５±０．０１３ｍｍ×０．１２５±０．０１３ｍｍ以下のサイズであることが更に好ましい。
［実施例及び比較例］
上記実施形態の実施例及び比較例について説明する。実施例１～４では、比率Ｐ１／Ｐ２が１１以下となる条件で積層セラミックコンデンサ１０のサンプルを作製した。また、比較例１，２では、比率Ｐ１／Ｐ２が１１を超える条件で積層セラミックコンデンサ１０のサンプルを作製した。
上記実施形態の実施例及び比較例について説明する。実施例１～４では、比率Ｐ１／Ｐ２が１１以下となる条件で積層セラミックコンデンサ１０のサンプルを作製した。また、比較例１，２では、比率Ｐ１／Ｐ２が１１を超える条件で積層セラミックコンデンサ１０のサンプルを作製した。
実施例１～４及び比較例１，２ではいずれも、積層セラミックコンデンサ１０のサンプルのサイズを０．４ｍｍ×０．２ｍｍ×０．２ｍｍとした。また、実施例１～４及び比較例１，２では、積層セラミックコンデンサ１０のサンプルにおける比率Ｐ１／Ｐ２以外の構成を実質的に同様とした。
各実施例１～４及び比較例１，２についてそれぞれ５０００個のサンプルを用いてＴＤＳを行った。ＴＤＳの条件としては、昇温速度を６０℃／ｍｉｎとし、上限温度を１０３０℃とし、サンプリング周期を３．５℃とした。これにより、各実施例１～４及び比較例１，２について水の昇温脱離スペクトルを得た。
参考までに、図５は、実施例１，３，４及び比較例２についての水の昇温脱離スペクトルを示している。各実施例１～４及び比較例１，２についてそれぞれ、水の昇温脱離スペクトルに基づいて検出強度Ｐ１，Ｐ２を求め、求めた検出強度Ｐ１，Ｐ２から比率Ｐ１／Ｐ２を算出した。
各実施例１～４及び比較例１，２に係るサンプルについて耐湿負荷試験を行った。耐湿負荷試験では、各サンプルについて温度８５℃、湿度８５％の環境で１０Ｖの電圧を印加した状態で１００時間保持した。そして、耐湿負荷試験後のサンプルの絶縁抵抗を測定し、１００ＭΩ以上のものを合格とし、１００ＭΩ未満のものを不合格とした。
表１には、各実施例１～４及び比較例１，２についてそれぞれ、比率Ｐ１／Ｐ２と、耐湿負荷試験の結果と、が示されている。表１に示すように、比率Ｐ１／Ｐ２が１１以下の実施例１～４ではいずれも、耐湿負荷試験が合格となった。この一方で、比率Ｐ１／Ｐ２が１１を超える比較例１，２ではいずれも、耐湿負荷試験が不合格となった。
この結果から、実施例１～４に係るサンプルでは、水素の影響が抑制されることで、耐湿負荷試験後にも大きい絶縁抵抗を維持することができているものと考えられる。この一方で、比較例１，２に係るサンプルでは、水素の影響が及ぶことによって、絶縁抵抗の大幅な低下が見られたものと考えられる。
［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば、本実施形態に係る積層セラミックコンデンサ１０の外部電極１４，１５は上記の構成に限定されない。例えば、外部電極１４，１５は、上記のような内層部１４１，１５１及び外層部１４２，１５２で構成されていなくてもよく、単一の層で構成されていても、異なる種類の３つ以上の構成を含んでいてもよい。
また、本発明は、積層セラミックコンデンサのみならず、内部電極が積層された構成を有する積層セラミック電子部品全般に適用可能である。本発明を適用可能な積層セラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４１，１５１…内層部
１４２，１５２…外層部
１６…セラミック層
１７，１８…エンドマージン部
Ｅ１，Ｅ２…端面
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４１，１５１…内層部
１４２，１５２…外層部
１６…セラミック層
１７，１８…エンドマージン部
Ｅ１，Ｅ２…端面
Claims (7)
- 一軸方向に積層された複数の内部電極と、前記一軸と平行な平面に沿って延び、前記複数の内部電極のうちの少なくとも一部が引き出された端面と、を有するセラミック素体と、前記セラミック素体の前記端面を覆う外部電極と、を具備し、
ＴＤＳによる水の昇温脱離スペクトルにおいて、２００℃～３００℃の範囲内にある第１ピークの検出強度Ｐ１の５５０℃～８００℃の範囲内にある第２ピークの検出強度Ｐ２に対する比率Ｐ１／Ｐ２が１１以下である
積層セラミック電子部品。 - 請求項１に記載の積層セラミック電子部品であって、
０．４±０．０２ｍｍ×０．２±０．０２ｍｍ×０．２±０．０２ｍｍ以下のサイズである
積層セラミック電子部品。 - 請求項１に記載の積層セラミック電子部品であって、
０．２５±０．０１３ｍｍ×０．１２５±０．０１３ｍｍ×０．１２５±０．０１３ｍｍ以下のサイズである
積層セラミック電子部品。 - 請求項１から３のいずれか１項に記載の積層セラミック電子部品であって、
前記外部電極は、少なくとも１層のメッキ層を含む
積層セラミック電子部品。 - 請求項１から４のいずれか１項に記載の積層セラミック電子部品であって、
前記外部電極は、Ｎｉを主成分とする内層部と、内側から順にＣｕ層、Ｎｉ層、Ｓｎ層で構成される３層構造である外層部と、を有する
積層セラミック電子部品。 - 請求項１から４のいずれか１項に記載の積層セラミック電子部品であって、
前記外部電極は、Ｃｕを主成分とする内層部と、内側から順にＮｉ層、Ｓｎ層で構成される２層構造である外層部と、を有する
積層セラミック電子部品。 - 請求項１から６のいずれか１項に記載の前記積層セラミック電子部品であって、
前記積層セラミック電子部品は、積層セラミックコンデンサである
積層セラミック電子部品。
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