KR20230100236A

KR20230100236A - 표시 장치

Info

Publication number: KR20230100236A
Application number: KR1020210189947A
Authority: KR
Inventors: 강민지; 이정규
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-12-28
Filing date: 2021-12-28
Publication date: 2023-07-05

Abstract

본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판; 표시 영역에 배치되는 복수의 화소; 비표시 영역에서 표시 영역의 양 측에 배치되고, 복수의 스테이지를 포함하는 게이트 구동부; 및 게이트 구동부 내에 배치된 얼라인 마크를 포함하고, 복수의 스테이지는 복수의 정상 출력 스테이지 및 신호를 출력하지 않는 복수의 더미 스테이지를 포함하고, 얼라인 마크는 복수의 더미 스테이지 중 하나 이상의 더미 스테이지에 배치될 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 비표시 영역인 베젤 영역을 축소할 수 있는 표시 장치에 관한 것이다.

현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발 전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연 구가 계속되고 있다.

대표적인 표시 장치로는 액정 표시 장치(Liquid Crystal Display device; LCD), 전계 방출 표시 장치(Field Emission Display device; FED), 전기 습윤 표시 장치(Electro-Wetting Display device; EWD) 및 유기 발광 표시 장치(Organic Light Emitting Display Device; OLED) 등을 들 수 있다.

이중에서, 유기 발광 표시 장치를 포함하는 표시 장치인 전계 발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 전계 발광 표시 장치는 저전 압 구동에 의해 소비전력 측면에서 유리할 뿐만 아니라, 색상구현, 응답속도, 시야각(viewing angle), 명암 대 비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.

본 발명이 해결하고자 하는 과제는 얼라인 마크를 더미 스테이지에 배치할 수 있는 표시 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 과제는 얼라인 마크가 더미 스테이지에 배치되어 베젤 영역을 감소시킬 수 있는 표시 장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명은 더미 스캔 스테이지의 더미 스캔 버퍼 트랜지스터의 크기를 감소시켜 얼라인 마크를 더미 스캔 스테이지에 배치할 수 있다.

본 발명은 코너 영역에서 얼라인 마크가 더미 스캔 스테이지 내에 배치되어 코너 영역에서의 베젤 영역을 감소시킬 수 있다.

본 발명은 상부 및 하부 모두에서 동일한 얼라인 마크를 통해 얼라인 공정을 진행할 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 II-II'에 따른 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 개략도이다.
도 3b는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 스캔 드라이버의 복수의 스캔 스테이지의 개략도이다.
도 3c는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 발광 드라이버의 복수의 발광 스테이지의 개략도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역의 우측 비표시 영역에 대한 개략적인 확대도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 비표시 영역의 코너 영역에 대한 개략적인 확대도이다.
도 6은 도 5의 VI-VI'에 따른 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 장치의 개략적인 확대도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.

또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 패드부(PAD) 및 데이터 구동부(DD)만을 도시하였다.

도 1을 참조하면, 기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.

기판(110)은 표시 장치(100)의 여러 구성 요소들을 지지하기 위한 베이스 부재로, 절연 물질로 구성될 수 있다. 예를 들어, 기판(110)은 유리 또는 폴리이미드 등과 같은 플라스틱 물질로 구성될 수 있다.

표시 영역(AA)은 화상을 표시하는 영역으로, 복수의 화소가 배치된다. 표시 영역(AA)에는 영상을 표시하기 위한 표시 소자 및 표시 소자를 구동하기 위한 구동부가 배치될 수 있다. 예를 들어, 표시 장치(100)가 유기 발광 표시 장치인 경우, 표시 소자는 애노드, 유기층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 구동부는 유기 발광 소자를 구동하기 위한 전원 배선, 게이트 배선, 데이터 배선, 트랜지스터, 스토리지 커패시터 등과 같은 다양한 구성 요소로 이루어질 수 있다. 이하에서는 설명의 편의를 위해 표시 장치(100)가 유기 발광 표시 장치인 것으로 가정하지만, 표시 장치(100)는 유기 발광 표시 장치로 제한되는 것은 아니다.

도 1을 참조하면, 기판(110)은 이형 코너 영역을 가질 수 있고, 표시 영역(AA)은 기판(110)의 이형 코너 영역에 대응하는 형상을 가질 수 있다. 기판(110) 및 표시 영역(AA)의 코너는 라운드(round) 형상을 가질 수 있다. 다만, 이에 제한되는 것은 아니고, 기판(110) 및 표시 영역(AA)의 형상은 표시 장치(100)를 탑재한 전자 장치의 디자인에 적합한 다양한 형태일 수 있다.

비표시 영역(NA)은 화상이 표시되지 않는 영역으로, 표시 영역(AA)의 표시 소자를 구동하기 위한 다양한 배선 및 회로 등이 배치된다. 예를 들어, 비표시 영역(NA)에는 데이터 구동부(DD), 게이터 구동부(GD), 링크 배선, 패드부(PAD) 등이 배치될 수 있다.

비표시 영역(NA)은 표시 영역(AA)에서 연장된 영역일 수 있으나, 이에 제한되지 않고, 표시 영역(AA)을 둘러싸는 영역일 수도 있다.

비표시 영역(NA)은 제1 비표시 영역(NA1), 벤딩 영역(BA) 및 제2 비표시 영역(NA2)을 포함한다. 제2 비표시 영역(NA2)은 표시 영역(AA)으로부터 연장된 영역이다. 벤딩 영역(BA)은 제2 비표시 영역(NA2)으로부터 연장된 영역으로 벤딩될 수 있다. 제1 비표시 영역(NA1)은 벤딩 영역(BA)으로부터 연장된 영역이다.

제1 비표시 영역(NA1)은 데이터 구동부(DD), 패드부(PAD)부 등이 배치될 수 있다. 패드부(PAD)에는 각종 신호 배선들이나 PCB와 연결되는 패드들이 배치된다. 패드부(PAD)에는 전원 공급 패드, 데이터 패드, 게이트 패드 등이 배치될 수 있다.

데이터 구동부(DD)는 별도의 PCB 기판에 실장 또는 연결되어 패드부(PAD)를 통해 표시 패널과 연결되는 형태이거나 패드부(PAD)와 표시 영역(AA) 사이에 COP(Chip On Panel) 형태로 실장 또는 연결될 수 있다. 데이터 구동부(DD)는 적어도 하나의 소스 드라이브 IC(Integrated Circuit)를 포함한다. 적어도 하나의 소스 드라이브 IC는 타이밍 컨트롤러로부터 디지털 비디오 데이터들과 소스 타이밍 제어 신호를 공급받는다. 적어도 하나의 소스 드라이브 IC는 소스 타이밍 제어 신호에 응답하여 디지털 비디오 데이터들을 감마 전압으로 변환하여 데이터 전압을 생성하고, 데이터 전압을 표시 영역(AA)의 데이터 배선을 통해 공급한다.

벤딩 영역(BA)은 복수의 벤딩 패턴이 배치된다. 벤딩 영역(BA)은 최종 제품 상에서 벤딩되는 영역으로, 벤딩 영역(BA)이 벤딩됨에 따라 벤딩 영역(BA)에 배치된 벤딩 패턴에 집중되는 응력으로 인한 크랙이 발생할 수 있다. 이에, 벤딩 패턴은 크랙을 최소화하기 위해 특정 형상의 패턴으로 이루어질 수 있다. 예를 들어, 벤딩 패턴은 다이아몬드 형상, 마름모 형상, 지그재그 형상, 원형 형상 중 적어도 하나의 형상을 갖는 도전 패턴이 반복적으로 배치된 패턴일 수 있다. 벤딩 패턴은 상술한 형상 외에도 벤딩 패턴에 집중된 응력 및 크랙을 최소화하기 위한 다를 형상일 수 있으며, 이에 제한되지 않는다.

제2 비표시 영역(NA2)은 벤딩 영역(BA)과 표시 영역(AA) 사이의 영역으로, 전원 링크 배선, 데이터 링크 배선 등의 링크 배선이 배치될 수 있다. 즉 구동부로부터 출력된 신호를 표시 영역(AA)으로 전달할 수 있는 역할을 한다. 제2 비표시 영역(NA2)은 기판(110)이 이형 코너 영역을 포함하는 경우, 기판(110) 및 표시 영역(AA)의 형상에 대응하는 형상을 가질 수 있다.

게이트 구동부(GD)는 비표시 영역(NA) 중 제2 비표시 영역(NA2)에서 표시 영역(AA)의 양 측에 배치될 수 있다. 게이트 구동부(GD)는 GIP(Gate In Panel) 방식으로 구현될 수 있으나, 이에 제한되는 것은 아니다. 게이트 구동부(GD)에 대해서는 도 3 내지 도 6을 참조하여 보다 상세히 후술한다.

먼저, 표시 장치(100)의 복수의 화소에 대한 보다 상세한 설명을 위해 도 2를 참조한다.

도 2는 도 1의 II-II'에 따른 단면도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 탑 에미션(top emission) 방식의 표시 장치로, 기판(110), 버퍼층(111), 트랜지스터(120), 게이트 절연층(112), 층간 절연층(113), 패시베이션층(114), 제1 평탄화층(115), 연결 전극(190), 제2 평탄화층(116), 뱅크(117), 발광 소자(130) 및 봉지부(140)를 포함할 수 있다.

기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다.

버퍼층(111)은 기판(110) 상에 배치될 수 있다. 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 수행할 수 있다.

트랜지스터(120)는 버퍼층(111) 상에 배치될 수 있다. 트랜지스터(120)는 액티브층(121), 게이트 전극(124), 소스 전극(122) 및 드레인 전극(123)을 포함할 수 있다. 여기에서, 화소 회로의 설계에 따라서, 소스 전극(122)이 드레인 전극이 될 수 있으며, 드레인 전극(123)이 소스 전극이 될 수 있다. 버퍼층(111) 상에는 트랜지스터(120)의 액티브층(121)이 배치될 수 있다.

액티브층(121)은 폴리 실리콘, 비정질 실리콘, 산화물 반도체 등과 같은 다양한 물질로 이루어질 수 있다. 액티브층(121)은 트랜지스터(120)의 구동 시 채널이 형성되는 채널 영역, 채널 영역 양 측의 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역은 소스 전극(122)과 연결된 액티브층(121)의 부분을 의미하며, 드레인 영역은 드레인 전극(123)과 연결된 액티브층(121)의 부분을 의미한다.

트랜지스터(120)의 액티브층(121) 상에 게이트 절연층(112)이 배치될 수 있다. 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 게이트 절연층(112)에는 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123) 각각이 트랜지스터(120)의 액티브층(121)의 소스 영역 및 드레인 영역 각각에 연결되기위한 컨택홀이 형성될 수 있다.

게이트 절연층(112) 상에 트랜지스터(120)의 게이트 전극(124)이 배치될 수 있다. 게이트 전극(124)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 게이트 전극(124)은 트랜지스터(120)의 액티브층(121)의 채널 영역과 중첩되도록 게이트 절연층(112) 상에 형성될 수 있다.

게이트 절연층(112) 및 게이트 전극(124) 상에 층간 절연층(113)이 배치될 수 있다. 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 층간 절연층(113)에는 트랜지스터(120)의 액티브층(121)의 소스 영역 및 드레인 영역을 노출시키기 위한 컨택홀이 형성될 수 있다.

층간 절연층(113) 상에는 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)이 배치될 수 있다.

트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 게이트 절연층(112) 및 층간 절연층(113)에 형성된 컨택홀을 통하여 트랜지스터(120)의 액티브층(121)과 연결될 수 있다. 따라서, 트랜지스터(120)의 소스 전극(122)은 게이트 절연층(112) 및 층간 절연층(113)에 형성된 컨택홀을 통하여 액티브층(121)의 소스 영역과 연결될 수 있다. 그리고, 트랜지스터(120)의 드레인 전극(123)은 게이트 절연층(112) 및 층간 절연층(113)에 형성된 컨택홀을 통하여 액티브층(121)의 드레인 영역과 연결될 수 있다.

트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 동일한 공정에 의해 형성될 수 있다. 그리고, 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 동일한 물질로 형성될 수 있다. 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

소스 전극(122) 및 드레인 전극(123) 상에 소스 전극(122) 및 드레인 전극(123)을 보호하기 위한 패시베이션층(114)이 배치될 수 있다. 패시베이션층(114)은 패시베이션층(114) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(114)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(114)은 실시예에 따라 생략될 수도 있다.

제1 평탄화층(115)은 트랜지스터(120) 및 패시베이션층(114) 상에 배치될 수 있다. 도 3에 도시된 바와 같이, 제1 평탄화층(115)에는 드레인 전극(123)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제1 평탄화층(115)은 트랜지스터(120)의 상부를 평탄화하기 위한 유기 물질층일 수 있다. 예를 들면, 제1 평탄화층(115)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제1 평탄화층(115)은 트랜지스터(120)를 보호하기 위한 무기 물질층일 수 있다. 예를 들면, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 제1 평탄화층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.

연결 전극(190)은 제1 평탄화층(115) 상에 배치될 수 있다. 그리고, 연결 전극(190)은 제1 평탄화층(115)의 컨택홀을 통하여 트랜지스터(120)의 드레인 전극(123)과 연결될 수 있다. 연결 전극(190)은 트랜지스터(120)과 발광 소자(130)를 전기적으로 연결하는 역할을 할 수 있다. 예를 들어, 연결 전극(190)은 트랜지스터(120)의 드레인 전극(123)과 발광 소자(130)의 제1 전극(131)을 전기적으로 연결하는 역할을 할 수 있다. 연결 전극(190)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 연결 전극(190)은 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일한 물질로 형성될 수 있다.

제2 평탄화층(116)은 연결 전극(190) 및 제1 평탄화층(115) 상에 배치될 수 있다. 그리고, 도 3에 도시된 바와 같이, 제2 평탄화층(116)에는 연결 전극(190)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 평탄화층(116)은 트랜지스터(120)의 상부를 평탄화하기 위한 유기 물질층일 수 있다. 예를 들면, 제2 평탄화층(116)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.

복수의 화소 각각에서 발광 소자(130)는 제2 평탄화층(116) 상에 배치될 수 있다. 발광 소자(130)는 애노드인 제1 전극(131), 발광 구조물(132), 및 캐소드인 제2 전극(133)을 포함할 수 있다. 발광 소자(130)의 제1 전극(131)은 제2 평탄화층(116) 상에 배치될 수 있다. 제1 전극(131)은 제2 평탄화층(116)에 형성된 컨택홀을 통하여 연결 전극(190)과 전기적으로 연결될 수 있다. 따라서, 발광 소자(130)의 제1 전극(131)은 제2 평탄화층(116)에 형성된 컨택홀을 통하여 연결 전극(190)과 연결됨으로써, 트랜지스터(120)와 전기적으로 연결될 수 있다.

애노드인 제1 전극(131)은 투명 도전막 및 반사 효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 제1 전극(131)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로도 형성될 수 있다.

제1 전극(131) 및 제2 평탄화층(116) 상에는 뱅크(117)가 배치될 수 있다. 뱅크(117)에는 제1 전극(131)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크(117)는 표시 장치(100)의 발광 영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다.

제1 전극(131) 상에는 발광층을 포함하는 발광 구조물(132)이 배치될 수 있다.

발광 소자(130)의 발광 구조물(132)은 제1 전극(131) 상에 정공층, 발광층, 전자층 순으로 또는 역순으로 적층되어 형성될 수 있다. 이외에도 발광 구조물(132)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 구조물을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 구조물 중 어느 하나의 발광층은 청색광을 생성하고, 제1 및 제2 발광 구조물 중 나머지 하나의 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 구조물을 통해 백색광이 생성될 수 있다. 발광 구조물(132)에서 생성된 백색광은 발광 구조물(132) 상부에 위치하는 컬러 필터에 입사되어 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 구조물(132)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 예를 들면, 적색 서브 화소의 발광 구조물(132)은 적색광을, 녹색 서브 화소의 발광 구조물(132)은 녹색광을, 청색 서브 화소의 발광 구조물(132)은 청색광을 생성할 수도 있다.

발광 구조물(132) 상에는 캐소드인 제2 전극(133)이 더 배치될 수 있다. 표시 장치(100)가 탑 에미션 방식의 표시 장치이므로, 제2 전극(133)는 매우 얇은 두께의 금속 물질로 이루어지거나, 투명한 도전성 물질로 이루어질 수 있다. 발광 소자(130)의 제2 전극(133)은 발광 구조물(132)을 사이에 두고 제1 전극(131)과 대향하도록 발광 구조물(132)상에 배치될 수 있다. 본 발명의 일 실시예에 따른 표시 장치(100)에서 제2 전극(133)은 캐소드 전극일 수 있다. 제2 전극(133) 상에는 수분 침투를 억제하는 봉지부(140)가 더 배치될 수 있다.

봉지부(140)는 제1 무기 봉지층(141), 유기 봉지층(142), 및 제2 무기 봉지층(143)을 포함할 수 있다. 봉지부(140)의 제1 무기 봉지층(141)은 제2 전극(133)상에 배치될 수 있다. 그리고, 유기 봉지층(142)은 제1 무기 봉지층(141)상에 배치될 수 있다. 또한, 제2 무기 봉지층(143)은 유기 봉지층(142)상에 배치될 수 있다. 봉지부(140)의 제1 무기 봉지층(141) 및 제2 무기 봉지층(143)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부(140)의 유기 봉지층(142)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.

도 3a는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 개략도이다.

도 3을 참조하면, 게이트 구동부(GD)는 스캔 드라이버(SD), 발광 드라이버(ED) 및 복수의 클럭 배선(SCLK, ECLK)을 포함할 수 있다. 이때, 스캔 드라이버(SD) 및 발광 드라이버(ED) 각각은 복수의 스테이지(SST, EST)를 포함할 수 있다.

먼저, 스캔 드라이버(SD)는 게이트 배선의 한 종류인 복수의 스캔 배선으로 스캔 신호를 출력할 수 있다. 스캔 드라이버(SD)는 복수의 스캔 클럭 배선(SCLK)으로부터 다양한 클럭 신호와 게이트 하이 전압, 게이트 로우 전압 등을 전달받아, 스캔 신호를 출력할 수 있다. 스캔 드라이버(SD)는 복수의 스캔 스테이지(SST)를 포함할 수 있고, 복수의 스캔 스테이지(SST)가 스캔 신호를 출력할 수 있다.

발광 드라이버(ED)는 스캔 드라이버(SD)보다 기판(100) 외측에 배치된다. 발광 드라이버(ED)는 게이트 배선의 한 종류인 복수의 발광 배선으로 발광 신호를 출력할 수 있다. 발광 드라이버(ED)는 복수의 발광 클럭 배선(ECLK)으로부터 다양한 클럭 신호와 게이트 하이 전압, 게이트 로우 전압 등을 전달 받아, 발광 신호를 출력할 수 있다. 발광 드라이버(ED)는 복수의 발광 스테이지(EST)를 포함할 수 있고, 복수의 발광 스테이지(EST)가 발광 신호를 출력할 수 있다.

복수의 클럭 배선(SCLK, ECLK)은 스캔 드라이버(SD)와 발광 드라이버(ED) 사이에 배치되는 스캔 클럭 배선(SCLK) 및 발광 드라이버(ED)와 기판(110)의 엣지 사이에 배치되는 발광 클럭 배선(ECLK)을 포함할 수 있다. 도 3a에서는 스캔 클럭 배선(SCLK) 및 발광 클럭 배선(ECLK)만을 도시하였으나, 이에 제한되지 않고, 스캔 드라이버(SD) 및 발광 드라이버(ED)를 구동하기 위한 스타트 펄스 배선, 게이트 하이 전압 배선, 게이트 로우 전압 배선 등이 더 배치될 수 있다.

이하에서는, 스캔 드라이버(SD)에 포함되는 복수의 스캔 스테이지(SST) 및 발광 드라이버(ED)에 포함되는 복수의 발광 스테이지(EST)에 대한 보다 상세한 설명을 위해 도 3b 및 도 3c를 함께 참조한다.

도 3b는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 스캔 드라이버의 복수의 스캔 스테이지의 개략도이다. 도 3c는 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 발광 드라이버의 복수의 발광 스테이지의 개략도이다.

먼저, 복수의 스캔 스테이지(SST)는 스캔 신호를 출력하기 위한 스캔 회로를 포함할 수 있다. 스캔 회로는 다양한 트랜지스터로 구성될 수도 있고, 다양한 트랜지스터 및 커패시터로 구성될 수도 있다. 이때, 스캔 회로는 스캔 버퍼 트랜지스터(SBT) 및 스캔 버퍼 트랜지스터(SBT)를 제외한 추가 스캔 회로(ASC)를 포함할 수 있다. 즉, 스캔 회로 중 스캔 버퍼 트랜지스터(SBT)를 제외한 나머지 구성요소를 추가 스캔 회로(ASC)로 정의할 수 있다. 이때, 스캔 버퍼 트랜지스터(SBT)는 스캔 회로에 포함되는 모든 트랜지스터들 중에서 가장 평면 상 크기가 큰 트랜지스터일 수 있고, 스캔 버퍼 트랜지스터(SBT)의 출력단에서 스캔 신호가 출력될 수 있다. 이때, 스캔 버퍼 트랜지스터(SBT)는 정상 출력 스캔 스테이지인 제1 스캔 스테이지(SST1)에 배치되어 정상적으로 신호를 출력하는 정상 출력 스캔 버퍼 트랜지스터인 제1 스캔 버퍼 트랜지스터(SBT1) 및 더미 출력 스캔 스테이지인 제2 스캔 스테이지(SST2)에 배치되어 정상적으로 신호를 출력하지 않는 더미 스캔 버퍼 트랜지스터인 제2 스캔 버퍼 트랜지스터(SBT2)를 포함한다. 또한, 추가 스캔 회로(ASC)는 제1 스캔 스테이지(SST1)에 배치되는 제1 추가 스캔 회로(ASC1) 및 제2 스캔 스테이지(SST2)에 배치되는 제2 추가 스캔 회로(ASC2)를 포함한다.

복수의 스캔 스테이지(SST)는 복수의 제1 스캔 스테이지(SST1) 및 복수의 제2 스캔 스테이지(SST2)를 포함한다. 도 3b에서는 복수의 제1 스캔 스테이지(SST1) 중 하나의 제1 스캔 스테이지(SST1)와 복수의 제2 스캔 스테이지(SST2) 중 하나의 제2 스캔 스테이지(SST2)만을 도시하였다.

복수의 제1 스캔 스테이지(SST1)는 정상적으로 스캔 신호를 출력하는 정상 출력 스캔 스테이지일 수 있다. 복수의 제2 스캔 스테이지(SST2)는 정상적으로 스캔 신호를 출력하지 않는 더미 스캔 스테이지일 수 있다. 제1 스캔 스테이지(SST1)는 제1 스캔 버퍼 트랜지스터(SBT1) 및 제1 추가 스캔 회로(ASC1)를 포함할 수 있다. 제2 스캔 스테이지(SST2)는 제2 스캔 버퍼 트랜지스터(SBT2) 및 제2 추가 스캔 회로(ASC2)를 포함할 수 있다. 이때, 제1 추가 스캔 회로(ASC1)와 제2 추가 스캔 회로(ASC2)는 서로 동일할 수 있다. 또한, 제1 스캔 버퍼 트랜지스터(SBT1)와 제2 스캔 버퍼 트랜지스터(SBT2)도 서로 동일할 수 있으나, 더미 스캔 스테이지인 제2 스캔 스테이지(SST2)에 배치된 제2 스캔 버퍼 트랜지스터(SBT2)의 경우 스캔 신호를 출력하지 않을 수 있다.

이어서, 복수의 발광 스테이지(EST)는 발광 신호를 출력하기 위한 발광 회로를 포함할 수 있다. 발광 회로는 다양한 트랜지스터로 구성될 수도 있고, 다양한 트랜지스터 및 커패시터로 구성될 수도 있다. 이때, 발광 회로는 발광 버퍼 트랜지스터(EBT) 및 발광 버퍼 트랜지스터(EBT)를 제외한 추가 발광 회로(AEC)를 포함할 수 있다. 즉, 발광 회로 중 발광 버퍼 트랜지스터(EBT)를 제외한 나머지 구성요소를 추가 발광 회로(AEC)로 정의할 수 있다. 이때, 발광 버퍼 트랜지스터(EBT)는 발광 회로에 포함되는 모든 트랜지스터들 중에서 가장 평면 상 크기가 큰 트랜지스터일 수 있고, 발광 버퍼 트랜지스터(EBT)의 출력단에서 발광 신호가 출력될 수 있다. 이때, 발광 버퍼 트랜지스터(EBT)는 정상 출력 발광 스테이지인 제1 발광 스테이지(EST1)에 배치되어 정상적으로 신호를 출력하는 정상 출력 발광 버퍼 트랜지스터인 제1 발광 버퍼 트랜지스터(EBT1) 및 더미 출력 발광 스테이지인 제2 발광 스테이지(EST2)에 배치되어 정상적으로 신호를 출력하지 않는 더미 발광 버퍼 트랜지스터인 제2 발광 버퍼 트랜지스터(EBT2)를 포함한다. 또한, 추가 발광 회로(AEC)는 제1 발광 스테이지(EST1)에 배치되는 제1 추가 발광 회로(AEC1) 및 제2 발광 스테이지(EST2)에 배치되는 제2 추가 발광 회로(AEC2)를 포함한다.

복수의 발광 스테이지(EST)는 복수의 제1 발광 스테이지(EST1) 및 복수의 제2 발광 스테이지(EST2)를 포함한다. 도 3c에서는 복수의 제1 발광 스테이지(EST1) 중 하나의 제1 발광 스테이지(EST1)와 복수의 제2 발광 스테이지(EST2) 중 하나의 제2 발광 스테이지(EST2)만을 도시하였다.

복수의 제1 발광 스테이지(EST1)는 정상적으로 발광 신호를 출력하는 정상 출력 발광 스테이지일 수 있다. 복수의 제2 발광 스테이지(EST2)는 정상적으로 발광 신호를 출력하지 않는 더미 발광 스테이지일 수 있다. 제1 발광 스테이지(EST1)는 제1 발광 버퍼 트랜지스터(EBT1) 및 제1 추가 발광 회로(AEC1)를 포함할 수 있다. 제2 발광 스테이지(EST2)는 제2 발광 버퍼 트랜지스터(EBT2) 및 제2 추가 발광 회로(AEC2)를 포함할 수 있다. 이때, 제1 추가 발광 회로(AEC1)와 제2 추가 발광 회로(AEC2)는 서로 동일할 수 있다. 또한, 제1 발광 버퍼 트랜지스터(EBT1)와 제2 발광 버퍼 트랜지스터(EBT2)도 서로 동일할 수 있으나, 더미 발광 스테이지인 제2 발광 스테이지(EST2)에 배치된 제2 발광 버퍼 트랜지스터(EBT2)의 경우 발광 신호를 출력하지 않을 수 있다.

도 4는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역의 우측 비표시 영역에 대한 개략적인 확대도이다. 도 5는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역 및 비표시 영역의 코너 영역에 대한 개략적인 확대도이다. 구체적으로, 도 4는 표시 장치(100)의 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 대한 개략도로, 표시 장치(100)의 다양한 구성요소 중 게이트 구동부(GD)에 대한 구성요소만을 도시하였다. 한편, 도 4에서는 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 대해 설명하였으나, 표시 영역(AA)의 좌측에 배치된 비표시 영역(NA) 또한 좌우 대칭으로 배치되어 동일한 기술 내용이 적용될 수 있다. 또한, 도 5에서는 표시 영역(AA)의 복수의 코너 영역 중 우측 상단에 배치된 코너 영역 중 일부 영역을 도시하였으나, 다른 코너 영역에도 동일한 기술 내용이 적용될 수 있다.

도 4를 참조하면, 표시 영역(AA)과 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)의 경계는 직선 형상일 수 있다. 여기서 표시 영역(AA)의 우측 영역은 코너 영역을 제외한 영역이다. 이에, 표시 영역(AA)과 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)의 경계는 직선 형상일 수 있다.

도 4를 참조하면, 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에는 복수의 스캔 스테이지(SST) 중 복수의 제1 스캔 스테이지(SST1), 복수의 스캔 클럭 배선(SCLK), 복수의 발광 스테이지(EST) 중 복수의 제1 발광 스테이지(EST1) 및 복수의 발광 클럭 배선(ECLK)이 배치될 수 있다. 즉, 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에는 정상적으로 스캔 신호를 출력하는 정상 출력 스캔 스테이지인 복수의 제1 스캔 스테이지(SST1) 및 정상적으로 발광 신호를 출력하는 정상 출력 발광 스테이지인 복수의 제1 발광 스테이지(EST1)만 배치되고, 정상적으로 스캔 신호를 출력하지 않는 더미 스캔 스테이지인 제2 스캔 스테이지(SST2) 및 정상적으로 발광 신호를 출력하지 않는 더미 발광 스테이지인 제2 발광 스테이지(EST2)는 배치되지 않는다. 이는, 최적 배치 설계를 위한 것으로, 최소한의 공간에서 필요한 스캔 신호 및 발광 신호를 출력하기 위함이다. 이에, 예외적으로 표시 장치(100)의 우측에 배치된 비표시 영역(NA)에도 더미 스캔 스테이지인 제2 스캔 스테이지(SST2) 및 더미 발광 스테이지인 제2 발광 스테이지(EST2)가 배치될 수도 있다.

도 5를 참조하면, 표시 영역(AA)과 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)의 경계는 곡선 형상일 수 있다. 이에, 동일한 상하 폭을 가지는 영역을 기준으로, 표시 영역(AA)과 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)의 경계의 길이는 표시 영역(AA)과 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)의 경계의 길이보다 길 수 있다. 이에, 동일한 상하 폭을 가지는 영역을 기준으로, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 배치된 스캔 스테이지(SST) 및 발광 스테이지(EST)의 개수는 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 배치된 스캔 스테이지(SST) 및 발광 스테이지(EST)의 개수보다 많을 수 있다.

이때, 동일한 상하 폭을 가지는 영역을 기준으로, 표시 영역(AA)의 코너 영역에 대응하는 게이트 드라이버(GD)에서 출력되는 스캔 신호 및 발광 신호의 개수는 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 배치된 게이트 드라이버(GD)에서 출력되는 스캔 신호 및 발광 신호의 개수와 동일할 수 있다. 이에, 동일한 상하 폭을 가지는 영역을 기준으로, 표시 영역(AA)의 코너 영역에 대응하는 정상 출력 스캔 스테이지인 제1 스캔 스테이지(SST1) 및 정상 출력 발광 스테이지인 제1 발광 스테이지(EST1)의 개수는 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 배치된 제1 스캔 스테이지(SST1) 및 제1 발광 스테이지(EST1)의 개수와 동일할 수 있다. 그러나, 동일한 상하 폭을 가지는 영역을 기준으로, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 배치된 스캔 스테이지(SST) 및 발광 스테이지(EST)의 개수는 표시 영역(AA)의 우측에 배치된 비표시 영역(NA)에 배치된 스캔 스테이지(SST) 및 발광 스테이지(EST)의 개수보다 많을 수 있으므로, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에는 더미 스캔 스테이지인 제2 스캔 스테이지(SST2) 및 더미 발광 스테이지인 제2 발광 스테이지(EST2)가 더 배치될 수 있다.

도 5를 참조하면, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에는 복수의 제1 스캔 스테이지(SST1), 복수의 제2 스캔 스테이지(SST2), 복수의 스캔 클럭 배선(SCLK), 복수의 제1 발광 스테이지(EST1), 복수의 제2 발광 스테이지(EST2) 및 복수의 발광 클럭 배선(ECLK)이 배치될 수 있다. 즉, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에는 정상적으로 스캔 신호를 출력하는 정상 출력 스캔 스테이지인 복수의 제1 스캔 스테이지(SST1) 및 정상적으로 발광 신호를 출력하는 정상 출력 발광 스테이지인 복수의 제1 발광 스테이지(EST1)뿐만 아니라, 정상적으로 스캔 신호를 출력하지 않는 더미 스캔 스테이지인 복수의 제2 스캔 스테이지(SST2) 및 정상적으로 발광 신호를 출력하지 않는 더미 발광 스테이지인 복수의 제2 발광 스테이지(EST2) 또한 배치될 수 있다. 이는, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 복수의 제1 스캔 스테이지(SST1) 및 복수의 제1 발광 스테이지(EST1)를 배치하고 남은 공간에도 동일한 회로 구조를 갖는 복수의 제2 스캔 스테이지(SST2) 및 복수의 제2 발광 스테이지(EST2)를 배치하여, 스캔 드라이버(SD) 및 발광 드라이버(ED) 내에서 신호 전달을 가능하게 하고, 제조 공정을 보다 원활하게 하기 위함이다.

표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 배치된 복수의 제1 스캔 스테이지(SST1) 및 복수의 제2 스캔 스테이지(SST2)의 배치 순서는 불규칙적일 수 있다. 즉, 표시 영역(AA)과 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA) 간의 경계의 곡률 등에 기초하여 복수의 제1 스캔 스테이지(SST1)에 추가적으로 배치되는 복수의 제2 스캔 스테이지(SST2)의 개수 및 위치가 결정될 수 있다. 따라서, 도 5에 도시된 바와 같이 복수의 제1 스캔 스테이지(SST1) 및 복수의 제2 스캔 스테이지(SST2)의 배치 순서는 불규칙적일 수 있다. 다만, 이에 제한되지 않고, 복수의 제1 스캔 스테이지(SST1) 및 복수의 제2 스캔 스테이지(SST2)의 배치 순서는 규칙적일 수 있다.

도 5를 참조하면, 얼라인 마크(AK)가 게이트 구동부(GD) 내에 배치된다. 구체적으로, 얼라인 마크(AK)는 복수의 제2 스캔 스테이지(SST2) 중 연속적으로 배치된 3개의 제2 스캔 스테이지(SST2)에 배치된다. 즉, 얼라인 마크(AK)는 복수의 더미 스캔 스테이지 중 3개의 더미 스캔 스테이지에 배치될 수 있다. 다만, 얼라인 마크(AK)가 배치되는 제2 스캔 스테이지(SST2)의 개수는 얼라인 마크(AK)의 크기 및 형상 설계에 따라 다양하게 설정될 수 있으며, 1개의 제2 스캔 스테이지(SST2)에 배치될 수도 있고, 연속적으로 배치된 2개의 제2 스캔 스테이지(SST2)에 배치될 수도 있고, 연속적으로 배치된 4개 이상의 제2 스캔 스테이지(SST2)에 배치될 수도 있다. 또한, 도 5에서는 얼라인 마크(AK)가 “ㅏ” 형상을 가지나, 얼라인 마크(AK)의 형상 또한 이에 제한되지 않고 다양한 형상으로 배치될 수 있다.

도 5를 참조하면, 얼라인 마크(AK)는 제2 스캔 스테이지(SST2)의 더미 스캔 버퍼 트랜지스터인 제2 스캔 버퍼 트랜지스터(SBT2)보다 표시 영역(AA)에 인접하게 배치될 수 있다. 즉, 얼라인 마크(AK)는 제2 스캔 스테이지(SST2)의 구성요소들보다 표시 영역(AA)에 보다 인접하게 배치될 수 있다.

도 5를 참조하면, 얼라인 마크(AK)가 배치되지 않는 제1 스캔 스테이지(SST1)의 제1 스캔 버퍼 트랜지스터(SBT1)가 차지하는 면적은 얼라인 마크(AK)가 배치되는 제2 스캔 스테이지(SST2)의 제2 스캔 버퍼 트랜지스터(SBT2)가 차지하는 면적보다 클 수 있다. 제2 스캔 스테이지(SST2)는 더미 스캔 스테이지이므로, 제2 스캔 버퍼 트랜지스터(SBT2)가 정상적으로 신호를 출력하지 않는 스테이지이다. 따라서, 제2 스캔 버퍼 트랜지스터(SBT2)의 크기를 감소시키더라도 스캔 드라이버(SD) 구동에 문제가 없다. 이에, 제2 스캔 버퍼 트랜지스터(SBT2)의 크기를 제1 스캔 버퍼 트랜지스터(SBT1)의 크기보다 감소시켜 공간을 확보하고, 확보된 공간에 얼라인 마크(AK)가 배치될 수 있다. 즉, 얼라인 마크(AK)는 더미 스캔 스테이지인 제2 스캔 스테이지(SST2)에서 제1 스캔 버퍼 트랜지스터(SBT1)에 대응하는 위치에 배치될 수 있다.

이하에서는, 얼라인 마크(AK)가 배치되는 비표시 영역(NA)에 대한 보다 상세한 설명을 위해 도 6을 함께 참조한다.

도 6은 도 5의 VI-VI'에 따른 단면도이다. 도 6은 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에서 얼라인 마크(AK)가 배치되는 영역에 대한 단면도이다.

도 6을 참조하면, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 얼라인 마크(AK), 제2 스캔 스테이지(SST2), 스캔 클럭 배선(SCLK), 제2 발광 스테이지(EST2), 발광 클럭 배선(ECLK), 저전위 전원 배선(VSS), 연결 패턴(CP) 및 제2 전극(133)이 배치될 수 있다.

얼라인 마크(AK)는 게이트 절연층(112)과 층간 절연층(113) 사이에 배치된다. 즉, 얼라인 마크(AK)는 트랜지스터(120)의 게이트 전극(124)과 동일 물질로 동일 층 상에 형성될 수 있다. 그러나, 이에 제한되지 않고, 얼라인 마크(AK)는 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일 물질로 동일 층 상에 형성될 수도 있다.

도 6에서는 설명의 편의를 위해 제2 스캔 스테이지(SST2)의 제2 스캔 버퍼 트랜지스터(SBT2) 및 제2 추가 스캔 회로(ASC2)와 제2 발광 스테이지(EST2)의 제2 발광 버퍼 트랜지스터(EBT2) 및 제2 추가 발광 회로(AEC2)가 층간 절연층(113)과 패시베이션층(114) 사이에 배치되는 단일 층인 것으로 도시하였다. 그러나, 제2 스캔 스테이지(SST2)의 제2 스캔 버퍼 트랜지스터(SBT2) 및 제2 추가 스캔 회로(ASC2)와 제2 발광 스테이지(EST2)의 제2 발광 버퍼 트랜지스터(EBT2) 및 제2 추가 발광 회로(AEC2)는 트랜지스터 또는 커패시터 등의 구성요소로 구성될 수 있다.

또한, 발광 클럭 배선(ECLK) 및 스캔 클럭 배선(SCLK)은 층간 절연층(113)과 패시베이션층(114) 사이에 배치된다. 발광 클럭 배선(ECLK) 및 스캔 클럭 배선(SCLK)은 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일 물질로 동일 층 상에 형성될 수 있다. 그러나, 이에 제한되지 않고, 발광 클럭 배선(ECLK) 및 스캔 클럭 배선(SCLK)은 트랜지스터(120)의 게이트 전극(124)과 동일 물질로 동일 층 상에 형성될 수도 있다.

또한, 저전위 전원 배선(VSS)은 층간 절연층(113)과 패시베이션층(114) 사이에 배치된다. 저전위 전원 배선(VSS)은 비표시 영역(NA)에 배치되고 발광 클럭 배선(ECLK)보다 기판(110) 외부에 배치될 수 있다. 저전위 전원 배선(VSS)은 트랜지스터(120)의 소스 전극(122) 및 드레인 전극(123)과 동일 물질로 동일 층 상에 형성될 수 있다. 그러나, 이에 제한되지 않고, 저전위 전원 배선(VSS)은 트랜지스터(120)의 게이트 전극(124)과 동일 물질로 동일 층 상에 형성될 수도 있다.

도 6을 참조하면, 제2 평탄화층(116) 상에 연결 패턴(CP)이 배치될 수 있다. 연결 패턴(CP)은 게이트 구동부(GD) 및 얼라인 마크(AK) 상에 배치될 수 있다. 연결 패턴(CP)은 발광 소자(130)의 제1 전극(131)과 동일 물질로 제1 전극(131)과 동일 층에 배치될 수 있다. 즉, 연결 패턴(CP)은 제1 전극(131)과 동일 공정에 의해 형성될 수 있다.

연결 패턴(CP)은 제2 평탄화층(116)의 외곽에서 저전위 전원 배선(VSS)과 전기적으로 연결될 수 있다. 즉, 연결 패턴(CP)은 제2 평탄화층(116)의 외곽에서 저전위 전원 배선(VSS)과 접하여, 저전위 전원 배선(VSS)과 전기적으로 연결될 수 있다.

연결 패턴(CP) 상에는 뱅크(117)가 배치되고, 뱅크(117) 상에는 표시 영역(AA)과 마찬가지로 제2 전극(133)이 배치될 수 있다. 제2 전극(133)은 뱅크(117)의 상면 중 일부 영역에만 배치될 수 있다. 즉, 제2 전극(133)은 뱅크(117)의 상면 중 최외곽에 인접한 영역은 커버하지 못할 수 있다. 또한, 제2 전극(133)은 뱅크(117)의 컨택홀을 통해 연결 패턴(CP)과 연결되어 저전위 전원 배선(VSS)과 전기적으로 연결될 수 있다.

제2 전극(133) 및 뱅크(117) 상에는 봉지부(140)의 제1 무기 봉지층(141), 유기 봉지층(142), 제2 무기 봉지층(142)이 배치될 수 있다.

비표시 영역(N/A)의 최외곽에는 댐(DAM1, DAM2)이 배치될 수 있다. 댐(DAM1, DAM2)은 제1 댐(DAM1) 및 제1 댐(DAM1)보다 외측의 제2 댐(DAM2)을 포함한다. 댐(DAM1, DAM2)은 비표시 영역(N/A)에 배치되어 봉지부(140)를 구성하는 유기 봉지층(142)의 흐름을 차단할 수 있다. 댐(DAM1, DAM2)은 유기 봉지층(142)의 흐름을 차단하기 위해 일정 높이 이상으로 이루어져야 한다. 이를 위해, 댐(DAM1, DAM2)은 적어도 유기물로 이루어진 1층 이상으로 이루어질 수 있다. 예를 들어, 댐(DAM1, DAM2)은 도 4와 같이 제1 평탄화층(115), 제2 평탄화층(116) 및 뱅크층(117)과 동일한 물질로 이루어진 다층 구조로 이루어질 수 있으나, 이에 제한되지 않는다.

표시 영역을 둘러싸는 비표시 영역은 베젤 영역으로도 지칭된다. 베젤 영역의 크기가 증가하는 경우, 표시 장치의 외곽에 화상이 표시되지 않는 영역이 증가하여 사용자의 요구에 부합하지 못할 수 있다. 그러나, 비표시 영역에는 다양한 제조 공정을 수행하기 위한 얼라인 마크가 배치되어야 한다. 예를 들어, 증착 공정, 기판 컷팅 공정, 필름 부착 공정 등과 같은 다양한 제조 공정을 수행할 때는 얼라인을 맞춰야 하므로, 기판 상에서 비표시 영역에 얼라인 마크가 배치되어야 한다. 이때, 코너 영역의 경우 일반적인 직선 영역에 비해 보다 정확한 얼라인이 필요하므로, 코너 영역에 베치되는 얼라인 마크의 경우 일반적으로 사용되는 얼라인 마크보다 크기가 큰 얼라인 마크가 사용된다. 이에, 코너 영역에 대응하는 베젤 영역의 크기가 더 증가하는 문제가 있다.

이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 얼라인 마크(AK)를 게이트 구동부(GD) 내에 배치하여, 비표시 영역(NA)인 베젤 영역의 크기를 감소시킬 수 있다. 특히, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에는 더미 스캔 스테이지인 제2 스캔 스테이지(SST2)가 배치될 수 있고, 제2 스캔 스테이지(SST2)는 정상적으로 신호를 출력하지 않는 스테이지이다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제2 스캔 스테이지(SST2)의 더미 스캔 버퍼 트랜지스터인 제2 스캔 버퍼 트랜지스터(SBT2)의 크기를 감소시키고, 얼라인 마크(AK)를 제2 스캔 스테이지(SST2)에 배치시켜, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 별도의 얼라인 마크(AK)를 배치시키지 않아도 되므로, 베젤 영역을 감소시킬 수 있다.

도 7은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 7의 표시 장치(200)는 도 1 내지 도 6의 표시 장치(100)와 비교하여 연결 패턴(CP)만 상이할 뿐, 다른 구성요소들을 실질적으로 동일하므로, 중복 설명을 생략한다.

도 7을 참조하면, 제2 평탄화층(116) 상에 연결 패턴(CP)이 배치될 수 있다. 연결 패턴(CP)은 게이트 구동부(GD) 및 얼라인 마크(AK) 상에 배치될 수 있다. 다만, 연결 패턴(CP)은 얼라인 마크(AK)에 대응되는 제1 홀(H1)을 포함할 수 있다. 즉, 연결 패턴(CP)의 제1 홀(H1)은 얼라인 마크(AK)와 완전하게 중첩할 수 있다.

본 발명의 다른 실시예에 따른 표시 장치(200)에서는 얼라인 마크(AK)를 게이트 구동부(GD) 내에 배치하여, 베젤 영역의 크기를 감소시킬 수 있다. 특히, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 제2 스캔 스테이지(SST2)의 더미 스캔 버퍼 트랜지스터인 제2 스캔 버퍼 트랜지스터(SBT2)의 크기를 감소시키고, 얼라인 마크(AK)를 제2 스캔 스테이지(SST2)에 배치시켜, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 별도의 얼라인 마크(AK)를 배치시키지 않아도 되므로, 베젤 영역을 감소시킬 수 있다.

또한, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 연결 패턴(CP)이 얼라인 마크(AK)와 대응되는 제1 홀(H1)을 포함한다. 상술한 바와 같이 연결 패턴(CP)은 애노드인 제1 전극(131)과 동일 물질로 이루어진다. 이에, 연결 패턴(CP)은 제1 전극(131)과 동일하게 투명 도전막 및 반사 효율이 높은 불투명 도전막을 포함하는 다층 구조를 가지므로, 연결 패턴(CP)이 별도의 홀을 포함하지 않는 경우, 연결 패턴(CP)의 상부에서 얼라인 마크(AK)가 시인되지 않을 수 있다. 이에, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 연결 패턴(CP)이 얼라인 마크(AK)와 대응되는 제1 홀(H1)을 포함함에 따라, 연결 패턴(CP) 상부에서도 얼라인 마크(AK)가 시인될 수 있으므로, 얼라인 마크(AK)의 하부에서 진행하는 얼라인 공정뿐만 아니라 연결 패턴(CP)의 상부에서 진행하는 얼라인 공정도 수행될 수 있다.

도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 8의 표시 장치(300)는 도 7의 표시 장치(200)와 비교하여 제2 전극(333)만 상이할 뿐, 다른 구성요소들을 실질적으로 동일하므로, 중복 설명을 생략한다.

도 8을 참조하면, 발광 구조물(132) 상에는 캐소드인 제2 전극(333)이 더 배치될 수 있다. 이때, 제2 전극(333)은 얼라인 마크(AK)에 대응되는 제2 홀(H2)을 포함할 수 있다. 즉, 제2 전극(333)의 제2 홀(H2)은 얼라인 마크(AK)와 완전하게 중첩할 수 있다. 또한, 제2 전극(333)의 제2 홀(H2)은 연결 패턴(CP)의 제1 홀(H1)과도 완전하게 중첩할 수 있다.

본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 얼라인 마크(AK)를 게이트 구동부(GD) 내에 배치하여, 베젤 영역의 크기를 감소시킬 수 있다. 특히, 본 발명의 다른 실시예에 따른 표시 장치(300)에서는 제2 스캔 스테이지(SST2)의 더미 스캔 버퍼 트랜지스터인 제2 스캔 버퍼 트랜지스터(SBT2)의 크기를 감소시키고, 얼라인 마크(AK)를 제2 스캔 스테이지(SST2)에 배치시켜, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 별도의 얼라인 마크(AK)를 배치시키지 않아도 되므로, 베젤 영역을 감소시킬 수 있다.

또한, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 연결 패턴(CP)이 얼라인 마크(AK)와 대응되는 제1 홀(H1)을 포함하고, 제2 전극(333)이 얼라인 마크(AK)와 대응되는 제2 홀(H2)을 포함한다. 표시 장치(300)가 탑 에미션 방식의 표시 장치이므로, 제2 전극(333)(333)는 매우 얇은 두께의 금속 물질로 이루어지거나, 투명한 도전성 물질로 이루어질 수 있으나, 제2 전극(333)은 완전히 투명하지 않을 수 있다. 이에, 제2 전극(333)에 의해 얼라인 마크(AK) 식별이 어려어질 수도 있다. 이에, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 연결 패턴(CP)이 얼라인 마크(AK)와 대응되는 제1 홀(H1)을 포함하고, 제2 전극(333)이 얼라인 마크(AK)와 대응되는 제2 홀(H2)을 포함함에 따라, 제2 전극(333) 상부에서도 얼라인 마크(AK)가 시인될 수 있으므로, 얼라인 마크(AK)의 하부에서 진행하는 얼라인 공정뿐만 아니라 제2 전극(333)의 상부에서 진행하는 얼라인 공정도 수행될 수 있다.

도 9는 본 발명의 또 다른 실시예에 따른 표시 장치의 개략적인 확대도이다. 도 9의 표시 장치(400)는 도 1 내지 도 6의 표시 장치(100)와 비교하여 게이트 구동부(GD) 및 얼라인 마크(AK)만이 상이할 뿐, 다른 구성요소들을 실질적으로 동일하므로, 중복 설명을 생략한다.

도 9를 참조하면, 얼라인 마크(AK)가 게이트 구동부(GD) 내에 배치된다. 구체적으로, 얼라인 마크(AK)는 복수의 제2 스캔 스테이지(SST2) 중 연속적으로 배치된 3개의 제2 스캔 스테이지(SST2)에 배치된다. 다만, 본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 얼라인 마크(AK)의 크기가 보다 커서 제2 스캔 스테이지(SST2)의 제2 스캔 버퍼 트랜지스터(SBT2)의 크기를 감소시키는 것만으로도 얼라인 마크(AK)가 배치되지 못하는 경우를 가정한다.

도 9를 참조하면, 제2 스캔 버퍼 트랜지스터(SBT2)는 제1 스캔 버퍼 트랜지스터(SBT1)보다 기판(110) 외측에 배치된다. 이와 같이 제2 스캔 버퍼 트랜지스터(SBT2)가 배치됨에 따라, 제2 추가 스캔 회로(ASC2) 또한 제1 추가 스캔 회로(ASC1)보다 기판(110) 외측에 배치될 수 있다. 따라서, 제2 스캔 스테이지(SST2)의 끝단은 제1 스캔 스테이지(SST1)의 끝단보다 기판(110) 외측으로 돌출될 수 있다.

상술한 바와 같이 제2 스캔 스테이지(SST2)의 끝단이 제1 스캔 스테이지(SST1)의 끝단보다 기판(110) 외측으로 돌출됨에 따라, 스캔 드라이버(SD)와 발광 드라이버(ED) 사이에 배치되는 스캔 클럭 배선(SCLK)은 제1 스캔 스테이지(SST1)와 제2 스캔 스테이지(SST2) 사이에서 사선 방향으로 연장될 수 있다. 이에, 제1 스캔 스테이지(SST1) 측부에 배치된 스캔 클럭 배선(SCLK)은 제2 스캔 스테이지(SST2) 측부에 배치된 스캔 클럭 배선(SCLK)보다 기판(110) 내측에 배치될 수 있다.

상술한 바와 같이 제2 스캔 스테이지(SST2)의 끝단이 제1 스캔 스테이지(SST1)의 끝단보다 기판(110) 외측으로 돌출됨에 따라, 얼라인 마크(AK)가 배치된 제2 스캔 스테이지(SST2)에 대응하는 제2 발광 스테이지(EST2)의 크기는 제1 스캔 스테이지(SST1)에 대응하는 제1 발광 스테이지(EST1)의 크기보다 작을 수 있다. 특히, 제2 발광 스테이지(EST2)의 제2 발광 버퍼 트랜지스터(EBT2)가 차지하는 면적은 제1 발광 스테이지(EST1)의 제1 발광 버퍼 트랜지스터(EBT1)가 차지하는 면적보다 작을 수 있다. 즉, 추가적인 베젤 영역의 증가를 방지하기 위해, 증가된 얼라인 마크(AK)의 크기에 대응하도록 제2 발광 버퍼 트랜지스터(EBT2)의 크기가 감소될 수 있다. 이에, 발광 클럭 배선(ECLK)은 제1 발광 스테이지(EST1) 및 제2 발광 스테이지(EST2)의 측부에서 사선 배치 없이 측부를 따라 배치될 수 있다.

본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 얼라인 마크(AK)를 게이트 구동부(GD) 내에 배치하여, 베젤 영역의 크기를 감소시킬 수 있다. 특히, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에는 더미 스캔 스테이지인 제2 스캔 스테이지(SST2)가 배치될 수 있고, 제2 스캔 스테이지(SST2)는 정상적으로 신호를 출력하지 않는 스테이지이다. 또한, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에는 더미 발광 스테이지인 제2 발광 스테이지(EST2)가 배치될 수 있고, 제2 발광 스테이지(EST2)는 정상적으로 신호를 출력하지 않는 스테이지이다. 이에, 본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 제2 스캔 스테이지(SST2)의 더미 스캔 버퍼 트랜지스터인 제2 스캔 버퍼 트랜지스터(SBT2)의 크기 및 제2 발광 스테이지(EST2)의 더미 발광 버퍼 트랜지스터인 제2 발광 버퍼 트랜지스터(EBT2)의 크기를 감소시키고, 얼라인 마크(AK)를 제2 스캔 스테이지(SST2)에 배치시켜, 표시 영역(AA)의 코너 영역에 대응하는 비표시 영역(NA)에 별도의 얼라인 마크(AK)를 배치시키지 않아도 되므로, 베젤 영역을 감소시킬 수 있다.

본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.

본 발명의 다른 특징에 따르면, 게이트 구동부는 스캔 드라이버 및 스캔 드라이버보다 기판 외측에 배치된 발광 드라이버를 포함하고, 복수의 스테이지는 스캔 드라이버에 포함되는 복수의 스캔 스테이지 및 발광 드라이버에 포함되는 복수의 발광 스테이지를 포함하고, 복수의 더미 스테이지는 복수의 더미 스캔 스테이지 및 복수의 더미 발광 스테이지를 포함하고, 얼라인 마크는 복수의 더미 스캔 스테이지 중 하나 이상의 더미 스캔 스테이지에 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 표시 영역은 라운드(round) 형상의 복수의 코너 영역을 가지고, 복수의 더미 스테이지는 복수의 코너 영역에 대응하는 비표시 영역에 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 스캔 스테이지 중 정상 출력 스캔 스테이지는 각각 정상 출력 스캔 버퍼 트랜지스터를 포함하고, 복수의 더미 스캔 스테이지는 각각 더미 스캔 버퍼 트랜지스터를 포함하고, 정상 출력 스캔 버퍼 트랜지스터가 차지하는 면적은 더미 스캔 버퍼 트랜지스터가 차지하는 면적보다 크고, 얼라인 마크는 하나 이상의 더미 스캔 스테이지에서 정상 출력 스캔 버퍼 트랜지스터에 대응하는 위치에 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 얼라인 마크는 더미 스캔 버퍼 트랜지스터보다 표시 영역에 인접하게 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 복수의 발광 스테이지 중 정상 출력 발광 스테이지는 각각 정상 출력 발광 버퍼 트랜지스터를 포함하고, 복수의 더미 발광 스테이지는 각각 더미 발광 버퍼 트랜지스터를 포함하고, 정상 출력 발광 버퍼 트랜지스터가 차지하는 면적은 더미 발광 버퍼 트랜지스터가 차지하는 면적보다 클 수 있다.

본 발명의 또 다른 특징에 따르면, 게이트 구동부는 스캔 드라이버와 발광 드라이버 사이에 배치되는 스캔 클럭 배선을 더 포함하고, 정상 출력 스테이지 측부에 배치된 스캔 클럭 배선은 더미 스테이지 측부에 배치된 스캔 클럭 배선보다 기판 내측에 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 더미 스캔 버퍼 트랜지스터는 정상 출력 스캔 버퍼 트랜지스터보다 기판 외측에 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 게이트 구동부는 발광 드라이버보다 기판 외측에 배치되는 발광 클럭 배선을 더 포함하고, 발광 클럭 배선은 정상 출력 스테이지와 더미 스테이지의 측부를 따라 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 얼라인 마크는 연속적으로 배치된 2개 이상의 더미 스테이지에 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 표시 장치는 기판 상에서 복수의 화소에 배치되고, 애노드, 발광층 및 캐소드를 포함하는 복수의 발광 소자; 비표시 영역에 배치된 저전위 전원 배선; 및 비표시 영역에서 게이트 구동부 및 얼라인 마크 상에 배치되고, 복수의 발광 소자의 애노드와 동일 물질로 이루어지고, 복수의 발광 소자의 캐소드와 저전위 전원 배선을 전기적으로 연결하는 연결 패턴을 더 포함하고, 연결 패턴은 얼라인 마크와 대응되는 제1 홀을 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 캐소드는 얼라인 마크와 대응되는 제2 홀을 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 표시 장치는 기판 상에 배치되고, 복수의 발광 소자와 전기적으로 연결된 복수의 트랜지스터를 더 포함하고, 얼라인 마크는 복수의 트랜지스터의 게이트 전극 또는 소스 전극 및 드레인 전극과 동일 물질로 이루어질 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100, 200, 300, 400: 표시 장치
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 층간 절연층
114: 패시베이션층
115: 제1 평탄화층
116: 제2 평탄화층
117: 뱅크
120: 트랜지스터
121: 액티브층
122: 소스 전극
123: 드레인 전극
124: 게이트 전극
130: 발광 소자
131: 제1 전극
132: 발광 구조물
133, 333: 제2 전극
140: 봉지부
141: 제1 무기 봉지층
142: 유기 봉지층
143: 제2 무기 봉지층
AA: 표시 영역
NA: 비표시 영역
NA1: 제1 비표시 영역
BA: 벤딩 영역
NA2: 제2 비표시 영역
PAD: 패드부
DD: 데이터 구동부
GD: 게이트 구동부
SD: 스캔 드라이버
SST: 스캔 스테이지
SST1: 제1 스캔 스테이지
SST2: 제2 스캔 스테이지
SBT: 스캔 버퍼 트랜지스터
SBT1: 제1 스캔 버퍼 트랜지스터
SBT2: 제2 스캔 버퍼 트랜지스터
ASC: 추가 스캔 회로
ASC1: 제1 추가 스캔 회로
ASC2: 제2 추가 스캔 회로
ED: 발광 드라이버
EST: 발광 스테이지
EST1: 제1 발광 스테이지
EST2: 제2 발광 스테이지
EBT: 발광 버퍼 트랜지스터
EBT1: 제1 발광 버퍼 트랜지스터
EBT2: 제2 발광 버퍼 트랜지스터
AEC: 추가 발광 회로
AEC1: 제1 추가 발광 회로
AEC2: 제2 추가 발광 회로
SCLK: 스캔 클럭 배선
ECLK: 발광 클럭 배선
VSS: 저전위 전원 배선
DAM1: 제1 댐
DAM2: 제2 댐
H1: 제1 홀
H2: 제2 홀
AK: 얼라인 마크
CP: 연결 패턴

Claims

표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
상기 표시 영역에 배치되는 복수의 화소;
상기 비표시 영역에서 상기 표시 영역의 양 측에 배치되고, 복수의 스테이지를 포함하는 게이트 구동부; 및
상기 게이트 구동부 내에 배치된 얼라인 마크를 포함하고,
상기 복수의 스테이지는 복수의 정상 출력 스테이지 및 신호를 출력하지 않는 복수의 더미 스테이지를 포함하고,
상기 얼라인 마크는 상기 복수의 더미 스테이지 중 하나 이상의 더미 스테이지에 배치되는, 표시 장치.
제1항에 있어서,
상기 게이트 구동부는 스캔 드라이버 및 상기 스캔 드라이버보다 상기 기판 외측에 배치된 발광 드라이버를 포함하고,
상기 복수의 스테이지는 상기 스캔 드라이버에 포함되는 복수의 스캔 스테이지 및 상기 발광 드라이버에 포함되는 복수의 발광 스테이지를 포함하고,
상기 복수의 더미 스테이지는 복수의 더미 스캔 스테이지 및 복수의 더미 발광 스테이지를 포함하고,
상기 얼라인 마크는 상기 복수의 더미 스캔 스테이지 중 하나 이상의 더미 스캔 스테이지에 배치되는, 표시 장치.
제2항에 있어서,
상기 표시 영역은 라운드(round) 형상의 복수의 코너 영역을 가지고,
상기 복수의 더미 스테이지는 상기 복수의 코너 영역에 대응하는 비표시 영역에 배치되는, 표시 장치.
제2항에 있어서,
상기 복수의 스캔 스테이지 중 정상 출력 스캔 스테이지는 각각 정상 출력 스캔 버퍼 트랜지스터를 포함하고,
상기 복수의 더미 스캔 스테이지는 각각 더미 스캔 버퍼 트랜지스터를 포함하고,
상기 정상 출력 스캔 버퍼 트랜지스터가 차지하는 면적은 상기 더미 스캔 버퍼 트랜지스터가 차지하는 면적보다 크고,
상기 얼라인 마크는 상기 하나 이상의 더미 스캔 스테이지에서 상기 정상 출력 스캔 버퍼 트랜지스터에 대응하는 위치에 배치되는, 표시 장치.
제4항에 있어서,
상기 얼라인 마크는 상기 더미 스캔 버퍼 트랜지스터보다 상기 표시 영역에 인접하게 배치되는, 표시 장치.
제5항에 있어서,
상기 복수의 발광 스테이지 중 정상 출력 발광 스테이지는 각각 정상 출력 발광 버퍼 트랜지스터를 포함하고,
상기 복수의 더미 발광 스테이지는 각각 더미 발광 버퍼 트랜지스터를 포함하고,
상기 정상 출력 발광 버퍼 트랜지스터가 차지하는 면적은 상기 더미 발광 버퍼 트랜지스터가 차지하는 면적보다 큰, 표시 장치.
제6항에 있어서,
상기 게이트 구동부는 상기 스캔 드라이버와 상기 발광 드라이버 사이에 배치되는 스캔 클럭 배선을 더 포함하고,
상기 정상 출력 스테이지 측부에 배치된 상기 스캔 클럭 배선은 상기 더미 스테이지 측부에 배치된 상기 스캔 클럭 배선보다 상기 기판 내측에 배치되는, 표시 장치.
제6항에 있어서,
상기 더미 스캔 버퍼 트랜지스터는 상기 정상 출력 스캔 버퍼 트랜지스터보다 상기 기판 외측에 배치되는, 표시 장치.
제6항에 있어서,
상기 게이트 구동부는 상기 발광 드라이버보다 상기 기판 외측에 배치되는 발광 클럭 배선을 더 포함하고,
상기 발광 클럭 배선은 상기 정상 출력 스테이지와 상기 더미 스테이지의 측부를 따라 배치되는, 표시 장치.
제1항에 있어서,
상기 얼라인 마크는 연속적으로 배치된 2개 이상의 더미 스테이지에 배치되는, 표시 장치.
제1항에 있어서,
상기 기판 상에서 상기 복수의 화소에 배치되고, 애노드, 발광층 및 캐소드를 포함하는 복수의 발광 소자;
상기 비표시 영역에 배치된 저전위 전원 배선; 및
상기 비표시 영역에서 상기 게이트 구동부 및 상기 얼라인 마크 상에 배치되고, 상기 복수의 발광 소자의 애노드와 동일 물질로 이루어지고, 상기 복수의 발광 소자의 캐소드와 상기 저전위 전원 배선을 전기적으로 연결하는 연결 패턴을 더 포함하고,
상기 연결 패턴은 상기 얼라인 마크와 대응되는 제1 홀을 포함하는, 표시 장치.
제11항에 있어서,
상기 캐소드는 상기 얼라인 마크와 대응되는 제2 홀을 포함하는, 표시 장치.
제12항에 있어서,
상기 기판 상에 배치되고, 상기 복수의 발광 소자와 전기적으로 연결된 복수의 트랜지스터를 더 포함하고,
상기 얼라인 마크는 상기 복수의 트랜지스터의 게이트 전극 또는 소스 전극 및 드레인 전극과 동일 물질로 이루어지는, 표시 장치.