KR20230090379A - 표시패널 및 그의 제조방법 - Google Patents
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Abstract
표시패널 및 그의 제조방법이 제공된다. 표시패널의 제조방법은 지지기판 상의 표시영역에 회로 어레이를 배치하고, 상기 지지기판 상의 비표시영역에 복수의 연결라인을 배치하는 단계, 상기 지지기판 상에 비아막을 배치하는 단계, 상기 비아막을 패터닝하여 상기 지지기판의 상기 비표시영역에 상기 표시영역을 둘러싸는 형태의 실링홀을 마련하는 단계, 봉지기판에 상기 표시영역을 둘러싸는 형태의 실링층을 배치하는 단계, 상기 지지기판과 상기 봉지기판을 정렬하는 단계, 및 상기 지지기판과 상기 봉지기판을 합착하는 단계를 포함한다. 여기서, 상기 회로 어레이와 상기 복수의 연결라인을 배치하는 단계는 버퍼막 상의 반도체재료막을 패터닝하여 차광패턴에 중첩되는 액티브층을 배치하고 상기 실링홀과 제1 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층을 배치하는 단계를 포함한다.
Description
본 발명은 표시패널 및 그의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시장치는 영상 표시를 위한 광을 방출하는 표시패널을 포함한다.
표시패널의 적어도 일면은 영상 표시를 위한 광을 방출하는 표시영역과, 표시영역 주변의 비표시영역을 포함할 수 있다.
표시패널은 상호 대향하고 상호 합착되는 한 쌍의 기판과, 한 쌍의 기판 사이에 배치되는 편광물질 또는 발광물질을 포함할 수 있다.
그런데, 한 쌍의 기판을 합착시키기 위한 실링부재 주변에 유기재료가 잔류되는 경우, 한 쌍의 기판의 합착에 대한 신뢰도가 저하될 수 있다. 이에, 표시패널은 실링부재가 배치되는 영역에서 유기재료의 절연막을 제거하기 위한 실링홀을 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 실링홀에 의한 도전성 패턴의 손상을 방지할 수 있는 표시패널 및 그의 제조방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시패널의 제조방법은 영상 표시를 위한 광을 방출하는 복수의 화소영역을 포함한 표시영역과, 상기 표시영역의 주변인 비표시영역을 포함하는 지지기판을 마련하는 단계, 상기 지지기판 상의 상기 표시영역에 상기 복수의 화소영역과 대응한 복수의 박막트랜지스터와 상기 복수의 박막트랜지스터와 연결되는 복수의 신호라인을 포함하는 회로 어레이를 배치하고, 상기 지지기판 상의 상기 비표시영역에 상기 복수의 신호라인과 연결되는 복수의 연결라인을 배치하는 단계, 상기 지지기판 상에 상기 회로 어레이 및 상기 복수의 연결라인을 덮는 비아막을 배치하는 단계, 상기 비아막을 패터닝하여 상기 지지기판의 상기 비표시영역에 상기 표시영역을 둘러싸는 형태의 실링홀을 마련하는 단계, 적어도 상기 표시영역을 포함하는 봉지기판에 상기 표시영역을 둘러싸는 형태의 실링층을 배치하는 단계, 상기 실링층과 상기 실링홀이 상호 마주하는 방향으로 상기 지지기판과 상기 봉지기판을 정렬하는 단계, 및 상기 실링홀에 상기 실링층을 배치하고 상기 지지기판과 상기 봉지기판을 합착하는 단계를 포함한다. 여기서, 상기 회로 어레이와 상기 복수의 연결라인을 배치하는 단계는 상기 지지기판 상의 제1 도전재료막을 패터닝하여 상기 복수의 화소영역에 차광패턴을 배치하고 상기 비표시영역에 제1 연결라인패턴을 배치하는 단계, 상기 지지기판 상에 상기 차광패턴 및 상기 제1 연결라인패턴을 덮는 버퍼막을 배치하는 단계, 상기 버퍼막 상의 반도체재료막을 패터닝하여 상기 차광패턴에 중첩되는 액티브층을 배치하고 상기 실링홀과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층을 배치하는 단계, 상기 버퍼막 상의 제1 절연재료막 및 상기 제1 절연재료막 상의 제2 도전재료막을 패터닝하여 상기 액티브층의 채널영역에 게이트절연층과 게이트전극의 적층구조물을 배치하고, 상기 비표시영역에 상기 게이트절연층과 제2 연결라인패턴의 적층구조물을 배치하는 단계, 및 상기 버퍼막 상에 상기 액티브층, 상기 식각방지층, 상기 게이트전극 및 상기 제2 연결라인패턴을 덮는 층간절연막을 배치하는 단계를 포함한다. 상기 복수의 연결라인 각각은 상기 제1 연결라인패턴과 상기 제2 연결라인패턴 중 적어도 하나를 포함한다.
일 실시예에 따른 표시패널의 제조방법은 상기 실링홀을 마련하는 단계 이후에, 상기 비아막 상에 상기 복수의 화소영역에 대응한 복수의 발광소자를 포함하는 발광 어레이를 배치하는 단계, 및 상기 발광 어레이를 덮는 밀봉구조물을 배치하는 단계를 더 포함할 수 있다. 상기 실링홀을 마련하는 단계에서, 상기 지지기판의 상기 비표시영역에 상기 표시영역을 둘러싸는 형태이고 상기 실링홀보다 상기 표시영역에 인접한 둘 이상의 제1 밸리를 더 마련하며, 상기 액티브층을 배치하는 단계에서, 상기 식각방지층은 상기 둘 이상의 제1 밸리 각각과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부에 더 대응하고, 상기 실링홀 및 상기 둘 이상의 제1 밸리를 마련하는 단계에서, 상기 둘 이상의 제1 밸리 사이에 상기 비아막과 동일층으로 이루어진 제1 댐층이 마련될 수 있다.
상기 실링홀 및 상기 둘 이상의 제1 밸리를 마련하는 단계는 상기 비아막 상에 제1 두께의 마스크재료막을 배치하는 단계, 하프톤마스크를 이용한 노광 공정을 통해, 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각에 대응하고 상기 제1 두께보다 작은 제2 두께의 제1 차단부와, 상기 복수의 화소영역 각각에 대응하고 상기 마스크재료막을 관통하는 적어도 하나의 제1 개구부와, 상기 제1 차단부 및 상기 적어도 하나의 제1 개구부를 제외한 나머지이고 상기 제1 두께의 마스크재료막으로 이루어진 제2 차단부를 포함한 노광마스크를 마련하는 단계, 상기 노광마스크의 상기 적어도 하나의 제1 개구부에 대응한 비아막을 패터닝하여, 상기 복수의 화소영역 각각에 대응한 적어도 하나의 콘택홀을 배치하는 단계, 상기 노광마스크에 대한 애싱(ashing) 공정을 통해, 상기 적어도 하나의 제1 개구부와, 상기 제2 차단부에 대응하고 상기 제1 두께보다 작은 제3 두께로 이루어진 제3 차단부와, 상기 제1 차단부에 대응하고 상기 비아막을 노출하는 제2 개구부를 포함한 변경마스크를 마련하는 단계, 상기 변경마스크의 상기 제2 개구부에 대응한 비아막을 패터닝하여, 상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계, 및 상기 변경마스크를 제거하는 단계를 포함할 수 있다.
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층을 덮는 층간절연막의 일부가 상기 비아막과 함께 패터닝되어 상기 식각방지층의 일부가 노출되고, 상기 노출된 식각방지층의 적어도 일부가 패터닝되어, 상기 층간절연막은 상기 패터닝된 식각방지층에 대응하고 상기 버퍼막으로부터 이격된 언더컷 구조를 포함할 수 있다.
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층의 다른 일부는 상기 층간절연막의 상기 언더컷 구조와 상기 버퍼막 사이에 잔류될 수 있다.
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층이 모두 제거될 수 있다.
상기 노광마스크를 마련하는 단계에서, 상기 하프톤마스크는 상기 지지기판을 분할한 복수의 마스크영역에 각각 대응하고, 상기 노광 공정은 복수의 마스크영역 각각에 대해 실시되며, 상기 복수의 마스크영역 각각은 상기 복수의 마스크영역 간의 경계에 인접하고 상기 노광 공정에 중복적으로 노출되는 중복노광영역을 포함하고, 상기 액티브층 및 상기 식각방지층을 배치하는 단계에서, 상기 식각방지층은 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각의 상기 중복노광영역에 대응할 수 있다.
상기 회로 어레이와 상기 복수의 연결라인을 배치하는 단계는, 상기 층간절연막을 배치하는 단계 이후에, 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각과 상기 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 보조 식각방지층을 배치하는 단계를 더 포함하고, 상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 비아막은 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각과 상기 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 보조 식각방지층에 의한 언더컷 구조를 포함할 수 있다.
상기 마스크재료막을 배치하는 단계에서 상기 마스크재료막은 실록산(Siloxane)을 포함할 수 있다.
상기 발광 어레이를 배치하는 단계는 상기 비아막 상에 상기 복수의 화소영역에 각각 대응하는 복수의 화소전극을 배치하는 단계, 상기 비아막 상의 제2 절연재료막을 패터닝하여 상기 복수의 화소영역 간의 경계에 대응하고 상기 복수의 화소전극 각각의 가장자리를 덮는 화소정의막을 배치하는 단계, 상기 복수의 화소전극에 각각 복수의 발광층을 배치하는 단계, 및 상기 화소정의막 및 상기 복수의 발광층 상에 상기 복수의 화소영역에 대응한 공통전극을 배치하는 단계를 포함할 수 있다. 상기 화소정의막을 배치하는 단계에서, 상기 비표시영역에 상기 둘 이상의 제1 밸리에 각각 이어지는 둘 이상의 제2 밸리를 더 배치하고, 상기 화소정의막 및 상기 둘 이상의 제2 밸리를 배치하는 단계에서, 상기 둘 이상의 제2 밸리 사이의 상기 제1 댐층 상에 상기 화소정의막과 동일층으로 이루어진 제2 댐층이 마련될 수 있다.
상기 밀봉구조물을 배치하는 단계는 상기 발광 어레이 상에 무기절연재료의 제1 밀봉막을 배치하는 단계, 상기 제1 밀봉막 상에 유기절연재료의 제2 밀봉막을 배치하는 단계, 및 상기 제1 밀봉막 상에 상기 제2 밀봉막을 덮는 상기 무기절연재료의 제3 밀봉막을 배치하는 단계를 포함하며, 상기 제1 밀봉막을 배치하는 단계에서, 상기 제1 밀봉막은 상기 발광 어레이와 상기 제2 댐층을 덮고, 상기 제2 밀봉막을 배치하는 단계에서, 상기 제2 밀봉막은 상기 제1 댐층 및 상기 제2 댐층에 대응한 가장자리를 가질 수 있다.
상기 적어도 하나의 콘택홀을 배치하는 단계에서, 상기 적어도 하나의 콘택홀 중 일부는 상기 비아막과 상기 층간절연막을 관통하고, 다른 일부는 상기 비아막과 상기 층간절연막과 상기 버퍼막을 관통하며, 상기 복수의 화소전극을 배치하는 단계에서, 상기 화소전극은 상기 비아막과 상기 층간절연막을 관통하는 콘택홀을 통해 상기 액티브층 중 상기 채널영역의 어느 일측에 접하는 일부에 연결될 수 있다.
상기 과제 해결을 위한 다른 일 실시예에 따른 표시패널의 제조방법은 영상 표시를 위한 광을 방출하는 복수의 화소영역을 포함한 표시영역과, 상기 표시영역의 주변인 비표시영역을 포함하는 지지기판을 마련하는 단계, 상기 지지기판 상의 상기 표시영역에 상기 복수의 화소영역과 대응한 복수의 박막트랜지스터와 상기 복수의 박막트랜지스터와 연결되는 복수의 신호라인을 포함하는 회로 어레이를 배치하고, 상기 지지기판 상의 상기 비표시영역에 상기 복수의 신호라인과 연결되는 복수의 연결라인을 배치하는 단계, 상기 지지기판 상에 상기 회로 어레이 및 상기 복수의 연결라인을 덮는 비아막을 배치하는 단계, 상기 비아막을 패터닝하여 상기 지지기판의 상기 비표시영역에 상기 표시영역을 둘러싸는 형태의 실링홀을 마련하는 단계, 적어도 상기 표시영역을 포함하는 봉지기판에 상기 표시영역을 둘러싸는 형태의 실링층을 배치하는 단계, 상기 실링층과 상기 실링홀이 상호 마주하는 방향으로 상기 지지기판과 상기 봉지기판을 정렬하는 단계, 및 상기 실링홀에 상기 실링층을 배치하고 상기 실링층을 통해 상기 지지기판과 상기 봉지기판을 합착하는 단계를 포함한다. 상기 회로 어레이와 상기 복수의 연결라인을 배치하는 단계는 상기 지지기판 상의 제1 도전재료막을 패터닝하여 상기 복수의 화소영역에 차광패턴을 배치하고 상기 비표시영역에 제1 연결라인패턴을 배치하는 단계, 상기 지지기판 상에 상기 차광패턴 및 상기 제1 연결라인패턴을 덮는 버퍼막을 배치하는 단계, 상기 버퍼막 상의 반도체재료막을 패터닝하여 상기 차광패턴에 중첩되는 액티브층을 배치하는 단계, 상기 버퍼막 상의 제1 절연재료막 및 상기 제1 절연재료막 상의 제2 도전재료막을 패터닝하여 상기 액티브층의 채널영역에 게이트절연층과 게이트전극의 적층구조물을 배치하고, 상기 비표시영역에 상기 게이트절연층과 제2 연결라인패턴의 적층구조물을 배치하는 단계, 상기 버퍼막 상에 상기 액티브층, 상기 게이트전극 및 상기 제2 연결라인패턴을 덮는 층간절연막을 배치하는 단계, 및 상기 실링홀과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부, 및 상기 실링홀과 상기 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층을 배치하는 단계를 포함한다. 상기 복수의 연결라인 각각은 상기 제1 연결라인패턴과 상기 제2 연결라인패턴 중 적어도 하나를 포함한다.
다른 일 실시예에 따른 표시패널의 제조방법은 상기 실링홀을 마련하는 단계 이후에, 상기 비아막 상에 상기 복수의 화소영역에 대응한 복수의 발광소자를 포함하는 발광 어레이를 배치하는 단계, 및 상기 발광 어레이를 덮는 밀봉구조물을 배치하는 단계를 더 포함할 수 있다. 상기 실링홀을 마련하는 단계에서, 상기 지지기판의 상기 비표시영역에 상기 표시영역을 둘러싸는 형태이고 상기 실링홀보다 상기 표시영역에 인접한 둘 이상의 제1 밸리를 더 마련하며, 상기 식각방지층을 배치하는 단계에서, 상기 식각방지층은 상기 둘 이상의 제1 밸리 각각과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부, 및 상기 둘 이상의 제1 밸리 각각과 상기 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 더 대응하고, 상기 실링홀 및 상기 둘 이상의 제1 밸리를 마련하는 단계에서, 상기 둘 이상의 제1 밸리 사이에 상기 비아막과 동일층으로 이루어진 제1 댐층이 마련될 수 있다.
상기 실링홀 및 상기 둘 이상의 제1 밸리를 마련하는 단계는 상기 비아막 상에 제1 두께의 마스크재료막을 배치하는 단계, 하프톤마스크를 이용한 노광 공정을 통해, 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각에 대응하고 상기 제1 두께보다 작은 제2 두께의 제1 차단부와, 상기 복수의 화소영역 각각에 대응하고 상기 마스크재료막을 관통하는 적어도 하나의 제1 개구부와, 상기 제1 차단부 및 상기 적어도 하나의 제1 개구부를 제외한 나머지이고 상기 제1 두께의 마스크재료막으로 이루어진 제2 차단부를 포함한 노광마스크를 마련하는 단계, 상기 노광마스크의 상기 적어도 하나의 제1 개구부에 대응한 비아막을 패터닝하여, 상기 복수의 화소영역 각각에 대응한 적어도 하나의 콘택홀을 배치하는 단계, 상기 노광마스크에 대한 애싱(ashing) 공정을 통해, 상기 적어도 하나의 제1 개구부와, 상기 제2 차단부에 대응하고 상기 제1 두께보다 작은 제3 두께로 이루어진 제3 차단부와, 상기 제1 차단부에 대응하고 상기 비아막을 노출하는 제2 개구부를 포함한 변경마스크를 마련하는 단계, 상기 변경마스크의 상기 제2 개구부에 대응한 비아막을 패터닝하여, 상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계, 및 상기 변경마스크를 제거하는 단계를 포함할 수 있다.
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층의 적어도 일부가 패터닝되어, 상기 비아막은 상기 패터닝된 식각방지층에 대응하고 상기 층간절연막으로부터 이격된 언더컷 구조를 포함할 수 있다.
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층의 다른 일부는 상기 비아막의 상기 언더컷 구조와 상기 층간절연막 사이에 잔류될 수 있다.
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층이 모두 제거될 수 있다.
상기 노광마스크를 마련하는 단계에서, 상기 하프톤마스크는 상기 지지기판을 분할한 복수의 마스크영역에 각각 대응하고, 상기 노광 공정은 복수의 마스크영역 각각에 대해 실시되며, 상기 복수의 마스크영역 각각은 상기 복수의 마스크영역 간의 경계에 인접하고 상기 노광 공정에 중복적으로 노출되는 중복노광영역을 포함하고, 상기 식각방지층을 배치하는 단계에서, 상기 식각방지층은 상기 중복노광영역에 더 대응할 수 있다.
상기 마스크재료막을 배치하는 단계에서, 상기 마스크재료막은 실록산(Siloxane)을 포함할 수 있다.
상기 발광 어레이를 배치하는 단계는 상기 비아막 상에 상기 복수의 화소영역에 각각 대응하는 복수의 화소전극을 배치하는 단계, 상기 비아막 상의 제2 절연재료막을 패터닝하여 상기 복수의 화소영역 간의 경계에 대응하고 상기 복수의 화소전극 각각의 가장자리를 덮는 화소정의막을 배치하는 단계, 상기 복수의 화소전극에 각각 복수의 발광층을 배치하는 단계, 및 상기 화소정의막 및 상기 복수의 발광층 상에 상기 복수의 화소영역에 대응한 공통전극을 배치하는 단계를 포함할 수 있다. 상기 화소정의막을 배치하는 단계에서, 상기 비표시영역에 상기 둘 이상의 제1 밸리에 각각 이어지는 둘 이상의 제2 밸리를 더 배치하고, 상기 화소정의막 및 상기 둘 이상의 제2 밸리를 배치하는 단계에서, 상기 둘 이상의 제2 밸리 사이의 상기 제1 댐층 상에 상기 화소정의막과 동일층으로 이루어진 제2 댐층이 마련될 수 있다.
상기 밀봉구조물을 배치하는 단계는 상기 발광 어레이 상에 무기절연재료의 제1 밀봉막을 배치하는 단계, 상기 제1 밀봉막 상에 유기절연재료의 제2 밀봉막을 배치하는 단계, 및 상기 제1 밀봉막 상에 상기 제2 밀봉막을 덮는 상기 무기절연재료의 제3 밀봉막을 배치하는 단계를 포함할 수 있다. 상기 제1 밀봉막을 배치하는 단계에서, 상기 제1 밀봉막은 상기 발광 어레이와 상기 제2 댐층을 덮고, 상기 제2 밀봉막을 배치하는 단계에서, 상기 제2 밀봉막은 상기 제1 댐층 및 상기 제2 댐층에 대응한 가장자리를 가질 수 있다.
상기 적어도 하나의 콘택홀을 배치하는 단계에서, 상기 적어도 하나의 콘택홀 중 일부는 상기 비아막과 상기 층간절연막을 관통하고, 다른 일부는 상기 비아막과 상기 층간절연막과 상기 버퍼막을 관통하며, 상기 복수의 화소전극을 배치하는 단계에서, 상기 화소전극은 상기 비아막과 상기 층간절연막을 관통하는 콘택홀을 통해 상기 액티브층 중 상기 채널영역의 어느 일측에 접하는 일부에 연결될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시패널은 영상 표시를 위한 광을 방출하는 복수의 화소영역을 포함한 표시영역과, 상기 표시영역의 주변인 비표시영역을 포함하는 지지기판, 상기 지지기판 상의 상기 표시영역에 배치되고 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터와, 상기 복수의 박막트랜지스터에 연결되는 복수의 신호라인을 포함하는 회로 어레이, 상기 지지기판 상의 상기 비표시영역에 배치되고 상기 복수의 신호라인에 연결되는 복수의 연결라인, 상기 지지기판 상에 배치되고 상기 회로 어레이 및 상기 복수의 연결라인을 덮는 비아막, 상기 비표시영역에 상기 표시영역을 둘러싸는 형태로 배치되고 상기 비아막을 관통하는 실링홀, 상기 지지기판 상의 상기 실링홀에 배치되는 실링층, 및 상기 지지기판에 대향하고 상기 실링층에 의해 상기 지지기판과 합착되는 봉지기판을 포함한다. 상기 복수의 박막트랜지스터 각각은 상기 지지기판 상에 배치되는 차광패턴, 상기 지지기판 상에 배치되고 상기 차광패턴을 덮는 버퍼막, 상기 버퍼막 상에 배치되고 상기 차광패턴에 중첩되는 액티브층, 상기 액티브층의 채널영역 상에 배치되는 게이트절연층, 상기 게이트절연층 상에 배치되는 게이트전극, 및 상기 버퍼막 상에 배치되고 상기 액티브층 및 상기 게이트전극을 덮는 층간절연막을 포함한다. 상기 복수의 연결라인 각각은 상기 차광패턴과 동일층으로 이루어진 제1 연결라인패턴과, 상기 게이트전극과 동일층으로 이루어진 제2 연결라인패턴 중 적어도 하나를 포함한다. 상기 층간절연막은 상기 실링홀과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층에 의한 단차를 포함한 형태로 이루어진다.
상기 식각방지층은 상기 액티브층과 동일층으로 이루어질 수 있다.
일 실시예에 따른 표시패널은 상기 비아막 상에 배치되고 상기 복수의 화소영역에 대응한 복수의 발광소자를 포함하는 발광 어레이, 상기 발광 어레이를 덮는 밀봉구조물, 및 상기 비표시영역에 상기 표시영역을 둘러싸는 형태로 배치되고 상기 실링홀보다 상기 표시영역에 인접하며 상기 비아막을 관통하고 상호 이격되는 둘 이상의 제1 밸리을 더 포함할 수 있다. 상기 층간절연막은 상기 둘 이상의 제1 밸리 각각과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응한 식각방지층에 의한 단차를 더 포함한 형태로 이루어질 수 있다.
상기 식각방지층의 적어도 일부는 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각에 대응한 비아막과 함께 패터닝되고, 상기 층간절연막은 상기 패터닝된 식각방지층에 대응하고 상기 버퍼막으로부터 이격된 언더컷 구조를 포함할 수 있다.
상기 식각방지층의 다른 일부는 상기 층간절연막의 상기 언더컷 구조와 상기 버퍼막 사이에 잔류될 수 있다.
상기 식각방지층은 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각에 대응한 비아막과 함께 모두 제거될 수 있다.
상기 지지기판은 복수의 마스크영역으로 분할되고, 상기 복수의 마스크영역 각각은 상기 복수의 마스크영역 간의 경계에 인접한 중복노광영역을 포함하며, 상기 식각방지층은 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각의 상기 중복노광영역에 대응할 수 있다.
상기 비아막은 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각과 상기 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하고 상기 층간절연막 상에 배치된 보조 식각방지층에 의한 언더컷 구조를 포함할 수 있다.
상기 발광 어레이는 상기 비아막 상에 배치되고 상기 복수의 화소영역에 각각 대응한 복수의 화소전극, 상기 비아막 상에 배치되고 상기 복수의 화소영역 간의 경계에 대응하며 상기 복수의 화소전극 각각의 가장자리를 덮는 화소정의막, 상기 복수의 화소전극 상에 각각 배치되는 복수의 발광층, 상기 화소정의막 및 상기 복수의 발광층 상에 배치되고 상기 복수의 화소영역에 대응한 공통전극을 포함할 수 있다. 상기 둘 이상의 제1 밸리에 각각 이어지고 상기 화소정의막을 관통하는 둘 이상의 제2 밸리를 더 포함할 수 있다.
상기 밀봉구조물은 상기 발광 어레이와 상기 제2 댐층을 덮고 무기절연재료로 이루어진 제1 밀봉막, 상기 제1 밀봉막 상에 배치되고 유기절연재료로 이루어지며 상기 제1 댐층 및 상기 제2 댐층에 대응한 가장자리를 갖는 제2 밀봉막, 및 상기 제1 밀봉막 상에 배치되며 상기 제2 밀봉막을 덮고 상기 무기절연재료로 이루어진 제3 밀봉막을 포함할 수 있다.
상기 화소전극은 상기 비아막과 상기 층간절연막을 관통하는 콘택홀을 통해 상기 액티브층 중 상기 채널영역의 어느 일측에 접하는 일부에 연결될 수 있다.
상기 지지기판 상의 상기 비표시영역에 배치되며, 상기 복수의 신호라인 중 상기 복수의 화소영역에 스캔신호를 공급하는 복수의 스캔라인을 구동하는 스캔구동회로를 더 포함하고, 상기 스캔구동회로는 상기 실링홀과 상기 둘 이상의 제1 밸리 사이에 배치되며 상기 비아막으로 덮일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시패널은 실링층이 배치되고 비아막을 관통하는 실링홀과 지지기판 상의 비표시영역에 배치된 제1 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층을 포함한다. 이에 따라, 실링홀의 배치를 위한 패터닝 공정 시, 제1 연결라인패턴이 식각방지층으로 보호될 수 있다.
여기서, 식각방지층은 액티브층과 동일층으로 마련됨으로써, 마스크 공정 수의 증가가 방지될 수 있다.
더불어, 층간절연막이 식각방지층을 덮은 상태에서 실링홀이 마련되므로, 층간절연막은 식각방지층에 대응한 단차 또는 언더컷 구조를 포함할 수 있다. 그로 인해, 실링층과 층간절연막 사이의 접촉면적이 증가될 수 있고, 산소 및 수분의 침투 경로가 더욱 복잡해질 수 있으므로, 밀봉의 신뢰도가 향상될 수 있다.
다른 일 실시예에 따른 표시패널은 별도의 마스크 공정을 통해 층간절연막 상에 배치되는 식각방지층을 포함한다. 여기서, 식각방지층은 실링홀과 제1 연결라인패턴 간의 중첩영역 중 적어도 일부 및 실링홀과 게이트절연층 상에 배치되는 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응된다. 이와 같이 하면, 실링홀의 배치를 위한 패터닝 공정 시, 제1 연결라인패턴 및 제2 연결라인패턴 모두 식각방지층으로 보호될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시장치를 보여주는 평면도이다.
도 2는 도 1의 A-A'에 대한 예시를 보여주는 단면도이다.
도 3은 도 2의 지지기판 및 회로 어레이에 대한 예시를 보여주는 평면도이다.
도 4는 도 3의 어느 하나의 화소영역에 대응한 화소구동회로의 예시를 보여주는 등가회로도이다.
도 5는 도 4의 제1 박막트랜지스터, 제2 박막트랜지스터 및 스토리지 커패시터의 예시를 보여주는 단면도이다.
도 6, 도 7 및 도 8은 제1 실시예에 따른 도 3의 B-B'에 대한 예시들을 보여주는 단면도이다.
도 9 및 도 10은 제2 실시예에 따른 도 3의 B-B'에 대한 예시들을 보여주는 단면도이다.
도 11 및 도 12는 제3 실시예에 따른 도 3의 B-B'에 대한 예시들을 보여주는 단면도이다.
도 13은 제4 실시예에 따른 지지기판을 분할한 복수의 마스크영역을 보여주는 평면도이다.
도 14는 도 13의 C-C'에 대한 예시를 보여주는 단면도이다.
도 15, 도 16 및 도 17은 제1 실시예에 따른 표시패널의 제조방법을 보여주는 순서도이다.
도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35, 도 36, 도 37, 도 38, 도 39, 도 40, 도 41, 도 42, 도 43, 도 44 및 도 45는 도 15, 도 16 및 도 17의 단계 별 공정도이다.
도 46은 제2 실시예에 따른 표시패널의 제조방법을 보여주는 순서도이다.
도 47는 도 46의 식각방지층을 배치하는 단계 이후의 도 15의 비아막을 배치하는 단계를 나타낸 공정도이다.
도 2는 도 1의 A-A'에 대한 예시를 보여주는 단면도이다.
도 3은 도 2의 지지기판 및 회로 어레이에 대한 예시를 보여주는 평면도이다.
도 4는 도 3의 어느 하나의 화소영역에 대응한 화소구동회로의 예시를 보여주는 등가회로도이다.
도 5는 도 4의 제1 박막트랜지스터, 제2 박막트랜지스터 및 스토리지 커패시터의 예시를 보여주는 단면도이다.
도 6, 도 7 및 도 8은 제1 실시예에 따른 도 3의 B-B'에 대한 예시들을 보여주는 단면도이다.
도 9 및 도 10은 제2 실시예에 따른 도 3의 B-B'에 대한 예시들을 보여주는 단면도이다.
도 11 및 도 12는 제3 실시예에 따른 도 3의 B-B'에 대한 예시들을 보여주는 단면도이다.
도 13은 제4 실시예에 따른 지지기판을 분할한 복수의 마스크영역을 보여주는 평면도이다.
도 14는 도 13의 C-C'에 대한 예시를 보여주는 단면도이다.
도 15, 도 16 및 도 17은 제1 실시예에 따른 표시패널의 제조방법을 보여주는 순서도이다.
도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35, 도 36, 도 37, 도 38, 도 39, 도 40, 도 41, 도 42, 도 43, 도 44 및 도 45는 도 15, 도 16 및 도 17의 단계 별 공정도이다.
도 46은 제2 실시예에 따른 표시패널의 제조방법을 보여주는 순서도이다.
도 47는 도 46의 식각방지층을 배치하는 단계 이후의 도 15의 비아막을 배치하는 단계를 나타낸 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시장치를 보여주는 평면도이다. 도 2는 도 1의 A-A'에 대한 예시를 보여주는 단면도이다. 도 3은 도 2의 지지기판 및 회로 어레이에 대한 예시를 보여주는 평면도이다. 도 4는 도 3의 어느 하나의 화소영역에 대응한 화소구동회로의 예시를 보여주는 등가회로도이다. 도 5는 도 4의 제1 박막트랜지스터, 제2 박막트랜지스터 및 스토리지 커패시터의 예시를 보여주는 단면도이다.
도 1을 참조하면, 일 실시예에 따른 표시장치(10)는 영상을 표시하는 화면을 제공하는 장치이다.
표시장치(10)는 영상 표시를 위한 광을 방출하는 평판 형태의 표시패널(100)과, 표시패널(100)의 구동을 위한 신호 또는 전원을 공급하는 표시구동회로(200) 및 표시회로보드(300)를 포함할 수 있다.
일 예로, 표시장치(10)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션 및 UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 구비될 수 있다. 또는, 표시장치(10)는 텔레비전, 노트북, 모니터, 광고판 및 사물 인터넷(internet of things, IOT) 등의 표시부로 마련될 수 있다. 또는, 표시장치(10)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 구비될 수 있다. 또는, 표시장치(10)는 자동차의 계기판, 자동차의 센터페시아(center fascia), 자동차의 대쉬 보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 또는 자동차의 뒷좌석용 엔터테인먼트로서 앞좌석의 배면에 배치되는 디스플레이로 마련될 수 있다.
표시장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시장치일 수 있다. 다만, 일 실시예는 유기 발광 표시장치로 제한되지 않으며, 밀봉을 위한 유기막을 구비하는 구조라면 어느 것이든 적용될 수 있다. 일 예로, 표시장치(10)는 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치 중 어느 하나일 수 있다.
표시패널(100)은 평판형태로 마련되고, 영상 표시를 위한 광을 방출하는 표시영역(DA: Display Area)을 포함한다.
표시패널(100)은 연성으로 마련되고, 용이하게 변형될 수 있다. 이 경우, 표시패널(100)은 적어도 일측이 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말린 형태일 수 있다.
표시영역(DA)은 제1 방향(DR1)의 장변과 제1 방향(DR1)에 수직한 제2 방향(DR2)의 단변을 포함한 직사각형 형태일 수 있다. 표시영역(DA)의 모서리에서 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변은 직선으로 이루어지고 직각 형태의 접점을 이룰 수 있다. 또는 표시영역(DA)의 모서리에서 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변은 곡선으로 이루어질 수도 있다.
일 실시예에 따른 표시영역(DA)은 직사각형 형태로 한정되지 않으며, 표시장치(10)가 적용되는 기기에 따라 다각형, 원형 및 타원형 등과 같이 다양하게 변형될 수 있다.
표시구동회로(200)는 집적회로 칩(integrated circuit chip)으로 마련될 수 있다. 표시구동회로(200)의 집적회로 칩은 표시패널(100)의 적어도 일측 가장자리(도 1의 상측 가장자리)에 실장될 수 있다.
일 예로, 표시구동회로(200)의 집적회로 칩은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시패널(100)에 직접 실장될 수 있다.
또는, 도 1의 도시와 달리, 표시구동회로(200)의 집적회로 칩은 표시회로보드(300)에 실장될 수 있다.
표시회로보드(300)는 이방성 도전 필름(anisotropic conductive film)을 포함할 수 있다. 일 예로, 표시회로보드(300)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
표시회로보드(300)는 표시패널(100) 중 적어도 일측 가장자리(도 1의 상측 가장자리)에 배치된 신호패드에 부착될 수 있다. 이로 인해, 표시회로보드(300)의 리드 라인(미도시)이 표시패널(100)의 신호패드에 전기적으로 연결될 수 있다.
도 1의 도시와 달리, 표시장치(10)는 표시영역(DA) 중 사용자의 터치 지점을 감지하기 위한 터치감지유닛(미도시)과, 터치감지유닛을 구동하는 터치구동회로(미도시)를 더 포함할 수 있다.
터치감지유닛은 표시패널(100)에 내장되거나, 또는 표시패널(100) 위에 배치될 수 있다.
터치구동회로는 집적회로 칩(integrated circuit chip)으로 마련되고, 터치구동회로의 집적회로 칩은 표시패널(100) 또는 표시회로보드(300)에 실장될 수 있다.
도 2를 참조하면, 표시패널(100)은 지지기판(110), 지지기판(110) 상에 배치되는 회로 어레이(120)와 복수의 연결라인(130), 회로 어레이(120)를 덮는 비아막(140), 비아막(140)을 관통하는 실링홀(141), 실링홀(141)에 배치되는 실링층(150), 및 지지기판(110)에 대향하고 실링층(150)에 의해 지지기판(110)과 합착되는 봉지기판(160)을 포함한다.
그리고, 표시패널(100)은 비아막(140) 상에 배치되는 발광 어레이(170), 발광 어레이(170)를 덮는 밀봉구조물(180), 및 비아막(140)을 관통하고 실링홀(141)보다 표시영역(DA)에 인접하며 상호 이격되는 둘 이상의 제1 밸리(142)를 더 포함할 수 있다.
지지기판(110)은 영상 표시를 위한 광을 방출하는 표시영역(DA)과, 표시영역(DA)의 주변인 비표시영역(NDA: Non-Display Area)을 포함한다.
지지기판(110)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 여기서, 고분자 수지의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다.
회로 어레이(120)는 지지기판(110) 상의 표시영역(DA)에 배치된다. 회로 어레이(120)는 표시영역(DA)에 배열된 복수의 화소영역(도 3의 PA: Pixel Area)에 각각 대응한 복수의 화소구동회로(도 4의 PDC: Pixel Driving Circuit)와, 복수의 화소구동회로(도 4의 PDC)에 연결된 복수의 신호라인(도 3의 SL, DL)을 포함한다. 복수의 화소구동회로(도 4의 PDC) 각각은 적어도 하나의 박막트랜지스터(도 4의 TFT1, TFT2)를 포함한다.
즉, 회로 어레이(120)는 복수의 화소영역(도 3의 PA)에 대응한 복수의 박막트랜지스터(도 4의 TFT1, TFT2)와 복수의 신호라인(도 3의 SL, DL)을 포함한다.
복수의 연결라인(130)은 지지기판(110) 상의 비표시영역(NDA)에 배치되고, 회로 어레이(120)의 복수의 신호라인(도 3의 SL, DL)에 연결된다.
비아막(140)은 지지기판(110) 상에 배치되고 회로 어레이(120) 및 복수의 연결라인(130)을 덮는다.
실링홀(141)은 비표시영역(NDA)에 배치되고 비아막(140)을 관통한다. 즉, 복수의 연결라인(130) 중 적어도 일부는 실링홀(141)과 중첩된다.
둘 이상의 제1 밸리(142)는 비표시영역(NDA) 중 실링홀(141)과 표시영역(DA) 사이에 배치되고 비아막(140)을 관통한다.
도 3을 참조하면, 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각은 표시영역(DA)을 둘러싸는 틀 형태로 이루어진다. 둘 이상의 제1 밸리(142)는 실링홀(141)보다 표시영역(DA)에 인접하게 배치되므로, 실링홀(141)보다 작은 둘레로 이루어질 수 있다.
도 2의 도시와 같이, 발광 어레이(170)는 비아막(140) 상의 표시영역(DA)에 배치된다.
밀봉구조물(180)은 발광 어레이(170)를 덮는다. 밀봉구조물(180)은 둘 이상의 제1 밸리(142) 중 표시영역(DA)에 인접한 순서대로 적어도 하나를 덮기까지 확장될 수 있다. 다만, 밀봉구조물(180)은 실링홀(141)로부터 이격된다.
실링층(150)은 실링홀(141)에 배치된다. 실링층(150)은 실링홀(141)을 메우고, 실링홀(141) 주변으로 확장될 수 있다.
실링층(150)은 열 또는 광으로 경화되는 점착재료로 이루어질 수 있다. 일 예로, 실링층(150)은 프릿(Frit)을 포함할 수 있다. 또는, 실링층(150)은 에폭시계 레진을 포함할 수 있다.
봉지기판(160)은 지지기판(110)과 마찬가지로, 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다.
도 3을 참조하면, 지지기판(110)은 영상이 표시되는 표시영역(DA)과, 표시영역(DA)의 주변인 비표시영역(NDA)을 포함한다.
표시영역(DA)은 상호 매트릭스 배열되고 영상 표시를 위한 각각의 광을 방출하는 복수의 화소영역(PA)을 포함한다.
표시영역(DA)에 대응한 회로 어레이(도 2의 120)는 복수의 화소영역(PA)에 대응하고 적어도 하나의 박막트랜지스터(도 4의 TFT1, TFT2)를 포함한 복수의 화소구동회로(도 4의 PDC: Pixel Driving Circuit)와 복수의 화소구동회로(도 4의 PDC)에 구비된 복수의 박막트랜지스터에 연결되는 복수의 신호라인을 포함한다.
회로 어레이(120)에 구비된 복수의 신호라인은 복수의 화소영역(PA)에 스캔신호를 공급하는 스캔라인(SL), 및 복수의 화소영역(PA)에 데이터신호를 공급하는 데이터라인(DL)을 포함할 수 있다.
스캔라인(SL)은 제1 방향(DR1)으로 배열된 화소영역들에 연결될 수 있다.
데이터라인(DL)은 제2 방향(DR2)으로 배열된 화소영역들에 연결될 수 있다.
실링홀(141)은 비표시영역(NDA)에 표시영역(DA)을 둘러싸는 형태로 배치될 수 있다. 여기서, 실링홀(141)은 지지기판(110)과 봉지기판(도 2의 160) 간의 합착을 위한 실링층(도 2의 150)의 배치를 위한 것이다.
둘 이상의 제1 밸리(142)는 비표시영역(NDA)에 표시영역(DA)을 둘러싸는 형태로 배치되고, 실링홀(141)보다 표시영역(DA)에 인접하며 상호 이격된다. 여기서, 둘 이상의 제1 밸리(142)는 밀봉구조물(180) 중 유기절연재료의 확산 범위를 한정하는 배리어(barrier)로 마련된다.
표시구동회로(200)의 집적회로 칩은 비표시영역(NDA) 중 표시영역(DA)의 제2 방향(DR2)의 적어도 일측 모서리에 인접한 일부에 배치될 수 있다. 표시구동회로(200)가 다수 개의 집적회로 칩으로 마련되는 경우, 표시구동회로(200)의 집적회로 칩들은 상호 나란하게 배열될 수 있다.
표시패널(100)은 표시회로보드(300)와 연결되는 복수의 신호패드(SPD: Signal Pad)를 더 포함할 수 있다. 복수의 신호패드(SPD)는 비표시영역(NDA) 중 표시구동회로(200)의 집적회로 칩과 지지기판(110)의 가장자리 사이의 패드영역(PDA: Pad Area)에 배치될 수 있다.
표시패널(100)은 비표시영역(NDA)에 배치되고 표시영역(DA)의 스캔라인(SL)에 연결되는 스캔구동회로(SDC: Scan Driving Circuit)를 더 포함할 수 있다. 스캔구동회로(SDC)는 비표시영역(NDA) 중 표시영역(DA)의 제1 방향(DR1)의 적어도 일측 모서리에 인접한 일부에 배치될 수 있다.
일 예로, 스캔구동회로(SDC)는 표시영역(DA)의 제1 방향(DR1)의 일측 모서리에 접하는 제1 스캔구동회로와, 표시영역(DA)의 제1 방향(DR1)의 다른 일측 모서리에 접하는 제2 스캔구동회로를 포함할 수 있다.
한편, 일 실시예에 따르면, 스캔구동회로(SDC)는 비아막(140)이 제거되는 실링홀(141)과 둘 이상의 제1 밸리(142)로부터 이격될 수 있다. 즉, 스캔구동회로(SDC)는 실링홀(141)과 둘 이상의 제1 밸리(142) 사이에 배치될 수 있다. 이와 같이 하면, 실링홀(141)과 둘 이상의 제1 밸리(142) 에 관계없이, 스캔구동회로(SDC)가 비아막(140)으로 보호될 수 있다.
표시패널(100)은 비표시영역(NDA)에 배치되고 회로 어레이(120)의 복수의 신호라인(SL, DL)에 연결되는 복수의 연결라인(도 2의 130)을 포함한다.
복수의 연결라인(도 2의 130)은 회로 어레이(120)의 복수의 신호라인(SL, DL) 각각을 신호패드(SPD), 표시구동회로(200)의 집적회로 칩 및 스캔구동회로(SDC) 중 적어도 하나에 연결시킨다.
복수의 화소영역(PA) 중 어느 하나는 발광소자(EMD) 및 발광소자(EMD)에 구동전류를 공급하는 화소구동회로(PDC)를 포함한다.
일 예로, 도 4를 참조하면, 화소구동회로(PDC)는 제1 박막트랜지스터(TFT1), 제2 박막트랜지스터(TFT2) 및 스토리지 커패시터(CST)를 포함할 수 있다.
발광소자(EMD)는 상호 대향하는 화소전극과 공통전극, 및 화소전극과 공통전극 사이에 개재되는 유기발광재료의 발광층을 포함한 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있다. 또는, 발광소자(EMD)는 유기발광재료가 아니라, 무기의 광전변환재료로 이루어진 발광층을 포함할 수도 있다.
여기서, 발광소자(EMD)의 애노드전극은 각 화소영역에 대응한 화소전극이고, 발광소자(EMD)의 캐소드전극은 복수의 화소영역(PA)에 전체적으로 대응한 공통전극일 수 있다.
제1 박막트랜지스터(TFT1)는 제1 구동전원을 공급하는 제1 구동전원라인(ELVDL)과, 제1 구동전원보다 낮은 제2 구동전원을 공급하는 제2 구동전원라인(ELVSL) 사이에, 발광소자(EMD)와 직렬로 연결된다.
일 예로, 제1 박막트랜지스터(TFT1)의 일단은 제1 구동전원라인(ELVDL)에 연결되고, 제1 박막트랜지스터(TFT2)의 다른 일단은 발광소자(EMD)의 애노드전극에 연결될 수 있다. 그리고, 발광소자(EMD)의 캐소드전극은 제2 구동전원라인(ELVSL)에 연결될 수 있다.
제1 박막트랜지스터(TFT1)의 게이트전극은 제2 박막트랜지스터(TFT2)에 연결된다.
스토리지 커패시터(CST)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 배치된다. 여기서, 제1 노드(ND1)는 제1 박막트랜지스터(TFT1)의 게이트전극과 제2 박막트랜지스터(TFT2) 사이의 접점이다. 제2 노드(ND2)는 제1 박막트랜지스터(TFT1)와 발광소자(EMD) 사이의 접점이다.
즉, 스토리지 커패시터(CST)는 제1 박막트랜지스터(TFT1)의 게이트전압과 제1 박막트랜지스터(TFT1)의 출력단 사이의 전압차를 유지하여, 제1 박막트랜지스터(TFT1)에 의한 구동전류의 공급을 소정 기간 동안 유지시키기 위한 것이다.
제2 박막트랜지스터(TFT2)는 데이터라인(DL)과 제1 노드(ND1) 사이에 배치되고, 스캔라인(SL)의 스캔신호에 기초하여 턴온된다. 즉, 제2 박막트랜지스터(TFT2)의 게이트전극은 스캔라인(SL)에 연결되고, 제2 박막트랜지스터(TFT2)의 일단은 데이터라인(DL)에 연결되며, 제2 박막트랜지스터(TFT2)의 다른 일단은 제1 박막트랜지스터(TFT1)의 게이트전극 및 스토리지 커패시터(CST)에 연결된다.
이에, 제2 박막트랜지스터(TFT2)가 스캔라인(SL)을 통해 공급된 스캔신호에 기초하여 턴온되면, 제2 박막트랜지스터(TFT2)를 통해 데이터라인(DL)의 데이터신호가 제1 노드(ND1)로 전달된다. 그리고, 제1 박막트랜지스터(TFT1)가 제1 노드(ND1)의 데이터신호에 기초하여 턴온되며, 제1 노드(ND1)와 제1 구동전원라인(ELVDL) 간의 전압차에 대응하는 크기의 구동전류를 발생시킨다. 이에, 발광소자(EMD)는 제1 박막트랜지스터(TFT1)에 의한 구동전류에 대응하는 휘도의 광을 방출한다.
한편, 도 4는 2T1C 구조의 화소구동회로(PDC)를 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 일 실시예에 따른 표시패널(100)의 화소구동회로(PDC)는 도 4의 예시로 한정되지 않으며, 셋 이상의 박막트랜지스터 또는 둘 이상의 커패시터를 포함하는 구조일 수 있다.
도 4는 제1 박막트랜지스터(TFT1) 및 제2 박막트랜지스터(TFT2)가 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 도시하고 있으나, 이는 단지 예시일 뿐이다. 즉, 일 실시예에 따른 표시패널(100)의 화소구동회로(PDC)는 적어도 하나의 P 타입 MOSFET을 포함할 수도 있다.
도 5를 참조하면, 화소 어레이(120) 중 각 화소구동회로(PDC)의 제1 박막트랜지스터(TFT1)는 지지기판(110) 상에 배치되는 차광패턴(SLP: Shielding Light Pattern), 차광패턴(SLP)을 덮는 버퍼막(122) 상에 배치되고 차광패턴(SLP)에 중첩되는 제1 액티브층(ACT1: Active layer), 제1 액티브층(ACT1)의 채널영역 상에 배치되는 게이트절연층(GI: Gate Insulating layer)과 제1 게이트전극(GE1: Gate Electrode)의 적층구조물, 및 제1 액티브층(ACT1)과 제1 게이트전극(GE1)을 덮는 층간절연막(123)을 포함할 수 있다.
지지기판(110)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 특성을 갖는 재료로 마련될 수 있다.
지지기판(110)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 일 예로, 지지기판(110)은 폴리이미드(polyimide)로 이루어질 수 있다.
화소 어레이(120)는 지지기판(110)을 통한 산소 또는 수분의 침투를 방지하기 위한 배리어막(121)을 더 포함할 수 있다. 이 경우, 제1 박막트랜지스터(TFT1)의 차광패턴(SLP)은 배리어막(121) 상에 배치될 수 있다.
일 예로, 배리어막(121) 및 버퍼막(122) 각각은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
차광패턴(SLP)은 차광성 및 도전성을 갖는 재료로 이루어질 수 있다. 일 예로, 차광패턴(SLP)은 금속재료를 포함할 수 있다.
제1 액티브층(ACT1)은 제1 게이트전극(GE1)의 전압에 따라 캐리어의 이동 통로가 발생되는 채널영역(C: Channel area)과, 채널영역(C)의 양측에 접하는 제1 소스드레인영역(SD1: Source Drain area) 및 제2 소스드레인영역(SD2)을 포함할 수 있다.
제1 액티브층(ACT1) 중 제1 소스드레인영역(SD1: Source Drain area) 및 제2 소스드레인영역(SD2)은 반도체물질에 이온 또는 불순물이 도핑되어 도전성을 갖도록 마련될 수 있다. 이 경우, 제1 박막트랜지스터(TFT1)의 소스전극 및 드레인전극으로 기능할 수 있다.
제1 액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
게이트절연층(GI)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다.
제1 게이트전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
층간절연막(123)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
화소 어레이(120) 중 각 화소구동회로(PDC)의 제2 박막트랜지스터(TFT2)는 버퍼막(122) 상에 배치되는 제2 액티브층(ACT2), 제2 액티브층(ACT2)의 채널영역 상에 배치되는 게이트절연층(GI)과 제2 게이트전극(GE2)의 적층구조물, 및 제2 액티브층(ACT2)과 제2 게이트전극(GE2)을 덮는 층간절연막(123)을 포함할 수 있다.
일 실시예에 따른 표시패널(100)의 화소 어레이(120)는 층간절연막(123) 상의 도전성 패턴을 포함하지 않는 구조일 수 있다. 이로써, 표시패널(100)의 제조에 필요한 마스크 공정 수의 절감에 유리해질 수 있다.
이 경우, 데이터라인(DL)은 스캔라인(SL)으로부터 절연되기 위해, 스캔라인(SL)에 연결되는 제2 박막트랜지스터(TFT2)의 제2 게이트전극(GE2)과 다른 층에 배치될 필요가 있다. 그런데, 층간절연막(123) 상의 도전성패턴이 배제되므로, 데이터라인(DL)은 차광패턴(SLP)과 동일층에 배치될 수 있다.
회로 어레이(120)는 비아막(140)으로 덮인다.
비아막(140)은 층간절연막(123) 상에 배치되고, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다. 또는 비아막(140)은 서로 다른 재료 또는 서로 다른 두께를 갖는 둘 이상의 유기막이 적층된 구조로 이루어질 수도 있다.
그리고, 일 실시예에 따르면, 층간절연막(123) 상의 도전성패턴을 배제하기 위해, 제2 박막트랜지스터(TFT2)의 제2 액티브층(ACT2)의 일측(도 5의 우측)과 데이터라인(DL) 사이를 연결하기 위한 제1 브릿지전극(BRE1: Bridge Electrode)은 화소전극(171)과 같이 비아막(140) 상에 배치될 수 있다.
또한, 일 실시예에 따르면, 층간절연막(123) 상의 도전성패턴을 배제하기 위해, 제2 박막트랜지스터(TFT2)의 제2 액티브층(ACT2)의 다른 일측(도 5의 좌측)과 제1 박막트랜지스터(TFT1)의 제1 게이트전극(GE1) 사이를 연결하기 위한 제2 브릿지전극(BRE2) 또한 화소전극(171)과 같이 비아막(140) 상에 배치될 수 있다.
여기서, 제1 브릿지전극(BRE1) 및 제2 브릿지전극(BRE2)은 상호 이격될 뿐만 아니라, 화소전극(171)으로부터 이격된다.
표시패널(100)은 복수의 화소영역(PA) 각각에 대응하고 적어도 비아막(140)과 층간절연막(123)을 관통하는 적어도 하나의 콘택홀(CT1, CT2, CT3, CT4, CT5, CT6: Contact hole)을 더 포함할 수 있다. 적어도 하나의 콘택홀(CT1, CT2, CT3, CT4, CT5, CT6) 중 일부는 버퍼막(122)을 더 관통할 수 있다.
일 예로, 제1 브릿지전극(BRE1)은 데이터라인(DL)의 일부에 대응하고 비아막(140), 층간절연막(123) 및 버퍼막(122)을 관통하는 제1 콘택홀(CT1)을 통해 데이터라인(DL)에 연결되며, 제2 액티브층(ACT2)의 일측의 일부에 대응하고 비아막(140) 및 층간절연막(123)을 관통하는 제2 콘택홀(CT2)을 통해 제2 액티브층(ACT2)의 일측(예를 들면, 소스영역)에 연결될 수 있다.
제2 브릿지전극(BRE2)은 제2 액티브층(ACT2)의 다른 일측의 일부에 대응하고 비아막(140) 및 층간절연막(123)을 관통하는 제3 콘택홀(CT3)을 통해 제2 액티브층(ACT2)의 다른 일측(예를 들면, 드레인영역)에 연결되며, 제1 게이트전극(GE1)의 일부에 대응하고 비아막(140) 및 층간절연막(123)을 관통하는 제4 콘택홀(CT4)을 통해 제1 박막트랜지스터(TFT1)의 제1 게이트전극(GE1)에 연결될 수 있다.
발광 어레이(170)는 비아막(140) 상에 배치되고 복수의 화소영역(PA)에 대응한 복수의 발광소자(EMD)를 포함한다.
복수의 발광소자(EMD) 각각은 상호 대향하는 화소전극(171)과 공통전극(174) 및 화소전극(171)과 공통전극(174) 사이에 개재되는 발광층(173)을 포함할 수 있다.
즉, 발광 어레이(170)는 비아막(140) 상에 배치되고 복수의 화소영역(PA)에 각각 대응하는 복수의 화소전극(171), 비아막(140) 상에 배치되고 복수의 화소영역(PA) 간의 경계에 대응하며 복수의 화소전극(171) 각각의 가장자리를 덮는 화소정의막(172), 복수의 화소전극(171) 상에 각각 배치되는 복수의 발광층(173), 및 화소정의막(172) 및 복수의 발광층(173) 상에 배치되고 복수의 화소영역(PA)에 전체적으로 대응하는 공통전극(174)을 포함할 수 있다.
화소전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 이루어질 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
화소정의막(172)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
발광층(173)은 유기발광물질로 이루어질 수 있다.
도 5에 도시되지 않았으나, 일 실시예에 따른 발광소자(EMD)는 화소전극(171)과 발광층(173) 사이에 배치되고 정공수송물질을 포함하는 정공수송층(미도시), 및 발광층(173)과 공통전극(174) 사이에 배치되고 전자수송물질을 포함하는 전자수송층(미도시)을 더 포함할 수 있다.
공통전극(174)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 이루어질 수 있다. 공통전극(174)이 반투과 금속물질로 이루어지는 경우, 마이크로 캐비티(micro cavity)에 의한 출광 효율의 개선을 기대할 수 있다.
복수의 화소영역(PA) 각각에서, 화소전극(171)은 비아막(140) 및 층간절연막(123)을 관통하는 제5 콘택홀(CT5)을 통해 제1 박막트랜지스터(TFT1)의 제1 액티브층(ACT1)의 일측(도 5의 좌측)에 연결될 수 있다.
그리고, 화소전극(171)은 차광패턴(SLP)의 일부에 대응하고 비아막(140), 층간절연막(123) 및 버퍼막(122)을 관통하는 제6 콘택홀(CT6)을 통해 차광패턴(SLP)에 연결될 수 있다.
즉, 차광패턴(SLP)은 제1 박막트랜지스터(TFT1)와 발광소자(EMD) 사이의 접점, 즉 제2 노드(도 4의 ND2)에 연결되는 스토리지 커패시터(CST)의 일단으로 기능할 수 있다.
그리고, 제2 브릿지전극(BRE2)은 제1 박막트랜지스터(TFT1)의 제1 게이트전극(GE1)과 제2 박막트랜지스터(TFT2) 사이의 접점, 즉 제1 노드(도 4의 ND1)에 연결되는 스토리지 커패시터(CST)의 다른 일단으로 기능할 수 있다.
이로써, 차광패턴(SLP)과 제2 브릿지전극(BRE2) 간의 중첩영역에 의해 스토리지 커패시터(CST)가 마련될 수 있다.
또한, 도 5에 도시되지 않았으나, 일 실시예에 따른 표시패널(100)은 데이터라인(DL)에 나란하고 차광패턴(SLP)으로부터 이격되며 차광패턴(SLP)과 동일층에 배치되는 제1 구동전원라인(도 4의 ELVDL), 및 제1 박막트랜지스터(TFT1)의 제1 액티브층(ACT1)의 다른 일측(도 5의 우측)과 제1 구동전원라인(도 4의 ELVDL) 사이를 연결하기 위한 제3 브릿지전극(미도시)을 더 포함할 수 있다.
일 실시예에 따른 표시패널(100)은 발광 어레이(170)를 덮는 밀봉구조물(180)을 포함한다.
일 예로, 밀봉구조물(180)은 발광 어레이(170) 상에 배치되고 무기절연재료로 이루어진 제1 밀봉막(181), 제1 밀봉막(181) 상에 배치되고 유기절연재료로 이루어진 제2 밀봉막(182) 및 제1 밀봉막(181) 상에 배치되고 제2 밀봉막(182)을 덮으며 무기절연재료로 이루어진 제3 밀봉막(183)을 포함할 수 있다.
이와 같이, 밀봉구조물(180)이 제1 밀봉막(181), 제2 밀봉막(182) 및 제3 밀봉막(183)의 적층 구조로 이루어짐에 따라, 밀봉구조물(180)에 의해 발광 어레이(170)로 산소 또는 수분이 침투되는 것이 방지될 수 있다.
그리고, 비교적 두껍게 배치되기에 용이한 유기절연재료로 이루어지는 제2 밀봉막(182)에 의해, 먼지 등의 이물질에 의한 발광 어레이(170)의 손상이 방지될 수 있다.
제1 밀봉막(181) 및 제3 밀봉막(183) 각각은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 적층된 구조로 이루어질 수 있다.
제2 밀봉막(182)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 이루어질 수 있다.
다음, 도 6 내지 도 14를 참조하여, 각 실시예에 따른 표시패널에 대해 설명한다.
도 6, 도 7 및 도 8은 제1 실시예에 따른 도 3의 B-B'에 대한 예시들을 보여주는 단면도이다.
도 6을 참조하면, 제1-1 실시예에 따른 표시패널(100A)은 지지기판(110) 상의 비표시영역(NDA)에 배치되는 복수의 연결라인(130), 복수의 연결라인(130)을 덮는 비아막(140), 비표시영역(NDA) 중 표시영역(DA)을 둘러싸는 형태의 실링영역(SLA: Sealing area)에 배치되고 비아막(140)을 관통하는 실링홀(141), 및 지지기판(110) 상의 실링홀(141)에 배치되는 실링층(150)을 포함한다.
복수의 연결라인(130) 중 어느 하나의 일측은 회로 어레이(120)의 어느 하나의 신호배선에 연결되고 다른 일측은 신호패드(SPD), 스캔구동회로(SDC) 및 표시구동회로(200) 중 어느 하나에 연결될 수 있다.
복수의 연결라인(130) 각각은 차광패턴(SLP)과 동일층으로 이루어진 제1 연결라인패턴(CNP1: Connecting line Pattern)과, 제1 게이트전극(GE1)과 동일층으로 이루어진 제2 연결라인패턴(CNP2) 중 적어도 하나를 포함한다.
여기서, 층간절연막(123)은 비표시영역(NDA)에서 제1 연결라인패턴(CNP1) 및 제2 연결라인패턴(CNP2)을 덮는다.
제1-1 실시예에 따르면, 층간절연막(123)은 실링홀(141)과 제1 연결라인패턴(CNP1) 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층(ES: Etch Stoper)에 의한 단차(HD: Height Difference)를 포함한 형태로 이루어진다.
실링홀(141)이 배치되는 영역에서, 제1 연결라인패턴(CNP1)의 일부는 비아막(140)으로 보호될 수 없으므로, 용이하게 손상 또는 제거될 수 있다.
이를 방지하기 위해, 제1-1 실시예에 따르면, 실링홀(141)과 제1 연결라인패턴(CNP1) 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층(ES)을 버퍼막(122) 상에 배치하고, 식각방지층(ES)을 덮는 층간절연막(123) 및 비아막(140)을 배치한 상태에서, 실링홀(141)의 배치를 위한 비아막(140)의 패터닝을 실시할 수 있다.
이때, 층간절연막(123)은 실링홀(141)과 제1 연결라인패턴(CNP1) 간의 중첩영역 중 적어도 일부에 대응한 식각방지층(ES)에 의한 단차를 포함한 형태로 이루어질 수 있다.
더불어, 제1-1 실시예에 따른 표시패널(100A)은 비표시영역(NDA) 중 실링영역(SLA)보다 표시영역(DA)에 인접하고 표시영역(DA)을 둘러싸는 형태의 댐영역(DMA: Dam area)에 배치되고 비아막(140)을 관통하는 둘 이상의 제1 밸리(142), 및 둘 이상의 제1 밸리(142) 사이에 배치되고 비아막(140)과 동일층으로 이루어진 제1 댐층(DML1: Dam Layer)을 더 포함할 수 있다.
둘 이상의 제1 밸리(142)가 배치되는 영역에서, 제1 연결라인패턴(CNP1)의 다른 일부는 비아막(140)으로 보호될 수 없으므로, 용이하게 손상 또는 제거될 수 있다.
이를 방지하기 위해, 제1-1 실시예에 따르면, 버퍼막(122) 상의 식각방지층(ES)은 둘 이상의 제1 밸리(142) 각각과 제1 연결라인패턴(CNP1) 간의 중첩영역 중 적어도 일부에 더 대응한다.
이때, 층간절연막(123)은 둘 이상의 제1 밸리(142) 각각과 제1 연결라인패턴(CNP1) 간의 중첩영역 중 적어도 일부에 대응한 식각방지층(ES)에 의한 단차를 더 포함한 형태로 이루어질 수 있다.
이로써, 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각에 대응한 비아막(140)의 일부와 함께, 층간절연막(123)의 일부가 제거되더라도, 식각방지층(ES)에 의해 제1 연결라인패턴(CNP1)은 패터닝으로부터 보호될 수 있다.
식각방지층(ES)은 제1 액티브층(ACT1)과 동일층으로 이루어질 수 있다. 즉, 식각방지층(ES)은 제1 액티브층(ACT1)과 마찬가지로, 버퍼막(122) 상에 반도체물질로 이루어질 수 있다.
식각방지층(ES)은 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각과 제1 연결라인패턴(CNP1) 간의 중첩영역 중 과도한 식각이 발생될 가능성이 비교적 높은 일부영역에만 배치될 수 있다. 일 예로, 과도한 식각 발생 여부는 식각 공정의 실험 결과 또는 경험을 통해 도출될 수 있다.
이와 달리, 식각방지층(ES)은 제2 연결라인패턴(CNP2)과 중첩되지 않는 범위 내에서 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각과 제1 연결라인패턴(CNP1) 간의 중첩영역에 전체적으로 대응될 수도 있다.
식각방지층(ES)은 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각과 제2 연결라인패턴(CNP2) 간의 중첩영역에 대응되지 않는다. 즉, 식각방지층(ES)은 제2 연결라인패턴(CNP2) 아래에 배치되지 않는다. 이와 같이 하면, 제2 연결라인패턴(CNP2)이 식각방지층(ES)과 함께 제거되는 것이 방지될 수 있다.
실링홀(141) 및 둘 이상의 제1 밸리(142) 각각에서, 층간절연막(123)은 식각방지층(ES)을 덮으므로, 식각방지층(ES)에 의한 단차(HD)를 포함하는 표면 형태를 가질 수 있다.
그리고, 식각방지층(ES)의 적어도 일부는 비아막(140) 및 층간절연막(123)의 일부와 함께 패터닝될 수 있다. 이 경우, 층간절연막(123)은 패터닝된 식각방지층(ES)에 대응하고 버퍼막(122)으로부터 이격되는 언더컷구조(UC)를 포함할 수 있다.
제1-1 실시예에 따르면, 식각방지층(ES)의 다른 일부는 패터닝되지 않고 층간절연막(123)의 언더컷구조(UC)와 버퍼막(122) 사이에 잔류될 수 있다.
그리고, 실링홀(141)에 배치되는 실링층(150)은 층간절연막(123)의 언더컷구조(UC) 내에 충진될 수 있다.
또는, 도 7의 도시와 같이, 제1-2 실시예에 따르면, 식각방지층(ES)은 모두 패터닝되지 않고 층간절연막(123) 상에 잔류될 수 있다. 이 경우, 층간절연막(123)은 언더컷구조(UC)를 포함하지 않을 수 있다.
또는, 도 8의 도시와 같이, 제1-3 실시예에 따르면, 식각방지층(ES)은 비아막(140)과 함께 모두 제거될 수도 있다. 이 경우, 실링층(150)이 층간절연막(123)의 언더컷구조(UC)와 버퍼막(122) 사이에 충진될 수 있다.
다시 도 6의 도시를 참조하면, 제1-1 실시예에 따른 표시패널(100A)은 댐영역(DMA)에 대응하고 둘 이상의 제1 밸리(142)에 각각 이어지며 화소정의막(172)을 관통하는 둘 이상의 제2 밸리(1722)와, 둘 이상의 제2 밸리(1722) 사이의 제1 댐층(DML1) 상에 배치되고 화소정의막(172)과 동일층으로 이루어진 제2 댐층(DML2)을 더 포함할 수 있다.
이때, 밀봉구조물(180) 중 제1 밀봉막(181)은 발광 어레이(170)를 덮고 제2 댐층(DML2)을 덮기까지 댐영역(DMA)으로 확장 배치될 수 있다.
제2 밀봉막(182)은 제1 댐층(DML1) 및 제2 댐층(DML2)으로 이루어진 댐구조물(DAM)에 대응한 가장자리를 갖는다.
제3 밀봉막(183)은 제2 밀봉막(182)을 덮고 댐영역(DMA)에서 제1 밀봉막(181)에 접한다.
실링층(150)은 실링홀(141) 및 부가 실링홀(1721)에 배치되고, 봉지기판(160)과 지지기판(110) 사이를 합착시킨다.
도 7에 도시된 제1-2 실시예(100B) 및 도 8에 도시된 제1-3 실시예(100C)는 식각방지층(ES)의 패터닝된 정도를 제외하면, 도 6에 도시된 제1-1 실시예(100A)와 동일하므로, 이하에서 중복 설명을 생략한다.
이상과 같이, 제1-1 실시예(100A), 제1-2 실시예(100B) 및 제1-3 실시예(100C)(이하, "제1 실시예"로 통칭함)에 따르면, 층간절연막(123)은 비아막(140)이 제거되는 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각과 제1 연결라인패턴(CNP1)이 중첩되는 영역 중 적어도 일부에 대응한 식각방지층(ES)을 덮도록 배치됨에 따라, 식각방지층(ES)에 의한 단차(HD)를 포함한 형태로 이루어진다. 그리고, 식각 강도에 따라, 층간절연막(123)은 패터닝된 식각방지층(ES)의 일부에 대응한 언더컷구조(UC)를 포함할 수 있다.
이로써, 실링홀(141) 및 둘 이상의 제1 밸리(142)의 배치 공정 시에, 제1 연결라인패턴(CNP1)이 손상되거나 또는 제거되는 불량이 방지될 수 있다.
더불어, 실링홀(141)에 배치되는 실링층(150)은 식각방지층(ES)에 의한 단차(HD) 또는 패터닝된 식각방지층(ES)에 의한 언더컷구조(UC)를 포함한 층간절연막(123) 상에 배치된다. 그러므로, 층간절연막(123)과 실링층(150) 간의 접촉면적이 증가되어 층간절연막(123)에 대한 실링층(150)의 점착력이 증대될 수 있다. 또한, 단차(HD) 및 언더컷구조(UC)에 의해 층간절연막(123)과 실링층(150) 간의 경계면이 더 복잡하게 변형되므로, 산소 또는 수분의 침투 경로가 더 복잡해짐으로써, 산소 또는 수분의 침투가 저감될 수 있다.
도 9 및 도 10은 제2 실시예에 따른 도 3의 B-B'에 대한 예시들을 보여주는 단면도이다.
도 9를 참조하면, 제2-1 실시예에 따른 표시패널(100D)은 층간절연막(123)이 식각방지층(ES)에 의한 단차를 포함하지 않고, 비아막(140)이 층간절연막(123) 상의 에치스토퍼(ES')에 의한 언더컷구조(UC')를 포함하는 점을 제외하면, 도 6에 도시된 제1-1 실시예(100A)와 동일하므로 이하에서 중복 설명을 생략한다.
제2-1 실시예에 따른 표시패널(100D)은 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각과 제1 연결라인패턴(CNP1) 간의 중첩영역 중 적어도 일부, 또는 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각과 제2 연결라인패턴(CNP2) 간의 중첩영역 중 적어도 일부에 대응하고 층간절연막(123) 상에 식각방지층(ES')을 배치하는 과정을 포함한 제조공정으로 제조된다.
이때, 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각에서 비아막(140)과 함께 식각방지층(ES')의 적어도 일부가 패터닝될 수 있다. 이로써, 비아막(140)은 패터닝된 식각방지층(ES')에 대응하고 층간절연막(123)으로부터 이격된 언더컷구조(UC')를 포함할 수 있다.
제2-1 실시예에 따르면, 층간절연막(123) 상의 식각방지층(ES') 중 일부는 비아막(140)과 함께 패터닝되고, 다른 일부는 패터닝되지 않고 비아막(140)의 언더컷구조(UC')와 층간절연막(123) 사이에 잔류될 수 있다.
그리고, 실링홀(141)에 배치되는 실링층(150)은 비아막(140)의 언더컷구조(UC') 내에 충진될 수 있다.
또는, 도 10의 도시와 같이, 제2-2 실시예(100E)에 따르면, 층간절연막(123) 상의 식각방지층(ES')은 비아막(140)과 함께 모두 제거될 수도 있다. 이 경우, 실링홀(141)에 배치되는 실링층(150)은 비아막(140)의 언더컷구조(UC')와 층간절연막(123) 사이에 충진될 수 있다.
도 10에 도시된 제2-2 실시예(100E)는 층간절연막(123) 상의 식각방지층(ES')이 모두 패터닝되는 점을 제외하면 도 9에 도시된 제2-1 실시예(100D)와 동일하므로, 이하에서 중복 설명을 생략한다.
이상과 같이, 제2-1 실시예(100D) 및 제2-2 실시예(100E)(이하, "제2 실시예"로 통칭함)에 따르면, 비아막(140)은 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각과 제1 연결라인패턴(CNP1) 간의 중첩영역 중 적어도 일부 및 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각과 제2 연결라인패턴(CNP2) 간의 중첩영역 중 적어도 일부에 대응하고 층간절연막(123) 상에 배치되는 식각방지층(ES')을 덮도록 배치된 다음, 실링홀(141) 및 둘 이상의 제1 밸리(142)의 배치를 위해 패터닝된다. 이때, 층간절연막(123) 상의 식각방지층(ES') 중 적어도 일부는 비아막(140)과 함께 패터닝되므로, 비아막(140)은 패터닝된 식각방지층(ES')에 대응하고 층간절연막(123)으로부터 이격되는 언더컷구조(UC')를 포함한다.
이와 같이, 식각방지층(ES')이 제2 연결라인패턴(CNP2)을 덮는 층간절연막(123) 상에 배치됨에 따라, 실링홀(141) 및 둘 이상의 제1 밸리(142)의 배치 공정 시에, 제1 연결라인패턴(CNP1) 뿐만 아니라 제2 연결라인패턴(CNP2) 또한 식각방지층(ES')으로 보호될 수 있다.
도 11 및 도 12는 제3 실시예에 따른 도 3의 B-B'에 대한 예시들을 보여주는 단면도이다.
도 11을 참조하면, 제3-1 실시예에 따른 표시패널(100F)은 제2-1 실시예(100D)에 따른 층간절연막(123) 상의 식각방지층(ES', 이하 "보조 식각방지층"으로 지칭함)을 더 포함하는 점을 제외하면, 도 6에 도시된 제1-1 실시예(100A)와 동일하므로 이하에서 중복 설명을 생략한다.
도 12를 참조하면, 제3-2 실시예에 따른 표시패널(100G)은 버퍼막(122) 상의 식각방지층(ES) 및 층간절연막(123) 상의 보조 식각방지층(ES')이 모두 패터닝되는 점을 제외하면, 도 11에 도시된 제3-1 실시예(100F)와 동일하므로, 이하에서 중복 설명을 생략한다.
이상과 같이, 제3-1 실시예(100F) 및 제3-2 실시예(100G)(이하, "제3 실시예"로 통칭함)에 따르면, 실링홀(141) 및 둘 이상의 제1 밸리(142)의 배치 공정 시에, 제1 연결라인패턴(CNP1) 및 제2 연결라인패턴(CNP2) 각각은 버퍼막(122) 상의 식각방지층(ES) 및 층간절연막(123) 상의 보조 식각방지층(ES') 중 어느 하나로 보호될 수 있다. 이에 따라, 실링홀(141) 및 둘 이상의 제1 밸리(142)의 배치 공정에 의한 제1 연결라인패턴(CNP1) 및 제2 연결라인패턴(CNP2)의 손상이 더욱 효율적으로 방지될 수 있다.
도 13은 제4 실시예에 따른 지지기판을 분할한 복수의 마스크영역을 보여주는 평면도이다. 도 14는 도 13의 C-C'에 대한 예시를 보여주는 단면도이다.
도 13을 참조하면, 지지기판(110)은 노광마스크를 배치하는 공정을 위한 복수의 마스크영역(SAn: Separated Area)을 포함할 수 있다. 즉, 노광마스크의 배치를 위한 노광 공정은 복수의 마스크영역(SAn) 각각으로 실시될 수 있다.
도 13은 복수의 마스크영역(SAn)이 2x2 배열되고 상호 동일한 너비로 이루어진 4개의 마스크영역(SA1, SA2, SA3, SA4)을 포함하는 경우를 도시한다. 그러나, 도 13의 도시는 단지 예시일 뿐이며, 제4 실시예에 따른 복수의 마스크영역(SAn)은 도 13의 도시에 한정되지 않는다. 즉, 복수의 마스크영역(SAn)은 노광 공정의 용이성을 고려하여 상호 상이한 너비로 이루어질 수도 있고, 상호 다른 형태로 이루어질 수도 있다.
복수의 마스크영역(SAn) 각각은 복수의 마스크영역(SAn) 간의 경계에 인접한 중복노광영역(DEA: Double Exposure Area)을 포함한다. 중복노광영역(DEA)은 어느 하나의 마스크영역(SA1, SA2, SA3, SA4)에 대응한 노광 공정에만 노출되는 것이 아니라, 상호 접하는 두 개의 마스크영역(SA1, SA2)(SA1, SA3)(SA2, SA4)(SA3, SA4)에 대응한 2회의 노광 공정에 노출되는 영역이다. 이에 따라, 중복노광영역(DEA)에서의 노광마스크의 두께는 다른 나머지영역에서의 노광마스크의 두께와 상이해진다.
특히, 중복노광영역(DEA)에서의 노광마스크의 두께가 더 작아지는 경우, 중복노광영역(DEA)에서는 비아막(140)의 패터닝만 실시되지 않을 수 있다. 즉, 중복노광영역(DEA)에서는 패터닝된 비아막(140)에 대응되는 층간절연막(123)의 패터닝이 실시되거나, 또는 버퍼막(122)의 패터닝까지도 유도될 수 있다. 그로 인해, 중복노광영역(DEA)에서, 제1 연결라인패턴(CNP1) 및 제2 연결라인패턴(CNP2)이 손상되거나 제거되는 불량이 용이하게 발생될 수 있다.
이에 따라, 제4 실시예에 따른 표시패널(100H)은 제1 실시예에 따른 버퍼막(122) 상의 식각방지층(ES) 또는 제2 실시예에 따른 층간절연막(123) 상의 식각방지층(ES')이 중복노광영역(DEA)에 대응되는 점을 제외하면, 이상의 도 6 내지 도 12에 도시된 실시예들과 동일하므로, 이하 중복 설명을 생략한다.
도 14를 참조하면, 제4 실시예에 따른 표시패널(100H)에 있어서, 중복노광영역(DEA)을 제외한 나머지 영역에서는 층간절연막(123)은 식각방지층(ES)에 의한 단차(HD)를 포함하지 않으며, 비아막(140)은 보조 식각방지층(ES')에 의한 언더컷구조(UC')를 포함하지 않는다.
이상과 같이, 제4 실시예에 따르면, 식각방지층(ES) 또는 보조 식각방지층(ES')은 중복노광영역(DEA)에 한정적으로 배치된다. 이로써, 실링홀(141) 및 둘 이상의 제1 밸리(142)의 배치 공정 시, 제1 연결라인패턴(CNP1) 또는 제2 연결라인패턴(CNP2)이 손상되는 것을 방지할 수 있으면서도, 식각방지층(ES) 또는 보조 식각방지층(ES')의 배치에 따른 전기적인 불안정 요소를 경감시킬 수 있다.
도 15, 도 16 및 도 17은 제1 실시예에 따른 표시패널의 제조방법을 보여주는 순서도이다.
도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33, 도 34, 도 35, 도 36, 도 37, 도 38, 도 39, 도 40, 도 41, 도 42, 도 43, 도 44 및 도 45는 도 15, 도 16 및 도 17의 단계 별 공정도이다.
도 15를 참조하면, 제1 실시예에 따른 표시패널(100A, 100B, 100C)의 제조방법은 영상 표시를 위한 광을 방출하는 복수의 화소영역(PA)을 포함한 표시영역(DA)과 표시영역(DA)의 주변인 비표시영역(NDA)을 포함한 지지기판(110)을 마련하는 단계(S10), 지지기판(110) 상의 표시영역(DA)에 복수의 화소영역(PA)과 대응한 복수의 박막트랜지스터(도 4의 TFT1, TFT2)와 복수의 박막트랜지스터와 연결되는 복수의 신호라인(도 3의 SL, DL)을 포함하는 회로 어레이(120)를 배치하고, 상기 지지기판(110) 상의 비표시영역(NDA)에 복수의 신호라인과 연결되는 복수의 연결라인(130)을 배치하는 단계(S20), 지지기판(110) 상에 회로 어레이(120) 및 복수의 연결라인(130)을 덮는 비아막(140)을 배치하는 단계(S30), 비아막(140)을 패터닝하여 지지기판(110)의 비표시영역(NDA)에 표시영역(DA)을 둘러싸는 형태의 실링홀(141)을 마련하는 단계(S40), 적어도 표시영역(DA)을 포함하는 봉지기판(160)에 표시영역(DA)을 둘러싸는 형태의 실링층(150)을 배치하는 단계(S70), 실링층(150)과 실링홀(141)이 상호 마주하는 방향으로 지지기판(110)과 봉지기판(160)을 정렬하는 단계(S80), 및 실링홀(141)에 실링층(150)을 배치하고 지지기판(110)과 봉지기판(160)을 합착하는 단계(S90)를 포함한다.
제1 실시예에 따르면, 실링홀(141)을 마련하는 단계(S40)에서, 지지기판(110)의 비표시영역(NDA)에 표시영역(DA)을 둘러싸는 형태이고 실링홀(141)보다 표시영역(DA)에 인접한 둘 이상의 제1 밸리(142)를 더 마련할 수 있다. 이때, 둘 이상의 제1 밸리(142) 사이에 비아막(140)과 동일층으로 이루어진 제1 댐층(DML1)이 마련될 수 있다.
제1 실시예에 따른 표시패널의 제조방법은 실링홀(141)을 마련하는 단계(S40) 이후에, 비아막(140) 상에 복수의 화소영역(PA)에 대응한 복수의 발광소자(EMD)를 포함하는 발광 어레이(170)를 배치하는 단계(S50), 및 발광 어레이(170)를 덮는 밀봉구조물(180)을 배치하는 단계를 더 포함할 수 있다.
도 16을 참조하면, 회로 어레이(120) 및 복수의 연결라인(130)을 배치하는 단계(S20)는 지지기판(110) 상의 제1 도전재료막을 패터닝하여 복수의 화소영역(PA)에 차광패턴(SLP)을 배치하고 비표시영역(NDA)에 제1 연결라인패턴(CNP1)을 배치하는 단계(S21), 지지기판(110) 상에 차광패턴(SLP) 및 제1 연결라인패턴(CNP1)을 덮는 버퍼막(122)을 배치하는 단계(S22), 버퍼막(122) 상의 반도체재료막을 패터닝하여 차광패턴(SLP)에 중첩되는 제1 액티브층(ACT1)을 배치하고 실링홀(141)과 제1 연결라인패턴(CNP1) 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층(ES)을 배치하는 단계(S23), 버퍼막(122) 상의 제1 절연재료막 및 제1 절연재료막 상의 제2 도전재료막을 패터닝하여 제1 액티브층(ACT1)의 채널영역(C)에 게이트절연층(GI)과 제1 게이트전극(GE1)의 적층구조물을 배치하고, 비표시영역(NDA)에 게이트절연층(GI)과 제2 연결라인패턴(CNP2)의 적층구조물을 배치하는 단계(S24), 및 버퍼막(122) 상에 제1 액티브층(ACT1), 식각방지층(ES), 제1 게이트전극(GE1) 및 제2 연결라인패턴(CNP2)을 덮는 층간절연막(123)을 배치하는 단계(S25)를 포함할 수 있다.
도 17을 참조하면, 실링홀(141) 및 둘 이상의 제1 밸리(142)를 마련하는 단계(S40)는 비아막(140) 상에 제1 두께의 마스크재료막을 배치하는 단계(S41), 하프톤마스크를 이용한 노광 공정을 통해 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각에 대응하고 제1 두께보다 작은 제2 두께의 제1 차단부와, 복수의 화소영역(PA) 각각에 대응하고 마스크재료막을 관통하는 적어도 하나의 제1 개구부와, 제1 차단부 및 제1 개구부를 제외한 나머지이고 제1 두께의 마스크재료막으로 이루어진 제2 차단부를 포함한 노광마스크를 마련하는 단계(S42), 노광마스크의 적어도 하나의 제1 개구부에 대응한 비아막(140)을 패터닝하여 복수의 화소영역(PA) 각각에 대응한 적어도 하나의 콘택홀(도 5의 CT1, CT2, CT3, CT4, CT5, CT6)을 배치하는 단계(S43), 노광마스크에 대한 애싱(ashing) 공정을 통해, 적어도 하나의 제1 개구부와, 제2 차단부에 대응하고 제1 두께보다 작은 제3 두께로 이루어진 제3 차단부와, 제1 차단부에 대응하고 비아막(140)을 노출하는 제2 개구부를 포함한 변경마스크를 마련하는 단계(S44), 변경마스크의 제2 개구부에 대응한 비아막(140)을 패터닝하여 실링홀(141) 및 둘 이상의 제1 밸리(142)를 배치하는 단계(S45), 및 변경마스크를 제거하는 단계(S46)를 포함할 수 있다.
도 18 및 도 19를 참조하면, 표시영역(DA) 및 비표시영역(NDA)을 포함한 지지기판(110)을 마련하는 단계(S10) 이후에, 지지기판(110) 상에 배리어막(121)을 배치하는 단계가 실시된 후, 차광패턴(SLP) 및 제1 연결라인패턴(CNP1)을 배치하는 단계(S21)가 실시될 수 있다.
즉, 배리어막(121) 상에 배치된 제1 도전재료막(미도시)을 패터닝하여, 차광패턴(SLP) 및 제1 연결라인패턴(CNP1)이 마련될 수 있다.
도 18의 도시와 같이, 지지기판(110) 상의 제1 도전재료막(미도시)을 패터닝하여, 복수의 화소영역(PA) 각각에 대응한 차광패턴(SLP)이 배치될 수 있다.
이때, 차광패턴(SLP)과 함께, 데이터라인(DL)의 배치가 실시될 수 있다.
더불어, 도 19의 도시와 같이, 표시영역(DA) 및 비표시영역(NDA)을 포함한 지지기판(110) 상의 제1 도전재료막(미도시)을 패터닝하여, 차광패턴(SLP)과 함께, 비표시영역(NDA)에 대응한 제1 연결라인패턴(CNP1)이 배치될 수 있다.
배리어막(121)은 지지기판(110)을 통한 수분 또는 산소의 침투를 저감시키기 위한 것으로, 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 이루어질 수 있다.
제1 도전재료막은 차광성 및 도전성을 갖는 금속재료로 이루어질 수 있다.
도 20 및 도 21을 참조하면, 지지기판(110) 상에 무기절연재료를 도포하여 차광패턴(SLP) 및 제1 연결라인패턴(CNP1)을 덮는 버퍼막(122)이 배치된다. (도 16의 S22)
도 23을 참조하면, 버퍼막(122) 상의 반도체재료막(미도시)을 패터닝하여 복수의 화소영역(PA) 각각에 차광패턴(SLP)에 중첩되는 제1 액티브층(ACT1)이 배치된다. (도 16의 S23)
이때, 복수의 화소영역(PA) 각각에 제1 액티브층(ACT1)으로부터 이격된 제2 액티브층(ACT2)이 더 배치될 수 있다.
이와 더불어, 도 24를 참조하면, 버퍼막(122) 상의 반도체재료막(미도시)을 패터닝하여, 비표시영역(NDA) 중 비아막(140)의 제거가 예정된 실링영역(SLA)과 댐영역(DMA) 각각의 적어도 일부에 제1 연결라인패턴(CNP1)의 일부와 중첩하는 식각방지층(ES)이 배치된다. (도 16의 S23)
반도체재료막은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체로 이루어질 수 있다.
도 24를 참조하면, 버퍼막(122) 상에 제1 액티브층(ACT1), 제2 액티브층(ACT2) 및 식각방지층(ES)을 덮는 제1 절연재료막(미도시)을 배치하고, 제1 절연재료막 상에 제2 도전재료막(미도시)을 배치한 다음, 제1 절연재료막과 제2 도전재료막을 일괄 패터닝하여, 제1 액티브층(ACT1)의 채널영역(C)에 게이트절연층(GI)과 제1 게이트전극(GE1)의 적층구조물이 배치될 수 있다. (도 16의 S24)
그리고, 도 25를 참조하면, 제1 절연재료막과 제2 도전재료막을 일괄 패터닝하여, 비표시영역(NDA)에 대응한 게이트절연층(GI)과 제2 연결라인패턴(CNP2)의 적층구조물이 배치된다. (도 16의 S24)
여기서, 제2 연결라인패턴(CNP2)은 식각방지층(ES)과 중첩되지 않는다. 즉, 제2 연결라인패턴(CNP2)은 버퍼막(122) 상에서 식각방지층(ES)으로부터 이격된다. 이로써, 제2 연결라인패턴(CNP2)이 식각방지층(ES)과 함께 패터닝되는 것이 방지될 수 있다.
이때, 제1 연결라인패턴(CNP1)과 제2 연결라인패턴(CNP2) 중 적어도 하나로 각각 이루어진 복수의 연결라인(130)이 마련된다.
제1 절연재료막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층의 무기막으로 이루어질 수 있다.
제2 도전재료막은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있다.
도 26을 참조하면, 버퍼막(122) 상에 무기절연재료를 도포하여 제1 액티브층(ACT1)의 제1 소스드레인영역(SD1) 및 제2 소스드레인영역(SD2)과 식각방지층(ES)과 제1 게이트전극(GE1)과 제2 연결라인패턴(CNP2)을 덮는 층간절연막(123)이 배치된다. (도 16의 S25)
비표시영역(NDA)의 실링영역(SLA) 및 댐영역(DMA) 각각에서, 층간절연막(123)은 제1 연결라인패턴(CNP1)의 일부에 중첩하는 식각방지층(ES)을 덮으므로, 층간절연막(123)은 식각방지층(ES)에 대응한 단차(HD)를 포함한 형태를 갖는다.
층간절연막(123)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
이로써, 지지기판(110) 상에 표시영역(DA)에 대응한 회로 어레이(120) 및 비표시영역(NDA)에 대응한 복수의 연결라인(130)이 마련된다. (도 15의 S20)
도 28 및 도 29를 참조하면, 회로 어레이(120) 및 복수의 연결라인(130)을 덮는 비아막(140)이 배치된다. (도 15의 S30)
즉, 비아막(140)은 층간절연막(123) 상에 배치되며, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막이 하나 이상 적층된 구조로 이루어질 수 있다.
도 30 및 도 31을 참조하면, 비아막(140) 상에 제1 두께(TH1)의 마스크재료막(미도시)을 배치한 후(도 17의 S41), 마스크재료막에 하프톤마스크(400)를 이용한 노광 공정을 실시하여, 노광마스크(500)가 비아막(140) 상에 배치된다. (도 17의 S42)
여기서, 마스크재료막은 실록산(Siloxane)으로 이루어질 수 있다. 이와 같이 하면, 적어도 하나의 콘택홀을 배치하는 단계(도 17의 S43)에서의 식각 공정에 의해 마스크재료막이 함께 식각되는 것이 경감될 수 있다.
하프톤마스크(400)는 실링영역(SLA)의 실링홀(141) 및 댐영역(DMA)의 둘 이상의 제1 밸리(142) 각각에 대응한 반투광부(401), 복수의 화소영역(PA) 각각의 적어도 하나의 콘택홀(도 5의 CT1, CT2, CT3, CT4, CT5, CT6)에 대응한 적어도 하나의 투광부(402) 및 이들을 제외한 나머지에 대응한 차광부(403)를 포함할 수 있다.
이에, 노광마스크(500)는 하프톤마스크(400)의 반투광부(401)에 대응하고 마스크재료막의 제1 두께(TH1)보다 작은 제2 두께(TH2)의 제1 차단부(501)와, 하프톤마스크(400)의 적어도 하나의 투광부(402)에 대응하고 마스크재료막을 관통하는 적어도 하나의 제1 개구부(502)와, 하프톤마스크(400)의 차광부(403)에 대응하고 제1 두께(TH1)의 마스크재료막으로 이루어진 제2 차단부(503)를 포함할 수 있다.
도 32를 참조하면, 노광마스크(500)의 적어도 하나의 제1 개구부(502)에 의해 노출된 비아막(140)을 패터닝하여, 복수의 화소영역(PA) 각각에 대응한 적어도 하나의 콘택홀(CT1, CT2, CT3, CT4, CT5, CT6)이 마련된다. (도 17의 S43)
도 33 및 도 34를 참조하면, 노광마스크(500)에 대한 애싱 공정을 실시하여, 변경마스크(500')가 마련된다. (도 17의 S44)
변경마스크(500')는 노광마스크(500)의 적어도 하나의 제1 개구부(502)와 더불어, 노광마스크(500)의 제2 차단부(503)에 대응하고 제1 두께(TH1)보다 작은 제3 두께(TH3)로 이루어진 제3 차단부(503')와, 노광마스크(500)의 제1 차단부(501)에 대응하고 비아막(140)을 노출하는 제2 개구부(502')를 포함할 수 있다.
도 34를 참조하면, 변경마스크(500')의 제2 개구부(502')에 대응한 비아막(140)을 패터닝하여, 비표시영역(NDA)의 실링영역(SLA)에 실링홀(141)이 배치되고, 비표시영역(NDA)의 댐영역(DMA)에 둘 이상의 제1 밸리(142)가 배치될 수 있다. (도 17의 S45)
그리고, 둘 이상의 제1 밸리(142) 사이에 비아막(140)과 동일층으로 이루어진 제1 댐층(DML1)이 마련된다.
이때, 비아막(140)의 패터닝을 위한 식각 강도에 따라, 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각에서 층간절연막(123)의 일부가 함께 패터닝됨으로써, 식각방지층(ES)의 일부가 노출 또는 제거될 수 있다. 이 경우, 층간절연막(123)은 제거된 식각방지층(ES)의 일부에 대응한 언더컷구조(UC)를 포함할 수 있다.
또는, 비아막(140)의 패터닝을 위한 식각 강도에 따라, 식각방지층(ES)이 모두 제거될 수도 있다.
이와 같이, 식각방지층(ES)의 배치로 인해, 실링홀(141) 및 둘 이상의 제1 밸리(142) 각각에서 제1 연결라인패턴(CNP1)의 손상 또는 제거될 가능성이 낮아질 수 있다.
이후, 비아막(140) 상의 변경마스크(500')를 제거하는 단계(도 17의 S46)가 실시된다.
이로써, 복수의 화소영역(PA) 각각에 대응한 적어도 하나의 콘택홀 및 비표시영역(NDA)에 대응한 실링홀(141)과 둘 이상의 제1 밸리(142)가 마련된다. (도 15의 S40)
다음, 도 35를 참조하면, 복수의 화소영역(PA)에 각각 대응하는 복수의 화소전극(171)이 비아막(140) 상에 배치된다.
이때, 화소전극(171)은 비아막(140) 및 층간절연막(123)을 관통하는 제5 콘택홀(CT5)을 통해 제1 액티브층(ACT1)의 제2 소스드레인영역(SD2)에 연결될 수 있다.
그리고, 화소전극(171)은 비아막(140), 층간절연막(123) 및 버퍼막(122)을 관통하는 제6 콘택홀(CT6)을 통해 차광패턴(SLP)에 연결될 수 있다.
또한, 화소전극(171)과 함께, 제1 콘택홀(CT1) 및 제2 콘택홀(CT2)을 통해 데이터라인(DL)과 제2 액티브층(ACT2)을 연결시키는 제1 브릿지전극(BRE1), 및 제3 콘택홀(CT3) 및 제4 콘택홀(CT4)을 통해 제1 게이트전극(GE1)과 제2 액티브층(ACT2)을 연결시키는 제2 브릿지전극(BRE2)이 비아막(140) 상에 배치될 수 있다.
도 36을 참조하면, 비아막(140) 상에 배치되고 화소전극(171), 제1 브릿지전극(BRE1) 및 제2 브릿지전극(BRE2)을 덮는 유기절연재료막을 패터닝하여, 복수의 화소영역(PA) 간의 경계에 대응하고, 화소전극(171)의 중앙 일부를 제외한 나머지를 덮는 화소정의막(172)이 배치된다.
화소정의막(172)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 이루어질 수 있다.
도 37을 참조하면, 화소정의막(172)과 함께, 둘 이상의 제1 밸리(142)에 각각 이어지고 화소정의막(172)을 관통하는 둘 이상의 제2 밸리(1722)가 마련될 수 있다. 그리고, 제1 댐층(DML1) 상에 화소정의막(172)과 동일층으로 이루어지는 제2 댐층(DML2)이 마련될 수 있다.
이로써, 제1 댐층(DML1)과 제2 댐층(DML2)의 적층으로 이루어진 댐구조물(DAM)이 마련될 수 있다.
도 38을 참조하면, 복수의 발광층(173)이 복수의 화소전극(171) 상에 각각 배치된다.
도 39를 참조하면, 복수의 화소영역(PA)에 전체적으로 대응한 공통전극(174)이 복수의 발광층(173) 및 화소정의막(172) 상에 배치된다.
도 40을 참조하면, 공통전극(174)은 비표시영역(NDA)의 댐영역(DMA)까지 연장되어, 적어도 하나의 댐구조물(DAM)을 덮도록 배치되고, 댐영역(DMA)에서 소정의 콘택홀을 통해 적어도 하나의 연결라인과 연결될 수 있다.
이로써, 복수의 화소영역(PA)에 각각 대응하고 화소전극(171)과 공통전극(174) 사이에 발광층(173)이 개재된 구조로 이루어진 복수의 발광소자(EMD)를 포함하는 발광 어레이(170)가 마련된다. (도 15의 S50)
도 41, 도 42 및 도 43을 참조하면, 발광 어레이(170)를 덮는 밀봉구조물(180)이 마련된다. (도 15의 S60)
밀봉구조물(180)은 발광 어레이(170) 상에 배치되고 무기절연재료로 이루어진 제1 밀봉막(181), 제1 밀봉막(181) 상에 배치되고 유기절연재료로 이루어진 제2 밀봉막(182) 및 제1 밀봉막(181) 상에 배치되고 제2 밀봉막(182)을 덮으며 무기절연재료로 이루어진 제3 밀봉막(183)을 포함할 수 있다.
도 42의 도시와 같이, 제1 밀봉막(181)은 발광 어레이(170)를 덮고 제2 댐층(DML2)을 덮기까지 댐영역(DMA)으로 확장 배치될 수 있다.
제2 밀봉막(182)은 제1 댐층(DML1) 및 제2 댐층(DML2)으로 이루어진 댐구조물(DAM)에 대응한 가장자리를 갖는다.
제3 밀봉막(183)은 제2 밀봉막(182)을 덮고 댐영역(DMA)에서 제1 밀봉막(181)에 접한다.
도 44를 참조하면, 적어도 표시영역(DA)을 포함하는 봉지기판(160)의 일면에 표시영역(DA)을 둘러싸는 형태의 실링층(150)이 배치된다. (도 15의 S70)
도 45를 참조하면, 봉지기판(160)의 실링층(150)과 지지기판(110)의 실링홀(141)이 상호 마주할 수 있도록, 봉지기판(160)과 지지기판(110)이 정렬된다. (도 15의 S80)
이후, 도 2의 도시와 같이, 실링층(150)을 실링홀(141)에 배치시킴으로써, 실링층(150)을 통해 봉지기판(160)과 지지기판(110)이 합착된다. (도 15의 S90)
이로써, 제1 실시예에 따른 표시패널(100)이 마련될 수 있다.
도 46은 제2 실시예에 따른 표시패널의 제조방법을 보여주는 순서도이다. 도 47는 도 46의 식각방지층을 배치하는 단계 이후의 도 15의 비아막을 배치하는 단계를 나타낸 공정도이다.
도 46을 참조하면, 제2 실시예에 따른 표시패널의 제조방법은 회로 어레이(120) 및 복수의 연결라인(130)을 배치하는 단계(S20')에서, 제1 액티브층(ACT1)과 함께 식각방지층(ES)이 배치되지 않고, 층간절연막(123)을 배치하는 단계(S25) 이후에 식각방지층(ES')을 배치하는 단계가 실시되는 점을 제외하면, 도 15, 도 16 및 도 17에 따른 제1 실시예와 동일하므로 이하에서 중복 설명을 생략한다.
즉, 도 47을 참조하면, 제2 실시예에 따른 식각방지층(ES')은 버퍼막(122) 상에 배치되는 것이 아니라, 층간절연막(123)을 배치한 후(도 46의 S25), 층간절연막(123) 상에 배치된다. (도 46의 S26)
이와 같이 하면, 마스크공정수가 늘어나는 단점이 있는 반면, 버퍼막(122) 상에 배치되는 제2 연결라인패턴(CNP2) 또한 식각방지층(ES')으로 보호될 수 있으므로, 수율 향상 및 제품 신뢰도가 향상될 수 있는 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시장치
100: 표시패널
200: 표시구동회로 300: 표시회로보드
DA: 표시영역 NDA: 비표시영역
110: 지지기판 120: 회로 어레이
130: 복수의 연결라인 140: 비아막
141: 실링홀 142: 둘 이상의 제1 밸리
150: 실링층 160: 봉지기판
170: 발광 어레이 180: 밀봉 구조물
200: 표시구동회로 300: 표시회로보드
DA: 표시영역 NDA: 비표시영역
110: 지지기판 120: 회로 어레이
130: 복수의 연결라인 140: 비아막
141: 실링홀 142: 둘 이상의 제1 밸리
150: 실링층 160: 봉지기판
170: 발광 어레이 180: 밀봉 구조물
Claims (35)
- 영상 표시를 위한 광을 방출하는 복수의 화소영역을 포함한 표시영역과, 상기 표시영역의 주변인 비표시영역을 포함하는 지지기판을 마련하는 단계;
상기 지지기판 상의 상기 표시영역에 상기 복수의 화소영역과 대응한 복수의 박막트랜지스터와 상기 복수의 박막트랜지스터와 연결되는 복수의 신호라인을 포함하는 회로 어레이를 배치하고, 상기 지지기판 상의 상기 비표시영역에 상기 복수의 신호라인과 연결되는 복수의 연결라인을 배치하는 단계;
상기 지지기판 상에 상기 회로 어레이 및 상기 복수의 연결라인을 덮는 비아막을 배치하는 단계;
상기 비아막을 패터닝하여 상기 지지기판의 상기 비표시영역에 상기 표시영역을 둘러싸는 형태의 실링홀을 마련하는 단계;
적어도 상기 표시영역을 포함하는 봉지기판에 상기 표시영역을 둘러싸는 형태의 실링층을 배치하는 단계;
상기 실링층과 상기 실링홀이 상호 마주하는 방향으로 상기 지지기판과 상기 봉지기판을 정렬하는 단계; 및
상기 실링홀에 상기 실링층을 배치하고 상기 지지기판과 상기 봉지기판을 합착하는 단계를 포함하고,
상기 회로 어레이와 상기 복수의 연결라인을 배치하는 단계는
상기 지지기판 상의 제1 도전재료막을 패터닝하여 상기 복수의 화소영역에 차광패턴을 배치하고 상기 비표시영역에 제1 연결라인패턴을 배치하는 단계;
상기 지지기판 상에 상기 차광패턴 및 상기 제1 연결라인패턴을 덮는 버퍼막을 배치하는 단계;
상기 버퍼막 상의 반도체재료막을 패터닝하여 상기 차광패턴에 중첩되는 액티브층을 배치하고 상기 실링홀과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층을 배치하는 단계;
상기 버퍼막 상의 제1 절연재료막 및 상기 제1 절연재료막 상의 제2 도전재료막을 패터닝하여 상기 액티브층의 채널영역에 게이트절연층과 게이트전극의 적층구조물을 배치하고, 상기 비표시영역에 상기 게이트절연층과 제2 연결라인패턴의 적층구조물을 배치하는 단계; 및
상기 버퍼막 상에 상기 액티브층, 상기 식각방지층, 상기 게이트전극 및 상기 제2 연결라인패턴을 덮는 층간절연막을 배치하는 단계를 포함하며,
상기 복수의 연결라인 각각은 상기 제1 연결라인패턴과 상기 제2 연결라인패턴 중 적어도 하나를 포함하는 표시패널의 제조방법. - 제1 항에 있어서,
상기 실링홀을 마련하는 단계 이후에,
상기 비아막 상에 상기 복수의 화소영역에 대응한 복수의 발광소자를 포함하는 발광 어레이를 배치하는 단계; 및
상기 발광 어레이를 덮는 밀봉구조물을 배치하는 단계를 더 포함하고,
상기 실링홀을 마련하는 단계에서, 상기 지지기판의 상기 비표시영역에 상기 표시영역을 둘러싸는 형태이고 상기 실링홀보다 상기 표시영역에 인접한 둘 이상의 제1 밸리를 더 마련하며,
상기 액티브층을 배치하는 단계에서, 상기 식각방지층은 상기 둘 이상의 제1 밸리 각각과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부에 더 대응하고,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 마련하는 단계에서, 상기 둘 이상의 제1 밸리 사이에 상기 비아막과 동일층으로 이루어진 제1 댐층이 마련되는 표시패널의 제조방법. - 제2 항에 있어서,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 마련하는 단계는
상기 비아막 상에 제1 두께의 마스크재료막을 배치하는 단계;
하프톤마스크를 이용한 노광 공정을 통해, 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각에 대응하고 상기 제1 두께보다 작은 제2 두께의 제1 차단부와, 상기 복수의 화소영역 각각에 대응하고 상기 마스크재료막을 관통하는 적어도 하나의 제1 개구부와, 상기 제1 차단부 및 상기 적어도 하나의 제1 개구부를 제외한 나머지이고 상기 제1 두께의 마스크재료막으로 이루어진 제2 차단부를 포함한 노광마스크를 마련하는 단계;
상기 노광마스크의 상기 적어도 하나의 제1 개구부에 대응한 비아막을 패터닝하여, 상기 복수의 화소영역 각각에 대응한 적어도 하나의 콘택홀을 배치하는 단계;
상기 노광마스크에 대한 애싱(ashing) 공정을 통해, 상기 적어도 하나의 제1 개구부와, 상기 제2 차단부에 대응하고 상기 제1 두께보다 작은 제3 두께로 이루어진 제3 차단부와, 상기 제1 차단부에 대응하고 상기 비아막을 노출하는 제2 개구부를 포함한 변경마스크를 마련하는 단계;
상기 변경마스크의 상기 제2 개구부에 대응한 비아막을 패터닝하여, 상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계; 및
상기 변경마스크를 제거하는 단계를 포함하는 표시패널의 제조방법. - 제3 항에 있어서,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서,
상기 식각방지층을 덮는 층간절연막의 일부가 상기 비아막과 함께 패터닝되어 상기 식각방지층의 일부가 노출되고,
상기 노출된 식각방지층의 적어도 일부가 패터닝되어, 상기 층간절연막은 상기 패터닝된 식각방지층에 대응하고 상기 버퍼막으로부터 이격된 언더컷 구조를 포함하는 표시패널의 제조방법. - 제4 항에 있어서,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층의 다른 일부는 상기 층간절연막의 상기 언더컷 구조와 상기 버퍼막 사이에 잔류되는 표시패널의 제조방법. - 제4 항에 있어서,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층이 모두 제거되는 표시패널의 제조방법. - 제4 항에 있어서,
상기 노광마스크를 마련하는 단계에서, 상기 하프톤마스크는 상기 지지기판을 분할한 복수의 마스크영역에 각각 대응하고, 상기 노광 공정은 복수의 마스크영역 각각에 대해 실시되며,
상기 복수의 마스크영역 각각은 상기 복수의 마스크영역 간의 경계에 인접하고 상기 노광 공정에 중복적으로 노출되는 중복노광영역을 포함하고,
상기 액티브층 및 상기 식각방지층을 배치하는 단계에서, 상기 식각방지층은 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각의 상기 중복노광영역에 대응하는 표시패널의 제조방법. - 제4 항에 있어서,
상기 회로 어레이와 상기 복수의 연결라인을 배치하는 단계는, 상기 층간절연막을 배치하는 단계 이후에, 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각과 상기 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 보조 식각방지층을 배치하는 단계를 더 포함하고,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 비아막은 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각과 상기 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 보조 식각방지층에 의한 언더컷 구조를 포함하는 표시패널의 제조방법. - 제3 항에 있어서,
상기 마스크재료막을 배치하는 단계에서 상기 마스크재료막은 실록산(Siloxane)을 포함하는 표시패널의 제조방법. - 제3 항에 있어서,
상기 발광 어레이를 배치하는 단계는
상기 비아막 상에 상기 복수의 화소영역에 각각 대응하는 복수의 화소전극을 배치하는 단계;
상기 비아막 상의 제2 절연재료막을 패터닝하여 상기 복수의 화소영역 간의 경계에 대응하고 상기 복수의 화소전극 각각의 가장자리를 덮는 화소정의막을 배치하는 단계;
상기 복수의 화소전극에 각각 복수의 발광층을 배치하는 단계; 및
상기 화소정의막 및 상기 복수의 발광층 상에 상기 복수의 화소영역에 대응한 공통전극을 배치하는 단계를 포함하며,
상기 화소정의막을 배치하는 단계에서, 상기 비표시영역에 상기 둘 이상의 제1 밸리에 각각 이어지는 둘 이상의 제2 밸리를 더 배치하고,
상기 화소정의막 및 상기 둘 이상의 제2 밸리를 배치하는 단계에서, 상기 둘 이상의 제2 밸리 사이의 상기 제1 댐층 상에 상기 화소정의막과 동일층으로 이루어진 제2 댐층이 마련되는 표시패널의 제조방법. - 제10 항에 있어서,
상기 밀봉구조물을 배치하는 단계는
상기 발광 어레이 상에 무기절연재료의 제1 밀봉막을 배치하는 단계;
상기 제1 밀봉막 상에 유기절연재료의 제2 밀봉막을 배치하는 단계; 및
상기 제1 밀봉막 상에 상기 제2 밀봉막을 덮는 상기 무기절연재료의 제3 밀봉막을 배치하는 단계를 포함하며,
상기 제1 밀봉막을 배치하는 단계에서, 상기 제1 밀봉막은 상기 발광 어레이와 상기 제2 댐층을 덮고,
상기 제2 밀봉막을 배치하는 단계에서, 상기 제2 밀봉막은 상기 제1 댐층 및 상기 제2 댐층에 대응한 가장자리를 갖는 표시패널의 제조방법. - 제10 항에 있어서,
상기 적어도 하나의 콘택홀을 배치하는 단계에서, 상기 적어도 하나의 콘택홀 중 일부는 상기 비아막과 상기 층간절연막을 관통하고, 다른 일부는 상기 비아막과 상기 층간절연막과 상기 버퍼막을 관통하며,
상기 복수의 화소전극을 배치하는 단계에서, 상기 화소전극은 상기 비아막과 상기 층간절연막을 관통하는 콘택홀을 통해 상기 액티브층 중 상기 채널영역의 어느 일측에 접하는 일부에 연결되는 표시패널의 제조방법. - 영상 표시를 위한 광을 방출하는 복수의 화소영역을 포함한 표시영역과, 상기 표시영역의 주변인 비표시영역을 포함하는 지지기판을 마련하는 단계;
상기 지지기판 상의 상기 표시영역에 상기 복수의 화소영역과 대응한 복수의 박막트랜지스터와 상기 복수의 박막트랜지스터와 연결되는 복수의 신호라인을 포함하는 회로 어레이를 배치하고, 상기 지지기판 상의 상기 비표시영역에 상기 복수의 신호라인과 연결되는 복수의 연결라인을 배치하는 단계;
상기 지지기판 상에 상기 회로 어레이 및 상기 복수의 연결라인을 덮는 비아막을 배치하는 단계;
상기 비아막을 패터닝하여 상기 지지기판의 상기 비표시영역에 상기 표시영역을 둘러싸는 형태의 실링홀을 마련하는 단계;
적어도 상기 표시영역을 포함하는 봉지기판에 상기 표시영역을 둘러싸는 형태의 실링층을 배치하는 단계;
상기 실링층과 상기 실링홀이 상호 마주하는 방향으로 상기 지지기판과 상기 봉지기판을 정렬하는 단계; 및
상기 실링홀에 상기 실링층을 배치하고 상기 실링층을 통해 상기 지지기판과 상기 봉지기판을 합착하는 단계를 포함하고,
상기 회로 어레이와 상기 복수의 연결라인을 배치하는 단계는
상기 지지기판 상의 제1 도전재료막을 패터닝하여 상기 복수의 화소영역에 차광패턴을 배치하고 상기 비표시영역에 제1 연결라인패턴을 배치하는 단계;
상기 지지기판 상에 상기 차광패턴 및 상기 제1 연결라인패턴을 덮는 버퍼막을 배치하는 단계;
상기 버퍼막 상의 반도체재료막을 패터닝하여 상기 차광패턴에 중첩되는 액티브층을 배치하는 단계;
상기 버퍼막 상의 제1 절연재료막 및 상기 제1 절연재료막 상의 제2 도전재료막을 패터닝하여 상기 액티브층의 채널영역에 게이트절연층과 게이트전극의 적층구조물을 배치하고, 상기 비표시영역에 상기 게이트절연층과 제2 연결라인패턴의 적층구조물을 배치하는 단계;
상기 버퍼막 상에 상기 액티브층, 상기 게이트전극 및 상기 제2 연결라인패턴을 덮는 층간절연막을 배치하는 단계; 및
상기 실링홀과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부, 및 상기 실링홀과 상기 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층을 배치하는 단계를 포함하며,
상기 복수의 연결라인 각각은 상기 제1 연결라인패턴과 상기 제2 연결라인패턴 중 적어도 하나를 포함하는 표시패널의 제조방법. - 제13 항에 있어서,
상기 실링홀을 마련하는 단계 이후에,
상기 비아막 상에 상기 복수의 화소영역에 대응한 복수의 발광소자를 포함하는 발광 어레이를 배치하는 단계; 및
상기 발광 어레이를 덮는 밀봉구조물을 배치하는 단계를 더 포함하고,
상기 실링홀을 마련하는 단계에서, 상기 지지기판의 상기 비표시영역에 상기 표시영역을 둘러싸는 형태이고 상기 실링홀보다 상기 표시영역에 인접한 둘 이상의 제1 밸리를 더 마련하며,
상기 식각방지층을 배치하는 단계에서, 상기 식각방지층은 상기 둘 이상의 제1 밸리 각각과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부, 및 상기 둘 이상의 제1 밸리 각각과 상기 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 더 대응하고,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 마련하는 단계에서, 상기 둘 이상의 제1 밸리 사이에 상기 비아막과 동일층으로 이루어진 제1 댐층이 마련되는 표시패널의 제조방법. - 제14 항에 있어서,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 마련하는 단계는
상기 비아막 상에 제1 두께의 마스크재료막을 배치하는 단계;
하프톤마스크를 이용한 노광 공정을 통해, 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각에 대응하고 상기 제1 두께보다 작은 제2 두께의 제1 차단부와, 상기 복수의 화소영역 각각에 대응하고 상기 마스크재료막을 관통하는 적어도 하나의 제1 개구부와, 상기 제1 차단부 및 상기 적어도 하나의 제1 개구부를 제외한 나머지이고 상기 제1 두께의 마스크재료막으로 이루어진 제2 차단부를 포함한 노광마스크를 마련하는 단계;
상기 노광마스크의 상기 적어도 하나의 제1 개구부에 대응한 비아막을 패터닝하여, 상기 복수의 화소영역 각각에 대응한 적어도 하나의 콘택홀을 배치하는 단계;
상기 노광마스크에 대한 애싱(ashing) 공정을 통해, 상기 적어도 하나의 제1 개구부와, 상기 제2 차단부에 대응하고 상기 제1 두께보다 작은 제3 두께로 이루어진 제3 차단부와, 상기 제1 차단부에 대응하고 상기 비아막을 노출하는 제2 개구부를 포함한 변경마스크를 마련하는 단계;
상기 변경마스크의 상기 제2 개구부에 대응한 비아막을 패터닝하여, 상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계; 및
상기 변경마스크를 제거하는 단계를 포함하는 표시패널의 제조방법. - 제15 항에 있어서,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층의 적어도 일부가 패터닝되어, 상기 비아막은 상기 패터닝된 식각방지층에 대응하고 상기 층간절연막으로부터 이격된 언더컷 구조를 포함하는 표시패널의 제조방법. - 제16 항에 있어서,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층의 다른 일부는 상기 비아막의 상기 언더컷 구조와 상기 층간절연막 사이에 잔류되는 표시패널의 제조방법. - 제16 항에 있어서,
상기 실링홀 및 상기 둘 이상의 제1 밸리를 배치하는 단계에서, 상기 식각방지층이 모두 제거되는 표시패널의 제조방법. - 제15 항에 있어서,
상기 노광마스크를 마련하는 단계에서, 상기 하프톤마스크는 상기 지지기판을 분할한 복수의 마스크영역에 각각 대응하고, 상기 노광 공정은 복수의 마스크영역 각각에 대해 실시되며,
상기 복수의 마스크영역 각각은 상기 복수의 마스크영역 간의 경계에 인접하고 상기 노광 공정에 중복적으로 노출되는 중복노광영역을 포함하고,
상기 식각방지층을 배치하는 단계에서, 상기 식각방지층은 상기 중복노광영역에 더 대응하는 표시패널의 제조방법. - 제15 항에 있어서,
상기 마스크재료막을 배치하는 단계에서, 상기 마스크재료막은 실록산(Siloxane)을 포함하는 표시패널의 제조방법. - 제15 항에 있어서,
상기 발광 어레이를 배치하는 단계는
상기 비아막 상에 상기 복수의 화소영역에 각각 대응하는 복수의 화소전극을 배치하는 단계;
상기 비아막 상의 제2 절연재료막을 패터닝하여 상기 복수의 화소영역 간의 경계에 대응하고 상기 복수의 화소전극 각각의 가장자리를 덮는 화소정의막을 배치하는 단계;
상기 복수의 화소전극에 각각 복수의 발광층을 배치하는 단계; 및
상기 화소정의막 및 상기 복수의 발광층 상에 상기 복수의 화소영역에 대응한 공통전극을 배치하는 단계를 포함하며,
상기 화소정의막을 배치하는 단계에서, 상기 비표시영역에 상기 둘 이상의 제1 밸리에 각각 이어지는 둘 이상의 제2 밸리를 더 배치하고,
상기 화소정의막 및 상기 둘 이상의 제2 밸리를 배치하는 단계에서, 상기 둘 이상의 제2 밸리 사이의 상기 제1 댐층 상에 상기 화소정의막과 동일층으로 이루어진 제2 댐층이 마련되는 표시패널의 제조방법. - 제21 항에 있어서,
상기 밀봉구조물을 배치하는 단계는
상기 발광 어레이 상에 무기절연재료의 제1 밀봉막을 배치하는 단계;
상기 제1 밀봉막 상에 유기절연재료의 제2 밀봉막을 배치하는 단계; 및
상기 제1 밀봉막 상에 상기 제2 밀봉막을 덮는 상기 무기절연재료의 제3 밀봉막을 배치하는 단계를 포함하며,
상기 제1 밀봉막을 배치하는 단계에서, 상기 제1 밀봉막은 상기 발광 어레이와 상기 제2 댐층을 덮고,
상기 제2 밀봉막을 배치하는 단계에서, 상기 제2 밀봉막은 상기 제1 댐층 및 상기 제2 댐층에 대응한 가장자리를 갖는 표시패널의 제조방법. - 제21 항에 있어서,
상기 적어도 하나의 콘택홀을 배치하는 단계에서, 상기 적어도 하나의 콘택홀 중 일부는 상기 비아막과 상기 층간절연막을 관통하고, 다른 일부는 상기 비아막과 상기 층간절연막과 상기 버퍼막을 관통하며,
상기 복수의 화소전극을 배치하는 단계에서, 상기 화소전극은 상기 비아막과 상기 층간절연막을 관통하는 콘택홀을 통해 상기 액티브층 중 상기 채널영역의 어느 일측에 접하는 일부에 연결되는 표시패널의 제조방법. - 영상 표시를 위한 광을 방출하는 복수의 화소영역을 포함한 표시영역과, 상기 표시영역의 주변인 비표시영역을 포함하는 지지기판;
상기 지지기판 상의 상기 표시영역에 배치되고 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터와, 상기 복수의 박막트랜지스터에 연결되는 복수의 신호라인을 포함하는 회로 어레이;
상기 지지기판 상의 상기 비표시영역에 배치되고 상기 복수의 신호라인에 연결되는 복수의 연결라인;
상기 지지기판 상에 배치되고 상기 회로 어레이 및 상기 복수의 연결라인을 덮는 비아막;
상기 비표시영역에 상기 표시영역을 둘러싸는 형태로 배치되고 상기 비아막을 관통하는 실링홀;
상기 지지기판 상의 상기 실링홀에 배치되는 실링층; 및
상기 지지기판에 대향하고 상기 실링층에 의해 상기 지지기판과 합착되는 봉지기판을 포함하고,
상기 복수의 박막트랜지스터 각각은
상기 지지기판 상에 배치되는 차광패턴;
상기 지지기판 상에 배치되고 상기 차광패턴을 덮는 버퍼막;
상기 버퍼막 상에 배치되고 상기 차광패턴에 중첩되는 액티브층;
상기 액티브층의 채널영역 상에 배치되는 게이트절연층;
상기 게이트절연층 상에 배치되는 게이트전극; 및
상기 버퍼막 상에 배치되고 상기 액티브층 및 상기 게이트전극을 덮는 층간절연막을 포함하며,
상기 복수의 연결라인 각각은 상기 차광패턴과 동일층으로 이루어진 제1 연결라인패턴과, 상기 게이트전극과 동일층으로 이루어진 제2 연결라인패턴 중 적어도 하나를 포함하고,
상기 층간절연막은 상기 실링홀과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하는 식각방지층에 의한 단차를 포함한 형태로 이루어지는 표시패널. - 제24 항에 있어서,
상기 식각방지층은 상기 액티브층과 동일층으로 이루어지는 표시패널. - 제24 항에 있어서,
상기 비아막 상에 배치되고 상기 복수의 화소영역에 대응한 복수의 발광소자를 포함하는 발광 어레이;
상기 발광 어레이를 덮는 밀봉구조물; 및
상기 비표시영역에 상기 표시영역을 둘러싸는 형태로 배치되고 상기 실링홀보다 상기 표시영역에 인접하며 상기 비아막을 관통하고 상호 이격되는 둘 이상의 제1 밸리를 더 포함하고,
상기 층간절연막은 상기 둘 이상의 제1 밸리 각각과 상기 제1 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응한 식각방지층에 의한 단차를 더 포함한 형태로 이루어지는 표시패널. - 제26 항에 있어서,
상기 식각방지층의 적어도 일부는 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각에 대응한 비아막과 함께 패터닝되고,
상기 층간절연막은 상기 패터닝된 식각방지층에 대응하고 상기 버퍼막으로부터 이격된 언더컷 구조를 포함하는 표시패널. - 제27 항에 있어서,
상기 식각방지층의 다른 일부는 상기 층간절연막의 상기 언더컷 구조와 상기 버퍼막 사이에 잔류되는 표시패널. - 제27 항에 있어서,
상기 식각방지층은 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각에 대응한 비아막과 함께 모두 제거되는 표시패널. - 제26 항에 있어서,
상기 지지기판은 복수의 마스크영역으로 분할되고,
상기 복수의 마스크영역 각각은 상기 복수의 마스크영역 간의 경계에 인접한 중복노광영역을 포함하며,
상기 식각방지층은 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각의 상기 중복노광영역에 대응하는 표시패널. - 제26 항에 있어서,
상기 비아막은 상기 실링홀 및 상기 둘 이상의 제1 밸리 각각과 상기 제2 연결라인패턴 간의 중첩영역 중 적어도 일부에 대응하고 상기 층간절연막 상에 배치된 보조 식각방지층에 의한 언더컷 구조를 포함하는 표시패널. - 제26 항에 있어서,
상기 발광 어레이는
상기 비아막 상에 배치되고 상기 복수의 화소영역에 각각 대응한 복수의 화소전극;
상기 비아막 상에 배치되고 상기 복수의 화소영역 간의 경계에 대응하며 상기 복수의 화소전극 각각의 가장자리를 덮는 화소정의막;
상기 복수의 화소전극 상에 각각 배치되는 복수의 발광층;
상기 화소정의막 및 상기 복수의 발광층 상에 배치되고 상기 복수의 화소영역에 대응한 공통전극을 포함하며,
상기 둘 이상의 제1 밸리에 각각 이어지고 상기 화소정의막을 관통하는 둘 이상의 제2 밸리를 더 포함하는 표시패널. - 제32 항에 있어서,
상기 둘 이상의 제1 밸리 사이에 배치되고 상기 비아막과 동일층으로 이루어지는 제1 댐층; 및
상기 제1 댐층 상에 배치되고 상기 화소정의막과 동일층으로 이루어지는 제2 댐층을 더 포함하며,
상기 밀봉구조물은
상기 발광 어레이와 상기 제2 댐층을 덮고 무기절연재료로 이루어진 제1 밀봉막;
상기 제1 밀봉막 상에 배치되고 유기절연재료로 이루어지며 상기 제1 댐층 및 상기 제2 댐층에 대응한 가장자리를 갖는 제2 밀봉막; 및
상기 제1 밀봉막 상에 배치되며 상기 제2 밀봉막을 덮고 상기 무기절연재료로 이루어진 제3 밀봉막을 포함하는 표시패널. - 제32 항에 있어서,
상기 화소전극은 상기 비아막과 상기 층간절연막을 관통하는 콘택홀을 통해 상기 액티브층 중 상기 채널영역의 어느 일측에 접하는 일부에 연결되는 표시패널. - 제26 항에 있어서,
상기 지지기판 상의 상기 비표시영역에 배치되며, 상기 복수의 신호라인 중 상기 복수의 화소영역에 스캔신호를 공급하는 복수의 스캔라인을 구동하는 스캔구동회로를 더 포함하고,
상기 스캔구동회로는 상기 실링홀과 상기 둘 이상의 제1 밸리 사이에 배치되며 상기 비아막으로 덮이는 표시패널.
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