KR20230088590A - 표시 장치 - Google Patents

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KR20230088590A
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sensing
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김형배
조현욱
김상국
김태준
박재현
이지영
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삼성디스플레이 주식회사
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Abstract

본 발명에 따른 표시 장치는 영상을 표시하는 표시패널 및 상기 표시패널 상측에 배치된 입력감지패널을 포함한다. 상기 입력감지패널은 제1 감지전극들, 상기 제1 감지전극들과 인접하여 배치된 제2 감지전극들, 및 각각이 상기 제1 및 제2 감지전극 중 하나와 접속되고, 다른 하나와 중첩하는 정전기 유도 패턴들을 포함한다. 상기 입력감지패널은 상기 제1 감지전극들과 상기 제2 감지전극들 사이의 상호 커패시턴스의 편차가 작은 제1 영역 및 상기 상호 커패시턴스의 편차가 큰 제2 영역을 포함한다. 상기 정전기 유도 패턴들은 상기 제1 영역에 배치된 제1 정전기 유도 패턴들, 및 상기 제2 영역에 배치되고, 상기 제1 정전기 유도 패턴들과 다른 면적 또는 다른 개수를 갖는 제2 정전기 유도 패턴들을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 상세하게는 센싱 감도를 개선할 수 있는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시장치를 구비한다. 표시 장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력 센서를 구비할 수 있다.
본 발명은 센싱 감도가 개선된 입력감지패널을 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 특징에 따른 표시 장치는 영상을 표시하는 표시패널 및 상기 표시패널 상측에 배치된 입력감지패널을 포함한다. 상기 입력감지패널은 제1 감지전극들, 상기 제1 감지전극들과 인접하여 배치된 제2 감지전극들, 및 각각이 상기 제1 및 제2 감지전극 중 하나와 접속되고, 다른 하나와 중첩하는 정전기 유도 패턴들을 포함한다.
상기 입력감지패널은 상기 제1 감지전극들과 상기 제2 감지전극들 사이의 상호 커패시턴스의 편차가 작은 제1 영역 및 상기 상호 커패시턴스의 편차가 큰 제2 영역을 포함한다. 상기 정전기 유도 패턴들은 상기 제1 영역에 배치된 제1 정전기 유도 패턴들, 및 상기 제2 영역에 배치되고, 상기 제1 정전기 유도 패턴들과 다른 면적 또는 다른 개수를 갖는 제2 정전기 유도 패턴들을 포함한다.
본 발명의 일 특징에 따른 표시 장치는 영상을 표시하는 표시패널, 및 상기 표시패널 상측에 배치된 입력감지패널을 포함한다. 상기 입력감지패널은 제1 감지전극들, 상기 제1 감지전극들과 인접하여 배치된 제2 감지전극들, 및 각각이 상기 제1 및 제2 감지전극 중 하나와 접속되고, 다른 하나와 중첩하는 보상 패턴들을 포함한다.
상기 입력감지패널은 상기 제1 감지전극들과 상기 제2 감지전극들 사이의 상호 커패시턴스가 큰 미보상 영역 및 상기 상호 커패시턴스가 작은 보상 영역을 포함한다. 상기 보상 패턴들은 상기 보상 영역에 배치되고, 상기 미보상 영역에 배치되지 않는다.
본 발명의 일 특징에 따른 표시 장치는 영상을 표시하는 표시패널 및 상기 표시패널 상측에 배치된 입력감지패널을 포함한다. 상기 입력감지패널은 제1 감지전극들, 상기 제1 감지전극들과 인접하여 배치된 제2 감지전극들, 및 각각이 상기 제1 및 제2 감지전극 중 하나와 접속되고, 다른 하나와 중첩하는 정전기 유도 패턴들을 포함한다.
상기 입력감지패널은 상기 제1 감지전극들과 상기 제2 감지전극들 사이의 상호 커패시턴스가 큰 미보상 영역 및 상기 상호 커패시턴스가 작은 보상 영역을 포함한다. 상기 정전기 유도 패턴들은 상기 미보상 영역에 배치된 제1 정전기 유도 패턴들, 및 상기 보상 영역에 배치되고, 상기 제1 정전기 유도 패턴들과 다른 면적 또는 다른 개수를 갖는 제2 정전기 유도 패턴들을 포함한다.
본 발명에 따르면, 입력감지패널의 제1 영역에 배치된 제1 정전기 유도 패턴보다 크거나 많은 제2 정전기 유도 패턴을 입력감지패널의 제2 영역에 배치함으로써, 제2 영역에서의 상호 커패시턴스들의 편차를 감소시킬 수 있다. 따라서, 상호 커패시턴스들 사이의 편차로 인해 입력감지패널이 오동작을 방지 또는 감소시킬 수 있다.
또한, 상호 커패시턴스가 작은 보상 영역에 상호 커패시턴스를 보상하기 위한 보상 패턴을 배치함으로써, 입력감지패널의 센싱 감도를 향상시키고, 센싱 감도의 균일성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 분해 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 입력감지패널의 평면도이다.
도 6a는 본 발명의 일 실시예에 따른 도 5의 A1 영역을 도시한 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 도 6a에 도시된 I-I'를 따라 절단한 단면도이다.
도 6c는 본 발명의 일 실시예에 따른 도 6a의 A2 영역을 확대한 확대 평면도이다.
도 6d는 본 발명의 일 실시예에 따른 도 6c에 도시된 Ⅱ-Ⅱ'를 따라 절단한 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 도 5의 B1 영역에 대응되는 영역을 도시한 평면도이다.
도 7b는 본 발명의 일 실시예에 따른 도 7a의 B11 영역을 확대한 확대 평면도이다.
도 7c는 본 발명의 일 실시예에 따른 도 7b에 도시된 Ⅲ-Ⅲ'를 따라 절단한 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 도 5에 도시된 B3, B2 및 B1 영역에 위치하는 제2 정전기 유도 패턴들의 형상을 나타낸 평면도이다.
도 8b는 본 발명의 일 실시예에 따른 도 5에 도시된 B3, B2 및 B1 영역에 위치하는 제2 정전기 유도 패턴들의 형상을 나타낸 평면도이다.
도 9a는 본 발명의 일 실시예에 따른 도 5의 B1 영역에 대응되는 영역을 도시한 평면도이다.
도 9b는 본 발명의 일 실시예에 따른 도 5에 도시된 B3, B2 및 B1 영역에 위치하는 제2 정전기 유도 패턴들의 형상을 나타낸 평면도이다.
도 10a는 본 발명의 일 실시예에 따른 도 5의 B1 영역에 대응되는 영역을 도시한 평면도이다.
도 10b는 본 발명의 일 실시예에 따른 도 5에 도시된 B3, B2 및 B1 영역에 위치하는 제2 정전기 유도 패턴들의 형상을 나타낸 평면도이다.
도 11a는 본 발명의 일 실시예에 따른 전자 장치의 평면도이다.
도 11b는 도 11a에 도시된 표시 장치의 분해 사시도이다.
도 11c는 도 11b에 도시된 입력감지패널의 평면도이다.
도 11d는 도 11c의 C1 영역을 확대한 확대도이다.
도 12는 본 발명의 일 실시예에 따른 입력감지패널의 평면도이다.
도 13은 본 발명의 일 실시예에 따른 입력감지패널의 평면도이다.
도 14는 본 발명의 일 실시예에 따른 입력감지패널의 평면도이다.
도 15a는 본 발명의 일 실시예에 따른 도 12, 도 13 및 도 14의 미보상 영역에 위치한 D1 영역을 도시한 평면도이다.
도 15b는 본 발명의 일 실시예에 따른 도 12, 도 13 및 도 14의 보상 영역에 위치한 D2 영역을 도시한 평면도이다.
도 16a는 도 15b에 도시된 절단선 Ⅳ-Ⅳ`에 따라 절단한 단면도이다.
도 16b는 도 15b에 도시된 절단선 Ⅴ-Ⅴ`에 따라 절단한 단면도이다.
도 17a는 본 발명의 일 실시예에 따른 도 12, 도 13 및 도 14의 미보상 영역에 위치한 D1 영역을 도시한 평면도이다.
도 17b는 본 발명의 일 실시예에 따른 도 12, 도 13 및 도 14의 보상 영역에 위치한 D2 영역을 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “상에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 표시장치의 분해 사시도이다.
도 1 및 도 2를 참조하면, 표시장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시장치(DD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 표시장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 표시장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 휴대용 전자 기기, 및 카메라와 같은 중소형 표시장치 등에 사용될 수 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않는 이상 다른 표시장치에도 채용될 수 있음은 물론이다. 본 실시예에서, 표시장치(DD)가 스마트 폰인 것을 예시적으로 도시하였다.
표시장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계창 및 아이콘들이 도시되었다. 영상(IM)이 표시되는 표시면(FS)은 표시장치(DD)의 전면(front surface)과 대응될 수 있으며, 윈도우(WP)의 전면과 대응될 수 있다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 보았을 때를 의미할 수 있다.
표시장치(DD)는 윈도우(WP), 반사방지필름(RPP), 표시모듈(DM), 및 하우징(HU)을 포함할 수 있다. 본 실시예에서, 윈도우(WP)와 하우징(HU)은 결합되어 표시장치(DD)의 외관을 구성할 수 있다.
윈도우(WP)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WP)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WP)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WP)는 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
윈도우(WP)의 표시면(FS)은 상술한 바와 같이, 표시장치(DD)의 전면을 정의할 수 있다. 표시면(FS)은 투과 영역(TA) 및 베젤 영역(BZA)을 포함할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의할 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 한편. 이는 예시적으로 도시한 것으로 본 발명의 일 실시예에 따른 윈도우(WP)에 있어서, 베젤 영역(BZA)은 생략될 수 있다.
반사방지필름(RPP)은 윈도우(WP) 아래에 배치될 수 있다. 반사방지필름(RPP)은 윈도우(WP)의 상측으로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 본 발명의 일 실시예에 따른 반사방지필름(RPP)은 생략될 수 있으며, 표시모듈(DM)에 포함되는 구성일 수 있다.
표시모듈(DM)은 영상(IM)을 표시하고 외부 입력을 감지할 수 있다. 표시모듈(DM)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함하는 전면(IS)을 포함할 수 있다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다.
본 실시예에서, 액티브 영역(AA)은 영상(IM)이 표시되는 영역이며, 동시에 외부입력이 감지되는 영역일 수 있다. 투과 영역(TA)은 액티브 영역(AA)과 중첩할 수 있다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩할 수 있다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인하거나, 외부입력을 제공할 수 있다.
주변 영역(NAA)은 액티브 영역(AA)에 인접할 수 있다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다. 주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 베젤 영역(BZA)은 표시모듈(DM)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다.
표시모듈(DM)은 표시패널(DP), 입력감지패널(ISP), 및 구동 회로(DC)를 포함할 수 있다.
표시패널(DP)은 실질적으로 영상(IM)을 생성하는 구성일 수 있다. 표시패널(DP)이 생성하는 영상(IM)은 투과 영역(TA)을 통해 외부에서 사용자에게 시인될 수 있다.
입력감지패널(ISP)은 외부에서 인가되는 외부 입력을 제공할 수 있다. 입력감지패널(ISP)은 투과 영역(TA)을 통해 외부에서 제공되는 외부 입력을 감지할 수 있다.
구동 회로(DC)는 표시패널(DP) 및 입력감지패널(ISP)과 전기적으로 연결될 수 있다. 구동 회로(DC)는 메인 회로 기판(MB), 제1 연성 필름(CF1), 및 제2 연성 필름(CF2)을 포함할 수 있다.
제1 연성 필름(CF1)은 표시패널(DP)과 전기적으로 연결될 수 있다. 제1 연성 필름(CF1)은 표시패널(DP)과 메인 회로 기판(MB)을 연결할 수 있다. 제1 연성 필름(CF1)은 주변 영역(NAA)에 배치된 표시패널(DP)의 패드들(표시 패드들)에 접속될 수 있다. 제1 연성 필름(CF1)은 표시패널(DP)을 구동하기 위한 전기적 신호를 표시패널(DP)에 제공할 수 있다. 전기적 신호는 제1 연성 필름(CF1)에서 생성되거나 메인 회로 기판(MB)에서 생성된 것일 수 있다.
제2 연성 필름(CF2)은 입력감지패널(ISP)과 전기적으로 연결될 수 있다. 제2 연성 필름(CF2)은 입력감지패널(ISP)과 메인 회로 기판(MB)을 연결할 수 있다. 제2 연성 필름(CF2)은 주변 영역(NAA)에 배치된 입력감지패널(ISP)의 패드들(감지패드들)에 접속될 수 있다. 제2 연성 필름(CF2)은 입력감지패널(ISP)을 구동하기 위한 전기적 신호를 입력감지패널(ISP)에 제공할 수 있다. 전기적 신호는 제2 연성 필름(CF2)에서 생성되거나 메인 회로 기판(MB)에서 생성된 것일 수 있다.
메인 회로 기판(MB)은 표시모듈(DM)을 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 제1 연성 필름(CF1)과 제2 연성 필름(CF2)은 각각 메인 회로 기판(MB)에 접속될 수 있다. 본 발명의 일 실시예에 따른 표시모듈(DM)은 하나의 메인 회로 기판(MB)을 통해 표시모듈(DM)을 용이하게 제어할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 다른 실시예에 따른 표시모듈(DM)에 있어서, 표시패널(DP)과 입력감지패널(ISP)은 서로 다른 메인 회로 기판에 연결될 수 있고, 제1 연성 필름(CF1)과 제2 연성 필름(CF2) 중 어느 하나는 메인 회로 기판(MB)에 연결되지 않을 수 있다.
하우징(HU)은 윈도우(WP)와 결합될 수 있다. 하우징(HU)은 윈도우(WP)와 결합되어 소정의 내부 공간을 제공할 수 있다. 표시모듈(DM)은 내부 공간에 수용될 수 있다.
하우징(HU)은 상대적으로 강성이 높은 물질을 포함할 수 있다. 예를 들어, 하우징(HU)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HU)은 내부 공간에 수용된 표시장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 3a를 참조하면, 표시모듈(DM)은 표시패널(DP), 입력감지패널(ISP), 및 결합 부재(SLM)을 포함할 수 있다.
표시패널(DP)은 제1 베이스층(BS1), 표시 회로층(DP-CL), 및 표시 소자층(DP-OLED)을 포함할 수 있다. 입력감지패널(ISP)은 제2 베이스층(BS2) 및 감지 회로층(ML-T)을 포함할 수 있다.
제1 베이스층(BS1) 및 제2 베이스층(BS2) 각각은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다.
표시 회로층(DP-CL)은 제1 베이스층(BS1) 위에 배치될 수 있다. 표시 회로층(DP-CL)은 복수의 절연층들, 복수의 도전층들 및 반도체층을 포함할 수 있다. 표시 회로층(DP-CL)의 복수의 도전층들은 신호 배선들 또는 화소의 제어 회로를 구성할 수 있다.
표시 소자층(DP-OLED)은 표시 회로층(DP-CL) 위에 배치될 수 있다. 표시 소자층(DP-OLED)은 발광 소자들을 포함할 수 있다. 예를 들어, 표시 소자층(DP-OLED)은 유기 발광 다이오드, 무기 발광 다이오드, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
제2 베이스층(BS2)은 표시 소자층(DP-OLED) 위에 배치될 수 있다. 제2 베이스층(BS2)과 표시 소자층(DP-OLED) 사이에는 소정의 공간이 정의될 수 있다. 상기 공간은 공기 또는 비활성 기체로 충진될 수 있다. 또한, 본 발명의 일 실시예에서, 상기 공간은 실리콘계 폴리머, 에폭시계 수지, 또는 아크릴계 수지 등과 같은 충진재로 충진될 수 있다.
제1 베이스층(BS1) 및 제2 베이스층(BS2) 사이에는 결합 부재(SLM)가 배치될 수 있다. 결합 부재(SLM)는 제1 베이스층(BS1) 및 제2 베이스층(BS2)을 결합할 수 있다. 결합 부재(SLM)는 광 경화성 수지 또는 광 가소성 수지와 같은 유기물을 포함하거나, 프릿 실(frit seal)과 같은 무기물을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
감지 회로층(ML-T)은 제2 베이스층(BS2) 위에 배치될 수 있다. 감지 회로층(ML-T)은 복수의 절연층들 및 복수의 도전층들을 포함할 수 있다. 복수의 도전층들은 외부의 입력을 감지하는 감지전극들, 감지전극들과 전기적으로 연결된 감지배선들, 및 감지배선들과 전기적으로 연결된 감지패드들을 구성할 수 있다. 감지 회로층(ML-T)의 구체적인 구조에 대해서는 후술하기로 한다.
도 3b는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 3b를 참조하면, 표시모듈(DMa)은 표시패널(DPa), 입력감지패널(ISPa)을 포함할 수 있다. 입력감지패널(ISPa)은 입력감지층으로 지칭될 수 있다.
표시패널(DPa)은 제1 베이스층(BS1), 표시 회로층(DP-CL), 표시 소자층(DP-OLED), 및 봉지층(TFE)을 포함할 수 있다. 입력감지패널(ISPa)은 봉지층(TFE) 상에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 표시패널(DPa)과 입력감지패널(ISPa)은 연속 공정을 통해 형성될 수 있다. 즉, 입력감지패널(ISPa)은 봉지층(TFE) 위에 직접 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4를 참조하면, 표시패널(DP)은 복수의 화소들(PX), 복수의 신호 라인들(GL, DL, PL, EL), 및 복수의 표시패드들(PDD)을 포함할 수 있다.
표시패널(DP)의 액티브 영역(D_AA)은 영상이 표시되는 영역이고, 주변 영역(D_NAA)은 구동 회로나 구동 배선 등이 배치된 영역일 수 있다. 액티브 영역(D_AA)에는 복수의 화소들(PX)이 배치될 수 있다. 액티브 영역(D_AA)은 도 2에 도시된 표시모듈(DM)의 액티브 영역(AA)에 대응하고, 주변 영역(D_NAA)은 도 2에 도시된 표시모듈(DM)의 주변 영역(NAA)에 대응할 수 있다.
복수의 신호 라인들(GL, DL, PL, EL)은 화소들(PX)에 연결되어 화소들(PX)에 전기적 신호를 전달할 수 있다. 도 4에서는 표시패널(DP)에 포함되는 신호 라인들 중 스캔 라인(GL), 데이터 라인(DL), 전원 라인(PL), 및 발광제어 라인(EL)을 예시적으로 도시하였다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 신호 라인들(GL, DL, PL, EL)은 초기화 전압 라인을 더 포함할 수 있고, 어느 하나의 실시예로 한정되지 않는다.
표시패드들(PDD)은 제1 표시패드(D_PD1) 및 제2 표시패드(D_PD2)를 포함할 수 있다. 제1 표시패드(D_PD1)는 복수로 구비되어 데이터 라인들(DL)에 각각 연결될 수 있다. 제2 표시패드(D_PD2)는 전원 라인(PL)과 전기적으로 연결될 수 있다. 표시패널(DP)은 표시패드들(PDD)을 통해 외부로부터 제공된 전기적 신호들을 화소들(PX)에 제공할 수 있다. 한편, 표시패드들(PDD)은 제1 표시패드(D_PD1) 및 제2 표시패드(D_PD2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 5는 본 발명의 일 실시예에 따른 입력감지패널의 평면도이다.
도 5를 참조하면, 입력감지패널(ISP)은 제2 베이스층(BS2), 복수의 전송 전극들(TE1~TE10)(또는 제1 감지전극들이라 지칭될 수 있음), 복수의 수신 전극들(RE1~RE15)(또는 제2 감지전극들이라 지칭될 수 있음), 복수의 전송 배선들(TxL1~TxL10)(또는 제1 신호 라인들이라 지칭될 수 있음), 복수의 수신 배선들(RxL1~RxL15)(또는 제2 신호 라인들이라 지칭될 수 있음) 및 복수의 감지패드들(PDT)을 포함할 수 있다. 복수의 전송 전극들(TE1~TE10), 복수의 수신 전극들(RE1~RE15), 복수의 전송 배선들(TxL1~TxL10), 복수의 수신 배선들(RxL1~RxL15) 및 복수의 감지패드들(PDT)은 감지 회로층(ML-T, 도 3a 참조)을 구성할 수 있다.
제2 베이스층(BS2)에는 액티브 영역(I_AA) 및 액티브 영역(I_AA)에 인접한 주변 영역(I_NAA)이 정의될 수 있다. 주변 영역(I_NAA)은 액티브 영역(I_AA)을 에워쌀 수 있다. 액티브 영역(I_AA)은 도 2에 도시된 표시모듈(DM)의 액티브 영역(AA)에 대응하고, 주변 영역(I_NAA)은 도 2에 도시된 표시모듈(DM)의 주변 영역(NAA)에 대응할 수 있다.
복수의 전송 전극들(TE1~TE10) 및 복수의 수신 전극들(RE1~RE15)은 액티브 영역(I_AA) 내에 배치될 수 있다. 입력감지패널(ISP)은 전송 전극들(TE1~TE10) 및 수신 전극들(RE1~RE15) 사이의 정전 용량(이하, 상호 커패시턴스(mutual capacitance))의 변화를 통해 외부 입력에 대한 정보를 얻을 수 있다. 도 5에서는 10개의 전송 전극들(TE1~TE10) 및 15개의 수신 전극들(RE1~RE15)을 예시적으로 도시하였으나, 전송 전극의 개수 및 수신 전극의 개수는 이에 한정되지 않는다.
전송 전극들(TE1~TE10) 각각은 제1 방향(DR1)으로 연장되고, 전송 전극들(TE1~TE10)은 제2 방향(DR2)으로 배열될 수 있다. 전송 전극들(TE1~TE10) 각각은 제1 감지패턴들(SP1) 및 브릿지 패턴들(BP)을 포함할 수 있다. 적어도 하나의 브릿지 패턴(BP)은 서로 인접한 두 개의 제1 감지패턴들(SP1)에 연결될 수 있다. 수신 전극들(RE1~RE15) 각각은 제2 방향(DR2)으로 연장되고, 수신 전극들(RE1~RE15)은 제1 방향(DR1)으로 배열될 수 있다. 수신 전극들(RE1~RE15) 각각은 제2 감지패턴들(SP2) 및 연장패턴들(EP)을 포함할 수 있다. 적어도 하나의 연장패턴(EP)은 서로 인접한 두 개의 제2 감지패턴들(SP2)으로부터 연장될 수 있다.
복수의 전송 배선들(TxL1~TxL10), 복수의 수신 배선들(RxL1~RxL15) 및 복수의 감지패드들(PDT)은 주변 영역(I_NAA) 내에 배치될 수 있다. 전송 배선들(TxL1~TxL10)은 전송 전극들(TE1~TE10)에 각각 연결될 수 있다. 본 발명의 일 예로, 전송 배선들(TxL1~TxL10)은 전송 전극들(TE1~TE10)의 일단에 연결될 수 있다. 수신 배선들(RxL1~RxL15)은 수신 전극들(RE1~RE15)에 각각 연결될 수 있다. 본 발명의 일 예로, 수신 배선들(RxL1~RxL15)은 수신 전극들(RE1~RE15)의 일단에 연결될 수 있다. 본 발명의 일 실시예에 따른 입력감지패널(ISP)은 전송 전극들(TE1~TE10) 각각에 하나의 전송 배선이 연결되고, 수신 전극들(RE1~RE15) 각각에 하나의 수신 배선이 연결되는 싱글 라우팅 구조를 가질 수 있으나, 본 발명은 특별히 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따르며, 복수의 수신 배선들(RxL1~RxL15) 중 일부(이하, 제1 그룹(LG1: RxL1~RxL8))는 수신 전극들(RE1~RE15) 중 대응하는 수신 전극들(RE1~RE8)의 제1 단에 연결된다. 복수의 수신 배선들(RxL1~RxL15) 중 나머지 일부(이하, 제2 그룹(LG2: RxL9~RxL15))는 수신 전극들(RE1~RE15) 중 대응하는 수신 전극들(RE9~RE15)의 제2 단에 연결된다. 여기서, 제2 단은 제1 단과 반대하여 위치할 수 있다. 본 발명의 일 예로, 제1 단은 우측단일 수 있고, 제2 단은 좌측단일 수 있다.
이처럼, 복수의 수신 배선들(RxL1~RxL15) 중 제1 그룹(LG1)은 액티브 영역(I_AA)을 기준으로 제1 측에 위치한 주변 영역(I_NAA)에 배치되고, 제2 그룹(LG2)은 액티브 영역(I_AA)을 기준으로 제2 측에 위치한 주변 영역(I_NAA)에 배치된다. 복수의 수신 배선들(RxL1~RxL15)이 2개의 그룹(LG1, LG2)으로 분할되어 양측의 주변 영역(I_NAA)에 각각 배치됨에 따라서 일측의 주변 영역의 폭이 비대칭적으로 증가되는 것을 방지할 수 있다.
감지패드들(PDT)은 주변 영역(I_NAA)에 배치될 수 있다. 감지패드들(PDT)은 제1 감지패드(TP1), 제2 감지패드(TP2), 및 제3 감지패드(TP3)를 포함할 수 있다. 제1 감지패드(TP1)는 전송 배선들(TxL1~TxL10)에 연결되어 전송 전극들(TE1~TE10)과 전기적으로 연결될 수 있다. 제2 감지패드(TP2)는 제1 그룹(PG1)의 수신 배선들(RxL1~RxL8)에 연결될 수 있고, 제3 감지패드(TP3)는 제2 그룹(PG2)의 수신 배선들(RxL9~RxL15)에 연결될 수 있다. 따라서, 제2 감지패드(TP2) 및 제3 감지패드(TP3)는 수신 전극들(RE1~RE15)과 전기적으로 연결될 수 있다.
도 5를 참조하면, 액티브 영역(I_AA)은 전송전극들(TE1~TE10)과 수신전극들(RE1~RE15) 사이의 상호 커패시턴스의 편차가 작은 제1 영역(AA1)(또는 미보상 영역이라 지칭될 수 있음) 및 상기 상호 커패시턴스의 편차가 큰 제2 영역(AA2)을 포함한다. 제2 영역(AA2)은 상호 커패시턴스가 상대적으로 큰 제1 및 제3 서브 영역(S_AA1, S_AA3)(또는 미보상 영역이라 지칭될 수 있음) 및 상호 커패시턴스가 상대적으로 작은 제2 및 제4 서브 영역(S_AA2, S_AA4)(또는 보상 영역이라 지칭될 수 있음)을 포함한다.
본 발명의 일 예로, 제2 영역(AA2)은 제8 수신 전극(RE8)과 제9 수신 전극(RE9)이 배치된 영역에 정의될 수 있다. 제8 수신 전극(RE8)은 제1 단을 통해 제8 수신 배선(RxL8)과 연결되고, 제9 수신 전극(RE9)은 제2 단을 통해 제9 수신 배선(RxL9)과 연결된다. 제1 서브 영역(S_AA1)은 제8 수신 전극(RE8)의 중심부로부터 제8 수신 전극(RE8)의 제1 단까지의 영역으로 정의되고, 제2 서브 영역(S_AA2)은 제8 수신 전극(RE8)의 중심부로부터 제8 수신 전극(RE8)의 제2 단까지의 영역으로 정의된다. 제3 서브 영역(S_AA3)은 제9 수신 전극(RE9)의 중심부로부터 제9 수신 전극(RE9)의 제2 단까지의 영역으로 정의되고, 제4 서브 영역(S_AA4)은 제9 수신 전극(RE9)의 중심부로부터 제9 수신 전극(RE9)의 제1 단까지의 영역으로 정의된다. 제1 및 제4 서브 영역(S_AA1, S_AA4)은 제1 방향(DR1) 상에서 서로 인접하고, 제2 및 제3 서브 영역(S_AA2, S_AA3)은 제1 방향(DR1) 상에서 서로 인접할 수 있다. 제1 및 제4 서브 영역(S_AA1, S_AA4) 사이에서 상호 커패시턴스의 편차가 크고, 제2 및 제3 서브 영역(S_AA2, S_AA3) 사이에서 상호 커패시턴스의 편차가 클 수 있다.
도 6a는 본 발명의 일 실시예에 따른 도 5의 A1 영역을 도시한 평면도이고, 도 6b는 본 발명의 일 실시예에 따른 도 6a에 도시된 I-I'를 따라 절단한 단면도이다. 도 6c는 본 발명의 일 실시예에 따른 도 6a의 A11 영역을 확대한 확대 평면도이고, 도 6d는 본 발명의 일 실시예에 따른 도 6c에 도시된 Ⅱ-Ⅱ'를 따라 절단한 단면도이다. A1 영역은 도 5의 제1 영역(AA1)에 위치하는 영역이다. 따라서, 이하 도 6a 내지 도 6d를 참조하여 제1 영역(AA1)에서의 감지 회로층(ML-T)의 구조에 대해 구체적으로 설명하기로 한다.
도 3a, 도 6a 및 도 6b를 참조하면, 감지 회로층(ML-T)은 제2 베이스층(BS2) 위에 배치될 수 있다. 감지 회로층(ML-T)은 제1 도전층(LCL), 제1 도전층(LCL) 위에 배치된 제1 절연층(IL1), 제1 절연층(IL1) 위에 배치된 제2 도전층(UCL), 및 제2 도전층(UCL) 위에 배치된 제2 절연층(IL2)을 포함할 수 있다.
제2 도전층(UCL)은 투명한 도전 물질을 포함하는 층일 수 있다. 본 명세서 내에서 투명하다는 것은 광의 투과율이 소정의 기준값 이상인 것을 의미할 수 있다. 예를 들어, 상기 소정의 기준값은 90%일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 제2 도전층(UCL)은 투명한 전도성 산화물(transparent conductive oxide)을 포함할 수 있고, 예를 들어, 인듐주석 산화물(ITO), 인듐아연 산화물(IZO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다.
제2 도전층(UCL)은 제1 감지패턴들(SP1), 제2 감지패턴들(SP2), 연장 패턴들(EP), 섬 패턴들(ILP1, ILP2)을 포함할 수 있다. 섬 패턴들(ILP1, ILP2)은 제2 감지패턴들(SP2) 및 연장 패턴들(EP)과 전기적으로 절연되며, 제1 감지패턴들(SP1)과 전기적으로 연결될 수 있다.
섬 패턴들(ILP1, ILP2)은 제1 섬 패턴(ILP1) 및 제2 섬 패턴(ILP2)을 포함할 수 있다. 제1 섬 패턴(ILP1)은 육각형의 형상을 가질 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제1 섬 패턴(ILP1)은 다양한 형상을 가질 수 있다. 제2 섬 패턴(ILP2)은 제1 방향(DR1)으로 연장되는 제1 축(AX1)을 기준으로 제1 섬 패턴(ILP1)과 대칭되는 형상을 가질 수 있다. 제2 섬 패턴(ILP2)은 제1 섬 패턴(ILP1)과 제2 방향(DR2)으로 이격되어 배치될 수 있다.
제2 도전층(UCL)은 더미패턴들(MP)을 더 포함할 수 있다. 더미패턴들(MP)은 제1 감지패턴들(SP1) 및 제2 감지패턴들(SP2)과 동일 공정을 통해 형성되고, 제1 감지패턴들(SP1) 및 제2 감지패턴들(SP2)과 동일 물질을 포함할 수 있다. 더미패턴들(MP)은 플로팅 전극으로 제1 감지패턴들(SP1) 및 제2 감지패턴들(SP2)과 전기적으로 연결되지 않는다. 더미패턴들(MP)은 제1 감지패턴들과 제2 감지패턴들 사이에 배치될 수 있다. 더미패턴들(MP)이 배치됨으로써 제1 감지패턴들(SP1) 및 제2 감지패턴들(SP2) 사이의 경계 영역이 시인되는 문제가 감소될 수 있다. 더미패턴들(MP)은 제1 더미패턴들(MP1) 및 제2 더미패턴들(MP2)을 포함할 수 있다.
제1 더미패턴들(MP1)은 제1 감지패턴들(SP1)과 각각 인접할 수 있다. 제2 더미패턴들(MP2)은 제2 감지패턴들(SP2)과 각각 인접할 수 있다. 제2 더미패턴들(MP2)과 제1 더미패턴들(MP1)은 서로 이격될 수 있다.
제1 도전층(LCL)은 불투명한 도전 물질을 포함하는 층일 수 있다. 예를 들어, 제1 도전층(LCL)은 금속 물질을 포함할 수 있고, 예를 들어, 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 상기 합금은 예를 들어, 몰리브덴 니오븀(MoNb)일 수 있다.
제1 도전층(LCL)은 브릿지 패턴들(BP)을 포함할 수 있다. 본 발명의 일 실시예에서, 두 개의 제1 감지패턴들(SP1)을 연결하기 위해 4 개의 브릿지 패턴들(BP)이 배치된 것을 예시적으로 도시하였으나, 브릿지 패턴들(BP)의 개수는 특별히 이에 제한되는 것은 아니다. 브릿지 패턴들(BP) 각각은 제1 감지패턴들(SP1) 중 하나 및 섬 패턴들(ILP1, ILP2) 중 하나와 연결될 수 있다. 서로 이격된 두 개의 제1 감지패턴들(SP1)은 브릿지 패턴들(BP)과 섬 패턴들(ILP1, ILP2)을 통해 서로 전기적으로 연결될 수 있다.
제1 도전층(LCL)은 제1 정전기 유도 패턴들(ESD_P1)을 더 포함할 수 있다. 제1 정전기 유도 패턴들(ESD_P1)은 브릿지 패턴들(BP)과 동일 공정을 통해 형성되고, 브릿지 패턴들(BP)과 동일 물질을 포함할 수 있다. 제1 정전기 유도 패턴들(ESD_P1)은 브릿지 패턴들(BP)과 동일하게 금속 물질을 포함할 수 있다. 제1 정전기 유도 패턴들(ESD_P1)은 제1 감지패턴들(SP1) 및 제2 감지패턴들(SP2)과 다른 물질을 포함할 수 있다.
도 6a에서는 4개의 제1 정전기 유도 패턴(ESD_P1)을 예시적으로 도시하였다. 4개의 제1 정전기 유도 패턴(ESD_P1) 중 2개의 제1 정전기 유도 패턴(ESD_P1)(이하, 제1 상측 정전기 유도 패턴들)은 제1 감지패턴(SP1)에 전기적으로 연결될 수 있다. 제1 상측 정전기 유도 패턴(ESD_P1)의 일단은 제1 감지패턴(SP1)에 직접적으로 콘택될 수 있고, 제1 상측 정전기 유도 패턴(ESD_P1)의 타단은 제2 감지패턴(SP2)과 중첩할 수 있다. 4개의 제1 정전기 유도 패턴(ESD_P1) 중 나머지 2개의 제1 정전기 유도 패턴(ESD_P1)(이하, 제1 하측 정전기 유도 패턴들)은 제2 감지패턴(SP2)에 전기적으로 연결될 수 있다. 제1 하측 정전기 방전패턴(ESD_P1)의 일단은 제2 감지패턴(SP2)에 직접적으로 콘택될 수 있고, 제1 하측 정전기 유도 패턴(ESD_P1)의 타단은 제1 감지패턴(SP1)과 중첩할 수 있다.
제1 정전기 유도 패턴들(ESD_P1)은 브릿지 패턴들(BP)과 인접하여 배치될 수 있다. 따라서, 제1 정전기 유도 패턴들(ESD_P1)은 외부로부터 유입된 정전기가 브릿지 패턴들(BP) 측으로 제공되지 않도록 유도하여 정전기로 인한 브릿지 패턴들(BP)의 단선을 방지할 수 있다.
제1 절연층(IL1)은 제1 도전층(LCL)을 커버할 수 있다. 제1 절연층(IL1)은 무기물질을 포함할 수 있다. 무기물질은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 티타늄 옥사이드, 및 알루미늄 옥사이드 중 적어도 어느 하나를 포함할 수 있다.
도 6c 및 도 6d에 도시된 바와 같이, 제1 정전기 유도 패턴들(ESD_P1)은 제1 절연층(IL1)에 의해 커버될 수 있다. 제1 절연층(IL1)에는 제1 정전기 유도 패턴들(ESD_P1)을 제1 또는 제2 감지패턴(SP1, SP2)에 전기적으로 연결시키기 위한 제1 콘택홀들(CNT1)이 제공될 수 있다. 도 6c에서는 제1 감지패턴(SP1)이 제1 절연층(IL1)에 제공된 하나의 제1 콘택홀(CNT1)을 통해 대응하는 제1 정전기 유도 패턴(ESD_P1)의 일단과 직접적으로 접속된 구조를 예시적으로 도시하였다. 상기 제1 정전기 유도 패턴(ESD_P1)은 인접하는 제2 감지패턴(SP2)과 중첩할 수 있다.
제1 영역(AA1)에서 제1 및 제2 감지패턴(SP1, SP2) 사이에 형성된 상호 커패시턴스(Cm1)는 제1 상호 커패시턴스라 지칭될 수 있다. 상기 제1 정전기 유도 패턴(ESD_P1)과 제2 감지패턴(SP2) 사이에는 수직 커패시턴스(Cv1)가 형성될 수 있다. 제1 영역(AA1)에서 제1 정전기 유도 패턴(ESD_P1)과 제2 감지패턴(SP2) 사이에 형성된 수직 커패시턴스(Cv1)는 제1 수직 커패시턴스라 지칭될 수 있다. 제1 수직 커패시턴스(Cv1)는 상기 제1 정전기 유도 패턴(ESD_P1)과 제2 감지패턴(SP2)의 중첩 면적에 비례할 수 있다. 즉, 상기 제1 정전기 유도 패턴(ESD_P1)과 제2 감지패턴(SP2)의 중첩 면적이 증가할수록 제1 수직 커패시턴스(Cv1)는 커질 수 있다.
상기 제1 정전기 유도 패턴(ESD_P1)는 제1 감지패턴(SP1)과 전기적으로 연결되므로, 제1 수직 커패시턴스(Cv1)는 제1 상호 커패시턴스(Cm1)를 보상할 수 있다. 제1 수직 커패시턴스(Cv1)가 증가할수록 제1 상호 커패시턴스(Cm1)의 보상 수준은 증가할 수 있다. 본 발명의 일 예로, 제1 영역(AA1)에서 제1 수직 커패시턴스(Cv1)는 일정한 값을 가질 수 있다. 즉, 제1 영역(AA1)에서 제1 수직 커패시턴스(Cv1)에 의한 제1 상호 커패시턴스(Cm1)의 보상 수준은 일정할 수 있다. 따라서, 제1 영역(AA1)에서 제1 수직 커패시턴스(Cv1)는 제1 상호 커패시턴스(Cm1)의 편차를 실질적으로 보상할 수 없다.
제2 절연층(IL2)은 제2 도전층(UCL)을 커버할 수 있다. 제2 절연층(IL2)은 무기물질을 포함할 수 있으며, 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 티타늄옥사이드, 및 알루미늄옥사이드 중 적어도 어느 하나를 포함할 수 있다.
입력감지패널(ISP)은 제2 절연층(IL2) 상에 배치된 보호층을 더 포함할 수 있다. 보호층은 유기물질을 포함할 수 있다. 보호층은 습기 및 이물로부터 제1 및 제2 도전층(LCL, UCL)을 보호하는 역할을 수행할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 도 5의 B1 영역에 대응되는 영역을 도시한 평면도이고, 도 7b는 본 발명의 일 실시예에 따른 도 7a의 B11 영역을 확대한 확대 평면도이다. 도 7c는 본 발명의 일 실시예에 따른 도 7b에 도시된 Ⅲ-Ⅲ'를 따라 절단한 단면도이다. B1 영역은 도 5의 제2 영역(AA2)에 위치하는 영역이다. 따라서, 이하 도 7a 내지 도 7c를 참조하여 제2 영역(AA2)에서의 감지 회로층(ML-T)의 구조에 대해 구체적으로 설명하기로 한다.
다만, 도 6a 내지 도 6d를 참조하여 설명한 구성 요소 중 도 7a 내지 도 7c에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 7a 내지 도 7c를 참조하면, 제1 도전층(LCL)(도 6b 참조)은 제2 정전기 유도 패턴들(ESD_P2)을 더 포함할 수 있다. 제2 정전기 유도 패턴들(ESD_P2)은 브릿지 패턴들(BP)과 동일 공정을 통해 형성되고, 브릿지 패턴들(BP)과 동일 물질을 포함할 수 있다. 제2 정전기 유도 패턴들(ESD_P2)은 브릿지 패턴들(BP)과 동일하게 금속 물질을 포함할 수 있다. 제2 정전기 유도 패턴들(ESD_P2)은 제1 감지패턴들(SP1) 및 제2 감지패턴들(SP2)과 다른 물질을 포함할 수 있다. 그러나, 대안적으로, 제2 정전기 유도 패턴들(ESD_P2)은 제1 감지패턴들(SP1) 및 제2 감지패턴들(SP2)과 동일 물질(예를 들어, 투명 도전성 물질)을 포함할 수 있다. 제2 정전기 유도 패턴들(ESD_P2)이 투명 도전성 물질을 포함하는 경우, 정전기 유도 특성을 감소할 수 있으나, 제2 정전기 유도 패턴들(ESD_P2)의 시인성 문제를 감소시키거나 또는 방지할 수 있다.
제2 정전기 유도 패턴들(ESD_P2) 중 적어도 하나는 제1 정전기 유도 패턴들(ESD_P1)(도 6a 참조) 각각과 다른 면적을 가질 수 있다. 본 발명의 일 예로, 제2 정전기 유도 패턴들(ESD_P2) 중 적어도 하나는 제1 정전기 유도 패턴들(ESD_P1)(도 6a 참조) 각각보다 큰 면적을 가질 수 있다.
도 7a에서는 4개의 제2 정전기 유도 패턴(ESD_P2)을 예시적으로 도시하였다. 4개의 제2 정전기 유도 패턴들(ESD_P2) 중 2개의 제2 정전기 유도 패턴(ESD_P2)(이하, 제2 상측 정전기 유도 패턴들)은 제1 감지패턴(SP1)에 전기적으로 연결될 수 있다. 제2 상측 정전기 유도 패턴들(ESD_P2)의 일단은 제1 감지패턴(SP1)에 직접적으로 접속될 수 있고, 제2 상측 정전기 유도 패턴들(ESD_P2)의 타단은 제2 감지패턴(SP2)과 중첩할 수 있다. 4개의 제2 정전기 유도 패턴(ESD_P2) 중 나머지 2개의 제2 정전기 유도 패턴(ESD_P2)(이하, 제2 하측 정전기 유도 패턴들)은 제2 감지패턴(SP2)에 전기적으로 연결될 수 있다. 나머지 제2 하측 정전기 유도 패턴들(ESD_P2)의 일단은 제2 감지패턴(SP2)에 직접적으로 콘택될 수 있고, 제2 하측 정전기 유도 패턴들(ESD_P2)의 타단은 제1 감지패턴(SP1)과 중첩할 수 있다.
제2 영역(AA2)에서 제2 정전기 유도 패턴들(ESD_P2)은 브릿지 패턴들(BP)과 인접하여 배치될 수 있다. 따라서, 제2 정전기 유도 패턴들(ESD_P2)은 외부로부터 유입된 정전기가 브릿지 패턴들(BP) 측으로 제공되지 않도록 유도하여 정전기로 인한 브릿지 패턴들(BP)의 단선을 방지할 수 있다.
도 7b 및 도 7c에 도시된 바와 같이, 제2 정전기 유도 패턴들(ESD_P2)은 제1 절연층(IL1)에 의해 커버될 수 있다. 제1 절연층(IL1)에는 제2 정전기 유도 패턴들(ESD_P2)을 제1 또는 제2 감지패턴(SP1, SP2)에 전기적으로 연결시키기 위한 제2 콘택홀들(CNT2)이 제공될 수 있다. 도 7b에서는 제1 절연층(IL1)에 제공된 하나의 제2 콘택홀(CNT2)을 통해 제1 감지패턴(SP1)이 대응하는 제2 정전기 유도 패턴(ESD_P2)의 일단과 전기적으로 접속된 구조를 예시적으로 도시하였다. 상기 제2 정전기 유도 패턴(ESD_P2)은 인접하는 제2 감지패턴(SP2)과 중첩할 수 있다.
제2 영역(AA2)에서 제1 및 제2 감지패턴(SP1, SP2) 사이에 형성된 상호 커패시턴스(Cm2)는 제2 상호 커패시턴스라 지칭될 수 있다. 상기 제2 정전기 유도 패턴(ESD_P2)과 제2 감지패턴(SP2) 사이에는 수직 커패시턴스(Cv2)가 형성될 수 있다. 제2 영역(AA2)에서 제2 정전기 유도 패턴(ESD_P2)과 제2 감지패턴(SP2) 사이에 형성된 수직 커패시턴스(Cv2)는 제2 수직 커패시턴스라 지칭될 수 있다. 제2 수직 커패시턴스(Cv2)는 상기 제2 정전기 유도 패턴(ESD_P2)과 제2 감지패턴(SP2)의 중첩 면적에 비례할 수 있다. 즉, 상기 제2 정전기 유도 패턴(ESD_P2)과 제2 감지패턴(SP2)의 중첩 면적이 증가할수록 제2 수직 커패시턴스(Cv2)는 커질 수 있다.
상기 제2 정전기 유도 패턴(ESD_P2)는 제1 감지패턴(SP1)과 전기적으로 연결되므로, 제2 수직 커패시턴스(Cv2)는 제2 상호 커패시턴스(Cm2)를 보상할 수 있다. 제2 수직 커패시턴스(Cv2)가 증가할수록 제2 상호 커패시턴스(Cm2)의 보상 수준이 증가할 수 있다. 본 발명에서, 제2 영역(AA2)에서 제2 수직 커패시턴스(Cv2)는 위치에 따라 일정하지 않을 수 있다. 예를 들어, 제2 서브 영역(S_AA2)(도 5 참조)에서 제2 수직 커패시턴스(Cv2)는 중심부로부터 좌측단(예를 들어, 제2 단)까지 갈수록 제1 수직 커패시턴스(Cv1)보다 점차적으로 증가할 수 있고, 제4 서브 영역(S_AA4)(도 5 참조)에서 제2 수직 커패시턴스(Cv2)는 중심부로부터 우측단(예를 들어, 제1 단)으로 갈수록 제1 수직 커패시턴스(Cv1)보다 점차적으로 증가할 수 있다.
한편, 본 발명의 일 예로, 제1 및 제3 서브 영역(S_AA1, S_AA3)(도 5 참조)에는 제1 정전기 유도 패턴(ESD_P1)이 배치될 수 있다. 따라서, 제1 및 제3 서브 영역(S_AA1, S_AA3)에서 제2 수직 커패시턴스(Cv2)는 제1 수직 커패시턴스(Cv1)와 동일하게 일정하게 유지될 있다.
따라서, 제2 및 제4 서브 영역(S_AA2, S_AA4)에서 제2 수직 커패시턴스(Cv2)가 점차적으로 증가함에 따라서, 제2 수직 커패시턴스(Cv2)에 의한 제2 상호 커패시턴스(Cm2)의 보상 수준이 증가될 수 있다. 제2 및 제4 서브 영역(S_AA2, S_AA4)에서 상대적으로 낮은 제2 상호 커패시턴스(Cm2)가 제2 수직 커패시턴스(Cv2)에 의해 보상될 수 있다. 이로써, 제1 및 제4 서브 영역(S_AA1, S_AA4) 사이에서 제2 상호 커패시턴스들(Cm2)의 편차가 제2 수직 커패시턴스(Cv2)에 의해 감소되고, 제2 및 제3 서브 영역(S_AA2, S_AA3) 사이에서 제2 상호 커패시턴스들(Cm2)의 편차가 제2 수직 커패시턴스(Cv2)에 의해 감소될 수 있다. 그 결과 제2 영역(AA2)에서 제2 상호 커패시턴스들(Cm2) 사이의 편차로 인한 오동작을 방지 또는 감소시킬 수 있다.
도 8a는 본 발명의 일 실시예에 따른 도 5에 도시된 B3, B2 및 B1 영역에 위치하는 제2 정전기 유도 패턴들의 형상을 나타낸 평면도이다. 도 8b는 본 발명의 일 실시예에 따른 도 5에 도시된 B3, B2 및 B1 영역에 위치하는 제2 정전기 유도 패턴들의 형상을 나타낸 평면도이다.
도 5, 도 7b 및 도 8a를 참조하면, 제2 서브 영역(S_AA2)에서 제2 정전기 유도 패턴들(ESD_P2)의 면적은 중심부로부터 좌측단(예를 들어, 제2 단)까지 갈수록 점차적으로 증가할 수 있다. 제4 서브 영역(S_AA4)에서 제2 정전기 유도 패턴들(ESD_P2)의 면적은 중심부로부터 우측단(예를 들어, 제1 단)까지 갈수록 점차적으로 증가할 수 있다.
도 8a에서는 제4 서브 영역(S_AA4)에 위치하는 B3, B2 및 B1 영역 각각 위치하는 3개의 제2 정전기 유도 패턴들(ESD_P2)을 예시적으로 도시하였다. 이하, 설명의 편의를 위해, B3 영역에 위치하는 제2 정전기 유도 패턴들(ESD_P2)을 제1 크기 패턴(ESD_P2a)이라 지칭하고, B2 영역에 위치하는 제2 정전기 유도 패턴들(ESD_P2)을 제2 크기 패턴(ESD_P2b)이라 지칭하며, B1 영역에 위치하는 제2 정전기 유도 패턴들(ESD_P2)을 제3 크기 패턴(ESD_P2c)이라 지칭한다. 제1 내지 제3 크기 패턴(ESD_P2a, ESD_P2b, ESD_P2c)은 중심부로부터 우측단(예를 들어, 제1 단)까지 갈수록 점차적으로 증가할 수 있다.
B3 영역에서의 제2 상호 커패시턴스(Cm2)(도 7c 참조)는 B2 영역에서의 제2 상호 커패시턴스(Cm2)보다 크고, B2 영역에서의 제2 상호 커패시턴스(Cm2)는 B1 영역에서의 제2 상호 커패시턴스(Cm2)보다 크다. 즉, 제4 서브 영역(S_AA4)에서 중심부로부터 우측단(예를 들어, 제1 단)까지 제2 상호 커패시턴스(Cm2)가 점차적으로 감소할 수 있다. 제4 서브 영역(S_AA4)에서 이러한 추세를 갖는 제2 상호 커패시턴스(Cm2)를 보상하기 위해, 제1 내지 제3 크기 패턴(ESD_P2a, ESD_P2b, ESD_P2c)의 면적을 중심부로부터 우측단(예를 들어, 제1 단)까지 점차적으로 증가시킬 수 있다.
도 8a에 도시된 바와 같이, 본 발명의 일 예로, 제1 내지 제3 크기 패턴(ESD_P2a, ESD_P2b, ESD_P2c)에 각각 대응하는 제2 콘택홀들(CNT2a, CNT2b, CNT2c)의 사이즈는 서로 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 대안적으로, 도 8b에 도시되 바와 같이 제1 내지 제3 크기 패턴(ESD_P2a, ESD_P2b, ESD_P2c)에 각각 대응하는 제2 콘택홀들(CNT2d, CNT2e, CNT2f)의 사이즈는 서로 상이할 수 있다. 제2 콘택홀들(CNT2d, CNT2e, CNT2f)의 사이즈는 중심부로부터 우측단(예를 들어, 제1 단)까지 점차적으로 증가시킬 수 있다.
제2 콘택홀들(CNT2d, CNT2e, CNT2f)의 사이즈가 증가할수록 콘택 저항이 감소하여, 제2 상호 커패시턴스(Cm2)의 보상 수준이 더욱 증가될 수 있다.
도 9a는 본 발명의 일 실시예에 따른 도 5의 B1 영역에 대응되는 영역을 도시한 평면도이고, 도 9b는 본 발명의 일 실시예에 따른 도 5에 도시된 B3, B2 및 B1 영역에 위치하는 제2 정전기 유도 패턴들의 형상을 나타낸 평면도이다. B1 내지 B3 영역은 도 5의 제2 영역(AA2) 내에 위치한다. 이하, 도 9a 및 도 9b를 참조하여 제2 영역(AA2)에서의 감지 회로층(ML-T)의 구조에 대해 구체적으로 설명하기로 한다.
다만, 도 7a 내지 도 7c를 참조하여 설명한 구성 요소 중 도 9a 및 도 9b에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 9a 및 도 9b를 참조하면, 제1 도전층(LCL)(도 6b 참조)은 제2 정전기 유도 패턴들(ESD_P2)을 더 포함할 수 있다. 제2 정전기 유도 패턴들(ESD_P2) 각각은 복수의 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2, ESD_SP3)을 포함할 수 있다. 복수의 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2, ESD_SP3) 각각은 도 6a에 도시된 제1 정전기 유도 패턴들(ESD_P1)과 동일한 크기를 가질 수 있다. 복수의 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2, ESD_SP3)은 서로 이격되어 배치될 수 있다. 복수의 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2, ESD_SP3)은 서로 동일한 크기를 가질 수 있다. 그러나, 이는 예시적인 것이며, 복수의 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2, ESD_SP3)은 서로 다른 크기를 가질 수도 있다.
제2 정전기 유도 패턴들(ESD_P2) 각각에 포함된 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2, ESD_SP3)의 개수는 위치에 따라 달라질 수 있다. 제2 서브 영역(S_AA2)(도 5 참조)에서 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2, ESD_SP3)의 개수는 중심부로부터 좌측단(예를 들어, 제2 단)까지 갈수록 점차적으로 증가할 수 있다. 제4 서브 영역(S_AA4)(도 5 참조)에서 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2, ESD_SP3)의 개수는 중심부로부터 우측단(예를 들어, 제1 단)까지 갈수록 점차적으로 증가할 수 있다.
도 9b에서는 제4 서브 영역(S_AA4)에 위치하는 B3, B2 및 B1 영역 각각 위치하는 3개의 제2 정전기 유도 패턴들(ESD_P2)을 예시적으로 도시하였다. B3 영역에 위치하는 제2 정전기 유도 패턴들(ESD_P2)은 제1 서브 정전기 유도 패턴(ESD_SP1)을 포함하고, B2 영역에 위치하는 제2 정전기 유도 패턴들(ESD_P2)은 제1 및 제2 서브 정전기 유도 패턴(ESD_SP1, ESD_SP2)을 포함한다. B1 영역에 위치하는 제2 정전기 유도 패턴들(ESD_P2)은 제1 내지 제3 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2, ESD_SP3)을 포함할 수 있다.
B3 영역에서의 제2 상호 커패시턴스(Cm2)(도 7c 참조)는 B2 영역에서의 제2 상호 커패시턴스(Cm2)보다 크고, B2 영역에서의 제2 상호 커패시턴스(Cm2)는 B1 영역에서의 제2 상호 커패시턴스(Cm2)보다 크다.
제1 서브 정전기 유도 패턴(ESD_SP1)이 제1 정전기 유도 패턴들(ESD_P1)(도 6c 참조) 각각과 동일한 면적을 갖는 경우, B3 영역에서 제2 수직 커패시턴스(Cv2)(도 7c 참조)는 제1 수직 커패시턴스(Cv1)(도 6d 참조)와 동일할 수 있다. 제1 및 제2 서브 정전기 유도 패턴(ESD_SP1, ESD_SP2) 각각이 제1 정전기 유도 패턴들(ESD_P1) 각각과 동일한 면적을 갖는 경우, B2 영역에서 제2 수직 커패시턴스(Cv2)는 제1 수직 커패시턴스(Cv1)의 2배와 동일할 수 있다. 제1 내지 제3 서브 정전기 유도 패턴(ESD_SP1, ESD_SP2, ESD_SP3) 각각이 제1 정전기 유도 패턴들(ESD_P1) 각각과 동일한 면적을 갖는 경우, B1 영역에서 제2 수직 커패시턴스(Cv2)는 제1 수직 커패시턴스(Cv1)의 3배와 동일할 수 있다. 제4 서브 영역(S_AA4)에서 서브 정전기 유도 패턴들의 개수를 중심부로부터 우측단(예를 들어, 제1 단)까지 점차적으로 증가시킴으로써, 제2 수직 커패시턴스(Cv2)를 증가시킬 수 있다.
따라서, 제4 서브 영역(S_AA4)에서 중심부로부터 우측단(예를 들어, 제1 단)까지 제2 상호 커패시턴스(Cm2)가 점차적으로 감소하더라도, 점차적으로 증가된 제2 수직 커패시턴스(Cv2)에 의해 제2 상호 커패시턴스(Cm2)의 보상 수준이 증가할 수 있다. 이로써, 제4 서브 영역(S_AA4)과 제1 서브 영역(S_AA1)(도 5 참조) 사이에서 제2 상호 커패시턴스(Cm2)의 편차가 감소될 수 있다.
도 10a는 본 발명의 일 실시예에 따른 도 5의 B1 영역에 대응되는 영역을 도시한 평면도이고, 도 10b는 본 발명의 일 실시예에 따른 도 5에 도시된 B3, B2 및 B1 영역에 위치하는 제2 정전기 유도 패턴들의 형상을 나타낸 평면도이다.
도 10a 및 도 10b를 참조하면, 제2 정전기 유도 패턴들(ESD_P2) 각각은 복수의 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2a, ESD_SP3)을 포함할 수 있다. 복수의 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2a, ESD_SP3) 각각은 도 6a에 도시된 제1 정전기 유도 패턴들(ESD_P1)과 동일한 크기를 가질 수 있다. 복수의 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2a, ESD_SP3)은 서로 이격되어 배치될 수 있다. 복수의 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2a, ESD_SP3)은 서로 동일한 크기를 가질 수 있다. 그러나, 이는 예시적인 것이며, 복수의 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2a, ESD_SP3)은 서로 다른 크기를 가질 수도 있다.
제2 정전기 유도 패턴들(ESD_P2) 각각에 포함된 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2a, ESD_SP3)의 개수는 위치에 따라 달라질 수 있다. 제2 서브 영역(S_AA2)(도 5 참조)에서 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2a, ESD_SP3)의 개수는 중심부로부터 좌측단(예를 들어, 제2 단)까지 갈수록 점차적으로 증가할 수 있다. 제4 서브 영역(S_AA4)(도 5 참조)에서 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2a, ESD_SP3)의 개수는 중심부로부터 우측단(예를 들어, 제1 단)까지 갈수록 점차적으로 증가할 수 있다.
도 10b에서는 제4 서브 영역(S_AA4)에 위치하는 B3, B2 및 B1 영역 각각 위치하는 3개의 제2 정전기 유도 패턴들(ESD_P2)을 예시적으로 도시하였다. B3 영역에 위치하는 제2 정전기 유도 패턴들(ESD_P2)은 제1 서브 정전기 유도 패턴(ESD_SP1)을 포함하고, B2 영역에 위치하는 제2 정전기 유도 패턴들(ESD_P2)은 제1 및 제2 서브 정전기 유도 패턴(ESD_SP1, ESD_SP2a)을 포함한다. B1 영역에 위치하는 제2 정전기 유도 패턴들(ESD_P2)은 제1 내지 제3 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2a, ESD_SP3)을 포함할 수 있다.
도 10b에서, 제2 서브 정전기 유도 패턴(ESD_SP2a)은 제1 및 제3 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP3)과 다른 감지 패턴에 연결될 수 있다. 예를 들어, 제1 및 제3 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP3)이 제1 감지 패턴(SP1)에 전기적으로 연결되는 경우, 제2 서브 정전기 유도 패턴(ESD_SP2a)은 제2 감지 패턴(SP2)에 전기적으로 연결될 수 있다. 제1 및 제3 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP3)과 제2 서브 정전기 유도 패턴(ESD_SP2a)은 교번적으로 배치될 수 있다.
제1 및 제3 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP3)이 제1 감지 패턴(SP1)에 접속되는 위치를 제1 및 제3 서브 콘택홀(CNT2_S1, CNT2_S3)이라 지칭하고, 제2 서브 정전기 유도 패턴(ESD_SP2b)이 제2 감지 패턴(SP2)에 접속되는 위치를 제2 서브 콘택홀(CNT2_S2)이라 지칭할 수 있다.
제1 내지 제3 서브 콘택홀(CNT2_S1, CNT2_S2, CNT2_S3)을 지그재그 형태로 배치함에 따라서, 제1 내지 제3 서브 정전기 유도 패턴들(ESD_SP1, ESD_SP2a, ESD_SP3)에 의해 표시 품질이 저하되는 문제를 방지 또는 감소시킬 수 있다.
도 11a는 본 발명의 일 실시예에 따른 전자장치의 평면도이고, 도 11b는 도 11a에 도시된 표시장치의 분해 사시도이다. 도 11c는 도 11b에 도시된 입력감지패널의 평면도이며, 도 11d는 도 11c의 C1 영역을 확대한 확대도이다.
도 11a를 참조하면, 본 발명의 일 실시예에 따른 전자장치(ED)는 웨어러블 장치일 수 있다. 전자장치(ED)는 원(circle) 형상을 갖는 표시장치(DDb)를 포함할 수 있다. 그러나 표시장치(DDb)의 형상은 이에 한정되지 않는다. 예를 들어, 표시장치(DDb)는 모서리가 둥근 사각(square) 형상을 가질 수 있다.
도 11b에 도시된 바와 같이, 표시장치(DDb)는 표시모듈(DMb) 및 윈도우(WM)를 포함할 수 있다. 표시모듈(DMb)은 표시패널(DPb) 및 입력감지패널(ISPb)을 포함할 수 있다.
일 실시예에 따르면, 윈도우(WM)는 원형을 갖는 평면부(PA) 및 평면부(PA)로부터 연장되고 소정의 방향으로 벤딩된 곡면부(CA)로 이루어질 수 있다. 곡면부(CA)는 평면부(PA)를 에워쌀 수 있다. 즉, 도 11b에 도시한 윈도우(WP)는 도 2에 도시한 평평한 형상을 갖는 윈도우(WP)와 달리, 벤딩된 부분을 포함할 수 있다. 따라서, 본 실시예에 따른 윈도우(WM)는 입체적인 형상을 가질 수 있다. 일 실시예에 따르면, 곡면부(CA)는 베젤 영역(BZA, 도 2 참조)의 적어도 일부를 포함할 수 있다. 예를 들어, 평면부(PA)와 이격된 곡면부(CA)의 끝단에 인접한 일부만이 베젤 영역(BZA)을 이룰 수도 있고, 곡면부(CA)의 전체가 베젤 영역(BZA)을 이룰 수도 있다.
표시패널(DPb)은 액티브 영역(D_AAb) 및 주변 영역(D_NAAb)을 포함한다. 액티브 영역(D_AAb)은 영상이 표시되는 영역이고, 원 형상을 가질 수 있다. 액티브 영역(D_AAb)에는 복수의 화소들(PX)이 배치될 수 있다. 주변 영역(D_NAAb)은 구동 회로나 구동 배선 등이 배치되어 영상이 표시되지 않는 영역일 수 있다. 액티브 영역(D_AAb)은 윈도우(WM)의 평면부(PA)와 중첩하고, 주변 영역(D_NAAb)은 윈도우(WM)의 곡면부(CA)와 중첩할 수 있다.
도 11b 및 도 11c를 참조하면, 입력감지패널(ISPb)은 액티브 영역(I_AAb) 및 액티브 영역(I_AAb)에 인접한 주변 영역(I_NAAb)을 포함할 수 있다. 주변 영역(I_NAAb)은 액티브 영역(I_AAb)을 에워쌀 수 있다. 액티브 영역(I_AAb)은 표시패널(DPb)의 액티브 영역(D_AAb)에 대응하고, 주변 영역(I_NAAb)은 표시패널(DPb)의 주변 영역(D_NAAb)에 대응할 수 있다.
입력감지패널(ISPb)은 복수의 전송 전극들(TE1~TE10)(또는 제1 감지전극들이라 지칭될 수 있음), 복수의 수신 전극들(RE1~RE10)(또는 제2 감지전극들이라 지칭될 수 있음), 복수의 전송 배선들(TxL1~TxL10)(또는 제1 신호 라인들이라 지칭될 수 있음), 복수의 수신 배선들(RxL1~RxL10)(또는 제2 신호 전극들이라 지칭될 수 있음) 및 복수의 감지패드들(PDTb)을 포함할 수 있다.
복수의 전송 전극들(TE1~TE10) 및 복수의 수신 전극들(RE1~RE10)은 액티브 영역(I_AAb) 내에 배치될 수 있다. 입력감지패널(ISPb)은 전송 전극들(TE1~TE10) 및 수신 전극들(RE1~RE10) 사이의 정전 용량(이하, 상호 커패시턴스(mutual capacitance))의 변화를 통해 외부 입력에 대한 정보를 얻을 수 있다. 도 11c에서는 10개의 전송 전극들(TE1~TE10) 및 10개의 수신 전극들(RE1~RE10)을 예시적으로 도시하였으나, 전송 전극의 개수 및 수신 전극의 개수는 이에 한정되지 않는다.
전송 전극들(TE1~TE10) 각각은 제2 방향(DR2)으로 연장되고, 전송 전극들(TE1~TE10)은 제1 방향(DR1)으로 배열될 수 있다. 전송 전극들(TE1~TE10) 각각은 제1 감지패턴들(SP1) 및 연장 패턴들(EPa)을 포함할 수 있다. 적어도 하나의 연장패턴(EP)은 서로 인접한 두 개의 제1 감지패턴들(SP1)으로부터 연장될 수 있다. 수신 전극들(RE1~RE10) 각각은 제1 방향(DR1)으로 연장되고, 수신 전극들(RE1~RE10)은 제2 방향(DR2)으로 배열될 수 있다. 수신 전극들(RE1~RE10) 각각은 제2 감지패턴들(SP2) 및 브릿지 패턴들(BPa)을 포함할 수 있다. 적어도 하나의 브릿지 패턴(BPa)은 서로 인접한 두 개의 제2 감지패턴들(SP2)에 연결될 수 있다.
복수의 전송 배선들(TxL1~TxL10), 복수의 수신 배선들(RxL1~RxL10) 및 복수의 감지패드들(PDTb)은 주변 영역(I_NAAb) 내에 배치될 수 있다. 전송 배선들(TxL1~TxL10)은 전송 전극들(TE1~TE10)에 각각 연결될 수 있다. 본 발명의 일 예로, 전송 배선들(TxL1~TxL10)은 전송 전극들(TE1~TE10)의 일단에 연결될 수 있다. 수신 배선들(RxL1~RxL10)은 수신 전극들(RE1~RE10)에 각각 연결될 수 있다. 본 발명의 일 예로, 수신 배선들(RxL1~RxL10)은 수신 전극들(RE1~RE10)의 일단에 연결될 수 있다. 본 발명의 일 실시예에 따른 입력감지패널(ISPb)은 전송 전극들(TE1~TE10) 각각에 하나의 전송 배선이 연결되고, 수신 전극들(RE1~RE10) 각각에 하나의 수신 배선이 연결되는 싱글 라우팅 구조를 가질 수 있으나, 본 발명은 특별히 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따르면, 복수의 전송 배선들(TxL1~TxL10) 중 일부(이하, 제1 그룹(TLG1: TxL1~TxL5))는 전송 전극들(TE1~TE10) 중 대응하는 전송 전극들(TE1~TE5)의 제1 단에 연결된다. 복수의 전송 배선들(TxL1~TxL10) 중 일부(이하, 제2 그룹(TLG2: TxL6~TxL10))는 전송 전극들(TE1~TE10) 중 대응하는 전송 전극들(TE6~TE10)의 제2 단에 연결된다. 여기서, 제2 단은 제1 단과 반대하여 위치할 수 있다. 본 발명의 일 예로, 제1 단은 우측단일 수 있고, 제2 단은 좌측단일 수 있다.
본 발명의 일 실시예에 따르면, 복수의 수신 배선들(RxL1~RxL10) 중 일부(이하, 제1 그룹(RLG1: RxL1~RxL3))는 수신 전극들(RE1~RE10) 중 대응하는 수신 전극들(RE1~RE3)의 제1 단에 연결된다. 복수의 수신 배선들(RxL1~RxL10) 중 나머지 일부(이하, 제2 그룹(RLG2: RxL4~RxL10))는 수신 전극들(RE1~RE10) 중 대응하는 수신 전극들(RE4~RE10)의 제2 단에 연결된다. 여기서, 제2 단은 제1 단과 반대하여 위치할 수 있다. 본 발명의 일 예로, 제1 단은 상측단일 수 있고, 제2 단은 하측단일 수 있다.
이처럼, 복수의 전송 배선들(TxL1~TxL10) 중 제1 그룹(TLG1)은 액티브 영역(I_AAb)을 기준으로 우측에 위치한 주변 영역(I_NAAb)에 배치되고, 제2 그룹(TLG2)은 액티브 영역(I_AAb)을 기준으로 좌측에 위치한 주변 영역(I_NAAb)에 배치된다. 복수의 수신 배선들(RxL1~RxL10) 중 제1 그룹(RLG1)은 액티브 영역(I_AAb)을 기준으로 상측에 위치한 주변 영역(I_NAAb)에 배치되고, 제2 그룹(RLG2)은 액티브 영역(I_AAb)을 기준으로 하측에 위치한 주변 영역(I_NAAb)에 배치된다.
복수의 전송 배선들(TxL1~TxL10) 및 복수의 수신 배선들(RxL1~RxL10) 각각이 2개의 그룹(TLG1, TLG2, RLG1, RLG2)으로 분할되어 상하좌우의 주변 영역(I_NAAb)에 각각 배치됨에 따라서 일측의 주변 영역의 폭이 비대칭적으로 증가되는 것을 방지할 수 있다.
감지패드들(PDTb)은 주변 영역(I_NAAb)에 배치될 수 있다. 감지패드들(PDTb)은 제1 감지패드(TPa), 제2 감지패드(TPb), 제3 감지패드(TPc) 및 제4 감지패드(TPd)를 포함할 수 있다. 제1 감지패드(TPa)는 제1 그룹(TLG1)의 전송 배선들(TxL1~TxL5)과 연결될 수 있다. 제2 감지패드(TPb)는 제2 그룹(TLG2)의 전송 배선들(TxL6~TxL10)과 연결될 수 있다. 제3 감지패드(TPc)는 제1 그룹(RLG1)의 수신 배선들(RxL1~RxL3)에 연결될 수 있고, 제4 감지패드(TPd)는 제2 그룹(RLG2)의 수신 배선들(RxL4~RxL10)에 연결될 수 있다.
도 11c를 참조하면, 액티브 영역(I_AAb)은 전송전극들(TE1~TE10)과 수신전극들(RE1~RE10) 사이의 상호 커패시턴스의 편차가 작은 제1 영역(AA1) 및 상기 상호 커패시턴스의 편차가 큰 제2 영역(AA2)을 포함한다. 제2 영역(AA2)은 상호 커패시턴스가 상대적으로 큰 제1 및 제3 서브 영역(S_AA1, S_AA3) 및 상호 커패시턴스가 상대적으로 작은 제2 및 제4 서브 영역(S_AA2, S_AA4)을 포함한다.
본 발명의 일 예로, 제2 영역(AA2)은 제5 전송 전극(TE5)과 제6 수신 전극(TE6)이 배치된 영역에 정의될 수 있다. 제5 전송 전극(TE5)은 제1 단을 통해 제5 전송 배선(TxL5)과 연결되고, 제6 전송 전극(TE6)은 제2 단을 통해 제6 전송 배선(TxL6)과 연결된다. 제1 서브 영역(S_AA1)은 제5 전송 전극(TE5)의 중심부로부터 제5 전송 전극(TE5)의 제1 단까지의 영역으로 정의되고, 제2 서브 영역(S_AA2)은 제5 전송 전극(TE5)의 중심부로부터 제5 전송 전극(TE5)의 제2 단까지의 영역으로 정의된다. 제3 서브 영역(S_AA3)은 제6 전송 전극(TE6)의 중심부로부터 제6 전송 전극(TE6)의 제2 단까지의 영역으로 정의되고, 제4 서브 영역(S_AA4)은 제6 전송 전극(TE6)의 중심부로부터 제6 전송 전극(TE6)의 제1 단까지의 영역으로 정의된다. 제1 및 제4 서브 영역(S_AA1, S_AA4)은 제1 방향(DR1) 상에서 서로 인접하고, 제2 및 제3 서브 영역(S_AA2, S_AA3)은 제1 방향(DR1) 상에서 서로 인접할 수 있다. 제1 및 제4 서브 영역(S_AA1, S_AA4) 사이에서 상호 커패시턴스의 편차가 크고, 제2 및 제3 서브 영역(S_AA2, S_AA3) 사이에서 상호 커패시턴스의 편차가 클 수 있다.
제1 도전층(LCL)(도 6b 참조)은 제2 정전기 유도 패턴들(ESD_P2)을 더 포함할 수 있다. 제2 정전기 유도 패턴들(ESD_P2)은 브릿지 패턴들(BPa)과 동일 공정을 통해 형성되고, 브릿지 패턴들(BPa)과 동일 물질을 포함할 수 있다. 제2 정전기 유도 패턴들(ESD_P2)은 브릿지 패턴들(BPa)과 동일하게 금속 물질을 포함할 수 있다. 제2 정전기 유도 패턴들(ESD_P2)은 제1 감지패턴들(SP1) 및 제2 감지패턴들(SP2)과 다른 물질을 포함할 수 있다. 대안적으로, 제2 정전기 유도 패턴들(ESD_P2)은 제1 감지패턴들(SP1) 및 제2 감지패턴들(SP2)과 동일 물질(예를 들어, 투명 도전성 물질)을 포함할 수 있다. 제2 정전기 유도 패턴들(ESD_P2)이 투명 도전성 물질을 포함하는 경우, 정전기 유도 특성을 감소할 수 있으나, 제2 정전기 유도 패턴들(ESD_P2)의 시인성 문제를 감소시키거나 또는 방지할 수 있다.
제2 정전기 유도 패턴들(ESD_P2) 중 적어도 하나는 제1 정전기 유도 패턴들(ESD_P1)(도 6a 참조) 각각과 다른 면적을 가질 수 있다. 본 발명의 일 예로, 제2 정전기 유도 패턴들(ESD_P2) 중 적어도 하나는 제1 정전기 유도 패턴들(ESD_P1)(도 6a 참조) 각각보다 큰 면적을 가질 수 있다.
도 11d에서는 4개의 제2 정전기 유도 패턴(ESD_P2)을 예시적으로 도시하였다. 4개의 제2 정전기 유도 패턴들(ESD_P2) 각각은 제1 감지패턴(SP1)에 전기적으로 연결될 수 있다. 4개의 제2 정전기 유도 패턴(ESD_P2)의 일단은 제1 감지패턴(SP1)에 직접적으로 콘택될 수 있고, 4개의 제2 정전기 유도 패턴(ESD_P2)의 타단은 제2 감지패턴(SP2)과 중첩할 수 있다.
제2 영역(AA2)에서 제1 및 제2 감지패턴(SP1, SP2) 사이에 형성된 제2 상호 커패시턴스(Cm2)(도 7c 참조)는 제2 정전기 유도 패턴들(ESD_P2)과 제2 감지패턴(SP2) 사이에 형성된 제2 수직 커패시턴스(Cv2)(도 7c 참조)에 의해 보상될 수 있다. 제2 수직 커패시턴스(Cv2)는 제2 정전기 유도 패턴들(ESD_P2)과 제2 감지패턴(SP2)의 중첩 면적에 비례할 수 있다. 즉, 제2 정전기 유도 패턴들(ESD_P2)과 제2 감지패턴(SP2)의 중첩 면적이 증가할수록 제2 수직 커패시턴스(Cv2)는 커질 수 있다.
본 발명에서, 제2 영역(AA2)에서 제2 수직 커패시턴스(Cv2)는 위치에 따라 일정하지 않을 수 있다. 예를 들어, 제2 서브 영역(S_AA2)에서 제2 수직 커패시턴스(Cv2)는 중심부로부터 좌측단(예를 들어, 제2 단)까지 갈수록 제1 수직 커패시턴스(Cv1)(도 6d 참조)보다 점차적으로 증가할 수 있고, 제4 서브 영역(S_AA4)에서 제2 수직 커패시턴스(Cv2)는 중심부로부터 우측단(예를 들어, 제1 단)으로 갈수록 제1 수직 커패시턴스(Cv1)보다 점차적으로 증가할 수 있다.
한편, 본 발명의 일 예로, 제1 및 제3 서브 영역(S_AA1, S_AA3)에는 제1 정전기 유도 패턴(ESD_P1)이 배치될 수 있다. 따라서, 제1 및 제3 서브 영역(S_AA1, S_AA3)에서 제2 수직 커패시턴스(Cv2)는 제1 수직 커패시턴스(Cv1)와 동일하게 일정하게 유지될 있다.
제2 및 제4 서브 영역(S_AA2, S_AA4)에서 제2 수직 커패시턴스(Cv2)가 점차적으로 증가함에 따라서, 제2 수직 커패시턴스(Cv2)에 의한 제2 상호 커패시턴스(Cm2)의 보상 수준이 증가될 수 있다. 제2 및 제4 서브 영역(S_AA2, S_AA4)에서 상대적으로 낮은 제2 상호 커패시턴스(Cm2)가 제2 수직 커패시턴스(Cv2)에 의해 보상될 수 있다. 이로써, 제1 및 제4 서브 영역(S_AA1, S_AA4) 사이에서 제2 상호 커패시턴스들(Cm2)의 편차가 제2 수직 커패시턴스(Cv2)에 의해 감소되고, 제2 및 제3 서브 영역(S_AA2, S_AA3) 사이에서 제2 상호 커패시턴스들(Cm2)의 편차가 제2 수직 커패시턴스(Cv2)에 의해 감소될 수 있다. 그 결과 제2 영역(AA2)에서 제2 상호 커패시턴스들(Cm2) 사이의 편차로 인한 오동작을 방지 또는 감소시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 입력감지패널의 평면도이고, 도 13은 본 발명의 일 실시예에 따른 입력감지패널의 평면도이며, 도 14는 본 발명의 일 실시예에 따른 입력감지패널의 평면도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 입력감지패널(ISPc)은 액티브 영역(I_AA) 및 액티브 영역(I_AA)에 인접한 주변 영역(I_NAA)을 포함할 수 있다. 액티브 영역(I_AA)은 모서리가 둥근(라운드진) 사각(square) 형상을 가질 수 있다. 본 발명의 일 예로, 액티브 영역(I_AA)은 제1 내지 제4 모서리 영역(CA1, CA2, CA3, CA4)을 포함할 수 있다. 제1 내지 제4 모서리 영역(CA1, CA2, CA3, CA4)에서 액티브 영역(I_AA)의 모서리는 라운드 형상을 가질 수 있다.
입력감지패널(ISPc)은 복수의 전송 전극들(TE1~TE10), 복수의 수신 전극들(RE1~RE15), 복수의 전송 배선들(TxL1~TxL10), 복수의 수신 배선들(RxL1~RxL15) 및 복수의 감지패드들(PDT)을 포함할 수 있다.
제1 내지 제4 모서리 영역(CA1, CA2, CA3, CA4)에서, 복수의 전송 전극들(TE1~TE10) 및 복수의 수신 전극들(RE1~RE15) 각각의 형상은 모서리의 형상을 따라 변경될 수 있다. 즉, 제1 내지 제4 모서리 영역(CA1, CA2, CA3, CA4)에서, 일부 전송 전극들(예를 들어, 제1 및 제10 전송 전극(TE1, TE10) 및 일부 수신 전극들(예를 들어, 제1 및 제15 수신 전극(RE1, RE15))의 크기가 감소할 수 있다. 그로 인해, 각 모서리 영역(예를 들어, 제1 모서리 영역(CA1))에서, 상호 커패시턴스(예를 들어, 제1 전송 전극(TE1)과 제1 수신 전극(RE1) 사이의 상호 커패시턴스)가 감소할 수 있다.
이하, 설명의 편의를 위해 상호 커패시턴스가 상대적으로 작은 모서리 영역들(CA1, CA2, CA3, CA4)을 보상 영역으로 지칭하고, 상호 커패시턴스가 상대적으로 큰 나머지 영역을 미보상 영역으로 지칭할 수 있다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 입력감지패널(ISPd)은 액티브 영역(I_AA) 및 액티브 영역(I_AA)에 인접한 주변 영역(I_NAA)을 포함할 수 있다. 액티브 영역(I_AA)은 센싱 영역(SA)을 포함할 수 있다. 센싱 영역(SA)은 원 형상을 가질 수 있으나, 이에 한정되지 않으며, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있다. 센싱 영역(SA)은 광 신호가 이동하는 영역일 수 있다. 센싱 영역(SA)은 광 신호를 통과시키는 영역이고, 액티브 영역(I_AA)의 나머지 영역보다 높은 광 투과율을 가질 수 있다. 센싱 영역(SA)을 통과한 광 신호는 표시장치(DD)에 구비된 전자광학모듈(예를 들어, 카메라 모듈)로 공급될 수 있다.
입력감지패널(ISPd)은 복수의 전송 전극들(TE1~TE10), 복수의 수신 전극들(RE1~RE15), 복수의 전송 배선들(TxL1~TxL10), 복수의 수신 배선들(RxL1~RxL15) 및 복수의 감지패드들(PDT)을 포함할 수 있다.
센싱 영역(SA)의 광 투과율 향상을 위해, 센싱 영역(SA)에서 복수의 전송 전극들(TE1~TE10) 중 일부 및 복수의 수신 전극들(RE1~RE15) 일부가 부분적으로 제거될 수 있다. 그로 인해, 센싱 영역(SA)에 인접한 영역에 형성되는 상호 커패시턴스가 인접하지 않은 영역에 형성되는 상호 커패시턴스보다 상대적으로 작을 수 있다.
이하, 설명의 편의를 위해 상호 커패시턴스가 상대적으로 작은 센싱 영역(SA)의 인접 영역(CA5)을 보상 영역으로 지칭하고, 상호 커패시턴스가 상대적으로 큰 나머지 영역을 미보상 영역으로 지칭할 수 있다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 입력감지패널(ISPe)은 액티브 영역(I_AA) 및 액티브 영역(I_AA)에 인접한 주변 영역(I_NAA)을 포함할 수 있다. 액티브 영역(I_AA)은 노치 영역(NA)을 포함할 수 있다. 노치 영역(NA)은 제2 베이스층(BS2)의 일측변이 함몰되어 형성된 영역일 수 있다.
입력감지패널(ISPe)은 복수의 전송 전극들(TE1~TE10), 복수의 수신 전극들(RE1~RE15), 복수의 전송 배선들(TxL1~TxL10), 복수의 수신 배선들(RxL1~RxL15) 및 복수의 감지패드들(PDT)을 포함할 수 있다.
노치 영역(NA)에 의해 복수의 전송 전극들(TE1~TE10) 중 일부 및 복수의 수신 전극들(RE1~RE15) 일부가 부분적으로 제거될 수 있다. 그로 인해, 노치 영역(NA)에 인접한 영역에 형성되는 상호 커패시턴스가, 노치 영역(NA)에 인접하지 않은 영역에 형성되는 상호 커패시턴스보다 상대적으로 작을 수 있다.
이하, 설명의 편의를 위해 상호 커패시턴스가 상대적으로 작은 노치 영역(NA)의 인접 영역(CA6)을 보상 영역으로 지칭하고, 상호 커패시턴스가 상대적으로 큰 나머지 영역을 미보상 영역으로 지칭할 수 있다.
도 15a는 본 발명의 일 실시예에 따른 도 12, 도 13 및 도 14의 미보상 영역에 위치한 D1 영역을 도시한 평면도이고, 도 15b는 본 발명의 일 실시예에 따른 도 12, 도 13 및 도 14의 보상 영역에 위치한 D2 영역을 도시한 평면도이다. 도 16a는 도 15b에 도시된 절단선 Ⅳ-Ⅳ`에 따라 절단한 단면도이며, 도 16b는 도 15b에 도시된 절단선 Ⅴ-Ⅴ`에 따라 절단한 단면도이다.
단, 도 15a 및 도 15b에 도시된 구성 요소 중 도 6a 및 도 7a에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 15a 및 도 16a를 참조하면, D1 영역(즉, 미보상 영역)에서 제1 및 제2 감지패턴(SP1, SP2) 사이에 형성된 상호 커패시턴스(Cm1)는 제1 상호 커패시턴스라 지칭될 수 있다. 미보상 영역에서 제1 및 제2 감지패턴(SP1, SP2)은 정상적인 크기를 갖기 때문에, 미보상 영역에는 제1 상호 커패시턴스(Cm1)를 보상하기 위한 보상 패턴이 구비되지 않을 수 있다.
도 15b 및 도 16b를 참조하면, D2 영역(즉, 보상 영역(CA1~CA6)(도 12 내지 도 14 참조))에서 제1 및 제2 감지패턴(SP1, SP2) 사이에 형성된 상호 커패시턴스(Cm2)는 제2 상호 커패시턴스라 지칭될 수 있다. 보상 영역(CA1~CA6)에서 제1 및 제2 감지패턴(SP1, SP2)은 비정상적인 크기(예를 들어, 정상 크기보다 작은 크기)를 갖기 때문에, 보상 영역(CA1~CA6)에서의 제2 상호 커패시턴스(Cm2)는 미보상 영역에서의 제1 상호 커패시턴스(Cm1)보다 작을 수 있다.
본 발명의 일 예로, 보상 영역(CA1~CA6)에는 제2 상호 커패시턴스(Cm2)를 보상하기 위한 보상 패턴들(CCP)이 구비될 수 있다. 보상 패턴들(CCP)은 제1 도전층(LCL)(도 6b 참조)에 포함될 수 있다. 보상 패턴들(CCP)은 브릿지 패턴(BP)과 동일 공정을 통해 형성되고, 브릿지 패턴들(BP)과 동일 물질을 포함할 수 있다. 보상 패턴들(CCP)은 브릿지 패턴들(BP)과 동일하게 금속 물질을 포함할 수 있다. 보상 패턴들(CCP)이 브릿지 패턴들(BP)과 동일하게 금속 물질을 포함하는 경우, 보상 패턴들(CCP)은 정전기 유도 기능을 가질 수 있다. 그러나, 본 발명의 이에 한정되지 않는다. 보상 패턴들(CCP)은 제1 감지패턴들(SP1) 및 제2 감지패턴들(SP2)과 동일 물질을 포함할 수 있다. 예를 들어, 보상 패턴들(CCP)은 투명 도전성 물질을 포함할 수 있다.
보상 패턴들(CCP) 각각은 복수의 서브 보상 패턴들(CCP_S1, CCP_S2, CCP_S3)을 포함할 수 있다. 복수의 서브 보상 패턴들(CCP_S1, CCP_S2, CCP_S3)은 서로 이격되어 배치될 수 있다. 복수의 서브 보상 패턴들(CCP_S1, CCP_S2, CCP_S3)은 서로 동일한 크기를 가질 수 있다. 그러나, 이는 예시적인 것이며, 복수의 서브 보상 패턴들(CCP_S1, CCP_S2, CCP_S3)은 서로 다른 크기를 가질 수도 있다.
보상 패턴들(CCP) 각각에 포함된 복수의 서브 보상 패턴들(CCP_S1, CCP_S2, CCP_S3)의 개수는 보상 영역(CA1~CA6)의 형상에 따라 달라질 수 있고, 보상 영역(CA1~CA6) 내에서 위치에 따라 달라질 수도 있다. 대안적으로, 보상 패턴들(CCP) 각각은 복수의 서브 보상 패턴들(CCP_S1, CCP_S2, CCP_S3)이 통합되어 하나의 패턴 구조를 가질 수 있다. 이 경우, 보상 패턴들(CCP) 각각의 면적은 보상 영역(CA1~CA6)의 형상에 따라 달라질 수 있고, 보상 영역(CA1~CA6) 내에서 위치에 따라 달라질 수도 있다.
보상 패턴들(CCP)은 제1 절연층(IL1)에 의해 커버될 수 있다. 제1 절연층(IL1)에는 보상 패턴들(CCP)을 제1 또는 제2 감지패턴(SP1, SP2)에 전기적으로 연결시키기 위한 제2 콘택홀들(CNT2)이 제공될 수 있다. 도 16b에서는 제1 절연층(IL1)에 제공된 하나의 제2 콘택홀(CNT2)을 통해 제1 감지패턴(SP1)이 대응하는 보상 패턴(CCP)의 일단과 전기적으로 접속된 구조를 예시적으로 도시하였다. 상기 보상 패턴(CCP)은 인접하는 제2 감지패턴(SP2)과 중첩할 수 있다.
상기 보상 패턴(CCP)과 제2 감지패턴(SP2) 사이에는 수직 커패시턴스(Cv2)가 형성될 수 있다. 보상 영역(CA1~CA6)에서 보상 패턴(CCP)과 제2 감지패턴(SP2) 사이에 형성된 수직 커패시턴스(Cv2)는 제2 수직 커패시턴스라 지칭될 수 있다. 제2 수직 커패시턴스(Cv2)는 상기 보상 패턴(CCP)과 제2 감지패턴(SP2)의 중첩 면적에 비례할 수 있다. 즉, 상기 보상 패턴(CCP)과 제2 감지패턴(SP2)의 중첩 면적이 증가할수록 제2 수직 커패시턴스(Cv2)는 커질 수 있다.
상기 보상 패턴(CCP)은 제1 감지패턴(SP1)과 전기적으로 연결되므로, 제2 수직 커패시턴스(Cv2)는 제2 상호 커패시턴스(Cm2)를 보상할 수 있다. 제2 수직 커패시턴스(Cv2)가 증가할수록 제2 상호 커패시턴스(Cm2)의 보상 수준이 증가할 수 있다.
이처럼, 보상 패턴(CCP)에 의해 보상 영역(CA1~CA6)에서 제2 수직 커패시턴스(Cv2)가 보상됨에 따라, 보상 영역(CA1~CA6)에서의 센싱 감도를 향상시킬 수 있다.
도 17a는 본 발명의 일 실시예에 따른 도 12, 도 13 및 도 14의 미보상 영역에 위치한 D1 영역을 도시한 평면도이고, 도 17b는 본 발명의 일 실시예에 따른 도 12, 도 13 및 도 14의 보상 영역에 위치한 D2 영역을 도시한 평면도이다.
단, 도 17a 및 도 17b에 도시된 구성 요소 중 도 15a 및 도 15b에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 17a 및 도 17b를 참조하면, 미보상 영역 및 보상 영역(CA1~CA6)에서 제1 및 제2 감지패턴(SP1, SP2) 사이에는 정전기 유도 패턴(ESD_P)이 더 배치될 수 있다. 정전기 유도 패턴(ESD_P)은 도 6a 내지 도 6d에 도시된 제1 정전기 유도 패턴(ESD_P1)과 동일 구조를 가질 수 있다.
보상 패턴들(CCP)은 정전기 유도 패턴(ESD_P)과 다른 물질을 포함할 수 있다. 예를 들어, 보상 패턴들(CCP)은 투명 도전성 물질을 포함하고, 정전기 유도 패턴(ESD_P)은 금속 물질을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 보상 패턴들(CCP)은 정전기 유도 패턴(ESD_P)과 동일 물질을 포함할 수 있다. 이 경우, 보상 패턴들(CCP) 및 정전기 유도 패턴(ESD_P)은 금속 물질을 포함할 수 있다. 보상 패턴들(CCP)이 정전기 유도 패턴(ESD_P)과 동일하게 금속 물질을 포함하는 경우, 보상 패턴들(CCP) 역시 정전기 유도 기능을 가질 수 있다.
정전기 유도 패턴(ESD_P)은 미보상 영역 및 보상 영역(CA1~CA6)에 공통적으로 형성될 수 있다. 따라서, 정전기 유도 패턴(ESD_P)은 보상 영역(CA1~CA6)에서 제2 상호 커패시턴스(Cm2)(도 16b 참조)를 보상하는 기능을 수행할 수 없을 수 있다.
대안적으로, 정전기 유도 패턴(ESD_P)이 도 6a에 도시된 제1 정전기 유도 패턴(ESD_P1) 및 도 7a에 도시된 제2 정전기 유도 패턴(ESD_P2)을 포함할 수 있다. 이 경우, 제2 정전기 유도 패턴(ESD_P2)은 제1 정전기 유도 패턴(ESD_P1)보다 큰 면적 또는 제1 정전기 유도 패턴(ESD_P1)보다 많은 개수를 갖는 경우, 정전기 유도 패턴(ESD_P)은 보상 패턴(CCP)과 함께 제2 상호 커패시턴스(Cm2)를 보상하는 기능을 수행할 수 있다.
이처럼, 보상 패턴(CCP)에 의해 보상 영역(CA1~CA6)에서 제2 수직 커패시턴스(Cv2)가 보상됨에 따라, 보상 영역(CA1~CA6)에서의 센싱 감도를 향상시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시장치 DM: 표시모듈
DP: 표시패널 ISP: 입력감지패널
AA1: 제1 영역 AA2: 제2 영역
ESD_P1: 제1 정전기 유도 패턴 ESD_P2: 제2 정전기 유도 패턴
TE1~TE10: 전송 전극들 RE1~RE15: 수신 전극들
S_AA1: 제1 서브 영역 S_AA2: 제2 서브 영역
CNT1: 제1 콘택홀 CNT2: 제2 콘택홀
BP: 브릿지 패턴 TxL1~TxL10: 전송 배선들
RxL1~RxL15: 수신 배선들 CCP: 보상 패턴
CA1~CA6: 보상 영역 ESD_P: 정전기 유도 패턴
Cm1: 제1 상호 커패시턴스 Cm2: 제2 상호 커패시턴스
Cv1: 제1 수직 커패시턴스 Cv2: 제2 수직 커패시턴스
ESD_SP1: 제1 서브 정전기 유도 패턴
ESD_SP2: 제2 서브 정전기 유도 패턴
ESD_SP3: 제3 서브 정전기 유도 패턴

Claims (30)

  1. 영상을 표시하는 표시패널; 및
    상기 표시패널 상측에 배치된 입력감지패널을 포함하고,
    상기 입력감지패널은,
    제1 감지전극들;
    상기 제1 감지전극들과 인접하여 배치된 제2 감지전극들; 및
    각각이 상기 제1 및 제2 감지전극 중 하나와 접속되고, 다른 하나와 중첩하는 정전기 유도 패턴들을 포함하고,
    상기 입력감지패널은,
    상기 제1 감지전극들과 상기 제2 감지전극들 사이의 상호 커패시턴스의 편차가 작은 제1 영역 및 상기 상호 커패시턴스의 편차가 큰 제2 영역을 포함하고,
    상기 정전기 유도 패턴들은,
    상기 제1 영역에 배치된 제1 정전기 유도 패턴들; 및
    상기 제2 영역에 배치되고, 상기 제1 정전기 유도 패턴들과 다른 면적 또는 다른 개수를 갖는 제2 정전기 유도 패턴들을 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 제2 영역은 상기 상호 커패시턴스가 큰 제1 서브 영역, 및 상기 상호 커패시턴스가 작은 제2 서브 영역을 포함하고,
    상기 제2 정전기 유도 패턴들은 상기 제2 서브 영역에 배치되는 표시 장치.
  3. 제2항에 있어서,
    상기 제2 정전기 유도 패턴들 각각은,
    상기 제1 정전기 유도 패턴들 각각보다 큰 면적을 갖는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 정전기 유도 패턴들 각각과 대응하는 감지전극이 접속되는 제1 콘택홀은 상기 제2 정전기 유도 패턴들 각각과 대응하는 감지전극이 접속되는 제2 콘택홀과 동일한 크기를 갖는 표시 장치.
  5. 제3항에 있어서,
    상기 제1 정전기 유도 패턴들 각각과 대응하는 감지전극이 접속되는 제1 콘택홀은 상기 제2 정전기 유도 패턴들 각각과 대응하는 감지전극이 접속되는 제2 콘택홀보다 작은 크기를 갖는 표시 장치.
  6. 제2항에 있어서,
    상기 제2 정전기 유도 패턴들 각각은,
    복수의 서브 정전기 유도 패턴들을 포함하고,
    상기 서브 정전기 유도 패턴들 각각은 상기 제1 정전기 유도 패턴들과 동일한 크기를 갖는 표시 장치.
  7. 제6항에 있어서,
    상기 복수의 서브 정전기 유도 패턴들은,
    상기 제1 감지전극들 중 하나와 접속되고, 상기 제2 감지전극들 중 하나와 중첩하는 제1 서브 정전기 유도 패턴; 및
    상기 제2 감지전극들 중 하나와 접속되고, 상기 제1 감지전극들 중 하나와 중첩하는 제2 서브 정전기 유도 패턴을 포함하는 표시 장치.
  8. 제7항에 있어서,
    상기 제1 서브 정전기 유도 패턴과 상기 제2 서브 정전기 유도 패턴은 교번적으로 배치되는 표시 장치.
  9. 제1항에 있어서, 상기 입력감지패널은,
    인접하는 두 개의 제1 감지전극을 연결하는 브릿지 패턴을 더 포함하고,
    상기 브릿지 패턴은,
    상기 제1 및 제2 정전기 유도 패턴들과 동일 물질을 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 제1 및 제2 감지전극들 각각은,
    상기 제1 및 제2 정전기 유도 패턴들과 다른 물질을 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 제1 및 제2 감지전극들 각각은 투명 도전성 물질을 포함하고,
    상기 제1 및 제2 정전기 유도 패턴들 각각은 금속 물질을 포함하는 표시 장치.
  12. 제1항에 있어서, 상기 입력감지패널은,
    상기 제1 감지전극들의 일단에 연결된 제1 신호 라인들; 및
    상기 제2 감지전극들의 일단에 연결된 제2 신호 라인들을 포함하는 표시 장치.
  13. 제12항에 있어서, 상기 제2 영역에서,
    상기 제1 감지전극들 중 제1 그룹은 제1 단에서 상기 제1 신호 라인들 중 제1 그룹과 연결되고,
    상기 제1 감지전극들 중 제2 그룹은 상기 제1 단과 반대하는 제2 단에서 상기 제1 신호 라인들 중 제2 그룹과 연결되는 표시 장치.
  14. 제13항에 있어서, 상기 제2 영역은,
    상기 제1 감지전극들 중 상기 제1 그룹의 상기 제1 단 및 상기 제1 감지전극들 중 상기 제2 그룹의 상기 제2 단이 배치되고, 상기 상호 커패시턴스가 큰 제1 서브 영역; 및
    상기 제1 감지전극들 중 상기 제1 그룹의 제2 단 및 상기 제1 감지전극들 중 상기 제2 그룹의 제1 단이 배치되며, 상기 상호 커패시턴스가 작은 제2 서브 영역을 포함하고,
    상기 제2 정전기 유도 패턴들은 상기 제2 서브 영역에 배치되는 표시 장치.
  15. 제14항에 있어서,
    상기 제2 정전기 유도 패턴들 각각은,
    상기 제1 정전기 유도 패턴들 각각보다 큰 면적을 갖는 표시 장치.
  16. 제14항에 있어서,
    상기 제2 정전기 유도 패턴들 각각은,
    복수의 서브 정전기 유도 패턴들을 포함하고,
    상기 서브 정전기 유도 패턴들 각각은 상기 제1 정전기 유도 패턴들과 동일한 크기를 갖는 표시 장치.
  17. 영상을 표시하는 표시패널; 및
    상기 표시패널 상측에 배치된 입력감지패널을 포함하고,
    상기 입력감지패널은,
    제1 감지전극들;
    상기 제1 감지전극들과 인접하여 배치된 제2 감지전극들; 및
    각각이 상기 제1 및 제2 감지전극 중 하나와 접속되고, 다른 하나와 중첩하는 보상 패턴들을 포함하고,
    상기 입력감지패널은,
    상기 제1 감지전극들과 상기 제2 감지전극들 사이의 상호 커패시턴스가 큰 미보상 영역 및 상기 상호 커패시턴스가 작은 보상 영역을 포함하고,
    상기 보상 패턴들은,
    상기 보상 영역에 배치되고, 상기 미보상 영역에 배치되지 않는 표시 장치.
  18. 제17항에 있어서,
    상기 보상 패턴들은 상기 제1 및 제2 감지전극들과 동일 물질을 포함하는 표시 장치.
  19. 제18항에 있어서,
    상기 보상 패턴들, 상기 제1 및 제2 감지전극들은,
    투명 도전성 물질을 포함하는 표시 장치.
  20. 제17항에 있어서, 상기 상기 보상 패턴들 각각은,
    서로 이격하여 배치된 복수의 서브 보상 패턴들을 포함하는 표시 장치.
  21. 제17항에 있어서, 상기 입력감지패널은,
    인접하는 두 개의 제1 감지전극을 연결하는 브릿지 패턴을 더 포함하고,
    상기 브릿지 패턴은,
    상기 보상 패턴들과 동일 물질을 포함하는 표시 장치.
  22. 제17항에 있어서,
    각각이 상기 제1 및 제2 감지전극 중 하나와 접속되고, 다른 하나와 중첩하는 정전기 유도 패턴들을 더 포함하고,
    상기 정전기 유도 패턴들은 상기 보상 영역 및 상기 미보상 영역에 공통적으로 배치되는 표시 장치.
  23. 제22항에 있어서, 상기 보상 영역에서,
    상기 정전기 유도 패턴들은 상기 보상 패턴들과 이격하여 배치된 표시 장치.
  24. 제22항에 있어서,
    상기 정전기 유도 패턴들은 상기 보상 패턴들과 다른 물질을 포함하는 표시 장치.
  25. 제24항에 있어서,
    상기 정전기 유도 패턴들은 금속 물질을 포함하고,
    상기 보상 패턴들은 투명 도전성 물질을 포함하는 표시 장치.
  26. 영상을 표시하는 표시패널; 및
    상기 표시패널 상측에 배치된 입력감지패널을 포함하고,
    상기 입력감지패널은,
    제1 감지전극들;
    상기 제1 감지전극들과 인접하여 배치된 제2 감지전극들; 및
    각각이 상기 제1 및 제2 감지전극 중 하나와 접속되고, 다른 하나와 중첩하는 정전기 유도 패턴들을 포함하고,
    상기 입력감지패널은,
    상기 제1 감지전극들과 상기 제2 감지전극들 사이의 상호 커패시턴스가 큰 미보상 영역 및 상기 상호 커패시턴스가 작은 보상 영역을 포함하고,
    상기 정전기 유도 패턴들은,
    상기 미보상 영역에 배치된 제1 정전기 유도 패턴들; 및
    상기 보상 영역에 배치되고, 상기 제1 정전기 유도 패턴들과 다른 면적 또는 다른 개수를 갖는 제2 정전기 유도 패턴들을 포함하는 표시 장치.
  27. 제26항에 있어서,
    상기 제2 정전기 유도 패턴들 각각은,
    상기 제1 정전기 유도 패턴들 각각보다 큰 면적을 갖는 표시 장치.
  28. 제27항에 있어서,
    상기 제1 정전기 유도 패턴들 각각과 대응하는 감지전극이 접속되는 제1 콘택홀은 상기 제2 정전기 유도 패턴들 각각과 대응하는 감지전극이 접속되는 제2 콘택홀과 동일한 크기를 갖는 표시 장치.
  29. 제28항에 있어서,
    상기 제1 정전기 유도 패턴들 각각과 대응하는 감지전극이 접속되는 제1 콘택홀은 상기 제2 정전기 유도 패턴들 각각과 대응하는 감지전극이 접속되는 제2 콘택홀보다 작은 크기를 갖는 표시 장치.
  30. 제26항에 있어서,
    상기 제2 정전기 유도 패턴들 각각은,
    복수의 서브 정전기 유도 패턴들을 포함하고,
    상기 서브 정전기 유도 패턴들 각각은 상기 제1 정전기 유도 패턴들과 동일한 크기를 갖는 표시 장치.
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