KR20230086507A - 고유전체 및 그 제조방법, 고유전체 제조에 사용되는 타겟 물질, 고유전체를 포함하는 전자소자 및 이를 포함하는 전자장치 - Google Patents

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KR20230086507A
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조용희
김용성
박보은
방정일
이주호
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Abstract

고유전체 및 그 제조방법, 고유전체 제조에 사용되는 타겟 물질, 고유전체를 포함하는 전자소자 및 이를 포함하는 전자장치에 관해 개시되어 있다. 개시된 고유전체는 산소와 적어도 2 성분을 포함하는 제1 물질을 포함하고, 상기 제1 물질 사이에 위치하는 제2 물질을 포함한다. 상기 제1 물질은 실리콘 산화물보다 유전율이 높은 유전체이고, 상기 제2 물질은 상기 제1 물질의 결정화 온도를 낮추는 요소이다. 상기 제1 물질에 대한 상기 제2 물질의 함량은 상기 제1 물질의 누설전류특성을 저하시키지 않는 범위 내에 있을 수 있다. 상기 제2 물질의 함량은 0.1 원자%~10 원자%, 0.1 원자%~8.5 원자% 또는 0.1 원자%~2 원자%일 수 있다.

Description

고유전체 및 그 제조방법, 고유전체 제조에 사용되는 타겟 물질, 고유전체를 포함하는 전자소자 및 이를 포함하는 전자장치{Dielectric having high dielectric constant and method of manufacturing the same, target material for manufacture of dielectric having high dielectric constant, electronic devices including dielectric having high dielectric constant, and electronic apparatuses including semiconductor device}
본 개시는 고유전체와 그 적용에 관한 것으로써, 보다 자세하게는 고유전체 및 그 제조방법, 고유전체 제조에 사용되는 타겟 물질, 고유전체를 포함하는 전자소자 및 이를 포함하는 전자장치에 관한 것이다.
반도체 소자의 집적도가 높아지면서 동일 면적에서 커패시턴스(capacitance)를 증가시킬 수 있는 유전체에 요구가 높아지고 있다.
이러한 유전체로써, 초기에는 유전율 3.9의 SiO2가 사용되었고, 그 후에는 보다 높은 유전율을 갖는 고유전율 소재로써, Al2O3이나 ZrO2 등이 적용되고 있다.
그러나 반도체 소자의 고집적화가 계속되면서 기존의 바이너리 산화물(binary oxide)계 유전체의 유전율보다 높은 유전율을 갖는 유전체가 요구되고 있다. 이러한 요구에 부합될 수 있는 유전체 소재로 페로브스카이트(perovskite)형 소재가 검토되고 있으나, 제조공정상 제약이 존재한다. 아울러, 페로브스카이트형 유전체의 유전 특성은 박막의 결정성에 따라 크게 차이가 나는 것이 보고되고 있다.
예시적인 실시예는 결정화 온도 혹은 결정개시 온도를 낮출 수 있는 고유전체를 제공한다.
예시적인 일 실시예는 이러한 고유전체의 제조를 위한 스퍼터링 타겟을 제공한다.
예시적인 실시예는 그러한 고유전체의 제조방법을 제공한다.
예시적인 실시예는 그러한 고유전체를 포함하는 전자소자를 제공한다.
예시적인 실시예는 이러한 전자소자를 포함하는 전자장치를 제공한다.
예시적인 일 실시예에 의한 고유전체는 산소와 적어도 2 성분을 포함하는 제1 물질을 포함하고, 상기 제1 물질 사이에 위치하는 제2 물질을 포함한다. 상기 제1 물질은 실리콘 산화물보다 유전율이 높은 유전체이고, 상기 제2 물질은 상기 제1 물질의 결정화 온도를 낮추는 요소이다.
일 예에서, 상기 제1 물질에 대한 상기 제2 물질의 함량은 상기 제1 물질의 누설전류특성을 저하시키지 않는 범위 내에 있을 수 있다. 일 예에서, 상기 제2 물질의 함량은 0.1 원자%~10 원자%, 0.1 원자%~8.5 원자% 또는 0.1 원자%~2 원자%일 수 있다. 일 예에서, 상기 제1 물질은 3성분계 또는 4성분계 페로브스카이트 물질을 포함할 수 있다.
일 예에서, 상기 제2 물질은 인듐(In)을 포함할 수 있다.
일 예에서, 상기 제2 물질은 상기 제1 물질 전체에 균일하게 분포될 수 있다.
일 예에서, 상기 제1 물질은 순차적으로 적층된 복수의 층으로 이루어진 층 구조를 가질 수 있고, 상기 제2 물질은 상기 층 구조를 이루는 층들 사이에 층을 이룰 수 있다. 상기 제2 물질은 상기 제1 물질에 완전히 매립된 층을 이룰 수 있다.
일 예에서, 상기 제1 물질은 두께를 갖는 층을 이루고, 상기 제2 물질은 상기 층의 일부 영역에만 분포될 수 있다.
일 예에서, 상기 제2 물질은 상기 제1 물질 내에서 서로 이격된 복수의 층을 이룰 수 있다.
예시적인 일 실시예에 의한 고유전막 형성을 위한 스퍼터링 타겟은 산소가 아닌 적어도 서로 다른 2성분을 포함하고, 실리콘 산화물보다 높은 유전율을 갖는 제1 물질과 상기 제1 물질에 결합된 제2 물질을 포함한다. 상기 제2 물질은 상기 제1 물질로 형성된 유전체의 결정화온도를 낮추는 성분을 포함한다.
일 예에서, 상기 제1 물질은 페로브스카이트계 유전체 성분을 포함할 수 있다. 상기 제1 물질은 서로 다른 제1 내지 제3 성분을 포함할 수 있다.
일 예에서, 상기 제2 물질은 In을 포함할 수 있다.
일 예에서, 상기 제2 물질은 상기 타겟을 스퍼터링하여 형성되는, 상기 제1 및 제2 물질로 형성된 고유전층의 상기 제2 물질의 함량이 주어진 값이 되게 하는 함량을 가질 수 있다. 상기 주어진 값은 0.1원자%~10 원자%, 0.1 원자%~8.5 원자% 또는 0.1 원자%~2 원자%일 수 있다.
예시적인 일 실시예에 의한 고유전체 제조방법은 기판 상에 실리콘 산화물보다 큰 유전율을 갖는 페로브스카이트 유전체의 소스 물질을 공급하는 과정과 상기 기판 상에 상기 페로브스카이트 유전체의 유전 특성은 유지하면서 결정화 온도는 낮추는 물질을 공급하는 과정을 포함할 수 있다.
일 예에서, 상기 소스 물질과 상기 결정화 온도를 낮추는 물질은 원자층 증착(Atomic Layer Deposition, ALD) 방식으로 공급할 수 있다.
일 예에서, 상기 소스 물질과 상기 결정화 온도를 낮추는 물질은 타겟 물질을 이용하는 물리기상증착(Physical Vapor Deposition, PVD) 방식으로 공급할 수 있다.
일 예에서, 상기 소스 물질과 상기 결정화 온도를 낮추는 물질은 동시에 공급될 수 있다.
일 예에서, 상기 소스 물질은 상기 페로브스카이트 유전체의 성분을 포함하는 전구체들를 포함하고, 상기 결정화 온도를 낮추는 물질은 상기 전구체들에 포함될 수 있다.
일 예에서, 상기 소스물질과 상기 결정화 온도를 낮추는 물질은 동일한 타겟에 포함될 수 있다.
일 예에서, 상기 결정화 온도를 낮추는 물질은 최종 형성되는 고유전체에서 상기 결정화 온도를 낮추는 물질의 함량이 주어진 값이 되도록 공급될 수 있다.
일 예에서, 상기 결정화 온도를 낮추는 물질은 최종 형성되는 고유전체 전체에 고르게 분포하도록 공급될 수 있다.
일 예에서, 상기 소스물질은 상기 기판 상에 복수의 층을 이루도록 공급되고, 상기 결정화 온도를 낮추는 물질은 상기 복수의 층 사이에 층을 이루도록 공급될 수 있다. 상기 결정화 온도를 낮추는 물질의 상기 복수의 층 사이에 형성되는 층은 상기 복수의 층에 완전히 매립될 수 있다.
일 예에서, 상기 결정화 온도를 낮추는 물질은 최종 형성되는 고유전체의 일부 영역에만 분포하도록 공급될 수 있다.
일 예에서, 상기 소스물질은 산소가 아닌 서로 다른 제1 내지 제3 성분을 포함할 수 있다.
일 예에서, 상기 결정화 온도를 낮추는 물질은 In을 포함할 수 있다. 상기 In은 최종 형성되는 고유전체에서 In의 함량이 0.1원자%~10 원자%, 0.1 원자%~8.5 원자% 또는 0.1 원자%~2 원자%가 되도록 공급될 수 있다.
예시적인 일 실시예에 의한 전자소자는 제1 적층물과 제2 적층물을 포함하고, 상기 제1 및 제2 적층물 사이에 구비된 고유전체층을 포함한다. 상기 고유전체층은 상기 예시적인 일 실시예에 의한 고유전체를 포함한다.
일 예에서, 상기 제1 적층물은 상기 고유전체층을 포함하는 태양전지를 이루는 구성의 제1 부분을 포함할 수 있고, 상기 제2 적층물은 상기 태양전지를 이루는 구성의 제2 부분을 포함할 수 있다.
일 예에서, 상기 제1 적층물은 제1 전극층을 포함하고, 상기 제2 적층물은 제2 전극층을 포함하며, 상기 제1 및 제2 전극층과 상기 고유전체층은 커패시터를 이룰 수 있다.
예시적인 일 실시예에 의한 메모리 소자는 트랜지스터 및 상기 트랜지스터에 연결된 데이터 저장요소를 포함하고, 상기 데이터 저장요소는 상기 예시적인 일 실시예에 의한 전자소자를 포함한다.
예시적인 일 실시예에 의한 전자장치는 메모리 소자를 포함하는 전자장치에 있어서, 상기 메모리 소자는 상기 예시적인 일 실시예에 의한 메모리 소자를 포함한다.
개시된 고유전체는 페로브스카이트 유전체를 모체로 하고, 여기에 결정화 온도를 낮추기 위한 물질성분으로 인듐(In)을 포함한다. 상기 물질성분은 상기 모체의 유전 특성을 저하시키지 않으면서 결정화 온도는 낮출 수 있는 함량을 갖는다.
따라서 개시된 고유전체를 이용하면 고유전체의 유전 특성(예, 누설전류특성)은 유지하면서 결정화 온도를 낮출 수 있다. 고유전체의 결정화 온도가 낮아지면서 저온 공정에 개시된 고유전체를 적용할 수 있고, 제조공정의 온도 부담과 비용이 경감될 수 있고, 공정의 위험도도 낮출 수 있으며, 고온 공정에 비해 상대적으로 공정 진행이 빨라질 수도 있다.
도 1은 예시적인 일 실시예에 의한 결정화 온도를 낮출 수 있는 제1 고유전체를 나타낸 단면도이다.
도 2는 예시적인 일 실시예에 의한 제2 고유전체를 나타낸 단면도이다.
도 3은 예시적인 일 실시예에 의한 제3 고유전체를 나타낸 단면도이다.
도 4는 예시적인 일 실시예에 의한 제4 고유전체를 나타낸 단면도이다.
도 5는 도 4의 제2 물질층이 복수의 층으로 나누어진 경우를 나타낸 단면도이다.
도 6은 예시적인 일 실시예에 의한 제5 고유전체를 나타낸 단면도이다.
도 7은 개시된 고유전체의 결정 활성화 에너지(crystallization activation energy)에 대한 시뮬레이션 결과를 나타낸 막대그래프이다.
도 8은 도펀트가 도핑되지 않은 BSTO(이하, 제1 BSTO)와 도펀트로 In이 정해진 함량이 되도록 도핑된 BSTO(이하, 제2 BSTO)에 대한 엑스선 회절분석결과를 나타낸 그래프이다.
도 9는 도 8의 제1 BSTO와 제2 BSTO의 온도를 400℃~1000℃로 올리면서 인시츄(in-situ)로 측정한 엑스선 회절분석결과를 나타낸 그래프이다.
도 10은 예시적인 실시예에 의한 고유전체층을 형성하는데 사용되는 PVD 장비의 일 예인 스퍼터 혹은 스퍼터링 시스템을 개략적으로 나타낸 단면도이다.
도 11은 예시적인 일 실시예에 의한 제1 전자소자를 나타낸 단면도이다.
도 12는 도 11의 제1 적층물의 표면이 평평하지 않은 경우를 예시한 단면도이다.
도 13은 예시적인 일 실시예에 의한 제2 전자소자를 나타낸 단면도이다.
도 14는 예시적인 일 실시예에 의한 제1 전자장치에 관한 것으로써, 디스플레이 구동 집적회로 (display driver IC: DDI) 및 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 15는 예시적인 일 실시예에 따른 제2 전자장치에 관한 것으로써, 전자 시스템의 블록 다이어그램이다.
도 16은 예시적인 일 실시예에 따른 제3 전자장치에 관한 것으로써, 전자 시스템의 블록 다이어그램이다.
이하, 예시적인 일 실시예에 의한 고유전체 및 그 제조방법, 고유전체 제조에 사용되는 타겟 물질, 고유전체를 포함하는 전자소자 및 이를 포함하는 전자장치를 첨부된 도면들을 참조하여 상세하게 설명한다. 하기 설명에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시될 수 있다. 그리고 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 또한, 이하에서 설명하는 층 구조에서, "상부" 나 "상"이라고 기재된 표현은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 아래 설명에서 각 도면의 동일한 참조번호는 동일한 부재를 나타낸다.
예시적인 실시예로 개시된 고유전체는 실리콘 산화물(예, SiO2)의 유전율보다 큰 유전율을 갖는다. 일 예에서, 개시된 고유전체는 고유전율을 갖는 제1 물질과 상기 제1 물질에 주어진 비율로 함유된 제2 물질을 포함한다. 상기 제2 물질의 함량에 따라 상기 제2 물질은 상기 제1 물질의 유전 특성에 부정적인 영향을 줄 수도 있다. 예컨대, 상기 제2 물질은 그 함량에 따라 제1 물질의 누설전류특성에 부정적으로 영향을 줄 수 있다. 따라서 상기 제1 물질에 대한 상기 제2 물질의 함량은 상기 제1 물질의 유전 특성에 부정적인 영향을 주지 않는 정도로 제한될 수 있다. 일 예로, 상기 제1 물질에 포함된 제2 물질의 함량은 10 원자%이하, 9 원자%이하, 8.5 원자% 이하, 5 원자%이하, 3 원자%이하, 0.1 원자%~8.5 원자% 정도, 0.1 원자%~5 원자% 정도, 0.1 원자%~3 원자% 정도, 0.1 원자%~2 원자% 정도, 1.5 원자% 또는 1.5 원자% 이하일 수 있다. 일 예에서, 상기 제1 물질은 3원계 또는 4원계의 페로브스카이트 소재를 포함할 수 있다. 일 예에서, 상기 3원계는 SrTiO3(STO)를 포함할 수 있고, 상기 4원계는 BaSrTiO3(BST)를 포함할 수 있으나, 이것으로 제한되지 않는다. 일 예에서, 상기 제1 물질은 BaxSr1-xTiO3(0<x<1)일 수 있다. 상기 제1 물질은 아래 예시적인 실시예로 설명된 바와 같이, 물질층의 형태를 가질 수 있으며, 이때의 두께는 0.1 nm~1000nm 정도가 될 수 있으나, 이것으로 제한되지 않는다. 일 예에서, 상기 제2 물질은 인듐(In)이거나 인듐을 포함할 수 있으며, 이것으로 제한되지 않을 수 있다. 상기 제2 물질은 상기 함량 내에서 상기 제1 물질 내에 균일하게 혹은 균일하지 않게 분포된 형태로 존재할 수도 있고, 물질층의 형태로 구비될 수도 있다.
일 예에서, 개시된 고유전체는 단결정이나 다결정일 수 있고, 다결정과 함께 일부 비정질을 포함할 수도 있다.
이러한 고유전체는 다양한 방법으로 제조되거나 형성될 수 있는데, 예를 들면, ALD를 포함하는 화학기상증착(Chemical Vapor Deposition, CVD) 기반의 증착법, PVD 기반의 스퍼터링(sputtering), 펄스 레이저 증착(Pulsed Laser Deposition, PLD) 등과 같은 방법으로 증착될 수 있다.
개시된 고유전체를 형성하는 방법적 수단이 ALD를 포함하는 CVD인 경우, 예컨대 ALD인 경우, 상기 제1 물질의 증착을 위한 ALD 사이클 수와 상기 제2 물질의 증착을 위한 ALD 사이클의 수는 상기 제2 물질의 함량을 고려하여 정해질 수 있다. 예를 들어, 상기 제1 물질이 9개의 원자층을 적층하여 형성되고, 상기 제2 물질이 1개의 원자층을 적층하여 형성됨으로써, 상기 제2 물질의 함량이 만족된다면, 상기 제1 물질의 증착을 위한 ALD 사이클 횟수는 9회가 되고, 상기 제2 물질의 증착을 위한 ALD 사이클 횟수는 1회가 될 수 있다.
또한, 개시된 고유전체의 형성방법에 따라 상기 제2 물질이 상기 제1 물질에 공급되는 방법, 달리 표현하면, 상기 제2 물질을 상기 제1 물질에 도핑하는 방법은 달라질 수 있다. 예를 들면, 개시된 고유전체가 ALD 방법으로 형성되고, ABO3 구조를 갖는 페로브스카이트 유전체가 BSTO인 경우, 상기 제2 물질은 상기 함량 내에서 소스 물질인 상기 제1 물질의 제1 성분(예, Ba)의 전구체와, 상기 제1 물질의 제2 성분(예, Sr)의 전구체와, 상기 제1 물질의 제3 성분(예, Ti)의 전구체에 각각 포함된 상태로 ALD 챔버에 공급될 수 있다. 곧, 소스물질인 제1 내지 제3 성분의 전구체와 제2 물질은 동시에 ALD 챔버에 공급될 수 있다.
개시된 고유전체가 스퍼터링과 같은 진공 증착법으로 형성되는 경우, 곧 스퍼터를 이용하여 개시된 고유전체가 형성되는 경우, 후술되는 바와 같이, 타겟 물질에 제2 물질이 포함될 수 있다. 이 경우, 상기 타겟 물질에 포함된 상기 제2 물질의 함량은 상기한 함량의 범위에 있을 수 있다. 일 예에서, 상기 타겟 물질에 포함된 상기 제2 물질의 함량이 상기한 함량의 범위와 다른 경우, 예컨대 상기 타겟 물질에 포함된 상기 제2 물질의 함량이 상기한 함량의 범위보다 많은 경우, 스퍼터의 동작 혹은 동작 조건을 제어하여 최종 형성되는 고유전체에 포함된 제2 물질의 함량은 상기한 범위를 만족하게 할 수 있다.
상기 타겟 물질은 소스 물질(제1 물질)과 결정화 온도를 낮추는 물질을 함께 포함하는 바, 증착공정에서 상기 소스 물질과 결정화 온도를 낮추는 물질은 기판 상에 동시에 공급될 수 있다.
이하, 상기 개시된 고유전체와 그 제조방법을 예시적인 실시예를 통해 살펴본다.
도 1은 예시적인 일 실시예에 의한 결정화 온도를 낮출 수 있는 제1 고유전체(100)를 보여준다.
도 1을 참조하면, 제1 고유전체(100)는 고유전율을 갖는 물질층(110)과 물질층(110)에 포함된 물질요소(120)를 포함한다. 물질요소(120)는 물질층(110) 전체에 고르게 분포될 수 있으나, 고르지 않게 분포될 수도 있다. 물질층(110)은 상기 제1 물질로 형성된 층일 수 있다. 물질요소(120)는 상기 제2 물질일 수 있다. 일 예에서, 물질요소(120)는 인듐을 포함하는 도펀트를 이용하여 도핑방식으로 물질층(110)에 주입할 수 있고, 주입후에는 물질요소(120)가 물질층(110) 내에 고르게 분포되도록 열처리 동작이 수행될 수 있다. 이러한 열처리 동작은 결정화 온도보다 낮을 수 있다. 일 예에서, 물질요소(120)가 도핑된 후, 상기 열처리 동작없이 결정화를 위한 열처리 혹은 어닐링이 진행될 수도 있다. 달리 말하면, 물질요소(120)가 불균일하게 분포된 상태에서 상기 결정화를 위한 과정이 진행될 수도 있다.
도 2는 예시적인 일 실시예에 의한 제2 고유전체(200)를 보여준다.
도 2를 참조하면, 제2 고유전체(200)는 순차적으로 적층된 제1 층(210), 제2 층(220) 및 제3 층(230)을 포함할 수 있다. 제1 층(210)과 제3 층(230)은 상기 제1 물질로 형성된 층일 수 있다. 제2 층(220)은 상기 제2 물질로 형성된 층일 수 있다. 일 예에서, 제1 내지 제3 층(210, 220, 230)은 ALD를 이용하여 형성될 수 있다. 일 예에서, 제2 층(220)은 제1 및 제3 층(210, 230) 사이에 형성되는 대신, 제1 층(210) 아래에 형성될 수도 있다. 달리 말하면, 제2 층(220)이 제1 및 제3 층(210, 230)보다 먼저 형성될 수 있다. 일 예에서, 제2 층(220)은 제3 층(230) 상에 형성될 수도 있다. 곧, 제2 층(220)은 제1 내지 제3 층(210, 220, 230) 중에서 제일 마지막에 형성될 수도 있다. 어느 경우에서나, 제2 층(220)의 두께는 제1 및 제3 층(210, 230) 중 적어도 하나의 두께보다 얇을 수 있다. 제2 고유전체층(200)의 두께(t2)는 도 1의 제1 고유전체층(100)의 두께(t1)와 동일하거나 다를 수 있다.
도 3은 예시적인 일 실시예에 의한 제3 고유전체(300)를 보여준다.
도 3을 참조하면, 제3 고유전체(300)는 순차적으로 적층된 제1 층(310), 제2 층(320), 제3 층(330), 제4 층(430) 및 제5 층(530)을 포함할 수 있다. 제1, 제3 및 제5 층(310, 330, 350)은 상기 제1 물질로 형성된 층일 수 있다. 제2 및 제4 층(320, 340)은 상기 제2 물질로 형성된 층일 수 있다. 도 2의 제1 및 제3 층(210, 230)의 형성에 대한 설명이 제1, 제3 및 제5 층(310, 330, 350)의 형성에도 적용될 수 있다. 일 예에서, 제1, 제3 및 제5 층(310, 330, 350)의 두께는 서로 동일하거나 다를 수 있다. 도 2의 제2 층(220)의 형성에 대한 설명은 제2 및 제4 층(320, 340)의 형성에도 적용될 수 있다. 일 예로, 제2 및 제4 층(320, 340) 중 하나는 제일 먼저 형성되거나 제일 나중에 형성될 수 있다. 제3 고유전체층(300)의 두께(t3)는 도 2의 제2 고유전체층(200)의 두께(t2)와 동일하거나 다를 수 있다.
도 4는 예시적인 일 실시예에 의한 제4 고유전체(400)를 보여준다.
도 4를 참조하면, 제4 고유전체(400)는 제1 물질층(410)과 제1 물질층(410) 내에 존재하는 제2 물질층(420)을 포함한다. 제1 물질층(410)은 상기 제1 물질로 형성된 층일 수 있다. 제2 물질층(420)은 상기 제2 물질로 형성된 층일 수 있다. 도 2의 제1 및 제3 층(210, 230)의 형성에 대한 설명이 제1 물질층(410)의 제2 물질층(420) 하부 및 상부에 형성된 부분의 형성에도 적용될 수 있다. 도 2의 제2 층(220)의 형성에 대한 설명은 제2 물질층(420)의 형성에도 적용될 수 있다.
제2 물질층(420)은 제1 물질층(410)에 매립된 형태로 형성될 수 있다. 일 예에서, 제2 물질층(420)은 제1 물질층(410)에 완전히 매립될 수 있다. 제2 물질층(420)의 양단은 제1 물질층(410)의 양측면과 이격된다.
제2 물질층(420)은 제1 물질층(410)의 제2 물질층(420) 아래에 위치하는 부분이 먼저 형성된 후, 먼저 형성된 부분의 일부(제2 물질층(420)이 존재하지 않는 부분)를 마스크로 덮은 다음(마스킹한 다음), 나머지 부분에 제2 물질층(420)을 형성하는 방법으로 형성될 수 있다. 제2 물질층(420)이 형성된 후, 상기 마스크를 제거한 다음, 제1 물질층(410)의 제2 물질층(420) 위에 있는 부분이 형성될 수 있다.
일 예에서, 제2 물질층(420)은 도 5에 도시한 바와 같이, 복수의 층(420a, 420b, 420c)으로 나뉘어 분포될 수도 있다. 제2 물질층(420)은 3개 이하 또는 3개 이상으로 분할될 수도 있다.
도 6은 예시적인 일 실시예에 의한 제5 고유전체(600)를 보여준다.
도 6을 참조하면, 제5 고유전체(600)는 물질층(610)과 물질층(610)에 내재된 물질요소(620)를 포함한다. 물질층(610)은 상기 제1 물질로 형성된 층일 수 있다. 물질요소(620)는 상기 제2 물질일 수 있다. 일 예에서, 물질요소(620)는 도 1의 물질요소(120)와 동일한 방법으로 물질층(610)에 주입될 수 있으나, 이것으로 한정되지 않는다. 물질요소(620)는 물질층(610)의 제1 영역(2A1)에 존재하고, 제2 영역(2A2)에는 존재하지 않는다. 제1 영역(2A1)과 제2 영역(2A2)의 크기는 서로 동일하거나 다를 수 있다. 일 예에서, 제1 영역(2A1)은 제2 영역(2A2)보다 좁을 수 있으나, 반대일 수도 있다. 제5 고유전체(600)의 결정화는 제1 영역(2A1)에서 먼저 시작된 후, 제2 영역(2A2)으로 진행될 수 있다.
도 7은 개시된 고유전체의 결정 활성화 에너지(crystallization activation energy)에 대한 시뮬레이션 결과를 보여준다. 상기 결정 활성화 에너지는 결정화 개시 에너지로 볼 수도 있다. 가로축은 결정 활성화 에너지 측정 대상을 나타내고, 세로축은 결정 활성화 에너지를 나타낸다. 가로축에서 DTD1은 BSTO를 나타내고, TD1은 STO를 나타낸다. 또한, In:DTD1은 In이 도핑된 DTD1을 나타내고, La:DTD1은 La이 도핑된 DTD1을, B:DTD1은 B가 도핑된 DTD1을, Y:DTD1은 Y가 도핑된 DTD1을, Sc:DTD1은 Sc가 도핑된 DTD1을, Ga:DTD1은 Ga가 도핑된 DTD1을, Al:DTD1은 Al이 도핑된 DTD1을 각각 나타낸다. 상기 시뮬레이션에서 In:DTD1의 경우, 도펀트인 In의 도핑량(함량)은 1.5 원자%~8.5 원자% 정도로 설정하였다. 다른 측정 대상의 도펀트 도핑량도 동일한 범위로 설정하였다.
도 7을 참조하면, In:DTD1의 결정 활성화 에너지는 DTD1에 비해 11% 정도 낮아진다. 반면, In외에 다른 도펀트(La, B, Y, Sc, Ga, Al)가 도핑된 DTD1의 결정 활성화 에너지는 DTD1의 결정 활성화 에너지보다 높아진다.
도 7의 결과는 정해진 함량을 갖도록 In이 DTD1에 도핑될 경우, DTD1의 결정 활성화 에너지, 곧 결정화 온도는 낮아짐을 시사한다.
도 8은 도펀트가 도핑되지 않은 BSTO(이하, 제1 BSTO)와 도펀트로 In이 정해진 함량이 되도록 도핑된 BSTO(이하, 제2 BSTO)에 대한 엑스선 회절 분석 결과를 보여준다. 상기 제2 BSTO는 In을 1.5 원자% 정도 포함하는 BSTO 전구체 혼합물일 수 있다. 상기 엑스선 회절 분석은 400℃와 500℃에서 실시하였다.
도 8에서 (a)는 400℃에서 측정한 결과를 나타내고, (b)는 500℃에서 측정한 결과를 나타낸다. 도 8의 (a) 및 (b)에서 제1 그래프(G1, G11)는 상기 제1 BSTO(DTD1)에 대한 것이고, 제2 그래프(G2, G22)는 제2 BSTO(In:DTD1)에 대한 것이다.
도 8의 (a)와 (b)의 제2 그래프(G2, G22)를 서로 비교하면, 동일 회절각에서 (b)의 제2 그래프(G22)에는 (a)의 제2 그래프(G2)에 없는 피크(P1)가 나타난다. (b)의 제2 그래프(G22)에 나타나는 피크(P1)는 상기 제2 BSTO(In:DTD1)의 결정화 개시를 나타낸다.
도 8의 결과는 In이 정해진 함량으로 도핑된 BSTO(In:DTD1)는 400℃에서 결정화되지 않고, 500℃에서 결정화가 시작되는 반면, 도펀트가 도핑되지 않은 BSTO는 400℃는 물론이고, 500℃에서도 결정화가 시작되지 않음을 시사한다. 달리 말하면, 도 8의 결과는 In을 정해진 함량으로 BSTO에 도핑할 경우, BSTO의 결정화 온도는 낮아짐을 시사한다.
도 9는 상기 제1 BSTO와 제2 BSTO의 온도를 400℃~1000℃로 올리면서 인시츄(in-situ)로 측정한 엑스선 회절분석결과를 나타낸다.
도 9의 (a)는 상기 제1 BSTO에 대한 것이고, (b)는 상기 제2 BSTO에 대한 것이다. 도 9의 (a)와 (b)에서 (110) 피크(P21, P22)는 결정화 개시를 나타내는 피크이다.
도 9의 (a)와 (b)를 서로 비교하면, (a)에서 (110) 피크(P21)가 나타나는 온도는 650℃ 정도인 반면, (b)에서 (110) 피크(P22)가 나타나는 온도는 (a)보다 100℃ 정도 낮은 550℃ 정도이다.
도 9의 결과도 In이 정해진 함량 도핑된 BSTO의 결정화 온도는 도펀트가 도핑되지 않은 BSTO의 결정화 온도보다 낮아짐을 시사한다.
도 10은 예시적인 실시예에 의한 고유전체층을 형성하는데 사용되는 PVD 장비의 일 예인 스퍼터 혹은 스퍼터링 시스템을 개략적으로 보여준다.
도 10을 참조하면, 스퍼터(1000)는 고유전체층이 증착될 기판(1020)을 지지하는 지지대(1010)과 고유전체층의 소스물질을 포함하고 기판(10120)과 마주하는 타겟(1010)을 포함한다. 지지대(1010)와 타겟(1010)의 배치는 도면과 반대가 될 수도 있다. 타겟(1010)은 타겟 홀더 혹은 타겟 지지대에 고정될 수 있다. 지지대(1010)와 타겟(1030) 사이에 전원(1040)이 연결된다. 주어진 에너지를 갖는 이온 입자가 타겟(1010)에 충돌되고, 이러한 충돌로 타겟(1010)으로부터 원자나 분자 등과 같은 소스물질이 기판(1020)을 향해 방출되고, 이 결과, 기판(1020) 상에는 상기 소스물질로 이루어진 물질막이 증착된다. 타겟(1010) 혹은 타겟 물질은 예시적인 일 실시예에 의한 고유전체층을 형성하기 위한 소스물질을 포함한다. 일 예에서, 타겟(1010)은 상기한 제1 물질이 대부분이고, 앞에서 설명한 범위 내에서 제2 물질을 포함할 수 있다.
도 11은 예시적인 일 실시예에 의한 제1 전자소자를 보여준다. 상기 제1 전자소자는 페로브스카이트 유전체를 포함하여 주어진 기능을 갖거나 주어진 기능을 수행하는 반도체 소자를 포함할 수 있다.
도 11을 참조하면, 제1 전자소자(1200)는 제1 적층물(1210), 고유전체층(1230) 및 제2 적층물(1250)을 포함한다. 일 예에서, 제1 적층물(1210), 고유전체층(1230) 및 제2 적층물(1250)은 순차적으로 적층될 수 있으나, 적층순서는 반대로 될 수도 있다. 제1 적층물(1210)은 단일층일 수도 있고, 복수의 층이 적층된 층 구조를 포함할 수도 있다. 제2 적층물(1250)은 단일층일 수도 있고, 복수의 층이 적층된 층 구조를 포함할 수도 있다.
제1 적층물(1210)은 고유전체층의 제1 측에 또는 제1 면에 구비된 층일 수 있고, 제2 적층물(1250)은 고유전체층(1230)의 상기 제1 측과 다른 제2 측에 또는 상기 제1 면과 다른 제2 면에 구비된 층일 수 있다.
고유전체층(1230)은 상술한 제1 내지 제5 고유전체(100, 200, 300, 400, 600) 중 선택된 하나이거나 상기 선택된 하나를 포함할 수 있다. 고유전체층(1230)과 제1 및 제2 적층물(1210, 1230)은 서로 직접 접촉될 수 있으나, 양측 사이에 매개물(층)이 더 구비되어 간접적으로 접촉될 수도 있다.
일 예에서, 제1 전자소자(1200)는 커패시터일 수 있고, 제1 및 제2 적층물(1210, 1250) 중 하나는 제1 전극층, 나머지는 제2 전극층이 될 수 있다. 상기 제1 및 제2 전극층 중 하나는 하부전극, 나머지는 상부전극일 수 있다.
일 예에서, 제1 전자소자(1200)는 고유전체층(1230)을 포함하여 층 구조를 이루는 태양전지일 수 있다. 이 경우, 제1 적층물(1210)은 고유전체층(1230)의 제1 측에 구비된, 태양전지의 제1 층 구조에 해당될 수 있고, 제2 물질층(1250)은 고유전체층(1230)의 제2 측에 구비된, 태양전지의 제2 층 구조에 해당될 수 있다.
도 11에 도시한 바와 같이, 제1 적층물(1210)의 고유전체층(1230)이 형성된 일 면(예, 상부면)은 평평할 수도 있지만, 도 12에 도시한 바와 같이, 평평하지 않을 수도 있다. 제1 적층물(1210)의 일 면은 관점에 따라 상부면, 하부면, 측면 등이 될 수 있다.
도 12를 참조하면, 제1 적층물(1210)은 트랜치(11T)와 같이 표면을 굴곡지게 하는 구성을 포함한다. 제1 적층물(1210)에 트랜치(11T)와 같이 단차를 갖는 구조가 존재함으로써, 제1 적층물(1210)의 고유전체층(1230)이 형성되는 상기 일 면은 평탄하지 않은 면이 된다. 이러한 제1 적층물(1210)의 일 면을 따라 고유전체층(1230)이 구비되고, 고유전체층(1230)은 트랜치(11T)를 완전히 채우지 않는 바, 제1 적층물(1210)의 상기 일 면의 표면 형태는 고유전체층(1230)에 그대로 전달되어 고유전체층(1230)의 표면도 비평탄한 면이 된다. 제2 적층물(1250)은 트랜치(11T)을 완전히 채우면서 고유전체층(1230) 상에 형성될 수 있다.
개시된 고유전체층을 이용할 경우, 결정화 온도가 낮아지므로, 결국 공정 온도를 낮출 수 있다. 따라서 개시된 고유전체층은 저온 공정이 필요한 분야, 예들 들면, 광촉매나 투명전극 등에도 활용될 수 있다.
제1 전자소자(1200)가 커패시터 기능을 하는 경우, 제1 전자소자(1200)는 논리소자(logic device)용 디커플링 커패시터(decoupling capacitor)나 에너지 저장용 커패시터 등으로 사용될 수도 있다.
도 13은 예시적인 일 실시예에 의한 제2 전자소자(1300)를 보여준다. 제2 전자소자(1300)는 휘발성 메모리 소자일 수 있는데, 예를 들면, DRAM 소자일 수 있다.
도 13을 참조하면, 제2 전자소자(1300)는 기판(1310), 기판(1310)에 형성된 제1 및 제2 도핑영역(13S, 13D), 제1 및 제2 도핑영역(13S, 13D) 사이의 기판(1310) 상에 구비된 게이트 적층물(1320) 및 제2 도핑영역(13D)에 연결된 데이터 저장요소(1350)을 포함한다. 기판(1310)은 P형 또는 N형으로 도핑된 반도체 기판을 포함할 수 있다. 제1 및 제2 도핑영역(13S, 13D)은 기판(1310)의 도핑과 반대로 도핑된 영역일 수 있다. 게이트 적층물(1320)은 순차적으로 적층된 게이트 절연층과 게이트 전극을 포함할 수 있다. 기판(1310) 상에 제1 및 제2 도핑영역(13S, 13D)과 게이트 적층물(1320)을 덮는 층간 절연층(1330)이 형성되어 있다. 층간 절연층(1330)은 제2 도핑영역(26D)의 일부를 노출시키는 비어홀(H1)을 포함한다. 비어홀(H1)은 도전성 플러그(1340)로 채워져 있다. 도전성 플러그(1340)는 제2 도핑영역(13D)의 노출된 부분 전체를 덮는다. 데이터 저장요소(1350)는 층간 절연층(1330) 상에 구비되고, 도전성 플러그(1340)의 상부면을 덮고, 상부면에 직접 접촉될 수 있다. 데이터 저장요소(1350)는 데이터 '1' 또는 '0'을 저장할 수 있는 구성을 포함할 수 있다. 일 예에서, 데이터 저장요소(1350)는 도 11과 도 12에서 설명한 커패시터로 사용되는 제1 전자소자를 포함할 수 있다.
도 14는 예시적인 실시예에 의한 제1 전자장치에 대한 것으로, 디스플레이 구동 집적회로(display driver IC: DDI)(1400) 및 DDI(1400)를 구비하는 디스플레이 장치(1420)의 개략적인 블록 다이어그램이다.
도 14를 참조하면, DDI(1400)는 제어부 (controller)(1402), 파워 공급 회로부 (power supply circuit)(1404), 드라이버 블록 (driver block)(1406), 및 메모리 블록 (memory block)(1408)을 포함할 수 있다. 제어부(1402)는 중앙 처리 장치 (main processing unit: MPU)(1422)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1400)의 각 블록들을 제어한다. 파워 공급 회로부(1404)는 제어부(1402)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1406)은 제어부(1402)의 제어에 응답하여 파워 공급 회로부(1404)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1424)를 구동한다. 디스플레이 패널(1424)은 액정 디스플레이 패널 (liquid crystal display panel) 또는 플라즈마 디스플레이 패널 (plasma display panel)일 수 있다. 메모리 블록(1408)은 제어부(1402)로 입력되는 명령 또는 제어부(1402)로부터 출력되는 제어신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 일 예에서, 메모리 블록(1408)은 상술한 예시적인 실시예에 따른 고유전체층 또는 도 13의 메모리 소자를 포함할 수 있다.
도 15는 예시적인 실시예에 의한 제2 전자장치에 관한 것으로써, 전자 시스템(1500)을 도시한 블록 다이어그램이다.
도 15를 참조하면, 전자 시스템(1500)은 메모리(1510) 및 메모리 컨트롤러(1520)를 포함한다. 메모리 컨트롤러(1520)는 호스트(1530)의 요청에 응답하여 메모리(1510)로부터의 데이터 독출 및/또는 메모리(1510)로의 데이터 기입을 위하여 메모리(1510)를 제어할 수 있다. 메모리(1510) 및 메모리 컨트롤러(1520) 중 적어도 하나는 상술한 예시적인 실시예에 따른 고유전체층 또는 도 13의 메모리 소자를 포함할 수 있다.
도 16은 예시적인 실시예에 따른 제3 전자장치에 관한 것으로써, 전자 시스템(1600)의 블록 다이어그램이다.
전자 시스템(1600)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(1600)은 컨트롤러(1610), 입출력 장치(I/O)(1620), 메모리(1630), 및 무선 인터페이스(1640)를 포함하며, 이들은 각각 버스(1650)를 통해 상호 연결되어 있다.
컨트롤러(1610)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(1620)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 메모리(1630)는 컨트롤러(1610)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(1630)는 유저 데이터(user data)를 저장하는 데 사용될 수 있다. 메모리(1630)는 상술한 예시적인 실시예에 따른 고유전체층 또는 도 13의 메모리 소자를 포함할 수 있다.
전자 시스템(1600)은 무선 커뮤니케이션 네트워크를 통해 데이터를 전송/수신하기 위하여 무선 인터페이스(1640)를 이용할 수 있다. 무선 인터페이스(1640)는 안테나 및/또는 무선 트랜시버(wireless transceiver)를 포함할 수 있다. 일부 실시 예에서, 전자 시스템(1600)은 다양한 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고, 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
2A1, 2A2:제1 및 제2 영역 11T:트랜치
13E1, 13E2:제1 및 제2 전극 13S, 13D:제1 및 제2 도핑영역
100, 200, 300, 400, 600:제1 내지 제5 고유전체
110, 610:물질층 120, 620:물질요소
210, 220 및 230:제1 내지 제3 층
310, 320, 330, 340, 350:제1 내지 제5 층 410, 420:제1 및 제2 물질층
420a, 420b, 420c:제2 물질층(420)의 이격된 복수의 층
1010:지지대 1030:타겟
1040:전원 1200, 1300:제1 및 제2 전자소자
1210, 1250:제1 및 제2 적층물 1230:고유전체층
1310:기판 1320:게이트 적층물
1330:층간 절연층 1340:도전성 플러그
1350:데이터 저장요소 1400:디스플레이 구동 집적회로(DDI)
1402:제어부 1404:파워 공급 회로부
1406:드라이버 블록 1408:메모리 블록
1420:디스플레이 장치 1422:중앙처리장치
1424:디스플레이 패널 1500, 1600:전자 시스템
1510, 1630:메모리 1520:메모리 컨트롤러
1530:호스트 1610:컨트롤러
1620:입출력 장치 1640:무선 인터페이스
1650:버스 H1:비어홀
t1, t2, t3:고유전체층의 두께

Claims (36)

  1. 산소와 적어도 2 성분을 포함하는 제1 물질; 및
    상기 제1 물질 사이에 위치하는 제2 물질;을 포함하고,
    상기 제1 물질은 실리콘 산화물보다 유전율이 높은 유전체이고, 상기 제2 물질은 상기 제1 물질의 결정화 온도를 낮추는 요소로 포함된 고유전체.
  2. 제 1 항에 있어서,
    상기 제1 물질에 대한 상기 제2 물질의 함량은 상기 제1 물질의 누설전류특성을 저하시키지 않는 범위 내에 있는 고유전체.
  3. 제 2 항에 있어서,
    상기 제2 물질의 함량은 0.1 원자%~10 원자%, 0.1 원자%~8.5 원자% 또는 0.1 원자%~2 원자%인 고유전체.
  4. 제 1 항에 있어서,
    상기 제1 물질은 3성분계 또는 4성분계 페로브스카이트 물질을 포함하는 고유전체.
  5. 제 1 항에 있어서,
    상기 제2 물질은 인듐(In)을 포함하는 고유전체.
  6. 제 1 항에 있어서,
    상기 제2 물질은 상기 제1 물질 전체에 균일하게 분포된 고유전체.
  7. 제 1 항에 있어서,
    상기 제1 물질은 순차적으로 적층된 복수의 층으로 이루어진 층 구조를 가지며,
    상기 제2 물질은 상기 층 구조를 이루는 층들 사이에 층을 이루는 고유전체.
  8. 제 7 항에 있어서,
    상기 제2 물질은 상기 제1 물질에 완전히 매립된 층을 이루는 고유전체.
  9. 제 1 항에 있어서,
    상기 제1 물질은 두께를 갖는 층을 이루고,
    상기 제2 물질은 상기 층의 일부 영역에만 분포된 고유전체.
  10. 제 7 항에 있어서,
    상기 제2 물질은 상기 제1 물질 내에서 서로 이격된 복수의 층을 이루는 고유전체.
  11. 산소가 아닌 적어도 서로 다른 2성분을 포함하고, 실리콘 산화물보다 높은 유전율을 갖는 제1 물질; 및
    상기 제1 물질에 결합된 제2 물질;을 포함하고,
    상기 제2 물질은 상기 제1 물질로 형성된 유전체의 결정화온도를 낮추는 성분을 포함하는, 고유전막 형성을 위한 스퍼터링 타겟.
  12. 제 11 항에 있어서,
    상기 제1 물질은 페로브스카이트계 유전체 성분을 포함하는, 고유전막 형성을 위한 스퍼터링 타겟.
  13. 제 12 항에 있어서,
    상기 제1 물질은 서로 다른 제1 내지 제3 성분을 포함하는, 고유전막 형성을 위한 스퍼터링 타겟.
  14. 제 11 항에 있어서,
    상기 제2 물질은 In을 포함하는, 고유전막 형성을 위한 스퍼터링 타겟.
  15. 제 11 항에 있어서,
    상기 제2 물질은 상기 타겟을 스퍼터링하여 형성되는, 상기 제1 및 제2 물질로 형성된 고유전층의 상기 제2 물질의 함량이 주어진 값이 되게 하는 함량을 갖는, 고유전막 형성을 위한 스퍼터링 타겟.
  16. 제 15 항에 있어서,
    상기 주어진 값은 0.1원자%~10 원자%, 0.1 원자%~8.5 원자% 또는 0.1 원자%~2 원자%인 고유전막 형성을 위한 스퍼터링 타겟.
  17. 기판 상에 실리콘 산화물보다 큰 유전율을 갖는 페로브스카이트 유전체의 소스 물질을 공급하는 단계; 및
    상기 기판 상에 상기 페로브스카이트 유전체의 유전 특성은 유지하면서 결정화 온도는 낮추는 물질을 공급하는 단계;를 포함하는 고유전체 제조방법.
  18. 제 17 항에 있어서,
    상기 소스 물질과 상기 결정화 온도를 낮추는 물질은 ALD 방식으로 공급하는 고유전체 제조방법.
  19. 제 17 항에 있어서,
    상기 소스 물질과 상기 결정화 온도를 낮추는 물질은 타겟 물질을 이용하는 PVD 방식으로 공급하는 고유전체 제조방법.
  20. 제 17 항에 있어서,
    상기 소스 물질과 상기 결정화 온도를 낮추는 물질은 동시에 공급되는 고유전체 제조방법.
  21. 제 17 항에 있어서,
    상기 소스 물질은 상기 페로브스카이트 유전체의 성분을 포함하는 전구체들를 포함하고, 상기 결정화 온도를 낮추는 물질은 상기 전구체들에 포함된 고유전체 제조방법.
  22. 제 17 항에 있어서,
    상기 소스물질과 상기 결정화 온도를 낮추는 물질은 동일한 타겟에 포함된 고유전체 제조방법.
  23. 제 17 항에 있어서,
    상기 결정화 온도를 낮추는 물질은 최종 형성되는 고유전체에서 상기 결정화 온도를 낮추는 물질의 함량이 주어진 값이 되도록 공급되는 고유전체 제조방법.
  24. 제 17 항에 있어서,
    상기 결정화 온도를 낮추는 물질은 최종 형성되는 고유전체 전체에 고르게 분포하도록 공급되는 고유전체 제조방법.
  25. 제 18 항에 있어서,
    상기 소스물질은 상기 기판 상에 복수의 층을 이루도록 공급되고, 상기 결정화 온도를 낮추는 물질은 상기 복수의 층 사이에 층을 이루도록 공급되는 고유전체 제조방법.
  26. 제 25 항에 있어서,
    상기 결정화 온도를 낮추는 물질의 상기 복수의 층 사이에 형성되는 층은 상기 복수의 층에 완전히 매립되는 고유전체 제조방법.
  27. 제 17 항에 있어서,
    상기 결정화 온도를 낮추는 물질은 최종 형성되는 고유전체의 일부 영역에만 분포하도록 공급되는 고유전체 제조방법.
  28. 제 17 항에 있어서,
    상기 소스물질은 산소가 아닌 서로 다른 제1 내지 제3 성분을 포함하는 고유전체 제조방법.
  29. 제 17 항에 있어서,
    상기 결정화 온도를 낮추는 물질은 In을 포함하는 고유전체 제조방법.
  30. 제 29 항에 있어서,
    상기 In은 최종 형성되는 고유전체에서 In의 함량이 0.1원자%~10 원자%, 0.1 원자%~8.5 원자% 또는 0.1 원자%~2 원자%가 되도록 공급되는 고유전체 제조방법.
  31. 제1 적층물;
    제2 적층물; 및
    상기 제1 및 제2 적층물 사이에 구비된 고유전체층;을 포함하고,
    상기 고유전체층은 청구항 1 내지 10 중 어느 하나의 고유전체를 포함하는 전자소자.
  32. 제 31 항에 있어서,
    상기 제1 적층물은 상기 고유전체층을 포함하는 태양전지를 이루는 구성의 제1 부분을 포함하는 전자소자.
  33. 제 32 항에 있어서,
    상기 제2 적층물은 상기 태양전지를 이루는 구성의 제2 부분을 포함하는 전자소자.
  34. 제 31 항에 있어서,
    상기 제1 적층물은 제1 전극층을 포함하고,
    상기 제2 적층물은 제2 전극층을 포함하며,
    상기 제1 및 제2 전극층과 상기 고유전체층은 커패시터를 이루는 전자소자.
  35. 트랜지스터; 및
    상기 트랜지스터에 연결된 데이터 저장요소;를 포함하고,
    상기 데이터 저장요소는 청구항 31항의 전자소자를 포함하는 메모리 소자.
  36. 메모리 소자를 포함하는 전자장치에 있어서,
    상기 메모리 소자는 청구항 35항의 메모리 소자를 포함하는 전자장치.
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