CN118159034A - 包括铁电薄膜的电子器件、半导体器件和制造铁电薄膜的方法 - Google Patents

Abstract

本发明涉及包括铁电薄膜的电子器件、半导体器件和制造铁电薄膜的方法。电子器件可包括导电材料层、覆盖所述导电材料层的铁电层、以及覆盖所述铁电层的电极。所述铁电层可包括由Hf_xA_yO_z表示的化合物，其中0≤x≤1，0≤y≤1，且2(x+y)<z。

Description

包括铁电薄膜的电子器件、半导体器件和制造铁电薄膜的 方法

对相关申请的交叉引用

本申请基于在韩国知识产权局2022年12月7日提交的韩国专利申请No.10-2022-0170046和2023年12月6日提交的韩国专利申请No.10-2023-0175447，并要求其优先权，其公开内容全部通过引用并入本文。

技术领域

本公开内容涉及包括铁电(铁电体)薄膜的电子器件、制造所述铁电薄膜的方法、和包括所述铁电薄膜的电子设备。

背景技术

根据电子器件(如存储器或逻辑电路)集成密度增加的趋势，电子设备中的电子器件已经变得更加精制(精细化)。因此，可存在对电子器件(如晶体管和电容器)的精制和低功率消耗的增加的需求。然而，由于电子器件的电容可与其面积成正比，因此电容可随着电子器件的尺寸减小而减小，并且当电介质的厚度减小以增加电容时，漏电流可增加。因此，具有高介电常数(高K)的电介质材料(介电材料)越来越多地用于电子器件。

近来，为了克服具有高介电常数的领域中的器件的功率缩放限制，已提出利用铁电材料的负电容特性的新型低功率器件。为了实施这样的低功率器件，确保铁电薄膜的电特性和可靠性可为必要的。

发明内容

提供包括具有电特性和可靠性的铁电薄膜的电子器件、制造所述电子器件的方法、以及包括所述电子器件的电子设备。

额外的方面将部分地在下面的描述中阐述，并且部分地将由所述描述明晰，或者可通过本公开内容所呈现的实施方式的实践而获悉。

根据实施方式，电子器件可包括导电(传导)材料层、覆盖所述导电材料层的铁电层、以及覆盖所述铁电层的电极层，所述铁电层包括由Hf_xA_yO_z表示的化合物，其中0≤x≤1，0≤y≤1，且2(x+y)<z。

在一些实施方式中，在所述由Hf_xA_yO_z表示的化合物中，组分A可包括Al、Si、Zr、Y、La、Gd、Sr、和Mg的至少一种。

在一些实施方式中，A可为Zr，因此所述由Hf_xA_yO_z表示的化合物可包括由Hf_xZr_yO_2+a表示的化合物，其中2(x+y)<2+a且0<a<1。

在一些实施方式中，所述铁电层可进一步包括碳，并且碳含量可小于33原子％，相对于所述铁电层中的Hf的量。

在一些实施方式中，所述铁电层可进一步包括碳，并且碳含量可小于10原子％，相对于所述铁电层中的Hf的量。

在一些实施方式中，所述铁电层可进一步包括碳，并且碳含量可小于6原子％，相对于所述铁电层中的Hf、A、和氧的量的总和。

在一些实施方式中，所述铁电层可具有约0.1nm至约20nm的厚度。

在一些实施方式中，可形成所述铁电层，使得2Pr为10μC/cm²或更大。

在一些实施方式中，所述铁电层可具有在15至25的范围内的介电常数。

在一些实施方式中，所述电子器件可进一步包括在所述导电材料层与所述铁电层之间和/或在所述铁电层与所述电极层之间的铁电钙钛矿层。

在一些实施方式中，所述电子器件可进一步包括在所述导电材料层与所述铁电层之间和/或在所述铁电层与所述电极层之间的电介质层(介电层)。

在一些实施方式中，所述导电材料层可包括沟道，并且所述电极层可包括栅极。

在一些实施方式中，所述电子器件可进一步包括基板，并且所述沟道可与所述基板的上表面间隔开并且可在第一方向上延伸或者所述沟道可包括在第二方向上彼此间隔开的多个沟道元件。所述第二方向可不同于所述第一方向。

在一些实施方式中，所述铁电层可包括分别围绕所述多个沟道元件的多个铁电层，并且所述栅极可从所述基板的上表面凸出以围绕所述多个铁电层。

在一些实施方式中，所述栅极可为在堆叠结构中的多个栅极之一。所述堆叠结构可包括在竖直方向上与多个绝缘层交替堆叠的多个栅极。所述堆叠结构可包括在竖直方向上穿过所述堆叠结构的多个沟道孔。所述铁电层和所述导电材料层可在所述多个沟道孔内同心地布置以形成存储单元串，其中多个存储单元串以二维方式(二维地)布置。

根据实施方式，半导体器件可包括形成沟道的导电材料层、覆盖所述导电材料层的铁电层、覆盖所述铁电层的栅极、以及电连接至所述沟道的两端的源区域和漏区域。所述铁电层可包括由Hf_xA_yO_z表示的化合物，其中0≤x≤1，0≤y≤1，且2(x+y)<z。

根据实施方式，制造铁电薄膜的方法可包括：在基础层上形成包括Hf、A、和O的材料层；和通过在真空环境中对所述材料层进行热处理使所述材料层结晶化以提供经结晶的铁电层，所述经结晶的铁电层包括由Hf_xA_yO_z(其中0≤x≤1,0≤y≤1)表示的化合物且具有2(x+y)<z的氧含量。

在一些实施方式中，所述方法可进一步包括：在所述材料层或所述铁电层上形成电极层，并且所述热处理可在形成所述电极层之前和/或之后进行。

在一些实施方式中，所述热处理可在至少200℃但是小于500℃的温度下和/或在压力范围为1E-7托至9E-4托的真空环境中进行。

在一些实施方式中，所述热处理可在200℃至350℃的温度下进行。

在一些实施方式中，所述热处理可在其中形成所述材料层的腔室中进行。

附图说明

本公开内容的一些实施方式的上述和其它方面、特征和优点将从结合附图的以下描述中更加明晰，其中：

图1至5是示意性说明根据实施方式的电子器件的横截面图；

图6显示根据实施方式的在真空环境中热处理之前和之后的电子器件样品的铁电层的变化；

图7显示根据对比例和实施方式的在热处理之前的材料层和在热处理之后的铁电层之间的对比；

图8和9显示相应的热处理方法的样品的X射线衍射分析和X射线光电子能谱法(XPS)元素分析的结果；

图10显示相应的热处理方法的样品的铁电(P-V)性质；

图11显示相应的热处理方法的样品的漏电流(I-V)特性；

图12和13显示相应的热处理方法的样品的电容-电压特性和耐久性特性；

图14说明根据实施方式的其中电子器件作为包括鳍式沟道(fin channel)的三维结构体形成的实例；

图15说明根据实施方式的其中电子器件作为其中栅极在全部方向上围绕沟道的三维结构体形成的实例；

图16为示意性说明图15中说明的电子器件的栅结构的横截面图；

图17为包括电子器件阵列的存储器器件的示意性电路图；

图18为说明根据实施方式的电子器件的透视图；

图19为图18的部分A的放大的横截面图；

图20至23为示意性说明根据实施方式的电子器件的横截面图；

图24示意性说明应用根据实施方式的电子器件的实例；

图25是根据实施方式的显示驱动器集成电路(IC)和包括所述显示驱动器IC的显示设备的示意性框图(块图)；

图26和27是说明根据实施方式的电子设备的框图；

图28和29是示意性说明根据实施方式的可应用于电子设备的器件架构的概念图；以及

图30是说明根据实例实施方式的制造电子器件的方法的操作的流程图。

具体实施方式

现将详细介绍实施方式，其实例在附图中示出，其中相同的附图标记始终指代相同的元件。在这点上，本实施方式可具有不同的形式，且不应被解释为仅限于本文中所阐述的描述。因此，下面仅通过参照附图描述实施方式以说明方面。如本文中使用的，术语“和/或”包括相关列出项目的一个或多个的任意和所有组合。表述诸如“……的至少一个(种)”当在要素列表之前或之后时修饰整个要素列表，且不修饰列表的单独要素。例如，“A、B和C的至少一个(种)”和类似的语言(例如，“选自A、B和C的至少一个(种)”)可解释为仅A，仅B，仅C，或者A、B和C的两个或更多个的任意组合诸如ABC、AB、BC和AC。

当在本说明书中关于数值使用术语“约”或“基本上”时，意图是相关数值包括在所述的数值周围的制造或操作公差(例如，±10％)。此外，当关于几何形状使用词语“大体上”和“基本上”时，意图是不要求几何形状的精度，而是对于所述形状的容度在本公开内容的范围内。此外，无论数值或形状是否被修饰为“约”或“基本上”，将理解这些值和形状应解释为包括在所述的数值或形状周围的制造或操作公差(例如，±10％)。当规定范围时，所述范围包括在其间的所有数值，例如0.1％的增量。

下文中，将参照附图详细地描述实施方式。在下面的附图中，相同的附图标记是指相同的元件，并且为了描述的清楚和方便，附图中元件的尺寸可被夸大。下文描述的实施方式仅是实例，且由这些实施方式的多种改动是可能的。

在下面的描述中，当一个元件被称作“在”另外的元件“上”或“上方”时，该元件可直接接触所述另外的元件的顶部/底部/左面/右面部分，或者可在其间具有中间元件的情况下在所述另外的元件/要素上/下面/旁边。单数形式意在也包括复数形式，除非上下文另有明确说明。此外，当一个元件被称为“包括”一个组件(组分，component)时，该元件可额外地包括其它组件(组分)，而非排除其它组件(组分)，只要没有具体的相反陈述。

术语“所述(该，定冠词，the)”和与其类似的其它指示词可包括单数形式和复数形式。本文中所述的方法的操作可以任何合适的顺序进行，除非本文中另有说明或与上下文明显矛盾，并且本公开内容不限于所描述的操作的顺序。

此外，如本文中使用的，术语例如“…器”、“…单元”、“…模块”等，表示执行至少一项功能或操作的单元，其可作为硬件或软件或其组合实施。

附图中描绘的元件之间的线路连接或连接部件以示例方式表示功能连接和/或物理或电路连接，并且在实际应用中，它们可被替换为或体现为多种合适的额外的功能连接、物理连接或电路连接。

本文中提供的任何和所有实例或实例语言的使用仅意在更详细地描述本公开内容的技术精神，且不对本公开内容的范围构成限制，除非另有说明。

铁电材料具有自发极化，因为在经结晶的材料结构中电荷分布是非中心对称的。即使在没有外部电场的情况下，由于偶极子，铁电材料也具有剩余极化(剩余极化强度)(Pr)。此外，极化的方向可通过外部电场切换。

例如，铁电薄膜如Hf_xZr_1-xO₂可通过在沉积包括Hf、Zr和O的材料层之后的额外热处理而结晶化，以具有铁电性质。这里，当热处理温度高时，形成氧空位，这具有增加铁电性的效果，但是也导致可靠性恶化。取决于热处理温度，可激活大量可使铁电薄膜的特性恶化的缺陷或电流泄露路径，这可负面地影响所制造的电子器件的特性。此外，当晶片(晶圆)暴露于腔室的外部进行热处理时，无法排除污染的可能性，并且当污染发生时，电子器件的特性可恶化。此外，随着铁电薄膜的厚度减小，热处理方法变得更复杂且工艺难度增加，这可负面地影响电子器件的特性。因此，制造具有电特性和可靠性的铁电薄膜可为必要的。

此外，在制造铁电薄膜时，一些未反应的碳可残留在以含碳的金属前体沉积的薄膜内，其充当在铁电薄膜的缺陷并使电特性恶化。此外，铁电薄膜在其中还具有一定量的氧空位(Vo)。

由于铁电薄膜中包括的Vo的量(多)，铁电薄膜具有较大的剩余极化(Pr)并形成较大量的成核(其可导致极化切换)，并因此可为有利的，因为即使在低电压下也可进行切换。然而，由于铁电薄膜中包括大量Vo充当使铁电薄膜的泄漏特性和耐久性特性恶化的缺陷，因此在铁电薄膜内部保持适当的Vo与碳的比例可为必要的。

根据依据实施方式的电子器件，铁电层可在真空环境中在相对低的温度下热处理以转化为呈现出铁电性质的晶体，因此，所述铁电层内的氧空位(Vo)和来自热解的前体的配体的碳的量减少，且因此电特性可改善和可靠性可得到保证。

如上所述，根据依据实施方式的制造电子器件和铁电薄膜的方法，可在低的热处理温度下进行结晶化以确保足够高的铁电性，使得可确保包括铁电层的电子器件中要求的电特性和可靠性。

图1是示意性说明根据实施方式的电子器件10的横截面图。图1显示如下实例：其中根据实施方式的电子器件10作为逻辑晶体管或存储器晶体管实施。

参考图1，电子器件10包括作为导电材料层11a的沟道11、包括铁电层30并且覆盖沟道11的栅绝缘层20、以及在栅绝缘层20上的作为电极层50a的栅极50。此外，根据实施方式的电子器件10可包括第一源/漏区域13和第二源/漏区域15，它们分别电连接至沟道11的两端。第一源/漏区域13和第二源/漏区域15之一可为源区域S，且另一个可为漏区域D。

根据实施方式的电子器件10具有负电容(NC)，并且可实施为作为具有两个或更多个阈值电压的逻辑器件的存储器器件。

沟道11可作为基板基础物形成或作为单独的材料层实施。例如，在其中沟道11作为基板基础物形成的情形中，沟道11可包括半导体材料，诸如硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、或III-V族半导体材料例如砷化镓(GaAs)、砷化铟(InAs)、或磷化铟(InP)。此外，在其中沟道11不作为基板基础物形成而是作为单独的材料层实施的情形中，沟道11可包括Si、Ge、SiGe、SiC、III-V族半导体材料、氧化物半导体、氮化物半导体、氧氮化物半导体、二维(2D)材料、量子点、和/或有机半导体。例如，所述氧化物半导体可包括InGaZnO等。所述2D材料可包括过渡金属二硫属化物(TMD)或石墨烯。所述TMD可包括过渡金属和硫属元素的化合物。例如，所述TMD可包括MoS₂、MoSe₂、MoTe₂、WS₂、WSe₂、WTe₂、ZrS₂、ZrSe₂、HfS₂、HfSe₂、NbSe₂、ReSe₂等。所述量子点可包括胶体量子点(QD)或纳米晶体结构体。

第一源/漏区域13可在沟道11的一侧上形成，且第二源/漏区域15可在沟道11的另一侧上形成。在其中沟道11作为基板基础物形成的情形中，第一源/漏区域13、第二源/漏区域15、和沟道11可通过将杂质注入半导体基板的不同区域中而形成，并且可包括基板材料作为基础材料。例如，沟道11可为Si沟道。在其中沟道11不是作为基板基础物形成而是作为单独的材料层实施的情形中，第一源/漏区域13和第二源/漏区域15可由导电材料形成。例如，第一源/漏区域13和第二源/漏区域15可包括金属、金属化合物、或导电聚合物。

在根据实施方式的电子器件10中，栅绝缘层20可包括铁电层30。

形成栅绝缘层20的铁电层30可由富氧的HfAO氧化物形成，并且可被结晶化以呈现出铁电性质。即，铁电层30可由包括Hf_xA_yO_z的氧化物形成(其中2(x+y)<z，0≤x≤1，且0≤y≤1)。例如，铁电层30可由包括Hf_xA_yO_z的氧化物形成(其中2(x+y)<z)，其中x可满足0<x≤1或0<x≤0.7，且y可满足0≤y<1或0.3≤y<1。例如，铁电层30可由包括Hf_xA_yO_z的氧化物形成(其中2(x+y)<z)，其中z可大于x和y的总和(即x+y)的2倍且小于或等于所述总和的2.3倍、2.2倍、或2.1倍。铁电层30可由包括例如Hf_xA_yO₂的氧化物形成(其中2(x+y)<2)，并且组分A可为例如选自Zr、Si、Al、Y、La、Gd、Sr、和Mg的至少一种。例如，组分A可作为掺杂剂添加。铁电层30可在具有一定压力或更小的真空条件下在相对低的温度下热处理，以满足2(x+y)<z的条件(其中0≤x≤1且0≤y≤1)，并且可被结晶化以呈现出铁电性质。

铁电层30可包括斜方晶相和/或四方晶相。在一些情形中，铁电层30可包括比四方晶相多的斜方晶相。这样的晶相分布可通过本领域中已知的方法鉴别，并且例如，可使用透射电子显微法(TEM)、掠入射X射线衍射(GIXRD)等。

铁电层30可形成为包括，例如，在具有基于二氧化铪的萤石(氟石)结构的材料内的组分A掺杂剂。这里，掺杂剂A可为选自Zr、Si、Al、Y、La、Gd、Sr、和Mg的至少一种。

铁电层30的基体材料是通过经由Hf前体和氧化剂的顺序注入循环的原子层沉积形成的，并且对于掺杂剂的注入，可在用于形成铁电层30的基体材料的Hf前体和氧化剂的顺序注入循环的中间增加用于注入和掺杂组分A的掺杂剂的子循环(SC)。这里，子循环掺杂可在Hf前体注入循环之后进行。

因此，通过在用于通过原子层沉积形成基体材料的Hf前体和氧化剂的顺序注入循环中间和在Hf前体注入循环后增加组分A的掺杂剂子循环掺杂，所述基体材料可以期望的浓度掺杂有掺杂剂，并且可形成包括Hf_xA_yO_z氧化物(其中0≤x≤1且0≤y≤1)的铁电层30。

作为另一实例，铁电层30可通过将例如氧化铪(HfO₂)和包括组分A的氧化物交替且重复地沉积而形成。即，铁电层30可通过固溶体沉积法形成。例如，氧化铪和包括组分A的氧化物可以一个循环或多个循环交替地沉积。氧化铪可通过经由Hf前体和氧化剂的顺序注入的原子层沉积的一个循环或多个循环而沉积，且包括组分A的氧化物可通过经由组分A的前体和氧化剂的顺序注入的原子层沉积的一个循环或多个循环而沉积。因此，包括HfAO氧化物的铁电层30可通过以一个循环或多个循环交替地沉积氧化铪和包括组分A的氧化物而形成。这里，组分A可为选自Zr、Si、Al、Y、La、Gd、Sr和Mg的至少一种。即，铁电层30可通过其中氧化铪和掺杂剂氧化物交替地沉积的固溶体沉积方法由Hf_xA_yO_z(HfAO)形成，其为掺杂的二氧化铪铁电薄膜。

例如，铁电层30可由包括Hf_xZr_yO_z的氧化物形成(其中2(x+y)<z)。在其中铁电层30通过以Zr掺杂剂掺杂HfO₂由Hf_xZr_yO_z形成的情况下，可通过经由Hf前体和氧化剂的顺序注入的原子层沉积形成HfO₂的基体材料，并且可在Hf前体注入后和在顺序注入的中间进行Zr掺杂剂子循环(SC)掺杂，和然后可进行氧化剂注入。因此，可形成包括以期望的浓度掺杂有Zr的Hf_xZr_yO_z的铁电层30。此外，铁电层30可通过其中氧化铪和Zr氧化物交替地沉积的固溶体沉积法由Hf_xZr_yO_z(HZO)形成，其是掺杂的二氧化铪铁电薄膜。

同时，铁电层30可形成为例如约0.1nm至约20nm的厚度。此外，铁电层30可形成为具有铁电性质，使得2Pr为10μC/cm²或更大。此外，铁电层30可形成为具有在大约15至25的范围内的介电常数。

为了形成具有这样的铁电性质和介电常数的铁电层30，铁电层30可通过在相对高的真空条件下在相对低的温度下的热处理而结晶化。铁电层30的热处理可例如在大约1E-7托至9E-4托范围内的真空压力下进行。这里，铁电层30的热处理温度可例如高于或等于约200℃且小于约500℃。铁电层30的热处理温度可例如在约200℃和约350℃之间的温度范围内。铁电层30可在例如大约250℃下热处理。

这样，当在相对高的真空条件下在相对低的温度下进行热处理时，包括Hf_xA_yO_z的铁电层30可具有满足2(x+y)<z的氧含量(其中0≤x≤1且0≤y≤1)。这里，组分A可包括Al、Si、Zr、Y、La、Gd、Sr和Mg的至少一种。例如，铁电层30可包括Hf_xZr_yO_2+a，并且可形成为具有2(x+y)<2+a的氧含量。例如，铁电层30可包括Hf_xZr_yO_2+a，并且可具有2(x+y)<2+a的氧含量，并且Hf和Zr可为1:1的比例，即x＝y＝0.5。这里，‘a’可大于0且小于1。例如，‘a’可大于0但小于或等于0.5，或者可大于0但小于或等于0.3。因此，铁电层30可形成为在HfZrO铁电薄膜中的氧过量的薄膜。

铁电层30可通过应用多种薄膜沉积工艺来沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、或物理气相沉积(PVD)，并且在薄膜沉积工艺中，可应用含碳的金属前体，即有机金属前体。例如，在沉积薄膜诸如铁电层30的工艺中，金属氧化物的原子层沉积可通过如下进行：交替地暴露含碳的金属前体(即有机金属前体)和对反应物(抗衡反应物，counterreactant)。

此处，在根据实施方式的电子器件10中，铁电层30可通过如下形成：通过薄膜沉积工艺如ALD形成具有Hf_xA_yO_z(其中0≤x≤1，0≤y≤1，2(x+y)<z)组成的材料层，和使材料层结晶化以呈现出铁电性质。替代地，铁电层30可通过如下形成：通过薄膜沉积工艺如ALD形成包括Hf、A和O的材料层，和在真空环境中在低温下将所述材料层热处理以结晶化以包括Hf_xA_yO₂的组成(或氧含量)(其中0≤x≤1，0≤y≤1和2(x+y)<z)并呈现出铁电性质。这里，铁电层30可进一步包括碳。

根据如上所述形成的铁电层30，如下文将参考图6和7描述地，氧空位(Vo)可减少，且剩余的碳也可减少。因此，在铁电层30内形成的氧空位(Vo)和由热解的前体的配体形成的碳的量减少，且因此，可改善电特性并可确保可靠性。

这里，碳可仍存在于通过高真空低温热处理而结晶化的铁电层30中，在该情形中，铁电层30中的剩余的碳可小于33原子％，例如小于10原子％，相对于Hf元素。与铁电层30的Hf、组分A和氧组分的总和相比，铁电层30中的碳可小于约6原子％，例如小于3原子％。同时，铁电层30可形成为例如约0.1nm至约20nm的厚度，并且可形成为具有铁电性质，使得2Pr为10μC/cm²或更大。此外，铁电层30可形成为具有在大约15至25的范围内的介电常数。

图30是说明根据实例实施方式的制造电子器件的方法的操作的流程图。

参考图30，铁电层30可通过以下制造铁电薄膜的工艺形成。例如，首先，可通过沉积工艺在基础层上形成包括Hf、A和O的材料层30'S100。这里，组分A可包括Al、Si、Zr、Y、La、Gd、Sr和Mg的至少一种。所述基础层是包括导电材料层11a的层，并且可为例如包括沟道11的半导体结构体。在将用于形成铁电层30的材料层30'沉积在基础层上之后，电极层50a可在材料层30'上形成并且可使材料层30'结晶化S200。铁电层30可通过如下形成：在上文描述的真空环境中在低温下将材料层30'热处理以结晶化。材料层30'的热处理可在材料层30'上形成电极层50a之前或形成电极层50a之后进行。作为另一实例，材料层30'的热处理可在形成电极层50a之前和之后进行。

此外，材料层30'的热处理可原位进行，例如，在与其中进行材料层30'的沉积工艺的腔室相同的腔室中。这样，在材料层30'的沉积工艺和热处理工艺在相同的腔室中进行的情况下，由于包括铁电层30的电子器件10的腔室改变所致的污染可被限制和/或防止。

根据如上所述的制造铁电薄膜的方法，可通过减少在薄膜内形成的Vo量和有热解的前体的配体形成的碳的量而改善薄膜的电特性，由此制造具有优异的可靠性和电特性的铁电薄膜。

根据依据实施方式的制造铁电薄膜的方法，可在基础层上形成包括Hf、A和O的材料层，并且所述材料层可在真空环境中在低温下热处理以结晶化以形成包括Hf_xA_yO_z(其中0≤x≤1且0≤y≤1)且具有2(x+y)<z的氧含量的铁电层。例如，铁电薄膜可形成为包括Hf_xZr_yO_2+a且具有2(x+y)<2+a的氧含量。例如，铁电薄膜可形成为包括Hf_xZr_yO_2+a且具有2(x+y)<2+a的氧含量，其中Hf和Zr的比率可为1:1，即x＝y＝0.5。这里，‘a’可大于0且小于1。例如，‘a’可大于0但小于或等于0.5，或者可大于0但小于或等于0.3。因此，可形成氧过量的HfZrO铁电薄膜。

同时，如上所述，碳可仍存在于通过高真空低温热处理结晶化的铁电薄膜中，在该情形中，剩余的碳可小于33原子％，例如，小于10原子％，相对于Hf元素。与铁电薄膜的Hf、组分A和氧组分的总和相比，所述铁电薄膜中剩余的碳可小于约6原子％，例如小于3原子％。此外，所述铁电薄膜可形成为例如约0.1nm至约20nm的厚度，具有铁电性质使得2Pr为10μC/cm²或更大，并且具有约15至约25的介电常数。

根据如上所述的制造铁电薄膜的工艺，可通过减少在薄膜内形成的Vo量和有热解的前体的配体形成的碳的量来改善薄膜的电特性，由此制造具有优异的可靠性和电特性的铁电薄膜。

包括通过所述制造铁电薄膜的工艺形成的铁电层30的电子器件10可具有，例如，具有高的切换电压、同时具有铁电存储器器件要求的最小剩余极化(Pr)值的优点，并且可缓解导致可靠性劣化的电场集中现象，因为与铁电层30下方的界面层的介电常数的差异减小。

同时，在根据实施方式的电子器件10中，铁电层30可形成为例如约0.1nm至约20nm的厚度。例如，当根据实施方式的电子器件10作为逻辑器件实施时，铁电层30可形成为约0.1nm至约5nm、约0.1nm至约3nm、或约0.5nm至约3nm的厚度。例如，当根据实施方式的电子器件10作为存储器器件实施时，铁电层30可形成为约1nm至约20nm、约3nm至约20nm、约5nm至约20nm、或约5nm至约10nm的厚度。

同时，电极层50a(即栅极50)可包括金属、金属氮化物、金属碳化物、多晶硅和/或2D导电材料。例如，所述金属可包括铝(Al)、钨(W)、钼(Mo)、钛(Ti)和/或钽(Ta)。所述金属氮化物可包括氮化钛(TiN)和/或氮化钽(TaN)。所述金属碳化物可为掺杂有(或含有)铝和/或硅的金属碳化物，并且作为具体实例，可包括TiAlC、TaAlC、TiSiC、或TaSiC。栅极50可具有其中多种材料堆叠的结构，和例如，可具有金属氮化物层/金属层诸如TiN/Al的堆叠结构、或金属氮化物层/金属碳化物层/金属层诸如TiN/TiAlC/W的堆叠结构。

同时，在根据实施方式的电子器件10中，栅绝缘层20可进一步包括在沟道11和铁电层30之间的电介质层25。电介质层25可由例如非铁电的电介质材料形成。例如，电介质层25可包括反铁电或无定形电介质材料。作为另一实例，分别地，电介质层25可设置在铁电层30和栅极50之间，或者可设置在沟道11和铁电层30之间以及在铁电层30和栅极50之间。

电介质层25可用于使铁电层30的负电容稳定化。电介质层25可包括例如SiO、AlO、SiON和SiN的至少一种，并且可具有单层或多层结构。

在其中沟道11包括Si或Ge的情形中，电介质层25可由例如天然氧化物层或不同于所述天然氧化物层的氧化物层形成。作为另一实例，即使在其中沟道11包括Si或Ge的情形中，天然氧化物层也可被移除，并且如在下文描述的作为图3中说明的实例的电子器件100中一样，铁电层30可直接在沟道11上形成。

图2示意性说明根据实施方式的电子器件10'，并且对应于如下实例：其中图1的电子器件10中的沟道11通过使用半导体基板11'作为基础物形成。如图2中所示，当通过使用半导体衬底11'作为基础物形成沟道11时，可通过将杂质注入半导体基板11'的不同区域中形成第一源/漏区域13、第二源/漏区域15和沟道11。

图3是示意性说明根据实施方式的电子器件100的横截面图，并且电子器件100与根据图1的实施方式的电子器件10基本上相同，除了如下之外：铁电层30直接在沟道11上形成。这样，根据实施方式的电子器件100可不包括，例如，在沟道11和铁电层30之间的电介质层(图1的25)。

即使在根据实施方式的电子器件100中，如上所述，沟道11也作为基板基础物形成或作为单独的材料层实施。此外，沟道11可包括Si或Ge，并且在该情形中，铁电层30可在移除沟道11上形成的天然氧化物层之后在沟道11上形成。

在根据实施方式的电子器件100中，在其中沟道11通过使用半导体基板11'作为基础物形成的情形中，如在作为图2中说明的实例的电子器件10'中一样，可通过将杂质注入半导体基板11'的不同区域中形成第一源/漏区域13、第二源/漏区域15和沟道11。

图4是示意性说明根据实施方式的电子器件10a的横截面图，并且电子器件10a与根据图1的实施方式的电子器件10基本上相同，除了如下之外：电子器件10a进一步包括在电介质层25和铁电层30之间的铁电钙钛矿层35。图5是示意性说明根据实施方式的电子器件100a的横截面图，并且电子器件100a与根据图3的实施方式的电子器件100基本上相同，除了如下之外：电子器件100a进一步包括在沟道11和铁电层30之间的铁电钙钛矿层35。如图4和5中所示，栅绝缘层20可进一步包括钙钛矿层35。

钙钛矿层35可形成为呈现出铁电性质的厚度。例如，钙钛矿层35可具有大于铁电层30的厚度的厚度。钙钛矿层35可具有例如几十至几百纳米、例如约100纳米的厚度。

即使在根据实施方式的电子器件10a或100a中，如上所述，沟道11也可作为基板基础物形成或作为单独的材料层实施。此外，沟道11可包括Si或Ge，并且在这种情形中，栅绝缘层20可在移除沟道11上形成的天然氧化物层之后在沟道11上形成。

在根据实施方式的电子器件10a或100a中，在其中沟道11通过使用半导体基板11'作为基础物形成的情况下，如在作为图2中说明的实例的电子器件10'中一样，可通过将杂质注入半导体基板11'的不同区域中形成第一源/漏区域13、第二源/漏区域15和沟道11。

图6显示根据实施方式的在真空环境中热处理之前和之后的电子器件样品的铁电层的变化。图6说明如下实例：其中实施方式的样品具有导电材料层11a、包括Hf、A和O的材料层30'、以及电极层50a的堆叠结构，并且热处理在其中电极层50a在材料层30'上形成的状态下进行。作为另一实例，热处理可在形成电极层50a之前进行。此外，热处理可分别在形成电极层50a之前和之后进行。

在图6中，左侧说明在热处理之前的材料层30'，和右侧说明在真空环境中热处理之后的铁电层30，其包括Hf_xA_yO_z(其中0≤x≤1且0≤y≤1)且具有2(x+y)<z的氧含量。图6作为实例说明在9E-5托的真空环境中在约250℃下热处理的样品。

如图6中所示，在热处理前的材料层30'可为无定形的，并且可通过热处理工艺转化为具有铁电性质的结晶的铁电层30。如上所述，材料层30'可通过应用薄膜沉积工艺而沉积，并且在薄膜沉积工艺中，可应用含碳的金属前体，即有机金属前体。因此，在沉积的薄膜内剩余的一些未反应的碳可充当铁电薄膜中的缺陷并使电特性恶化。此外，沉积的铁电薄膜可在其中具有一定量的Vo。

根据实施方式，具有铁电性质的铁电层30可通过如下形成：在例如1E-7托至9E-4托范围内的真空环境中在低温下、例如在至少200℃但小于500℃的温度下通过热处理使沉积的无定形材料层30'结晶化。这样，当在真空环境中通过低温热处理工艺进行结晶化时，从图6的右侧上的实施方式的样品中可见，仅少量的碳剩余在铁电层30中，且氧空位也减少。

图7显示根据对比例和实施方式的在热处理前的材料层30a'与30b'与在热处理后的铁电层30a和30b之间的比较。对于导电材料层11a、材料层30'和电极层50a的堆叠结构，将现有的热处理方法应用于对比例的样品，其中通过经由快速热处理(RTP)在约500℃下进行高温热处理，形成结晶化以具有铁电性质的铁电层30a，而实施方式的样品是如下的实例：其中通过在约9E-5托或更低的真空环境中在约250℃的相对低的温度下进行热处理，形成结晶化以具有铁电性质的铁电层30b。实施方式的样品和对比例的样品可具有在相同的条件下形成的堆叠结构，且仅热处理条件可不同。例如，实施方式的样品和对比例的样品可具有形成的堆叠结构，例如导电材料层11a可包括钼(Mo)并且可具有约的厚度，材料层30′可包括通过原子层沉积(ALD)沉积的HZO并且可具有约/>的厚度，和电极层50a可包括钼(Mo)并且可具有约/>的厚度。例如，对于如上的堆叠结构，对比例的样品可使用通常的快速热处理(RTP)进行热处理，而实施方式的样品可例如在约250℃的温度下在约10^-5托的真空中热处理约30分钟。

比较对比例和实施方式的样品中热处理之后结晶化的铁电层30a和30b，对比例的样品的铁电层30a具有大于实施方式的样品的铁电层30b的碳浓度的碳浓度，因此具有高的缺陷值，并且在电特性方面可恶化。相反，可看出，在实施方式的样品的铁电层30b中，由于剩余碳的浓度降低，电特性改善，并且由于具有约66pm的半径的氧空位(其被具有约69pm的半径的碳覆盖)减少，氧含量增加。

这样，根据依据实施方式的制造铁电薄膜的工艺和通过应用所述工艺形成的电子器件10，可形成包括Hf_xA_yO_z(其中2(x+y)<z，0≤x≤1且0≤y≤1)的铁电层30，并且在这种情况下，由于铁电层30内形成的氧空位(Vo)和由热解的前体的配体形成的碳减少，可改善电特性和可确保可靠性。

图8至13显示根据上述的实施方式与对比例的样品的特性之间的比较。

图8和9显示相应的热处理方法的样品的X射线衍射分析和X射线光电子能谱法(XPS)元素分析的结果。

参考图8，可看出，通过进行低温热处理得到的实施方式的样品呈现出与通过进行高温热处理得到的对比例的样品的晶体性质相似的晶体性质。由此，可确认，即使热处理温度为对比例的样品的热处理温度的约1/2倍，也良好地确保实施方式的样品的结晶度。

此外，参考图9中表示氧含量的‘O1s’，可看出，实施方式的样品的氧含量为66.05，且对比例的样品的氧含量为60.76，这表明实施方式的样品的氧含量大于对比例的样品的氧含量。这样，实施方式与对比例的样品之间的氧含量存在差异。实施方式的样品可具有调整为包括过量氧的氧比例，且对比例样品与实施方式的样品相比具有氧不足。

另外，参考代表残余碳的含量的‘C1s’，可看出，实施方式的样品的碳含量为1.19，这远小于对比例的样品的5.83。此外，可看出，实施方式的样品的碳含量为相对于Hf元素的约6.97原子％，这小于33原子％。此外，参照‘Hf_xZr_yO_z’，可确认实施方式的样品满足2(x+y)<z的条件，且因此，铁电层30b由富氧的HZO形成。即，可确认铁电层30b作为具有Hf_xZr_yO_2+a(其中a大于0且小于1，例如，大于0但小于或等于0.5，或大于0但小于或等于0.3)的氧过量的铁电薄膜形成。相反，可看出，对比例的样品的铁电层30a形成为满足2(x+y)>z的条件。

这样，可确认，实施方式的样品中的碳和氧空位的浓度低于如对比例中的通过进行高温热处理获得的样品中的那些，并且Hf_xZr_yO_z满足2(x+y)<z，这意味着氧空位的浓度低。

图10显示相应的热处理方法的样品的铁电(P-V)性质。在图10中分别显示实施方式的样品和对比例的样品的铁电(P-V)性质的图中，横轴表示电压，左纵轴表示极化(极化强度)，和右纵轴表示电流。可确认，当在大约3MV/cm(即，2.1V，基于约7nm的厚度)下测量P-V时，实施方式与对比例的样品显示相似的性质，并且实施方式的样品的氧空位浓度小于对比例的样品的氧空位浓度，因此，实施方式的样品的剩余极化小于对比例的样品的剩余极化，且因此，实施方式的样品的矫顽场大于对比例的样品的矫顽场。

图11显示相应的热处理方法的样品的漏电流(I-V)特性。在图11中分别显示实施方式的样品和对比例的样品的漏电流(I-V)特性的图中，横轴表示电压，和纵轴表示电流。参照实施方式和对比例的样品的漏电流特性，可看出，实施方式的样品的漏电流特性改善。

图12和13显示相应的热处理方法的样品的电容-电压特性和耐久性特性。图13的耐久性特性是通过如下获得的：在100kHz的频率下施加3MV(2.1V)的电压，在1次循环中检查P-V(原始的)，然后进行循环，和在100,000次循环中再次检查(疲劳的)。

参考图12，在实施方式的样品中，可看出介电常数(k)在大约15至25的范围内。由此，可看出，在根据实施方式的电子器件中，铁电层30可形成为具有在约15至约25的范围内的介电常数，且铁电层30和电介质层25之间的介电常数的差异可减小，这可缓解导致可靠性劣化的电场集中现象。

参考图13，可确认实施方式和对比例的样品的2Pr值大于或等于20μC/cm²，并且与对比例的样品相比，实施方式的样品的耐久性特性改善约1个数量级。由此，可看出，在根据实施方式的电子器件中，铁电层30的铁电性质可具有高切换电压，同时具有存储器器件所要求的最小Pr值。

在上文中，说明根据实施方式的电子器件10、100、10a或100a是具有平面沟道11的场效应晶体管，但本公开内容不限于此。例如，根据上文所述的实施方式的构思可应用于具有三维(3D)沟道结构的鳍式场效应晶体管(FinFET)、全围绕栅(gate-all-around)FET(GAAFET)或多桥沟道FET(MBCFET)。

图14说明根据实施方式的其中电子器件110以包括鳍式沟道111的3D结构形成的实例。

参考图14，根据实施方式的电子器件110可设置成具有鳍式沟道111，鳍式沟道111从基板111a的上表面在Z方向上突出并在Y方向上延伸。在鳍式沟道111的两侧上可设置从基板111a的上表面在Z方向上突出的第一源/漏区域和第二源/漏区域。换言之，沟道111的第一端可与所述第一源/漏区域接触，且沟道111的第二端可与所述第二源/漏区域接触。沟道111可包括，例如，相对轻掺杂的p型半导体或相对轻掺杂的n型半导体。

此外，例如，可形成浅沟槽绝缘体(STI)以与相邻的器件(未示出)电分离并形成围绕沟道111的栅极150。STI可通过如下形成：在沟道111或与沟道111对应的区域周围形成浅沟槽并用绝缘材料填充所述沟槽。栅极150可形成在STI上以围绕沟道111。栅绝缘层120可设置在沟道111和栅极150之间。例如，具有鳍式沟道结构的电子器件110可通过如下形成：形成栅绝缘层120以围绕沟道111，和形成栅极150以围绕栅绝缘层120。图14中示出的电子器件110可为例如FinFET。

如上文参照图1和3描述的电子器件10和100中一样，在根据实施方式的电子器件110中，栅绝缘层120可包括铁电层30和电介质层25，或者可仅包括铁电层30。此外，如上文参照图4和5描述的电子器件10a和100a中一样，在根据实施方式的电子器件110中，栅绝缘层120可进一步包括钙钛矿层35。图14说明其中栅绝缘层120包括铁电层30和电介质层25的实例。

图15说明根据实施方式的其中电子器件200以其中栅极250在所有方向上围绕沟道211的3D结构形成的实例。

参考图15，电子器件200可包括基板201、从基板201的上表面在Z方向上突出的第一源/漏区域213、隔离层209、从基板201的上表面在Z方向上突出的第二源/漏区域215、具有在Y方向上延伸的条形状且与基板201的上表面间隔开的沟道211、围绕并覆盖沟道211的栅绝缘层220、以及围绕和覆盖栅绝缘层220的栅极250。沟道211可在Y方向上延伸，并连接在第一源/漏区域213和第二源/漏区域215之间。换言之，沟道211的第一端可与第一源/漏区域213接触，和沟道211的第二端可与第二源/漏区域215接触。沟道211可包括相对轻掺杂的p型半导体或相对轻掺杂的n型半导体。沟道211可包括多个沟道元件211a、211b和211c，它们在不同于Y方向的Z方向或X方向上在其间有间隔地布置。尽管图15说明三个沟道元件211a、211b和211c在Z方向上有间隔地布置，但这只是实例，且本公开内容不限于此。图15中示出的电子器件200可为例如GAAFET或MBCFET。隔离层209可包括绝缘材料，例如氧化硅。第一源/漏区域213和第二源/漏区域215可穿过隔离层209突出。

图16是示意性说明图15中所示的电子其间200的栅结构的横截面图，并且特别地示意性说明沿线A-A'所取的栅结构的横截面。

参考图16，电子器件200可包括多个栅绝缘层220，其分别布置成围绕多个沟道元件211a、211b和211c的四个表面。如在上文参照图1和3描述的电子器件10和100中一样，栅绝缘层220可包括铁电层30和电介质层25，或可仅包括铁电层30。此外，如在上文参照图4和5描述的电子器件10a和100a中一样，栅绝缘层220可进一步包括钙钛矿层35。图15和16说明其中栅绝缘层220包括电介质层25和铁电层30，且电介质层25和铁电层30布置成围绕沟道元件211a、211b和211c的四个表面的实例。同时，栅极250可具有在Z方向上延伸并从基板201的上表面突出以围绕栅绝缘层220的四个表面的结构。基板201可包括穿过隔离层209突出的部分P。部分P的上表面的水平可与隔离层209的上表面齐平，但实例实施方式不限于此。栅极250可在部分P的上表面上以及隔离层209的上表面的一部分上。

上述电子器件10、10'、100、10a、100a、110和200可用于多种电子设备中。例如，上述电子器件10、10'、100、10a、100a、110和200可用作逻辑晶体管或存储器晶体管。此外，上述电子器件10、10'、100、10a、100a、110和200可用作存储单元，并且可构成存储单元阵列，其中多个存储单元以二维方式布置，在一个竖直或水平方向上布置，或在一个方向上布置以形成存储单元串且多个存储单元串以二维方式布置。此外，上述电子器件可构成电子电路的部分，所述电子电路与其它电路元件诸如电容器一起构成电子设备。

图17是包括电子器件阵列的存储器器件的示意性电路图。参考图17，存储器器件300可包括以二维方式布置的多个电子器件10、10'、100、10a、100a、110或200的阵列。此外，存储器器件300可包括多个位线BL0和BL1、多个选择线SL0和SL1、以及多个字线WL0和WL1。选择线SL0和SL1可电连接到电子器件10、10'、100、10a、100a、110或200的第一源/漏区域，位线BL0和BL1可电连接到电子器件10、10'、100、10a、100a、110或200的第二源/漏区域，且多个字线WL0和WL1可电连接到电子器件10、10'、100、10a、100a、110或200的栅极。此外，存储器器件300可进一步包括用于放大从位线BL0和BL1输出的信号的放大器310。电子器件10、10'、100、10a、100a、110或200各自可为存储器器件300的一个存储单元。

尽管为了方便在图17中作为二维平面说明，但存储器器件300可具有两个或多个级的堆叠结构。例如，在竖直方向上延伸的多个字线BL0和BL1以及多个选择线SL0和SL1可以二维方式布置，并且沿水平方向延伸的多个字线WL0和WL1可分别布置在多个层中。然而，本公开内容不限于此，并且存储单元可以多种方式以三维方式布置。

图18是说明根据实施方式的电子器件400的透视图，和图19是图18的部分A的放大横截面图。图18中示出的电子器件400可为三维(或竖直)NAND(例如VNAND)或三维FeFET存储器的存储单元串。

参考图18，电子器件400可包括堆叠结构402，其中多个绝缘层460和多个栅极450交替和重复地堆叠，可形成多个沟道孔(参见图19中的CH)以穿过堆叠结构402，且栅绝缘层420、沟道411、和电介质填料405可同心地布置在沟道孔CH内以形成存储单元串，并且多个存储单元串可以二维方式布置。

如上文参照图1和3描述的电子器件10和100中一样，栅绝缘层420可包括铁电层30和电介质层25，或者可仅包括铁电层30。此外，如上文参照图4和5描述的电子器件10a和100a中一样，栅绝缘层420可进一步包括钙钛矿层35。图18和19说明其中栅绝缘层420包括电介质层25和铁电层30的实例。

详细地，多个绝缘层460和多个栅极450各自在基板401上沿X-Y平面延伸并在Z方向上交替和重复地堆叠以形成堆叠结构402。此外，电子器件400可包括单元串403，单元串403包括栅绝缘层420(其包括铁电层30和电介质层25)以及沟道411和电介质填料405，并且单元串403可布置成穿过堆叠结构402。换言之，绝缘层460和栅极450可布置成围绕单元串403的外围。详细地，包括铁电层30和电介质层25的栅绝缘层420、沟道411和电介质填料405可都在Z方向上延伸以与绝缘层460和栅极450相交。

此外，电介质填料405可布置在单元串403的中心部分处，且包括铁电层30和电介质层25的栅绝缘层420、以及沟道411可布置成同心地围绕电介质填料405。电介质层25可布置在铁电层30和沟道411之间。电子器件400可包括多个单元串403，并且单元串403可在X-Y平面上以二维方式布置成彼此间隔开。

作为另一实例，如图20和21所示，根据实施方式的电子器件500或510可包括另外的电极层511作为导电材料层11a以作为电容器实施。此外，根据实施方式的电子器件500或510可作为电容器实施，并且可为作为集成器件实施的电子电路的部分组件。

图20和21是示意性说明根据实施方式的电子器件500和510的横截面图。

参考图20和21，根据实施方式的电子器件500或510包括电极层550、与电极层550间隔开的电极层511、以及设置在电极层550和电极层511之间的绝缘层520。电极层511对应于导电材料层11a。绝缘层520包括覆盖电极层511的铁电层530，并且可进一步包括电介质层525。图20说明其中绝缘层520包括在电极层511和铁电层530之间的电介质层525的实例。图21说明其中绝缘层520仅包括铁电层530的实例。根据实施方式的电子器件500或510可设置成扩展负电容区域，并且可作为电容器或铁电存储器实施。

电极层550和电极层511可包括导电材料。例如，电极层550和电极层511可包括金属及其合金、金属氮化物、金属碳化物、金属氧化物、二维导电材料、或其组合。例如，所述金属可包括铝(Al)、钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铬(Cr)和铜(Cu)的至少一种、或其合金。所述金属氮化物可包括，例如，氮化钛(TiN)、氮化钽(TaN)等。所述金属碳化物可包括掺杂有(或含有)铝和硅的至少一种的金属碳化物，例如TiAlC、TaAlC、TiSiC或TaSiC。所述金属氧化物可包括，例如，氧化铟(In₂O₃)、氧化锡(SnO₂)、氧化锌(ZnO)、氧化铟-氧化锡合金(In₂O₃-SnO₂:ITO)、氧化铟-氧化锌合金(In₂O₃-ZnO)等。电极层550和电极层511的至少一个可包括多个层，并且可具有例如金属氮化物层/金属层的堆叠结构或金属氮化物层/金属碳化物层/金属层的堆叠结构。

铁电层530可对应于上文参照图1和3描述的铁电层30，并且可覆盖电极层511。与上述铁电层30一样，铁电层530可形成为包括Hf_xA_yO_z(其中2(x+y)<z，0≤x≤1，0≤y≤1)。例如，铁电层530可形成为包括Hf_xZr_yO₂(其中2(x+y)<2)。上文提供的铁电层30的描述适用于铁电层530，且省略冗余的描述。

电介质层525可由例如非铁电的电介质材料形成。例如，电介质层525可包括无定形或反铁电介电材料。电介质层525可对应于上文参照图1描述的电介质层25，并且可包括例如SiO、AlO、SiON和SiN的至少一种。电介质层525可包括具有不同的介电常数的多个层。上面提供的电介质层25的描述适用于电介质层525，且省略冗余的描述。

图22是示意性说明根据实施方式的电子器件500a的横截面图，并且电子器件500a与根据图20的实施方式的电子器件500基本上相同，除了如下之外：电子器件500a进一步包括在电介质层525和铁电层530之间的铁电钙钛矿层535。图23是示意性说明根据实施方式的电子器件510a的横截面图，并且电子器件510a与根据图21的实施方式的电子器件510基本上相同，除了如下之外：电子器件510a进一步包括在电极层511和铁电层530之间的铁电钙钛矿层535。如图22和23中所示，绝缘层520可进一步包括钙钛矿层535。上文提供的钙钛矿层35的描述适用于钙钛矿层535，且省略冗余的描述。

根据实施方式的电子器件500、510、500a或510a也可作为电容器或铁电存储器实施。

图24示意性说明根据实施方式的应用电子器件的实例。

参考图24，电子器件600可包括如下结构：其中电容器610和晶体管650彼此电连接，并且可为作为集成器件实现的电子电路的部分组件。

作为电容器610，可使用图20至23的电子器件500、510、500a或510a。电容器610可具有，例如，电极层511、绝缘层520和电极层550的堆叠结构，并且绝缘层520可包括电介质层525和铁电层530，可仅包括铁电层530，可包括电介质层525、钙钛矿层535、和铁电层530，或者可包括钙钛矿层535和铁电层530。图24说明其中使用图20的电子器件500作为电容器610的实例。

电容器610可通过触头601电连接至晶体管650。晶体管650可为场效应晶体管。电容器610的电极511和550之一可通过触头601电连接至晶体管650的源SR和漏DR之一。

晶体管650可包括半导体基板651(其包括源SR、漏DR和沟道CH)、以及布置成面向沟道CH的栅极657，并且可包括布置在沟道CH和栅极657之间的栅绝缘层655。

半导体基板651可包括半导体材料。半导体基板651可包括源SR、漏DR、以及电连接至源SR和漏DR的沟道CH。源SR可与沟道CH的一端电连接或接触，且漏DR可与沟道CH的另一端电连接或接触。换言之，沟道CH可被限定为半导体基板651中的源SR和漏DR之间的基板区域。

源SR、漏DR和沟道CH可通过将杂质注入半导体基板651的不同区域中独立地形成，并且在这种情况下，源SR、沟道CH和漏DR可包括基板材料作为基础材料。此外，源SR和漏DR可由导电材料形成。沟道CH可不作为基板基础物形成，而是可作为单独的材料层实施。

栅极657可布置在半导体基板651上以与半导体基板651间隔开并面向沟道CH。

布置在半导体基板651和栅极657之间的栅绝缘层655可包括顺电材料或高k材料。栅绝缘层655和栅极657可构成栅堆叠体。

作为晶体管650，可使用上文参照图1、3、4和5描述的根据实施方式的电子器件10、10'、100、10a或100a。此外，晶体管650可具有如上文参考图14至16所述的电子器件110和200中的多种沟道结构。

触头601可包括任何合适的导电材料，例如钨、铜、铝、多晶硅等。

电容器610和晶体管650的布置可不同地改动。例如，电容器610可如所示地布置在半导体基材651上，或者可埋在半导体基板651中。

尽管图24说明具有一个电容器610和一个晶体管650的电子器件600，但电子器件600可具有其中电容器610和晶体管650以二维方式且重复地布置的结构。

在根据上文描述的各种实施方式的电子器件和应用所述电子器件的电子设备中，薄膜沉积可通过使用多种沉积方法进行，例如ALD、金属有机ALD(MOALD)、CVD、金属有机CVD(MOCVD)或PVD。此外，除了上述沉积方法外，还可使用诸如以下的方法进行掺杂：轻离子注入、等离子体处理、或在特定气氛下退火。

根据依据上文描述的各种实施方式的电子器件，在铁电层内形成的氧空位(Vo)和由热解的前体的配体形成的碳的量减少，且因此，可改善电特性并可确保可靠性。此外，例如，所述电子器件在具有高的切换电压的同时，可具有铁电存储器器件所要求的最小剩余极化(Pr)值，并且由于与在铁电层下的界面层(即非铁电的电介质层)的介电常数的差异减小，可缓解导致可靠性劣化的电场集中现象。此外，根据上文描述的各种实施方式的电子器件可具有金属-氧化物-半导体电容器(MOSCAP)结构或者通过堆叠铁电层和电介质层的电容器结构，在应用于场效应晶体管(FET)时可用作栅堆叠体，并且可应用于3D结构以及2D结构。

图25是根据实施方式的显示驱动器集成电路(IC)(DDI)700和包括DDI 700的显示设备720的示意性框图。

参考图25，DDI 700可包括控制器702、电源电路704、驱动器块706和存储器块708。控制器702可接收和解码从主处理单元(MPU)722施加的命令，并根据所述命令控制DDI 700的各块以实施操作。电源电路704响应于控制器702的控制产生驱动电压。驱动器块706通过使用电源电路704响应于控制器702的控制而产生的驱动电压来驱动显示面板724。显示面板724可为例如液晶显示面板、有机发光器件(OLED)显示面板、微发光器件(微LED)面板、或等离子体显示面板。存储器块708可临时存储输入控制器702的命令或从控制器702输出的控制信号，或者可存储必要的数据，并且可包括存储器诸如随机存取存储器(RAM)或只读存储器(ROM)。例如，存储器块708可包括根据上文描述的实施方式的电子器件。

图26是说明根据实施方式的电子设备800的框图。参见图26，电子设备800包括存储器810和存储器控制器820。存储器控制器820可响应于来自主机830的请求而控制存储器810以从存储器810读取数据和/或将数据写到存储器810。存储器810可包括根据上文描述的实施方式的电子器件。

图27是根据实施方式的电子设备900的框图。参考图27，电子设备900可构成无线通信器件、或者能够在无线环境中发送和/或接收信息的器件。电子设备900包括控制器910、输入/输出器件(I/O)920、存储器930和无线接口940，它们通过总线950相互连接。

控制器910可包括微处理器、数字信号处理器、或与其类似的处理器件的至少一种。输入/输出器件920可包括小键盘(keypad)、键盘(keyboard)或显示器的至少一个。存储器930可用于存储由控制器910执行的命令。例如，存储器930可用于存储用户数据。电子设备900可使用无线接口940以通过无线通信网络发送/接收数据。无线接口940可包括天线和/或无线收发器。在一些实施方式中，电子设备900可用于第三代通信系统、例如码分多址(CDMA)、全球通(GSM)、北美数字蜂窝(NADC)、扩展时分多址(E-TDMA)、和/或用于第三代通信系统的通信接口协议、例如宽带CDMA(WCDMA)。电子设备900的存储器930可包括根据上文描述的实施方式的电子器件。

图28和29是示意性说明根据实施方式的可应用于电子设备的器件架构的概念图。

参考图28，电子器件架构1000可包括存储器单元1010和控制单元1030，并且可进一步包括算术逻辑单元(ALU)1020。存储器单元1010、ALU 1020和控制单元1030可彼此电连接。例如，电子器件架构1000可作为包括存储器单元1010、ALU 1020和控制单元1030的一个芯片实施。详细地，存储器单元1010、ALU 1020和控制单元1030可以片上方式经由金属线彼此连接，以彼此直接通信。存储器单元1010、ALU 1020和控制单元1030可单片集成在一个基板上以构成一个芯片。输入/输出器件1050(例如小键盘、键盘、鼠标、显示器)可连接至电子器件架构(芯片)1000。此外，存储器单元1010可包括主存储器和缓存存储器(高速缓冲存储器)两者。电子器件架构(芯片)1000可为片上存储器处理单元。存储器单元1010、ALU 1020、和/或控制单元1030可独立地包括根据上文描述的实施方式的电子器件。

参考图29，缓存存储器1510、ALU 1520和控制单元1530可构成中央处理器(CPU)1500，并且缓存存储器1510可包括静态RAM(SRAM)。与CPU 1500分开地，可设置主存储器1600和辅助存储器1700，并且还可设置输入/输出器件2500。主存储器1600可为例如动态RAM(DRAM)，并且可包括根据上文描述的实施方式的电子器件。

在一些情形中，电子器件架构可以如下方式实施：使得计算单元器件和存储单元器件在一个芯片中彼此相邻，而不区分子单元。

尽管上文参照附图中示出的实施方式描述了电子器件和包括所述电子器件的电子设备，但这些实施方式仅是实例，并且本领域技术人员将理解，可由此进行多种改动和等同实施方式。因此，所公开的实施方式仅应在描述性意义上考虑，而不用于限制的目的。本公开内容的范围在权利要求中，而非以上说明书中，且等同范围内的所有差异应被解释为包括在本公开内容中。

上文所公开的元件的一个或多个可包括如下或以如下实施：处理电路系统例如包括逻辑电路的硬件；硬件/软件组合诸如执行软件的处理器；或其组合。例如，所述处理电路系统更具体地可包括，但不限于，中央处理器(CPU)、算术逻辑单元(ALU)、数字信号处理器、微机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

根据依据实施方式的包括铁电薄膜的电子器件、以及制造所述电子器件的方法，铁电层通过如下形成：在真空环境中在相对低的温度下热处理，以转化为呈现出铁电性质的晶体，由此，铁电层内形成的氧空位(Vo)和由热解的前体的配体形成的碳的量减少，且因此，可改善电特性和可确保可靠性。

应理解，本文中描述的实施方式应仅在描述性意义上考虑，而不用于限制的目的。各实施方式中的特征或方面的描述应典型地被认为可用于其它实施方式中的其它相似的特征或方面。虽然已参照附图描述了一个或多个实施方式，但本领域普通技术人员将理解，可在不背离所附权利要求所限定的精神和范围的情况下，进行形式和细节上的多种改变。

Claims (20)

1.电子器件，包括：

导电材料层；

覆盖所述导电材料层的铁电层，所述铁电层包括由Hf_xA_yO_z表示的化合物，其中0≤x≤1，0≤y≤1，且2(x+y)<z；以及

覆盖所述铁电层的电极层。

2.如权利要求1所述的电子器件，其中

在由Hf_xA_yO_z表示的化合物中，A包括Al、Si、Zr、Y、La、Gd、Sr、和Mg的至少一种。

3.如权利要求1所述的电子器件，其中

A为Zr，因此所述由Hf_xA_yO_z表示的化合物是由Hf_xZr_yO_2+a表示的化合物，其中2(x+y)<2+a且0<a<1。

4.如权利要求1所述的电子器件，其中

所述铁电层进一步包括碳，并且

碳的含量小于33原子％，相对于所述铁电层中的Hf的量。

5.如权利要求1所述的电子器件，其中

所述铁电层进一步包括碳，并且

碳的含量小于10原子％，相对于所述铁电层中的Hf的量。

6.如权利要求1所述的电子器件，其中

所述铁电层进一步包括碳，并且

碳的含量小于6原子％，相对于所述铁电层中的Hf、A、和O的量的总和。

7.如权利要求1所述的电子器件，其中所述铁电层的厚度为0.1nm至20nm。

8.如权利要求1所述的电子器件，其中形成所述铁电层使得2Pr为10μC/cm²或更大。

9.如权利要求1所述的电子器件，其中所述铁电层具有在15至25范围内的介电常数。

10.如权利要求1所述的电子器件，其进一步包括：

电介质层，其中

所述电介质层在所述导电材料层和所述铁电层之间，在所述铁电层和所述电极层之间，或者在所述导电材料层和所述铁电层之间以及在所述铁电层和所述电极层之间。

11.如权利要求1所述的电子器件，其中

所述导电材料层包括沟道，并且

所述电极层包括栅极。

12.如权利要求11所述的电子器件，其进一步包括：

基板，其中

所述沟道与所述基板的上表面间隔开，并且所述沟道在第一方向上延伸，或者

所述沟道包括多个沟道元件，并且所述多个沟道元件在第二方向上彼此间隔开，所述第二方向不同于所述第一方向。

13.如权利要求12所述的电子器件，其中

所述铁电层包括分别围绕多个沟道元件的多个铁电层，以及

所述栅极从所述基板的上表面突出并围绕所述多个铁电层。

14.如权利要求11所述的电子器件，其中

所述栅极为堆叠结构中的多个栅极之一，

所述堆叠结构包括在竖直方向上与多个绝缘层交替地堆叠的多个栅极，

所述堆叠结构包括在竖直方向上穿过所述堆叠结构的多个沟道孔，以及

所述铁电层和所述导电材料层在所述多个沟道孔内同心地布置以形成存储单元串，其中多个存储单元串以二维方式布置。

15.半导体器件，包括：

形成沟道的导电材料层；

覆盖所述导电材料层的铁电层；

覆盖所述铁电层的栅极；以及

电连接至所述沟道的两端的源区域和漏区域，

其中所述铁电层是如权利要求1-9任一项中所限定的。

16.制造铁电薄膜的方法，所述方法包括：

在基础层上形成包括Hf、A、和O的材料层；以及

通过在真空环境中对所述材料层进行热处理使所述材料层结晶化以提供经结晶的铁电层，所述经结晶的铁电层包括其中0≤x≤1、0≤y≤1的由Hf_xA_yO_z表示的化合物并且具有2(x+y)<z的氧含量。

17.如权利要求16所述的方法，其进一步包括：

在所述材料层或所述铁电层上形成电极层，其中

所述热处理在形成所述电极层之前进行，所述热处理在形成所述电极层之后进行，或者所述热处理在形成所述电极层之前和之后进行。

18.如权利要求17所述的方法，其中所述热处理在至少200℃但是小于500℃的温度下进行，所述热处理在压力范围1E-7托至9E-4托的真空环境中进行，或者所述热处理在200℃至500℃的温度下且在压力范围1E-7托至9E-4托的真空环境中进行。

19.如权利要求18所述的方法，其中所述热处理在200℃至350℃的温度下进行。

20.如权利要求16所述的方法，其中所述热处理在其中形成所述材料层的腔室中进行。