KR20230071627A - 반도체 패키지 - Google Patents

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KR20230071627A
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최주연
김미연
손정일
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Abstract

본 발명의 기술적 사상은 패키지 베이스 기판; 상기 패키지 베이스 기판 상에 배치되며, 인터포저 관통 전극, 제1 연결 범프 및 제2 연결 범프를 포함하는 인터포저; 상기 인터포저 상에 배치되며, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되는 하나 이상의 제2 반도체 칩을 포함하는 제1 적층칩부; 및 상기 패키지 베이스 기판 상에 상기 인터포저와 수평 방향으로 이격되어 배치되는 수동 소자부;를 포함하고, 상기 제1 연결 범프는 더미 범프이며, 상기 제1 연결 범프와 상기 수동 소자부의 전원 단자는 상기 패키지 베이스 기판의 전위 플레이트를 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지{Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 복수의 반도체 칩이 적층되어 있는 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 형성한 반도체 칩들에 대하여, 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 인터포저, 및 반도체 칩과 인터포저를 전기적으로 연결시키는 본딩 와이어 또는 범프를 포함할 수 있다. 반도체 패키지의 고집적화와 함께, 반도체 패키지의 신뢰성 및 공정성의 향상이 요구되고 있다.
본 발명의 기술적 사상은 반도체 패키지의 신뢰성이 향상된 반도체 패키지를 제공하고자 한다.
특히, 본 발명의 기술적 사상은 반도체 패키지의 파워 인덕턴스(power inductance)를 감소시키고, 반도체 패키지의 파워 무결성(power integrity)이 향상된 반도체 패키지를 제공하고자 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 패키지 베이스 기판; 상기 패키지 베이스 기판 상에 배치되며, 인터포저 관통 전극, 제1 연결 범프 및 제2 연결 범프를 포함하는 인터포저; 상기 인터포저 상에 배치되며, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되는 하나 이상의 제2 반도체 칩을 포함하는 제1 적층칩부; 및 상기 패키지 베이스 기판 상에 상기 인터포저와 수평 방향으로 이격되어 배치되는 수동 소자부;를 포함하고, 상기 제1 연결 범프는 더미 범프이며, 상기 제1 연결 범프와 상기 수동 소자부의 전원 단자는 상기 패키지 베이스 기판의 전위 플레이트를 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 패키지 베이스 기판; 상기 패키지 베이스 기판 상에 배치되며, 인터포저 관통 전극, 제1 연결 범프, 제2 연결 범프를 포함하는 인터포저; 상기 인터포저 상에 배치되며, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되는 하나 이상의 제2 반도체 칩을 포함하는 제1 적층칩부; 상기 인터포저 상에 배치되며, 상기 제1 적층칩부와 수평 방향으로 이격되어 배치되는 하나 이상의 제3 반도체 칩을 포함하는 제2 적층칩부; 및 상기 패키지 베이스 기판 상에 배치되며, 상기 제1 적층칩부 및 상기 제2 적층칩부와 수평 방향으로 이격되어 배치되는 복수의 수동 소자부;를 포함하고, 상기 제1 연결 범프는 더미 범프이고, 평면적 관점에서, 상기 복수의 수동 소자부는 상기 복수의 제1 연결 범프를 둘러싸며, 상기 제1 연결 범프와 상기 수동 소자부의 전원 단자는 상기 패키지 베이스 기판의 전위 플레이트를 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 복수의 배선 레이어를 포함하는 패키지 베이스 기판; 상기 패키지 베이스 기판 상에 배치되며, 인터포저 관통 전극, 복수의 제1 연결 범프 및 복수의 제2 연결 범프를 포함하는 인터포저; 상기 인터포저 상에 배치되며, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되는 하나 이상의 제2 반도체 칩을 포함하는 제1 적층칩부; 상기 인터포저 상에 배치되며, 상기 제1 적층칩부와 수평 방향으로 이격되어 배치되는 하나 이상의 제3 반도체 칩을 포함하는 제2 적층칩부; 및 상기 패키지 베이스 기판 상에 배치되며, 상기 제1 적층칩부 및 상기 제2 적층칩부와 수평 방향으로 이격되어 배치되는 복수의 수동 소자부;를 포함하고, 상기 인터포저 관통 전극과 상기 제2 연결 범프는 전기적으로 연결되며, 상기 제1 연결 범프는 더미 범프이고, 상기 제1 반도체 칩은 상기 제2 반도체 칩을 제어하는 버퍼 칩이며, 상기 제2 반도체 칩은 메모리 셀 칩이고, 상기 제3 반도체 칩은 메모리 셀 칩 및 로직 칩을 포함하며, 상기 수동 소자부는 캐패시터(capacitor)를 포함하며, 평면적 관점에서, 상기 수동 소자부는 상기 제1 연결 범프를 둘러싸며, 상기 제1 연결 범프와 상기 수동 소자부는 상기 패키지 베이스 기판의 전위 플레이트를 통해 전기적으로 연결되고, 상기 전위 플레이트는 상기 복수의 배선 레이어 중 최상단에 위치한 배선 레이어에 배치되며, 상기 전위 플레이트는 단일 배선 레이어에만 배치되고, 상기 전위 플레이트는 파워 패스(power path)인 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 따른 반도체 패키지는 인터포저의 더미 범프인 제1 연결 범프와 수동 소자부의 전원 단자를 전기적으로 연결시켜 반도체 패키지의 파워 인덕턴스를 감소시킴으로써, 반도체 패키지의 전력 효율을 상승시킬 수 있다. 그에 따라, 최종 반도체 패키지의 신뢰성도 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 구성을 나타내는 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 다양한 반도체 패키지의 구성을 나타내는 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 구성을 나타낸 단면도다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(10)의 구성을 나타내는 단면도다.
도 1을 참조하면, 본 실시예의 반도체 패키지(10)는 패키지 베이스 기판(100), 인터포저(200), 수동 소자부(300) 및 제1 적층칩부(400)를 포함할 수 있다.
본 실시예의 반도체 패키지(10)는 인터포저(200)의 제1 연결 범프(242)에서 수동 소자부(300)의 전원 단자(320)로 연결되는 파워 플레인(power plane, PP)를 포함할 수 있다. 반도체 패키지(10)는 상기 파워 플레인(PP)을 포함하여 반도체 패키지(10)의 파워 인덕턴스(power inductance)를 감소시킬 수 있다. 또한, 본 실시예의 반도체 패키지(10)는 파워 무결성(power integrity)를 향상할 수 있다.
패키지 베이스 기판(100)은 베이스 보드층(102), 그리고 베이스 보드층(102)의 상면과 하면에 각각 배치되는 복수의 패키지 베이스 기판 상면 패드(미도시)와 복수의 패키지 베이스 기판 하면 패드(132)를 포함할 수 있다. 패키지 베이스 기판(100)은 베이스 보드층(102)을 통하여 복수의 패키지 베이스 기판 상면 패드와 복수의 패키지 베이스 기판 하면 패드(132)를 전기적으로 연결하는 복수의 제1 배선 경로(도시 생략)를 포함할 수 있다. 일부 실시예에서, 패키지 베이스 기판(100)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 패키지 베이스 기판(100)은 복수의 배선 레이어(110)를 가질 수 있다. 예를 들면, 패키지 베이스 기판(100)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 패키지 베이스 기판(100)은 서로 다른 수직 레벨에 위치하는 제1 레이어(LY1), 제2 레이어(LY2), 제3 레이어(LY3) 및 제4 레이어(LY4)를 포함하는 복수의 배선 레이어(110)를 가질 수 있다.
본 명세서에서, 배선 레이어(110)란, 동일 평면 상에 전기적 경로를 형성하는 회로 배선을 가지는 곳을 의미한다. 본 명세서에서, 배선 레이어(110)는 신호 배선 라인 및/또는 동일 전위 플레이트가 배치되는 곳을 의미한다. 예를 들면, 복수의 배선 레이어(110) 각각에는 신호 배선 라인만이 배치되거나, 동일 전위 플레이트만 배치되거나, 동일 전위 플레이트와 함께 적은 신호 배선 라인이 함께 배치될 수 있다. 상기 복수의 배선 레이어(110)는 동일 수직 레벨에서, 수평 방향을 따라서 연장되는 동일 전위 플레이트를 포함할 수 있다.
도 1에서 예시적으로 하나의 패키지 베이스 기판(100)이 서로 다른 수직 레벨에 위치하는 네 개의 배선 레이어(110)를 포함하는 것을 도시하였으나, 하나의 패키지 베이스 기판(100)이 갖는 배선 레이어(110)의 개수는 이에 한정되지 않는다. 예를 들어, 하나의 패키지 베이스 기판(100)은 서로 다른 수직 레벨에 위치하는 세 개 이하 또는 다섯 개 이상의 배선 레이어(110)를 포함할 수 있다. 또한, 패키지 베이스 기판(100)이 다섯 개 이상의 배선 레이어(110)를 포함하는 경우, 높은 수직 레벨부터 순차적으로 제1 레이어(LY1), 제2 레이어(LY2), 제3 레이어(LY3), 제4 레이어(LY4), 제5 레이어(LY5)등으로 호칭될 수 있다.
또한, 패키지 베이스 기판(100)은 인터포저(200)의 제1 또는 제2 연결 범프(242, 244)와 패키지 베이스 기판 하면 패드(132)를 전기적으로 연결하는 패키지 베이스 기판 배선 비아(120)를 포함할 수 있다. 패키지 베이스 기판 배선 비아(120)는 파워 플레인(PP) 및/또는 인터포저 관통 전극(230)과 실질적으로 동일한 물질을 포함하거나, 상이한 물질을 포함할 수 있다.
도 1에 도시되지는 않았지만, 수동 소자부(300)의 그라운드(330)는 제1 또는 제2 연결 범프(242, 244)와 제1 레이어(LY1)를 제외한 배선 레이어(110)를 통해 전기적으로 연결될 수 있다.
상기 복수 배선 레이어(110) 각각의 두께의 범위는 5μm 내지 20μm일 수 있다. 따라서, 제1 레이어(LY1)의 두께의 범위는 5μm 내지 20μm일 수 있다. 상기 복수 배선 레이어(110) 각각의 두께의 범위는 서로 상이하거나 일부 동일할 수 있다.
파워 플레인(PP)은 제1 연결 범프(242)와 수동 소자부(300)의 전원 단자(320)를 연결하는 전위 플레이트를 의미할 수 있다. 파워 플레인(PP)은 패키지 베이스 기판(100)의 복수 배선 레이어(110) 중 단일 배선 레이어(110)에만 배치될 수 있다. 따라서, 반도체 패키지(10)가 가지는 파워 플레인(PP)의 길이가 감소될 수 있다. 예를 들어, 파워 플레인(PP)은 제1 레이어(LY1)에 배치될 수 있다. 상기 파워 플레인(PP)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다.
일반적인 반도체 패키지는 인터포저의 더미 범프가 아닌 제2 연결 범프와 수동 소자부의 전원 단자를 전기적으로 연결 시키기 위한 파워 플레인을 포함할 수 있다. 상기 파워 플레인이 제1 연결 범프와 전기적으로 연결되지 않게 하기 위하여, 적어도 두 개의 배선 레이어, 예를 들어, 제1 레이어 및 제2 레이어를 통과하여 배치되어, 파워 플레인의 구조는 상대적으로 복잡할 수 있었다.
본 실시예의 반도체 패키지(10)는 더미 범프인 제1 연결 범프(242)와 수동 소자부(300)의 전원 단자(320)를 전기적으로 직접 연결시켜, 파워 플레인(PP)의 길이를 감소시키고, 파워 플레인(PP)의 구조를 상대적으로 단순화할 수 있다. 또한, 파워 플레인(PP)이 패키지 베이스 기판(100)의 최상단에 위치한 배선 레이어(110)인 제1 레이어(LY1)에 배치되어 파워 플레인(PP)의 길이가 감소될 수 있다.
일부 실시 예에서, 인터포저(200)는 실리콘(Si) 인터포저 또는 RDL 인터포저(redistribution layer interposer)일 수 있다. 인터포저(200)는 인터포저 재배선 층을 포함할 수 있다. 인터포저 재배선 층은 적어도 하나의 재배선 절연 층(210), 및 복수 개의 재배선 패턴(220)을 포함할 수 있다. 복수 개의 재배선 패턴(220)은 복수 개의 재배선 라인 패턴(222) 및 복수 개의 재배선 비아(224)를 포함할 수 있다.
예를 들어, 인터포저 재배선 층은 적층된 복수 개의 재배선 절연 층(210)을 포함할 수 있다. 재배선 절연 층(210)은 절연성 물질, 예컨대, PID(Photo-Imageable Dielectric) 수지로 형성될 수 있고, 감광성 폴리 이미드(photosensitive polyimide) 및/또는 무기 필러를 더 포함할 수도 있다.
복수의 재배선 라인 패턴(222) 및 복수의 재배선 비아(224)로 이루어지는 복수의 재배선 패턴(220)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 재배선 패턴(220)은 티타늄, 티타늄 질화물 및/또는 티타늄 텅스텐을 포함하는 씨드(seed) 층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다 복수의 재배선 패턴(220)은 도금 방법으로 형성될 수 있다. 예를 들면, 복수의 재배선 패턴(220)은 이머젼 도금, 무전해 도금, 또는 전기 도금과 같은 도금 방법으로 형성될 수 있다.
복수의 재배선 라인 패턴(222)은 재배선 절연 층(210)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 재배선 비아(224)는 적어도 하나의 재배선 절연 층(210)을 관통하여 복수의 재배선 라인 패턴(222) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시예에서, 복수의 재배선 라인 패턴(222) 중 적어도 일부 개는 복수의 재배선 비아(224) 중 일부 개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 재배선 라인 패턴(222)과 재배선 라인 패턴(222)의 상면과 접하는 재배선 비아(224)는 일체를 이룰 수 있다.
일부 실시예에서, 복수의 재배선 비아(224)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼된(tapered) 형상을 가질 수 있다. 즉, 복수의 재배선 비아(224)는 제1 적층칩부(400)로부터 수직 방향(Z 방향)으로 멀어지면서 수평 폭이 넓어질 수 있다. 또 다른 실시예에 따르면, 복수의 재배선 비아(224)는 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼된(tapered) 형상을 가질 수 있다. 즉, 복수의 재배선 비아(224)는 제1 적층칩부(400)로부터 수직 방향(Z 방향)으로 멀어지면서 수평 폭이 좁아질 수 있다.
복수의 재배선 라인 패턴(222) 중 인터포저 재배선 층의 상면에 배치되는 일부 개는 재배선 상면 패드(250)라 호칭할 수 있고, 인터포저(200)의 하면에 배치되는 일부 개는 외부 접속 패드(240)라 호칭할 수 있다. 외부 접속 패드(240)는 제1 연결 범프(242) 및 제2 연결 범프(244)를 포함할 수 있다. 하나의 인터포저(200)는 복수의 제1 및 제2 연결 범프(242, 244)를 포함할 수 있다. 상기 재배선 상면 패드(250)에는 제1 반도체 칩(410)의 제1 전면 연결 패드(412)가 전기적으로 연결될 수 있고, 상기 외부 접속 패드(240)에는 패키지 연결 단자(130)가 전기적으로 연결될 수 있다. 패키지 연결 단자(130)는 반도체 패키지(10)의 외부 연결 단자의 기능을 수행할 수 있다. 패키지 연결 단자(130)는 반도체 패키지(10)를 반도체 패키지(10)의 외부와 전기적으로 연결할 수 있다. 일부 실시 예에서 패키지 연결 단자(130)는 도전성 물질, 예를 들어 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 도전성 범프 및/또는 솔더볼 등일 수 있다.
제2 연결 범프(244)는 매트릭스(matrix) 형태로 배치될 수 있다. 제1 연결 범프(242)는 제2 연결 범프(244)가 배치된 영역의 가장자리를 따라서 배치될 수 있다. 인터포저(200)의 측면과 제2 연결 범프(244)에 의해 정의되는 내부 공간의 측면 사이에서 제1 또는 제2 수평 방향(X 방향, Y방향)을 따라서 제1 연결 범프(242)는 4개 내지 6개가 배치될 수 있다.
본 발명의 일 실시예에 따르면, 인터포저(200)는 반도체 기판으로 대체될 수 있다. 반도체 기판은 실리콘(Si)을 포함할 수 있다. 다만 이에 한정되지 않고, 반도체 기판은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
외부 접속 패드(240)는 제1 반도체 칩(410)의 하면에 대응하는 부분과 하면에서 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 외부로 확장된 부분 상에 배치될 수 있다. 결국, 인터포저(200)는 제1 반도체 칩(410)의 제1 전면 연결 패드(412)를 제1 반도체 칩(410)의 하면보다 더 넓은 부분에 외부 접속 패드로서 재배치하는 기능을 할 수 있다.
본 발명의 일 실시예에 따르면, 제1 연결 범프(242)는 더미 범프(dummy bump)일 수 있다. 인터포저(200)의 크기가 점차 증가함에 따라, 인터포저(200)의 워피지(warpage) 문제를 해결하기 위해, 인터포저(200)는 더미 범프인 제1 연결 범프(242)를 포함할 수 있다. 상기 제1 연결 범프(242)는 인터포저(200)의 재배선 패턴(220)과 전기적으로 연결되지 않을 수 있다. 즉, 인터포저 관통 전극(230)은 제1 연결 범프(242)와 동일한 수직 평면에 위치하지 않을 수 있다. 제1 연결 범프(242)와 제2 연결 범프(244)는 동일한 물질을 포함할 수 있다.
예를 들어, 상기 제1 및/또는 제2 연결 범프(242, 244)의 직경의 범위는 10μm 내지 100μm일 수 있다. 본 발명의 일 실시예에 따르면, 제1 및 제2 연결 범프(242, 244) 각각의 직경은 서로 동일할 수 있다.
또한, 패키지 베이스 기판(100) 상에 수동 소자부(300)가 배치될 수 있다. 하나의 반도체 패키지(10)는 복수의 수동 소자부(300)를 포함할 수 있다. 수동 소자부(300)는 수동 소자(310), 전원 단자(320) 및 그라운드(330)를 포함할 수 있다. 수동 소자(310)는 고전압 및/또는 저전압 트랜지스터, 저항 및/또는 캐패시터(capacitor)일 수 있다. 예를 들어, 상기 수동 소자(310)는 적층 세라믹 콘덴서(Multi Layer Ceramic Capacitor, MLCC) 또는 저인덕턴스 세라믹 커패시터(Low Inductance Creramic Capacitor, LICC) 일 수 있다. 상기 수동 소자부(300)는 제1 내지 제3 적층칩부(400, 500, 600)에 일정한 전류를 인가하도록 구성될 수 있다. 또한, 수동 소자부(300)의 전원 단자(320)는 인터포저(200)의 제1 또는 제2 연결 범프(242, 244)와 파워 플레인(PP)을 통해 전기적으로 연결되도록 구성될 수 있다.
상기 수동 소자부(300)는, 상기 수동 소자부(300)의 전원 단자(320)가 인터포저(200)에 가깝도록 배치될 수 있다. 수동 소자부(300)의 전원 단자(320)가 인터포저(200)에 상대적으로 가깝게 배치된 경우, 반도체 패키지(10)의 파워 플레인(PP)의 구조가 상대적으로 단순해지고, 파워 플레인(PP)의 길이가 상대적으로 감소할 수 있다.
예를 들어, 상기 수동 소자(310)는 디커플링 캐패시터(decoupling capacitor)일 수 있다. 디커플링 캐패시터는 전원 단자(320)와 그라운드(330)를 전기적으로 연결할 수 있다. 디커플링 캐패시터는 제1 내지 제3 적층칩부(400, 500, 600)에 순간적으로 큰 전류가 흐르는 것을 방지하여, 반도체 패키지(10)의 신뢰성을 향상시킬 수 있다. 디커플링 캐패시터는 전원 단자(320)와 그라운드(330) 사이에 배치될 수 있다.
또한, 반도체 패키지(10)는 인터포저(200)의 상면 상에 제1 반도체 칩(410) 및 복수의 제2 반도체 칩들(420)을 포함하는 제1 적층칩부(400)를 포함할 수 있다.
일부 실시 예에서, 제1 반도체 칩(410)은 메모리 셀을 포함하지 않을 수 있다. 제1 반도체 칩(410)은 직렬-병렬 변환 회로(serial-parallel conversion circuit), DFT(design for test), JTAG(Joint Test Action Group), MBIST(memory builtin self-test) 같은 테스트 로직 회로, 파이(PHY) 같은 시그널 인터페이스 회로를 포함할 수 있다. 제2 반도체 칩들(420)은 메모리 셀을 포함할 수 있다. 예를 들면, 제1 반도체 칩(410)은 제2 반도체 칩들(420)의 제어를 위한 버퍼 칩(buffer chip)일 수 있다.
복수의 제2 반도체 칩들(420)은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리, 또는 PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리일 수 있다.
일부 실시 예에서, 제1 반도체 칩(410)은 HBM DRAM의 제어를 위한 버퍼 칩일 수 있고, 복수의 제2 반도체 칩들(420)은 제1 반도체 칩(410)에 의하여 제어되는 HBM DRAM의 셀을 가지는 메모리 셀 칩일 수 있다. 제1 반도체 칩(410)은 버퍼 칩, 또는 마스터 칩이라 호칭할 수 있고, 복수의 제2 반도체 칩들(420)은 슬레이브 칩, 또는 메모리 셀 칩이라고 호칭할 수 있다. 제1 반도체 칩(410) 및 제1 반도체 칩(410) 상에 적층되는 복수의 제2 반도체 칩들(420)을 함께 HBM DRAM 소자라고 호칭할 수 있다.
제1 반도체 칩(410)은 제1 기판, 복수의 제1 전면 연결 패드(412), 복수의 제1 후면 연결 패드(414), 복수의 제1 관통 전극들(416) 및 제1 칩 연결 단자(418)를 포함한다. 제2 반도체 칩(420)은 제2 기판, 복수의 제2 전면 연결 패드(422), 복수의 제2 후면 연결 패드(424), 복수의 제2 관통 전극들(426) 및 제2 칩 연결 단자(428)를 포함한다.
제1 및 제2 기판은 실리콘(Si)을 포함할 수 있다. 또는 제1 및 제2 기판은 Ge(germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 및 제2 기판은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다.
제1 및 제2 기판은 상기 활성면에 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronics devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자 및/또는 수동 소자부 등을 포함할 수 있다.
제1 및 제2 반도체 칩들(410, 420)은 상기 복수의 개별 소자가 구성하는 제1 및 제2 반도체 소자를 포함할 수 있다. 제1 및 제2 기판의 활성면에는 상기 제1 및 제2 반도체 소자가 형성되고, 복수의 제1 및 제2 전면 연결 패드와 복수의 제1 및 제2 후면 연결 패드 각각은 제1 및 제2 기판의 활성면과 비활성면에 각각 배치될 수 있다.
제1 및 제2 관통 전극들(416, 426)은 제1 및 제2 반도체 칩들(410, 420)의 실리콘을 관통하는 구조를 가지는 TSV(Through Silicon Via)일 수 있다. TSV는 제1 및 제2 반도체 칩들(410, 420)의 미세한 구멍을 통해 제1 및 제2 반도체 칩들(410, 420) 내부에서 전극으로 연결하여 전기적 신호를 전달할 수 있다.
복수의 제1 관통 전극들(416)은, 제1 기판의 적어도 일부분을 수직으로 관통하여 복수의 제1 전면 연결 패드(412)와 복수의 제1 후면 연결 패드(414)를 전기적으로 연결할 수 있다.
복수의 제2 관통 전극(426)들은, 제2 기판의 적어도 일부분을 수직으로 관통하여 복수의 제2 전면 연결 패드(422)와 복수의 제2 후면 연결 패드(424)를 전기적으로 연결할 수 있다. 복수의 제2 관통 전극들(426)은 복수의 제1 관통 전극들(416)과 전기적으로 연결될 수 있다. 제1 반도체 칩(410)의 복수의 제1 전면 연결 패드(412) 상에는 복수의 재배선 라인 패턴(222) 중 복수의 상기 재배선 상면 패드(250)가 전기적으로 연결될 수 있다.
제1 반도체 칩(410)의 복수의 제1 전면 연결 패드(412) 상에는 복수의 제1 칩 연결 단자(418)가 부착될 수 있다. 복수의 제1 칩 연결 단자(418)는, 제1 반도체 칩(410)의 복수의 제1 전면 연결 패드(412)와 인터포저(200)의 재배선 패턴(220) 사이에 개제되어, 인터포저(200)와 제1 반도체 칩(410)을 전기적으로 연결할 수 있다.
제2 반도체 칩(420)의 복수의 제2 전면 연결 패드(422) 상에는 복수의 제2 칩 연결 단자(428)가 부착될 수 있다. 복수의 제2 칩 연결 단자(428)는, 제1 반도체 칩(410)의 복수의 제1 후면 연결 패드(414)와 제2 반도체 칩(420)의 복수의 제2 전면 연결 패드(422) 사이, 및 제2 후면 연결 패드(424) 사이에 개재되어, 제1 반도체 칩(410) 및 제2 반도체 칩(420)을 전기적으로 연결할 수 있다. 결과적으로 제1 반도체 칩(410)과 복수의 제2 반도체 칩들(420)은 전기적으로 연결될 수 있다.
일부 실시 예에서, 복수의 제2 반도체 칩들(420) 중, 제1 반도체 칩(410)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(420H)은 제2 후면 연결 패드(424)와 제2 관통 전극들(426)을 포함하지 않을 수 있다. 또한, 제1 반도체 칩(410)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(420H)의 두께는 다른 제2 반도체 칩(420) 각각의 두께보다 두꺼울 수 있다.
제1 및 제2 칩 연결 단자들(418, 428)는 진공 또는 전기 도금에 의해 제1 및 제2 반도체 칩(410, 420)에 UBM(Under Bump Metallization) 형성 후에 제1 및 제2 반도체 칩(410, 420)에 부착될 수 있다. UBM 층은 제1 및 제2 반도체 칩(410, 420)과 제1 및 제2 칩 연결 단자들(418, 428)의 접착을 용이하게 할 수 있다.
제1 반도체 칩(410)과 제2 반도체 칩(420) 사이에는 절연성 접착 층이 개재될 수 있다. 절연성 접착 층은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착 층은, 제1 또는 제2 칩 연결 단자들(418, 428)를 감싸며 제1 반도체 칩(410) 및 복수의 제2 반도체 칩들(420) 각각의 사이를 채울 수 있다.
본 실시예의 반도체 패키지(10)는 패키지 베이스 기판(100) 상에 수동 소자부(300), 인터포저(200)의 제1 연결 범프(242) 및 제2 연결 범프(244)가 제1 및 제2 수평 방향(X 방향, Y 방향)으로 서로 이격되는 구조일 수 있다. 수평적 관점에서 봤을 때, 상기 복수의 수동 소자부(300)는 복수의 제1 연결 범프(242)를 둘러쌀 수 있다. 또한, 상술한 바와 같이, 수평적 관점에서 봤을 때, 상기 복수의 제1 연결 범프(242)는 복수의 제2 연결 범프(244)를 둘러쌀 수 있다.
상기 제1 연결 범프(242)와 상기 수동 소자부(300)의 전원 단자(320)는 전위 플레이트로 연결될 수 있다. 상술한 바와 같이, 상기 전위 플레이트는 파워 플레인(PP)이라 칭할 수 있다. 따라서, 본 실시예의 반도체 패키지(10)는 더미 범프인 제1 연결 범프(242)와 수동 소자부(300)의 전원 단자(320)가 전기적으로 직접 연결되어 파워 인터그리티(power integrity, PI)가 향상될 수 있다.
일반적인 반도체 패키지는 수동 소자부의 효율을 상승시키기 위해, 수동 소자부와 인터포저의 수평 이격 거리를 최소화한다. 그러나, 물리적 한계로 인하여, 수동 소자부와 인터포저의 최소 수평 이격 거리가 존재한다. 수동 소자부와 인터포저의 거리는 수동 소자부의 전원 단자와 인터포저의 거리와 실질적으로 동일할 수 있다.
또한, 일반적인 반도체 패키지는 수동 소자부와 인터포저의 제2 연결 범프를 전기적으로 연결하였다. 수동 소자부와 제2 연결 범프의 연결시에, 제1 연결 범프와 전기적으로 연결되지 않기 위하여, 파워 플레인의 구조가 상대적으로 복잡할 수 있다.
본 실시예의 반도체 패키지(10)는 제1 연결 범프(242)와 수동 소자부(300)의 전원 단자(320)를 전기적으로 직접 연결하여, 파워 플레인(PP)의 길이를 줄일 수 있다. 또한, 파워 플레인(PP)의 구조를 상대적으로 단순화하여, 반도체 패키지(10)의 파워 인덕턴스(power inductance)는 상대적으로 감소할 수 있다. 상기 파워 플레인(PP)은 파워 패스(power path)일 수 있다.
도 1에서 예시적으로 제1 연결 범프(242)와 수동 소자부(300)의 전원 단자(320)가 전기적으로 연결되는 것을 도시하였지만, 또 다른 실시예에 따르면, 제1 연결 범프(242)는 수동 소자부(300)의 그라운드(330)에 전기적으로 연결될 수 있다.
또한, 본 실시예의 반도체 패키지(10)는 수동 소자부(300)와 인터포저(200)의 거리의 범위가 약 1mm 내지 2mm일 수 있다. 상술한 바와 같이, 수동 소자부(300)와 인터포저(200)의 거리는 수동 소자부(300)의 전원 단자(320)와 인터포저(200)의 거리와 실질적으로 동일할 수 있다. 수동 소자부(300)와 인터포저(200)의 거리가 상대적으로 감소되는 경우, 반도체 패키지(10)의 파워 인덕턴스(power inductance)는 상대적으로 감소할 수 있다.
또한, 하나의 반도체 패키지(10)가 포함하는 파워 플레인(PP)의 개수를 증가시켜, 제1 적층칩부(400)와 수동 소자부(300)의 파워 패스의 개수를 상대적으로 증가시킬 수 있고, 반도체 패키지(10)의 파워 인덕턴스를 상대적으로 감소시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 다양한 반도체 패키지(10a, 10b, 10c)의 구성을 나타내는 단면도들이다.
도 2a 내지 도 2c를 참조하면, 반도체 패키지(10a, 10b, 10c)는 제1 적층칩부(400), 제2 적층칩부(500) 및/또는 제3 적층칩부(600)를 포함할 수 있다. 제1 적층칩부(400)는 도 1에서 보인 제1 적층칩부(400)와 실질적으로 동일할 수 있다.
제1 적층칩부(400)와 제2 적층칩부(500)는 인터포저(200) 상에서 제1 및 제2 수평 방향(X 방향, Y 방향)으로 이격되어 배치될 수 있다. 또한, 제3 적층칩부(600)는 제1 적층칩부(400) 및 제2 적층칩부(500) 각각과 인터포저(200) 상에서 제1 및 제2 수평 방향(X 방향, Y 방향)으로 이격되어 배치될 수 있다.
제2 적층칩부(500)는 시스템-온-칩(system on chip; SoC)일 수 있다. 예를 들어, 시스템-온-칩(SoC)은 ASIC(application specific integrated circuit)일 수 있다. 시스템-온-칩(SoC)은 복수의 제3 반도체 칩을 포함할 수 있다. 상기 복수의 제3 반도체 칩 각각은 수평면상에서 서로 이격되어 배치될 수 있다.
복수의 제3 반도체 칩 각각은 제3 기판, 복수의 제3 전면 연결 패드, 복수의 제3 후면 연결 패드, 복수의 제3 관통 전극들 및 제3 칩 연결 단자를 포함할 수 있다.
제3 기판은 제1 및 제2 기판과 대략 동일할 수 있다. 복수의 제3 관통 전극들은, 제3 기판의 적어도 일부분을 수직으로 관통하여 복수의 제3 전면 연결 패드와 복수의 제3 후면 연결 패드를 전기적으로 연결할 수 있다. 제3 반도체 칩의 복수의 제3 전면 연결 패드 상에는 인터포저(200)의 복수의 재배선 라인 패턴(222) 중 복수의 상기 재배선 상면 패드(250)가 전기적으로 연결될 수 있다.
시스템-온-칩(SoC)은 다양한 기능을 수행하는 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예에 따른 표준 셀은 시스템-온-칩(SoC)의 각 기능 블록들에 포함될 수 있고, 이에 따라 감소된 면적 및 기능의 높은 신뢰도를 가지는 시스템-온-칩(SoC)이 달성될 수 있다.
시스템-온-칩(SoC)은 모뎀, 디스플레이 컨트롤러, 메모리, 외부 메모리 컨트롤러, CPU(central processing unit), 트랜잭션 유닛, PMIC 및 GPU(graphic processing unit)을 포함할 수 있고, 시스템-온-칩(SoC)의 각 기능 블록들은 시스템 버스를 통해서 서로 통신할 수 있다.
시스템-온-칩(SoC)의 동작을 전반적으로 제어할 수 있는 CPU는 다른 기능 블록들의 동작을 제어할 수 있다. 모뎀은 시스템-온-칩(SoC)의 외부로부터 수신되는 신호를 복조(demodulation)하거나, 시스템-온-칩(SoC)의 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러는 시스템-온-칩(SoC)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러의 제어하에서 CPU 또는 GPU에 제공될 수 있다. GPU는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU는 외부 메모리 컨트롤러를 통해서 그래픽 데이터를 수신할 수도 있고, GPU에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러를 통해서 시스템-온-칩(SoC)의 외부로 전송할 수도 있다. 트랜잭션 유닛은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC는 트랜잭션 유닛의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 상기 시스템-온-칩(SoC)의 각 구성 블록을 통합하여 ASIC 소자라 칭할 수 있다.
반도체 패키지(10b, 10c)는 제4 반도체 칩(610) 및 복수의 제5 반도체 칩(620)을 포함하는 제3 적층칩부(600)를 포함할 수 있다. 제3 적층칩부(600)는 도 1에서 보인 제1 적층칩부(400)와 실질적으로 동일할 수 있다. 즉, 제4 반도체 칩(610)은 도 1에서 보인 제1 반도체 칩(410)과 실질적으로 동일할 수 있으며, 제5 반도체 칩(620)은 도 1에서 보인 제2 반도체 칩(420)과 실질적으로 동일할 수 있다.
제4 반도체 칩(610)은 제4 기판, 복수의 제4 전면 연결 패드(612), 복수의 제4 후면 연결 패드(614), 복수의 제4 관통 전극들(616) 및 제4 칩 연결 단자(618)를 포함한다. 제5 반도체 칩(620)은 제5 기판, 복수의 제5 전면 연결 패드(622), 복수의 제5 후면 연결 패드(624), 복수의 제5 관통 전극들(626) 및 제5 칩 연결 단자(628)를 포함한다.
제4 및 제5 기판은 제1 및 제2 기판과 대략 동일할 수 있고, 제4 및 제5 전면 및 후면 연결 패드(612, 614, 622, 624)는 제1 및 제2 전면 및 후면 연결 패드(412, 414, 422, 424)와 대략 동일할 수 있다.
복수의 제4 관통 전극들(616)은, 제4 기판의 적어도 일부분을 수직으로 관통하여 복수의 제4 전면 연결 패드(612)와 복수의 제4 후면 연결 패드(614)를 전기적으로 연결할 수 있다. 제4 반도체 칩(610)의 복수의 제4 전면 연결 패드(612) 상에는 인터포저(200)의 복수의 재배선 라인 패턴(222) 중 복수의 상기 재배선 상면 패드(250)가 연결될 수 있다.
복수의 제5 관통 전극들(626)은, 제5 기판의 적어도 일부분을 수직으로 관통하여 복수의 제5 전면 연결 패드(622)와 복수의 제4 후면 연결 패드(614)를 전기적으로 연결할 수 있다. 즉, 복수의 제5 관통 전극들(626)은 복수의 제4 관통 전극들(616)과 전기적으로 연결될 수 있다. 즉, 제4 반도체 칩(610)과 복수의 제5 반도체 칩들(620)은 전기적으로 연결될 수 있다. 즉, 인터포저(200)의 제2 연결 범프(244)와 제5 반도체 칩(620)은 전기적으로 연결될 수 있다.
제5 반도체 칩(620)의 복수의 제5 전면 연결 패드(622) 상에는 복수의 제5 칩 연결 단자(628)가 부착될 수 있다. 복수의 제5 칩 연결 단자(628)는, 제4 반도체 칩(610)의 복수의 제4 후면 연결 패드(614)와 제5 반도체 칩(620)의 복수의 제5 전면 연결 패드(622) 사이, 및 제5 후면 연결 패드(624) 사이에 개재되어, 제4 반도체 칩(610) 및 제5 반도체 칩(620)을 전기적으로 연결할 수 있다.
일부 실시 예에서, 복수의 제5 반도체 칩들(620) 중, 제4 반도체 칩(610)으로부터 가장 멀리 배치되는 최상단에 위치하는 제5 반도체 칩(620H)은 제5 후면 연결 패드(624)와 제5 관통 전극들(626)을 포함하지 않을 수 있다. 또한, 제4 반도체 칩(610)으로부터 가장 멀리 배치되는 최상단에 위치하는 제5 반도체 칩(620H)의 두께는 다른 제5 반도체 칩(620) 각각의 두께보다 두꺼울 수 있다.
제4 반도체 칩(610)과 제5 반도체 칩(620)사이에는 절연성 접착 층이 개재될 수 있다. 절연성 접착 층은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착 층은, 제4 및 제5 칩 연결 단자(618, 628)를 감싸며 제4 반도체 칩(610) 및 복수의 제5 반도체 칩들(620) 각각의 사이를 채울 수 있다.
도 2b 및 도 2c를 참조하면, 본 실시예의 반도체 패키지(10b, 10c)는 두 개의 HBM 소자 및 한 개의 ASIC 소자를 포함할 수 있다. 이는 예시적인 것이며, 반도체 패키지(10)가 포함할 수 있는 HBM 소자 및 ASIC 소자의 개수는 다양하게 변형될 수 있다.
도 2c를 참조하면, 제1 연결 범프(242)와 재배선 패턴(220)은 인터포저 관통 전극(230)을 통해 전기적으로 연결될 수 있다. 즉, 인터포저 관통 전극(230)중 일부 개는 제1 연결 범프(242)와 동일한 수직 평면에 위치할 수 있다. 즉, 더미 범프는 인터포저 관통 전극(230)을 통해 제1, 제2 또는 제3 적층칩부(500, 600)와 전기적으로 연결될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지(10)의 평면도이다.
도 3을 참조하면, 패키지 베이스 기판(100) 상에 인터포저(200) 및 수동 소자부(300)가 배치되고, 상기 수동 소자부(300)의 전원 단자(320)와 상기 인터포저(200)의 제1 연결 범프(242)는 전위 플레이트를 통해 연결될 수 있다. 상기 전위 플레이트는 파워 플레인(PP)이라 칭할 수 있다.
상술한 바와 같이, 본 실시예의 반도체 패키지(10)는 상기 파워 플레인(PP)의 길이가 감소하고, 파워 플레인(PP)의 구조가 단순화되어, 반도체 패키지(10)의 신뢰성이 향상될 수 있다.
제2 연결 범프(244)는 매트릭스(matrix) 형태로 배치될 수 있다. 제1 연결 범프(242)는 제2 연결 범프(244)가 배치된 영역의 가장자리를 따라서 배치될 수 있다. 제1 연결 범프(242)는 제2 연결 범프(244)가 배치된 영역의 가장자리를 따라서 모두 위치하는 것으로 도시되었으나 이에 한정되지 않으며, 제2 연결 범프(244)가 배치된 영역의 한 개 내지 세 개의 가장 자리를 따라서 배치될 수 있다. 상술한 바와 같이, 인터포저(200)의 측면과 제2 연결 범프(244)에 의해 정의되는 내부 공간의 측면 사이에서 제1 또는 제2 수평 방향(X 방향, Y방향)을 따라서 제1 연결 범프(242)는 4개 내지 6개가 배치될 수 있다. 도 3에서 나타낸 하나의 반도체 패키지(10)가 포함하는 제1 및 제2 연결 범프(242, 244)의 개수는 예시적인 것으로, 제1 및 제2 연결 범프(242, 244)의 개수는 다양하게 변할 수 있다.
또한, 복수의 수동 소자부(300)는 전원 단자(320)가 인터포저(200)에 상대적으로 가깝게 배치될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(1000)의 구성을 나타낸 단면도다.
도 1 및 도 4를 함께 참조하면, 반도체 패키지(1000)는 패키지 베이스 기판(100), 인터포저(200), 수동 소자부(300), 제1 내지 제3 적층칩부(400, 500, 600), 몰딩 층(700) 및 방열 구조체(800)를 포함할 수 있다.
패키지 베이스 기판(100), 인터포저(200), 수동 소자부(300), 제1 내지 제3 적층칩부(400, 500, 600)은 도 1 내지 도 3에서 보인 것과 대략 유사한 바, 설명은 생략한다. 상기 제1 내지 제3 적층칩부(400, 500, 600) 각각의 상면은 동일한 평면에 위치할 수 있다.
몰딩 층(700)은 인터포저(200)의 상면부터 제1 내지 제3 적층칩부(400, 500, 600)의 측면을 덮을 수 있다. 몰딩 층(700)은 인터포저(200) 및 제1 및 제2 적층칩부(400, 500)를 보호할 수 있다.
또한, 몰딩 층(700)의 하면은 인터포저(200)의 상면과 실질적으로 동일한 평면에 위치할 수 있고, 몰딩 층(700)의 상면은 제1 내지 제3 적층칩부(400, 500, 600) 각각의 상면과 동일한 평면에 위치할 수 있으며, 몰딩 층(700)의 측면은 인터포저(200)의 측면과 동일한 평면에 위치할 수 있다.
몰딩 층(700)은 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 포함할 수 있다. 다만 이에 한정되지 않고, 몰딩 층(700)은 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등과 같은 다양한 물질을 포함할 수 있다.
반도체 패키지(1000)는 몰딩 층(700) 상에 방열 구조체(800)를 포함할 수 있다. 방열 구조체(800)는 반도체 물질로 이루어질 수 있다. 예를 들면, 방열 구조체(800)는 실리콘(Si)을 포함할 수 있다. 또는 방열 구조체(800)는 저머늄(Ge)과 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 예를 들면, 방열 구조체(800)는 제1 기판과 동일 물질로 이루어질 수 있다.
방열 구조체(800)는 제1 내지 제5 반도체 칩들(410, 420, 610, 620) 각각보다 열전도도가 높은 물질로 형성될 수 있다. 예를 들어, 방열 구조체(800)는 구리(Cu)를 포함할 수 있다. 예를 들어, 방열 구조체(800)는 전기 도금 구리(Electro-Plating Cu)를 포함할 수 있다. 전기 도금은 전해(electro)에 의해 금속의 코팅을 방열 구조체(800)에 형성할 수 있다.
방열 구조체(800)는 복수의 층으로 형성될 수 있다. 복수의 층은 동일한 하나의 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다. 물론, 방열 구조체(800)의 재질이 구리(Cu)에 한정되는 것은 아니다. 예컨대, 방열 구조체(800)는 열전도도가 좋은 금속으로 형성될 수 있다. 예를 들어, 방열 구조체(800)는 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
또한, 몰딩 층(700)과 방열 구조체(800)는 접착 층(810)에 의해 서로 접착될 수 있다. 상기 접착 층(810)은 열전달 물질(Thermal Interface Material, TIM)을 포함할 수 있다. 접착 층(810)의 하면은 제1 내지 제3 적층칩부(400, 500, 600) 각각의 상면 및 몰딩 층(700)의 상면과 실질적으로 동일한 평면에 위치할 수 있다. 또한, 접착 층(810)의 상면은 방열 구조체(800)의 하면과 실질적으로 동일한 평면에 위치할 수 있다.
도면에서는 예시적으로 본 발명의 반도체 패키지(1000)가 2.5차원 적층 구조를 갖는 것으로 도시되었지만, 본 발명의 실시예는 이에 한정되지 않는다.
반도체 패키지(1000)는 패키지 온 패키지(Package on package, PoP) 타입의 반도체 패키지(1000)를 구성하는 하부 반도체 패키지(1000) 또는 상부 반도체 패키지(1000)일 수 있다.
반도체 패키지(1000)는 3차원 구조 반도체 패키지(1000)일 수 있다. 3차원 구조 반도체 패키지(1000)는 동일하거나 상이한 반도체 칩들을 여러 겹 수직으로 적층하여, 반도체 칩들간의 거리를 감소시킬 수 있다. 상기 반도체 칩들은 각각의 관통 전극들을 가져, 다른 반도체 칩들과의 자료 전송에 걸리는 시간을 단축시킬 수 있다. 3차원 구조 반도체 패키지(1000)는 다양한 종류의 반도체 칩들을 자유롭게 배치할 수 있어, 반도체 칩들간의 데이터 처리 속도를 상승시킬 수 있다.
본 발명의 일 실시예에 따르면, 반도체 패키지(1000)가 WLP(Wafer Level Package)이고, 패키지 연결 단자 또는 외부 접속 패드가 반도체 칩 영역 외부에도 존재하거나 또는 반도체 칩 영역 내부에만 존재하는 팬 아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP) 또는 팬 인 웨이퍼 레벨 패키지(Fan-In Wafer Level Package, FIWLP) 일 수 있다.
예를 들면, 반도체 패키지(1000)는 인터포저(200) 또는 반도체 기판을 먼저 형성한 후에, 인터포저(200) 또는 반도체 기판 상에 적어도 하나의 반도체 칩을 실장하는 칩-라스트 팬-아웃 패키지(Chip Last Fan Out Semiconductor Package)일 수 있다. 다른 실시예에서, 반도체 패키지(1000)는 적어도 하나의 반도체 칩을 테이프 위에 실장시키고, 반도체 칩의 주변을 몰딩 층으로 둘러 싼 후, 인터포저(200) 또는 반도체 기판을 연결시키는 칩-퍼스트 패키지(Chip-First Package) 구조 일 수 있다 일부 실시 예에서, 반도체 패키지(1000)는 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FOPLP)일 수 있다.
예를 들어, 반도체 패키지(1000)는 복수의 반도체 칩들을 포함할 수 있고, 상기 반도체 패키지(1000)는 서로 다른 종류의 복수의 반도체 칩들이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(system-in-package)일 수 있다.
10, 1000: 반도체 패키지, 100: 패키지 베이스 기판 200: 인터포저, 300: 수동 소자부 400: 제1 적층칩부, 500: 제2 적층칩부, 600: 제3 적층칩부, 700: 몰딩 층, 800: 방열 구조체

Claims (10)

  1. 패키지 베이스 기판;
    상기 패키지 베이스 기판 상에 배치되며, 인터포저 관통 전극, 제1 연결 범프 및 제2 연결 범프를 포함하는 인터포저;
    상기 인터포저 상에 배치되며, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되는 하나 이상의 제2 반도체 칩을 포함하는 제1 적층칩부; 및
    상기 패키지 베이스 기판 상에 상기 인터포저와 수평 방향으로 이격되어 배치되는 수동 소자부;를 포함하고,
    상기 제1 연결 범프는 더미 범프이며,
    상기 제1 연결 범프와 상기 수동 소자부의 전원 단자는 상기 패키지 베이스 기판의 전위 플레이트를 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 패키지 베이스 기판은 복수의 배선 레이어를 포함하며,
    상기 전위 플레이트는 상기 복수의 배선 레이어 중 최상단에 위치한 배선 레이어에 배치되는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 연결 범프와 상기 수동 소자부의 전원 단자가 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지
  4. 제1 항에 있어서,
    상기 제1 반도체 칩은 상기 제2 반도체 칩을 제어하는 버퍼 칩이며,
    상기 제2 반도체 칩은 메모리 셀 칩인 것을 특징으로 하는 반도체 패키지
  5. 제1 항에 있어서,
    상기 인터포저 관통 전극은, 상기 제1 연결 범프와 수직 방향으로 중첩되지 않는 것을 특징으로 하는 반도체 패키지.
  6. 패키지 베이스 기판;
    상기 패키지 베이스 기판 상에 배치되며, 인터포저 관통 전극, 제1 연결 범프, 제2 연결 범프를 포함하는 인터포저;
    상기 인터포저 상에 배치되며, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되는 하나 이상의 제2 반도체 칩을 포함하는 제1 적층칩부;
    상기 인터포저 상에 배치되며, 상기 제1 적층칩부와 수평 방향으로 이격되어 배치되는 하나 이상의 제3 반도체 칩을 포함하는 제2 적층칩부; 및
    상기 패키지 베이스 기판 상에 배치되며, 상기 제1 적층칩부 및 상기 제2 적층칩부와 수평 방향으로 이격되어 배치되는 복수의 수동 소자부;를 포함하고,
    상기 인터포저는 상기 인터포저를 수직적으로 관통하는 복수의 인터포저 관통 전극을 포함하고,
    상기 제1 연결 범프는 더미 범프이고,
    평면적 관점에서, 상기 복수의 수동 소자부는 상기 복수의 제1 연결 범프를 둘러싸며,
    상기 제1 연결 범프와 상기 수동 소자부의 전원 단자는 상기 패키지 베이스 기판의 전위 플레이트를 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 패키지 베이스 기판은 복수의 배선 레이어을 포함하며,
    상기 전위 플레이트는,
    상기 복수의 배선 레이어 중 최상단에 위치한 배선 레이어에 배치되고,
    단일 배선 레이어에만 배치되는 것을 특징으로 반도체 패키지.
  8. 복수의 배선 레이어를 포함하는 패키지 베이스 기판;
    상기 패키지 베이스 기판 상에 배치되며, 인터포저 관통 전극, 복수의 제1 연결 범프 및 복수의 제2 연결 범프를 포함하는 인터포저;
    상기 인터포저 상에 배치되며, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되는 하나 이상의 제2 반도체 칩을 포함하는 제1 적층칩부;
    상기 인터포저 상에 배치되며, 상기 제1 적층칩부와 수평 방향으로 이격되어 배치되는 하나 이상의 제3 반도체 칩을 포함하는 제2 적층칩부; 및
    상기 패키지 베이스 기판 상에 배치되며, 상기 제1 적층칩부 및 상기 제2 적층칩부와 수평 방향으로 이격되어 배치되는 복수의 수동 소자부;를 포함하고,
    상기 인터포저 관통 전극과 상기 제2 연결 범프는 전기적으로 연결되며,
    상기 제1 연결 범프는 더미 범프이고,
    상기 제1 반도체 칩은 상기 제2 반도체 칩을 제어하는 버퍼 칩이며,
    상기 제2 반도체 칩은 메모리 셀 칩이고,
    상기 제3 반도체 칩은 메모리 셀 칩 및 로직 칩을 포함하며,
    상기 수동 소자부는 캐패시터(capacitor)를 포함하며,
    평면적 관점에서, 상기 복수의 수동 소자부는 상기 복수의 제1 연결 범프를 둘러싸며,
    상기 제1 연결 범프와 상기 수동 소자부는 상기 패키지 베이스 기판의 전위 플레이트를 통해 전기적으로 연결되고,
    상기 전위 플레이트는 상기 복수의 배선 레이어 중 최상단에 위치한 배선 레이어에 배치되며,
    상기 전위 플레이트는 단일 배선 레이어에만 배치되고,
    상기 전위 플레이트는 파워 패스(power path)인 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 최상단에 위치한 배선 레이어의 두께의 범위는 5μm 내지 20μm 인 것을 특징으로 하는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 캐패시터는 전원 단자와 그라운드(ground)를 전기적으로 연결하는 디커플링 캐패시터(decoupling capacitor)인 것을 특징으로 하는 반도체 패키지.
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