KR20230070083A - 표시패널, 이를 포함하는 표시장치 및 표시패널의 제조방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 표시패널은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향이 정의하는 평면에 평행한 베이스면을 제공하는 베이스 기판, 상기 베이스 기판 상에 배치된 회로층, 상기 회로층 상에 제1 영역에 배치된 제1 전극, 상기 회로층 상에 제2 영역에 배치되어 상기 제1 전극으로부터 이격된 보조전극, 상기 제1 전극 및 상기 보조전극 상에 배치되고 상기 보조전극에 중첩하는 복수의 개구부들을 포함하는 유기층, 및 상기 유기층 상에 배치된 제2 전극을 포함하고, 상기 제2 전극은 상기 복수의 개구부들 각각을 통해 상기 보조전극과 전기적으로 연결되고, 상기 유기층 중 적어도 일부는 상기 복수의 개구부들 각각을 둘러싸는 형상을 가지는 복수의 돌출부들을 포함하고, 평면상에서 상기 복수의 돌출부 각각의 상기 제1 방향으로의 폭은 7 μm 이상이다.
Description
본 발명은 표시패널, 이를 포함하는 표시장치 및 표시패널의 제조방법에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 표시패널, 이를 포함하는 표시장치 및 표시패널의 제조방법에 관한 것이다.
텔레비전, 휴대전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시패널을 구비할 수 있다. 표시패널은 복수 개의 화소들을 포함할 수 있고, 화소들 각각은 광을 생성하는 발광 소자 및 발광 소자에 연결된 구동 소자를 포함할 수 있다.
발광 소자들 중 유기 발광 소자를 구비하는 표시패널은 넓은 시야각, 빠른 응답 속도 및 낮은 소비 전력 등과 같은 장점을 가지고 있어, 차세대 표시패널로 주목을 받고 있다. 그러나 전자 장치의 대면적화에 따라, 표시패널의 휘도 불균일이 발생하는 문제점이 있다.
본 발명은 휘도가 균일하고 신뢰성이 향상된 표시패널 및 이를 제조하는 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 신뢰성이 향상된 표시패널을 포함하는 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시패널은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향이 정의하는 평면에 평행한 베이스면을 제공하는 베이스 기판, 상기 베이스 기판 상에 배치된 회로층, 상기 회로층 상에 제1 영역에 배치된 제1 전극, 상기 회로층 상에 제2 영역에 배치되어 상기 제1 전극으로부터 이격된 보조전극, 상기 제1 전극 및 상기 보조전극 상에 배치되고 상기 보조전극에 중첩하는 복수의 개구부들을 포함하는 유기층, 및 상기 유기층 상에 배치된 제2 전극을 포함하고, 상기 제2 전극은 상기 복수의 개구부들 각각을 통해 상기 보조전극과 전기적으로 연결되고, 상기 유기층 중 적어도 일부는 상기 복수의 개구부들 각각을 둘러싸는 형상을 가지는 복수의 돌출부들을 포함하고, 평면상에서 상기 복수의 돌출부 각각의 상기 제1 방향으로의 폭은 7 μm 이상이다.
상기 복수의 개구부 각각의 상기 제1 방향으로의 폭은 상기 복수의 돌출부 각각의 상기 제1 방향으로의 폭의 0.6 배 이상 0.8 배 이하일 수 있다.
상기 제2 전극의 면저항은 30Ω/□ 이하일 수 있다.
상기 제2 전극의 두께는 50 Å 이상일 수 있다.
상기 유기층은 상기 복수의 개구부를 20만개 이상 100만개 이하로 포함할 수 있다.
상기 유기층은 상기 제1 전극 상에 배치되고, 상기 제1 보조전극에 중첩하는 제1 개구부를 포함하는 제1 스택, 상기 제1 스택 상에 배치되고, 상기 제1 개구부와 중첩하는 제2 개구부를 포함하는 전하 생성층, 상기 전하 생성층 상에 배치되고, 상기 제1 개구부 및 상기 제2 개구부와 중첩하는 제3 개구부를 포함하는 제2 스택을 포함할 수 있다.
상기 제1 스택은 상기 제1 전극과 중첩하는 제1 발광층을 포함하고, 상기 제2 스택은 상기 제1 전극과 중첩하는 제2 발광층을 포함하며, 상기 제1 발광층은 상기 제2 발광층과 상이한 컬러의 광을 발광할 수 있다.
본 발명의 일 실시예에 따른 표시패널은 상기 제2 전극 상에 배치된 캡핑층, 및 상기 캡핑층 상에 배치된 봉지층을 더 포함하고, 상기 봉지층은 복수의 무기막들 및 상기 복수의 무기막들 사이에 배치된 적어도 하나의 유기막을 포함할 수 있다.
상기 보조전극 각각은 평면상에서 원형 또는 직사각형 형상을 가질 수 있다.
상기 보조전극의 상기 제1 방향으로의 폭은 7 μm 이상 60 μm 이하일 수 있다.
상기 베이스 기판은 제1 파장 영역의 광을 제공하는 제1 발광 영역, 상기 제1 파장 영역과 상이한 제2 파장 영역의 광을 제공하는 제2 발광 영역, 상기 제1 파장 영역 및 상기 제2 파장 영역과 상이한 제3 파장 영역의 광을 제공하는 제3 발광 영역, 및 상기 제1 내지 제3 발광 영역들 각각을 둘러싸는 비발광 영역으로 구분되고, 상기 보조전극은 상기 비발광 영역에 배치될 수 있다.
상기 제1 발광 영역, 상기 제2 발광 영역 및 상기 제3 발광 영역 각각은 복수로 제공되고, 상기 보조전극은 상기 복수의 제1 발광 영역 사이에 배치될 수 있다.
상기 복수의 제1 발광 영역 중 상기 제1 방향을 따라 인접한 두 제1 발광 영역 사이의 거리를 제1 거리로 정의할 때, 상기 보조전극의 상기 제1 방향으로의 폭은 상기 제1 거리의 4% 이상 20% 이하일 수 있다.
상기 유기층은 상기 개구부에 중첩하는 개구 영역, 상기 개구부를 둘러싸는 중간 영역, 및 상기 중간 영역을 둘러싸고, 상기 돌출부가 배치된 돌출 영역을 포함하고, 상기 중간 영역에서의 상기 유기층의 기울기는 상기 돌출 영역에서의 상기 유기층의 기울기보다 작을 수 있다.
본 발명의 일 실시예에 따른 표시장치는 소스광을 출력하는 발광층을 포함하는 표시패널, 및 상기 표시패널 상에 배치되고, 상기 소스광을 투과하거나 상기 소스광의 파장을 변환시키는 복수의 광 제어패턴을 포함하는 광 제어부재를 포함하고, 상기 표시패널은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향이 정의하는 평면에 평행한 베이스면을 제공하는 베이스 기판, 상기 베이스 기판 상에 배치된 회로층, 상기 회로층 상에 제1 영역에 배치된 제1 전극, 상기 회로층 상에 제2 영역에 배치되어 상기 제1 전극으로부터 이격된 보조전극, 상기 제1 전극 및 상기 보조전극 상에 배치되고 상기 보조전극에 중첩하는 복수의 개구부들을 포함하는 유기층, 및 상기 유기층 상에 배치된 제2 전극을 포함하고, 상기 제2 전극은 상기 복수의 개구부들 각각을 통해 상기 보조전극과 전기적으로 연결되고, 상기 유기층 중 적어도 일부는 상기 복수의 개구부들 각각을 둘러싸는 형상을 가지는 복수의 돌출부들을 포함하고, 평면상에서 상기 복수의 돌출부 각각의 상기 제1 방향으로의 폭은 7 μm 이상이다.
상기 복수의 광 제어패턴 중 적어도 하나는 양자점을 포함할 수 있다.
상기 광 제어 부재는 상기 복수의 광 제어패턴 각각의 사이에 배치되는 차광패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시패널 제조방법은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향이 정의하는 평면에 평행한 베이스면을 제공하는 베이스 기판, 상기 베이스 기판 상에 배치된 화소 전극, 및 상기 화소 전극과 동일 층 상에 배치된 보조전극을 포함하는 대상 기판 제공 단계, 상기 화소 전극 및 상기 보조전극 상에 발광층을 포함하는 유기층을 형성하는 단계, 레이저를 조사하여 상기 보조전극 상에 배치된 상기 유기층을 관통하는 개구부 및 상기 개구부에 인접한 돌출부를 형성하는 단계, 및 상기 유기층 상에 대향 전극을 형성하는 단계를 포함하고, 상기 대향 전극은 상기 개구부를 통해 상기 보조전극에 전기적으로 연결되고, 평면상에서 상기 돌출부의 상기 제1 방향으로의 폭은 7 μm 이상이다.
상기 레이저에 의해 상기 돌출부는 상기 개구부 형성 단계에 동시에 형성되고, 상기 돌출부는 평면상에서 상기 개구부를 둘러쌀 수 있다.
상기 개구부 및 상기 돌출부를 형성하는 단계에서, 상기 개구부 및 상기 돌출부 사이에 배치되는 중간부가 형성되고, 상기 중간부의 기울기는 상기 돌출부가 배치된 상기 유기층의 기울기보다 작을 수 있다.
본 발명의 일 실시예의 표시패널에 따르면, 제2 전극과 제2 전압이 인가되는 보조전극의 일부가 접속되어 IR 드롭 현상이 방지되어 화소의 휘도 불균일이 방지될 수 있는 한편, 표시패널의 개구율이 일정 수준 이상으로 확보되어, 표시패널의 표시 효율이 개선될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 1c는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 3a은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 3b는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4a는 본 발명의 일 실시예에 따른 표시패널의 확대 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 홀 영역에 대응하는 표시 패널의 평면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 홀 영역에 대응하는 표시 패널의 단면도들이다.
도 8a는 본 발명의 일 실시예에 따른 홀 영역에 대응하는 표시 패널의 단면도이다.
도 8b는 본 발명의 일 실시예에 따른 발광 소자의 적층 구조를 간략히 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 제조 방법을 도시한 순서도이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 표시 패널 제조 방법의 일 단계에 대응하는 단면도들이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 1c는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 3a은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 3b는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4a는 본 발명의 일 실시예에 따른 표시패널의 확대 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 홀 영역에 대응하는 표시 패널의 평면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 홀 영역에 대응하는 표시 패널의 단면도들이다.
도 8a는 본 발명의 일 실시예에 따른 홀 영역에 대응하는 표시 패널의 단면도이다.
도 8b는 본 발명의 일 실시예에 따른 발광 소자의 적층 구조를 간략히 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 제조 방법을 도시한 순서도이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 표시 패널 제조 방법의 일 단계에 대응하는 단면도들이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "직접 배치"된다는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 배치"된다는 것은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치하는 것을 의미하는 것일 수 있다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 표시패널, 표시장치 및 표시패널의 제조방법에 대하여 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 1c는 일 실시예에 따른 전자 장치의 블록도이다.
전자장치(ED)는 전기적 신호에 따라 활성화되며 영상을 표시하는 장치일 수 있다. 전자장치(ED)는 다양한 실시예들을 포함할 수 있고, 예를 들어, 전자장치(ED)는 텔레비전, 외부 광고판 등과 같은 대형 장치를 비롯하여, 모니터, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 중소형 장치를 포함할 수 있다. 한편, 전자장치(ED)의 실시예들은 예시적인 것으로, 본 발명의 개념에 벗어나지 않는 이상 어느 하나에 한정되지 않는다.
도 1a를 참조하면, 전자장치(ED)는 제1 방향(DR1)으로 연장된 장변들을 갖고, 제2 방향(DR2)으로 연장된 단면들을 갖는 직사각형 형상일 수 있다. 그러나 이에 한정되지 않고, 전자장치(ED)는 원형, 다각형 등의 다양한 형상을 가질 수 있다.
전자장치(ED)는 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면에 평행한 표시면(IS)을 통해 제3 방향(DR3)으로 영상(IM)을 표시할 수 있다. 제3 방향(DR3)은 표시면(IS)의 법선 방향에 평행할 수 있다. 영상(IM)이 표시되는 표시면(IS)은 전자장치(ED)의 전면(front surface)에 대응될 수 있다. 영상(IM)은 동적인 영상은 물론, 정지 영상을 포함할 수 있다. 도 1a는 영상(IM)의 일 예로 아이콘 이미지들을 도시하였다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)이 정의될 수 있다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)될 수 있고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)에 평행할 수 있다. 제3 방향(DR3)을 따라 정의되는 전면과 배면 사이의 이격 거리는 부재(또는 유닛)의 두께에 대응될 수 있다. 본 명세서에서, 제3 방향(DR3)은 "두께 방향" 으로 지칭될 수 있다.
본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다. 본 명세서에서 "단면 상에서"는 제1 방향(DR1) 또는 제2 방향(DR2)에서 바라본 상태로 정의될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
도 1a는 평면형 표시면(IS)을 갖는 전자장치(ED)를 예시적으로 도시하였다. 그러나 전자장치(ED)의 표시면(IS)의 형태는 이에 제한되지 않고, 곡면형이거나 입체형 일 수 있다.
전자장치(ED)는 플렉서블(flexible)한 것일 수 있다. “플렉서블”이란 휘어질 수 있는 특성을 의미하며, 완전히 접히는 구조에서부터 수 나노미터 수준으로 휠 수 있는 구조까지 모두 포함하는 것일 수 있다. 예를 들어, 플렉서블 전자장치(ED)는 커브드(curved) 표시 장치 또는 폴더블(foldable) 표시 장치를 포함할 수 있다. 그러나, 이에 한정되지 않고, 전자장치(ED)는 리지드(rigid)한 것 일 수 있다.
전자장치(ED)의 표시면(IS)은 표시부(D-DA) 및 비표시부(D-NDA)를 포함할 수 있다. 표시부(D-DA)는 영상(IM)이 표시 될 수 있다. 사용자는 표시부(D-DA)를 통해 영상(IM)을 시인할 수 있다. 본 실시예에서, 표시부(D-DA)는 직사각형 형상을 갖는 것으로 도시되었으나, 이는 예시적으로 도시한 것이며, 표시부(D-DA)는 다양한 형상을 가질 수 있다.
비표시부(D-NDA)는 영상(IM)을 표시하지 않을 수 있다. 비표시부(D-NDA)는 소정의 컬러를 가지며 광을 차단하는 부분에 대응될 수 있다. 비표시부(D-NDA)는 표시부(D-DA)에 인접할 수 있다. 예를 들어, 비표시부(D-NDA)는 표시부(D-DA)의 외측에 배치되어 표시부(D-DA)를 둘러쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 비표시부(D-NDA)는 표시부(D-DA)의 일 측에만 인접하거나, 전자장치(ED)의 전면이 아닌 측면에 배치될 수 있고, 이에 한정되지 않고 비표시부(D-NDA)는 생략될 수도 있다.
한편, 일 실시예의 전자장치(ED)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 외부에서 제공되는 압력, 온도, 광 등의 다양한 형태를 가질 수 있다. 외부 입력은 전자장치(ED)에 접촉(예를 들어, 사용자의 손 또는 펜에 의한 접촉)하는 입력뿐 아니라, 전자장치(ED)와 근접하여 인가되는 입력(예를 들어, 호버링)을 포함할 수 있다.
도 1b를 참조하면, 전자장치(ED)는 윈도우(WM), 표시 모듈(DM) 및 케이스(HAU)를 포함할 수 있다. 표시 모듈(DM)은 표시패널(DP) 및 광 제어 부재(LCM)를 포함할 수 있다.
윈도우(WM)와 케이스(HAU)는 결합하여 전자장치(ED)의 외관을 정의할 수 있고, 표시 모듈(DM)과 같은 전자장치(ED)의 구성들을 수용할 수 있는 내부 공간을 제공할 수 있다.
윈도우(WM)는 표시 모듈(DM) 상에 배치될 수 있다. 윈도우(WM)는 외부 충격으로부터 표시 모듈(DM)을 보호할 수 있다. 윈도우(WM)의 전면은 상술한 전자장치(ED)의 표시면(IS)에 대응될 수 있다. 윈도우(WM)의 전면은 투과 영역(TA) 및 베젤 영역(BA)을 포함할 수 있다.
윈도우(WM)의 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 윈도우(WM)는 투과 영역(TA)을 통해 표시 모듈(DM)이 제공하는 영상을 투과 시킬 수 있고, 사용자는 해당 영상을 시인할 수 있다. 투과 영역(TA)은 표시 장치(DD)의 표시부(D-DA)에 대응될 수 있다.
윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리, 사파이어, 또는 플라스틱을 포함할 수 있다. 윈도우(WM)는 단층 또는 다층 구조를 가질 수 있다. 윈도우(WM)는 광학적으로 투명한 기판 상에 배치된 지문 방지층, 위상 제어층, 하드 코팅층과 같은 기능층들을 더 포함할 수 있다.
윈도우(WM)의 베젤 영역(BA)은 소정의 컬러를 포함하는 물질이 증착, 코팅 또는 인쇄된 영역으로 제공될 수 있다. 윈도우(WM)의 베젤 영역(BA)은 베젤 영역(BA)에 중첩하여 배치된 표시 모듈(DM)의 일 구성이 외부에 시인되는 것을 방지할 수 있다. 베젤 영역(BA)은 전자장치(ED)의 비표시부(D-NDA)에 대응될 수 있다.
표시 모듈(DM)은 윈도우(WM)와 케이스(HAU) 사이에 배치될 수 있다. 표시 모듈(DM)은 전기적 신호에 따라 영상을 표시할 수 있다. 표시 모듈(DM)은 표시 영역(DA) 및 표시 영역(DA)에 인접한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 표시 영역(DA)은 표시 모듈(DM)에서 제공되는 영상을 출사하는 영역일 수 있다. 표시 모듈(DM)의 표시 영역(DA)은 상술한 투과 영역(TA)에 대응할 수 있다. 한편, 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 "서로 중첩한다"는 것을 의미하고 동일한 면적 및/또는 동일한 형상을 갖는 것으로 제한되지 않는다. 표시 영역(DA)에 표시되는 영상은 투과 영역(TA)을 통해 외부에서 시인 될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접할 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 그러나 이에 한정되지 않고, 비표시 영역(NDA)은 다양한 형상으로 정의될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 구동하기 위한 구동 회로나 구동 배선, 전기적 신호를 제공하는 각종 신호 라인들, 패드들이 배치되는 영역일 수 있다. 표시 모듈(DM)의 비표시 영역(NDA)은 상술한 베젤 영역(BA)에 대응할 수 있다. 비표시 영역(NDA)에 배치된 표시 모듈(DM)의 구성들은 베젤 영역(BA)에 의해 외부에 시인되는 것이 방지될 수 있다.
일 실시예에 따른 표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시패널(DP)은 유기 발광 표시패널, 무기 발광 표시패널 또는 퀀텀닷(quantum dot) 발광 표시패널일 수 있다. 유기 발광 표시패널의 발광층은 유기 발광 물질을 포함할 수 있고, 무기 발광 표시패널의 발광층은 무기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시패널(DP)은 유기 발광 표시패널로 설명된다.
광 제어 부재(LCM)는 표시패널(DP) 상에 배치될 수 있다. 광 제어 부재(LCM)는 표시패널(DP) 상에 제공된 후, 실링 부재를 이용한 합착 공정을 통해 표시패널(DP)과 결합될 수 있다. 그러나, 이에 한정되지 않고 광 제어 부재(LCM)는 표시패널(DP) 상에 직접 배치될 수 있다. 본 명세서에서 별도의 접착층 또는 접착 부재가 배치되지 않고 연속 공정에 의해 형성되는 것을 "직접 배치된다"로 표현할 수 있다. 예를 들어, "광 제어 부재(LCM)가 표시패널(DP) 상에 직접 배치 된다"는 표현은 표시패널(DP)이 형성된 이후, 표시패널(DP)이 제공하는 베이스 면 상에 광 제어 부재(LCM)의 구성이 연속 공정을 통해 형성되는 것을 나타낼 수 있다.
광 제어 부재(LCM)는 표시패널(DP)에서 제공하는 소스광의 광학 성질을 변환 시킬 수 있는 광 제어 패턴들을 포함할 수 있다. 광 제어 부재(LCM)는 선택적으로 소스광의 파장이나 색을 변환시키거나, 소스광을 투과 시킬 수 있다. 광 제어 부재(LCM)는 전자장치(ED)에서 출광되는 광의 색 순도나 색 재현율을 제어할 수 있고, 전자장치(ED)의 외부로부터 입사되는 외광의 반사를 방지할 수 있다.
케이스(HAU)는 표시 모듈(DM) 아래 배치되어 표시 모듈(DM)을 수용할 수 있다. 케이스(HAU)는 외부로부터 가해지는 충격을 흡수하며, 표시 모듈(DM)로 침투되는 이물질/수분 등을 방지하여 표시 모듈(DM)을 보호할 수 있다. 일 실시예의 케이스(HAU)는 복수의 수납 부재들이 결합된 형태로 제공될 수 있다.
한편, 표시 모듈(DM)은 입력 감지 유닛을 더 포함할 수 있다. 입력 감지 유닛은 전자장치(ED)의 외부에서 인가되는 외부 입력의 좌표 정보를 획득할 수 있다. 입력 감지 유닛은 표시패널(DP)과 광 제어 부재(LCM) 사이에 배치될 수 있다. 예를 들어, 입력 감지 유닛은 연속 공정을 통해 표시패널(DP) 상에 직접 배치되거나 이에 한정되지 않고, 별도로 제작되어 표시패널(DP) 상에 접착층을 통해 부착될 수 있다.
도 1b는 전자장치(ED)의 구성을 간략히 도시하였지만, 실질적으로 일 실시예에서 전자장치(ED)는 도 1c에 도시된 것처럼 다양한 기능성 모듈들을 포함할 수 있다. 도 1c를 참조하면, 전자장치(ED)는 전자 모듈(EM), 전원 모듈(PSM), 표시장치(DD), 및 전자광학 모듈(ELM)을 포함할 수 있다.
전자 모듈(EM)은 제어 모듈(100), 무선통신 모듈(200), 영상입력 모듈(300), 음향입력 모듈(400), 음향출력 모듈(500), 메모리(600), 및 외부 인터페이스 모듈(700) 등을 포함할 수 있다. 모듈들은 회로기판에 실장되거나, 플렉서블 회로기판을 통해 전기적으로 연결될 수 있다. 전자 모듈(EM)은 전원 모듈(PSM)과 전기적으로 연결될 수 있다.
제어 모듈(100)은 전자장치(ED)의 전반적인 동작을 제어할 수 있다. 예를 들어 제어 모듈(100)은 사용자 입력에 부합하게 표시장치(DD)를 활성화시키거나, 비활성화 시킬 수 있다. 제어 모듈(100)은 사용자 입력에 부합하게 영상입력 모듈(300), 음향입력 모듈(400), 및 음향출력 모듈(500) 등을 제어할 수 있다. 제어 모듈(100)은 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
무선통신 모듈(200)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(200)은 일반 통신회선을 이용하여 음성 신호를 송/수신할 수 있다. 무선통신 모듈(200)은 송신할 신호를 변조하여 송신하는 송신 회로(220)와, 수신되는 신호를 복조하는 수신 회로(240)를 포함할 수 있다.
영상입력 모듈(300)은 영상 신호를 처리하여 표시장치(DD)에 표시 가능한 영상 데이터로 변환할 수 있다. 음향입력 모듈(400)은 녹음 모드 또는 음성 인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력받아 전기적인 음성 데이터로 변환할 수 있다. 음향출력 모듈(500)은 무선통신 모듈(200)로부터 수신된 음향 데이터 또는 메모리(600)에 저장된 음향 데이터를 변환하여 외부로 출력할 수 있다.
외부 인터페이스 모듈(700)은 외부 충전기, 유/무선 데이터 포트, 및 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 할 수 있다.
전원 모듈(PSM)은 전자장치(ED)의 전반적인 동작에 필요한 전원을 공급할 수 있다. 전원 모듈(PSM)은 통상의 베터리 장치를 포함할 수 있다.
전자광학 모듈(ELM)은 광 신호를 출력하거나 수신하는 전자 부품일 수 있다. 전자광학 모듈(ELM)은 표시장치(DD)의 일부 영역을 통해 광 신호를 송신 또는 수신할 수 있다. 본 실시예에서 전자광학 모듈(ELM)은 카메라 모듈(CAM) 및 센서 모듈(SNM)을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시패널의 단면도이다. 도 2를 참조하면, 표시패널(DP)은 베이스 기판(BS), 회로층(DP-CL), 표시 소자층(DP-LED) 및 봉지층(TFE1)을 포함할 수 있다.
베이스 기판(BS)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 베이스 기판(BS)은 회로층(DP-CL)이 배치되는 베이스 면을 제공 할 수 있다. 베이스 기판(BS)은 리지드 한 기판이거나 이에 한정되지 않고, 플렉서블한 기판일 수 있다. 베이스 기판(BS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면에 평행한 베이스면을 제공하며, 베이스 기판(BS)의 베이스면 상에는 회로층(DP-CL), 표시 소자층(DP-LED), 및 봉지층(DP-LED)이 순차적으로 배치될 수 있다. 한편, 상술한 제3 방향(DR3)은 베이스 기판(BS)의 베이스면에 수직한 방향일 수 있으며, 회로층(DP-CL), 표시 소자층(DP-LED), 및 봉지층(DP-LED)은 제3 방향(DR3)을 따라 순차적으로 배치될 수 있다.
회로층(DP-CL)은 베이스 기판(BS) 상에 배치될 수 있다. 회로층(DP-CL)은 구동 소자들, 신호 라인들 및 신호 패드들을 포함할 수 있다. 표시 소자층(DP-LED)은 표시 영역(DA)에 중첩하여 배치된 발광 소자들을 포함할 수 있다. 표시 소자층(DP-LED)의 발광 소자들은 회로층(DP-CL)의 구동 소자들에 전기적으로 연결되어, 구동 소자의 신호에 따라 표시 영역(DA)을 통해 소스광을 제공할 수 있다.
봉지층(TFE1)은 표시 소자층(DP-LED) 상에 배치되어, 발광 소자들을 밀봉할 수 있다. 봉지층(TFE1)는 복수 개의 박막들을 포함할 수 있다. 봉지층(TFE1)의 박막들은 광학 효율을 향상시키거나 발광 소자들을 보호하기 위해 배치될 수 있다.
도 3a은 본 발명의 일 실시예에 따른 표시패널의 평면도이다. 도 3b는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 3a를 참조하면, 표시패널(DP)은 표시 영역(DA)에 배치된 화소들(PX11~PXnm) 및 화소들(PX11~PXnm)에 전기적으로 연결된 신호 라인들(SL1~SLn, DL1~DLm)을 포함할 수 있다. 표시패널(DP)은 비표시 영역(NDA)에 배치된 구동 회로(GDC) 및 패드들(PD)을 포함할 수 있다.
화소들(PX11~PXnm) 각각은 후술할 발광 소자, 발광 소자에 연결된 복수의 트랜지스터들(예를 들어, 스위칭 트랜지스터, 구동 트랜지스터 등) 및 커패시터 구성되는 화소 구동 회로를 포함할 수 있다. 화소들(PX11~PXnm) 각각은 화소에 인가되는 전기적 신호에 대응하여 광을 발광 할 수 있다. 도 3a는 매트릭스 형태로 배열된 화소들(PX11~PXnm)을 예시적으로 도시하였으나, 화소들(PX11~PXnm)의 배열 형태는 이에 한정되지 않는다.
신호 라인들(SL1~SLn, DL1~DLm)은 스캔 라인들(SL1~SLn) 및 데이터 라인들(DL1~DLm)을 포함할 수 있다. 화소들(PX11~PXnm) 각각은 스캔 라인들(SL1~SLn) 중 대응하는 스캔 라인과 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결될 수 있다. 화소들(PX11~PXnm)의 화소 구동 회로의 구성에 따라 더 많은 종류의 신호 라인이 표시패널(DP)에 구비될 수 있다.
구동 회로(GDC)는 게이트 구동 회로를 포함할 수 있다. 게이트 구동 회로는 게이트 신호들을 생성하고, 게이트 신호들을 스캔 라인들(SL1~SLn)에 순차적으로 출력할 수 있다. 게이트 구동 회로는 화소들(PX11~PXnm)의 화소 구동 회로에 또 다른 제어 신호를 더 출력할 수 있다.
일 실시예에 따른 구동 회로(GDC)와 화소들(PX11~PXnm)은 LTPS(Low Temperature Polycrystalline Silicon) 공정, LTPO(Low Temperature Polycrystalline Oxide) 공정 또는 산화물(Oxide) 반도체 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
패드들(PD)은 비표시 영역(NDA) 상에 일 방향을 따라 배열될 수 있다. 패드들(PD)은 회로 기판에 연결되는 부분일 수 있다. 패드들(PD)은 각각 신호 라인들(SL1~SLn, DL1~DLm) 중 대응되는 신호 라인과 연결될 수 있고, 신호 라인을 통해 대응되는 화소에 전기적으로 연결될 수 있다. 패드들(PD)은 신호 라인들(SL1~SLn, DL1~DLm)과 일체의 형상을 가질 수 있다. 그러나 이에 한정되지 않고, 패드들(PD)은 신호 라인들(SL1~SLn, DL1~DLm)과 다른 층 상에 배치되어 컨택홀을 통해 연결될 수도 있다.
도 3b는 n번째 스캔 라인(SLn), n번째 센싱 라인(SSLn), m번째 데이터 라인(DLm) 및 m번째 레퍼런스 라인(RLm)에 연결된 화소(PXnm)를 예시적으로 도시하였다. 도 3b를 참조하면, 화소(PXnm)는 화소 회로(PC) 및 화소 회로(PC)에 연결된 발광 소자(OLED)를 포함할 수 있다.
화소 회로(PC)는 복수의 트랜지스터들(T1, T2, T3) 및 커패시터(Cst)를 포함할 수 있다. 복수의 트랜지스터들(T1, T2, T3)은 제1 트랜지스터(T1, 또는 구동 트랜지스터), 제2 트랜지스터(T2, 또는 스위칭 트랜지스터) 및 제3 트랜지스터(T3, 센싱 트랜지스터)를 포함할 수 있다. 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각은 박막 트랜지스터일 수 있다.
제1 내지 제3 트랜지스터들(T1, T2, T3)은 NMOS 트랜지스터들일 수 있으나, 이에 한정되지 않고, PMOS 트랜지스터일 수 있다. 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각은 소스(S1, S2, S3), 드레인(D1, D2, D3) 및 게이트(G1, G2, G3)를 포함할 수 있다.
발광 소자(OLED)는 애노드(또는 제1 전극) 및 캐소드(또는 제2 전극)를 포함하는 유기 발광 소자일 수 있다. 발광 소자(OLED)의 애노드는 구동 트랜지스터(T1)를 통해 제1 전압(ELVDD)을 수신하고 발광 소자(OLED)의 캐소드는 제2 전압(ELVSS)을 수신할 수 있다. 발광 소자(OLED)는 제1 전압(ELVDD) 및 제2 전압(ELVSS)을 수신하여 발광될 수 있다.
구동 트랜지스터(T1)는 제1 전압(ELVDD)을 수신하는 드레인(D1), 발광 소자(OLED)의 애노드에 연결된 소스(S1), 및 커패시터(Cst)에 연결된 게이트(G1)를 포함할 수 있다. 구동 트랜지스터(T1)는 커패시터(Cst)에 저장된 전압 값에 대응하여 제1 전압(ELVDD)으로부터 발광 소자(OLED)에 흐르는 구동 전류를 제어할 수 있다.
스위치 트랜지스터(T2)는 m번째 데이터 라인(DLm)에 연결된 드레인(D2), 커패시터(Cst)에 연결된 소스(S2), 및 n번째 기입 스캔 신호(SCn)를 수신하는 게이트(G2)를 포함할 수 있다. m번째 데이터 라인(DLm)은 데이터 전압(Vd) 및 센싱용 데이터 전압을 수신할 수 있다. 스위치 트랜지스터(T2)는 n번째 기입 스캔 신호(SCn)로부터 입력된 스위칭 전압에 따라, m번째 데이터 라인(DLm)으로부터 입력된 데이터 전압(Vd)을 구동 트랜지스터(T1)로 전달 할 수 있다.
센싱 트랜지스터(T3)는 m번째 레퍼런스 라인(RLm)에 연결된 소스(S3), 발광 소자(OLED)의 애노드에 연결된 드레인(D3), 및 n번째 샘플링 스캔 신호(SSn)를 수신하는 게이트(G3)를 포함할 수 있다. m번째 레퍼런스 라인(RLm)은 기준 전압(Vr)을 수신할 수 있다.
커패시터(Cst)는 구동 트랜지스터(T1)의 게이트(G1)와 발광 소자(OLED)의 애노드에 연결될 수 있다. 커패시터(Cst)는 구동 트랜지스터(T1)의 게이트(G1)에 연결된 제1 커패시터 전극 및 발광 소자(OLED)의 애노드에 연결된 제2 커패시터 전극을 포함할 수 있다. 커패시터(Cst)는 스위치 트랜지스터(T2)로부터 전송 받은 전압과 제1 전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
한편, 화소(PXnm)의 등가 회로는 도 3b에 도시된 등가 회로로 한정되지 않는다. 본 발명의 다른 실시예에서 화소(PXnm)의 등가 회로도는 발광 소자(OLED)를 발광시키기 위해 다양한 형태로 구현될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 표시패널의 확대 평면도이다. 도 4b는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다. 도 4b에서는 도 4a의 I-I' 절단선에 대응하는 표시모듈의 단면을 도시하였다.
도 4a를 참조하면, 표시패널(DP)의 화소들(PXnm, 도 3a 참조) 각각은 서브 화소들을 포함할 수 있다. 도 4a는 화소들(PXnm, 도 3a 참조) 중 일부 화소들(PX11, PX12, PX21, PX22)을 도시하였으며, 이후 화소들(PX11, PX12, PX21, PX22)의 각 구성에 관하여 하나의 화소(PX11, 이후, 화소로 칭함)를 기준으로 설명하며 다른 화소들에 대하여도 동일하게 적용될 수 있다. 한편, 제1 방향(DR1)을 따라 인접한 두 화소(PX11, PX12) 사이의 거리는 제1 거리(P1)로 정의될 수 있다. 제1 거리(P1)는 인접한 두 화소 (PX11, PX12) 사이의 기준 거리, 예를 들어, 일 화소(PX11)의 제1 발광 영역(PXAa11)의 끝단으로부터 다른 화소(PX12)의 제1 발광 영역(PXAa12)의 끝단까지의 거리 등으로 정의될 수 있다.
화소(PX11)의 발광 소자는 베이스 기판(BS, 도 2 참조) 상에 배치된 화소 전극들(AE1, AE2, AE3)을 포함할 수 있다. 화소 전극들(AE1, AE2, AE3)은 평면 상에서 서로 이격되어 배치될 수 있다. 하나의 화소(PX11)에 포함된 화소 전극들(AE1, AE2, AE3) 각각은 화소(PX11)를 구성하는 서브 화소들에 대응될 수 있다.
화소 정의막(PDL)은 화소 전극들(AE1, AE2, AE3) 상에 배치될 수 있다. 화소 정의막(PDL)은 화소 전극들(AE1, AE2, AE3) 각각에 대응하며 화소 전극들(AE1, AE2, AE3)의 적어도 일 부분을 노출시키는 발광 개구부들(OPa11, OPb11, OPc11)이 정의될 수 있다.
표시패널(DP)의 표시 영역(DA)은 서브 화소들에 대응되는 발광 영역들 및 발광 영역들을 둘러싸는 비발광 영역(NPXA)으로 구분될 수 있다. 도 4a는 일부 화소들(PX11, PX12, PX21, PX22) 각각에 포함되는 발광 영역들(PXAa11, PXAb11, PXAc11, PXAa12, PXAb12, PXAc12, PXAa21, PXAb21, PXAc21, PXAa22, PXAb22, PXAc22)을 도시하였다. 이후, 하나의 화소(PX11)를 기준으로 상기 하나의 화소(PX11)에 포함된 발광 영역들(PXAa11, PXAb11, PXAc11)에 관하여 설명한다.
화소 정의막(PDL)은 발광 영역들(PXAa11, PXAb11, PXAc11) 및 비발광 영역(NPXA)을 정의할 수 있다. 화소 정의막(PDL)의 발광 개구부들(OPa11, OPb11, OPc11)에 의해 노출된 화소 전극들(AE1, AE2, AE3)의 일 영역들은 발광 영역들(PXAa11, PXAb11, PXAc11)로 정의될 수 있고, 화소 정의막(PDL)의 발광 개구부들(OPa11, OPb11, OPc11)에 비중첩하는 영역은 비발광 영역(NPXA)으로 정의될 수 있다.
발광 영역들(PXAa11, PXAb11, PXAc11)은 비발광 영역(NPXA)을 사이에 두고 서로 이격될 수 있다. 발광 영역들(PXAa11, PXAb11, PXAc11)은 화소(PX11)의 발광 소자에서 제공된 광이 출광되는 영역들에 대응될 수 있다.
하나의 화소(PX11)에 포함되는 발광 영역들은(PXAa11, PXAb11, PXAc11)은 제1 발광 영역(PXAa11), 제2 발광 영역(PXAb11) 및 제3 발광 영역(PXAc11)을 포함할 수 있다. 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11)은 전자장치(ED)의 외부를 향해 출광되는 광의 색에 따라 구분될 수 있다.
제1 발광 영역(PXAa11)은 제1 컬러 광을 제공하는 영역에 대응되고, 제2 발광 영역(PXAb11)은 제2 컬러 광을 제공하는 영역에 대응되며, 제3 발광 영역(PXAc11)은 제3 컬러 광을 제공하는 영역에 대응될 수 있다. 일 실시예에서, 제1 내지 제3 컬러 광들은 서로 상이한 색일 수 있다. 예를 들어, 제1 컬러광은 그린 광이고, 제2 컬러광은 레드 광이며, 제3 컬러광은 블루 광 일 수 있다. 그러나 실시예가 반드시 이에 한정되는 것은 아니다.
비발광 영역(NPXA)은 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11)의 경계를 설정하며, 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11) 사이의 혼색을 방지할 수 있다.
제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11)은 표시 영역(DA) 내에 소정의 배열을 가질 수 있다. 제2 발광 영역(PXAb11)과 제3 발광 영역(PXAc11)은 평면 상에서 제1 방향(DR1)을 따라 배치될 수 있다. 제2 발광 영역(PXAb11)의 중심과 제3 발광 영역(PXAc11)의 중심이 제1 방향(DR1)에 나란하도록 배치될 수 있다. 제1 발광 영역(PXAa11)은 평면 상에서 제2 발광 영역(PXAb11)과 제3 발광 영역(PXAc11) 사이에 배치될 수 있다.
한편, 도 4에 도시된 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11)의 배열 형태는 예시적이며, 이에 한정되지 않고, 전자 장치(ED)의 설계에 따라 발광 영역들의 배열 형태는 다양해질 수 있다.
제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11)은 평면 상에서 직사각형 형상을 가질 수 있다. 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11) 각각은 서로 다른 크기의 직사각형 형상을 가질 수 있다. 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11)의 형상 및 면적은 영역을 통해 출광되는 색의 출광 효율을 고려하여 다양하게 설계될 수 있으며, 도 4에 도시된 실시예에 한정되지 않는다. 예를 들어, 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11) 각각은 다각형 형상 또는 원형 형상을 가질 수 있다. 또는, 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11) 각각은 모서리가 라운드된 직사각형 형상을 가질 수 있다. 또는, 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11) 중 일부는 마름모 형상을 갖고 다른 일부는 팔각형 형상을 가지거나, 이에 한정되지 않고, 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11)은 서로 동일한 크기 및 형상을 가질 수도 있다.
표시패널(DP)은 베이스 기판(BS, 도 2 참조) 상에 배치되며 제2 전압(ELVSS, 도 3b 참조)이 인가되는 보조 배선(EL)을 포함할 수 있다. 보조 배선(EL)은 비발광 영역(NPXA)에 중첩하여 배치될 수 있다. 보조 배선(EL)은 화소 전극들(AE1, AE2, AE3)과 상이한 층 상에 배치될 수 있다. 그러나 이에 한정되지 않고, 보조 배선(EL)은 화소 전극들(AE1, AE2, AE3)과 동일 층상에 배치될 수 있다.
보조 배선(EL)은 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장된 라인 형상을 가질 수 있고, 하나의 화소를 구성하는 화소 전극들을 둘러싸는 격자 형상을 가질 수도 있다. 보조 배선(EL)은 화소들(PXnm, 도 3a 참조)각각에 제2 전압을 제공할 수 있다면 어느 하나의 실시예에 한정되지 않고 다양한 형상을 가질 수 있다.
표시패널(DP)은 베이스 기판(BS, 도 2 참조) 상에 배치되며 보조 배선(EL)과 전기적으로 연결되는 보조전극(SE)을 포함할 수 있다. 일 실시예에서 보조전극(SE)은 보조 배선(EL)과 상이한 층 상에 배치될 수 있고, 컨택홀을 통해 보조 배선(EL)과 연결될 수 있다. 보조전극(SE)은 화소 정의막(PDL)에 정의되는 개구부(S-OP)에 의해 적어도 일 부분이 노출될 수 있다. 적어도 일 부분이 노출된 보조전극(SE)은 발광 소자의 대향 전극에 전기적으로 연결될 수 있고, 대향 전극에 제2 전압(ELVSS, 도 3b 참조)을 인가할 수 있다.
보조전극(SE)은 화소 전극들(AE1, AE2, AE3)과 서로 다른 전압을 수신할 수 있다. 일 실시예에서 화소 전극들(AE1, AE2, AE3)은 제1 전압(ELVDD, 도 3b 참조)을 수신할 수 있고, 보조전극(SE)은 제2 전압(ELVSS, 도 3b 참조)을 수신할 수 있다.
보조전극(SE)은 평면 상에서 화소 전극들(AE1, AE2, AE3)과 이격되어 배치될 수 있다. 일 실시예에서 보조전극(SE)은 화소 전극들(AE1, AE2, AE3)과 동일 층 상에서 이격되어 배치될 수 있다.
보조전극(SE)은 화소 전극들(AE1, AE2, AE3)과 이격된 아일랜드 형태를 가질 수 있다. 그러나 이에 한정되지 않고, 보조전극(SE)은 보조 배선(EL)처럼 일 방향을 따라 연장된 라인 형태를 가질 수도 있다. 도 4에 도시된 보조전극(SE)은 설명의 편의를 위해 간결하게 도시한 것이며, 보조전극(SE)의 형상, 면적 등은 표시패널(DP)의 설계에 따라 다양할 수 있다. 예를 들어, 보조전극(SE)은 도 4a에 도시된 바와 같이 평면상에서 직사각형 형상을 가질 수 있으며, 또는, 원형 형상을 가질 수 있다. 화소 정의막(PDL)에 정의되는 개구부(S-OP)는 보조전극(SE)의 형상에 대응하는 형상을 가질 수 있다.
보조전극(SE)은 도 4a에 도시된 것처럼 하나의 화소(PX11, PX12, PX13, PX14) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않고, 보조전극(SE)은 복수의 화소들마다 하나씩 배치되거나 서브 화소당 하나씩 배치될 수도 있으며, 보조전극(SE)의 배치 설계는 다양해질 수 있다.
도 4a 및 도 4b를 참조하면, 일 실시예의 표시모듈(DM)은 베이스 기판(BS), 베이스 기판(BS) 상에 배치된 회로층(DP-CL), 회로층(DP-CL) 상에 배치된 표시 소자층(DP-LED), 및 표시 소자층(DP-LED) 상에 배치된 봉지층(TFE1)을 포함할 수 있다. 한편, 베이스 기판(BS), 회로층(DP-CL), 표시 소자층(DP-LED) 및 봉지층(TFE1)은 도 2에서 상술한 표시패널(DP)의 구성일 수 있다.
베이스 기판(BS)은 유리기판, 금속기판, 고분자 기판 또는 유/무기 복합 재료 기판을 포함 할 수 있다. 베이스 기판(BS)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 다층 구조의 베이스 기판(BS)은 합성 수지층들 및 합성 수지층들 사이에 배치된 적어도 하나의 무기층을 포함할 수 있다.
베이스 기판(BS)의 합성 수지층은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지, 페릴렌(perylene)계 수지 및 폴리이미드(polyimide)계 수지 중 적어도 하나를 포함 할 수 있다. 그러나, 베이스 기판(BS)의 합성 수지층의 물질이 상기 예에 제한되는 것은 아니다.
회로층(DP-CL)은 베이스 기판(BS) 상에 배치된다. 회로층(DP-CL)은 회로 소자로써 트랜지스터(T1)를 포함할 수 있다. 화소(PX11~PXnm, 도 3a 참조)의 구동회로를 설계함에 따라 회로층(DP-CL)의 구성은 달라 질 수 있으며, 도 4b에는 구동 트랜지스터(T1)를 예시적으로 도시하였다. 트랜지스터(T1)를 구성하는 액티브(A1), 소스(S1), 드레인(D1), 게이트(G1)의 배치관계가 예시적으로 도시되었다. 액티브(A1), 소스(S1), 드레인(D1)은 반도체 패턴의 도핑 농도 또는 전도성에 따라 구분되는 영역일 수 있다.
회로층(DP-CL)은 베이스 기판(BS) 상에 배치된 버퍼층(10), 제1 절연층(20), 제2 절연층(30), 및 제3 절연층(40)을 포함할 수 있다. 예컨대, 버퍼층(10), 제1 절연층(20) 및 제2 절연층(30)은 무기층이고, 제3 절연층(40)은 유기층일 수 있다.
표시소자층(DP-LED)은 표시소자로써 발광소자(OLED)를 포함할 수 있다. 발광소자(OLED)는 상술한 소스광을 생성할 수 있다. 발광소자(OLED)는 제1 전극(AE), 제2 전극(CE), 및 이들 사이에 배치된 발광층(EML)을 포함한다. 본 실시예에서 표시소자층(DP-LED)은 발광소자로써 유기발광 다이오드를 포함할 수 있다. 본 발명의 일 실시예에서, 발광소자는 퀀텀닷 발광 다이오드를 포함할 수도 있다. 즉, 발광소자(OLED)에 포함된 발광층(EML)은 발광 물질로 유기발광 물질을 포함하거나, 또는 발광층(EML)은 발광 물질로 양자점을 포함할 수 있다. 또는, 본 실시예에서 표시소자층(DP-LED)은 발광소자로써 초소형 발광소자를 포함할 수 있다. 초소형 발광소자는 예를 들어, 마이크로 엘이디 소자 및/또는 나노 엘이디 소자 등을 포함할 수 있다. 초소형 발광소자의 길이 및 폭은 수백 나노 미터 내지 수백 마이크로 미터 사이일 수 있다.
표시소자층(DP-LED)은 화소 정의막(PDL)을 포함한다. 예컨대, 화소 정의막(PDL)은 유기층일 수 있다. 발광소자(OLED)는 화소 정의막(PDL)에 정의된 제1 개구부(OP1) 내에 적어도 일부가 배치될 수 있다.
제4 절연층(30) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 트랜지스터(T1)와 직접 또는 간접적으로 연결될 수 있고, 도 4b에서 제1 전극(AE)과 트랜지스터(T1)의 연결구조는 미도시 하였다. 화소 정의막(PDL)에는 제1 개구부(OP1)가 정의된다. 화소 정의막(PDL)의 제1 개구부(OH)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 실시예에서 제1 개구부(OH)는 제1 발광영역(PXAa11) 내에 정의될 수 있다.
도 4a 및 도 4b를 함께 참조하면, 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL)은 적어도 발광영역(PXAa11)에 중첩한다. 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE)은 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11)에 공통적으로 배치될 수 있다. 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11)에 중첩하는 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE) 각각은 일체의 형상을 가질 수 있다. 다만 이에 제한되지 않고, 정공 제어층(HCL), 발광층(EML), 및 전자 제어층(ECL) 중 적어도 하나는 제1 내지 제3 발광 영역들(PXAa11, PXAb11, PXAc11) 각각에 분리되어 형성될 수도 있다.
정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EML)은 소스광인 블루광을 생성할 수 있다. 블루광은 410nm 내지 480 nm 파장의 광을 포함할 수 있다. 블루광의 발광 스펙트럼은 440nm 내지 460 nm 내에서 최대 피크를 가질 수 있다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다.
표시소자층(DP-LED) 상에는 제2 전극(CE)을 보호하는 봉지층(TFE1)이 배치될 수 있다. 봉지층(TFE1)은 유기물질 또는 무기물질을 포함할 수 있다. 봉지층(TFE1)은 무기층/유기층이 반복되는 다층 구조를 가질 수 있다. 본 실시예에서, 봉지층(TFE1)은 제1 봉지 무기층(IOL1)/봉지 유기층(TOL)/제2 봉지 무기층(IOL2)을 포함할 수 있다. 제1 및 제2 봉지 무기층(IOL1, IOL2)은 외부 습기로부터 발광소자(OLED)를 보호하고, 봉지 유기층(TOL)은 제조공정 중 유입된 이물질에 의한 발광소자(OLED)의 찍힘 불량을 방지할 수 있다. 미-도시되었으나, 표시패널(DP)은 봉지층(TFE1)의 상측에 출광 효율을 향상시키기 위한 굴절률 제어층을 더 포함할 수 있다.
도 4b에 도시된 것과 같이, 봉지층(TFE1) 상에 광 제어부재(LCM)가 배치된다. 광 제어부재(LCM)는 광 제어층(CCL), 컬러필터층(CFL) 및 베이스층(BL)을 포함할 수 있다. 뱅크(BMP)
광 제어층(CCL)은 발광소자(LED)를 포함하는 표시 소자층(DP-LED) 상에 배치될 수 있다. 광 제어층(CCL)은 뱅크(BMP), 광 제어패턴(CCP) 및 배리어층(CAP, CAP-T)을 포함할 수 있다.
뱅크(BMP)는 베이스 수지 및 첨가제를 포함할 수 있다. 베이스 수지는 일반적으로 바인더로 지칭될 수 있는 다양한 수지 조성물로 이루어질 수 있다. 첨가제는 커플링제 및/또는 광개시제를 포함할 수 있다. 첨가제는 분산제를 더 포함할 수 있다.
뱅크(BMP)는 광 차단을 위해 블랙 성분(black coloring agent)을 포함할 수 있다. 뱅크(BMP)는 베이스 수지에 혼합된 블랙 염료, 블랙 안료를 포함할 수 있다. 일 실시예에서. 블랙 성분은 카본 블랙을 포함하거나, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
뱅크(BMP)는 제1 개구부(OH)에 대응하는 제2 개구부(BW-OH)를 포함한다. 평면상에서, 제2 개구부(BW-OH)는 제1 개구부(OH)에 중첩하고, 제1 개구부(OH)보다 큰 면적을 갖는다.
제2 개구부(BW-OH) 내측에 광 제어패턴(CCP-G)이 배치된다. 광 제어패턴(CCP-G)은 소스광의 광학 성질을 변화시킬 수 있다. 광 제어패턴(CCP-G)은 소스 광의 광학 성질을 변화시키기 위한 양자점을 포함할 수 있다.
광 제어패턴(CCP-G)은 소스 광을 다른 파장의 광으로 변환시키는 양자점(Quantum dot)을 포함할 수 있다. 제1 발광 영역(PXAa11, 도 4a 참조)에 중첩하는 광 제어패턴(CCP-G)에 포함된 양자점은 소스 광인 블루 광을 그린 광으로 변환시키는 것일 수 있다.
양자점은 코어-쉘 구조를 가질 수 있으며, 양자점의 코어는 II-VI족 화합물, III-VI족 화합물, I-III-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
II-VI족 화합물은 CdSe, CdTe, CdS, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-VI족 화합물은 In2S3, In2Se3 등과 같은 이원소 화합물, InGaS 3 , InGaSe3 등과 같은 삼원소 화합물, 또는 이들의 임의의 조합을 포함할 수 있다.
I-III-VI족 화합물은 AgInS, AgInS2, CuInS, CuInS2, AgGaS2, CuGaS2 CuGaO2, AgGaO2, AgAlO2 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물, 또는 AgInGaS2, CuInGaS2 등의 사원소 화합물로부터 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InAlP, InNP, InNAs, InNSb, InPAs, InPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물, 및 GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. 한편, III-V족 화합물은 II족 금속을 더 포함할 수 있다. 예를 들어, III-II-V족 화합물로 InZnP, InGaZnP, InAlZnP 등을 포함할 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어-쉘 구조를 가질 수도 있다. 코어-쉘 구조에서, 쉘에 존재하는 원소의 농도는 코어에 인접할수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
몇몇 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
양자점은 약 45nm 이하, 바람직하게는 약 40nm 이하, 더욱 바람직하게는 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점을 통해 발광되는 광은 전 방향으로 방출되는바, 광 시야각이 향상될 수 있다.
또한, 양자점의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정하지 않지만, 보다 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노와이어, 나노 섬유, 나노 판상 입자 등의 형태의 것을 사용할 수 있다.
양자점은 입자 크기에 따라 방출하는 광의 색상을 조절 할 수 있으며, 이에 따라 양자점은 블루, 레드, 그린 등 다양한 발광 색상을 가질 수 있다. 일 실시예에서, 제1 발광 영역(PXAa11, 도 4b)에 중첩하는 광 제어패턴(CCP-G)에 포함된 양자점은 그린 발광 색을 가질 수 있다. 양자점의 입자 크기가 작을수록 단파장 영역의 광을 발광하는 것일 수 있다. 예를 들어, 동일한 코어를 갖는 양자점에서 그린 광을 방출하는 양자점의 입자 크기는 레드 광을 방출하는 양자점의 입자 크기 보다 작은 것일 수 있다. 또한, 동일한 코어를 갖는 양자점에서 블루 광을 방출하는 양자점의 입자 크기는 그린 광을 방출하는 양자점의 입자 크기 보다 작은 것일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 동일한 코어를 갖는 양자점에서도 쉘의 형성 재료 및 쉘 두께 등에 따라 입자 크기가 조절될 수 있다.
한편, 양자점이 블루, 레드, 그린 등 다양한 발광 색상을 가질 경우 상이한 발광 색을 갖는 양자점은 코어의 재료가 서로 상이한 것일 수 있다.
광 제어패턴(CCP-G)은 산란체를 더 포함하는 것일 수 있다. 광 제어패턴(CCP-G)은 블루 광을 그린 광으로 변환시키는 양자점과, 광을 산란시키는 산란체를 포함하는 것일 수 있다.
산란체는 무기 입자일 수 있다. 예를 들어, 산란체는 TiO2, ZnO, Al2O3, SiO2, 및 중공 실리카 중 적어도 하나를 포함하는 것일 수 있다. 산란체는 TiO2, ZnO, Al2O3, SiO2, 및 중공 실리카 중 어느 하나를 포함하는 것이거나, TiO2, ZnO, Al2O3, SiO2, 및 중공 실리카 중 선택되는 2종 이상의 물질이 혼합된 것일 수 있다.
광 제어패턴(CCP-G)은 양자점 및 산란체를 분산시키는 베이스 수지를 포함할 수 있다. 베이스 수지는 양자점 및 산란체가 분산되는 매질로서, 일반적으로 바인더로 지칭될 수 있는 다양한 수지 조성물로 이루어질 수 있다. 예를 들어, 베이스 수지는 아크릴계 수지, 우레탄계 수지, 실리콘계 수지, 에폭시계 수지 등일 수 있다. 베이스 수지는 투명 수지일 수 있다.
본 실시예에서, 광 제어패턴(CCP-G)은 잉크젯 공정에 의해 형성될 수 있다. 액상의 조성물이 제2 개구부(BW-OH) 내에 제공된다. 열 경화공정 또는 광 경화공정에 의해 중합되는 조성물은 경화 후 부피가 감소된다.
뱅크(BMP)의 상면과 광 제어패턴(CCP-G)의 상면 사이에는 단차가 발생할 수 있다. 즉, 뱅크(BMP)의 상면이 광 제어패턴(CCP-G)의 상면에 비해 높게 정의될 수 있다. 뱅크(BMP)의 상면과 광 제어패턴(CCP-G)의 상면의 높이 차이는 예를 들어, 약 2 μm 내지 약 3 μm일 수 있다.
광 제어층(CCL)은 광 제어패턴(CCP-G)의 상부 및 하부 중 적어도 하나에 배치된 배리어층(CAP, CAP-T)을 더 포함할 수 있다. 배리어층(CAP, CAP-T)은 수분 및/또는 산소(이하, '수분/산소'로 칭함)의 침투를 막는 역할을 하는 것일 수 있다. 배리어층(CAP, CAP-T)은 광 제어패턴(CCP-G)의 상부 및 하부에 배치되어 광제어 패턴들(CCP-G, CCP-B, CCP-G)이 수분/산소에 노출되는 것을 차단할 수 있다.
배리어층은 표시 소자층(DP-LED)에 인접한 제1 배리어층(CAP) 및 광 제어패턴(CCP-G)을 사이에 두고 표시 소자층(DP-LED)과 이격된 제2 배리어층(CAP-T)을 포함하는 것일 수 있다. 제1 배리어층(CAP)은 표시 소자층(DP-LED)과 인접한 광 제어패턴(CCP-G)의 일면을 커버하는 것이고, 제2 배리어층(CAP-T)은 컬러필터층(CFL)에 인접한 광 제어패턴(CCP-G)의 타면을 커버하는 것일 수 있다. 또한, 배리어층(CAP, CAP-T)은 광 제어패턴(CCP-G)뿐 아니라 뱅크(BMP)를 커버하는 것일 수 있다.
제1 배리어층(CAP)은 뱅크(BMP) 및 광 제어패턴(CCP-G)의 단차를 추종하며 배치될 수 있다. 제2 배리어층(CAP-T)은 컬러필터층(CFL)에 인접한 뱅크(BMP) 및 광 제어패턴(CCP-G)의 일면을 커버하는 것일 수 있다. 제2 배리어층(CAP-T)은 저굴절층(LR) 하부에 직접 배치될 수 있다.
배리어층(CAP, CAP-T)은 적어도 하나의 무기층을 포함하는 것일 수 있다. 즉, 배리어층(CAP, CAP-T)은 무기 물질을 포함하여 이루어질 수 있다. 예를 들어, 배리어층(CAP, CAP-T)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 및 실리콘 산화질화물이나 광투과율이 확보된 금속 박막 등을 포함하여 이루어질 수 있다. 예를 들어, 광 제어패턴(CCP-G)의 하부에 배치된 제1 배리어층(CAP)은 실리콘 산화질화물을 포함하는 것이고, 광 제어패턴(CCP-G)의 상부에 배치된 제2 배리어층(CAP-T)은 실리콘 산화물을 포함하는 것일 수 있다. 하지만 실시예가 이에 한정되는 것은 아니다. 한편, 배리어층(CAP, CAP-T)은 유기막을 더 포함할 수 있다. 배리어층(CAP, CAP-T)은 단일층 또는 복수의 층으로 구성되는 것일 수 있다. 배리어층(CAP, CAP-T)에서, 무기막은 외부 습기로부터 광 제어패턴(CCP-G)을 보호하고, 유기막은 뱅크(BMP)와 광 제어패턴(CCP-G)에 의해 정의된 단차들을 제거하고, 상측에 배치될 부재에 평탄한 베이스 면을 제공하기 위한 것일 수 있다.
광 제어층(CCL) 상에는 컬러필터층(CFL)이 배치된다. 컬러필터층(CFL)은 적어도 하나의 컬러필터(CF1, CF2, CF3)를 포함한다. 컬러필터들(CF1, CF2, CF3)은 특정한 파장범위의 광을 투과시키고, 해당 파장범위 외의 광은 차단시킨다. 제1 발광 영역(PXAa11)의 제1 컬러필터(CF1)는 그린 광을 투과시키고, 레드 광 및 블루 광을 차단할 수 있다.
제1 컬러필터(CF1)는 베이스 수지 및 베이스 수지에 분산된 염료 및/또는 안료를 포함한다. 베이스 수지는 염료 및/또는 안료가 분산되는 매질로서, 일반적으로 바인더로 지칭될 수 있는 다양한 수지 조성물로 이루어질 수 있다.
제1 컬러필터(CF1)는 제1 발광 영역(PXAa11) 내에서 균일한 두께를 가질 수 있다. 광 제어패턴(CCP-G)을 통해 청색 광을 포함하는 소스광으로부터 적색 광으로 변환된 광은 제1 발광 영역(PXAa11) 내에서 균일한 휘도로 외부에 제공될 수 있다.
컬러필터층(CFL)은 저굴절층(LR)을 포함할 수 있다. 저굴절층(LR)은 광제어층(CCL)과 제1 컬러필터(CF1) 사이에 배치된 것일 수 있다. 저굴절층(LR)은 광제어층(CCL) 상부에 배치되어 광 제어패턴(CCP-G)이 수분/산소에 노출되는 것을 차단할 수 있다. 또한, 저굴절층(LR)은 광 제어패턴(CCP-G) 및 제1 컬러필터(CF1) 사이에 배치되어 광추출 효율을 높여주거나, 반사광이 광제어층(CCL)으로 입사되는 것을 방지하는 등의 광학 기능층의 기능을 할 수도 있다. 저굴절층(LR)은 인접하는 층과 비교하여 굴절률이 작은 층일 수 있다.
저굴절층(LR)은 낮은 굴절률을 가지는 층으로, 유기물과 무기물의 혼합층일 수 있다. 일 실시예에서, 저굴절층(LR)은 고분자 수지를 포함할 수 있으며, 고분자 수지에 무기 입자가 분산된 것일 수 있다. 저굴절층(LR)에 포함된 고분자 수지는 예를 들어, 실리콘 수지 및/또는 아크릴 실리콘 수지일 수 있다. 저굴절층(LR)에 포함된 무기 입자는 예를 들어, 중공 실리카(Hollow sphere silica) 및/또는 포로젠(Porogen)일 수 있다. 다만 이에 제한되지 않고, 저굴절층(LR)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 및 실리콘 산화질화물이나 광투과율이 확보된 금속 박막 등을 포함하여 이루어질 수도 있다. 저굴절층(LR)은 단일층 또는 복수의 층으로 구성되는 것일 수 있다.
저굴절층(LR)은 1.3 이하의 낮은 굴절률을 가질 수 있다. 일 실시예에서, 저굴절층(LR)의 굴절률은 1.2 일 수 있다. 저굴절층(LR)은 가시광선 범위인 400nm 이상 700nm 이하 파장범위에서 굴절률이 1.3 이하일 수 있다.
한편, 일 실시예의 표시 장치(DD)에서 컬러필터층(CFL)의 제1 컬러필터(CF1)는 광제어층(CCL) 상에 직접 배치될 수 있다. 이 경우 저굴절층(LR)은 생략될 수 있다.
일 실시예에서 표시패널(DP)은 컬러필터층(CFL) 상에 배치된 베이스층(BL)을 더 포함할 수 있다. 베이스층(BL)은 컬러필터층(CFL) 및 광제어층(CCL) 등이 배치되는 기준면을 제공하는 부재일 수 있다. 베이스층(BL)은 유리기판, 금속기판, 플라스틱기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며 베이스층(BL)은 무기층, 유기층 또는 복합재료층일 수 있다. 또한, 도시된 것과 달리 일 실시예에서 베이스층(BL)은 생략될 수 있다.
일 실시예의 표시패널(DP)은 표시 소자층(DP-LED)을 포함하는 하부 패널과 광 제어층(CCL) 및 컬러필터층(CFL)을 포함하는 상부 패널(광학 구조물층, OSL)을 포함하고, 일 실시예에서 하부 패널과 상부 패널(OSL) 사이에는 충전층(filling layer)(FML)이 배치될 수 있다. 일 실시예에서, 충전층(FML)은 표시 소자층(DP-LED)과 광 제어층(CCL) 사이를 충전하는 것일 수 있다. 충전층(FML)은 봉지층(TFE1) 상에 직접 배치되고, 광 제어층(CCL)에 포함된 제1 배리어층(CAP)은 충전층(FML) 상에 직접 배치될 수 있다. 충전층(FML)의 하면은 봉지층(TFE1)의 상면과 접촉하고, 충전층(FML)의 상면은 제1 배리어층(CAP)의 하면에 접촉할 수 있다.
충전층(FML)은 표시 소자층(DP-LED)과 광 제어층(CCL) 사이의 완충제의 기능을 할 수 있다. 일 실시예에서 충전층(FML)은 충격 흡수 기능 등을 할 수 있으며, 표시패널(DP)의 강도를 증가시킬 수 있다. 충전층(FML)은 고분자 수지를 포함하는 충전 수지로부터 형성될 수 있다. 예를 들어, 충전층(FML)은 아크릴계 수지, 또는 에폭시계 수지 등을 포함하는 충전층 수지로부터 형성되는 것일 수 있다.
충전층(FML)은 하부에 배치된 봉지층(TFE1) 및 상부에 배치된 제1 배리어층(CAP)과 구분되는 구성으로 별도의 공정 단계에서 각각 형성된 것일 수 있다. 한편, 충전층(FML)은 봉지층(TFE1) 및 배리어층(CAP) 각각과 서로 다른 재료로 형성된 것일 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 6은 본 발명의 일 실시예에 따른 홀 영역에 대응하는 표시 패널의 평면도이다. 도 7a 및 도 7b는 본 발명의 일 실시예에 따른 홀 영역에 대응하는 표시 패널의 단면도들이다.
도 5를 참조하면, 표시 패널(DP)은 베이스 기판(BS), 회로층(DP-CL), 표시 소자층(DP-LED) 및 봉지층(TFE1)을 포함할 수 있고, 상술한 설명이 동일하게 적용될 수 있다. 도 5는 전술한 발광 영역들 중 하나의 발광 영역(PXA)에 대응하는 발광 소자(OLED) 및 발광 소자(OLED)에 인접한 보조전극(SE)의 단면을 예시적으로 도시하였다.
표시 패널(DP)은 절연층들, 반도체 패턴, 도전 패턴 및 신호 라인 등을 포함 할 수 있다. 표시 패널(DP)의 제조 단계에서, 코팅, 증착 등의 방식으로 베이스 기판(BS) 상에 절연층, 반도체층 및 도전층을 형성할 수 있다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝 할 수 있다. 이러한 공정을 거쳐 회로층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등이 형성될 수 있다. 회로층(DP-CL)의 반도체 패턴은 화소들에 걸쳐 소정의 규칙으로 배열될 수 있다.
베이스 기판(BS)의 상면에 적어도 하나의 무기층이 배치될 수 있다. 무기층은 배리어층 및/또는 버퍼층을 구성할 수 있다. 도 5는 버퍼층(10)으로 정의되는 무기층을 예시적으로 도시하였다. 버퍼층(10)은 베이스 기판(BS)과 회로층(DP-CL)의 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있고, 상기 물질에 제한되는 것은 아니다.
회로층(DP-CL)의 반도체 패턴은 버퍼층(10) 상에 배치될 수 있다. 반도체 패턴은 폴리 실리콘을 포함 할 수 있다. 그러나 이에 한정되지 않고, 반도체 패턴은 비정질 실리콘 또는 금속 산화물을 포함 할 수 있다.
트랜지스터(T1)의 소스(S1), 액티브 (A1) 및 드레인(D1)은 반도체 패턴으로부터 형성될 수 있다. 트랜지스터(T1)의 반도체 패턴은 전도성의 정도에 따라 복수의 영역들로 구분될 수 있다. 반도체 패턴 중 상대적으로 높은 농도로 도핑되어 전도성이 상대적으로 큰 영역은 전극 또는 신호 라인의 역할을 할 수 있고, 트랜지스터(T1)의 소스(S1) 또는 드레인(D1)에 해당할 수 있다. 반도체 패턴 중 비-도핑 되거나 상대적으로 낮은 농도로 도핑 되거나 또는 비-환원된 영역은 상대적으로 전도성이 작을 수 있고, 해당 영역은 트랜지스터(T1)의 액티브(A1)에 해당할 수 있다.
회로층(DP-CL)은 화소 회로(PC, 도 3b 참조)를 구성하는 복수의 트랜지스터들 및 복수의 절연층들을 포함할 수 있다. 도 5에서는 예시적으로 제1 트랜지스터(T1) 및 제1 내지 제4 절연층들(20, 30, 40, 50)을 도시하였다.
제1 내지 제4 절연층들(20, 30, 40, 50)은 버퍼층(10) 상에 배치될 수 있다. 제1 내지 제4 절연층들(20, 30, 40, 50)은 무기층 또는 유기층을 포함할 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있으나, 상기 물질에 제한되는 것은 아니다. 유기층은 페놀계 고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들을 조합한 고분자를 포함할 수 있으나, 상기 물질에 제한되는 것은 아니다.
제1 절연층(20)은 회로층(DP-CL)의 반도체 패턴을 커버할 수 있다. 제1 트랜지스터(T1)의 게이트(G1)는 제1 절연층(20) 상에 배치될 수 있다. 게이트(G1)는 도전 패턴의 일 부분일 수 있다. 게이트(G1)는 액티브(A1)에 중첩할 수 있다. 게이트(G1)는 반도체 패턴을 도핑하는 공정에서 마스크로써 기능할 수 있다. 제2 절연층(30)은 제1 절연층(20) 상에 배치되며, 게이트(G1)를 커버할 수 있다. 제3 절연층(40)은 제2 절연층(30) 상에 배치될 수 있다.
한편, 버퍼층(10), 제1 내지 제3 절연층(20, 30, 40) 및 절연층들 사이에 형성된 트랜지스터(예를 들어, 도 5의 제1 트랜지스터(T1))를 포함하는 층을 트랜지스터층(TFL)으로 정의할 수 있다.
연결 전극(CNE)은 제1 트랜지스터(T1)와 발광 소자(OLED) 사이에 배치되어, 제1 트랜지스터(T1)와 발광 소자(OLED)를 연결할 수 있다. 연결 전극(CNE)은 제3 절연층(40) 상에 배치될 수 있고, 제1 및 제2 절연층(20, 30)을 관통하는 제1 컨택홀(CH1)을 통해 트랜지스터(T1)의 소스(S1)에 연결될 수 있다.
보조 배선(EL)은 제3 절연층(40) 상에 배치될 수 있다. 일 실시예에서, 보조 배선(EL)은 연결 전극(CNE)과 동일 층상에 배치될 수 있다. 보조 배선(EL)은 제2 전압(ELVSS, 도 3b 참조)이 제공되는 전원 라인과 전기적으로 연결되어 제2 전압을 제공할 수 있다.
제4 절연층(50)은 제3 절연층(40) 상에 배치될 수 있다. 제4 절연층(50)은 연결 전극(CNE) 및 보조 배선(EL)을 커버할 수 있다. 일 실시예에서 제4 절연층(50)은 유기층을 포함할 수 있다. 유기층을 포함하는 제4 절연층(50)은 평탄한 상면을 제공할 수 있다. 그러나 실시예가 반드시 이에 한정되는 것은 아니다.
표시 소자층(DP-LED)은 회로층(DP-CL) 상에 배치될 수 있다. 표시 소자층(DP-LED)은 복수의 발광 소자들(OLED, 도 4b 참조) 및 화소 정의막(PDL)을 포함할 수 있고, 도 5는 하나의 발광 소자(OLED)에 대응하는 단면을 예시적으로 도시하였다. 발광 소자(OLED)는 제1 전극(AE, 또는 화소 전극), 유기층(OL) 및 제2 전극(CE, 또는 대향 전극)을 포함할 수 있다. 여기서 제1 전극(AE)은 전술한 화소 전극들(AE1, AE2, AE3) 중 어느 하나에 대응될 수 있다.
제1 전극(AE)은 베이스 기판(BS) 상에 제1 영역 내에 배치될 수 있다. 일 실시예에서 제1 전극(AE)은 회로층(DP-CL)의 제4 절연층(50) 상에 배치될 수 있다. 제1 전극(AE)은 제4 절연층(50)을 관통하는 제2 컨택홀(CH2)을 통해 연결 전극(CNE)에 연결될 수 있다. 제1 전극(AE)은 연결 전극(CNE)을 통해 제1 트랜지스터(T1)에 접속될 수 있다.
화소 정의막(PDL)은 제4 절연층(50) 상에 배치될 수 있다. 화소 정의막(PDL)은 제1 전극(AE)의 일 부분을 노출시키는 발광 개구부(OP)가 정의될 수 있다. 화소 정의막(PDL)은 제1 전극(AE)의 상면 일 부분을 커버할 수 있다. 화소 정의막(PDL)의 발광 개구부(OP)에 의해 노출된 제1 전극(AE)의 일 부분은 발광 영역(PXA)에 대응될 수 있다.
화소 정의막(PDL)은 유기 물질을 포함할 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리아크릴레이트계 수지 또는 폴리이미드계 수지를 포함할 수 있으나, 화소 정의막(PDL)의 물질이 상기 예에 제한되는 것은 아니다. 한편, 화소 정의막(PDL)은 무기 물질로 형성될 수도 있다. 예를 들어, 화소 정의막(PDL)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등을 포함할 수 있으나, 화소 정의막(PDL)의 물질이 상기 예에 제한되는 것은 아니다.
화소 정의막(PDL)은 광 흡수 물질을 포함하거나, 소정의 컬러를 가질 수 있다. 예를 들어, 화소 정의막(PDL)은 베이스 수지 및 베이스 수지에 혼합된 블랙 안료 및/또는 블랙 염료를 포함할 수 있다.
유기층(OL)은 서로 마주하는 제1 전극(AE)과 제2 전극(CE) 사이에 배치된 발광층(EML, 도 4b 참조) 및 기능층을 포함할 수 있다. 기능층은 예를 들어, 정공 제어층(HCL, 도 4b 참조) 및 전자 제어층(ECL, 도 4b 참조)을 포함할 수 있다.
제2 전극(CE)은 제1 전극(AE)과 마주하며, 유기층(OL) 상에 배치될 수 있다. 제2 전극(CE)은 복수의 화소들에 공통으로 제공되는 공통층일 수 있고, 발광 영역(PXA) 및 비발광 영역(NPXA)에 중첩할 수 있다. 제2 전극(CE)에는 공통 전압이 제공될 수 있다.
제2 전극(CE)은 광 투광성을 갖도록 형성될 수 있다. 제2 전극(CE)은 반투과형 전극 또는 투과형 전극일 수 있다. 제2 전극(CE)이 투과형 전극으로 제공되는 경우, 제2 전극(CE)은 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)을 포함할 수 있다. 제2 전극(CE)이 반투과형 전극 또는 반사형 전극으로 제공되는 경우, 제2 전극(CE)은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti, Yb, W, In, Zn, Sn, 또는 이들을 포함하는 화합물이나 혼합물(예를 들어, AgMg, AgYb, 또는 MgAg)을 포함할 수 있다. 이에 한정되지 않고, 제2 전극(CE)은 상기 물질로 형성된 반사막이나 반투과막 및 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 형성된 투명 도전막을 포함하는 복수의 층 구조를 가질 수 있다.
제2 전극(CE)은 광 투광성을 갖도록 얇게 증착되어 형성될 수 있다. 제2 전극(CE)은 후술하는 바와 같이 보조전극(SE)과 접촉시켜 IR 드롭 현상을 방지하고 균일한 휘도로 광을 발광시킬 수 있도록, 일정한 두께 이상의 두께로 제공될 수 있다. 예를 들어, 제2 전극(CE)의 두께는 50 옹스트롬(Å) 이상 200 옹스트롬(Å) 이하일 수 있다. 제2 전극(CE)의 두께가 50 미만일 경우, 제2 전극(CE)과 보조전극(SE)이 접촉하더라도 IR 드롭 현상이 방지되는 효과를 구현하지 못할 수 있다. 제2 전극(CE)의 두께가 200 Å 초과일 경우, 제2 전극(CE)이 광 투광성이 낮아져 발광소자의 발광 효율이 감소할 수 있다.
제2 전극(CE)은 낮은 면저항을 가질 수 있다. 일 실시예에서, 제2 전극(CE)의 면저항은 30Ω/□ 이하일 수 있다. 제2 전극(CE)의 면저항이 30Ω/□ 초과일 경우, 제2 전극(CE)과 보조전극(SE)이 접촉하더라도 IR 드롭 현상이 방지되는 효과를 구현하지 못할 수 있다.
보조전극(SE)은 베이스 기판(BS) 상에 제2 영역 내에 배치될 수 있다. 일 실시예에서 보조전극(SE)은 회로층(DP-CL)의 제4 절연층(50) 상에 배치될 수 있다. 보조전극(SE)은 제4 절연층(50)을 관통하는 제3 컨택홀(CH3)을 통해 보조 배선(EL)에 연결될 수 있다. 보조전극(SE)은 보조 배선(EL)을 통해 제2 전압을 인가 받을 수 있다. 그러나 이에 한정되지 않고, 보조전극(SE)은 제2 전압을 제공하는 전원 라인에 직접 연결되어 제2 전압을 인가 받을 수도 있다.
보조전극(SE)은 제1 전극(AE)과 동일 층상에 배치될 수 있다. 보조전극(SE)은 평면 상에서 제1 전극(AE)과 이격된 아일랜드 형태로 배치될 수 있다. 그러나 이에 한정되지 않고, 보조전극(SE)은 평면 상에서 일 방향으로 연장된 라인 형태로 배치될 수도 있다. 예를 들어, 보조전극(SE)은 보조 배선(EL)의 연장 방향인 제2 방향(DR2)을 따라 연장된 라인 형태로 배치될 수도 있다. 보조전극(SE)의 형상은 제1 전극(AE)과 이격되어 배치된다면 어느 하나의 실시예로 한정되는 것은 아니다. 전술한 바와 같이, 보조전극(SE)은 평면상에서 직사각형 형상을 가질 수 있으며, 또는, 원형 형상을 가질 수 있다.
일 실시예에서 유기층(OL)에 포함된 기능층들과 발광층들은 발광 영역(PXA) 및 비발광 영역(NPXA)에 중첩하며 일체의 형상을 갖는 공통층으로 제공될 수 있다. 그러나, 이에 한정되지 않고, 유기층(OL)에 포함된 기능층들과 발광층 중 일부는 화소 정의막(PDL)에 정의된 발광 개구부(OP) 내부에 패터닝 되어 제공될 수 있다. 유기층(OL)에 포함된 기능층들 및 발광층 중 적어도 일부는 잉크젯 프린팅과 같은 방법을 통해 패터닝 되어 발광 영역(PXA)에 중첩하도록 화소 정의막(PDL)의 발광 개구부(OP) 내부에 제공될 수 있다.
유기층(OL)의 일 부분은 평면 상에서 보조전극(SE)에 중첩할 수 있다. 화소 정의막(PDL)에는 보조전극(SE)의 일 부분을 노출하는 개구부(S-OP)가 정의될 수 있고, 유기층(OL)의 일 부분은 보조전극(SE)에 중첩하는 화소 정의막(PDL)의 개구부(S-OP) 내에 배치될 수 있다. 따라서, 유기층(OL)의 일 부분은 보조전극(SE)과 제2 전극(CE) 사이에 배치될 수 있다.
유기층(OL)에는 유기층(OL)에 포함된 기능층들과 발광층을 관통하며 보조전극(SE)의 일 부분을 노출시키는 개구부(O-2)가 정의될 수 있다. 유기층(OL)의 개구부(O-2)에 의해 노출된 보조전극(SE)의 일 부분은 개구 영역(HA)으로 정의할 수 있다. 제2 전극(CE)은 유기층(OL)의 개구 영역(HA)을 통해 보조전극(SE)과 전기적으로 연결될 수 있다.
유기층(OL)에 포함된 발광층으로부터 생성된 광이 제2 전극(CE)을 통과하여 표시면(IS, 도 1a 참조)을 향해 발광되기 위해서, 제2 전극(CE)은 광 투과성이 상대적으로 높은 전극으로 제공될 수 있다. 예를 들어, 제2 전극(CE)은 투명 전극으로 제공되거나, 얇은 두께를 갖는 전극으로 제공될 수 있다. 이 경우, 제2 전극(CE)의 저항이 증가되어 IR 드롭 현상이 발생할 수 있다. 그러나, 제2 전극(CE)은 보조전극(SE)에 접촉함으로써, 제2 전극(CE)의 저항이 감소될 수 있고, IR 드롭 현상이 방지될 수 있다.
유기층(OL)은 보조전극(SE)의 일 부분에 중첩하며, 평탄한 상면을 갖는 제1 부분(O1) 및 제1 부분(O1)으로부터 봉지층(TFE1)을 향해 돌출된 제2 부분(O2)을 포함할 수 있다. 이하, 제2 부분(O2)은 돌출부(O2)로 지칭할 수 있다. 돌출부(O2)는 유기층(OL)에 형성된 개구부(O-2)에 인접하게 배치될 수 있다.
봉지층(TFE1)은 표시 소자층(DP-LED) 상에 배치되어 표시 소자층(DP-LED)을 밀봉할 수 있다. 봉지층(TFE1)은 무기막 및 유기막을 포함할 수 있다. 도 5는 제1 및 제2 봉지 무기층(IOL1, IOL2) 및 무기층들 사이에 배치된 봉지 유기층(TOL)을 포함하는 봉지층(TFE1)의 실시예를 예시적으로 도시하였다. 제1 봉지 무기층(IOL1)은 제2 전극(CE) 상에 배치될 수 있고, 봉지 유기층(TOL) 및 제2 봉지 무기층(IOL2)은 순차적으로 제1 봉지 무기층(IOL1) 상에 배치될 수 있다.
제1 및 제2 봉지 무기층(IOL1, IOL2)은 수분 및/또는 산소로부터 발광 소자들(OLED)를 보호할 수 있다. 제1 및 제2 봉지 무기층(IOL1, IOL2)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있으나, 상기 물질에 제한되는 것은 아니다.
봉지 유기층(TOL)은 먼지 입자와 같은 이물질로부터 발광 소자(OLED)를 보호할 수 있다. 봉지 유기층(TOL)은 아크릴 계열 수지를 포함할 수 있으나, 상기 물질에 제한되는 것은 아니다.
도 6에서는 개구 영역(HA)을 통해 서로 접촉하는 보조전극(SE) 및 제2 전극(CE)의 평면도를 간략하게 도시하였다. 도 7a 및 도 7b에서는 도 5의 봉지층(TFE1)의 및 트랜지스터층(TFL)의 구성들을 생략하고 개구 영역(HA)에 대응하는 표시 패널(DP)의 구성들을 간략히 도시하였다.
도 5, 도 6 및 도 7a를 참조하면, 유기층(OL)에는 개구부(O-2)가 정의되며, 개구부(O-2)에 의해 보조전극(SE)의 일 부분이 노출될 수 있다. 노출된 보조전극(SE)의 일 부분은 개구 영역(HA)으로 정의되며, 제2 전극(CE)은 개구 영역(HA)을 통해 보조전극(SE)과 전기적으로 연결될 수 있다.
유기층(OL)에 포함된 발광층으로부터 생성된 광이 제2 전극(CE)을 통과하여 표시면(IS, 도 1a 참조)을 향해 발광되기 위해서, 제2 전극(CE)은 광 투과성이 상대적으로 높은 전극으로 제공될 수 있다. 예를 들어, 제2 전극(CE)은 투명 전극으로 제공되거나, 얇은 두께를 갖는 전극으로 제공될 수 있다. 이 경우, 제2 전극(CE)의 저항이 증가되어 IR 드롭 현상이 발생할 수 있다. 그러나, 제2 전극(CE)은 보조전극(SE)에 접촉함으로써, 제2 전극(CE)의 저항이 감소될 수 있고, IR 드롭 현상이 방지될 수 있다.
유기층(OL)은 보조전극(SE)의 일 부분에 중첩하며, 평탄한 상면을 갖는 제1 부분(O1) 및 제1 부분(O1)으로부터 봉지층(TFE1)을 향해 돌출된 제2 부분(O2)을 포함할 수 있다. 이하, 제2 부분(O2)은 돌출부(O2)로 지칭할 수 있다. 개구부(O-2)의 중심으로부터 이격된 돌출부(O2)의 가장자리를 통해 정의되는 부분은 접촉 패턴부(O-1)로 지칭될 수 있다.
돌출부(O2)는 유기층(OL)에 형성된 개구부(O-2)에 인접하게 배치될 수 있다. 돌출부(O2)는 평면상에서 개구부(O-2)의 주변을 둘러싸도록 형성될 수 있다. 평면 상에서 개구부(O-2)의 끝단으로부터 돌출부(O2)의 가장 자리까지의 영역을 돌출 영역(MA)으로 정의할 수 있다. 돌출 영역(MA)은 개구 영역(HA)에 인접하고, 평면상에서 개구 영역(HA)을 둘러싸는 형상을 가질 수 있다.
개구부(O-2)가 정의된 개구 영역(HA)은 평면 상에서 원형의 형상을 가질 수 있고, 돌출부(O2)는 원형의 개구부(O-2)를 둘러쌀 수 있다. 즉, 개구부(O-2)를 둘러싸는 돌출부(O2)는 평면 상에서 원형 고리 형상을 가질 수 있다. 그러나 돌출부(O2)의 평면 상에서의 형상이 도시된 실시예에 한정되는 것은 아니며, 개구부(O-2)의 형상에 대응하여 다양한 형상을 가질 수 있다. 예를 들어, 개구부(O-2)가 직사각형 형상을 가질 경우, 돌출부(O2)는 직사각형 형상의 개구부(O-2)를 둘러싸는 직사각형 형상을 가질 수 있다.
개구부(O-2) 및 개구부(O-2)를 둘러싸는 돌출부(O2)는 평면상에서 소정의 지름을 가질 수 있다. 개구부(O-2)가 정의된 개구 영역(HA) 및 돌출부(O2)가 배치된 돌출 영역(MA)은 평면상에서 소정의 지름을 가지는 원형의 영역일 수 있다. 개구부(O-2)의 지름은 개구부(O-2)의 제1 방향(DR1)으로의 폭으로 정의될 수 있다.
예를 들어, 개구부(O-2)는 제1 지름(DI1)을 가질 수 있다. 돌출부(O2)의 가장 자리는 제2 지름(DI2)을 가질 수 있다. 즉, 개구부(O-2)의 중심을 지나는 돌출부(O2)의 가장 자리 사이의 간격은 제2 지름(DI2)에 대응될 수 있다. 일 실시예에서, 접촉 패턴부(O-1)의 지름이 제2 지름(DI2)에 해당할 수 있다.
제2 지름(DI2)은 제1 지름(DI1) 보다 크다. 일 실시예에서, 제1 지름(DI1)은 제2 지름(DI2) 보다 0.6 배 이상 0.8 배 이하일 수 있다. 다만, 제1 지름(DI1)과 제2 지름(DI2) 사이의 수치 관계가 반드시 상기 예에 한정되는 것은 아니다. 평면 상에서 제2 스택(ST2)의 개구영역 및 돌출부(O2)의 형상 및 면적들은 개구영역을 형성하는 레이저의 세기, 위상 등과 같은 조건에 따라 달라질 수 있다.
일 실시예에서, 제2 지름(DI2)은 소정의 값 이상의 값을 가질 수 있다. 제2 지름(DI2)은 7 마이크로미터(μm) 이상이다. 제2 지름(DI2)이 7 μm 이하일 경우, 충분한 크기의 개구부(O-2)가 확보되지 않아, 제2 전극(CE)과 보조전극(SE)이 접촉하는 면적이 감소하고, 이에 따라 제2 전극(CE)과 보조전극(SE)이 접촉하더라도 IR 드롭 현상이 방지되는 효과를 구현하지 못할 수 있다. 제2 지름(DI2)은 60 μm 이하일 수 있다. 제2 지름(DI2)이 60 μm 초과일 경우, 보조전극(SE)이 노출되는 면적이 증가하여 표시패널(DP)의 개구율이 감소하고, 이에 따라 표시패널(DP)의 표시효율이 감소할 수 있다.
도 4a, 도 6 및 도 7a를 참조하면, 보조전극(SE)은 평면상에서 직사각형 또는 원형 형상을 가지며, 제1 방향(DR1)을 따라 소정의 폭을 가질 수 있다. 보조전극(SE)은 개구부(O-2)에 대응하거나, 개구부(O-2)보다 큰 폭을 가질 수 있다. 일 실시예에서, 보조전극(SE)은 제1 방향(DR1)을 따라 7 μm 이상 60 μm 이하의 폭을 가질 수 있다. 보조전극(SE)의 폭이 7 μm 이하일 경우, 화소의 휘도 불균일이 발생할 수 있으며, 보조전극(SE)의 폭이 60 μm 초과일 경우, 표시패널(DP)의 개구율이 감소하여 표시패널(DP)의 표시효율이 감소할 수 있다.
본 발명의 유기층(OL)의 개구 영역(HA)은 에너지 세기의 균일성이 향상된 레이저에 의해 형성될 수 있다. 에너지 세기의 균일성이 향상된 레이저에 의해 형성된 개구 영역(HA)은 평면 상에서 지름의 크기가 실질적으로 균일한 원형의 형상을 가질 수 있다. 또한, 유기층(OL)의 구성들 중 개구 영역(HA)에 대응하여 제거가 필요한 구성들을 필요한 만큼 제거할 수 있고, 개구 영역(HA) 상에 증착되는 제2 전극(CE)은 손상되는 부분 없이 증착 될 수 있다.
돌출부(O2)는 단면 상에서 곡면을 포함할 수 있다. 일 실시예에서 돌출부(O2)의 곡면은 돌출 영역(MA)에 중첩하여 형성될 수 있다. 돌출부(O2)에 의해, 보조전극(SE)에 중첩하는 유기층(OL)의 일 부분의 두께는 제1 전극(AE)에 중첩하는 유기층(OL)의 두께 보다 클 수 있다.
도 7a를 참조하면, 유기층(OL)은 보조전극(SE) 상에 평탄한 상면을 갖는 제1 부분(O1) 및 제1 부분(O1)으로부터 제3 방향(DR3)을 향해 돌출된 돌출부(O2)를 포함할 수 있다. 유기층(OL)은 개구 영역(HA) 및 돌출 영역(MA)에 비중첩하는 영역 내에서 제1 두께(Th1)를 가질 수 있다. 돌출부(O2)가 형성된 유기층(OL)의 일 부분은 돌출 영역(MA) 내에서 제2 두께(Th2)를 가질 수 있다.
제1 두께(Th1)는 개구 영역(HA) 및 돌출 영역(MA)에 비중첩하는 영역 내에서 돌출부(O2)를 제외한 제1 부분(O1)의 두께에 해당할 수 있다. 제1 두께(Th1)는 보조 전극(SE)의 상면으로부터 유기층(OL)의 돌출부(O2)에 비중첩하는 상면까지 제3 방향(DR3)을 따라 이격된 거리에 대응될 수 있다.
제2 두께(Th2)는 제1 두께(Th1) 및 돌출부(O2)의 두께의 합일 수 있다. 제2 두께(Th2)는 보조전극(SE)의 상면으로부터 돌출부(O2)의 상면 상에서 가장 돌출된 지점까지 제3 방향(DR3)을 따라 이격된 거리에 대응될 수 있다.
제2 두께(Th2)는 제1 두께(Th1) 보다 클 수 있다. 예를 들어, 제2 두께(Th2)는 제1 두께(Th1)의 1.3 배 이상 1.5 배 이하일 수 있다. 그러나, 제1 두께(Th1)와 제2 두께(Th2) 사이의 관계가 반드시 상기 예에 한정되는 것은 아니다. 개구부(O-2)에 인접하는 유기층(OL)의 두께는 관통홀(TH)을 형성하는 레이저의 세기, 위상 등과 같은 조건에 따라 달라질 수 있다.
개구부(O-2)는 후술할 레이저 드릴링(laser drilling) 공정을 통해 형성될 수 있다. 개구부(O-2)가 형성되는 과정에서 레이저에 의해 유기층(OL)의 일부는 개구부(O-2)의 외측 방향으로 밀려날 수 있다. 이 과정에서 유기층(OL)에 돌출부(O2)가 형성될 수 있다.
도 3a 및 도 7a를 함께 참조하면, 표시패널(DP)에서, 개구부(O-2)는 총 20만개 이상 100만개 이하로 포함될 수 있다. 일 실시예의 표시패널(DP)은 화소(PX)의 개수에 대응한 보조전극(SE) 및 개구부(O-2)를 가진다. 일 실시예에서, 표시패널(DP)은 약 20만개 이상 약 100만개 이하의 개구부(O-2)를 가진다. 일 실시예에서, 표시패널(DP)은 약 700만개 이상 약 3500만개 이하의 화소(PX)를 가지며, 약 20만개 이상 약 100만개 이하의 개구부(O-2)를 가질 수 있다. 표시패널(DP)에 제공되는 개구부(O-2)의 개수가 약 20만개 미만일 경우, 제2 전극(CE)과 보조전극(SE)이 접촉하는 면적이 감소하여 휘도 불균일이 발생할 수 있으며, 표시패널(DP)에 제공되는 개구부(O-2)의 개수가 약 100만개 초과일 경우, 표시패널(DP)의 개구율이 감소하여 표시패널(DP)의 표시효율이 감소할 수 있다.
도 4a 및 도 7a를 함께 참조하면, 제1 방향(DR1)을 따라 인접한 두 화소(PX11, PX12) 사이의 거리인 제1 거리(P1)에 대하여, 보조전극(SE)의 제1 방향(DR1)에서의 폭은 제1 거리(P1)의 4% 이상 20% 이하의 값을 가질 수 있다. 보조전극(SE)의 제1 방향(DR1)에서의 폭이 제1 거리(P1)의 4% 미만일 경우 제2 전극(CE)과 보조전극(SE)이 접촉하는 면적이 감소하여 휘도 불균일이 발생할 수 있으며, 보조전극(SE)의 제1 방향(DR1)에서의 폭이 제1 거리(P1)의 20% 초과일 경우 표시패널(DP)의 개구율이 감소하여 표시패널(DP)의 표시효율이 감소할 수 있다.
한편, 도 7a를 참조하면, 발광 소자(OLED)는 제2 전극(CE) 상에 배치된 캡핑층(CPL)을 더 포함할 수 있다. 캡핑층(CPL)은 단층 또는 다층 구조를 가질 수 있다. 캡핑층(CPL)은 유기층 또는 무기층을 포함할 수 있다. 예를 들어, 캡핑층(CPL)의 무기층은 LiF과 같은 알칼리금속 화합물, MgF2과 같은 알칼리토금속 화합물, 실리콘질화물, 실리콘산질화물 및 실리콘산화물 중 적어도 하나를 포함할 수 있다. 캡핑층(CPL)의 유기층은 α-NPD, NPB, TPD, m-MTDATA, Alq3, CuPc, TCTA 또는 에폭시 수지, 아크릴레이트계 수지를 포함할 수 있다. 그러나, 캡핑층(CPL)의 물질이 상기 예에 제한되는 것은 아니다.
도 6, 도 7a와 도 7b를 함께 참조하면, 일 실시예의 표시패널(DP)에서 유기층(OL)은 중간부(O3)를 더 포함할 수 있다. 중간부(O3)는 개구부(O-2)에 인접하고, 돌출부(O2)가 배치된 부분과 개구부(O-2)의 사이에 배치되는 것일 수 있다. 돌출부(O2)가 배치된 영역은 돌출 영역(MA1)으로, 중간부(O3)가 배치된 영역은 중간 영역(MA2)으로 지칭될 수 있다.
중간부(O3)는 평면상에서 개구부(O-2)를 둘러싸는 원형 형상을 가질 수 있다. 중간부(O3)는 개구부(O-2)에 인접하고, 돌출부(O2)가 배치된 부분에 비해 유기층(OL)의 기울기가 작은 부분일 수 있다. 개구부(O-2)에서는 유기층(OL)이 미배치되고, 중간부(O3) 부분에서는 유기층(OL)이 비교적 완만한 기울기로 배치되며, 돌출부(O2)가 배치된 부분에서는 유기층(OL)이 가파른 기울기로 배치되는 것일 수 있다. 중간부(O3)는 후술하는 레이저 공정에서 에지 부분의 레이저가 중심 부분의 레이저보다 세기가 약하여, 유기층(OL)이 전부 제거되지 않고 일부 잔존한 부분일 수 있다. 중간부(O3)의 두께는 유기층(OL)이 배치된 다른 부분에 비해 얇을 수 있다.
도 8a는 본 발명의 일 실시예에 따른 홀 영역에 대응하는 표시 패널의 단면도이다. 도 8b는 본 발명의 일 실시예에 따른 발광 소자의 적층 구조를 간략히 도시한 단면도이다.
앞선 실시예에서는 설명의 편의를 위해 유기층(OL)을 단일층으로 도시하였고, 도 4b에 도시된 실시예에서는 발광소자(OLED)가 하나의 발광층(EML)을 포함하는 것을 예시적으로 도시하였으나, 이에 제한되지 않고 발광소자(OLED)는 복수의 스택을 포함하며, 복수의 스택 각각은 발광층을 포함하는 것일 수 있다. 또한, 일 실시예의 발광소자(OLED)에서는 복수의 스택들 사이에 배치된 복수의 전하 생성층들을 포함할 수 있다. 도 8a를 참조하면, 유기층(OL)은 제1 내지 제4 스택들(ST1, ST2, ST3, ST4) 및 복수의 스택들 사이에 배치된 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3)를 포함할 수 있다. 도 8a에 도시된 실시예는 도 7a에 도시된 실시예와 실질적으로 동일한 구성들을 포함하며, 유기층(OL)의 구성에 일부 차이가 있다. 이후, 차이점을 중심으로 도 7b의 실시예에 관하여 설명하도록 한다.
도 8a 및 도 8b를 참조하면, 제1 내지 제4 스택들(ST1, ST2, ST3, ST4) 각각은 정공 수송 물질 및 전자 수송 물질을 포함하는 기능층들과, 발광 물질을 포함하는 발광층을 포함할 수 있다.
제1 전하 생성층(CGL1)은 제1 스택(ST1)과 제2 스택(ST2) 사이에 배치될 수 있다. 제2 전하 생성층(CGL2)은 제2 스택(ST2)과 제3 스택(ST3) 사이에 배치될 수 있다. 제3 전하 생성층(CGL3)은 제3 스택(ST3)과 제4 스택(ST4) 사이에 배치될 수 있다.
제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3) 각각은 전압이 인가되면, 산화-환원 반응을 통하여 착제를 형성함으로써 전하들(전자들 및 정공들)을 생성할 수 있다. 이후, 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3)은 생성된 전하들을 인접한 스택들(ST1, ST2, ST3, ST4)로 각각 제공할 수 있다. 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3)은 인접한 스택들(ST1, ST2, ST3, ST4)에서 발생하는 전류의 효율을 배로 증가시킬 수 있으며, 인접한 스택들(ST1, ST2, ST3, ST4) 사이에서 전하들의 균형을 조절하는 역할을 할 수 있다.
제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3) 각각은 n형 타입층 및 p형 타입층을 포함할 수 있다. 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3)은 n형 타입층 및 p형 타입층이 서로 접합된 구조를 가질 수 있다. 다만 이에 한정되지 않고, 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3)은 n형 타입층 및 p형 타입층 중 어느 하나만 포함할 수 있다. n형 타입층은 인접한 스택에 전자를 제공하는 전하 생성층 일 수 있다. n형 타입층은 베이스 물질에 n-도펀트가 도핑 된 층일 수 있다. p형 타입층은 인접한 스택에 정공을 제공하는 전하 생성층 일 수 있다.
일 실시예에서 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3) 각각의 두께는 1 옹스트롬(Å) 이상 150 옹스트롬(Å) 이하일 수 있다. 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3)에 도핑 된 n-도펀트의 농도는 0.1% 이상 3% 이하일 수 있고, 구체적으로 1% 이하일 수 있다. 농도가 0.1% 보다 작은 경우, 전하들이 균형을 조절하는 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3)의 효과가 거의 발생하지 않을 수 있다. 농도가 3% 보다 큰 경우, 발광 소자(OLED)의 광 효율을 저하시킬 수 있다.
제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3) 각각은 아릴 아민계의 유기 화합물, 금속, 금속의 산화물, 탄화물, 불화물, 또는 이들의 혼합물로 이루어진 전하 발생 화합물을 포함할 수 있다. 예를 들어, 아릴 아민계의 유기 화합물은 α-NPD, 2-TNATA, TDATA, MTDATA, sprio-TAD, 또는 sprio-NPB을 포함할 수 있다. 금속은 세슘(Cs), 몰리브덴(Mo), 바나듐(V), 티타늄(Ti), 텅스텐(W), 바륨(Ba), 또는 리튬(Li)을 포함할 수 있다. 금속의 산화물, 탄화물, 및 불화물은 Re2O7, MoO3, V2O5, WO3, TiO2, Cs2CO3, BaF, LiF, 또는 CsF을 포함할 수 있다. 그러나, 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3)의 물질이 상기 예에 제한되는 것은 아니다.
제1 내지 제3 전하 생성층들(CGL1, CGL2, CG3) 각각은 제2 전극(CE)과 이격될 수 있다. 제1 내지 제3 전하 생성층들(CGL1, CGL2, CG3) 각각은 개구영역을 포함할 수 있고, 개구영역의 경계에 대응되는 제1 내지 제3 전하 생성층들(CGL1, CGL2, CG3)의 끝 단들 각각은 벤딩 됨으로써 곡면(CS1, CS2, CS3)을 포함할 수 있다. 이로 인해, 제1 내지 제3 전하 생성층들(CGL1, CGL2, CG3)은 제2 전극(CE)과 이격될 수 있고, 전기적으로 절연될 수 있다.
제1 내지 제3 전하 생성층들(CGL1, CGL2, CG3)의 곡면들(CS1, CS2, CS3)은 돌출 영역(MA)에 배치된 제4 유기층(ST4)의 상면에 중첩할 수 있다. 제1 내지 제3 전하 생성층들(CGL1, CGL2, CG3)의 곡면들(CS1, CS2, CS3)은 제4 유기층(ST4)에 의해 커버될 수 있다. 제1 내지 제3 전하 생성층들(CGL1, CGL2, CG3)의 끝 단들 각각은 유기층(OL)의 최상부에 배치된 제4 유기층(ST4)을 사이에 두고 제2 전극(CE)과 이격될 수 있다.
유기층(OL)의 최상부에 배치된 제4 유기층(ST4)은 평탄한 상면을 포함하는 제1 부분(O1) 및 제1 부분(O1)으로부터 돌출된 돌출부(O2)를 포함할 수 있다. 제4 유기층(ST4)의 돌출부(O2)는 제4 유기층(ST4) 아래 배치된 제3 전하 생성층(CGL3)과 제2 전극(CE)을 사이에 형성되어 제3 전하 생성층(CGL3)과 제2 전극(CE)을 이격 시킬 수 있다. 이를 통해, 제1 내지 제3 전하 생성층들(CGL1, CGL2, CG3) 및 제2 전극(CE)의 접촉에 따른 누설 전류를 방지할 수 있고, 표시 패널(DP)은 균일한 휘도로 발광될 수 있다.
한편, 도 8a의 실시예에도 유기층(OL)의 총 두께, 개구 영역(HA) 및 돌출 영역(MA)의 크기 등에 관한 설명은 상술한 설명이 동일하게 적용될 수 있다.
도 8b를 참조하면, 일 실시예의 발광 소자(OLED)는 제1 전극(AE), 제1 전극(AE)과 마주하는 제2 전극(CE) 및 제1 전극(AE)과 제2 전극(CE) 사이에 배치된 제1 내지 제4 스택들(ST1, ST2, ST3, ST4)을 포함할 수 있다. 한편, 도 8b는 발광 소자(OLED)가 4개의 스택들을 포함하는 것을 예시적으로 도시하였으나, 발광 소자(OLED)에 포함된 스택의 수는 이보다 적거나 더 많을 수도 있다.
발광 소자(OLED)는 제1 내지 제4 스택들(ST1, ST2, ST3, ST4) 사이에 배치되는 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3)을 포함할 수 있다. 제1 내지 제3 전하 생성층들(CGL1, CGL2, CGL3)에 관한 설명은 상술한 설명이 동일하게 적용될 수 있다.
제1 내지 제4 스택들(ST1, ST2, ST3, ST4) 각각은 발광층을 포함할 수 있다. 제1 스택(ST1)은 제1 발광층(BEML-1)을 포함하고, 제2 스택(ST2)은 제2 발광층(BEML-2) 포함하며, 제3 스택(ST3)은 제3 발광층(BEML-3)을 포함하고, 제4 스택(ST4)은 제4 발광층(GEML)을 포함할 수 있다. 제1 내지 제4 스택들(ST1, ST2, ST3, ST4)에 포함된 발광층들 중 일부는 실질적으로 동일한 컬러광을 출광 할 수 있고, 일부는 서로 상이한 컬러광을 출광 할 수 있다. 그러나 이에 한정되지 않고, 제1 내지 제4 스택들(ST1, ST2, ST3, ST4)에 포함된 발광층들은 모두 실질적으로 동일한 컬러광을 출광 할 수 있다.
일 실시예에서 제1 내지 제3 스택들(ST1, ST2, ST3)의 제1 내지 제3 발광층들(BEML-1, BEML-2, BEML-3)은 실질적으로 동일한 제1 컬러광을 출광 할 수 있다. 예를 들어, 제1 컬러광은 블루광 일 수 있다. 제1 내지 제3 발광층들(BEML-1, BEML-2, BEML-3)이 출광하는 광의 파장 범위는 약 420 nm 이상 480 nm 이하 일 수 있다.
제4 스택(ST4)의 제4 발광층(GEML)은 제1 컬러광과 상이한 제2 컬러광을 출광할 수 있다. 예를 들어, 제2 컬러광은 그린광 일 수 있다. 제4 발광층(GEML)이 출광하는 광의 파장 범위는 약 520nm 이상 600nm 이하일 수 있다.
제1 내지 제4 발광층들(BEML-1, BEML-2, BEML-3, GEML) 중 적어도 일부는 서로 다른 호스트 물질을 포함하는 이층 구조를 가질 수 있다. 예를 들어, 이층 구조 중 하나의 층은 정공 수송성 호스트 물질을 포함하고, 나머지 하나는 전자 수송성 호스트 물질을 포함할 수 있다. 전자 수송성 호스트 물질은 분자 구조 내에 전자 수송성 모이어티를 포함하는 물질일 수 있다.
제1 스택(ST1)은 제1 전극(AE)으로부터 제공된 정공들을 제1 발광층(BEML-1)으로 수송하는 정공 수송 영역(HTR), 및 제1 전하 생성층(CGL1)으로부터 생성된 전자들을 제1 발광층(BEML-1)으로 수송하는 제1 중간 전자 수송 영역(METL1)을 포함 할 수 있다.
정공 수송 영역(HTR)은 제1 전극(AE) 상에 배치된 정공 주입층(HIL) 및 정공 주입층(HIL) 상에 배치된 정공 수송층(HTL)을 포함할 수 있다. 다만 이에 한정되지 않고, 정공 수송 영역(HTR)은 정공 버퍼층, 발광 보조층, 및 전자 저지층 중 적어도 하나를 더 포함할 수 있다. 정공 버퍼층은 발광층에서 방출되는 광의 파장에 따른 공진 거리를 보상하여 광 방출 효율을 증가시키는 층일 수 있다. 전자 저지층은 전자 수송 영역으로부터 정공 수송 영역으로의 전자 주입을 방지하는 역할을 하는 층일 수 있다.
제1 중간 전자 수송 영역(METL1)은 제1 발광층(BEML-1) 상에 배치된 제1 중간 전자 수송층을 포함할 수 있다. 다만, 이에 한정되지 않고, 제1 중간 전자 수송 영역(METL1)은 전자 버퍼층, 및 정공 저지층 중 적어도 하나를 더 포함할 수 있다.
제2 스택(ST2)은 제1 전하 생성층(CGL1)으로부터 생성된 정공들을 제2 발광층(BEML-2)으로 수송하는 제1 중간 정공 수송 영역(MHTR1), 및 제2 전하 생성층(CGL2)으로부터 제공된 전자들을 제2 발광층(BEML-2)으로 수송하는 제2 중간 전자 수송 영역(METL2)를 포함 할 수 있다.
제1 중간 정공 수송 영역(MHTR1)은 제1 전하 생성층(CGL1) 상에 배치된 제1 중간 정공 주입층(MHIL1) 및 제1 중간 정공 주입층(MHIL1) 상에 배치된 제1 중간 정공 수송층(MHTL1)을 포함할 수 있다. 제1 중간 정공 수송 영역(MHTR1)은 제1 중간 정공 수송층(MHTL1) 상에 배치된 정공 버퍼층, 발광 보조층, 및 전자 저지층 중 적어도 하나를 더 포함할 수 있다.
제2 중간 전자 수송 영역(METL2)은 제2 발광층(BEML-2) 상에 배치된 제2 중간 전자 수송층을 포함할 수 있다. 다만 이에 한정되지 않고, 제2 중간 전자 수송 영역(METL2)은 제2 중간 전자 수송층과 제2 발광층(BEML-2) 사이에 배치되는 전자 버퍼층, 및 정공 저지층 중 적어도 하나를 더 포함할 수 있다.
제3 스택(ST3)은 제2 전하 생성층(CGL2)으로부터 생성된 정공들을 제3 발광층(BEML-3)으로 수송하는 제2 중간 정공 수송 영역(MHTR2), 및 제3 전하 생성층(CGL3)으로부터 제공된 전자들을 제3 발광층(BEML-3)으로 수송하는 제3 중간 전자 수송 영역(METL3)을 포함할 수 있다.
제2 중간 정공 수송 영역(MHTR2)은 제2 전하 생성층(CGL2) 상에 배치된 제2 중간 정공 주입층(MHIL2) 및 제2 중간 정공 주입층(MHIL2) 상에 배치된 제2 중간 정공 수송층(MHTL2)을 포함할 수 있다. 다만 이에 한정되지 않고, 제2 중간 정공 수송 영역(MHTR2)은 제2 중간 정공 수송층(MHTL2) 상에 배치된 정공 버퍼층, 발광 보조층, 및 전자 저지층 중 적어도 하나를 더 포함할 수 있다.
제3 중간 전자 수송 영역(METL3)은 제3 발광층(BEML-3) 상에 배치된 제3 중간 전자 수송층을 포함할 수 있다. 다만 이에 한정되지 않고, 제3 중간 전자 수송 영역(METL3)은 제3 중간 전자 수송층과 제3 발광층(BEML-3) 사이에 배치되는 전자 버퍼층, 및 정공 저지층 중 적어도 하나를 더 포함할 수 있다.
제4 스택(ST4)은 제3 전하 생성층(CGL3)으로부터 생성된 정공들을 제4 발광층(GEML)으로 수송하는 제3 중간 정공 수송 영역(MHTR3), 및 제2 전극(CE)으로부터 제공된 전자들을 제4 발광층(GEML)으로 수송하는 전자 수송 영역(ETR)을 포함할 수 있다.
제3 중간 정공 수송 영역(MHTR3)은 제3 전하 생성층(CGL3) 상에 배치된 제3 중간 정공 주입층(MHIL3) 및 제3 중간 정공 주입층(MHIL3) 상에 배치된 제3 중간 정공 수송층(MHTL3)을 포함할 수 있다. 다만 이에 한정되지 않고, 제3 중간 정공 수송 영역(MHTR3)은 제3 중간 정공 수송층(MHTL3) 상에 배치된 정공 버퍼층, 발광 보조층, 및 전자 저지층 중 적어도 하나를 더 포함할 수 있다.
전자 수송 영역(ETR)은 제4 발광층(GEML) 상에 배치된 전자 수송층(ETL), 및 전자 수송층(ETL) 상에 배치된 전자 주입층(EIL)을 포함할 수 있다. 다만 이에 한정되지 않고, 전자 수송 영역(ETR)은 전자 수송층(ETL)과 제4 발광층(GEML) 사이에 배치된 전자 버퍼층, 및 정공 저지층 중 적어도 하나를 더 포함할 수 있다.
일 실시예에서 발광 소자(OLED)는 제1 전극(AE)에서 제2 전극(CE) 방향으로 광을 출사할 수 있고, 광을 출사하는 방향 기준으로, 정공 수송 영역(HTR)은 복수의 스택들(ST1, ST2, ST3, ST4) 하부에 배치될 수 있고, 전자 수송 영역(ETR)은 복수의 스택들(ST1, ST2, ST3, ST4) 상부에 배치될 수 있다. 다만, 이에 제한되지 않고 광을 출사하는 방향을 기준으로, 전자 수송 영역(ETR)이 복수의 스택(ST1, ST2, ST3, ST4)의 하부에 배치되고 정공 수송 영역(HTR)이 복수의 스택(ST1, ST2, ST3, ST4)의 상부에 배치되는 인버티드(Inverted) 소자 구조를 가질 수도 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 제조 방법을 도시한 순서도이다. 도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 표시 패널 제조 방법의 일 단계에 대응하는 단면도들이다. 도 10a 내지 도 10d 각각은 도 5에 도시된 단면도에 대응될 수 있고, 도 7b에 도시된 실시예를 포함하는 표시 패널(DP) 제조 단계를 예시적으로 도시하였다.
도 9를 참조하면, 일 실시예에 따른 표시 패널 제조 방법은 대상 기판 제공 단계(S10), 발광 스택 형성 단계(S20), 개구영역 및 돌출부 형성 단계(S30) 및 대향 전극 형성 단계(S40)를 포함할 수 있다.
대상 기판 제공 단계(S10)는 화소 전극 및 보조전극이 형성된 대상 기판을 제공하는 단계를 포함할 수 있다. 발광 스택 형성 단계(S20)는 화소 전극 및 보조전극 상에 상술한 복수의 유기층들 및 전하 생성층을 포함하는 발광 스택을 증착하여 형성하는 단계를 포함할 수 있다.
개구영역 및 돌출부 형성 단계(S30)는 레이저 드릴링을 통해 보조전극에 중첩하게 배치된 발광 스택의 구성들을 관통하는 개구부를 형성할 수 있고, 개구부가 형성된 영역은 개구영역으로 정의될 수 있다. 개구영역 형성 단계에서, 이후 단계에서 제2 전극과 보조전극이 접촉하는 면적을 충분히 확보하기 위해, 레이저를 조사하는 면적을 소정의 폭 이상으로 설계할 수 있다. 또한, 레이저에 노출된 발광 스택의 유기층의 일 부분은 개구영역 외측을 향해 밀어내지는 힘에 의해 위를 향해 돌출하는 돌출부가 형성될 수 있다.
대향 전극 형성 단계(S40)는 화소 전극에 중첩하는 발광 스택 및 관통홀 상에 대향 전극을 증착하는 단계를 포함할 수 있다. 이를 통해, 화소 전극과 마주하며, 관통홀을 통해 보조전극에 전기적으로 접속하는 대향 전극을 형성할 수 있다.
도 10a는 대상 기판 제공 단계(S10)에 제공되는 대상 기판(P-SUB)의 단면을 예시적으로 도시하였다. 도 10a를 참조하면, 대상 기판 제공 단계(S10)에서 제공되는 대상 기판(P-SUB)은 화소 전극(AE) 및 화소 전극(AE)로부터 이격된 보조전극(SE)을 포함할 수 있다. 대상 기판(P-SUB)은 화소 전극(AE) 및 보조전극(SE) 상에 유기층(OL)을 형성하기 전 단계의 기판에 대응될 수 있다.
보조전극(SE)은 화소 전극(AE)과 동일 층상에 배치되며, 화소 전극(AE)과 동일 공정에 의해 형성될 수 있다. 스핀 코팅 또는 화학기상증착 등의 방식을 이용하여 증착된 제4 절연층(50)을 형성할 수 있고, 그 후, 제4 절연층(50)을 관통하는 컨택홀들(CH2, CH3)을 형성할 수 있다. 제4 절연층(50) 상에 금속층을 증착 및 패터닝하여 화소 전극(AE) 및 보조전극(SE)을 형성할 수 있다. 화소 전극(AE)과 보조전극(SE)은 서로 동일한 물질을 포함할 수 있다. 따라서, 보조전극(SE)을 형성하기 위해 전체 공정의 수를 증가시키지 않을 수 있다.
화소 전극(AE)과 보조전극(SE) 사이에는 화소 정의막(PDL)이 형성될 수 있다. 화소 정의막(PDL)은 화소 전극(AE) 및 보조전극(SE) 상에 코팅 또는 증착의 방식으로 형성된 후, 마스크 공정을 통해 화소 전극(AE)의 일 부분을 노출하는 발광 개구부(OP) 및 보조전극(SE)의 일 부분을 노출하는 개구부(S-OP)가 형성될 수 있다. 화소 정의막(PDL)은 소정의 두께를 가짐으로써, 화소 전극(AE)의 가장 자리와 대향 전극(CE) 사이에 소정의 간격을 가지도록 할 수 있다. 이에 따라, 화소 전극(AE)의 가장 자리에 전계가 집중되는 것을 방지함으로써, 화소 전극(AE)과 대향 전극(CE) 사이의 단락을 방지할 수 있다.
도 10b는 발광 스택 형성 단계(S20) 이후 대상 기판(P-SUB)의 단면에 대응되며, 개구영역 및 돌출부 형성 단계(S30)에 대응될 수 있다. 도 10b를 참조하면, 도 10a의 대상 기판(P-SUB) 상에 유기층(OL)을 형성할 수 있다. 유기층(OL)에 대한 설명은 상술한 설명이 동일하게 적용될 수 있으며, 형성 과정을 중심으로 설명하도록 한다.
유기층(OL)에 포함된 발광층 및 기능층은 발광 영역(PXA) 및 비발광 영역(NPXA)에 공통으로 형성될 수 있다. 제 유기층(OL)에 포함된 발광층 및 기능층은 오픈 마스크를 이용하여 공통의 층으로 형성될 수 있다. 그러나 이에 한정되지 않고, 유기층(OL)에 포함된 층들 중 발광층은 화소 전극(AE)에 대응하여 배치되도록 발광 패턴 형태로 형성될 수 있다.
발광 영역(PXA) 및 비발광 영역(NPXA)에 공통으로 형성된 유기층(OL)의 일 부분은 보조전극(SE) 상에 형성될 수 있다. 보조전극(SE)에 중첩하는 유기층(OL)에는 유기층(OL)을 관통하는 개구부가 형성될 예비 홀 영역(P-HA)이 정의될 수 있다.
예비 홀 영역(P-HA)에 대응되도록 광 조사부(LS)를 유기층(OL) 상에 제공할 수 있다. 광 조사부(LS)는 유기층(OL)의 예비 홀 영역(P-HA)을 향해 레이저(LL)를 조사할 수 있다.
레이저(LL)는 세기의 균일성이 우수한 가우시안 빔으로 제공될 수 있다. 균일성이 저하된 레이저를 이용하여 관통홀을 형성하는 경우, 예비 홀 영역(P-HA)에 대응하는 발광 스택의 일 부분이 불충분하게 제거되거나, 크랙이 생기는 등의 현상이 발생할 수 있다. 그러나, 균일성이 우수한 레이저(LL)를 이용하여 홀을 형성하는 경우, 공정 신뢰성 및 정밀성이 향상될 수 있다. 이에 따라, 본 발명의 표시 패널 제조 방법으로 제조된 표시 패널(DP)의 신뢰성도 향상될 수 있다.
레이저(LL)의 파장은 자외선 파장 범위에 포함될 수 있다. 예를 들어, 레이저(LL)의 파장은 300nm 이상 400nm 이하일 수 있다. 다만, 레이저(LL)의 파장이 상기 수치 예에 제한되는 것은 아니다.
레이저(LL)의 단위 면적당 출력은 200mJ/cm2 이하일 수 있다. 구체적으로 레이저(LL)의 단위 면적당 출력은 50mJ/cm2 이상 200mJ/cm2 이하일 수 있다. 레이저(LL)의 단위 면적당 출력이 50mJ/cm2 보다 작은 경우 예비 홀 영역(P-HA)에 대응하는 유기층(OL)의 구성들이 불충분하게 제거될 수 있다. 레이저(LL)의 단위 면적당 출력이 200mJ/cm2 이상인 경우 유기층(OL)이 제거될 뿐 아니라, 유기층(OL) 아래 형성된 보조전극(SE)에 손상을 줄 수 있다.
레이저(LL)는 평면 상에서 원형의 위상을 가질 수 있다. 레이저(LL)의 위상은 중심 영역(CA) 및 중심 영역(CA)을 둘러싸는 에지 영역(EA)을 포함할 수 있다. 중심 영역(CA)에 대응되는 레이저(LL)의 세기는 에지 영역(EA)에 대응되는 레이저(LL)의 세기보다 클 수 있다.
중심 영역(CA)에 대응되는 레이저(LL)의 세기는 유기층(OL)을 제거하기에 충분한 세기를 가질 수 있다. 광 조사부(LS)는 조사될 레이저(LL)의 중심 영역(CA)이 예비 홀 영역(P-HA)에 대응되도록 그 위치가 조절된 후, 예비 홀 영역(P-HA) 상에 레이저(LL)를 조사할 수 있다.
레이저(LL)의 중심 영역(CA)에 대응하는 원의 지름을 레이저(LL)의 크기로 정의할 수 있다. 일 실시예에서 레이저(LL)의 크기는 약 5 μm 이상 약 10 μm 이하일 수 있다. 그러나, 레이저(LL)의 크기가 상기 수치 예에 제한되는 것은 아니다.
에지 영역(EA)에 대응되는 레이저(LL)의 세기는 유기층(OL)을 제거하는데 필요한 임계 값보다 작을 수 있다. 에지 영역(EA)에 중첩하여 레이저(LL)에 노출된 유기층(OL)은 일부가 제거되지 않고 잔존할 수 있다.
레이저(LL)의 에지 영역(EA)의 지름은 중심 영역(CA)의 지름보다 더 클 수 있다. 예를 들어, 레이저(LL)의 에지 영역(EA)의 지름은 중심 영역(CA)의 지름보다 20% 내지 40% 더 클 수 있다. 레이저(LL)의 에지 영역(EA)의 지름은 약 6 μm 이상 약 14 μm 이하일 수 있다. 그러나, 레이저(LL)의 에지 영역(EA)의 크기가 상기 수치 예에 제한되는 것은 아니다.
도 10c는 유기층(OL)에 개구 영역(HA)에 대응하는 개구영역 및 돌출부(O2)가 형성된 일 단계의 단면에 대상 기판(P-SUB)의 단면에 대응될 수 있다. 개구영역 및 돌출부(O2)의 구성에 관한 설명은 상술한 설명이 동일하게 적용될 수 있다.
도 10c를 참조하면, 레이저(LL)의 중심 영역(CA)에 대응하여, 유기층(OL)에는 유기층(OL)을 관통하며 보조전극(SE)의 일 부분을 노출시키는 개구 영역(HA)이 형성될 수 있다. 개구 영역(HA)은 보조전극(SE)에 중첩하여 형성된 유기층(OL)의 개구부(O-2, 도 7a)에 의해 노출되는 보조전극(SE)의 일 영역에 대응될 수 있다. 개구 영역(HA)은 레이저(LL)의 위상처럼 평면 상에서 원형의 형상을 가질 수 있다. 개구 영역(HA)의 지름은 실질적으로 레이저(LL)의 크기와 동일하거나 작을 수 있다. 따라서, 레이저(LL)의 크기를 조절하여, 개구 영역(HA)의 크기가 다양하게 조절될 수 있다.
레이저(LL)의 에지 영역(EA)에 대응하여, 유기층(OL)에는 중간부(O3)가 형성될 수 있다. 중간부(O3)는 개구 영역(HA)에 인접한 중간영역(MA2)에 형성되며, 에지 영역(EA)의 레이저가 중심 영역(CA)의 레이저에 비해 세기가 약하여, 유기층(OL)이 전부 제거되지 않고 일부 잔존한 부분일 수 있다. 중간부(O3)의 두께는 유기층(OL)이 배치된 다른 부분에 비해 얇을 수 있다. 중간부(O3)의 외곽으로는 돌출부(O2)가 형성될 수 있다. 중간부(O3) 및 돌출부(O2)는 평면 상에서 개구 영역(HA)을 둘러싸는 고리 형상을 가질 수 있다. 돌출부(O2)는 레이저(LL) 조사 공정에서 유기층(OL)의 유기물들이 제거되지 않고 외곽으로 밀려나 형성된 것일 수 있다. 돌출부(O2)는 다른 부분에 비해 유기층(OL)의 두께가 두꺼운 부분일 수 있으며, 중간부(O3)의 기울기에 비해 돌출부(O2)가 배치된 부분의 기울기가 클 수 있다. 중간부(O3)의 가장 자리로부터 돌출부(O2)의 가장 자리까지의 영역은 돌출 영역(MA1)으로 지칭될 수 있다.
도 10d는 대향 전극 형성 단계(S40)를 거쳐, 대향 전극(CE)이 형성된 표시 패널(DP)의 단면을 도시하였다. 대향 전극(CE)은 화소 전극(AE)과 마주하도록 유기층(OL) 상에 형성되며, 보조전극(SE)의 일부와 접촉하도록 보조전극(SE)에 형성된 개구 영역(HA) 상에 증착 공정을 통해 형성될 수 있다.
한편, 일 실시예의 표시 패널 제조 방법은 표시 패널(DP)의 구성에 따라 대향 전극(CE) 형성 후 대향 전극(CE) 상에 캡핑층(CPL, 도 7a 참조) 및 봉지층(TFE1, 도 5 참조)을 형성하는 단계를 더 포함할 수 있다. 그러나 반드시 실시예가 이에 한정되는 것은 아니다.
일 실시예에 따른 표시 패널은 제2 전극과 제2 전압이 인가되는 보조전극을 접촉시킴으로써 IR 드롭 현상을 방지할 수 있다. 이에 따라, 표시 패널은 균일한 휘도로 광을 발광할 수 있고, 누설 전류에 의해 일부 영역에서 더 밝게 발광되는 현상을 방지할 수 있다. 한편, 일 실시예에 따른 표시패널 제조방법에서는 제2 전극과 보조전극을 접촉시키기 위한 개구부 형성시 레이저 빔을 조사하여 유기층에 개구부를 형성하는데, 레이저 빔 조사시 유기층의 일부가 외곽으로 밀려나 두께가 상승한 돌출부가 형성된다. 일 실시예의 표시패널에서는 일 방향에서의 돌출부의 폭과, 제2 전극과 보조전극을 접촉시키기 위한 개구부의 총 개수를 소정의 범위 내로 형성하여, IR 드롭 현상을 방지하여 화소의 휘도 불균일을 방지하는 한편, 표시패널의 개구율은 소정의 값 이상으로 확보하여 표시패널의 표시 효율이 떨어지는 것을 방지할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
ED: 전자장치
DD: 표시장치
DP: 표시패널 DP-CL: 회로층
OLED: 발광 소자 OL: 유기층
O-2: 개구부 O2: 돌출부
DP: 표시패널 DP-CL: 회로층
OLED: 발광 소자 OL: 유기층
O-2: 개구부 O2: 돌출부
Claims (20)
- 제1 방향 및 상기 제1 방향과 교차하는 제2 방향이 정의하는 평면에 평행한 베이스면을 제공하는 베이스 기판;
상기 베이스 기판 상에 배치된 회로층;
상기 회로층 상에 제1 영역에 배치된 제1 전극;
상기 회로층 상에 제2 영역에 배치되어 상기 제1 전극으로부터 이격된 보조전극;
상기 제1 전극 및 상기 보조전극 상에 배치되고 상기 보조전극에 중첩하는 복수의 개구부들을 포함하는 유기층; 및
상기 유기층 상에 배치된 제2 전극;을 포함하고,
상기 제2 전극은 상기 복수의 개구부들 각각을 통해 상기 보조전극과 전기적으로 연결되고,
상기 유기층 중 적어도 일부는 상기 복수의 개구부들 각각을 둘러싸는 형상을 가지는 복수의 돌출부들을 포함하고,
평면상에서 상기 복수의 돌출부 각각의 상기 제1 방향으로의 폭은 7 μm 이상인 표시패널. - 제1항에 있어서,
상기 복수의 개구부 각각의 상기 제1 방향으로의 폭은 상기 복수의 돌출부 각각의 상기 제1 방향으로의 폭의 0.6 배 이상 0.8 배 이하인 표시패널. - 제1항에 있어서,
상기 제2 전극의 면저항은 30Ω/□ 이하인 표시패널. - 제1항에 있어서,
상기 제2 전극의 두께는 50 Å 이상인 표시패널. - 제1항에 있어서,
상기 유기층은 상기 복수의 개구부를 20만개 이상 100만개 이하로 포함하는 표시패널. - 제1항에 있어서,
상기 유기층은
상기 제1 전극 상에 배치되고, 상기 제1 보조전극에 중첩하는 제1 개구부를 포함하는 제1 스택;
상기 제1 스택 상에 배치되고, 상기 제1 개구부와 중첩하는 제2 개구부를 포함하는 전하 생성층; 및
상기 전하 생성층 상에 배치되고, 상기 제1 개구부 및 상기 제2 개구부와 중첩하는 제3 개구부를 포함하는 제2 스택을 포함하는 표시패널. - 제6항에 있어서,
상기 제1 스택은 상기 제1 전극과 중첩하는 제1 발광층을 포함하고,
상기 제2 스택은 상기 제1 전극과 중첩하는 제2 발광층을 포함하며,
상기 제1 발광층은 상기 제2 발광층과 상이한 컬러의 광을 발광하는 표시패널. - 제1항에 있어서,
상기 제2 전극 상에 배치된 캡핑층; 및
상기 캡핑층 상에 배치된 봉지층을 더 포함하고,
상기 봉지층은 복수의 무기막들 및 상기 복수의 무기막들 사이에 배치된 적어도 하나의 유기막을 포함하는 표시패널. - 제1항에 있어서,
상기 보조전극 각각은 평면상에서 원형 또는 직사각형 형상을 가지는 표시패널. - 제1항에 있어서,
상기 보조전극의 상기 제1 방향으로의 폭은 7 μm 이상 60 μm 이하인 표시패널. - 제1항에 있어서,
상기 베이스 기판은 제1 파장 영역의 광을 제공하는 제1 발광 영역, 상기 제1 파장 영역과 상이한 제2 파장 영역의 광을 제공하는 제2 발광 영역, 상기 제1 파장 영역 및 상기 제2 파장 영역과 상이한 제3 파장 영역의 광을 제공하는 제3 발광 영역, 및 상기 제1 내지 제3 발광 영역들 각각을 둘러싸는 비발광 영역으로 구분되고,
상기 보조전극은 상기 비발광 영역에 배치되는 표시패널. - 제11항에 있어서,
상기 제1 발광 영역, 상기 제2 발광 영역 및 상기 제3 발광 영역 각각은 복수로 제공되고,
상기 보조전극은 상기 복수의 제1 발광 영역 사이에 배치되는 표시패널. - 제12항에 있어서,
상기 복수의 제1 발광 영역 중 상기 제1 방향을 따라 인접한 두 제1 발광 영역 사이의 거리를 제1 거리로 정의할 때,
상기 보조전극의 상기 제1 방향으로의 폭은 상기 제1 거리의 4% 이상 20% 이하인 표시패널. - 제1항에 있어서,
상기 유기층은
상기 개구부에 중첩하는 개구 영역;
상기 개구부를 둘러싸는 중간 영역; 및
상기 중간 영역을 둘러싸고, 상기 돌출부가 배치된 돌출 영역을 포함하고,
상기 중간 영역에서의 상기 유기층의 기울기는 상기 돌출 영역에서의 상기 유기층의 기울기보다 작은 표시패널. - 소스광을 출력하는 발광층을 포함하는 표시패널; 및
상기 표시패널 상에 배치되고, 상기 소스광을 투과하거나 상기 소스광의 파장을 변환시키는 복수의 광 제어패턴을 포함하는 광 제어부재를 포함하고,
상기 표시패널은
제1 방향 및 상기 제1 방향과 교차하는 제2 방향이 정의하는 평면에 평행한 베이스면을 제공하는 베이스 기판;
상기 베이스 기판 상에 배치된 회로층;
상기 회로층 상에 제1 영역에 배치된 제1 전극;
상기 회로층 상에 제2 영역에 배치되어 상기 제1 전극으로부터 이격된 보조전극;
상기 제1 전극 및 상기 보조전극 상에 배치되고 상기 보조전극에 중첩하는 복수의 개구부들을 포함하는 유기층; 및
상기 유기층 상에 배치된 제2 전극;을 포함하고,
상기 제2 전극은 상기 복수의 개구부들 각각을 통해 상기 보조전극과 전기적으로 연결되고,
상기 유기층 중 적어도 일부는 상기 복수의 개구부들 각각을 둘러싸는 형상을 가지는 복수의 돌출부들을 포함하고,
평면상에서 상기 복수의 돌출부 각각의 상기 제1 방향으로의 폭은 7 μm 이상인 표시장치. - 제15항에 있어서,
상기 복수의 광 제어패턴 중 적어도 하나는 양자점을 포함하는 표시장치. - 제15항에 있어서,
상기 광 제어 부재는 상기 복수의 광 제어패턴 각각의 사이에 배치되는 차광패턴을 더 포함하는 표시장치. - 제1 방향 및 상기 제1 방향과 교차하는 제2 방향이 정의하는 평면에 평행한 베이스면을 제공하는 베이스 기판, 상기 베이스 기판 상에 배치된 화소 전극, 및 상기 화소 전극과 동일 층 상에 배치된 보조전극을 포함하는 대상 기판 제공 단계;
상기 화소 전극 및 상기 보조전극 상에 발광층을 포함하는 유기층을 형성하는 단계;
레이저를 조사하여 상기 보조전극 상에 배치된 상기 유기층을 관통하는 개구부 및 상기 개구부에 인접한 돌출부를 형성하는 단계; 및
상기 유기층 상에 대향 전극을 형성하는 단계를 포함하고,
상기 대향 전극은 상기 개구부를 통해 상기 보조전극에 전기적으로 연결되고,
평면상에서 상기 돌출부의 상기 제1 방향으로의 폭은 7 μm 이상인 표시패널 제조방법. - 제18항에 있어서,
상기 레이저에 의해 상기 돌출부는 상기 개구부 형성 단계에 동시에 형성되고,
상기 돌출부는 평면상에서 상기 개구부를 둘러싸는 표시패널 제조방법. - 제18항에 있어서,
상기 개구부 및 상기 돌출부를 형성하는 단계에서, 상기 개구부 및 상기 돌출부 사이에 배치되는 중간부가 형성되고,
상기 중간부의 기울기는 상기 돌출부가 배치된 상기 유기층의 기울기보다 작은 표시패널 제조방법.
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