KR20230068572A

KR20230068572A - 메모리 어레이 내의 연결 회로

Info

Publication number: KR20230068572A
Application number: KR1020210154505A
Authority: KR
Inventors: 조기선; 김동준; 안용석; 이지헌; 최재영
Original assignee: 삼성전자주식회사; 한국과학기술원
Priority date: 2021-11-11
Filing date: 2021-11-11
Publication date: 2023-05-18
Also published as: WO2023085611A1

Abstract

일 실시예에 따른, 복수의 메모리 블록들을 포함하는 메모리 어레이 내의 연결 회로는, 제1 메모리 블록 내의 메모리 타일들과 각각의 파이프 라인으로 연결된 제1 분배기, 및 제1 입력 소스 또는 이전 메모리 블록의 제1 입력 소스에 대한 분배기와 제1 분배기를 연결하는 제1 입력 파이프 라인을 포함할 수 있다.

Description

메모리 어레이 내의 연결 회로{CONNECTION CIRCUITS IN MEMORY ARRAYS}

다양한 실시 예들은 메모리 어레이 내의 연결 회로에 관한 것으로서, 구체적으로 복수의 입력 소스들에 대한 연결 회로에 관한 것이다.

최근 대부분의 전자 시스템에서 사용되는 칩은 고속 CPU(central processing unit) 및 GPU(graphic processing unit)과 같은 데이터 처리 장치들을 포함하고 있다. 칩에 포함된 각 기능 블록은 서로들 간에 데이터를 교환하게 되는데, 이를 위해 CPU의 캐쉬 메모리 및 버퍼와 같은 메모리가 칩 내에 함께 포함된다. 칩 내의 기능 블록들 및 메모리 간의 연결이 효율적일수록 빠른 데이터 처리 속도가 증가될 수 있다. 이에 따라, 칩 내의 기능 블록들 및 메모리 간의 연결을 위한 아키텍쳐에 대한 많은 연구가 진행되고 있다.

복수의 입력 소스들이 스위치를 이용한 라우터를 통해 복수의 메모리 타일들과 연결되는 경우 병목 현상에 의한 데이터의 전송 지연이 발생할 수 있다. 일 실시예는 입력 소스와 메모리 타일 간의 직접 파이프 라인을 제공하는 연결 회로를 제공할 수 있다.

다만, 기술적 과제는 상술한 기술적 과제들로 한정되는 것은 아니며, 또 다른 기술적 과제들이 존재할 수 있다.

다양한 실시 예들에 따른, 복수의 메모리 블록들을 포함하는 메모리 어레이 내의 연결 회로는, 제1 메모리 블록 내의 메모리 타일들과 각각의 파이프 라인으로 연결된 제1 분배기(demultiplexer), 및 제1 입력 소스 또는 이전 메모리 블록의 제1 입력 소스에 대한 분배기와 제1 분배기를 연결하는 제1 입력 파이프 라인을 포함할 수 있다.

연결 회로는, 다음 메모리 블록의 분배기와 상기 제1 분배기를 연결하는 제1 전달(forwarding) 파이프 라인을 더 포함할 수 있다.

연결 회로는, 제1 메모리 블록 내의 상기 메모리 타일들과 각각의 파이프 라인으로 연결된 제2 분배기, 및 제2 입력 소스 또는 상기 이전 메모리 블록의 상기 제2 입력 소스에 대한 분배기와 상기 제2 분배기를 연결하는 제2 입력 파이프 라인을 더 포함할 수 있다.

연결 회로는, 상기 메모리 타일들 중 타겟 메모리 타일과 상기 제1 분배기가 제1 서브 파이프 라인으로 연결되고, 상기 타겟 메모리 타일과 상기 제2 분배기가 제2 서브 파이프 라인으로 연결되는 경우, 상기 제1 서브 파이프 라인 및 상기 제2 서브 파이프 라인과 상기 타겟 메모리 타일을 연결하는 출력 선택기(output multiplexer)를 더 포함할 수 있다.

연결 회로는, 상기 제1 서브 파이프 라인 및 상기 출력 선택기 사이에 위치하는 제1 출력 유닛(output unit), 및 상기 제2 서브 파이프 라인 및 상기 출력 선택기 사이에 위치하는 제2 출력 유닛을 더 포함할 수 있다.

상기 제1 메모리 블록 내에 포함되는 상기 메모리 타일들의 개수는 4개일 수 있다.

상기 제1 메모리 블록 내의 상기 메모리 타일들과 각각의 파이프 라인으로 연결된 상기 제1 분배기를 포함하는 복수의 분배기들은 상기 제1 메모리 블록의 영역 내에 배치될 수 있다.

연결 회로는, 상기 제1 메모리 블록에 대한 상기 제1 분배기를 포함하는 복수의 분배기들 각각의 전달 파이프 라인들과 연결된 전달 선택기, 및 상기 전달 선택기와 연결되는 상기 제1 메모리 블록과 인접한 제2 메모리 블록 내의 메모리 타일들과 각각의 파이프 라인으로 연결된 제2 분배기를 더 포함할 수 있다.

연결 회로는, 상기 복수의 분배기들 중 상기 제1 분배기의 전달 파이프 라인 및 상기 전달 선택기 사이에 위치하는 제1 전달 유닛을 더 포함할 수 있다.

다양한 실시 예들에 따른, 복수의 메모리 블록들을 포함하는 메모리 어레이 내의 연결 회로는, 제1 메모리 블록 내의 메모리 타일들과 각각의 파이프 라인으로 연결된 제1 분배기(demultiplexer), 제1 분배기의 입력 파이프 라인과 연결된 입력 선택기(input multiplexer), 제1 입력 소스 및 입력 선택기를 연결하는 제1 소스 파이프 라인, 및 제2 입력 소스 및 입력 선택기를 연결하는 제2 소스 파이프 라인을 포함할 수 있다.

연결 회로는, 상기 제1 소스 파이프 라인 및 상기 입력 선택기 사이에 위치하는 제1 입력 유닛(input unit), 및 상기 제2 소스 파이프 라인 및 상기 입력 선택기 사이에 위치하는 제2 출력 유닛을 더 포함할 수 있다.

상기 다음 메모리 블록의 분배기는 상기 제1 입력 소스 및 상기 제2 입력 소스에 대한 분배기일 수 있다.

연결 회로는, 상기 제1 메모리 블록 내의 상기 메모리 타일들과 각각의 파이프 라인으로 연결된 제2 분배기를 더 포함하고, 상기 제2 분배기는 상기 제1 입력 소스 및 상기 제2 입력 소스의 그룹과는 다른 그룹의 입력 소스와 연결될 수 있다.

상기 제1 분배기 및 상기 제2 분배기는 상기 제1 메모리 블록의 영역 내에 배치될 수 있다.

상기 연결 회로는, 상기 메모리 타일들 중 타겟 메모리 타일과 상기 제1 분배기가 제1 서브 파이프 라인으로 연결되고, 상기 타겟 메모리 타일과 상기 제2 분배기가 제2 서브 파이프 라인으로 연결되는 경우, 상기 제1 서브 파이프 라인 및 상기 제2 서브 파이프 라인과 상기 타겟 메모리 타일을 연결하는 출력 선택기(output multiplexer)를 더 포함할 수 있다.

상기 연결 회로는, 상기 제1 서브 파이프 라인 및 상기 출력 선택기 사이에 위치하는 제1 출력 유닛(output unit), 및 상기 제2 서브 파이프 라인 및 상기 출력 선택기 사이에 위치하는 제2 출력 유닛을 더 포함할 수 있다.

다양한 실시 예들에 따르면, 복수의 메모리 블록들을 포함하는 메모리 어레이 내의 연결 회로가 제공될 수 있다.

도 1은 다양한 실시 예들에 따른, 메모리 어레이를 포함하는 반도체 칩의 구성도이다.
도 2는 다양한 실시 예들에 따른, 복수의 입력 소스들 및 복수의 메모리 타일들이 배치된 평면을 도시한다.
도 3은 다양한 실시 예들에 따른, 하나의 입력 소스에 대한 메모리 블록 내의 연결 회로를 도시한다.
도 4는 다양한 실시 예들에 따른, 복수의 입력 소스들에 대한 메모리 블록 내의 연결 회로를 도시한다.
도 5는 다양한 실시 예들에 따른, 복수의 분배기들과 메모리 타일을 연결하는 연결 회로를 도시한다.
도 6은 다양한 실시 예들에 따른, 입력 소스로부터 최종 목적지의 분배기 까지의 전용 파이프 라인을 제공하는 연결 회로를 도시한다.
도 7은 다양한 실시 예들에 따른, 입력 소스로부터 최종 목적지의 분배기 까지의 구간 중 일부에 대해 전용 파이프 라인을 제공하는 연결 회로를 도시한다.
도 8은 다양한 실시 예들에 따른, 입력 소스들의 그룹에 대한 메모리 블록 내의 연결 회로를 도시한다.
도 9는 다양한 실시 예들에 따른, 입력 소스들의 그룹에 대해 전용 파이프 라인을 제공하는 연결 회로를 도시한다.
도 10은 다양한 실시 예들에 따른, 입력 소스들의 그룹에 대한 메모리 블록 내의 연결 회로를 도시한다.
도 11은 다양한 실시 예들에 따른, 입력 소스에 대한 전달 경로의 라우팅 방법을 도시한다.
도 12는 다양한 실시 예들에 따른, 네트워크 환경 내의 전자 장치의 블록도이다.

이하, 본 기재의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 기재를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 기재의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.

도 1은 다양한 실시 예들에 따른, 메모리 어레이를 포함하는 반도체 칩의 구성도이다.

일 실시 예에 따르면, 반도체 칩(100)은 메모리 어레이(또는, 메모리 셀 어레이(MCA))(140)를 포함할 수 있다. 예를 들어, 메모리 어레이(140)는 복수의 메모리 타일(또는, 뱅크)들을 포함될 수 있다.

일 실시 예에 따르면, 반도체 칩(100)은 아래에서 도 12를 참조하여 후술될 전자 장치(예: 도 12의 전자 장치(1201)에 포함될 수 있다. 예를 들어, 반도체 칩(100)의 프로세서(예: 도 12의 프로세서(1220))일 수 있다. 전자 장치(1201) 및 프로세서(1220)에 대한 설명이 아래에서 도 12를 참조하여 상세히 설명된다.

일 실시 예에 따르면, 반도체 칩(100)은 어플리케이션 프로세서(application processor: AP), 모뎀(modem) 칩 또는 DFE(digital front end) 칩일 수 있다. 반도체 칩(100)이 AP인 경우, 반도체 칩(100)은 호스트의 기능을 수행할 수 있다. 또한, 반도체 칩(100)은 시스템 온 칩(system on chip, SoC)또는 ASIC(application specific integrated circuit)으로 구현될 수 있다. SoC는 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기의 시스템 버스에 연결되는 각종 IP(intellectual property)들을 포함할 수 있다.

예를 들어, IP들은 중앙 처리 장치들(central processing units: CPUs)(110), 그래픽 처리 장치들(graphic processing units: GPUs)(120) 및 뉴럴 엔진들(neural engines)(130) 중 하나 이상을 포함할 수 있다. IP는 입력 소스이고, 메모리 어레이(140)의 각 메모리 타일은 출력 포트일 수 있다.

반도체 칩(100)의 CPUs(110) 또는 GPUs(120)는 메모리 어레이(140)의 메모리 컨트롤러로서 기능할 수 있다. 예를 들어, 메모리 컨트롤러는 에러 정정 코드(error correction code: ECC) 엔진을 포함하고, 메모리 어레이(140)로 커맨드(CMD), 어드레스(ADDR)를 제공하고, 메인 데이터(MD)를 메모리 어레이(140)와 교환할 수 있다. 예를 들어, 메모리 컨트롤러는 메모리 어레이(140)에 패리티 데이터(PRT)를 제공하거나, 패리티 데이터(PRT)를 메모리 어레이(140)로부터 수신할 수 있다. ECC 엔진은 ECC를 이용하여 메인 데이터(MD)에 기초하여 패리티 데이터(PRT)를 생성할 수 있다. 메모리 컨트롤러는 외부의 호스트로부터의 요청에 따라 메모리 어레이(140)를 액세스할 수 있다.

일 실시 예에 따르면, 메모리 어레이(140)는 적층형 메모리 장치일 수 있다. 적층형인 메모리 어레이(140)는 버퍼 다이 및 버퍼 다이 상에 적층되며 데이터를 저장하는 복수의 메모리 다이들을 포함할 수 있다. 메모리 다이들은 관통 실리콘 비아를 통하여 버퍼 다이에 연결될 수 있다. 버퍼 다이는 메모리 컨트롤러와 연결 회로를 통해 통신할 수 있고, 메모리 다이들 각각은 복수의 휘발성 메모리 셀들을 구비하는 DDR SDRAM (double data rate synchronous dynamic random access memory) 등과 같은 동적 랜덤 액세스 메모리(DRAM)일 수 있다. 메모리 다이들 각각은 메모리 타일을 포함할 수 있다.

일 실시 예에 따르면, 복수의 IP들의 데이터들이 동시에 메모리 어레이(140)로 전송되는 경우, IP 및 메모리 어레이(140)를 연결하는 연결 회로의 구조에 의해 병목 현상이 발생할 수 있다. 데이터의 전송에 병목 현상이 발생한 경우, 데이터 처리율이 낮아질 수 있다. 아래에서는 도 2 내지 도 11을 참조하여 IP와 메모리 어레이 내의 메모리 타일을 연결하는 연결 회로에 대해 상세히 설명된다.

도 2는 다양한 실시 예들에 따른, 복수의 입력 소스들 및 복수의 메모리 타일들이 배치된 반도체 칩의 평면을 도시한다.

일 실시 예에 따르면, 반도체 칩(200)(예: 도 1의 반도체 칩(100))은 복수의 입력 소스들로서의 IP들 및 메모리 어레이(210)(예: 도 1의 메모리 어레이(140))를 포함할 수 있다. IP 각각은 CPU, GPU 또는 뉴럴 엔진일 수 있고, 기재된 실시예로 한정되지 않는다. IP들의 개수가 36개로 도시되었으나, 도시된 실시예로 한정되지 않는다. IP들은 메모리 어레이(210)의 주변에 배치될 수 있다.

일 실시 예에 따르면, 반도체 칩(200)(또는, 메모리 어레이(210)) 내의 연결 회로는 복수의 입력 소스들(IP0 내지 IP35)과 복수의 메모리 타일들(M00 내지 M83)을 연결할 수 있다.

일 실시 예에 따르면, 메모리 어레이(210)는 복수의 메모리 블록들을 포함할 수 있다. 일 예로, 복수의 메모리 블록들 중 제1 메모리 블록(220)은 복수의 메모리 타일들(M00, M01, M02, M03) 및 연결 구조(connecting structure)(R0)를 포함할 수 있다. 예를 들어, 연결 구조(R0)는 제1 메모리 블록(220) 및 제1 메모리 블록(220)과 인접한 메모리 블록들을 연결하기 위한 연결 회로의 일부 구조일 수 있다. 추가로, 연결 구조(R0)는 입력 소스들(IP0, IP1, IP2)과 제1 메모리 블록(220) 내의 복수의 메모리 타일들(M00, M01, M02, M03)을 연결할 수 있다. 연결 구조는 ODC(on demand configuration) stop으로 명명될 수 있다. 제1 메모리 블록(220) 내에 포함되는 메모리 타일들의 개수는 4개일 수 있다. 즉, 제1 메모리 블록(220)에 대한 연결 구조(R0)와 직접적으로 연결되는 메모리 타일들의 개수가 4개일 수 있다. 하나의 메모리 블록 내에 포함되는 메모리 타일들의 개수는 기재된 실시예로 한정되지 않는다.

일 실시 예에 따른, 입력 소스들 및 메모리 타일들 사이의 라우터를 통해 데이터를 전달하는 방식은 입력 소스들 및 메모리 타일들의 개수가 증가할수록 라우터의 스위치의 커지게 되며, 또한 스위치에 의해 데이터의 병목 현상이 발생할 수 있다. 병목 현상은 시스템의 처리율을 떨어뜨릴 수 있다.

일 실시 예에 따르면, 상기와 같은 병목 현상이 발생하는 것을 방지하기 위해 입력 소스를 위한 전용 채널을 연결 회로에 구현할 수 있다. 아래에서 도 3 내지 도 11을 참조하여 메모리 어레이 내의 연결 회로에 대해 상세히 설명된다.

도 3은 다양한 실시 예들에 따른, 하나의 입력 소스에 대한 메모리 블록 내의 연결 회로를 도시한다.

도 3은 일 예에 따른, 메모리 어레이(예: 도 2의 메모리 어레이(210))의 복수의 메모리 블록들 중 제1 메모리 블록(300)(예: 도 2의 메모리 블록(220))과 제1 입력 소스(IP0)를 연결하는 연결 회로를 도시한다. 연결 회로는 제1 메모리 블록(300) 내의 메모리 타일들(M00, M01, M02, M03)과 각각의 파이프 라인(321, 322, 323, 324)으로 연결된 제1 분배기(demultiplexer)(310), 및 제1 입력 소스(IP0)와 제1 분배기(310)를 연결하는 제1 입력 파이프 라인(320)을 포함할 수 있다. 추가적으로, 연결 회로는 제1 메모리 블록(300)과 인접(예: x축으로 인접)한 메모리 블록의 분배기(330)와 제1 분배기(310)를 연결하는 제1 전달(forwarding) 파이프 라인(325)을 더 포함할 수 있다. 더욱 추가적으로, 연결 회로는 제1 메모리 블록(300)과 인접(예: y축으로 인접)한 메모리 블록의 분배기(340)와 제1 분배기(310)를 연결하는 제2 전달 파이프 라인(326)을 더 포함할 수 있다. 예를 들어, 도 2의 연결 구조(R0)는 제1 분배기(310)를 포함할 수 있다. 예를 들어, 분배기(330)는 연결 구조(R3)에 포함되고, 분배기(340)은 연결 구조(R1)에 포함될 수 있다.

예를 들어, 제1 메모리 블록(300)은 제1 입력 소스가 전달하고자 하는 데이터가 진행하는 경로의 최초의 메모리 블록일 수 있다. 도 2를 참조한 예에서, IP0, IP1 및 IP2의 입력 소스 그룹에 대해 제1 메모리 블록(220)이 전달 경로의 최초 메모리 블록으로 연결될 수 있다. 또한, IP3, IP4 및 IP5의 입력 소스 그룹에 대해 제1 메모리 블록(220)이 전달 경로의 최초 메모리 블록으로 연결될 수 있다.

일 실시 예에 따르면, 제1 입력 소스(IP0)로부터 수평 방향(예: x축)에 위치한 연결 구조들(R0, R3, R6)의 각각은 인접한 연결 구조들 모두와 연결될 수 있다. 제1 입력 소스(IP0)에 대해 나머지의 연결 구조들(R1, R2, R4, R5, R7, R8)의 각각은 수직 방향(예: y축)에 위치한 연결 구조들과 연결될 수 있고, 수평 방향에 위치한 연결 구조들과는 연결되지 않을 수 있다. 예를 들어, 제1 입력 소스(IP0)에 대해 연결 구조(R4)는 수직 방향에 위치한 연결 구조들(R3, R5)과 연결될 수 있고, 수평 방향에 위치한 연결 구조들(R1, R7)과 연결되지 않을 수 있다. 연결 구조들은 연결 구조들 각각의 분배기들 간을 연결하는 파이프 라인에 의해 연결될 수 있다. 특정 입력 소스에 대해 특정 방향의 연결 구조들에 대해서만 완전(complete) 연결이 지원되고, 나머지 연결 구조들에 대해서는 불-완전(incomplete) 연결이 지원되는 경우, 파이프 라인을 설치하기 위한 비용이 감소될 수 있다. 연결 구조의 불-완전 연결을 고려하여 출발 포인트(예: 타겟 입력 소스)로부터 도착 포인트(예: 타겟 메모리 타일) 까지의 전달 경로가 라우팅될 수 있다.

상기의 실시 예와는 반대로, 제1 입력 소스(IP0)로부터 수직 방향(예: y축)에 위치한 연결 구조들(R0, R1, R2)의 각각은 인접한 연결 구조들 모두와 연결될 수 있다. 제1 입력 소스(IP0)에 대해 나머지의 연결 구조들(R3, R4, R5, R6, R7, R8)의 각각은 수평 방향(예: x축)에 위치한 연결 구조들과 연결될 수 있고, 수직 방향에 위치한 연결 구조들과는 연결되지 않을 수 있다. 예를 들어, 제1 입력 소스(IP0)에 대해 연결 구조(R4)는 수평 방향에 위치한 연결 구조들(R1, R7)과 연결될 수 있고, 수직 방향에 위치한 연결 구조들(R3, R5)과 연결되지 않을 수 있다.

제1 입력 소스(IP0)를 기준으로 연결 구조들 간의 연결에 대해 설명되었으나, 다른 입력 소스들 각각에 대해서도 동일한 설명이 가능하므로 이하에서 생략한다.

도 4는 다양한 실시 예들에 따른, 복수의 입력 소스들에 대한 메모리 블록 내의 연결 회로를 도시한다.

도 4는 일 예에 따른, 메모리 어레이(예: 도 2의 메모리 어레이(210))의 복수의 메모리 블록들 중 제1 메모리 블록(300)과 제1 입력 소스(IP0) 및 제2 입력 소스(IP1)를 연결하는 연결 회로를 도시한다. 연결 회로는, 도 3을 참조하여 전술된 제1 입력 소스(IP0)에 대한 연결 회로 이외에 제2 입력 소스(IP1)에 대한 연결 회로를 더 포함할 수 있다.

제2 입력 소스(IP1)에 대한 연결 회로는 제1 메모리 블록(300) 내의 메모리 타일들(M00, M01, M02, M03)과 각각의 파이프 라인(421, 422, 423, 424)으로 연결된 제2 분배기(410), 및 제2 입력 소스(IP1)와 제2 분배기(410)를 연결하는 제2 입력 파이프 라인(420)을 포함할 수 있다. 추가적으로, 연결 회로는 제1 메모리 블록(300)과 인접(예: x축으로 인접)한 메모리 블록의 분배기(430)와 제2 분배기(410)를 연결하는 제1 전달 파이프 라인(425)을 더 포함할 수 있다. 더욱 추가적으로, 연결 회로는 제1 메모리 블록(300)과 인접(예: y축으로 인접)한 메모리 블록의 분배기(440)와 제2 분배기(410)를 연결하는 제2 전달 파이프 라인(426)을 더 포함할 수 있다. 예를 들어, 도 2의 연결 구조(R0)는 제1 분배기(310) 및 제2 분배기(410)를 포함할 수 있다. 예를 들어, 분배기(430)는 연결 구조(R3)에 포함되고, 분배기(440)은 연결 구조(R1)에 포함될 수 있다.

일 실시 예에 따르면, 제1 메모리 블록(300)의 연결 회로는, 메모리 타일들(M00, M01, M02, M03) 중 메모리 타일(M00)과 제1 분배기(310)가 서브 파이프 라인(321)으로 연결되고, 메모리 타일(M00)과 제2 분배기(410)가 서브 파이프 라인(421)으로 연결되는 경우, 서브 파이프 라인(321) 및 서브 파이프 라인(421)과 메모리 타일(M00)을 연결하는 출력 선택기(output multiplexer)(451)를 더 포함할 수 있다. 제1 메모리 블록(300)의 연결 회로는 메모리 타일들(M01, M02, M03) 각각에 대한 출력 선택기들(452, 453, 454)을 더 포함할 수 있다.

일 실시 예에 따르면, 도시되지 않았으나 제1 메모리 블록(300)의 연결 회로는 제3 입력 소스(IP2)에 대한 연결 회로를 더 포함할 수 있다. 예를 들어, 도 2의 연결 구조(R0)는 제1 분배기(310) 및 제2 분배기(410) 뿐만 아니라, 제3 입력 소스(IP2)를 위한 제3 분배기를 더 포함할 수 있다.

일 실시 예에 따르면, 도시되지 않았으나 제1 메모리 블록(300)의 연결 회로는 입력 소스들(IP0, IP1, IP2) 뿐만 아니라 나머지 입력 소스들에 대한 연결 회로들을 더 포함할 수 있다. 도 2를 참조하여 실시예에 따르면, 제1 메모리 블록(300)의 입력 회로들은 입력 소스들(IP0 내지 IP35) 각각에 대한 연결 회로를 포함할 수 있다. 예를 들어, 제1 메모리 블록(300)의 연결 구조(R0)는 입력 소스들(IP0 내지 IP35)의 개수에 대응하는 분배기들을 포함할 수 있다.

도 5는 다양한 실시 예들에 따른, 복수의 분배기들과 메모리 타일을 연결하는 연결 회로를 도시한다.

일 실시 예에 따르면, 도 4를 참조하여 전술된 출력 선택기(451)는 복수의 서브 파이프 라인들(321, 421)로부터 수신한 데이터를 메모리 타일(M00)로 전달할 수 있다. 예를 들어, 특정 시각(예: 클록)에 대해 출력 선택기(451)는 복수의 서브 파이프 라인들(321, 421) 중 어느 하나로부터 데이터가 수신된 경우, 수신한 데이터를 메모리 타일(M00)로 전달할 수 있다. 다른 예로, 특정 시각(예: 클록)에 대해 출력 선택기(451)는 복수의 서브 파이프 라인들(321, 421) 중 둘 이상으로부터 데이터들이 동시에 수신된 경우, 수신한 데이터들 중 어느 하나를 선택하고, 선택된 데이터를 메모리 타일(M00)로 전달할 수 있다. 상기의 예에서 출력 선택기(451)에 의해 선택되지 못한 데이터는 폐기될 수 있다.

선택되지 못한 데이터가 폐기되지 않도록, 복수의 서브 파이프 라인들(321, 421) 각각과 출력 선택기(451) 사이에는 출력 유닛들(501, 502)이 삽입될 수 있다. 출력 유닛들(501, 502)은 버퍼일 수 있다. 출력 유닛들(501, 502)는 출력 선택기(451)에 의해 선택되지 못한 데이터를 저장할 수 있다. 출력 유닛들(501, 502)에 저장된 데이터는 특정 시각의 이후의 시각에서 출력 선택기(451)에 의해 선택되고, 메모리 타일(M00)로 전달될 수 있다.

도 6은 다양한 실시 예들에 따른, 입력 소스로부터 최종 목적지의 분배기 까지의 전용 파이프 라인을 제공하는 연결 회로를 도시한다.

일 실시 예에 따르면, 메모리 어레이(210)의 연결 회로는 메모리 어레이(210) 내의 모든 메모리 타일들에 대한 입력 소스들 각각의 전용 채널을 포함할 수 있다. 예를 들어, 전체의 메모리 어레이(210)의 연결 회로 중 입력 소스들(IP0, IP1, IP2)에 대한 연결 회로는 최초의 메모리 블록인 제1 메모리 블록(220)의 수평 방향에 위치한 메모리 블록들에 대해 완전 연결을 지원하고, 나머지 메모리 블록들에 대해서는 불-완전 연결을 지원할 수 있다.

상기의 예에서 연결 구조들(R0, R1, R3)은 입력 소스들(IP0, IP1, IP2) 각각에 대한 분배기들을 포함할 수 있다. 예를 들어, 연결 구조(R0)는 제1 입력 소스(IP0)와 연결되는 제1 분배기(310), 제2 입력 소스(IP1)와 연결되는 제2 분배기(410), 제3 입력 소스(IP2)와 연결되는 제3 분배기(610)를 포함하고, 연결 구조(R1)는 제1 입력 소스(IP0)와 연결되는 분배기(340), 제2 입력 소스(IP1)와 연결되는 분배기(440), 제3 입력 소스(IP2)와 연결되는 분배기(640)를 포함하고, 연결 구조(R3)는 제1 입력 소스(IP0)와 연결되는 분배기(320), 제2 입력 소스(IP1)와 연결되는 분배기(420), 제3 입력 소스(IP2)와 연결되는 분배기(620)를 포함할 수 있다. 예를 들어, 입력 소스들(IP0, IP1, IP2) 각각에 대해 연결 구조(R3)는 완전 연결을 지원하고, 연결 구조(R1)는 불-완전 연결을 지원할 수 있다.

도 7은 다양한 실시 예들에 따른, 입력 소스로부터 최종 목적지의 분배기 까지의 구간 중 일부에 대해 전용 파이프 라인을 제공하는 연결 회로를 도시한다.

도 7을 참조하여 설명되는 메모리 어레이(210)의 연결 회로는, 도 6을 참조하여 전술된 실시예와는 일부 상이할 수 있다.

일 실시 예에 따르면, 전체의 메모리 어레이(210)의 연결 회로 중 입력 소스들(IP0, IP1, IP2)에 대한 연결 회로는 최초의 메모리 블록인 제1 메모리 블록(220)의 수평 방향에 위치한 메모리 블록들에 대해서는 완전 연결을 지원할 수 있지만, 나머지 메모리 블록들에 대해서는 간소화된 연결을 지원할 수 있다. 예를 들어, 연결 회로는 나머지 메모리 블록들에 대해서는 입력 소스들(IP0, IP1, IP2)의 그룹에 대한 전용 채널을 제공할 수 있다.

일 실시 예에 따르면, 연결 회로는 제1 분배기(310), 제2 분배기(410) 및 제3 분배기(610)와 각각의 파이프 라인들로 연결된 전달 선택기(forwarding multiplexer)(710)를 포함할 수 있다. 추가적으로, 연결 회로는 전달 선택기(710) 및 분배기들(310, 410, 610)의 파이프 라인들 사이에 배치되는 전달 유닛들(forwarding unit)(720)을 더 포함할 수 있다. 예를 들어, 연결 구조(R0)는 전달 선택기(710) 및 전달 유닛들(720)을 포함할 수 있다. 다른 예로, 연결 구조(R1)는 전달 선택기(710) 및 전달 유닛들(720)을 포함할 수 있다. 또 다른 예로, 전달 선택기(710) 및 전달 유닛들(720)이 연결 구조(R0) 및 연결 구조(R1)의 사이에 배치될 수 있다. 아래에서 도 8을 참조하여 전달 선택기(710) 및 전달 유닛들(720)에 대해 상세히 설명된다.

전달 선택기(710)가 입력 소스들(IP0, IP1, IP2)에 대해서만 연결되어 있으므로, 입력 소스들(IP0, IP1, IP2)의 데이터들을 동시에 처리하기 위한 병목 현상이 나타나더라도 지연 시간이 크지 않을 수 있다. 연결 회로가 입력 소스들(IP0, IP1, IP2) 각각의 전용 채널들을 전부 제공하지 않고, 입력 소스들(IP0, IP1, IP2)의 그룹에 대한 전용 채널을 제공함으로써 파이프 라인을 설치하기 위한 비용이 감소될 수 있다.

도 8은 다양한 실시 예들에 따른, 입력 소스들의 그룹에 대한 메모리 블록 내의 연결 회로를 도시한다.

일 실시 예에 따른, 연결 회로는 전달 선택기(710) 및 전달 유닛들(720)을 포함할 수 있다. 예를 들어, 전달 유닛들(720)은 제1 입력 소스(IP0)와 연결된 파이프 라인(801)(예: 도 3의 제2 전달 파이프 라인(326))과 연결되는 전달 유닛(804), 제2 입력 소스(IP1)와 연결된 파이프 라인(802)(예: 도 4의 제2 전달 파이프 라인(426))과 연결되는 전달 유닛(805), 및 제3 입력 소스(IP2)와 연결된 파이프 라인(803)과 연결되는 전달 유닛(806)을 포함할 수 있다.

일 실시 예에 따른, 전달 선택기(710)는 복수의 파이프 라인들(801, 802, 803)로부터 수신한 데이터를 연결 구조(R1)의 분배기(810)로 전달할 수 있다. 예를 들어, 특정 시각(예: 클록)에 대해 전달 선택기(710)는 복수의 파이프 라인들(801, 802, 803) 중 어느 하나로부터 데이터가 수신된 경우, 수신한 데이터를 분배기(810)로 전달할 수 있다. 다른 예로, 특정 시각에 대해 전달 선택기(710)는 복수의 파이프 라인들(801, 802, 803) 중 둘 이상으로부터 데이터들이 동시에 수신된 경우, 수신한 데이터들 중 어느 하나를 선택하고, 선택된 데이터를 분배기(810)로 전달할 수 있다. 상기의 예에서 선택 선택기(710)에 의해 선택되지 못한 데이터는 폐기될 수 있다.

선택되지 못한 데이터가 폐기되지 않도록, 복수의 파이프 라인들(801, 802, 803) 각각과 전달 선택기(710) 사이에는 전달 유닛들(804, 805, 806)이 삽입될 수 있다. 전달 유닛들(804, 805, 806)은 버퍼일 수 있다. 전달 유닛들(804, 805, 806)은 전달 선택기(710)에 의해 선택되지 못한 데이터를 저장할 수 있다. 전달 유닛들(804, 805, 806)에 저장된 데이터는 특정 시각의 이후의 시각에서 전달 선택기(710)에 의해 선택되고, 분배기(810)로 전달될 수 있다.

일 실시 예에 따르면, 연결 회로는 메모리 블록 내의 메모리 타일들(M10, M11, M12, M13)과 각각의 파이프 라인(821, 822, 823, 824)으로 연결된 분배기(810), 및 전달 선택기(710)와 분배기(810)를 연결하는 파이프 라인(820)을 포함할 수 있다. 추가적으로, 연결 회로는 해당 메모리 블록과 인접(예: y축으로 인접)한 메모리 블록의 분배기(830)와 분배기(810)를 연결하는 파이프 라인(325)을 더 포함할 수 있다. 예를 들어, 도 2의 연결 구조(R1)는 분배기(810)를 포함할 수 있다. 예를 들어, 분배기(830)는 연결 구조(R2)에 포함될 수 있다.

일 실시 예에 따르면, 메모리 타일(M10)에는 입력 소스들(IP0, IP1, IP2)의 그룹에 대한 전용 채널의 데이터 및 다른 입력 소스들의 그룹에 대한 전용 채널의 데이터를 선택하기 위한 출력 선택기(미도시) 및 출력 유닛들(미도시)이 더 부가될 수 있다. 메모리 타일(M10)을 위한 출력 선택기 및 출력 유닛들에 대한 설명은 도 4 및 5를 참조하여 전술된 출력 선택기(451) 및 출력 유닛들(501, 502)에 대한 설명으로 대체될 수 있다.

도 9는 다양한 실시 예들에 따른, 입력 소스들의 그룹에 대해 전용 파이프 라인을 제공하는 연결 회로를 도시한다.

일 실시 예에 따르면, 메모리 어레이(210)의 연결 회로는 메모리 어레이(210) 내의 모든 메모리 타일들에 대한 입력 소스들의 그룹의 전용 채널을 포함할 수 있다. 예를 들어, 전체의 메모리 어레이(210)의 연결 회로 중 입력 소스들(IP0, IP1, IP2)의 그룹에 대한 연결 회로는 최초의 메모리 블록인 제1 메모리 블록(220)의 수평 방향에 위치한 메모리 블록들에 대해 완전 연결을 지원하고, 나머지 메모리 블록들에 대해서는 불-완전 연결을 지원할 수 있다.

상기의 예에서 연결 구조들(R0, R1, R3)은 입력 소스들(IP0, IP1, IP2)의 그룹에 대한 분배기들(920, 930, 940)을 포함할 수 있다. 예를 들어, 연결 구조(R0)는 입력 소스들(IP0, IP1, IP2)의 그룹과 연결되는 분배기(920)를 포함하고, 연결 구조(R3)는 분배기(920)와 연결되는 분배기(930)를 포함하고, 연결 구조(R1)는 분배기(920)와 연결되는 분배기(940)를 포함할 수 있다.

입력 소스들(IP0, IP1, IP2)이 하나의 분배기(920)를 공유해야 하므로, 연결 회로는 입력 소스들(IP0, IP1, IP2) 및 분배기(920) 사이에 배치되는 입력 선택기(input multiplexer)(910)를 포함할 수 있다.

입력 소스들(IP0, IP1, IP2)의 그룹에 대한 전용 채널을 제공하기 위한 연결 회로에 대해 아래에서 도 10을 참조하여 상세히 설명된다.

도 10은 다양한 실시 예들에 따른, 입력 소스들의 그룹에 대한 메모리 블록 내의 연결 회로를 도시한다.

일 실시 예에 따른, 연결 회로는 입력 선택기(910) 및 입력 유닛들(1004, 1005, 1006)을 포함할 수 있다. 예를 들어, 연결 회로는 제1 입력 소스(IP0)와 연결된 파이프 라인(1001)(예: 도 3의 입력 파이프 라인(320))과 연결되는 입력 유닛(1004), 제2 입력 소스(IP1)와 연결된 파이프 라인(1002)(예: 도 4의 입력 파이프 라인(420))과 연결되는 입력 유닛(1005), 및 제3 입력 소스(IP2)와 연결된 파이프 라인(1003)과 연결되는 입력 유닛(1006)을 포함할 수 있다.

일 실시 예에 따른, 입력 선택기(910)는 복수의 파이프 라인들(1001, 1002, 1003)로부터 수신한 데이터를 연결 구조(R0)의 분배기(920)로 전달할 수 있다. 예를 들어, 특정 시각(예: 클록)에 대해 입력 선택기(910)는 복수의 파이프 라인들(1001, 1002, 1003) 중 어느 하나로부터 데이터가 수신된 경우, 수신한 데이터를 분배기(920)로 전달할 수 있다. 다른 예로, 특정 시각에 대해 입력 선택기(910)는 복수의 파이프 라인들(1001, 1002, 1003) 중 둘 이상으로부터 데이터들이 동시에 수신된 경우, 수신한 데이터들 중 어느 하나를 선택하고, 선택된 데이터를 분배기(920)로 전달할 수 있다. 상기의 예에서 입력 선택기(910)에 의해 선택되지 못한 데이터는 폐기될 수 있다.

선택되지 못한 데이터가 폐기되지 않도록, 복수의 파이프 라인들(1001, 1002, 1003) 각각과 입력 선택기(910) 사이에는 입력 유닛들(1004, 1005, 1006)이 삽입될 수 있다. 입력 유닛들(1004, 1005, 1006)은 버퍼일 수 있다. 입력 유닛들(1004, 1005, 1006)은 입력 선택기(910)에 의해 선택되지 못한 데이터를 저장할 수 있다. 입력 유닛들(1004, 1005, 1006)에 저장된 데이터는 특정 시각의 이후의 시각에서 입력 선택기(910)에 의해 선택되고, 분배기(920)로 전달될 수 있다.

일 실시 예에 따르면, 연결 회로는 제1 메모리 블록(300) 내의 메모리 타일들(M00, M01, M02, M03)과 각각의 파이프 라인들로 연결된 분배기(920), 및 입력 선택기(910)와 분배기(920)를 연결하는 파이프 라인(915)을 포함할 수 있다. 추가적으로, 연결 회로는 제1 메모리 블록과 인접(예: x축으로 인접)한 메모리 블록의 분배기(930)와 분배기(920)를 연결하는 파이프 라인을 더 포함할 수 있다. 예를 들어, 도 2의 연결 구조(R3)는 분배기(930)를 포함할 수 있다. 더욱 추가적으로, 연결 회로는 제1 메모리 블록과 인접(예: y축으로 인접)한 메모리 블록의 분배기(940)와 분배기(920)를 연결하는 파이프 라인을 더 포함할 수 있다. 예를 들어, 도 2의 연결 구조(R1)는 분배기(940)를 포함할 수 있다.

입력 선택기(910)가 입력 소스들(IP0, IP1, IP2)에 대해서만 연결되어 있으므로, 입력 소스들(IP0, IP1, IP2)의 데이터들을 동시에 처리하기 위한 병목 현상이 나타나더라도 지연 시간이 크지 않을 수 있다. 연결 회로가 입력 소스들(IP0, IP1, IP2) 각각의 전용 채널들을 전부 제공하지 않고, 입력 소스들(IP0, IP1, IP2)의 그룹에 대한 전용 채널을 제공함으로써 파이프 라인을 설치하기 위한 비용이 감소될 수 있다.

도 11은 다양한 실시 예들에 따른, 입력 소스에 대한 전달 경로의 라우팅 방법을 도시한다.

도 2를 참조하여 전술된 실시예에서, 입력 소스들(IP0 내지 IP35)은 메모리 어레이(210)에 대해 배치된 위치에 따라 데이터를 전달하는 경로의 라우팅 방식이 달라질 수 있다.

예를 들어, 메모리 어레이(210)의 좌측 및 우측에 배치된 입력 소스들(IP0, IP1, IP2, IP30, IP31, IP32, IP33, IP34, IP35)을 포함하는 제1 그룹(1110) 및 입력 소스들(IP12, IP13, IP14, IP15, IP16, IP17, IP18, IP19, IP20)을 포함하는 제2 그룹(1111)의 라우팅 방식은 전달 경로가 메모리 어레이(210)의 수평 방향(예: x축)으로 먼저 진행하고, 이 후에 수직 방향(예: y축)으로 진행하는 XY 라우팅 방식일 수 있다.

예를 들어, 메모리 어레이(210)의 상단 및 하단에 배치된 입력 소스들(IP3, IP4, IP5, IP6, IP7, IP8, IP9, IP10, IP11)을 포함하는 제3 그룹(1120) 및 입력 소스들(IP21, IP22, IP23, IP24, IP25, IP26, IP27, IP28, IP29)을 포함하는 제4 그룹(1121)의 라우팅 방식은 전달 경로가 메모리 어레이(210)의 수직 방향(예: y축)으로 먼저 진행하고, 이 후에 수평 방향(예: x축)으로 진행하는 YX 라우팅 방식일 수 있다.

제1 그룹(1110) 내에서도 입력 소스들(IP0, IP1, IP2)은 최초로 연결 구조(R0)와 연결되고, 입력 소스들(IP33, IP34, IP35)은 최초로 연결 구조(R1)와 연결되고, 입력 소스들(IP30, IP31, IP32)은 최초로 연결 구조(R2)와 연결될 수 있다.

제1 그룹(1110)과 유사하게, 제3 그룹(1120) 내에서도 입력 소스들(IP3, IP4, IP5)은 최초로 연결 구조(R0)와 연결되고, 입력 소스들(IP6, IP7, IP8)은 최초로 연결 구조(R3)와 연결되고, 입력 소스들(IP9, IP10, IP11)은 최초로 연결 구조(R6)와 연결될 수 있다.

도 12는 다양한 실시 예들에 따른, 네트워크 환경 내의 전자 장치의 블록도이다.

도 12를 참조하면, 네트워크 환경(1200)에서 전자 장치(1201)는 제1 네트워크(1298)(예: 근거리 무선 통신 네트워크)를 통하여 전자 장치(1202)와 통신하거나, 또는 제2 네트워크(1299)(예: 원거리 무선 통신 네트워크)를 통하여 전자 장치(1204) 또는 서버(1208) 중 적어도 하나와 통신할 수 있다. 일 실시예 에 따르면, 전자 장치(1201)는 서버(1208)를 통하여 전자 장치(1204)와 통신할 수 있다. 일 실시 예에 따르면, 전자 장치(1201)는 프로세서(1220), 메모리(1230), 입력 모듈(1250), 음향 출력 모듈(1255), 디스플레이 모듈(1260), 오디오 모듈(1270), 센서 모듈(1276), 인터페이스(1277), 연결 단자(1278), 햅틱 모듈(1279), 카메라 모듈(1280), 전력 관리 모듈(1288), 배터리(1289), 통신 모듈(1290), 가입자 식별 모듈(1296), 또는 안테나 모듈(1297)을 포함할 수 있다. 어떤 실시예에서는, 전자 장치(1201)에는, 이 구성요소들 중 적어도 하나(예: 연결 단자(1278))가 생략되거나, 하나 이상의 다른 구성요소가 추가될 수 있다. 어떤 실시예에서는, 이 구성요소들 중 일부들(예: 센서 모듈(1276), 카메라 모듈(1280), 또는 안테나 모듈(1297))은 하나의 구성요소(예: 디스플레이 모듈(1260))로 통합될 수 있다.

일 실시 예에 따르면, 프로세서(1220)는 도 1의 반도체 칩(100) 또는 도 2의 반도체 칩(200)일 수 있다. 예를 들어, 프로세서(1220)는 CPUs(예: 도 1의 CPUs(110)), GPUs(예: 도 1의 GPUs(120)) 및 뉴럴 엔진들(130) 중 하나 이상을 포함할 수 있다. 예를 들어, 프로세서(1220)는 메모리 어레이(예: 도 2의 메모리 어레이(210))를 포함할 수 있다.

프로세서(1220)는, 예를 들면, 소프트웨어(예: 프로그램(1240))를 실행하여 프로세서(1220)에 연결된 전자 장치(1201)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)를 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일 실시 예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(1220)는 다른 구성요소(예: 센서 모듈(1276) 또는 통신 모듈(1290))로부터 수신된 명령 또는 데이터를 휘발성 메모리(1232)에 저장하고, 휘발성 메모리(1232)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터를 비휘발성 메모리(1234)에 저장할 수 있다. 일 실시 예에 따르면, 프로세서(1220)는 메인 프로세서(1221)(예: 중앙 처리 장치 또는 어플리케이션 프로세서) 또는 이와는 독립적으로 또는 함께 운영 가능한 보조 프로세서(1223)(예: 그래픽 처리 장치, 신경망 처리 장치(NPU: neural processing unit), 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 예를 들어, 전자 장치(1201)가 메인 프로세서(1221) 및 보조 프로세서(1223)를 포함하는 경우, 보조 프로세서(1223)는 메인 프로세서(1221)보다 저전력을 사용하거나, 지정된 기능에 특화되도록 설정될 수 있다. 보조 프로세서(1223)는 메인 프로세서(1221)와 별개로, 또는 그 일부로서 구현될 수 있다.

보조 프로세서(1223)는, 예를 들면, 메인 프로세서(1221)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(1221)를 대신하여, 또는 메인 프로세서(1221)가 액티브(예: 어플리케이션 실행) 상태에 있는 동안 메인 프로세서(1221)와 함께, 전자 장치(1201)의 구성요소들 중 적어도 하나의 구성요소(예: 디스플레이 모듈(1260), 센서 모듈(1276), 또는 통신 모듈(1290))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일 실시 예에 따르면, 보조 프로세서(1223)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성요소(예: 카메라 모듈(1280) 또는 통신 모듈(1290))의 일부로서 구현될 수 있다. 일 실시 예에 따르면, 보조 프로세서(1223)(예: 신경망 처리 장치)는 인공지능 모델의 처리에 특화된 하드웨어 구조를 포함할 수 있다. 인공지능 모델은 기계 학습을 통해 생성될 수 있다. 이러한 학습은, 예를 들어, 인공지능 모델이 수행되는 전자 장치(1201) 자체에서 수행될 수 있고, 별도의 서버(예: 서버(1208))를 통해 수행될 수도 있다. 학습 알고리즘은, 예를 들어, 지도형 학습(supervised learning), 비지도형 학습(unsupervised learning), 준지도형 학습(semi-supervised learning) 또는 강화 학습(reinforcement learning)을 포함할 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은, 복수의 인공 신경망 레이어들을 포함할 수 있다. 인공 신경망은 심층 신경망(DNN: deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), RBM(restricted boltzmann machine), DBN(deep belief network), BRDNN(bidirectional recurrent deep neural network), 심층 Q-네트워크(deep Q-networks) 또는 상기 중 둘 이상의 조합 중 하나일 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은 하드웨어 구조 이외에, 추가적으로 또는 대체적으로, 소프트웨어 구조를 포함할 수 있다.

메모리(1230)는, 전자 장치(1201)의 적어도 하나의 구성요소(예: 프로세서(1220) 또는 센서 모듈(1276))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 데이터는, 예를 들어, 소프트웨어(예: 프로그램(1240)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(1230)는, 휘발성 메모리(1232) 또는 비휘발성 메모리(1234)를 포함할 수 있다.

프로그램(1240)은 메모리(1230)에 소프트웨어로서 저장될 수 있으며, 예를 들면, 운영 체제(1242), 미들 웨어(1244) 또는 어플리케이션(1246)을 포함할 수 있다.

입력 모듈(1250)은, 전자 장치(1201)의 구성요소(예: 프로세서(1220))에 사용될 명령 또는 데이터를 전자 장치(1201)의 외부(예: 사용자)로부터 수신할 수 있다. 입력 모듈(1250)은, 예를 들면, 마이크, 마우스, 키보드, 키(예: 버튼), 또는 디지털 펜(예: 스타일러스 펜)을 포함할 수 있다.

음향 출력 모듈(1255)은 음향 신호를 전자 장치(1201)의 외부로 출력할 수 있다. 음향 출력 모듈(1255)은, 예를 들면, 스피커 또는 리시버를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용될 수 있다. 리시버는 착신 전화를 수신하기 위해 사용될 수 있다. 일 실시 예에 따르면, 리시버는 스피커와 별개로, 또는 그 일부로서 구현될 수 있다.

디스플레이 모듈(1260)은 전자 장치(1201)의 외부(예: 사용자)로 정보를 시각적으로 제공할 수 있다. 디스플레이 모듈(1260)은, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일 실시 예에 따르면, 디스플레이 모듈(1260)은 터치를 감지하도록 설정된 터치 센서, 또는 상기 터치에 의해 발생되는 힘의 세기를 측정하도록 설정된 압력 센서를 포함할 수 있다.

오디오 모듈(1270)은 소리를 전기 신호로 변환시키거나, 반대로 전기 신호를 소리로 변환시킬 수 있다. 일 실시 예에 따르면, 오디오 모듈(1270)은, 입력 모듈(1250)을 통해 소리를 획득하거나, 음향 출력 모듈(1255), 또는 전자 장치(1201)와 직접 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(1202))(예: 스피커 또는 헤드폰)를 통해 소리를 출력할 수 있다.

센서 모듈(1276)은 전자 장치(1201)의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태(예: 사용자 상태)를 감지하고, 감지된 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 일 실시 예에 따르면, 센서 모듈(1276)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.

인터페이스(1277)는 전자 장치(1201)가 외부 전자 장치(예: 전자 장치(1202))와 직접 또는 무선으로 연결되기 위해 사용될 수 있는 하나 이상의 지정된 프로토콜들을 지원할 수 있다. 일 실시 예에 따르면, 인터페이스(1277)는, 예를 들면, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.

연결 단자(1278)는, 그를 통해서 전자 장치(1201)가 외부 전자 장치(예: 전자 장치(1202))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 일 실시 예에 따르면, 연결 단자(1278)는, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.

햅틱 모듈(1279)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 일 실시 예에 따르면, 햅틱 모듈(1279)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.

카메라 모듈(1280)은 정지 영상 및 동영상을 촬영할 수 있다. 일 실시 예에 따르면, 카메라 모듈(1280)은 하나 이상의 렌즈들, 이미지 센서들, 이미지 시그널 프로세서들, 또는 플래시들을 포함할 수 있다.

전력 관리 모듈(1288)은 전자 장치(1201)에 공급되는 전력을 관리할 수 있다. 일 실시 예에 따르면, 전력 관리 모듈(1288)은, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구현될 수 있다.

배터리(1289)는 전자 장치(1201)의 적어도 하나의 구성요소에 전력을 공급할 수 있다. 일 실시 예에 따르면, 배터리(1289)는, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.

통신 모듈(1290)은 전자 장치(1201)와 외부 전자 장치(예: 전자 장치(1202), 전자 장치(1204), 또는 서버(1208)) 간의 직접(예: 유선) 통신 채널 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(1290)은 프로세서(1220)(예: 어플리케이션 프로세서)와 독립적으로 운영되고, 직접(예: 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일 실시 예에 따르면, 통신 모듈(1290)은 무선 통신 모듈(1292)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(1294)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함할 수 있다. 이들 통신 모듈 중 해당하는 통신 모듈은 제1 네트워크(1298)(예: 블루투스, WiFi(wireless fidelity) direct 또는 IrDA(infrared data association)와 같은 근거리 통신 네트워크) 또는 제2 네트워크(1299)(예: 레거시 셀룰러 네트워크, 5G 네트워크, 차세대 통신 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부의 전자 장치(1204)와 통신할 수 있다. 이런 여러 종류의 통신 모듈들은 하나의 구성요소(예: 단일 칩)로 통합되거나, 또는 서로 별도의 복수의 구성요소들(예: 복수 칩들)로 구현될 수 있다. 무선 통신 모듈(1292)은 가입자 식별 모듈(1296)에 저장된 가입자 정보(예: 국제 모바일 가입자 식별자(IMSI))를 이용하여 제1 네트워크(1298) 또는 제2 네트워크(1299)와 같은 통신 네트워크 내에서 전자 장치(1201)를 확인 또는 인증할 수 있다.

무선 통신 모듈(1292)은 4G 네트워크 이후의 5G 네트워크 및 차세대 통신 기술, 예를 들어, NR 접속 기술(new radio access technology)을 지원할 수 있다. NR 접속 기술은 고용량 데이터의 고속 전송(eMBB(enhanced mobile broadband)), 단말 전력 최소화와 다수 단말의 접속(mMTC(massive machine type communications)), 또는 고신뢰도와 저지연(URLLC(ultra-reliable and low-latency communications))을 지원할 수 있다. 무선 통신 모듈(1292)은, 예를 들어, 높은 데이터 전송률 달성을 위해, 고주파 대역(예: mmWave 대역)을 지원할 수 있다. 무선 통신 모듈(1292)은 고주파 대역에서의 성능 확보를 위한 다양한 기술들, 예를 들어, 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO(multiple-input and multiple-output)), 전차원 다중입출력(FD-MIMO: full dimensional MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 또는 대규모 안테나(large scale antenna)와 같은 기술들을 지원할 수 있다. 무선 통신 모듈(1292)은 전자 장치(1201), 외부 전자 장치(예: 전자 장치(1204)) 또는 네트워크 시스템(예: 제2 네트워크(1299))에 규정되는 다양한 요구사항을 지원할 수 있다. 일 실시 예에 따르면, 무선 통신 모듈(1292)은 eMBB 실현을 위한 Peak data rate(예: 20Gbps 이상), mMTC 실현을 위한 손실 Coverage(예: 164dB 이하), 또는 URLLC 실현을 위한 U-plane latency(예: 다운링크(DL) 및 업링크(UL) 각각 0.5ms 이하, 또는 라운드 트립 1ms 이하)를 지원할 수 있다.

안테나 모듈(1297)은 신호 또는 전력을 외부(예: 외부의 전자 장치)로 송신하거나 외부로부터 수신할 수 있다. 일 실시 예에 따르면, 안테나 모듈(1297)은 서브스트레이트(예: PCB) 위에 형성된 도전체 또는 도전성 패턴으로 이루어진 방사체를 포함하는 안테나를 포함할 수 있다. 일 실시 예에 따르면, 안테나 모듈(1297)은 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다. 이런 경우, 제1 네트워크(1298) 또는 제2 네트워크(1299)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나가, 예를 들면, 통신 모듈(1290)에 의하여 상기 복수의 안테나들로부터 선택될 수 있다. 신호 또는 전력은 상기 선택된 적어도 하나의 안테나를 통하여 통신 모듈(1290)과 외부의 전자 장치 간에 송신되거나 수신될 수 있다. 어떤 실시예에 따르면, 방사체 이외에 다른 부품(예: RFIC(radio frequency integrated circuit))이 추가로 안테나 모듈(1297)의 일부로 형성될 수 있다.

다양한 실시예에 따르면, 안테나 모듈(1297)은 mmWave 안테나 모듈을 형성할 수 있다. 일 실시 예에 따르면, mmWave 안테나 모듈은 인쇄 회로 기판, 상기 인쇄 회로 기판의 제1 면(예: 아래 면)에 또는 그에 인접하여 배치되고 지정된 고주파 대역(예: mmWave 대역)을 지원할 수 있는 RFIC, 및 상기 인쇄 회로 기판의 제2 면(예: 윗 면 또는 측 면)에 또는 그에 인접하여 배치되고 상기 지정된 고주파 대역의 신호를 송신 또는 수신할 수 있는 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다.

상기 구성요소들 중 적어도 일부는 주변 기기들간 통신 방식(예: 버스, GPIO(general purpose input and output), SPI(serial peripheral interface), 또는 MIPI(mobile industry processor interface))을 통해 서로 연결되고 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.

일 실시 예에 따르면, 명령 또는 데이터는 제2 네트워크(1299)에 연결된 서버(1208)를 통해서 전자 장치(1201)와 외부의 전자 장치(1204)간에 송신 또는 수신될 수 있다. 외부의 전자 장치(1202, 또는 1204) 각각은 전자 장치(1201)와 동일한 또는 다른 종류의 장치일 수 있다. 일 실시 예에 따르면, 전자 장치(1201)에서 실행되는 동작들의 전부 또는 일부는 외부의 전자 장치들(1202, 1204, 또는 1208) 중 하나 이상의 외부의 전자 장치들에서 실행될 수 있다. 예를 들면, 전자 장치(1201)가 어떤 기능이나 서비스를 자동으로, 또는 사용자 또는 다른 장치로부터의 요청에 반응하여 수행해야 할 경우에, 전자 장치(1201)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 하나 이상의 외부의 전자 장치들에게 그 기능 또는 그 서비스의 적어도 일부를 수행하라고 요청할 수 있다. 상기 요청을 수신한 하나 이상의 외부의 전자 장치들은 요청된 기능 또는 서비스의 적어도 일부, 또는 상기 요청과 관련된 추가 기능 또는 서비스를 실행하고, 그 실행의 결과를 전자 장치(1201)로 전달할 수 있다. 전자 장치(1201)는 상기 결과를, 그대로 또는 추가적으로 처리하여, 상기 요청에 대한 응답의 적어도 일부로서 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 모바일 에지 컴퓨팅(MEC: mobile edge computing), 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다. 전자 장치(1201)는, 예를 들어, 분산 컴퓨팅 또는 모바일 에지 컴퓨팅을 이용하여 초저지연 서비스를 제공할 수 있다. 다른 실시예에 있어서, 외부의 전자 장치(1204)는 IoT(internet of things) 기기를 포함할 수 있다. 서버(1208)는 기계 학습 및/또는 신경망을 이용한 지능형 서버일 수 있다. 일 실시 예에 따르면, 외부의 전자 장치(1204) 또는 서버(1208)는 제2 네트워크(1299) 내에 포함될 수 있다. 전자 장치(1201)는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스(예: 스마트 홈, 스마트 시티, 스마트 카, 또는 헬스 케어)에 적용될 수 있다.

본 문서에 개시된 다양한 실시예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치(예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.

본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시예들로 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제1", "제2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에, "기능적으로" 또는 "통신적으로"라는 용어와 함께 또는 이런 용어 없이, "커플드" 또는 "커넥티드"라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.

본 문서의 다양한 실시예들에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로와 같은 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일 실시 예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.

본 문서의 다양한 실시예들은 기기(machine)(예: 전자 장치(1201)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(1236) 또는 외장 메모리(1238))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(1240))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(1201))의 프로세서(예: 프로세서(1220))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장 매체는, 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, ‘비일시적’은 저장 매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장 매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.

일 실시 예에 따르면, 본 문서에 개시된 다양한 실시예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory(CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어TM)를 통해 또는 두 개의 사용자 장치들(예: 스마트 폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.

다양한 실시예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있으며, 복수의 개체 중 일부는 다른 구성요소에 분리 배치될 수도 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.

이상에서 설명된 실시 예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시 예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.

실시 예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있으며 매체에 기록되는 프로그램 명령은 실시 예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.

위에서 설명한 하드웨어 장치는 실시 예의 동작을 수행하기 위해 하나 또는 복수의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.

이상과 같이 실시 예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 이를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

그러므로, 다른 구현들, 다른 실시 예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims

복수의 메모리 블록들을 포함하는 메모리 어레이 내의 연결 회로에 있어서,
제1 메모리 블록 내의 메모리 타일들과 각각의 파이프 라인으로 연결된 제1 분배기(demultiplexer); 및
제1 입력 소스 또는 이전 메모리 블록의 상기 제1 입력 소스에 대한 분배기와 상기 제1 분배기를 연결하는 제1 입력 파이프 라인
을 포함하는,
연결 회로.
제1항에 있어서,
다음 메모리 블록의 분배기와 상기 제1 분배기를 연결하는 제1 전달(forwarding) 파이프 라인
을 더 포함하는,
연결 회로.
제1항에 있어서,
제1 메모리 블록 내의 상기 메모리 타일들과 각각의 파이프 라인으로 연결된 제2 분배기; 및
제2 입력 소스 또는 상기 이전 메모리 블록의 상기 제2 입력 소스에 대한 분배기와 상기 제2 분배기를 연결하는 제2 입력 파이프 라인
을 더 포함하는,
연결 회로.
제3항에 있어서,
상기 메모리 타일들 중 타겟 메모리 타일과 상기 제1 분배기가 제1 서브 파이프 라인으로 연결되고, 상기 타겟 메모리 타일과 상기 제2 분배기가 제2 서브 파이프 라인으로 연결되는 경우,
상기 제1 서브 파이프 라인 및 상기 제2 서브 파이프 라인과 상기 타겟 메모리 타일을 연결하는 출력 선택기(output multiplexer)
를 더 포함하는,
연결 회로.
제4항에 있어서,
상기 제1 서브 파이프 라인 및 상기 출력 선택기 사이에 위치하는 제1 출력 유닛(output unit); 및
상기 제2 서브 파이프 라인 및 상기 출력 선택기 사이에 위치하는 제2 출력 유닛
을 더 포함하는,
연결 회로.
제1항에 있어서,
상기 제1 메모리 블록 내에 포함되는 상기 메모리 타일들의 개수는 4개인,
연결 회로.
제1항에 있어서,
상기 제1 메모리 블록 내의 상기 메모리 타일들과 각각의 파이프 라인으로 연결된 상기 제1 분배기를 포함하는 복수의 분배기들은 상기 제1 메모리 블록의 영역 내에 배치되는,
연결 회로.
제1항에 있어서,
상기 제1 메모리 블록에 대한 상기 제1 분배기를 포함하는 복수의 분배기들 각각의 전달 파이프 라인들과 연결된 전달 선택기; 및
상기 전달 선택기와 연결되는 상기 제1 메모리 블록과 인접한 제2 메모리 블록 내의 메모리 타일들과 각각의 파이프 라인으로 연결된 제2 분배기
를 더 포함하는,
연결 회로.
제8항에 있어서,
상기 복수의 분배기들 중 상기 제1 분배기의 전달 파이프 라인 및 상기 전달 선택기 사이에 위치하는 제1 전달 유닛
을 더 포함하는,
연결 회로.
복수의 메모리 블록들을 포함하는 메모리 어레이 내의 연결 회로에 있어서,
제1 메모리 블록 내의 메모리 타일들과 각각의 파이프 라인으로 연결된 제1 분배기(demultiplexer);
상기 제1 분배기의 입력 파이프 라인과 연결된 입력 선택기(input multiplexer);
제1 입력 소스 및 상기 입력 선택기를 연결하는 제1 소스 파이프 라인; 및
제2 입력 소스 및 상기 입력 선택기를 연결하는 제2 소스 파이프 라인
을 포함하는,
연결 회로.
제10항에 있어서,
상기 제1 소스 파이프 라인 및 상기 입력 선택기 사이에 위치하는 제1 입력 유닛(input unit); 및
상기 제2 소스 파이프 라인 및 상기 입력 선택기 사이에 위치하는 제2 출력 유닛
을 더 포함하는,
연결 회로.
제10항에 있어서,
다음 메모리 블록의 분배기와 상기 제1 분배기를 연결하는 제1 전달(forwarding) 파이프 라인
을 더 포함하는,
연결 회로.
제12항에 있어서,
상기 다음 메모리 블록의 분배기는 상기 제1 입력 소스 및 상기 제2 입력 소스에 대한 분배기인,
연결 회로.
제10항에 있어서,
상기 제1 메모리 블록 내의 상기 메모리 타일들과 각각의 파이프 라인으로 연결된 제2 분배기
를 더 포함하고,
상기 제2 분배기는 상기 제1 입력 소스 및 상기 제2 입력 소스의 그룹과는 다른 그룹의 입력 소스와 연결된,
연결 회로.
제14항에 있어서,
상기 제1 분배기 및 상기 제2 분배기는 상기 제1 메모리 블록의 영역 내에 배치되는,
연결 회로.
제14항에 있어서,
상기 메모리 타일들 중 타겟 메모리 타일과 상기 제1 분배기가 제1 서브 파이프 라인으로 연결되고, 상기 타겟 메모리 타일과 상기 제2 분배기가 제2 서브 파이프 라인으로 연결되는 경우,
상기 제1 서브 파이프 라인 및 상기 제2 서브 파이프 라인과 상기 타겟 메모리 타일을 연결하는 출력 선택기(output multiplexer)
를 더 포함하는,
연결 회로.
제16항에 있어서,
상기 제1 서브 파이프 라인 및 상기 출력 선택기 사이에 위치하는 제1 출력 유닛(output unit); 및
상기 제2 서브 파이프 라인 및 상기 출력 선택기 사이에 위치하는 제2 출력 유닛
을 더 포함하는,
연결 회로.
제10항에 있어서,
상기 제1 메모리 블록 내에 포함되는 상기 메모리 타일들의 개수는 4개인,
연결 회로.