KR20240038531A - 신경 처리부를 포함하는 전자 장치 및 그 동작 방법 - Google Patents

신경 처리부를 포함하는 전자 장치 및 그 동작 방법 Download PDF

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최범근
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Abstract

다양한 실시예들에 따른 전자 장치(electronic device)는 메모리 및 상기 메모리와 작동적으로 연결된 프로세서를 포함할 수 있다. 상기 프로세서는, 캐시 메모리를 포함하는 중앙 처리 장치, 신경망 처리 장치 및 상기 신경망 처리 장치와 연결된 상호접속기를 포함할 수 있다. 상기 중앙 처리 장치는 상기 캐시 메모리를 상기 중앙 처리 장치의 처리 회로 또는 상기 상호접속기 중 어느 하나에 연결하는 중재기를 포함할 수 있다. 상기 신경망 처리 장치는 상기 중재기를 통해서 상기 캐시 메모리와 데이터를 교환하도록 구성될 수 있다. 그 밖에 다양한 실시예가 가능하다.

Description

신경 처리부를 포함하는 전자 장치 및 그 동작 방법 {ELECTRONIC APPARATUS COMPRISING NEURAL NETWORK PROCESSING UNIT AND OPERATING METHOD THEREOF}
본 개시는 신경 처리부를 포함하는 전자 장치 및 그 동작 방법에 관한 것이다.
인공 지능 기술의 발달로 인공 지능 기술이 다양한 분야에 적용될 수 있다. 그 중 인공 지능 기술에 관련된 딥 러닝(deep learning)은 하드웨어 장치에 대해 높은 컴퓨팅 성능, 더 많은 메모리 점유 및 높은 전력 소비를 요구하므로 모바일 단말 애플리케이션이나 데이터 센서 서비스에 적용할 경우 많은 부하가 가해질 수 있다.
신경망 모델 기술은 신경망 칩(예를 들어, NPU(Neural network Processing Unit), TPU(Tensor Processing Unit), FPGA(Field Programmable Gate Array))를 사용하여 에너지 소비 및 추론 지연을 저감시킬 수 있다.
전자 장치(예: 스마트폰)은 어플리케이션 프로세서 (Application Processor, AP)를 포함할 수 있다. AP 칩(chip)은 내부에 버스로 연결된 서브 시스템들(예: CPU, GPU, NPU)을 내장할 수 있다. AP 칩 또는 AP 칩 내부의 서브시스템들은 AP 칩 외부의 메모리(예: 동적 랜덤 액세스 메모리)와 통신할 수 있도록 연결될 수 있다.
신경망 모델을 실행하기 위해 중앙 처리 장치와 신경망 칩이 통신을 수행할 수 있다. 예를 들어, 자동 음성 인식(automatic speech recognition)은 음성 스트리밍으로부터 음성 인식을 빠르게 처리할 필요가 있다. 그러나, NPU를 초기화하는 시간이 소요되므로 NPU를 초기화하는 시간 동안 중앙 처리 장치가 자동 음성 인식을 수행하기 위한 프로세스의 전반 부분을 수행할 수 있다. 중앙 처리 장치는 자동 음성 인식 프로세스의 전반 부분을 처리한 결과를 NPU로 전달할 수 있다. NPU는 전달 받은 결과에 기초하여 자동 음성 인식 프로세스의 후반 부분을 처리할 수 있다.
일 실시 예에 따른 전자 장치는 메모리 및 상기 메모리와 작동적으로 연결된 프로세서를 포함할 수 있다. 상기 프로세서는, 캐시 메모리를 포함하는 중앙 처리 장치, 신경망 처리 장치 및 상기 신경망 처리 장치와 연결된 상호접속기를 포함할 수 있다. 상기 중앙 처리 장치는 상기 캐시 메모리를 상기 중앙 처리 장치의 처리 회로 또는 상기 상호접속기 중 어느 하나에 연결하는 중재기를 포함할 수 있다. 상기 신경망 처리 장치는 상기 중재기를 통해서 상기 캐시 메모리와 데이터를 교환하도록 구성될 수 있다.
일 실시예에 따른 전자 장치의 동작 방법은 상기 전자 장치의 신경망 처리 장치가 신경망 연산을 실행하는 동작을 포함할 수 있다. 상기 방법은 상기 전자 장치의 중앙 처리 장치에 포함된 중재기를 상기 중앙 처리 장치의 캐시 메모리와 상기 신경망 처리 장치에 연결된 상호접속기를 연결하도록 제어하는 동작을 포함할 수 있다. 상기 방법은 상기 중재기를 통해서, 상기 신경망 처리 장치가 상기 실행된 신경망 연산을 수행하기 위한 데이터를 상기 캐시 메모리로부터 수신하거나, 상기 캐시 메모리로 전송하는 동작을 포함할 수 있다.
일 실시예에 따른 프로세서는 캐시 메모리를 포함하는 중앙 처리 장치, 신경망 처리 장치 및 상기 신경망 처리 장치와 연결된 상호접속기를 포함할 수 있다. 상기 중앙 처리 장치는 상기 캐시 메모리를 상기 중앙 처리 장치의 처리 회로 또는 상기 상호접속기 중 어느 하나에 연결하는 중재기를 포함할 수 있다. 상기 신경망 처리 장치는 상기 중재기를 통해서 상기 캐시 메모리와 데이터를 교환하도록 구성될 수 있다.
도 1은 다양한 실시예들에 따른 네트워크 환경 내의 전자 장치의 블록도이다.
도 2는 일 실시예에 따른 전자 장치의 구성을 도시한 블록도이다.
도 3은 일 실시예에 다른 복수개의 코어 프로세서를 포함하는 프로세서의 구성을 도시한 블록도이다.
도 4는 일 실시예에 따른 전자 장치가 동작하는 프로세스를 도시한 흐름도이다.
도 5는 일 실시예에 따른 전자 장치가 신경망 연산을 수행하기 위한 전처리를 포함하는 동작을 수행하는 프로세스를 도시한 흐름도이다.
도 6은 일 실시예에 따른 전자 장치가 신경망 모델에 포함된 연산 계층을 중앙 처리 장치의 코어 프로세서가 수행하기 위한 프로세스를 도시한 흐름도이다.
도 7은 일 실시예에 따른 전자 장치가 중앙 처리 장치의 코어 프로세서에 의해 수행된 연산 계층의 결과에 기초하여 신경망 처리 장치가 다음 연산 계층을 수행하기 위한 프로세스를 도시한 흐름도이다.
도 8은 신경망 모델을 처리하기 위한 연산을 수행하는 동안 중앙 처리 장치 및 신경망 처리 장치의 동작을 도식화한 도면이다.
도 9는 일 실시예에 따른 전자 장치가 신경망 모델을 실행하기 위한 파일을 컴파일하는 프로세스를 도시한 흐름도이다.
신경망 내의 일부 연산 계층이 신경망 모델을 처리하도록 구성된 신경망 처리 장치에서 수행될 수 없는 동작을 포함하고 있는 경우, 일부 연산 계층은 중앙 처리 장치에서 수행될 수 있다. 중앙 처리 장치가 다른 프로세스를 처리하던 도중에 일부 연산 계층을 처리하기 위해서는 인터럽트 제어기에 의해 인터럽트 동작이 수행되어야 한다. 따라서, 인터럽트 제어기에 대한 오버헤드(overhead)가 발생할 수 있다.
중앙 처리 장치와 신경망 처리 장치가 통신하는 과정에서 메모리(예: 동적 랜덤 액세스 메모리)에 데이터를 기록하고 메모리에 저장된 데이터를 읽어오는 과정에서 메모리 접속을 위한 오버헤드가 발생할 수 있다. 메모리 접속을 위한 오버헤드가 발생할 경우, L1 캐시, L2 캐시, L3 캐시, 버스 및 LLC(last level cache)로 인한 오버헤드, DRAM(dynamic random access memory) 제어기가 DRAM 접속 요청을 수집 후 스케줄링함으로 인해 발생하는 지연, 오프-칩(off-chip) 접속, DRAM 내부의 디코더로 인한 지연, DRAM 내부 스케줄링으로 인한 지연 중 적어도 하나로 인해 수십에서 수백 사이클이 소요될 수 있다.
중앙 처리 장치가 다른 프로세스를 수행하고 있는 동안에 신경망 처리 장치에서 수행 중이던 신경망 모델 내의 연산 계층을 중앙 처리 장치가 수행하기 위해서는 중앙 처리 장치에서 수행 중이던 프로세스를 연산 계층을 처리하기 위한 프로세스로 전환하여야 할 수 있다. 프로세스를 전환하기 위해서는 중앙 처리 장치의 레지스터 값들을 메모리에 기록하고, 메모리에 기록된 다른 프로세스의 레지스터 값들을 가져오기 위한 시간(예를 들어, 약 100 사이클)이 소요될 수 있다. 수행 중이던 프로세스가 다른 프로세스로 전환되는 동작은 컨텍스트 전환(context switching)이라고 언급될 수 있다.
인터럽트 제어기에 발생하는 오버헤드, 메모리 접속을 위한 오버헤드 또는 컨텍스트 전환으로 인하여 중앙 처리 장치와 신경망 처리 장치가 연동하여 신경망 모델을 처리하는 과정에서 지연이 발생할 수 있다.
본 문서에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은, 다양한 실시예들에 따른, 네트워크 환경(100) 내의 전자 장치(101)의 블록도이다. 도 1을 참조하면, 네트워크 환경(100)에서 전자 장치(101)는 제 1 네트워크(198)(예: 근거리 무선 통신 네트워크)를 통하여 전자 장치(102)와 통신하거나, 또는 제 2 네트워크(199)(예: 원거리 무선 통신 네트워크)를 통하여 전자 장치(104) 또는 서버(108) 중 적어도 하나와 통신할 수 있다. 일실시예에 따르면, 전자 장치(101)는 서버(108)를 통하여 전자 장치(104)와 통신할 수 있다. 일실시예에 따르면, 전자 장치(101)는 프로세서(120), 메모리(130), 입력 모듈(150), 음향 출력 모듈(155), 디스플레이 모듈(160), 오디오 모듈(170), 센서 모듈(176), 인터페이스(177), 연결 단자(178), 햅틱 모듈(179), 카메라 모듈(180), 전력 관리 모듈(188), 배터리(189), 통신 모듈(190), 가입자 식별 모듈(196), 또는 안테나 모듈(197)을 포함할 수 있다. 어떤 실시예에서는, 전자 장치(101)에는, 이 구성요소들 중 적어도 하나(예: 연결 단자(178))가 생략되거나, 하나 이상의 다른 구성요소가 추가될 수 있다. 어떤 실시예에서는, 이 구성요소들 중 일부들(예: 센서 모듈(176), 카메라 모듈(180), 또는 안테나 모듈(197))은 하나의 구성요소(예: 디스플레이 모듈(160))로 통합될 수 있다.
프로세서(120)는, 예를 들면, 소프트웨어(예: 프로그램(140))를 실행하여 프로세서(120)에 연결된 전자 장치(101)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)를 제어할 수 있고, 다양한 데이터 처리 또는 연산을 수행할 수 있다. 일실시예에 따르면, 데이터 처리 또는 연산의 적어도 일부로서, 프로세서(120)는 다른 구성요소(예: 센서 모듈(176) 또는 통신 모듈(190))로부터 수신된 명령 또는 데이터를 휘발성 메모리(132)에 저장하고, 휘발성 메모리(132)에 저장된 명령 또는 데이터를 처리하고, 결과 데이터를 비휘발성 메모리(134)에 저장할 수 있다. 일실시예에 따르면, 프로세서(120)는 메인 프로세서(121)(예: 중앙 처리 장치 또는 어플리케이션 프로세서) 또는 이와는 독립적으로 또는 함께 운영 가능한 보조 프로세서(123)(예: 그래픽 처리 장치, 신경망 처리 장치(NPU: Neural network Processing Unit), 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 예를 들어, 전자 장치(101)가 메인 프로세서(121) 및 보조 프로세서(123)를 포함하는 경우, 보조 프로세서(123)는 메인 프로세서(121)보다 저전력을 사용하거나, 지정된 기능에 특화되도록 설정될 수 있다. 보조 프로세서(123)는 메인 프로세서(121)와 별개로, 또는 그 일부로서 구현될 수 있다.
보조 프로세서(123)는, 예를 들면, 메인 프로세서(121)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(121)를 대신하여, 또는 메인 프로세서(121)가 액티브(예: 어플리케이션 실행) 상태에 있는 동안 메인 프로세서(121)와 함께, 전자 장치(101)의 구성요소들 중 적어도 하나의 구성요소(예: 디스플레이 모듈(160), 센서 모듈(176), 또는 통신 모듈(190))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일실시예에 따르면, 보조 프로세서(123)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성요소(예: 카메라 모듈(180) 또는 통신 모듈(190))의 일부로서 구현될 수 있다. 일실시예에 따르면, 보조 프로세서(123)(예: 신경망 처리 장치)는 인공지능 모델의 처리에 특화된 하드웨어 구조를 포함할 수 있다. 인공지능 모델은 기계 학습을 통해 생성될 수 있다. 이러한 학습은, 예를 들어, 인공지능 모델이 수행되는 전자 장치(101) 자체에서 수행될 수 있고, 별도의 서버(예: 서버(108))를 통해 수행될 수도 있다. 학습 알고리즘은, 예를 들어, 지도형 학습(supervised learning), 비지도형 학습(unsupervised learning), 준지도형 학습(semi-supervised learning) 또는 강화 학습(reinforcement learning)을 포함할 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은, 복수의 인공 신경망 레이어들을 포함할 수 있다. 인공 신경망은 심층 신경망(DNN: deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), RBM(restricted boltzmann machine), DBN(deep belief network), BRDNN(bidirectional recurrent deep neural network), 심층 Q-네트워크(deep Q-networks) 또는 상기 중 둘 이상의 조합 중 하나일 수 있으나, 전술한 예에 한정되지 않는다. 인공지능 모델은 하드웨어 구조 이외에, 추가적으로 또는 대체적으로, 소프트웨어 구조를 포함할 수 있다.
메모리(130)는, 전자 장치(101)의 적어도 하나의 구성요소(예: 프로세서(120) 또는 센서 모듈(176))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 데이터는, 예를 들어, 소프트웨어(예: 프로그램(140)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(130)는, 휘발성 메모리(132) 또는 비휘발성 메모리(134)를 포함할 수 있다.
프로그램(140)은 메모리(130)에 소프트웨어로서 저장될 수 있으며, 예를 들면, 운영 체제(142), 미들 웨어(144) 또는 어플리케이션(146)을 포함할 수 있다.
입력 모듈(150)은, 전자 장치(101)의 구성요소(예: 프로세서(120))에 사용될 명령 또는 데이터를 전자 장치(101)의 외부(예: 사용자)로부터 수신할 수 있다. 입력 모듈(150)은, 예를 들면, 마이크, 마우스, 키보드, 키(예: 버튼), 또는 디지털 펜(예: 스타일러스 펜)을 포함할 수 있다.
음향 출력 모듈(155)은 음향 신호를 전자 장치(101)의 외부로 출력할 수 있다. 음향 출력 모듈(155)은, 예를 들면, 스피커 또는 리시버를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용될 수 있다. 리시버는 착신 전화를 수신하기 위해 사용될 수 있다. 일실시예에 따르면, 리시버는 스피커와 별개로, 또는 그 일부로서 구현될 수 있다.
디스플레이 모듈(160)은 전자 장치(101)의 외부(예: 사용자)로 정보를 시각적으로 제공할 수 있다. 디스플레이 모듈(160)은, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일실시예에 따르면, 디스플레이 모듈(160)은 터치를 감지하도록 설정된 터치 센서, 또는 상기 터치에 의해 발생되는 힘의 세기를 측정하도록 설정된 압력 센서를 포함할 수 있다.
오디오 모듈(170)은 소리를 전기 신호로 변환시키거나, 반대로 전기 신호를 소리로 변환시킬 수 있다. 일실시예에 따르면, 오디오 모듈(170)은, 입력 모듈(150)을 통해 소리를 획득하거나, 음향 출력 모듈(155), 또는 전자 장치(101)와 직접 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(102))(예: 스피커 또는 헤드폰)를 통해 소리를 출력할 수 있다.
센서 모듈(176)은 전자 장치(101)의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태(예: 사용자 상태)를 감지하고, 감지된 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 일실시예에 따르면, 센서 모듈(176)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.
인터페이스(177)는 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 직접 또는 무선으로 연결되기 위해 사용될 수 있는 하나 이상의 지정된 프로토콜들을 지원할 수 있다. 일실시예에 따르면, 인터페이스(177)는, 예를 들면, HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.
연결 단자(178)는, 그를 통해서 전자 장치(101)가 외부 전자 장치(예: 전자 장치(102))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 일실시예에 따르면, 연결 단자(178)는, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.
햅틱 모듈(179)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 일실시예에 따르면, 햅틱 모듈(179)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.
카메라 모듈(180)은 정지 영상 및 동영상을 촬영할 수 있다. 일실시예에 따르면, 카메라 모듈(180)은 하나 이상의 렌즈들, 이미지 센서들, 이미지 시그널 프로세서들, 또는 플래시들을 포함할 수 있다.
전력 관리 모듈(188)은 전자 장치(101)에 공급되는 전력을 관리할 수 있다. 일실시예에 따르면, 전력 관리 모듈(188)은, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구현될 수 있다.
배터리(189)는 전자 장치(101)의 적어도 하나의 구성요소에 전력을 공급할 수 있다. 일실시예에 따르면, 배터리(189)는, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.
통신 모듈(190)은 전자 장치(101)와 외부 전자 장치(예: 전자 장치(102), 전자 장치(104), 또는 서버(108)) 간의 직접(예: 유선) 통신 채널 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(190)은 프로세서(120)(예: 어플리케이션 프로세서)와 독립적으로 운영되고, 직접(예: 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일실시예에 따르면, 통신 모듈(190)은 무선 통신 모듈(192)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(194)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함할 수 있다. 이들 통신 모듈 중 해당하는 통신 모듈은 제 1 네트워크(198)(예: 블루투스, WiFi(wireless fidelity) direct 또는 IrDA(infrared data association)와 같은 근거리 통신 네트워크) 또는 제 2 네트워크(199)(예: 레거시 셀룰러 네트워크, 5G 네트워크, 차세대 통신 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부의 전자 장치(104)와 통신할 수 있다. 이런 여러 종류의 통신 모듈들은 하나의 구성요소(예: 단일 칩)로 통합되거나, 또는 서로 별도의 복수의 구성요소들(예: 복수 칩들)로 구현될 수 있다. 무선 통신 모듈(192)은 가입자 식별 모듈(196)에 저장된 가입자 정보(예: 국제 모바일 가입자 식별자(IMSI))를 이용하여 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크 내에서 전자 장치(101)를 확인 또는 인증할 수 있다.
무선 통신 모듈(192)은 4G 네트워크 이후의 5G 네트워크 및 차세대 통신 기술, 예를 들어, NR 접속 기술(new radio access technology)을 지원할 수 있다. NR 접속 기술은 고용량 데이터의 고속 전송(eMBB(enhanced mobile broadband)), 단말 전력 최소화와 다수 단말의 접속(mMTC(massive machine type communications)), 또는 고신뢰도와 저지연(URLLC(ultra-reliable and low-latency communications))을 지원할 수 있다. 무선 통신 모듈(192)은, 예를 들어, 높은 데이터 전송률 달성을 위해, 고주파 대역(예: mmWave 대역)을 지원할 수 있다. 무선 통신 모듈(192)은 고주파 대역에서의 성능 확보를 위한 다양한 기술들, 예를 들어, 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO(multiple-input and multiple-output)), 전차원 다중입출력(FD-MIMO: full dimensional MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 또는 대규모 안테나(large scale antenna)와 같은 기술들을 지원할 수 있다. 무선 통신 모듈(192)은 전자 장치(101), 외부 전자 장치(예: 전자 장치(104)) 또는 네트워크 시스템(예: 제 2 네트워크(199))에 규정되는 다양한 요구사항을 지원할 수 있다. 일실시예에 따르면, 무선 통신 모듈(192)은 eMBB 실현을 위한 Peak data rate(예: 20Gbps 이상), mMTC 실현을 위한 손실 Coverage(예: 164dB 이하), 또는 URLLC 실현을 위한 U-plane latency(예: 다운링크(DL) 및 업링크(UL) 각각 0.5ms 이하, 또는 라운드 트립 1ms 이하)를 지원할 수 있다.
안테나 모듈(197)은 신호 또는 전력을 외부(예: 외부의 전자 장치)로 송신하거나 외부로부터 수신할 수 있다. 일실시예에 따르면, 안테나 모듈(197)은 서브스트레이트(예: PCB) 위에 형성된 도전체 또는 도전성 패턴으로 이루어진 방사체를 포함하는 안테나를 포함할 수 있다. 일실시예에 따르면, 안테나 모듈(197)은 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다. 이런 경우, 제 1 네트워크(198) 또는 제 2 네트워크(199)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나가, 예를 들면, 통신 모듈(190)에 의하여 상기 복수의 안테나들로부터 선택될 수 있다. 신호 또는 전력은 상기 선택된 적어도 하나의 안테나를 통하여 통신 모듈(190)과 외부의 전자 장치 간에 송신되거나 수신될 수 있다. 어떤 실시예에 따르면, 방사체 이외에 다른 부품(예: RFIC(radio frequency integrated circuit))이 추가로 안테나 모듈(197)의 일부로 형성될 수 있다.
다양한 실시예에 따르면, 안테나 모듈(197)은 mmWave 안테나 모듈을 형성할 수 있다. 일실시예에 따르면, mmWave 안테나 모듈은 인쇄 회로 기판, 상기 인쇄 회로 기판의 제 1 면(예: 아래 면)에 또는 그에 인접하여 배치되고 지정된 고주파 대역(예: mmWave 대역)을 지원할 수 있는 RFIC, 및 상기 인쇄 회로 기판의 제 2 면(예: 윗 면 또는 측 면)에 또는 그에 인접하여 배치되고 상기 지정된 고주파 대역의 신호를 송신 또는 수신할 수 있는 복수의 안테나들(예: 어레이 안테나)을 포함할 수 있다.
상기 구성요소들 중 적어도 일부는 주변 기기들간 통신 방식(예: 버스, GPIO(general purpose input and output), SPI(serial peripheral interface), 또는 MIPI(mobile industry processor interface))을 통해 서로 연결되고 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.
일실시예에 따르면, 명령 또는 데이터는 제 2 네트워크(199)에 연결된 서버(108)를 통해서 전자 장치(101)와 외부의 전자 장치(104)간에 송신 또는 수신될 수 있다. 외부의 전자 장치(102, 또는 104) 각각은 전자 장치(101)와 동일한 또는 다른 종류의 장치일 수 있다. 일실시예에 따르면, 전자 장치(101)에서 실행되는 동작들의 전부 또는 일부는 외부의 전자 장치들(102, 104, 또는 108) 중 하나 이상의 외부의 전자 장치들에서 실행될 수 있다. 예를 들면, 전자 장치(101)가 어떤 기능이나 서비스를 자동으로, 또는 사용자 또는 다른 장치로부터의 요청에 반응하여 수행해야 할 경우에, 전자 장치(101)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 하나 이상의 외부의 전자 장치들에게 그 기능 또는 그 서비스의 적어도 일부를 수행하라고 요청할 수 있다. 상기 요청을 수신한 하나 이상의 외부의 전자 장치들은 요청된 기능 또는 서비스의 적어도 일부, 또는 상기 요청과 관련된 추가 기능 또는 서비스를 실행하고, 그 실행의 결과를 전자 장치(101)로 전달할 수 있다. 전자 장치(101)는 상기 결과를, 그대로 또는 추가적으로 처리하여, 상기 요청에 대한 응답의 적어도 일부로서 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 모바일 에지 컴퓨팅(MEC: mobile edge computing), 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다. 전자 장치(101)는, 예를 들어, 분산 컴퓨팅 또는 모바일 에지 컴퓨팅을 이용하여 초저지연 서비스를 제공할 수 있다. 다른 실시예에 있어서, 외부의 전자 장치(104)는 IoT(internet of things) 기기를 포함할 수 있다. 서버(108)는 기계 학습 및/또는 신경망을 이용한 지능형 서버일 수 있다. 일실시예에 따르면, 외부의 전자 장치(104) 또는 서버(108)는 제 2 네트워크(199) 내에 포함될 수 있다. 전자 장치(101)는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스(예: 스마트 홈, 스마트 시티, 스마트 카, 또는 헬스 케어)에 적용될 수 있다.
본 문서에 개시된 다양한 실시예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치(예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치를 포함할 수 있다. 본 문서의 실시예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술적 특징들을 특정한 실시예들로 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 또는 관련된 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 아이템에 대응하는 명사의 단수 형은 관련된 문맥상 명백하게 다르게 지시하지 않는 한, 상기 아이템 한 개 또는 복수 개를 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나", 및 "A, B, 또는 C 중 적어도 하나"와 같은 문구들 각각은 그 문구들 중 해당하는 문구에 함께 나열된 항목들 중 어느 하나, 또는 그들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", 또는 "첫째" 또는 "둘째"와 같은 용어들은 단순히 해당 구성요소를 다른 해당 구성요소와 구분하기 위해 사용될 수 있으며, 해당 구성요소들을 다른 측면(예: 중요성 또는 순서)에서 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에, "기능적으로" 또는 "통신적으로"라는 용어와 함께 또는 이런 용어 없이, "커플드" 또는 "커넥티드"라고 언급된 경우, 그것은 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로(예: 유선으로), 무선으로, 또는 제 3 구성요소를 통하여 연결될 수 있다는 것을 의미한다.
본 문서의 다양한 실시예들에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구현된 유닛을 포함할 수 있으며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로와 같은 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는, 상기 부품의 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 일실시예에 따르면, 모듈은 ASIC(application-specific integrated circuit)의 형태로 구현될 수 있다.
본 문서의 다양한 실시예들은 기기(machine)(예: 전자 장치(101)) 의해 읽을 수 있는 저장 매체(storage medium)(예: 내장 메모리(136) 또는 외장 메모리(138))에 저장된 하나 이상의 명령어들을 포함하는 소프트웨어(예: 프로그램(140))로서 구현될 수 있다. 예를 들면, 기기(예: 전자 장치(101))의 프로세서(예: 프로세서(120))는, 저장 매체로부터 저장된 하나 이상의 명령어들 중 적어도 하나의 명령을 호출하고, 그것을 실행할 수 있다. 이것은 기기가 상기 호출된 적어도 하나의 명령어에 따라 적어도 하나의 기능을 수행하도록 운영되는 것을 가능하게 한다. 상기 하나 이상의 명령어들은 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행될 수 있는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장 매체는, 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, '비일시적'은 저장 매체가 실재(tangible)하는 장치이고, 신호(signal)(예: 전자기파)를 포함하지 않는다는 것을 의미할 뿐이며, 이 용어는 데이터가 저장 매체에 반영구적으로 저장되는 경우와 임시적으로 저장되는 경우를 구분하지 않는다.
일실시예에 따르면, 본 문서에 개시된 다양한 실시예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory(CD-ROM))의 형태로 배포되거나, 또는 어플리케이션 스토어(예: 플레이 스토어TM)를 통해 또는 두 개의 사용자 장치들(예: 스마트 폰들) 간에 직접, 온라인으로 배포(예: 다운로드 또는 업로드)될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 기기로 읽을 수 있는 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
다양한 실시예들에 따르면, 상기 기술한 구성요소들의 각각의 구성요소(예: 모듈 또는 프로그램)는 단수 또는 복수의 개체를 포함할 수 있으며, 복수의 개체 중 일부는 다른 구성요소에 분리 배치될 수도 있다. 다양한 실시예들에 따르면, 전술한 해당 구성요소들 중 하나 이상의 구성요소들 또는 동작들이 생략되거나, 또는 하나 이상의 다른 구성요소들 또는 동작들이 추가될 수 있다. 대체적으로 또는 추가적으로, 복수의 구성요소들(예: 모듈 또는 프로그램)은 하나의 구성요소로 통합될 수 있다. 이런 경우, 통합된 구성요소는 상기 복수의 구성요소들 각각의 구성요소의 하나 이상의 기능들을 상기 통합 이전에 상기 복수의 구성요소들 중 해당 구성요소에 의해 수행되는 것과 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따르면, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작들은 순차적으로, 병렬적으로, 반복적으로, 또는 휴리스틱하게 실행되거나, 상기 동작들 중 하나 이상이 다른 순서로 실행되거나, 생략되거나, 또는 하나 이상의 다른 동작들이 추가될 수 있다.
도 2는 일 실시예에 따른 전자 장치(101)의 구성을 도시한 블록도이다.
일 실시예에 따른 전자 장치(101)는 메모리(130) 및 프로세서(processor)(200)(예: 도 1의 프로세서(120), 도 1의 메인 프로세서(121))를 포함할 수 있다. 프로세서(200)는, 예를 들어, 전자 장치(101)에서 각종 응용프로그램의 구동이나 그래픽 처리 등을 수행하는 시스템 반도체인 어플리케이션 프로세서일 수 있다. 프로세서(200)는 신경망 처리 장치(210) 및 중앙 처리 장치(220)를 포함할 수 있다. 신경망 처리 장치(210)는 신경망 모델을 처리하기 위하여 병렬 연산을 효율적으로 처리하도록 구성된 장치를 포함할 수 있다. 신경망 처리 장치(210)는 중앙 처리 장치(220)보다 복수의 간단한 연산을 병렬적으로 수행하도록 구성될 수 있다. 중앙 처리 장치(220)는 신경망 처리 장치(210)보다 복잡한 연산을 직렬적으로 수행할 수 있도록 구성될 수 있다.
일 실시 예에 따른 신경망 처리 장치(210) 및 중앙 처리 장치(220)는 프로세서(200)에 통합될(integrated) 수 있다. 일 실시예에 따른 프로세서(200)는 신경망 처리 장치(210)와 중앙 처리 장치(220)가 통신할 수 있도록 구성될 수 있다. 예를 들어, 프로세서(200)는 신경망 처리 장치(210)와 중앙 처리 장치(220)가 메모리(130)를 통하지 않고 데이터를 서로 송신하거나 수신하도록 구성될 수 있다.
신경망 처리 장치(210)는 상호접속기(interconnect)(230)에 연결될 수 있다. 상호접속기(230)는 신경망 처리 장치(210)를 중앙 처리 장치(220)의 중재기(221)에 연결하도록 구성될 수 있다. 예를 들어, 상호접속기(230)는 물리적 인터페이스(예: 버스)를 통해서 신경망 처리 장치(210) 및 중앙 처리 장치(220)에 연결될 수 있다. 중앙 처리 장치(220)는 중재기(221) 및 캐시 메모리(223)를 포함할 수 있다. 중재기(221)는 캐시 메모리(223)를 중앙 처리 장치(220)가 데이터를 처리하기 위한 처리 회로 또는 상호접속기(230) 중 어느 하나에 선택적으로 연결하도록 구성될 수 있다.
신경망 처리 장치(210) 및 중앙 처리 장치(220)는 중재기(221)를 통해서 캐시 메모리(223)에 데이터를 저장하거나, 캐시 메모리(223)에 저장된 데이터를 가져올 수 있다. 예를 들어, 캐시 메모리(223)는 L1(level 1) 캐시 메모리 및 L2(level 2) 캐시 메모리를 포함할 수 있다. 예를 들어, L1 캐시 메모리는 L2 캐시 메모리보다 입출력 속도가 빠를 수 있다. 특히, 중재기(221) 및 상호접속기(230)를 통해서 신경망 처리 장치(210)가 중앙 처리 장치(220)의 L1 캐시 메모리에 접근할 수 있으므로, 메모리(130)(예: DRAM)에 접근하기 위해 발생하는 지연을 저감할 수 있다. 신경망 처리 장치(210) 또는 중앙 처리 장치(220)는 캐시 메모리(223)에 데이터를 저장하거나 캐시 메모리(223)로부터 데이터를 가져옴으로써 데이터를 교환할 수 있다.
도 3은 일 실시예에 다른 복수개의 코어 프로세서들(320)를 포함하는 프로세서(200)의 구성을 도시한 블록도이다.
일 실시예에 따른 프로세서(200)는 신경망 처리 장치(210), 중앙 처리 장치(220), 상호접속기(230), 동적 공유기(dynamic shared unit, DSU)(330), 캐시 일관성 상호접속기(cache coherent interconnect, CCI)(340), 시스템 캐시/버스(350) 및 메모리 제어기(360)를 포함할 수 있다. 다만, 도 3은 일 실시예에 따른 프로세서(200)의 구성에 대한 예시를 설명하기 위한 것으로, 일부 구성요소는 다른 구성요소로 대체되거나 생략될 수 있다. 도 3에서 사용된 명칭(예: 동적 공유기, 캐시 일관성 상호접속기)은 구성요소를 구분하여 설명하기 위한 것으로 그 명칭 자체로 구성요소의 특징을 한정하는 것은 아니다.
전자 장치(101)의 중앙 처리 장치(220)는 복수개의 코어 프로세서들(320)을 포함할 수 있다. 복수개의 코어 프로세서들(320) 중에서 일부인 적어도 하나의 코어 프로세서(321)는 신경망 처리 장치(210)와 연동하여 신경망 모델을 수행하기 위한 신경망 연산을 수행하도록 구성될 수 있다.
적어도 하나의 코어 프로세서(321)는 중재기(221), 캐시 메모리(223) 및 처리 회로(323)를 포함할 수 있다. 캐시 메모리(223)는 빠르게 데이터에 접근하기 위해 데이터를 임시 저장하는 메모리를 포함할 수 있다. 예를 들어, 캐시 메모리(223)는 L1 캐시 메모리 및 L2 캐시 메모리를 포함할 수 있다. 다만, 캐시 메모리(223)의 구조는 이에 한정되지 아니한다. 처리 회로(323)는 입력되는 데이터에 기초하여 연산을 수행하도록 구성될 수 있다. 중재기(221)는 캐시 메모리(223)가 처리 회로(323) 또는 상호접속기(230)에 연결되도록 할 수 있다.
신경망 처리 장치(210)는 인터럽트 제어기(311), 컴퓨팅 회로(313) 또는 정적 랜덤 액세스 메모리(static random access memory)(315)를 포함할 수 있다. 인터럽트 제어기(311)는 신경망 처리 장치(210)의 연산 과정에서 발생하는 인터럽트를 제어할 수 있다. 인터럽트 제어기(311)는 인터럽트 신호를 전달하기 위해 중앙 처리 장치(220)의 적어도 하나의 코어 프로세서(321)에 연결될 수 있다. 예를 들어, 인터럽트 제어기(311)는 중앙 처리 장치(220)와 물리적으로 직접 연결될 수 있다. 컴퓨팅 회로(313)는 신경망 처리 장치(210)의 연산을 수행할 수 있다. 정적 랜덤 액세스 메모리(315)는 신경망 처리 장치(210)에서 수행되는 연산에 이용되는 데이터가 저장될 수 있다. 예를 들어, 정적 랜덤 액세스 메모리(315)에는 신경망 모델에 포함된 연산 계층에 입력되는 정보가 저장될 수 있다. 신경망 처리 장치(210)는 직접 메모리 접속기(direct memory access, DMA)(317)를 포함할 수 있다. 직접 메모리 접속기(317)는 상호접속기(230)를 통해서 중재기(221)와 데이터를 송신 또는 수신하도록 구성될 수 있다. 신경망 처리 장치(210)와 중앙 처리 장치(220) 사이에서 전달되는 데이터는 신경망 모델에 입력되거나 신경망 모델에서 출력된 특징 정보(예: 특징 지도(feature map))를 포함할 수 있다. 직접 메모리 접속기(317)는 신경망 처리 장치(210)에서 사용되는 제1 데이터 포맷(예: INT8) 및 중앙 처리 장치(220)에서 사용되는 제2 데이터 포맷(예: FP32) 사이의 변환을 수행할 수 있다.
동적 공유기(330)는 중앙 처리 장치(220)에 연결될 수 있다. 동적 공유기(330)는 복수 개의 코어 프로세서들(320) 사이의 캐시 일관성(cache coherency)을 유지하는 캐시 일관성 제어 회로를 포함할 수 있다. 또한, 동적 공유기(330)는 중앙 처리 장치(220)에 제공되는 L3 캐시 메모리를 더 포함할 수 있다. 동적 공유기(330)는 복수개의 코어 프로세서들(320) 중에서 프로세스를 실행할 코어 프로세서를 할당할 수 있다. 동적 공유기(330)는 적어도 하나의 코어 프로세서(321)가 신경망 처리 장치(210)와 연동하여 수행되는 프로세스에 의해 독점된 상태인 경우, 다른 프로세스는 적어도 하나의 코어 프로세서(321)를 제외한 다른 코어 프로세서에 할당할 수 있다. 일 실시예에 따르면, 적어도 하나의 코어 프로세서(321)가 신경망 처리 장치(210)와 연동하여 수행되는 프로세스에 의해 독점되지 않은 경우에도, 적어도 하나의 코어 프로세서(321)에는 낮은 우선순위로 프로세스가 할당될 수 있다.
캐시 일관성 상호접속기(340)는 복수개의 서브시스템들이 연결될 수 있다. 예를 들어, 캐시 일관성 상호접속기(340)는 상호접속기(230) 및 동적 공유기(330)에 연결될 수 있다. 캐시 일관성 상호접속기(340)는 연결된 복수개의 서브시스템들 간의 캐시 일관성을 유지하도록 하는 버스(BUS)를 포함할 수 있다. 캐시 일관성 상호접속기(340)는 시스템 캐시/버스(350)를 통해서 메모리 제어기(360)에 연결될 수 있다. 메모리 제어기(360)는 동적 랜덤 액세스 메모리(370)(예: 도 2의 메모리(130))에 액세스하여 데이터를 저장하거나 데이터를 가져올 수 있다.
중재기(221)가 캐시 메모리(223)를 처리 회로(323)와 연결한 상태에서, 처리 회로(323)가 DRAM(370)의 공유 메모리 영역에 저장될 데이터를 전송하는 경우, 데이터가 DRAM(370)으로 전달되는 과정에서 데이터가 캐시 메모리(223)를 거치면서 캐시 메모리(223)(예: L1 캐시)에 데이터가 남을 수 있다. 중재기(221)가 캐시 메모리(223)를 상호접속기(230)에 연결한 상태에서, 직접 메모리 접속기(317)가 DRAM(370)의 공유 메모리 영역에 저장된 데이터를 로드하는 경우, 캐시 메모리(223)에 저장된 데이터가 로드될 수 있다. 따라서, DRAM(370)에 접근하는 동작을 수행하지 않고도 중앙 처리 장치(220)로부터 신경망 처리 장치(210)로 데이터가 전달될 수 있다.
반대로, 중재기(221)가 캐시 메모리(223)를 상호접속기(230)에 연결한 상태에서, 직접 메모리 접속기(317)가 DRAM(370)의 공유 메모리 영역에 저장될 데이터를 전송하는 경우, 데이터가 DRAM(370)으로 전달되는 과정에서 데이터가 캐시 메모리(223)를 거치면서 캐시 메모리(223)(예: L1 캐시)에 데이터가 남을 수 있다. 중재기(221)가 캐시 메모리(223)를 처리 회로(323)와 연결한 상태에서, 처리 회로(323)가 DRAM(370)의 공유 메모리 영역에 저장된 데이터를 로드하는 경우, 캐시 메모리(223)에 저장된 데이터가 로드될 수 있다. 따라서, DRAM(370)에 접근하는 동작을 수행하지 않고도 신경망 처리 장치(210)로부터 중앙 처리 장치(220)로 데이터가 전달될 수 있다.
상호접속기(230) 및 중재기(221)를 통해서 적어도 하나의 코어 프로세서(321) 및 신경망 처리 장치(210)가 연결되지 않은 경우, 중앙 처리 장치(220)는 DSU(330), CCI(340), 시스템 캐시/버스(350), 메모리 제어기(360)를 통해서 데이터를 DRAM(370)에 기록할 수 있다. 신경망 처리 장치(210)는 CCI(340), 시스템 캐시/버스(350), 메모리 제어기(360)를 통해서 데이터를 DRAM(370)으로부터 읽음으로써 중앙 처리 장치(220)로부터 데이터를 수신해야할 수 있다. 여기서, DRAM(370)을 통해서 데이터를 주고 받음으로써 지연이 발생할 수 있다. 그러나, 일 실시예에 따르면, 적어도 하나의 코어 프로세서(321)와 신경망 처리 장치(210)가 DRAM(370)을 통하지 않고 데이터를 교환할 수 있도록 함으로써 (예를 들어, 캐시 메모리(223)를 통해서 데이터가 교환될 수 있도록 함으로써) 신경망 모델에 포함된 연산 계층을 연산하는 주체를 전환하는 과정에서 발생하는 지연을 저감할 수 있다.
도 4는 일 실시예에 따른 전자 장치(예: 도 1 및 도 2의 전자 장치(101))가 동작하는 프로세스를 도시한 흐름도(400)이다.
동작 410에서, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 신경망 모델에 기반하여 신경망 연산을 실행할 수 있다. 예를 들어, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))의 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))는 신경망 연산을 수행하기 위한 전처리를 수행하고, 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210))를 초기화할 수 있다.
동작 420에서, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210))가 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))의 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))에 연결되도록 중재기(예: 도 2 및 도 3의 중재기(221))를 제어할 수 있다.
동작 430에서, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 중재기(예: 도 2 및 도 3의 중재기(221))를 통해서 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210))가 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))와 통신을 수행할 수 있다. 여기서, 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210))는 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))로부터 데이터를 읽을 수 있다. 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210))는 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))에 의해 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))에 기록된 데이터를 읽음으로써 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))로부터 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210))로 데이터가 전달될 수 있다.
도 5는 일 실시예에 따른 전자 장치(예: 도 1 및 도 2의 전자 장치(101))가 신경망 연산을 수행하기 위한 전처리를 포함하는 동작을 수행하는 프로세스를 도시한 흐름도(500)이다.
동작 501에서, 적어도 하나의 코어 프로세서(321)는 신경망 처리 장치(210)와 연동하여 신경망 연산을 수행하기 위한 프로세스(Process(NPU))를 실행할 수 있다. 일 실시예에 따르면, 적어도 하나의 코어 프로세서(321)는 신경망 처리 장치(210)와 연동하여 수행하기 위한 프로세스가 독점할 수 있다. 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 적어도 하나의 코어 프로세서(321)에 대한 독점 사용 여부를 정의하는 파라미터에 기초하여 신경망 처리 장치(210)와 연동하여 수행하기 위한 프로세스가 적어도 하나의 코어 프로세서(321)를 독점할 지 여부를 결정할 수 있다. 상기 파라미터는 신경망 모델을 실행하기 위한 파일에 포함된 값으로 구성될 수 있다. 적어도 하나의 코어 프로세서(321)가 신경망 처리 장치(210)와 연동하여 수행하기 위한 프로세스를 독점적으로 실행할 경우, 컨텍스트 전환으로 인한 지연을 저감할 수 있다.
파라미터가 제1 값인 경우 신경망 처리 장치(210)와 연동하여 수행하기 위한 프로세스가 적어도 하나의 코어 프로세서(321)를 독점할 수 있다. 예를 들어, 파라미터 AF_NPU의 값이 ON인 경우 신경망 처리 장치(210)와 연동하여 수행하기 위한 프로세스가 적어도 하나의 코어 프로세서(321)를 독점할 수 있다. 파라미터가 제1 값과 다른 제2 값인 경우에는 적어도 하나의 코어 프로세서(321)가 다른 프로세스를 더 수행할 수 있다. 예를 들어, 파라미터 AF_NPU의 값이 OFF인 경우 신경망 처리 장치(210)와 연동하여 수행하기 위한 프로세스가 적어도 하나의 코어 프로세서(321)를 독점할 수 있다.
동작 503에서, 적어도 하나의 코어 프로세서(321)는 신경망 모델에 입력될 입력 데이터에 대한 전처리 동작을 수행할 수 있다. 예를 들어, 자연어로 구성된 문장들을 자연어 처리를 수행하기 위한 신경망 모델을 이용하여 처리하고자 하는 경우, 문장들을 신경망 모델에 직접 입력할 수 없으므로 코어 프로세서(321)는 문장들을 문장 단위로 토큰화하고, 단어 단위로 토큰화하고, 글자 단위로 토큰화하는 동작을 수행할 수 있다. 전처리 동작은 신경망 모델에 따라서 다양하게 구성될 수 있다.
동작 505에서, 적어도 하나의 코어 프로세서(321)는 동작 503에 의해 획득된 전처리 결과를 DRAM(370)으로 전송할 수 있다. 도 3을 참조하면, 전처리 결과는 중재기(221), 캐시 메모리(223), 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))로부터 DRAM(370)에 이르는 경로(예: 도 3의 DSU(330), CCI(340), 시스템 캐시/버스(350), 메모리 제어기(360))를 거쳐서 DRAM(370)으로 전달될 수 있다. 중재기(221)는 처리 회로(323)에 의해 획득된 전처리 결과를 캐시 메모리(223)로 전달할 수 있다. 동작 505에서 전처리 결과가 DRAM(370)으로 전달되는 과정에서, 전처리 결과는 캐시 메모리(223)(예: L1 캐시)에 기록될 수 있다.
동작 507에서, 적어도 하나의 코어 프로세서(321)는 신경망 처리 장치(210)를 초기화하고, 시작 명령을 전달할 수 있다. 적어도 하나의 코어 프로세서(321)는 시작 명령을 전달한 후, 신경망 처리 장치(210)로부터 인터럽트 신호가 수신될 때까지 대기할 수 있다. 적어도 하나의 코어 프로세서(321)가 신경망 처리 장치(210)와 연동하여 수행하기 위한 프로세스에 의해 독점된 상태인 경우 적어도 하나의 코어 프로세서(321)는 컨텍스트 전환을 수행하지 않을 수 있다.
동작 509에서, 신경망 처리 장치(210)는 전처리 결과를 로드(load)할 수 있다. 예를 들어, 도 3을 참조하면, 신경망 처리 장치(210)의 직접 메모리 접속기(예: 도 3의 직접 메모리 접속기(317))는 DRAM(370)의 공유 메모리 영역에 저장된 전처리 결과에 대한 접근을 시도할 수 있다. 여기서, 신경망 처리 장치(210)는 DRAM(370)에 데이터가 기록된 주소에 접근하도록 하는 인스트럭션(instruction)을 실행하게 되면, 실제로는 코어 프로세서(321)의 캐시 메모리(예: 도 2 또는 도 3의 캐시 메모리(223))(예: L1 캐시)로부터 전처리 결과가 SRAM(예: 도 3의 SRAM(315))로 로드될 수 있다. 중재기(예: 도 2 또는 도 3의 중재기(221))는 캐시 메모리(예: 도 2 또는 도 3의 캐시 메모리(223))로부터 독출된 전처리 결과를 상호접속기(예: 도 2 또는 도 3의 상호접속기(230))를 통해서 신경망 처리 장치(210)로 전달할 수 있다. 따라서, 동적 랜덤 액세스 메모리 접속 오버헤드 없이, 전처리 결과가 L1 캐시로부터 SRAM(예: 도 3의 SRAM(315))으로 직접 경로를 통해서 빠르게 로드될 수 있다.
동작 511에서, 신경망 처리 장치(210)는 로드된 전처리 결과에 기초하여 신경망 연산을 수행할 수 있다. 예를 들어, 신경망 처리 장치(210)는 신경망 모델의 첫 번째 연산 계층에 전처리 결과를 입력하여 첫 번째 연산 계층에 대한 연산을 수행할 수 있다.
도 6은 일 실시예에 따른 전자 장치(예: 도 1 및 도 2의 전자 장치(101))가 신경망 모델에 포함된 연산 계층을 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))의 코어 프로세서(예: 도 3의 적어도 하나의 코어 프로세서(321))가 수행하기 위한 프로세스를 도시한 흐름도(600)이다.
동작 601에서, 신경망 처리 장치(210)는 신경망 모델에 포함된 복수개의 연산 계층 중에서 N+1 번째인 제1 연산 계층의 이전 단계이고, 신경망 모델 내에서 N 번째인 제2 연산 계층에 대한 연산을 수행할 수 있다. 예를 들어, 제2 연산 계층이 신경망 모델 내에서 순서가 첫 번째인 경우 신경망 처리 장치(210)는 도 5의 동작 509에서 로드된 전처리 결과를 제2 연산 계층에 입력하여 제2 연산 계층에 대한 연산을 수행할 수 있다. 일 예를 들면, 제2 연산 계층이 신경망 모델 내에서 순서가 두 번째 이후인 경우, 신경망 처리 장치(210)는 N-1 번째인 연산 계층에서 출력된 값을 제2 연산 계층에 입력하여 제2 연산 계층에 대한 연산을 수행할 수 있다. 신경망 처리 장치(210)는 제2 연산 계층에 대한 연산을 수행하여 출력된 제1 특징 정보(예: 특징 맵)을 획득할 수 있다.
동작 603에서, 신경망 처리 장치(210)는 다음 차례인 N+1 번째인 제1 연산 계층에 대한 연산을 수행할 주체를 식별할 수 있다. 예를 들어, 언어 분야 또는 시야(vision) 분야에서 사용될 수 있는 신경망인 트랜스포머(transformer)는 복수개의 소프트맥스 계층(softmax layer)을 포함할 수 있다. 여기서 신경망 처리 장치(210)가 소프트맥스 연산을 지원하지 않는 경우, 신경망 처리 장치(210)는 제1 연산 계층에 대한 연산이 중앙 처리 장치(예: 도 2 또는 도 3의 중앙 처리 장치(220))에 의해서 수행되어야 하는 것으로 식별할 수 있다.
동작 605에서, 제1 연산 계층에 대한 연산 주체에 기초하여, 신경망 처리 장치(210)는 적어도 하나의 코어 프로세서(321)로 인터럽트 신호를 전송할 수 있다. 동작 603에서 식별된 연산 주체가 적어도 하나의 코어 프로세서(321)인 것에 응답하여, 신경망 처리 장치(210)의 인터럽트 제어기(예: 도 3의 인터럽트 제어기(31)))에 의해 인터럽트 신호를 전송할 수 있다.
신경망 처리 장치(210)는 제2 연산 계층에 대한 연산을 수행하여 획득된 제1 특징 정보를 DRAM(370)으로 전송할 수 있다. 도 3을 참조하면, 직접 메모리 접속기(예: 도 3의 직접 메모리 접속기(317))는 상호접속기(예: 도 2 및 도 3의 상호접속기(230)), 중재기(예: 도 2 및 도 3의 중재기(221)), 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223)), 및 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))로부터 DRAM(370)에 이르는 경로(예: 도 3의 DSU(330), CCI(340), 시스템 캐시/버스(350), 메모리 제어기(360))를 거쳐서 DRAM(370)으로 제1 특징 정보를 전송할 수 있다. 직접 메모리 접속기(예: 도 3의 직접 메모리 접속기(317))는 상호접속기(예: 도 2 및 도 3의 상호접속기(230))를 통해서 중재기(예: 도 2 및 도 3의 중재기(221))로 제1 특징 정보를 전달할 수 있다. 중재기(예: 도 2 및 도 3의 중재기(221))는 상호접속기(예: 도 2 및 도 3의 상호접속기(230))로부터 수신된 제1 특징 정보를 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))로 전달할 수 있다. 도 6을 참조하면, 신경망 처리 장치(210)로부터 상호접속기(예: 도 2 및 도 3의 상호접속기(230)) 및 중개기(예: 도 2 및 도 3의 중재기(221))를 거쳐서 코어 프로세서(321)의 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))로 제1 특징 정보가 전달(607)될 수 있다. 제1 특징 정보는 코어 프로세서(321)의 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))를 거쳐서 DRAM(370)으로 전달(609)될 수 있다. 제1 특징 정보가 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))를 거쳐서 DRAM(370)으로 전달되는 과정에서, 제1 특징 정보는 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))에 기록될 수 있다.
동작 611에서, 제1 연산 계층에 대한 연산을 수행하기 위해, 코어 프로세서(321)는 제1 특징 정보를 읽을 수 있다. 여기서, 제1 특징 정보는 코어 프로세서(321)의 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))에 기록되어 있으므로, 코어 프로세서(321)는 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))로부터 제1 특징 정보를 획득할 수 있다. 따라서, 코어 프로세서(321)는 DRAM(370)에 액세스하기 위해 발생하는 오버헤드 없이 제1 특징 정보를 획득할 수 있다. 코어 프로세서(321)는 획득된 제1 특징 정보를 제1 연산 계층에 입력하여 제1 연산 계층에 대한 연산을 수행할 수 있다.
도 7은 일 실시예에 따른 전자 장치(예: 도 1 및 도 2의 전자 장치(101))가 중앙 처리 장치(도 2 및 도 3의 중앙 처리 장치(220))의 코어 프로세서(예: 도 3의 적어도 하나의 코어 프로세서(321))에 의해 수행된 연산 계층의 결과에 기초하여 신경망 처리 장치가 다음 연산 계층을 수행하기 위한 프로세스를 도시한 흐름도(700)이다.
동작 611에서, 코어 프로세서(321)는 신경망 모델 내에서 N+1 번째인 제1 연산 계층에 대한 연산을 수행할 수 있다. 예를 들어, 코어 프로세서(321)는 제1 연산 계층에 제1 특징 정보를 입력함으로써 출력된 제2 특징 정보를 획득할 수 있다.
동작 701에서, 제1 연산 계층에 대한 연산 완료에 응답하여, 코어 프로세서(321)는 획득된 제2 특징 정보를 DRAM(370)으로 전송할 수 있다. 도 3을 참조하면, 코어 프로세서(321)의 처리 회로(예: 도 3의 처리 회로(323))는 제2 특징 정보를 중재기((예: 도 2 및 도 3의 중재기(221)), 캐시 메모리((예: 도 2 및 도 3의 캐시 메모리(223)), 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))로부터 DRAM(370)에 이르는 경로(예: 도 3의 DSU(330), CCI(340), 시스템 캐시/버스(350), 메모리 제어기(360))를 거쳐서 DRAM(370)으로 전송할 수 있다. 중재기((예: 도 2 및 도 3의 중재기(221))는 처리 회로(예: 도 3의 처리 회로(323))에서 출력된 제2 특징 정보를 캐시 메모리(223)로 전달할 수 있다.
동작 703에서, 제2 특징 정보가 신경망 처리 장치(210)로 전달될 수 있다. 예를 들어, 직접 메모리 접속기(예: 도 3의 직접 메모리 접속기(317))는 중재기(예: 도 2 및 도 3의 중재기(221)) 및 상호 접속기(예: 도 2 및 도 3의 상호접속기(230))를 통해서 캐시 메모리(예: 도 2 및 도 3의 캐시 메모리(223))에 기록된 제2 특징 정보를 신경망 처리 장치(210)의 SRAM(예: 도 3의 SRAM(315))로 전송할 수 있다. 중재기(예: 도 2 및 도 3의 중재기(221))는 상호접속기(230)를 통해서 신경망 처리 장치(210)로 캐시 메모리(223)로부터 독출된 제2 특징 정보를 전달할 수 있다. 동작 705에서, 코어 프로세서(321)는 신경망 모델 내에서 N+2 번째인 제3 연산 계층에 대한 연산을 수행하도록 하기 위한 인터럽트 신호를 신경망 처리 장치(210)로 전송할 수 있다.
동작 707에서, 신경망 처리 장치(210)는 수신된 인터럽트 신호에 응답하여, 제2 특징 정보에 기초하여 제3 연산 계층에 대한 연산을 수행할 수 있다. 예를 들어, 신경망 처리 장치(210)는 제3 연산 계층에 제2 특징 정보를 입력함으로써 제3 연산 계층에 대한 연산을 수행할 수 있다.
도 8은 일 실시예에 신경망 처리 장치(210)와 중앙 처리 장치(220)가 메모리(870)를 통하지 않고 통신하여 신경망 연산을 수행하는 동작을 도식화한 것이다.
중앙 처리 장치는 신경망 모델에 기반한 연산을 수행하기 위한 프로세스를 실행할 수 있다. 중앙 처리 장치는 신경망 처리 장치를 초기화하고, 신경망 연산에 대한 시작 명령을 전달할 수 있다. 중앙 처리 장치는 신경망 처리 장치가 신경망 모델 내의 연산 계층들에 대한 연산을 수행하는 동안, 다른 프로세스를 처리할 수 있다.
신경망 처리 장치는 신경망 모델 내의 N 번째 연산 계층에 대한 연산을 수행할 수 있다. N 번째 연산 계층에 대한 연산 동작을 수행하고, 신경망 처리 장치는 N+1 번째 연산 계층이 중앙 처리 장치에 의해 수행되어야 하는 것임을 식별할 수 있다. 신경망 처리 장치는 메모리의 공유 메모리 영역에 N+1 번째 연산 계층에 대한 연산을 수행하기 위한 특징 정보를 저장하는 동작을 수행할 수 있다. N+1 번째 연산 계층에 대한 연산을 수행하기 위한 특징 정보는 N 번째 연산 계층에 대한 연산 결과로서 획득된 정보를 포함할 수 있다. 이 동작에서, 신경망 처리 장치가 메모리에 접근하기 위해 메모리 액세스 오버헤드가 발생할 수 있다.
N+1 번째 연산 계층이 중앙 처리 장치에 의해 수행되어야 하는 것임을 식별하는 것에 응답하여, 신경망 처리 장치는 중앙 처리 장치로 인터럽트 신호를 전송할 수 있다. 인터럽트 신호를 수신한 중앙 처리 장치는 다른 프로세스로부터 신경망 모델에 기반한 연산을 수행하기 위한 프로세스로 프로세스를 전환할 수 있다. 프로세스를 전환하는 과정에서 컨텍스트 전환으로 인한 지연이 발생할 수 있다.
중앙 처리 장치는 프로세스에 기반하여 메모리로부터 N+1 번째 연산 계층에 대한 연산을 수행하기 위한 특징 정보를 독출하는 동작을 수행할 수 있다. 여기서 중앙 처리 장치가 메모리에 접근하기 위한 메모리 액세스 오버헤드가 다시 발생할 수 있다. 중앙 처리 장치는 독출된 특징 정보에 기초하여 N+1 번째 연산 계층에 대한 연산 동작을 수행할 수 있다. 중앙 처리 장치는 메모리의 공유 메모리 영역에 N+2 번째 연산 계층에 대한 연산을 수행하기 위한 특징 정보를 저장하는 동작을 수행할 수 있다. N+2 번째 연산 계층에 대한 연산을 수행하기 위한 특징 정보는 N+1 번째 연산 계층에 대한 연산을 수행한 결과로서 획득된 정보를 포함할 수 있다. 동작에서, 중앙 처리 장치가 메모리에 접근하기 위해 메모리 액세스 오버헤드가 발생할 수 있다.
신경망 처리 장치는 메모리로부터 N+2 번째 연산 계층에 대한 연산을 수행하기 위한 특징 정보를 독출하는 동작을 수행할 수 있다. 여기서, 신경망 처리 장치가 메모리에 접근하기 위해 메모리 액세스 오버헤드가 발생할 수 있다. 신경망 처리 장치는 독출된 특징 정보에 기초하여 N+2 번째 연산 계층에 대한 연산 동작을 수행할 수 있다.
이에 대비하여, 도 8을 참조하면, 일 실시예에 따른 중앙 처리 장치(220)는 신경망 모델에 기반한 연산을 수행하기 위한 프로세스(801-3)에 의해 독점될 수 있다. 예를 들어, 상응하는 파라미터(코어 프로세서의 독점 여부를 지시하는 파라미터)가 온(ON)으로 설정된 연산 계층들에 대한 연산이 수행되는 동안, 중앙 처리 장치(220)의 적어도 하나의 프로세서(예: 도 3의 적어도 하나의 코어 프로세서(321))는 프로세스(801-3)만 실행할 수 있다. 따라서, 프로세스(801-3)를 실행하는 동안 컨텍스트 전환으로 인한 지연을 방지할 수 있다.
일 실시예에 따른 신경망 처리 장치(210)는 신경망 모델에 포함된 N 번째 연산 계층에 대한 연산 동작 811-2을 수행할 수 있다. N+1 번째 연산 계층에 대한 연산 동작 821-2이 중앙 처리 장치(220)에 의해 수행되어야 하는 경우, 신경망 처리 장치(210)는 중앙 처리 장치(220)의 캐시 메모리(예: L1 캐시 메모리)에 N+1 번째 연산 계층에 대한 연산을 수행하기 위한 특징 정보를 전달할 수 있다. 중앙 처리 장치(220)는 캐시 메모리에 저장된 N+1 번째 연산 계층에 대한 연산을 수행하기 위한 특징 정보를 독출하는 동작 819-2을 수행할 수 있다. 중앙 처리 장치(220)는 캐시 메모리로부터 특징 정보를 독출할 수 있으므로, 메모리 액세스 오버헤드 없이 특징 정보를 빠르게 획득할 수 있다. 중앙 처리 장치(220)는 특징 정보에 기초하여 N+1 번째 연산 계층에 대한 연산 동작 821-1을 수행할 수 있다.
N+1 번째 연산 계층에 대한 연산을 수행한 결과는 중앙 처리 장치(220)의 캐시 메모리에 기록될 수 있다. 신경망 처리 장치(210)는 중앙 처리 장치(220)의 캐시 메모리에 기록된 특징 정보를 독출하는 동작(825-2)을 수행할 수 있다. 특징 정보는 N+1 번째 연산 계층에 대한 연산을 수행한 결과로 획득된 정보를 포함할 수 있다. 일 실시예에 따른 신경망 처리 장치(210)는 캐시 메모리에 기록된 특징 정보를 독출할 수 있으므로, DRAM(예: 도 3의 DRAM(370))에 접속하기 위한 메모리 액세스 오버헤드를 방비할 수 있다. 신경망 처리 장치(210)는 캐시 메모리로부터 획득된 특징 정보에 기초하여 N+2 번째 연산 계층에 대한 연산 동작 827-2을 수행할 수 있다.
도 9는 일 실시예에 따른 전자 장치(예: 도 1 및 도 2의 전자 장치(101))가 신경망 모델을 실행하기 위한 파일을 컴파일하는 프로세스를 도시한 흐름도(900)이다.
도 9에 도시된 프로세스는 전자 장치(예: 도 1 및 도 2의 전자 장치(101))의 프로세서(예: 도 1의 프로세서(120) 또는 도 2 및 도 3의 중앙 처리 장치(220))에 의해서 수행되는 것으로 이해될 수 있다.
동작 910에서, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 컴파일을 수행하기 위한 설정 값인 컴파일 옵션을 확인할 수 있다. 예를 들어, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 신경망 모델에 대한 컴파일과 관련하여 사용자가 지정한 값을 확인할 수 있다. 동작 920에서, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 확인된 컴파일 옵션에서 중앙 처리 장치의 적어도 하나의 프로세스를 독점할 지 여부에 대한 파라미터 값을 지정한 연산 계층이 지정되어 있는지 여부를 판단할 수 있다.
컴파일 옵션에서 연산 계층이 지정되어 있는 경우(동작 920-예), 동작 931에서 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 연산 계층이 지정된 컴파일 옵션에 기초하여 컴파일을 실행할 수 있다. 연산 계층이 지정된 컴파일 옵션에 기초하여 컴파일이 실행되면, 동작 941에서 컴파일러는 지정된 적어도 하나의 연산 계층에 대한 파라미터를 제1 값(예: 온(on))으로 지정할 수 있다. 동작 941에서 컴파일러는 나머지 연산 계층에 대한 파라미터는 제1 값과 다른 제2 값(예: 오프(off))로 지정할 수 있다. 동작 980에서 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 지정된 파라미터에 기초하여 컴파일된 파일을 생성할 수 있다.
컴파일 옵션에서 연산 계층이 지정되어 있지 않은 경우(동작 920-아니오), 동작 933에서 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 연산 계층이 지정되어 있지 않은 컴파일 옵션에 기초하여 컴파일을 실행할 수 있다. 동작 950에서, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 컴파일의 대상이 되는 신경망 모델이 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210))와 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))가 연동하여 실행되어야 하는 것인지 여부를 판단할 수 있다. 예를 들어, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 신경망 모델에 포함된 각 신경 계층들에 포함된 연산들이 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210))에 의해 수행될 수 있는지 여부를 판단할 수 있다. 적어도 하나의 신경 계층에 포함된 연산 동작을 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210))가 지원할 수 없는 경우, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210)) 및 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))가 연동하여 신경망 모델을 실행하여야 하는 것으로 판단할 수 있다.
신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210)) 및 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))가 연동하여 신경망 모델을 실행하여야 하는 것으로 판단된 경우(동작950-예), 동작 961에서 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 컴파일러에 의해 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))에 의해서 처리되어야 하는 마지막 순서의 연산 계층을 식별할 수 있다. 예를 들어, 신경망 모델이 10개의 연산 계층을 포함하고 있고, 1, 3, 5번째 연산 계층에 대한 연산을 신경망 처리 장치(예: 도 2 및 도3의 신경망 처리 장치(210))가 지원하지 않는 경우, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 순서가 5번째인 연산 계층을 마지막 연산 계층으로 식별할 수 있다.
동작 963에서, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 컴파일러를 이용하여 순서가 첫 번째인 연산 계층으로부터 식별된 마지막 연산 계층까지 상응하는 파라미터들의 값을 제1 값(예: 온(on))으로 설정할 수 있다. 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 나머지 계층에 상응하는 파라미터들의 값은 제1 값과 다른 제2 값(예: 오프(off))으로 설정할 수 있다. 예를 들어, 10개의 연산 계층 중에서 연산되는 순서가 5번째인 연산 계층이 마지막 연산 계층인 경우, 연산되는 순서가 1, 2, 3, 4, 5인 연산 계층에 대한 파라미터 값은 온(on)으로 설정되고, 연산되는 순서가 6, 7, 8, 9, 10인 연산 계층에 대한 파라미터 값은 오프(off)로 설정될 수 있다. 동작 980에서, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 설정된 파라미터 값에 기초하여 컴파일된 파일을 생성할 수 있다.
전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210)) 및 중앙 처리 장치(예: 도 2 및 도 3의 중앙 처리 장치(220))가 연동하여 신경망 모델을 실행할 필요가 없는 것으로 판단할 수 있다(동작 950-아니오). 예를 들어, 모든 연산 계층에 대한 연산이 신경망 처리 장치(예: 도 2 및 도 3의 신경망 처리 장치(210))에 의해 처리될 수 있는 경우, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 연동하여 신경망 모델을 실행할 필요가 없는 것으로 판단할 수 있다. 동작 971에서 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 모든 연산 계층에 대한 파라미터의 값들을 제2 값(예: 오프(off))으로 설정할 수 있다. 동작 980에서, 전자 장치(예: 도 1 및 도 2의 전자 장치(101))는 설정된 파라미터 값에 기초하여 컴파일된 파일을 생성할 수 있다.
다양한 실시 예들은, 중앙 처리 장치와 신경망 처리 장치 간에 통신을 수행하는 과정에서 발생하는 지연을 저감할 수 있는 전자 장치 및 이의 동작 방법을 제공할 수 있다.
다양한 실시 예들은, 복합 코어 CPU의 복수 개의 코어 프로세서 중 적어도 하나의 코어 프로세서를 신경망 처리 장치와 메모리에 접근하지 않고 정보를 전달할 수 있도록 함으로써 신경망 처리 장치가 새롭게 제안된 동작에 유연하게 대응할 수 있도록 하는 전자 장치 및 이의 동작 방법을 제공할 수 있다.
본 개시에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
일 실시 예에 따른 전자 장치는 메모리 및 상기 메모리와 작동적으로 연결된 프로세서를 포함할 수 있다. 상기 프로세서는, 캐시 메모리를 포함하는 중앙 처리 장치, 신경망 처리 장치 및 상기 신경망 처리 장치와 연결된 상호접속기를 포함할 수 있다. 상기 중앙 처리 장치는 상기 캐시 메모리를 상기 중앙 처리 장치의 처리 회로 또는 상기 상호접속기 중 어느 하나에 연결하는 중재기를 포함할 수 있다. 상기 신경망 처리 장치는 상기 중재기를 통해서 상기 캐시 메모리와 데이터를 교환하도록 구성될 수 있다.
일 실시예에 따르면, 상기 신경망 처리 장치는, 상기 상호접속기와 연결된 직접 메모리 접속기를 포함할 수 있다. 상기 직접 메모리 접속기는 상기 상호접속기를 통해서 상기 중재기와 특징 데이터를 송신 또는 수신하도록 구성될 수 있다. 상기 특징 데이터는 신경망 모델의 연산 계층에 입력되거나 출력되는 데이터를 포함할 수 있다.
일 실시예에 따르면, 상기 직접 메모리 접속기는, 상기 신경망 처리 장치로부터 상기 중앙 처리 장치로 상기 특징 데이터를 전송하기 위해, 상기 신경망 처리 장치에서 사용되는 제1 데이터 포맷을 상기 중앙 처리 장치에서 사용되는 제2 데이터 포맷으로 변환하도록 구성될 수 있다.
일 실시예에서, 상기 중앙 처리 장치는 복수개의 코어 프로세서를 포함할 수 있다. 상기 신경망 처리 장치는 상기 상호접속기를 통해서 상기 복수개의 코어 프로세서 중 적어도 하나의 코어 프로세서와 연결되도록 구성될 수 있다.
일 실시예에 따른 전자 장치는, 상기 프로세서의 외부의 동적 랜덤 액세스 메모리를 더 포함할 수 있다. 상기 상호접속기는 상기 동적 랜덤 액세스 메모리를 상기 중재기 및 상기 동적 랜덤 액세스 메모리에 연결될 수 있는 캐시 일관성 상호접속기(cache coherent interconnect) 중 어느 하나를 선택하여 연결하도록 구성될 수 있다.
일 실시예에서, 상기 신경망 처리 장치는 인터럽트 제어기를 포함할 수 있다. 상기 인터럽트 제어기는 인터럽트 신호를 전달하도록 상기 적어도 하나의 코어 프로세서와 연결되도록 구성될 수 있다.
일 실시예에서, 상기 신경망 처리 장치는 신경망 연산에 포함된 제1 연산 계층이 상기 중앙 처리 장치에서 수행되어야 하는지 여부를 판단할 수 있다. 상기 신경망 처리 방치는 상기 제1 연산 계층이 상기 중앙 처리 장치에 수행되어야 하는 것으로 판단되는 것에 응답하여, 상기 인터럽트 제어기를 통해서 상기 적어도 하나의 코어 프로세서로 인터럽트 신호를 전송할 수 있다. 상기 신경망 처리 장치는 상기 제1 연산 계층에 입력될 제1 특징 정보를 상기 상호접속기를 통해서 상기 적어도 하나의 코어 프로세서로 전달하도록 구성될 수 있다.
일 실시예에서, 상기 제1 특징 정보는 상기 신경망 처리 장치가 상기 신경망 연산에 포함된 제2 연산 계층을 수행하여 상기 제2 연산 계층으로부터 출력된 정보를 포함할 수 있다.
일 실시예 따른 전자 장치는 상기 적어도 하나의 코어 프로세서가 상기 제1 특징 정보에 기초하여 상기 제1 연산 계층을 수행하여 제2 특징 정보를 획득하도록 구성될 수 있다. 상기 신경망 처리 장치는, 상기 적어도 하나의 코어 프로세서로부터 인터럽트를 수신하도록 구성될 수 있다. 상시 신경망 처리 장치는 상기 적어도 하나의 코어 프로세서로부터 획득한 상기 제2 특징 정보에 기초하여 상기 신경망 연산에 포함된 제3 연산 계층을 수행하도록 구성될 수 있다.
일 실시예에 따른 전자 장치는 상기 적어도 하나의 코어 프로세서가 신경망 연산을 수행하기 위한 신경망 연산 프로세스를 실행하도록 구성될 수 있다. 상기 적어도 하나의 코어 프로세서는 상기 신경망 연산 프로세스에 기초하여 상기 신경망 연산을 수행하기 위한 입력 값에 대한 전처리를 수행하도록 구성될 수 있다. 상기 적어도 하나의 코어 프로세서는 상기 신경망 처리 장치를 초기화하고, 상기 상호접속기를 통해서 상기 전처리의 결과를 상기 신경망 처리 장치로 전달하도록 구성될 수 있다.
일 실시예에 따른 전자 장치는 상기 중앙 처리 장치가 상기 적어도 하나의 코어 프로세서에 대한 독점 사용 여부를 정의하는 파라미터를 저장하도록 구성될 수 있다. 상기 중앙 처리 장치는 상기 파라미터가 제1 값인 경우 신경망 연산을 수행하기 위한 신경망 연산 프로세스가 상기 적어도 하나의 코어 프로세서를 독점하도록 구성될 수 있다. 상기 중앙 처리 장치는 상기 파라미터가 상기 제1 값과 다른 제2 값인 경우 상기 적어도 하나의 코어 프로세서가 다른 프로세스를 더 수행하도록 구성될 수 있다.
일 실시 예에 따른 전자 장치는 상기 중앙 처리 장치가 상기 파라미터를 포함하도록 컴파일하여 신경망 모델의 파일을 생성하도록 구성될 수 있다.
일 실시예에 따른 전자 장치는 상기 중앙 처리 장치가 상기 신경망 모델의 파일을 컴파일하는 과정에서 상기 신경망 연산에 포함된 복수 개의 연산 계층들 중 상기 중앙 처리 장치에 의해 수행되어야 하는 적어도 하나의 연산 계층을 식별하도록 구성될 수 있다. 상기 중앙 처리 장치는 상기 컴파일하는 과정에서 상기 식별된 적어도 하나의 연산 계층에 기초하여, 상기 복수 개의 연산 계층들 각각에 대한 파라미터의 값들을 지정하도록 구성될 수 있다.
일 실시예에 따른 전자 장치의 동작 방법은 상기 전자 장치의 신경망 처리 장치가 신경망 연산을 실행하는 동작을 포함할 수 있다. 상기 방법은 상기 전자 장치의 중앙 처리 장치에 포함된 중재기를 상기 중앙 처리 장치의 캐시 메모리와 상기 신경망 처리 장치에 연결된 상호접속기를 연결하도록 제어하는 동작을 포함할 수 있다. 상기 방법은 상기 중재기를 통해서, 상기 신경망 처리 장치가 상기 실행된 신경망 연산을 수행하기 위한 데이터를 상기 캐시 메모리로부터 수신하거나, 상기 캐시 메모리로 전송하는 동작을 포함할 수 있다.
일 실시예에서, 상기 전자 장치의 동작 방법은 상기 신경망 처리 장치가 신경망 연산에 포함된 제1 연산 계층이 상기 중앙 처리 장치에서 수행되어야 하는지 여부를 판단하는 동작을 더 포함할 수 있다. 상기 방법은 상기 제1 연산 계층이 상기 중앙 처리 장치에 수행되어야 하는 것으로 판단되는 것에 응답하여, 상기 신경망 처리 장치가 상기 중앙 처리 장치로 인터럽트 신호를 전송하는 동작을 포함할 수 있다. 상기 방법은 상기 신경망 처리 장치가 상기 제1 연산 계층에 입력될 제1 특징 정보를 상기 상호접속기를 통해 상기 중앙 처리 장치로 전달하는 동작을 더 포함할 수 있다.
일 실시예에서, 상기 제1 특징 정보는 상기 신경망 처리 장치가 상기 신경망 연산에 포함된 제2 연산 계층을 수행하여 상기 제2 연산 계층으로부터 출력된 정보를 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 중앙 처리 장치가 상기 제1 특징 정보에 기초하여 상기 제1 연산 계층을 수행하여 제2 특징 정보를 획득하는 동작을 포함할 수 있다. 상기 방법은 상기 신경망 처리 장치가 상기 중앙 처리 장치로부터 인터럽트를 수신하는 동작을 포함할 수 있다. 상기 방법은 상기 중앙 처리 장치로부터 상기 신경망 처리 장치가 상기 제2 특징 정보를 획득하는 동작을 포함할 수 있다. 상기 방법은 상기 제2 특징 정보에 기초하여 상기 신경망 연산에 포함된 제3 연산 계층을 수행하는 동작을 다 포함할 수 있다.
일 실시예에 따른 프로세서는 캐시 메모리를 포함하는 중앙 처리 장치, 신경망 처리 장치 및 상기 신경망 처리 장치와 연결된 상호접속기를 포함할 수 있다. 상기 중앙 처리 장치는 상기 캐시 메모리를 상기 중앙 처리 장치의 처리 회로 또는 상기 상호접속기 중 어느 하나에 연결하는 중재기를 포함할 수 있다. 상기 신경망 처리 장치는 상기 중재기를 통해서 상기 캐시 메모리와 데이터를 교환하도록 구성될 수 있다.
일 실시예에서, 상기 신경망 처리 장치는, 상기 상호접속기와 연결된 직접 메모리 접속기를 포함할 수 있다. 상기 직접 메모리 접속기는 상기 상호접속기를 통해서 상기 중재기와 특징 데이터를 송신 또는 수신하도록 구성될 수 있다. 상기 특징 데이터는 신경망 모델의 연산 계층에 입력되거나 출력되는 데이터를 포함할 수 있다.
일 실시예에서, 상기 중앙 처리 장치는 복수개의 코어 프로세서를 포함할 수 있다. 상기 신경망 처리 장치는 상기 상호접속기를 통해서 상기 복수개의 코어 프로세서 중 적어도 하나의 코어 프로세서와 연결되도록 구성될 수 있다.
본 개시의 청구항 또는 명세서에 기재된 실시예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
소프트웨어로 구현하는 경우, 하나 이상의 프로그램(소프트웨어 모듈)을 저장하는 컴퓨터 판독 가능 저장 매체가 제공될 수 있다. 컴퓨터 판독 가능 저장 매체에 저장되는 하나 이상의 프로그램은, 전자 장치(device) 내의 하나 이상의 프로세서에 의해 실행 가능하도록 구성된다(configured for execution). 하나 이상의 프로그램은, 전자 장치로 하여금 본 개시의 청구항 또는 명세서에 기재된 실시예들에 따른 방법들을 실행하게 하는 명령어(instructions)를 포함한다.
이러한 프로그램(소프트웨어 모듈, 소프트웨어)은 랜덤 액세스 메모리 (random access memory), 플래시(flash) 메모리를 포함하는 불휘발성(non-volatile) 메모리, 롬(ROM: read only memory), 전기적 삭제가능 프로그램가능 롬(EEPROM: electrically erasable programmable read only memory), 자기 디스크 저장 장치(magnetic disc storage device), 컴팩트 디스크 롬(CD-ROM: compact disc-ROM), 디지털 다목적 디스크(DVDs: digital versatile discs) 또는 다른 형태의 광학 저장 장치, 마그네틱 카세트(magnetic cassette)에 저장될 수 있다. 또는, 이들의 일부 또는 전부의 조합으로 구성된 메모리에 저장될 수 있다. 또한, 각각의 구성 메모리는 다수 개 포함될 수도 있다.
또한, 상기 프로그램은 인터넷(Internet), 인트라넷(Intranet), LAN(local area network), WLAN(wide LAN), 또는 SAN(storage area network)과 같은 통신 네트워크, 또는 이들의 조합으로 구성된 통신 네트워크를 통하여 접근(access)할 수 있는 부착 가능한(attachable) 저장 장치(storage device)에 저장될 수 있다. 이러한 저장 장치는 외부 포트를 통하여 본 개시의 실시 예를 수행하는 장치에 접속할 수 있다. 또한, 통신 네트워크상의 별도의 저장장치가 본 개시의 실시 예를 수행하는 장치에 접속할 수도 있다.
상술한 본 개시의 구체적인 실시예들에서, 개시에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 본 개시가 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
또한, 본 개시에서, “부”, “모듈” 등의 용어는 프로세서 또는 회로와 같은 하드웨어 구성(hardware component), 및/또는 프로세서와 같은 하드웨어 구성에 의해 실행되는 소프트웨어 구성(software component)일 수 있다.
"부", "모듈"은 어드레싱될 수 있는 저장 매체에 저장되며 프로세서에 의해 실행될 수 있는 프로그램에 의해 구현될 수도 있다. 예를 들어, “부”, "모듈" 은 소프트웨어 구성 요소들, 객체 지향 소프트웨어 구성 요소들, 클래스 구성 요소들 및 태스크 구성 요소들과 같은 구성 요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들에 의해 구현될 수 있다.
본 개시에서 설명된 특정 실행들은 일 실시예일 뿐이며, 어떠한 방법으로도 본 개시의 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 및 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다.
또한, 본 개시에서, “a, b 또는 c 중 적어도 하나를 포함한다”는 “a만 포함하거나, b만 포함하거나, c만 포함하거나, a 및 b를 포함하거나, b 및 c를 포함하거나, a 및 c를 포함하거나, a, b 및 c를 모두 포함하는 것을 의미할 수 있다.
한편 본 개시의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 개시의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 전자 장치에 있어서,
    메모리; 및
    상기 메모리와 작동적으로 연결된 프로세서를 포함하고,
    상기 프로세서는,
    캐시 메모리를 포함하는 중앙 처리 장치;
    신경망 처리 장치; 및
    상기 신경망 처리 장치와 연결된 상호접속기를 포함하고,
    상기 중앙 처리 장치는 상기 캐시 메모리를 상기 중앙 처리 장치의 처리 회로 또는 상기 상호접속기 중 어느 하나에 연결하는 중재기를 포함하고,
    상기 신경망 처리 장치는 상기 중재기를 통해서 상기 캐시 메모리와 데이터를 교환하도록 구성된, 전자 장치.
  2. 청구항 1에 있어서,
    상기 신경망 처리 장치는, 상기 상호접속기와 연결된 직접 메모리 접속기를 포함하고,
    상기 직접 메모리 접속기는 상기 상호접속기를 통해서 상기 중재기와 특징 데이터를 송신 또는 수신하도록 구성되고,
    상기 특징 데이터는 신경망 모델의 연산 계층에 입력되거나 출력되는 데이터를 포함하는, 전자 장치.
  3. 청구항 2에 있어서,
    상기 직접 메모리 접속기는,
    상기 신경망 처리 장치로부터 상기 중앙 처리 장치로 상기 특징 데이터를 전송하기 위해, 상기 신경망 처리 장치에서 사용되는 제1 데이터 포맷을 상기 중앙 처리 장치에서 사용되는 제2 데이터 포맷으로 변환하도록 구성된, 전자 장치.
  4. 청구항 1에 있어서,
    상기 중앙 처리 장치는 복수개의 코어 프로세서를 포함하고,
    상기 신경망 처리 장치는 상기 상호접속기를 통해서 상기 복수개의 코어 프로세서 중 적어도 하나의 코어 프로세서와 연결되도록 구성된, 전자 장치.
  5. 청구항 4에 있어서,
    상기 전자 장치는, 상기 프로세서의 외부의 동적 랜덤 액세스 메모리를 더 포함하고,
    상기 상호접속기는 상기 동적 랜덤 액세스 메모리를 상기 중재기 및 상기 동적 랜덤 액세스 메모리에 연결될 수 있는 캐시 일관성 상호접속기(cache coherent interconnect) 중 어느 하나를 선택하여 연결하도록 구성된 전자 장치.
  6. 청구항 4에 있어서,
    상기 신경망 처리 장치는 인터럽트 제어기를 포함하고,
    상기 인터럽트 제어기는 인터럽트 신호를 전달하도록 상기 적어도 하나의 코어 프로세서와 연결된, 전자 장치.
  7. 청구항 6에 있어서,
    상기 신경망 처리 장치는,
    신경망 연산에 포함된 제1 연산 계층이 상기 중앙 처리 장치에서 수행되어야 하는지 여부를 판단하고,
    상기 제1 연산 계층이 상기 중앙 처리 장치에 수행되어야 하는 것으로 판단되는 것에 응답하여, 상기 인터럽트 제어기를 통해서 상기 적어도 하나의 코어 프로세서로 인터럽트 신호를 전송하며,
    상기 제1 연산 계층에 입력될 제1 특징 정보를 상기 상호접속기를 통해서 상기 적어도 하나의 코어 프로세서로 전달하도록 구성된, 전자 장치.
  8. 청구항 7에 있어서,
    상기 제1 특징 정보는 상기 신경망 처리 장치가 상기 신경망 연산에 포함된 제2 연산 계층을 수행하여 상기 제2 연산 계층으로부터 출력된 정보를 포함하는, 전자 장치.
  9. 청구항 7에 있어서,
    상기 적어도 하나의 코어 프로세서는 상기 제1 특징 정보에 기초하여 상기 제1 연산 계층을 수행하여 제2 특징 정보를 획득하고,
    상기 신경망 처리 장치는,
    상기 적어도 하나의 코어 프로세서로부터 인터럽트를 수신하고,
    상기 적어도 하나의 코어 프로세서로부터 상기 제2 특징 정보를 획득하고,
    상기 제2 특징 정보에 기초하여 상기 신경망 연산에 포함된 제3 연산 계층을 수행하도록 구성된, 전자 장치.
  10. 청구항 4에 있어서,
    상기 적어도 하나의 코어 프로세서는,
    신경망 연산을 수행하기 위한 신경망 연산 프로세스를 실행하고,
    상기 신경망 연산을 수행하기 위한 입력 값을 획득하고,
    상기 신경망 연산 프로세스에 기초하여 상기 입력 값에 대한 전처리를 수행하고,
    상기 신경망 처리 장치를 초기화하고,
    상기 상호접속기를 통해서 상기 전처리의 결과를 상기 신경망 처리 장치로 전달하도록 구성된, 전자 장치.
  11. 청구항 4에 있어서,
    상기 중앙 처리 장치는,
    상기 적어도 하나의 코어 프로세서에 대한 독점 사용 여부를 정의하는 파라미터를 저장하고,
    상기 파라미터가 제1 값인 경우 신경망 연산을 수행하기 위한 신경망 연산 프로세스가 상기 적어도 하나의 코어 프로세서를 독점하고,
    상기 파라미터가 상기 제1 값과 다른 제2 값인 경우 상기 적어도 하나의 코어 프로세서가 다른 프로세스를 더 수행하도록 구성된, 전자 장치.
  12. 청구항 11에 있어서,
    상기 중앙 처리 장치는 상기 파라미터를 포함하도록 컴파일하여 신경망 모델의 파일을 생성하도록 구성된, 전자 장치.
  13. 청구항 12에 있어서,
    상기 중앙 처리 장치는, 상기 신경망 모델의 파일을 컴파일하는 과정에서:
    상기 신경망 연산에 포함된 복수 개의 연산 계층들 중 상기 중앙 처리 장치에 의해 수행되어야 하는 적어도 하나의 연산 계층을 식별하고,
    상기 식별된 적어도 하나의 연산 계층에 기초하여, 상기 복수 개의 연산 계층들 각각에 대한 파라미터의 값들을 지정하도록 구성된, 전자 장치.
  14. 전자 장치의 동작 방법에 있어서,
    상기 전자 장치의 신경망 처리 장치가 신경망 연산을 실행하는 동작;
    상기 전자 장치의 중앙 처리 장치에 포함된 중재기를 상기 중앙 처리 장치의 캐시 메모리와 상기 신경망 처리 장치에 연결된 상호접속기를 연결하도록 제어하는 동작; 및
    상기 중재기를 통해서, 상기 신경망 처리 장치가 상기 실행된 신경망 연산을 수행하기 위한 데이터를 상기 캐시 메모리로부터 수신하거나, 상기 캐시 메모리로 전송하는 동작을 포함하는, 동작 방법.
  15. 청구항 14에 있어서,
    상기 신경망 처리 장치가 신경망 연산에 포함된 제1 연산 계층이 상기 중앙 처리 장치에서 수행되어야 하는지 여부를 판단하는 동작;
    상기 제1 연산 계층이 상기 중앙 처리 장치에 수행되어야 하는 것으로 판단되는 것에 응답하여, 상기 신경망 처리 장치가 상기 중앙 처리 장치로 인터럽트 신호를 전송하는 동작; 및
    상기 신경망 처리 장치가 상기 제1 연산 계층에 입력될 제1 특징 정보를 상기 상호접속기를 통해 상기 중앙 처리 장치로 전달하는 동작을 포함하는, 동작 방법.
  16. 청구항 15에 있어서,
    상기 제1 특징 정보는 상기 신경망 처리 장치가 상기 신경망 연산에 포함된 제2 연산 계층을 수행하여 상기 제2 연산 계층으로부터 출력된 정보를 포함하는, 동작 방법.
  17. 청구항 15에 있어서,
    상기 중앙 처리 장치가 상기 제1 특징 정보에 기초하여 상기 제1 연산 계층을 수행하여 제2 특징 정보를 획득하는 동작;
    상기 신경망 처리 장치가 상기 중앙 처리 장치로부터 인터럽트를 수신하는 동작;
    상기 중앙 처리 장치로부터 상기 신경망 처리 장치가 상기 제2 특징 정보를 획득하는 동작; 및
    상기 제2 특징 정보에 기초하여 상기 신경망 연산에 포함된 제3 연산 계층을 수행하는 동작을 포함하는, 동작 방법.
  18. 프로세서에 있어서,
    캐시 메모리를 포함하는 중앙 처리 장치;
    신경망 처리 장치; 및
    상기 신경망 처리 장치와 연결된 상호접속기를 포함하고,
    상기 중앙 처리 장치는 상기 캐시 메모리를 상기 중앙 처리 장치의 처리 회로 또는 상기 상호접속기 중 어느 하나에 연결하는 중재기를 포함하고,
    상기 신경망 처리 장치는 상기 중재기를 통해서 상기 캐시 메모리와 데이터를 교환하도록 구성된, 프로세서.
  19. 청구항 18에 있어서,
    상기 신경망 처리 장치는, 상기 상호접속기와 연결된 직접 메모리 접속기를 포함하고,
    상기 직접 메모리 접속기는 상기 상호접속기를 통해서 상기 중재기와 특징 데이터를 송신 또는 수신하도록 구성되고,
    상기 특징 데이터는 신경망 모델의 연산 계층에 입력되거나 출력되는 데이터를 포함하는, 프로세서.
  20. 청구항 18에 있어서,
    상기 중앙 처리 장치는 복수개의 코어 프로세서를 포함하고,
    상기 신경망 처리 장치는 상기 상호접속기를 통해서 상기 복수개의 코어 프로세서 중 적어도 하나의 코어 프로세서와 연결되도록 구성된, 프로세서.
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