KR20230067528A - 반도체 기판 패턴 도괴 억제용 충전막 형성 재료 및 반도체 기판의 처리 방법 - Google Patents

반도체 기판 패턴 도괴 억제용 충전막 형성 재료 및 반도체 기판의 처리 방법 Download PDF

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다이스케 고리
게이스케 니이다
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신에쓰 가가꾸 고교 가부시끼가이샤
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Abstract

[과제] 고어스펙트비의 미세 구조체 패턴을 보이드 없이 충전할 수 있는 충전막을 부여하는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료 및 반도체 기판 패턴의 도괴를 억제할 수 있는 반도체 기판의 처리 방법을 제공한다.
[해결수단] 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로서, (A) 하기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체, (B) 하기 일반식 (2)로 표시되는 화합물을 함유하는 잔류 용제 탈리 촉진제 및 (C) 유기 용제를 함유하고, 상기 (A) 중합체의 겔 퍼미에이션 크로마토그래피법에 의한 폴리스티렌 환산의 중량 평균 분자량(Mw)과 수평균 분자량(Mn)의 비율(Mw/Mn)이 2.50≤Mw/Mn≤9.00이고, 상기 (B) 잔류 용제 탈리 촉진제의 함유량은 상기 (A) 중합체의 질량부 100에 대하여 0.1∼40 질량부이며, 산발생제를 포함하지 않는 것임을 특징으로 하는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료.
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Description

반도체 기판 패턴 도괴 억제용 충전막 형성 재료 및 반도체 기판의 처리 방법{MATERIAL FOR FORMING FILLING FILM FOR INHIBITING SEMICONDUCTOR SUBSTRATE PATTERN COLLAPSE, AND METHOD FOR TREATING SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 기판 패턴 도괴 억제용 충전막 형성 재료 및 반도체 기판의 처리 방법에 관한 것이다.
반도체 장치나 미소 전기 기계 소자(Micro Electro Mechanical System: MEMS) 등의 제조 공정에서 기판(처리물)이 액체로 처리된다. 예컨대 기판, 적층막, 레지스트막 등이 액체 처리 등에 의해 패터닝 가공되어, 미세한 구조체가 기판 상에 형성된다. 또한, 기판에 잔존하는 불순물이나 잔사 등이 액체를 이용한 세정에 의해 제거된다. 또한, 이들 공정이 조합하여 실시된다. 그리고, 액체 처리 후, 그 액체를 제거할 때에, 액체의 표면장력에 의해 기판 상에 형성되어 있는 미세한 구조체가 도괴(倒壞)하는 경우가 있다.
한편, 네트워크나 디지털 가전용의 반도체 디바이스에 있어서, 한층더 소형화, 고집적화 혹은 고속화가 진행됨에 따라 기판 패턴의 미세화가 진행되고 있다. 기판 패턴 미세화의 진행에 동반하여 어스펙트비(패턴에 있어서의 높이와 폭의 비율)가 높아지면, 세정 또는 린스 후, 웨이퍼의 건조 시에 기액 계면이 패턴을 통과할 때에 생기는 기판 패턴의 도괴가 일어나기 쉽다고 하는 문제점이 있다. 예컨대 Logic의 FinFet 구조에 있어서의 라인 앤드 스페이스 패턴, DRAM(Dynamic Random Access Memory)의 STI(Shallow Trench Isolation) 구조에 있어서의 라인 앤드 스페이스 패턴이나 아일랜드 패턴, DRAM의 커패시터 구조에 있어서의 필라 패턴, 3D-NAND의 셀 구조에 있어서의 홀 패턴이나 슬릿 패턴 등을, 기판 패턴의 도괴가 일어나기 쉬운 미세 구조체 패턴으로서 들 수 있다. 이 문제점에 대한 유효한 대응책이 보이지 않기 때문에, 반도체 장치나 마이크로머신을 소형화, 고집적화 혹은 고속도화함에 있어서는, 패턴의 도괴가 일어나지 않는 패턴의 설계를 행하는 것 등이 필요하게 되어, 패턴 설계의 자유도가 현저히 저해되는 상황에 있다.
특허문헌 1에는, 기판 패턴의 도괴를 억제하는 수법으로서 기액 계면이 패턴을 통과하기 전에 세정액을 물에서 2-프로판올로 치환하는 기술이 개시되어 있다. 그러나, 대응할 수 있는 패턴의 어스펙트비가 5 이하라는 등의 한계가 있다고 여겨지고 있다.
특허문헌 2에는, 실리콘을 포함하는 막에 의해 요철 형상 패턴을 형성한 웨이퍼 표면을 산화 등에 의해 표면 개질하고, 이 표면에 수용성 계면활성제 또는 실란커플링제를 이용하여 발수성 보호막을 형성함으로써 모세관력을 저감하고, 이로써 패턴의 도괴를 방지하는 세정 방법이 개시되어 있다.
특허문헌 3에는, N,N-디메틸아미노트리메틸실란을 비롯한 실릴화제 및 용제를 포함하는 처리액을 이용하여 소수화 처리를 행함으로써, 기판 패턴의 도괴를 막는 기술이 개시되어 있다.
특허문헌 4에는, 요철 패턴이 형성된 기판을 린스액으로 세정한 후, 상기 패턴의 오목부 내에 잔류한 린스액을 장뇌, 나프탈렌 등의 승화성 물질을 포함하는 충전용 처리액에 의해 치환하고, 상기 패턴의 오목부 내에 충전하여, 상기 처리액으로부터 승화성 물질을 석출시키고, 이 석출한 고체의 승화성 물질을 승화에 의해 제거하는 방법이 제안되어 있다. 그러나, 일반적인 승화성 물질을 이용한 방법에서는, 패턴의 오목부 내의 승화성 물질 충전 불량이 다발하기 때문에, 기판 표면의 패턴 도괴 억제 효과가 충분하지 않다는 것이 개시되어 있다.
특허문헌 5에는, 한쪽의 면에 패턴이 형성된 기판의 상기 패턴 측의 면에, 방향환을 갖는 화합물과 용제를 함유하는 것을 특징으로 하는 기판 패턴 도괴 억제용 처리제의 도공에 의해 충전막을 형성하여, 기판 패턴의 도괴를 막는 기술이 개시되어 있다. 특허문헌 6에는, 히드록시기 함유 비닐계 중합체와 용제를 함유하는 것을 특징으로 하는 기판 패턴 도괴 억제용 처리제의 도공에 의해 충전막을 형성하여, 기판 패턴의 도괴를 막는 기술이 개시되어 있다. 상기 충전막은 드라이 에칭 등으로 제거할 때의 충전막의 열융해를 억제하여 기판 패턴의 강도를 유지하기 위해서 가열 처리가 필요하다. 그러나, 친수성의 기를 많이 갖는 화합물과 용제만의 조성으로는, 화합물이 갖는 잔류 용제가 가열 처리 시에 패턴 바닥부의 충전막 내에서 탈리하기 어렵고, 충전막 내에서 발포하여 보이드를 형성하기 때문에, 고어스펙트비의 미세 구조체 패턴의 도괴 억제 효과가 충분하다고는 말할 수 없다.
특허문헌 7에는, 다층 레지스트 프로세스용 레지스트 하층막 형성 조성물로서, 특정 중합체와 특정 가교제와 산발생체 및 용매를 함유하는 것을 특징으로 한 조성물이 개시되어 있다. 상기 조성물은, 보존 안정성이나 크랙 내성이 우수한 막 두께를 형성할 수 있지만, 상기 특정 중합체와 특정 가교제의 조합으로는 고어스펙트비의 패턴 기판의 충전성은 불충분하다. 이상의 점 때문에, 고어스펙트비의 미세 구조체 패턴의 충전성이 우수한 패턴 도괴 억제용 충전막 형성 재료가 요구되고 있다.
일본 특허공개 2008-198958호 공보 일본 특허 제4403202호 공보 일본 특허공개 2010-129932호 공보 일본 특허공개 2013-042093호 공보 국제공개 제2018/074535호 일본 특허 제6718123호 공보 일본 특허 제6550760호 공보
본 발명은 상기 사정에 기초하여 이루어진 것으로, 고어스펙트비의 미세 구조체 패턴을 보이드 없이 충전할 수 있는 충전막을 부여하는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료 및 반도체 기판 패턴의 도괴를 억제할 수 있는 반도체 기판의 처리 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명에서는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로서, (A) 하기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체, (B) 하기 일반식 (2)로 표시되는 화합물을 함유하는 잔류 용제 탈리 촉진제 및 (C) 유기 용제를 함유하고, 상기 (A) 중합체의 겔 퍼미에이션 크로마토그래피법에 의한 폴리스티렌 환산의 중량 평균 분자량(Mw)과 수평균 분자량(Mn)의 비율(Mw/Mn)이 2.50≤Mw/Mn≤9.00이고, 상기 (B) 잔류 용제 탈리 촉진제의 함유량은 상기 (A) 중합체의 질량부 100에 대하여 0.1∼40 질량부이며, 산발생제를 포함하지 않는 것인 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 제공한다.
Figure pat00001
(상기 일반식 (1) 중, R01은 탄소수 1∼30의 포화 또는 불포화의 1가의 유기기, X는 탄소수 1∼30의 2가의 유기기이고, m은 0∼5의 정수, n은 1∼6의 정수, m+n은 1 이상 6 이하의 정수이고, p는 0 또는 1이다.)
Figure pat00002
(상기 일반식 (2) 중, Q는 단결합 또는 탄소수 1∼20의 q가의 탄화수소기이다. R02는 수소 원자 또는 메틸기이다. q는 1∼5의 정수이다.)
이러한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료라면, 고어스펙트비 패턴 기판 충전 후의 충전막의 가열 처리 시에 있어서, 충전막 내의 (A) 중합체가 갖는 잔류 용제의 탈리가 (B) 잔류 용제 탈리 촉진제로 촉진되고, 보이드를 포함하지 않는 충전막의 형성이 가능하기 때문에, 충전막 제거 후의 기판 패턴 도괴 억제성이 양호한 처리 방법을 제공할 수 있다. 또한, 이러한 분자량 분산도 범위의 (A) 중합체를 포함하는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료라면, 높은 유동성을 갖기 때문에, 고어스펙트비 패턴 기판의 충전에 효과적이다. 또한, 우수한 성막성과 가열 처리 시의 승화물의 발생을 억제하여, 승화물에 의한 장치의 오염을 억제할 수 있다. 또한, 도포 결함 및 충전막 제거 후의 잔사 저감에 효과적이며, 우수한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로 된다. 또한, 기판 패턴을 충전한 충전막을 가열 처리했을 때에, (A) 중합체와 (B) 잔류 용제 탈리 촉진제의 가교 반응이 온화하게 진행되어, 충전막 내의 (A) 중합체가 갖는 잔류 용제의 탈리가 (B) 잔류 용제 탈리 촉진제에 의해 촉진되기 때문에, 보이드를 포함하지 않는 충전막의 형성이 가능하다.
또한, 본 발명에서는, 상기 (A) 중합체가 상기 일반식 (1)의 구조 단위에 더하여 하기 일반식 (3)으로 표시되는 구조 단위를 갖는 것임이 바람직하다.
Figure pat00003
(상기 일반식 (3) 중, R03은 탄소수 1∼30의 포화 또는 불포화의 1가의 유기기, m은 0∼5의 정수, n은 1∼6의 정수, m+n은 1 이상 6 이하의 정수이고, p는 0 또는 1이며, R01과 X는 상기와 마찬가지다.)
상기 일반식 (3)과 같은 중합체를 포함하는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료라면, 유동성이 상승하고, 보다 고어스펙트비 패턴 기판의 충전에 효과적이다. 또한, 극성 용제와의 친화성이 낮기 때문에, 충전막 내의 잔류 용제량의 저감에 효과적이다.
또한, 본 발명에서는, 상기 일반식 (3) 중, R03이 탄소수 1∼30의 알킬기, 또는 하기 일반식 (4)로 표시되는 구조 중 어느 하나인 것이 바람직하다.
Figure pat00004
(상기 일반식 (4) 중, *는 산소 원자에의 결합 부위를 나타내고, RA는 치환되어 있어도 좋은 탄소수 1∼10의 2가의 유기기, RB는 수소 원자 또는 치환되어 있어도 좋은 탄소수 1∼10의 1가의 유기기이다.)
이러한 (A) 중합체를 포함하는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료라면, 보다 유동성이 상승하기 때문에, 고어스펙트비 패턴 기판의 충전에 더욱 효과적이며, 극성 용제와의 친화성이 낮기 때문에, 충전막 내의 잔류 용제량의 저감에도 효과적이다. 더구나, 가교 반응성이 상승하기 때문에, 우수한 성막성과 용제 내성을 갖고, 또한 가열 처리 시의 승화물의 발생을 억제하여, 승화물에 의한 장치의 오염을 억제할 수 있다. 도포 결함 및 충전막 제거 후의 잔사 저감에 효과적이며, 더욱 우수한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로 된다.
또한, 본 발명에서는, 상기 일반식 (3)의 함유량은, 상기 일반식 (1)의 비율을 a, 상기 일반식 (3)의 비율을 b로 한 경우, a+b=100, b≤90의 관계를 만족하는 것이 바람직하다.
이러한 (A) 중합체를 포함하는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료라면, 충전막과 기판 패턴의 밀착성 열화를 억제할 수 있고, 충전막 내의 크랙 발생을 저감할 수 있다. 또한, 오목부에 유지된 세정액을 치환할 때에 친화성이 상승하기 때문에, 고어스펙트비 패턴 기판의 충전에 효과적이다.
또한, 본 발명에서는, 상기 (C) 유기 용제가 고비점 용제를 함유하는 것임이 바람직하다.
이러한 (C) 유기 용제라면, 성막성, 충전성 등 고객 요구에 따른 성능의 미세 조정이 가능하게 되어, 실용상 바람직하다.
또한, 본 발명에서는, 상기 고비점 용제의 비점이 180℃ 이상인 유기 용제 1종 이상인 것이 바람직하다.
이러한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료라면, 유동성이 상승하기 때문에, 고어스펙트비 패턴 기판의 충전에 더욱 효과적이다.
또한, 본 발명에서는, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료가 (D) 계면활성제를 더 함유하는 것임이 바람직하다.
이러한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료라면, 성막성, 충전성 등 고객 요구에 따른 성능의 미세 조정이 가능하게 되어, 실용상 바람직하다.
또한, 본 발명에서는, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료 내의 금속 불순물량이 질량비로 3 ppb 이하인 것이 바람직하다.
또한, 본 발명에서는, 상기 금속이 Na, Mg, K, Ca, Mn, Fe, Ni, Cu 및 Ti인 것이 바람직하다.
이와 같이, 상기와 같은 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용함으로써, 기판 패턴으로부터 충전막을 제거한 후의 기판 표면의 금속 불순물량을 저감할 수 있다.
또한, 본 발명에서는, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하여, 표면에 요철 패턴이 형성된 반도체 기판의 어스펙트비가 5 이상인 기판을 충전하여 충전막을 형성하는 공정과, 상기 충전막을 제거하는 공정을 갖는 반도체 기판의 처리 방법을 제공한다.
이와 같이, 본 발명의 기판 패턴 도괴 억제용 충전막 형성 재료는, 표면에 요철 패턴이 형성된 기판의 어스펙트비가 5 이상인 기판의 충전막으로서 적합하게 이용할 수 있고, 충전막 제거 후의 기판 패턴의 도괴 억제성이 우수하기 때문에, 기판 패턴을 세정한 후의 세정액 또는 린스액을 건조할 때에 발생하는 무너짐이나 붕괴를 억제하기 위한 기판 패턴 도괴 억제 프로세스에 있어서 적합하게 이용할 수 있다.
또한, 본 발명에서는, 표면에 요철 패턴이 형성된 반도체 기판을 건조시키는 처리를 행하는 방법으로서,
(1) 상기 패턴이 형성된 반도체 기판을 세정액으로 세정하는 공정, 또는 상기 패턴이 형성된 반도체 기판을 세정액으로 세정한 후, 린스액으로 치환하는 공정,
(2) 상기한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하여, 상기 세정액 또는 린스액을 치환하여, 충전막을 충전하는 공정,
(3) 상기 충전막을 100℃ 이상 600℃ 이하의 온도에서 10∼600초간의 범위에서 열처리함으로써 경화시키는 공정,
(4) 드라이 에칭에 의해, 상기 반도체 기판으로부터 상기 경화한 충전막을 제거하는 공정
을 포함함으로써 상기 반도체 기판을 건조시키는 반도체 기판의 처리 방법을 제공한다.
이와 같이, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, 표면에 요철 패턴이 형성된 기판의 충전막으로서 적합하게 이용할 수 있고, 충전막 제거 후의 기판 패턴의 도괴 억제성이 우수하기 때문에, 기판 패턴을 세정한 후의 세정액 또는 린스액을 건조할 때에 발생하는 무너짐이나 붕괴를 억제하기 위한 반도체 기판 패턴 도괴 억제 프로세스에 있어서 적합하다.
또한, 본 발명에서는, 표면에 요철 패턴이 형성된 반도체 기판을 건조시킴과 더불어 상기 반도체 기판에 상기 요철 패턴과는 다른 요철 패턴을 형성하는 처리를 행하는 방법으로서,
(1) 상기 패턴이 형성된 반도체 기판을 세정액으로 세정하는 공정, 또는 상기 패턴이 형성된 반도체 기판을 세정액으로 세정한 후, 린스액으로 치환하는 공정,
(2) 상기한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하여, 상기 세정액 또는 린스액을 치환하여, 충전막을 충전하는 공정,
(3) 상기 충전막을 100℃ 이상 600℃ 이하의 온도에서 10∼600초간의 범위에서 열처리함으로써 경화시키는 공정,
(4) 상기 경화한 충전막 상에 규소 함유 레지스트 중간막 재료를 이용하여 규소 함유 레지스트 중간막을 형성하는 공정,
(5) 상기 규소 함유 레지스트 중간막 상에 포토레지스트 조성물을 이용하여 레지스트 상층막을 형성하는 공정,
(6) 상기 레지스트 상층막에 회로 패턴을 형성하는 공정,
(7) 상기 회로 패턴이 형성된 레지스트 상층막을 마스크로 하여 상기 규소 함유 레지스트 중간막에 에칭으로 패턴 전사하는 공정,
(8) 상기 패턴이 전사된 규소 함유 레지스트 중간막을 마스크로 하여 상기 경화한 충전막에 에칭으로 패턴 전사하는 공정,
(9) 상기 패턴이 전사된 경화한 충전막을 마스크로 하여 상기 표면에 요철 패턴이 형성된 반도체 기판에 에칭으로 상기 요철 패턴과는 다른 요철 패턴을 형성하는 공정,
(10) 드라이 에칭에 의해, 상기 반도체 기판으로부터 상기 경화한 충전막을 제거하는 공정
을 포함하는 반도체 기판의 처리 방법을 제공한다.
이와 같이, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, 표면에 요철 패턴이 형성된 기판을 충전하여, 다층 레지스트 프로세스용의 레지스트 하층막으로서도 적합하게 이용할 수 있기 때문에, 기판 세정 후에 도공한 충전막의 제거와 다층 레지스트 프로세스용 레지스트 하층막의 도포 공정은 생략할 수 있어, 반도체 제조 프로세스의 합리화에 공헌할 수 있다. 또는 2-프로판올을 이용한 건조법 등, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 사용하지 않는 건조 공정을, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로 치환함으로써, 다층 레지스트 프로세스용 레지스트 하층막의 도포 공정의 도포를 생략할 수 있어, 반도체 프로세스의 합리화에 공헌할 수 있다.
또한, 본 발명에서는, 상기 반도체 기판으로부터 상기 경화한 충전막을 제거한 후의 반도체 기판 표면의 금속 불순물이 2.0×10E+10 atoms/cm2 이하로 하는 것이 바람직하다.
이와 같이, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, 재료 중에 포함되는 금속 불순물량이 적기 때문에, 기판 패턴으로부터 상기 충전막을 제거한 후의 기판 표면의 금속 불순물량이 적다. 이 때문에, 디바이스의 수율 저하 및 신뢰성의 저하를 야기할 우려가 적어, 기판 패턴을 세정한 후의 세정액을 건조할 때에 발생하는 무너짐이나 붕괴를 억제하기 위한 반도체 기판 패턴 도괴 억제 프로세스에 있어서 적합하다.
또한, 본 발명에서는, 상기 세정액 또는 린스액이, 물, 수용성 알코올 및 불소 화합물 중 어느 하나 이상을 포함하는 액체인 것이 바람직하다.
이러한 세정액 또는 린스액을 선택함으로써, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료와의 높은 친화성을 확보할 수 있고, 치환을 효율적으로 행할 수 있다.
이상 설명한 것과 같이, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료 및 상기 재료를 이용한 반도체 기판의 처리 방법은, 고어스펙트비의 패턴기판에 대한 높은 충전성을 갖기 때문에, 충전막 제거 후의 기판 패턴의 도괴 억제성이 우수하다. 예컨대 Logic의 FinFet 구조에 있어서의 라인 앤드 스페이스 패턴, DRAM의 STI 구조에 있어서의 라인 앤드 스페이스 패턴이나 아일랜드 패턴, DRAM의 커패시터 구조에 있어서의 필라 패턴, 3D-NAND의 셀 구조에 있어서의 홀 패턴이나 슬릿 패턴 등, 기판 패턴의 도괴가 일어나기 쉬운 미세 구조체 패턴에 널리 적용할 수 있다. 또한, 충전막 제거 후의 반도체 기판 표면에 있어서의 금속 불순물량도 적기 때문에, 기판의 세정·건조 프로세스에 있어서 매우 유용하다. 따라서, 금후 한층 더 반도체의 미세화에 동반되는 기판 패턴의 고어스펙트화에 의해 활용의 장이 넓어진다고 생각되는, 기판 패턴을 세정한 후의 세정액 또는 린스액을 건조할 때에 발생하는 무너짐이나 붕괴를 억제하기 위한 반도체 기판 패턴 도괴 억제 프로세스에 있어서, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료 및 상기 재료를 이용한 반도체 기판의 처리 방법을 적합하게 이용할 수 있다.
도 1은 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용한 반도체 기판의 처리 방법의 일례를 도시하는 설명도이다.
도 2는 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용한 반도체 기판 패턴의 처리 방법의 다른 예를 도시하는 설명도이다.
도 3은 본 발명의 실시예에서 비교한 기판 패턴의 도괴를 야기하는 반도체 기판 패턴 도괴 억제 문제점의 일례를 도시하는 설명도이다.
도 4는 본 발명의 실시예에 있어서의 평탄성 평가법을 도시하는 설명도이다.
상기한 것과 같이, 반도체 디바이스의 미세화에 따라, 기판 세정 후의 고어스펙트비 패턴 기판의 도괴 억제 프로세스에 있어서, 고어스펙트비의 패턴 기판에 대한 높은 충전성을 갖고, 충전막 제거 후의 기판 패턴의 도괴 억제성이 우수한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료, 이 재료를 이용한 반도체 기판의 처리 방법이 요구되고 있었다.
본 발명자들은, 상기 과제에 관해서 예의 검토를 거듭한 결과, 기판 세정 후의 고어스펙트비 패턴 기판의 도괴 억제 프로세스에 있어서, 충전막 형성에 의한 기판 패턴의 도괴 억제 효과를 검증하여, 기판 패턴 도괴의 원인이 되는 충전막 내의 보이드를 해소하기 위해서, 특정 구조의 중합체와 잔류 용제 탈리 촉진제를 주성분으로 하는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료, 이 재료를 이용한 반도체 기판의 처리 방법이 매우 유효하다는 것을 알아내어, 본 발명을 완성하기에 이르렀다.
즉, 본 발명은, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로서, (A) 하기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체, (B) 하기 일반식 (2)로 표시되는 화합물을 함유하는 잔류 용제 탈리 촉진제 및 (C) 유기 용제를 함유하고, 상기 (A) 중합체의 겔 퍼미에이션 크로마토그래피법에 의한 폴리스티렌 환산의 중량 평균 분자량(Mw)과 수평균 분자량(Mn)의 비율(Mw/Mn)이 2.50≤Mw/Mn≤9.00이고, 상기 (B) 잔류 용제 탈리 촉진제의 함유량은 상기 (A) 중합체의 질량부 100에 대하여 0.1∼40 질량부이며, 산발생제를 포함하지 않는 것인 반도체 기판 패턴 도괴 억제용 충전막 형성 재료이다.
Figure pat00005
(상기 일반식 (1) 중, R01은 탄소수 1∼30의 포화 또는 불포화의 1가의 유기기, X는 탄소수 1∼30의 2가의 유기기이고, m은 0∼5의 정수, n은 1∼6의 정수, m+n은 1 이상 6 이하의 정수이고, p는 0 또는 1이다.)
Figure pat00006
(상기 일반식 (2) 중, Q는 단결합 또는 탄소수 1∼20의 q가의 탄화수소기이다. R02는 수소 원자 또는 메틸기이다. q는 1∼5의 정수이다.)
이하, 본 발명의 실시형태에 관해서 설명하지만, 본 발명은 이하의 실시형태에 한정되는 것은 아니다. 즉, 당업자의 통상의 지식에 기초하여, 이하의 실시형태에 대하여 적절하게 변경, 개량 등이 더해진 것도 본 발명의 범위에 속한다는 것은 이해해야 한다.
<반도체 기판 패턴 도괴 억제용 충전막 형성 재료>
본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, (A) 상기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체, (B) 상기 일반식 (2)로 표시되는 화합물을 함유하는 잔류 용제 탈리 촉진제 및 (C) 유기 용제를 함유하고, 상기 (A) 중합체의 겔 퍼미에이션 크로마토그래피법에 의한 폴리스티렌 환산의 중량 평균 분자량(Mw)과 수평균 분자량(Mn)의 비율(Mw/Mn)이 2.50≤Mw/Mn≤9.00이고, 상기 (B) 잔류 용제 탈리 촉진제의 함유량은 상기 (A) 중합체의 질량부 100에 대하여 0.1∼40 질량부이고, 산발생제를 포함하지 않는 것인 반도체 기판 패턴 도괴 억제용 충전막 형성 재료이다. 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, 표면에 요철 패턴이 형성된 반도체 기판의 세정 공정 후, 건조 공정 전에 있어서, 오목부에 유지된 세정액 또는 린스액을 치환하여 상기 오목부를 충전하고, 형성된 충전막을 드라이 에칭에 의해 제거하는 처리 방법에 적합하게 이용된다.
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는 기판 패턴의 간극을의 매립하는 용도로 이용하면 좋다. 구체적으로는 표면에 요철 패턴이 형성된 기판을 세정하거나 한 후에, 상기 기판의 요철 패턴 측의 면에 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 도공한다. 그 결과, 기판 상의 세정액, 린스액 등의 액체가 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로 치환되어, 오목 패턴의 간극을 충전하는 막(충전막)이 형성된다. 이 방법에 의하면, 세정액, 린스액 등의 액체를 건조시키는 조작을 이용하는 일 없이 상기 액체를 제거할 수 있기 때문에, 기판 패턴의 측면을 기액 계면이 통과함으로 인한 패턴 도괴가 억제된다. 이 충전막은 필요에 따라서 드라이 에칭 등에 의해 기판 상에서 제거할 수 있다.
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, (A) 중합체, (B) 잔류 용제 탈리 촉진제 및 (C) 용제를 함유하고, 산 발생을 포함하지 않음으로써, 기판 패턴의 도괴 억제성이 우수한 충전막을 형성할 수 있다. 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료가 상기 구성을 가짐으로써 상기 효과를 발휘하는 이유에 관해서는, 반드시 명확한 것은 아니지만, 예컨대 이하와 같이 추찰할 수 있다.
즉, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, (A) 상기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체를 이용하고 있기 때문에, 가열 처리에 동반되는 (B) 잔류 용제 탈리 촉진제와의 가교 반응에 의해 고분자량화할 수 있고, 그 결과, 상기 충전막에 내열성을 부여할 수 있다. 이러한 기판 패턴 도괴 억제용 충전막은, 기판 상에서 드라이 에칭 등으로 제거할 때에 일부 또는 전체가 고온화했다고 해도 열융해를 억제하여 강도를 유지하기 쉽기 때문에, 기판 패턴의 도괴를 억제하면서 확실하게 드라이 에칭 등으로 제거할 수 있다. 한편, 기판 패턴의 어스펙트비가 커지면, 오목부를 충전하고 있는 충전막 내의 잔류 용제는 탈리하기 어렵게 된다. 가열 처리에 의해, 오목부를 충전한 (A) 중합체가 갖는 잔류 용제는 빠져나가지만, 동시에 충전막의 경화도 진행되기 때문에, 경화막 내에 가둬진 잔류 용제가 발포하여 보이드를 형성하기 쉽다. 선행기술인 국제공개 제2018/074535호에서 공지된 특정 중합체와 용제만을 포함하는 조성물에서는, 고어스펙트비 패턴 기판의 충전에 있어서, 특정 중합체가 갖는 잔류 용제의 발포가 일어나, 충전막 내에 보이드를 형성하는 문제가 발생한다.
이에 대하여, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에서는, (B) 잔류 용제 탈리 촉진제를 첨가함으로써, (A) 중합체가 유지하는 잔류 용제가 충전막 내에서 탈리하기 쉽게 되어, 보이드를 포함하지 않는 충전막의 형성이 가능하게 되고 있다. (A) 중합체가 갖는 잔류 용제가 탈리하기 쉽게 되는 기구로서는, (A) 중합체와 (B) 잔류 용제 탈리 촉진제의 화합물이 고차원으로 가교함으로써, (A) 중합체와 (C) 용제의 친화성이 저하하여, (C) 용제가 휘발하기 쉽게 된다고 추찰하고 있다. 한편, 선행기술인 일본 특허 제6550760호 공보에서 공지된 특정 중합체와 특정 가교제와 산발생체 및 용매를 함유하는 것을 특징으로 한 조성물에서는, 상기 특정 중합체의 잔류 용제 탈리성이 불충분하고, 고어스펙트비 패턴 기판의 충전에 있어서 충전막 내에 보이드를 형성하기 쉽다. 이 때문에, 중합체의 구조는 본 발명의 상기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체의 구조가 바람직하다.
또한, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 산발생제가 포함되면, 발생하는 산의 촉매 작용에 의해 (A) 중합체와 (B) 잔류 용제 탈리 촉진제의 가교 반응이 가속적으로 진행하여 발생하는 충전막의 급격한 수축에 의해, 기판 패턴에 대한 물리적인 응력이 강하게 작용하여, 기판 패턴의 만곡이 생기기 쉽게 된다. 또한, 잔류 용제의 탈리 완료 전에 충전막의 경화가 완료되기 때문에, 경화막 내에 가둬진 잔류 용제가 발포하여, 보이드를 형성하기 쉽다. 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에서는, 산발생제를 포함하지 않기 때문에, (A) 중합체와 (B) 잔류 용제 탈리 촉진제의 온화한 가교 반응의 진행에 의해, 잔류 용제의 탈리가 촉진되고, 또한 기판 패턴에 대한 응력을 억제하여 강도를 유지하기 쉽기 때문에, 충전성이 우수한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 제공할 수 있다.
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, 도막의 막 두께를 하한 50 nm에서부터 상한 6000 nm까지 형성하는 것이, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 고형분 농도의 조정에 의해 가능하기 때문에, 기판 패턴의 도괴가 일어나기 쉬운 다양한 미세 구조체의 충전막으로서 유용하다. 기판 패턴의 도괴가 일어나기 쉬운 미세 구조체로서는, 예컨대 Logic의 FinFet 구조에 있어서의 라인 앤드 스페이스 패턴, DRAM의 STI 구조에 있어서의 라인 앤드 스페이스 패턴이나 아일랜드 패턴, DRAM의 커패시터 구조에 있어서의 필라 패턴, 3D-NAND의 셀 구조에 있어서의 홀 패턴이나 슬릿 패턴 등을 들 수 있다.
[(A) 중합체]
본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 포함되는 (A) 중합체는 하기 일반식 (1)로 표시되는 구조 단위를 갖는다.
Figure pat00007
(상기 일반식 (1) 중, R01은 탄소수 1∼30의 포화 또는 불포화의 1가의 유기기, X는 탄소수 1∼30의 2가의 유기기이고, m은 0∼5의 정수, n은 1∼6의 정수, m+n은 1 이상 6 이하의 정수이고, p는 0 또는 1이다.)
상기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체를 이용함으로써, 세정액 또는 린스액에 대한 치환 친화성과 유동성과 기판과의 친화성이 우수한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 제공할 수 있다.
상기 일반식 (1) 중, R01로 표시되는 탄소수 1∼30의 포화 또는 불포화의 1가의 유기기로서는, 예컨대 메틸기, 에틸기, n-프로필기, i-프로필기, n-부틸기, i-부틸기, sec-부틸기, tert-부틸기, n-펜틸기, iso-펜틸기, sec-펜틸기, tert-펜틸기 등의 1가의 포화 탄화수소기, 에테닐기, 프로페닐기, 부테닐기, 펜테닐기, 에티닐기, 프로피닐기 등의 1가의 불포화 쇄상 탄화수소기, 시클로부틸기, 시클로펜틸기, 시클로헥실기, 시클로헵틸기, 시클로옥틸기 등의 단환식 포화 환상 탄화수소기, 시클로부테닐기, 시클로펜테닐기, 시클로헥세닐기 등의 1가의 단환식 불포화 환상 탄화수소기, 노르보르닐기, 아다만틸기 등의 1가의 다환식 환상 탄화수소기, 페닐기, 메틸페닐기, 나프틸기, 메틸나프틸기, 안트릴기, 메틸안트릴기 등의 1가의 방향족 탄화수소기 등을 들 수 있다.
상기 R01로 표시되는 유기기로서, 메톡시기, 에톡시기, n-프로폭시기, i-프로폭시기, n-부톡시기, i-부톡시기, sec-부톡시기, t-부톡시기, n-펜틸옥시기, n-헥실옥시기 등의 알콕시기, 메톡시카르보닐기, 에톡시카르보닐기, n-프로폭시카르보닐기, i-프로폭시카르보닐기, n-부톡시카르보닐기, i-부톡시카르보닐기, sec-부톡시카르보닐기, t-부톡시카르보닐기, n-펜틸옥시카르보닐기, n-헥실옥시카르보닐기 등의 알콕시카르보닐기 등을 들 수 있다.
상기 포화 탄화수소기, 불포화 쇄상 탄화수소기, 단환식 포화 환상 탄화수소기, 단환식 불포화 환상 탄화수소기, 다환식 환상 탄화수소기, 방향족 탄화수소기, 알콕시기, 알콕시카르보닐기 등이 갖는 수소 원자의 일부 또는 전부는 치환되어 있어도 좋으며, 치환기로서는, 예컨대 불소 원자, 염소 원자, 브롬 원자, 요오드 원자 등의 할로겐 원자, 수산기, 시아노기, 카르복시기, 니트로기, 아미노기, 알콕시기, 알콕시카르보닐기, 아실기, 알콕시카르보닐옥시기, 아릴기, 락톤기 등의 지방족 복소환기, 푸릴기, 피리딜기 등의 방향족 복소환기 등을 들 수 있다.
상기 R01로 표시되는 유기기로서, 원재료 입수의 관점에서, 바람직하게는 메틸기를 들 수 있다.
상기 일반식 (1) 중, X로 표시되는 탄소수 1∼30의 2가의 유기기로서는, 예컨대 메틸렌기, 에탄디일기, 프로판디일기, 부탄디일기, 펜탄디일기, 헥산디일기, 옥탄디일기, 데칸디일기 등의 알칸디일기, 시클로프로판디일기, 시클로부탄디일기, 시클로펜탄디일기, 시클로헥산디일기, 시클로헵탄디일기, 시클로옥탄디일기, 시클로데칸디일기, 메틸시클로헥산디일기, 에틸시클로헥산디일기 등의 단환식 시클로알칸디일기, 비시클로[2.2.1]헵탄디일기, 비시클로[2.2.2]옥탄디일기, 트리시클로[5.2.1.02,6]데칸디일기(디시클로펜틸렌기), 트리시클로[3.3.1.13,7]데칸디일기, 테트라시클로[6.2.1.13,6.02,7]도데칸디일기, 아다만탄디일기 등의 다환식 시클로알칸디일기, 페닐렌기, 나프틸렌기 등의 아렌디일기 등을 들 수 있다.
상기 X로 표시되는 알칸디일옥시기로서는, 예컨대 상기 알칸디일기와 산소 원자를 조합한 기 등을 들 수 있다. 또한, 상기 X로 표시되는 시클로알칸디일옥시기로서는 상기 시클로알칸디일기와 산소 원자를 조합한 기 등을 들 수 있다.
상기 알칸디일기, 시클로알칸디일기, 알칸디일옥시기, 시클로알칸디일옥시기 및 아렌디일기 등이 갖는 수소 원자의 일부 또는 전부는 치환되어 있어도 좋으며, 치환기로서는, 예컨대 상기 R01로 표시되는 유기기가 갖고 있어도 좋은 치환기의 예와 같은 기 등을 들 수 있다.
상기 X로 표시되는 유기기로서, 하기 식으로 표시되는 기 등을 들 수 있다.
Figure pat00008
(상기 식 중, *는 결합수를 나타낸다.)
상기 X로서는, 원재료 입수의 관점에서, 바람직하게는 메틸렌기를 들 수 있다.
(A) 상기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체로서 구체적으로는 하기의 것을 예시할 수 있지만, 이들에 한정되지 않는다. 원재료 입수의 관점에서, (AX-1) 또는 (AX-3)이 바람직하고, 특히 (AX-3)이 바람직하다.
Figure pat00009
상기 (A) 중합체의 겔 퍼미에이션 크로마토그래피법에 의한 폴리스티렌 환산의 중량 평균 분자량(Mw)과 수평균 분자량(Mn)의 비율(Mw/Mn)이 2.50≤Mw/Mn≤9.00이며, 3.00≤Mw/Mn≤8.00이 바람직하다.
반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 이용하는 (A) 중합체의 Mw/Mn이 이러한 범위 밖이면, 충전막의 유동성이 낮아지고, (B) 잔류 용제 탈리 촉진제와 조합하더라도 우수한 충전성을 갖는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 제공할 수 없다.
상기 (A) 중합체의 겔 퍼미에이션 크로마토그래피법에 의한 폴리스티렌 환산의 중량 평균 분자량(Mw)이 1,500≤Mw≤20,000인 것이 바람직하고, 3,000≤Mw≤15,000인 것이 더욱 바람직하고, 4,000≤Mw≤9,000인 것이 특히 바람직하다.
반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 이용하는 (A) 중합체의 Mw를 이러한 범위로 제어함으로써, 충전막의 유동성을 높일 수 있고, (B) 잔류 용제 탈리 촉진제와의 조합에 의해, 우수한 충전성을 갖는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 제공할 수 있다. 또한, 막 두께 균일성이 우수하고, 승화물량이 적은 충전성의 막을 형성할 수 있다.
상기 (A) 중합체가 상기 식 (1)의 구조 단위에 더하여 하기 일반식 (3)으로 표시되는 구조 단위를 갖는 중합체를 포함하고 있어도 좋다.
Figure pat00010
(상기 일반식 (3) 중, R03은 탄소수 1∼30의 포화 또는 불포화의 1가의 유기기, m은 0∼5의 정수, n은 1∼6의 정수, m+n은 1 이상 6 이하의 정수이고, p는 0 또는 1이며, R01과 X는 상기와 마찬가지다.)
일반식 (3) 중, R03의 탄소수 1∼30의 포화 또는 불포화의 1가의 유기기로서는 예컨대 R01과 같은 것을 들 수 있다.
또한, 상기 일반식 (3)의 바람직한 형태로서, R03이 탄소수 1∼30의 알킬기, 또는 하기 일반식 (4)로 표시되는 구조 중 어느 하나로 표시되는 구조 단위를 갖는 중합체를 들 수 있다.
Figure pat00011
(상기 일반식 (4) 중, *는 산소 원자에의 결합 부위를 나타내고, RA는 치환되어 있어도 좋은 탄소수 1∼10의 2가의 유기기, RB는 수소 원자 또는 치환되어 있어도 좋은 탄소수 1∼10의 1가의 유기기이다.)
상기 일반식 (4) 중, RA로 표시되는 탄소수 1∼10의 2가의 유기기로서는, 예컨대 메틸렌기, 에탄디일기, 프로판디일기, 부탄디일기, 펜탄디일기, 헥산디일기, 옥탄디일기, 데칸디일기 등의 알칸디일기, 벤젠디일기, 메틸벤젠디일기, 나프탈렌디일기 등의 아렌디일기 등을 들 수 있다.
상기 일반식 (4) 중, RB로 표시되는 탄소수 1∼10의 1가의 유기기로서는, 예컨대 메틸기, 에틸기, n-프로필기, i-프로필기, n-부틸기, i-부틸기, sec-부틸기, t-부틸기, n-펜틸기, n-헥실기, n-옥틸기, n-데실기 등의 알킬기, 페닐기, 톨릴기, 크실릴기, 메시틸기, 나프틸기 등의 아릴기 등을 들 수 있다.
상기 알칸디일기, 아렌디일기, 알킬기, 아릴기 등이 갖는 수소 원자의 일부 또는 전부는 치환되어 있어도 좋으며, 치환기로서는, 예컨대 상기 R01로 표시되는 유기기가 갖고 있어도 좋은 치환기의 예와 같은 기 등을 들 수 있다.
특히 바람직한 예로서는 하기에 나타내는 구조를 들 수 있다. 이러한 구조를 가질 때, 유동성이 양호하게 되어 충전성이 상승하고, 잔류 용제량이 적은 충전막을 형성할 수 있는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 제공할 수 있다. 또한, 내열성 및 성막성이 양호하게 되어, 가열 경화 시의 승화물의 발생을 억제하고, 승화물에 의한 장치의 오염을 억제하여, 도포 결함의 발생을 억제할 수 있다.
Figure pat00012
(상기 식 중, *는 산소 원자에의 결합 부위를 나타낸다.)
상기 일반식 (3)으로 표시되는 구조 단위를 갖는 중합체로서 구체적으로는 하기의 것을 예시할 수 있지만, 이들에 한정되지 않는다. 원재료 입수의 관점에서, (AY-1) 또는 (AY-3)이 바람직하고, 특히 (AY-3)이 바람직하다.
Figure pat00013
일반식 (3)의 구조 단위를 갖는 중합체의 함유량은, 상기 일반식 (1)의 비율을 a, 상기 일반식 (3)의 비율을 b로 한 경우, a+b=100, b≤90의 관계를 만족하는 것이 바람직하고, b≤70의 관계가 더욱 바람직하다.
일반식 (3)의 중합체의 비율을 이러한 범위에서 제어함으로써, 세정액 또는 린스액과의 친화성을 확보하면서 패턴 기판에 대한 충전 성능을 향상시킬 수 있다. 또한, 패턴 기판과 충전막의 밀착성 부족이 원인이 되는 충전막 내의 크랙 발생을 저감할 수 있다.
더욱이, 상기한 것과 같이 2종의 중합체를 원하는 비율로 혼합할 뿐만 아니라, 1종의 중합체 내의 치환기의 비율을 제어함으로써 동등한 조성물로 할 수도 있다. 이 경우, 하기 일반식 (5)에 나타내는 중합체를 이용하여, R04를 구성하는 구조의 비율을 제어함으로써 조제할 수 있게 된다. 구체적으로는 R04를 구성하는 구조의 수소 원자의 비율을 a, 탄소수 1∼10의 알킬기 또는 상기 일반식 (4)로 표시되는 구조의 비율을 b로 한 경우, a+b=100의 관계를 만족하고, 이 경우의 비율이 b≤90의 관계를 만족하는 것이 바람직하고, b≤70의 관계를 더욱 바람직한 비율로서 예시할 수 있다.
Figure pat00014
(상기 일반식 (5) 중, R04는 수소 원자 또는 탄소수 1∼10의 알킬기, 또는 상기 일반식 (4)로 표시되는 구조 중 어느 하나이며, 상기 R04를 구성하는 구조 중, 수소 원자의 비율을 a, 탄소수 1∼10의 알킬기 또는 상기 일반식 (4)로 표시되는 구조의 비율을 b로 한 경우, a+b=100의 관계를 만족한다. m, n, m+n, p, R01, X는 상기와 마찬가지다.)
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 있어서의 (A) 중합체의 함유량의 하한으로서는, 0.1 질량%가 바람직하고, 3 질량%가 보다 바람직하고, 5 질량%가 더욱 바람직하다. 한편, 상기 함유량의 상한으로서는, 50 질량%가 바람직하고, 40 질량%가 보다 바람직하고, 35 질량%가 더욱 바람직하다.
(A) 중합체의 함유량을 상기 범위로 함으로써, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 도막의 막 두께를 하한 50 nm에서부터 상한 6000 nm까지 형성할 수 있기 때문에, 기판 패턴의 도괴가 일어나기 쉬운 다양한 미세 구조체의 충전막으로서 유용하다. 기판 패턴의 도괴가 일어나기 쉬운 미세 구조체로서는, 예컨대 Logic의 FinFet 구조에 있어서의 라인 앤드 스페이스 패턴, DRAM의 STI 구조에 있어서의 라인 앤드 스페이스 패턴이나 아일랜드 패턴, DRAM의 커패시터 구조에 있어서의 필라 패턴, 3D-NAND의 셀 구조에 있어서의 홀 패턴이나 슬릿 패턴 등을 들 수 있다.
상기 (A) 중합체 내의 금속 불순물량이 질량비로 100 ppb 이하인 것이 바람직하고, 10 ppb 이하가 보다 바람직하고, 5 ppb 이하가 더욱 바람직하다.
상기 금속은 Li, Na, Mg, Al, K, Ca, Cr, Mn, Fe, Ni, Cu, Zn, Sn, Pb, Au, Co, Ti, Ag, Cd, V, As, Ba 및 W인 것이 바람직하고, Na, Mg, K, Ca, Mn, Fe, Ni, Cu 및 Ti인 것이 보다 바람직하다. 상기한 각 원소의 금속 불순물로서는, 금속 미립자, 이온, 콜로이드, 착체, 산화물이나 질화물과 같은 형태로, 용해, 미용해에 상관없이 중합체 내에 존재하는 것 모두가 대상이 된다.
각 금속 불순물을 상기 범위로 제어함으로써, 요철 패턴에 충전한 충전막을 드라이 에칭으로 제거한 후의 기판 표면의 금속 불순물량을 저감할 수 있고, 디바이스의 수율 저하 및 신뢰성의 저하를 방지할 수 있다.
상기 중합체에 있어서의 금속의 종류 및 함유량은 ICP-MS법(Inductively Coupled Plasma-Mass Spectrometry) 등에 의해서 측정할 수 있다.
[(B) 잔류 용제 탈리 촉진제]
(B) 잔류 용제 탈리 촉진제는 하기 일반식 (2)로 표시되는 화합물을 함유한다. 이에 따라, 충전막 내의 (A) 중합체와 가교 반응이 진행되고, (A) 중합체가 유지하는 잔류 용제가 충전막 내에서 탈리하기 쉽게 되어, 보이드를 포함하지 않는 충전막의 형성이 가능하게 된다. 또한, 하기 일반식 (2)로 표시되는 화합물이라면 충분한 가교 속도를 갖기 때문에, 본 발명에서는 산발생제를 포함하지 않는다. 여기서 「산발생제」란, 열 또는 빛에 의해서 산을 발생하는 첨가제이며, 예컨대 술포늄염이나 요오도늄염 등의 오늄염 화합물 등을 들 수 있다. 산발생제를 함유하는 경우, 산의 촉매 작용에 의해 (A) 중합체와 (B) 잔류 용제 탈리 촉진제의 가교 반응이 가속적으로 진행하여 발생하는 충전막의 급격한 수축에 의해 기판 패턴에 대한 물리적인 응력이 강하게 작용하여, 기판 패턴의 만곡이 생길 우려나, 또한 잔류 용제의 탈리 완료 전에 충전막의 경화가 완료되기 때문에 경화막 내에 가둬진 잔류 용제가 발포하여, 보이드를 형성할 우려가 있다.
Figure pat00015
(상기 일반식 (2) 중, Q는 단결합 또는 탄소수 1∼20의 q가의 탄화수소기이다. R02는 수소 원자 또는 메틸기이다. q는 1∼5의 정수이다.)
상기 일반식 (2) 중, Q는 단결합 또는 탄소수 1∼20의 q가의 탄화수소기이다. q는 1∼5의 정수이며, 2 또는 3인 것이 보다 바람직하다. Q가 탄소수 1∼20의 q가의 탄화수소기인 경우, Q는 탄소수 1∼20의 탄화수소로부터 q개의 수소를 제외한 q가의 탄화수소기이다. 이 경우의 탄소수 1∼20의 탄화수소로서 보다 구체적으로는, 메탄, 에탄, 프로판, 부탄, 이소부탄, 펜탄, 시클로펜탄, 헥산, 시클로헥산, 메틸펜탄, 메틸시클로헥산, 디메틸시클로헥산, 트리메틸시클로헥산, 벤젠, 톨루엔, 크실렌, 에틸벤젠, 에틸이소프로필벤젠, 디이소프로필벤젠, 메틸나프탈렌, 에틸나프탈렌, 에이코산을 예시할 수 있다.
상기 일반식 (2) 중, R02는 수소 원자 또는 메틸기이며, 바람직하게는 메틸기이다.
상기 일반식 (2)로 표시되는 화합물의 예로서 구체적으로는 하기의 화합물을 예시할 수 있지만, 이들에 한정되지 않는다. 하기 식 중, R02는 상기와 마찬가지다. q=3이면서 또한 R02가 메틸기를 만족하는 경우가, 경화성, 막 두께 균일성 향상 및 잔류 용제 탈리성의 관점에서 바람직하고, 특히 트리페놀메탄, 트리페놀에탄, 1,1,1-트리스(4-히드록시페닐)에탄, 트리스(4-히드록시페닐)-1-에틸-4-이소프로필벤젠의 헥사메톡시메틸화체가 바람직하다.
Figure pat00016
Figure pat00017
상기 (B) 잔류 용제 탈리 촉진제는 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. (B) 잔류 용제 탈리 촉진제의 함유량은, 상기 (A) 중합체의 질량부 100에 대하여 0.1 질량%∼40 질량%이며, 10 질량%∼30 질량%가 바람직하다. 첨가량이 0.1 질량% 미만이면, (A) 중합체와 충분한 가교 반응성을 갖지 않아, 충전막 내의 (A) 중합체가 갖는 잔류 용제의 탈리를 촉진할 수 없다. 한편, 첨가량이 40 질량%를 넘으면, (A) 중합체와 (B) 잔류 용제 탈리 촉진제의 가교 반응이 둔화됨에 따라, 승화물이 발생하며 또한 막 두께의 균일성이 열화한다.
[(C) 유기 용제]
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는 (C) 유기 용제를 함유한다. (C) 유기 용제로서는, 예컨대 케톤계 용제, 아미드계 용제, 에테르계 용제, 에스테르계 용제 및 그 혼합 용제 등을 들 수 있다. 상기한 (A) 중합체 및 (B) 잔류 용제 탈리 촉진제, 그리고 포함되는 경우에는 후술하는 (D) 계면활성제 등이 용해하는 것이라면 특별히 제한은 없다. 구체적으로는 일본 특허공개 2007-199653호 공보의 [0091]∼[0092] 단락에 기재되어 있는 용제 등의 비점이 180℃ 미만인 용제를 사용할 수 있다. 그 중에서도 프로필렌글리콜모노메틸에테르아세테이트, 프로필렌글리콜모노메틸에테르, 2-헵타논, 시클로펜타논, 시클로헥사논 및 이들 중 2종 이상의 혼합물이 바람직하게 이용된다. 유기 용제의 배합량은 (A) 상기 중합체 100 질량부에 대하여 바람직하게는 50∼1,800 부, 보다 바람직하게는 150∼1,500 부이다.
이러한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료라면, 회전 도포로 도포할 수 있기 때문에, 막 두께의 균일성 및 고도의 충전성을 갖는 반도체 기판 패턴 도괴 억제용 충전막으로 된다.
또한, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에는, 유기 용제로서, 상기한 비점이 180℃ 미만인 용제에 고비점 용제를 함유하는 것도 가능하다. 고비점 용제로서는 비점이 180℃ 이상인 유기 용제 1종 이상인 것이 바람직하다(비점이 180℃ 미만인 용제와 비점이 180℃ 이상인 용제의 혼합물). 고비점 용제로서는, 중합체 및/또는 잔류 용제 탈리 촉진제를 용해할 수 있는 것이라면, 탄화수소류, 알코올류, 케톤류, 에스테르류, 에테르류, 염소계 용제 등의 제한은 특별히 없지만, 구체예로서 1-옥탄올, 2-에틸헥산올, 1-노난올, 1-데칸올, 1-운데칸올, 에틸렌글리콜, 1,2-프로필렌글리콜, 1,3-부틸렌글리콜, 2,4-펜탄디올, 2-메틸-2,4-펜탄디올, 2,5-헥산디올, 2,4-헵탄디올, 2-에틸-1,3-헥산디올, 디에틸렌글리콜, 디프로필렌글리콜, 트리에틸렌글리콜, 트리프로필렌글리콜, 글리세린, 아세트산n-노닐, 에틸렌글리콜모노헥실에테르, 에틸렌글리콜모노-2-에틸헥실에테르, 에틸렌글리콜모노페닐에테르, 에틸렌글리콜모노벤질에테르, 디에틸렌글리콜모노에틸에테르, 디에틸렌글리콜모노이소프로필에테르, 디에틸렌글리콜모노-n-부틸에테르, 디에틸렌글리콜모노이소부틸에테르, 디에틸렌글리콜모노헥실에테르, 디에틸렌글리콜모노페닐에테르, 디에틸렌글리콜모노벤질에테르, 디에틸렌글리콜디에틸에테르, 디에틸렌글리콜디부틸에테르, 디에틸렌글리콜부틸메틸에테르, 트리에틸렌글리콜디메틸에테르, 트리에틸렌글리콜모노메틸에테르, 트리에틸렌글리콜-n-부틸에테르, 트리에틸렌글리콜부틸메틸에테르, 트리에틸렌글리콜디아세테이트, 테트라에틸렌글리콜디메틸에테르, 디프로필렌글리콜모노메틸에테르, 디프로필렌글리콜모노-n-프로필에테르, 디프로필렌글리콜모노-n-부틸에테르, 트리프로필렌글리콜디메틸에테르, 트리프로필렌글리콜모노메틸에테르, 트리프로필렌글리콜모노-n-프로필에테르, 트리프로필렌글리콜모노-n-부틸에테르, 에틸렌글리콜모노에틸에테르아세테이트, 에틸렌글리콜모노부틸에테르아세테이트, 디에틸렌글리콜모노메틸에테르아세테이트, 디에틸렌글리콜모노에틸에테르아세테이트, 디에틸렌글리콜모노부틸에테르아세테이트, 트리아세틴, 프로필렌글리콜디아세테이트, 디프로필렌글리콜모노메틸에테르아세테이트, 디프로필렌글리콜메틸-n-프로필에테르, 디프로필렌글리콜메틸에테르아세테이트, 1,4-부탄디올디아세테이트, 1,3-부틸렌글리콜디아세테이트, 1,6-헥산디올디아세테이트, 트리에틸렌글리콜디아세테이트, γ-부티로락톤, 말론산디헥실, 숙신산디에틸, 숙신산디프로필, 숙신산디부틸, 숙신산디헥실, 아디프산디메틸, 아디프산디에틸, 아디프산디부틸 등을 예시할 수 있고, 이들을 단독으로 또는 혼합하여 이용하여도 좋다.
상기 고비점 용제의 비점은, 충전막을 열처리하는 온도에 맞춰 적절하게 선택하면 되며, 첨가하는 고비점 용제의 비점은 180℃∼300℃인 것이 바람직하고, 200℃∼300℃인 것이 보다 바람직하다. 이러한 비점이라면 베이크(열처리)했을 때의 휘발이 적절한 속도로 되어, 충분한 열유동성을 얻을 수 있다. 또한, 베이크 후에는 막 내에 잔존하지 않기 때문에, 에칭 내성 등의 막 물성에 악영향을 미치게 하지 않는다.
또한, 상기 고비점 용제를 사용하는 경우, 고비점 용제의 배합량은, 비점 180℃ 미만인 용제 100 질량부에 대하여 1∼50 질량부로 하는 것이 바람직하다. 이러한 배합량이라면, 베이크 시에 충분한 열유동성을 부여할 수 있어, 막 내에 잔존하지 않아, 에칭 내성 등의 막 물성의 열화로 이어지지 않는다.
이러한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료라면, 상기한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 고비점 용제의 첨가에 의한 유동성이 부여됨으로써, 고도의 충전성을 겸비하는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로 된다.
[(D) 계면활성제]
본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에는, 스핀 코팅에 있어서의 도포성을 향상시키기 위해서 (D) 계면활성제를 첨가할 수 있다. 계면활성제로서는 예컨대 일본 특허공개 2009-269953호 공보의 [0142]∼[0147]에 기재된 것을 이용할 수 있다. 일례로서, 논이온계 계면활성제, 불소계 계면활성제 등을 들 수 있다. 계면활성제를 첨가하는 경우의 첨가량은, 상기 중합체 100 부에 대하여 바람직하게는 0.01∼10 부, 보다 바람직하게는 0.05∼5 부이다.
[금속 불순물량]
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, 기판 패턴의 오염을 저감한다는 관점에서, 금속 불순물을 되도록이면 함유하지 않는 것이 바람직하다. 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 금속 불순물량이 질량비로 10 ppb 이하가 바람직하고, 5 ppb 이하가 보다 바람직하고, 3 ppb 이하가 더욱 바람직하고, 1 ppb 이하가 특히 바람직하다. 하한값에 대해서는 특별히 한정되지 않고, 낮을수록 낮을수록 바람직하지만, 예를 들면 1 ppt 이상으로 할 수 있다.각 금속의 불순물량을 상기 범위로 제어함으로써, 요철 패턴에 충전한 충전막을 드라이 에칭으로 제거한 후의 기판 표면의 금속 불순물량을 저감할 수 있다.
상기 금속은 Li, Na, Mg, Al, K, Ca, Cr, Mn, Fe, Ni, Cu, Zn, Sn, Pb, Au, Co, Ti, Ag, Cd, V, As, Ba 및 W인 것이 바람직하고, Na, Mg, K, Ca, Mn, Fe, Ni, Cu 및 Ti인 것이 보다 바람직하다. 상기한 각 원소의 금속 불순물로서는, 금속 미립자, 이온, 콜로이드, 착체, 산화물이나 질화물과 같은 형태로, 용해, 미용해에 상관없이 반도체 기판 패턴 도괴 억제용 충전막 형성 재료 내에 존재하는 것 모두가 대상이 된다.
각 금속의 불순물량을 상기 범위로 제어함으로써, 요철 패턴에 충전한 충전막을 드라이 에칭으로 제거한 후의 기판 표면의 금속 불순물량을 저감할 수 있어, 디바이스의 수율 저하 및 신뢰성의 저하를 방지할 수 있다.
요철 패턴에 충전한 충전막을 드라이 에칭으로 제거한 후의 기판 표면의 상기 금속 불순물량은 2.0×10E+10 atoms/cm2 이하가 바람직하고, 1.0×10E+10 atoms/cm2 이하가 보다 바람직하다. 하한값에 대해서는 특별히 한정되지 않고, 낮을수록 낮을수록 바람직하지만, 예를 들면 1.0×10E+8 atoms/cm2 이상으로 할 수 있다.상기 충전막 제거 후의 기판 표면에 있어서의 금속 함유량은 이아스사 제조 Expert VPD-ICP-MS 등에 의해서 측정할 수 있다.
[반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 제조 방법]
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, (A) 중합체, (B) 잔류 용제 탈리 촉진제, (C) 유기 용제 및 필요에 따라서 배합되는 임의 성분을 혼합한 후, 얻어진 용액을 예컨대 구멍 직경 0.02 ㎛ 정도의 필터로 여과함으로써 제조할 수 있다. 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 고형분 농도의 하한으로서는, 0.1 질량%가 바람직하고, 3 질량%가 보다 바람직하고, 5 질량%가 더욱 바람직하다. 상기 고형분 농도의 상한으로서는, 50 질량%가 바람직하고, 40 질량%가 보다 바람직하고, 35 질량%가 더욱 바람직하다. 여기서, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 있어서의 「고형분」이란, (C) 유기 용제 이외의 성분을 말한다.
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 고형분 농도를 상기 범위로 함으로써, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 도막의 막 두께를 하한 50 nm에서부터 상한 6000 nm까지 형성하는 것이 가능하기 때문에, 기판 패턴의 도괴가 일어나기 쉬운 다양한 미세 구조체의 충전막으로서 유용하다. 기판 패턴의 도괴가 일어나기 쉬운 미세 구조체로서는, 예컨대 Logic의 FinFet 구조에 있어서의 라인 앤드 스페이스 패턴, DRAM의 STI 구조에 있어서의 라인 앤드 스페이스 패턴이나 아일랜드 패턴, DRAM의 커패시터 구조에 있어서의 필라 패턴, 3D-NAND의 셀 구조에 있어서의 홀 패턴이나 슬릿 패턴 등을 들 수 있다.
또한, 얻어진 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, 나일론 필터(예컨대 나일론66막을 여과 미디어에 이용한 필터), 이온 교환 필터, 또는 제타 전위에 의한 흡착 작용을 이용한 필터에 의해 추가로 여과하는 것이 바람직하다. 이와 같이, 나일론 필터, 이온 교환 필터, 또는 제타 전위에 의한 흡착 작용을 이용한 필터에 의해 여과함으로써, 간편하면서도 또한 확실하게 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료 내의 금속의 함유량을 저감할 수 있어, 금속 함유량이 비교적 적은 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 저비용으로 얻을 수 있다. 또, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, 예컨대 수세, 액액 추출 등의 화학적 정제법이나, 화학적 정제법과 초여과, 원심 분리 등의 물리적 정제법과의 조합 등의 공지된 방법에 의한 정제에 의해서도 상기 금속 함유량을 저감할 수 있다.
<반도체 기판의 처리 방법>
본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용한, 예컨대 어스펙트비가 5 이상인 고어스펙트비를 갖는 반도체 기판의 패턴 도괴 억제 프로세스에 있어서, 도 1을 이용하여 구체적으로 나타내면 하기와 같다.
상기 반도체 기판의 처리 방법은, 표면에 요철 패턴이 형성된 반도체 기판을 건조시키는 처리를 행하는 방법으로서,
(1) 상기 패턴이 형성된 반도체 기판(1)을 세정액(2)으로 세정하는 공정, 또는 상기 패턴이 형성된 반도체 기판을 세정액(2)으로 세정한 후, 린스액(2)으로 치환하는 공정(도 1(A)),
(2) 상기한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하여, 상기 세정액(2) 또는 린스액(2)을 치환하여, 충전막(3)을 충전하는 공정(도 1(B)),
(3) 상기 충전막(3)을 100℃ 이상 600℃ 이하의 온도에서 10∼600초간의 범위에서 열처리함으로써 경화시키는 공정(경화한 충전막(3a), 도 1(C)),
(4) 드라이 에칭에 의해, 상기 반도체 기판으로부터 상기 경화한 충전막(3a)을 제거하는 공정(충전막 제거 후의 반도체 기판(1a), 도 1(D))
을 포함함으로써 상기 반도체 기판을 건조시키는 처리 방법인 것이 바람직하다.
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용한 반도체 기판의 처리 방법으로서는, 바람직하게는 웨트 에칭 또는 드라이 에칭의 공정에 이어서, 세정액을 이용하여 반도체 기판을 세정하는 세정 공정과 린스액을 이용하여 반도체 기판을 린스하는 린스 공정에서 선택되는 적어도 1종의 공정을 행한 후에, 전술한 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 패턴이 형성된 반도체 기판에 도포하여, 건조하는 것이 바람직하다. 이 경우, 상기 세정액 또는 린스액이 기판 상에 유지되고 있는 동안에, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 도포하여, 세정액 또는 린스액과 치환함으로써, 도막을 형성하는 것이더욱 바람직하다. 상기 반도체 기판의 처리 방법은, 전술한 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하기 때문에, 반도체 기판 패턴의 도괴 억제성 및 충전막 제거 후의 반도체 기판 표면의 저금속성이 우수하다.
본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, 반도체 기판 패턴을 충전 후에 다층 레지스트 프로세스의 레지스트 하층막으로서 도 2와 같은 처리 방법에도 적용할 수 있다.
표면에 요철 패턴이 형성된 반도체 기판을 건조시키며 또한 상기 반도체 기판에 상기 요철 패턴과는 다른 요철 패턴을 형성하는 처리를 행하는 방법으로서,
(1) 상기 패턴이 형성된 반도체 기판(고어스펙트비의 패턴(Pattern-A)을 갖는 반도체 기판(4))을 세정액으로 세정하는 공정, 또는 상기 패턴이 형성된 반도체 기판을 세정액으로 세정 후, 린스액으로 치환하는 공정,
(2) 상기한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하여, 상기 세정액 또는 린스액을 치환하여, 충전막(5)을 충전하는 공정(도 2(E)),
(3) 상기 충전막을 100℃ 이상 600℃ 이하의 온도에서 10∼600초간의 범위에서 열처리함으로써 경화시키는 공정(경화한 충전막(5a), 도 2(F)),
(4) 상기 경화한 충전막(5a) 상에 규소 함유 레지스트 중간막 재료를 이용하여 규소 함유 레지스트 중간막(6)을 형성하는 공정(도 2(G)),
(5) 상기 규소 함유 레지스트 중간막(6) 상에 포토레지스트 조성물을 이용하여 레지스트 상층막(7)을 형성하는 공정(도 2(H)),
(6) 상기 레지스트 상층막에 회로 패턴(7a)을 형성하는 공정(도 2(I)),
(7) 상기 회로 패턴(7a)이 형성된 레지스트 상층막을 마스크로 하여 상기 규소 함유 레지스트 중간막에 에칭으로 패턴 전사하는 공정(규소 함유 레지스트 중간막 패턴(6a), 도 2(J)),
(8) 상기 패턴이 전사된 규소 함유 레지스트 중간막을 마스크로 하여 상기 경화한 충전막에 에칭으로 패턴 전사하는 공정(충전막 패턴(5b), 도 2(K)),
(9) 상기 패턴이 전사된 경화한 충전막을 마스크로 하여 상기 표면에 요철 패턴이 형성된 반도체 기판에 에칭으로 상기 요철 패턴과는 다른 요철 패턴을 형성하는 공정(반도체 기판 패턴(Pattern-B 형성 후)(4a), 도 2(L)),
(10) 드라이 에칭에 의해, 상기 반도체 기판으로부터 상기 경화한 충전막을 제거하는 공정(도 2(M))
을 포함하는 것을 특징으로 하는 반도체 기판의 처리 방법을 제공한다.
이와 같이, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 도공한 충전막은, 표면에 요철 패턴이 형성된 반도체 기판의 레지스트 하층막으로서도 적합하게 이용할 수 있다. 가열 처리한 상기 충전막은 용제 내성이 우수하기 때문에, 충전막을 제거하지 않고서 충전막 상에 규소 함유 중간막(규소 함유 레지스트 중간막, 무기 하드 마스크 중간막)을 성막하고, 그 위에 통상의 유기계 포토레지스트막을 레지스트 상층막으로서 형성한 다층 레지스트 프로세스 등의 다양한 패턴 형성 방법에 이용할 수 있다. 포토레지스트 조성물을 이용하여 형성한 회로 패턴을 에칭에 의한 전사로, 상기 충전막이 도공되어 있는 요철 패턴이 형성된 반도체 기판 패턴에 형성한 후, 상기 충전막을 드라이 에칭으로 제거하는 것이 가능하다. 이와 같이 청정도가 높은 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 제거하지 않고서 다층 레지스트 프로세스의 레지스트 하층막으로서 계속해서 사용함으로써, 반도체 기판 세정 후에 도공한 반도체 기판 패턴 도괴 억제용 충전막의 제거와 다층 레지스트 프로세스용 레지스트 하층막의 도포 공정의 생략이 가능하다. 또는, 2-프로판올을 이용한 건조 등, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 사용하지 않는 건조 공정을 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로 치환함으로써, 건조 공정을 생략하는 것이 가능하여, 프로세스의 합리화에 공헌할 수 있다. 또, 반도체 기판을 건조시키는 용도에 한하지 않고, 반도체 장치의 제조 공정에서 반도체 기판 건조 후의 반도체 기판 패턴을 충전하는 용도로 사용되는 다층 레지스트 프로세스의 레지스트 하층막으로서도 이용할 수 있다.
상기 다층 레지스트 프로세스로서는, 규소 함유 2층 레지스트 프로세스, 규소 함유 중간막을 이용한 3층 레지스트 프로세스, 또는 규소 함유 중간막 및 유기 박막을 이용한 4층 레지스트 프로세스, 규소를 포함하지 않는 2층 레지스트 프로세스 등을 들 수 있지만, 반사 방지 성능과 비용의 관점에서 규소 함유 중간막을 이용한 3층 레지스트 프로세스가 바람직하다.
상기 다층 레지스트 프로세스의 규소 함유 레지스트 중간막으로서는, 폴리실세스퀴옥산 베이스의 중간막도 바람직하게 이용된다. 규소 함유 레지스트 중간막에 반사 방지 효과를 갖게 함으로써 반사를 억제할 수 있다. 반사 방지 효과가 있는 규소 함유 레지스트 중간막으로서는, 248 nm, 157 nm 노광용으로서는 안트라센, 193 nm 노광용으로서는 페닐기 또는 규소-규소 결합을 갖는 흡광기를 팬던트하여, 산 혹은 열로 가교하는 폴리실세스퀴옥산이 바람직하게 이용된다.
이 경우, CVD법보다도 스핀코트법에 의한 규소 함유 레지스트 중간막의 형성 쪽이 간편하고 비용적인 메리트가 있다.
충전막 상에 무기 하드 마스크 중간막을 형성하는 경우는, CVD법이나 ALD법등으로 규소산화막, 규소질화막 및 규소산화질화막(SiON막)을 형성할 수 있다. 예컨대 규소질화막의 형성 방법으로서는 일본 특허공개 2002-334869호 공보, 국제공개 제2004/066377호에 기재되어 있다. 무기 하드 마스크 중간막의 막 두께는 5∼200 nm가 바람직하고, 보다 바람직하게는 10∼100 nm이다. 또한, 무기 하드 마스크 중간막으로서는 반사 방지막으로서의 효과가 높은 SiON막이 가장 바람직하게 이용된다. SiON막을 형성할 때의 반도체 기판 온도는 300∼500℃가 되기 때문에, 충전막으로서는 300∼500℃의 온도에 견딜 필요가 있다.
상기 다층 레지스트 프로세스에 있어서의 레지스트 상층막은, 포지티브형이나 네거티브형의 어느 것이라도 좋고, 통상 이용되고 있는 포토레지스트 조성물과 같은 것을 이용할 수 있다. 포토레지스트 조성물을 스핀코트한 후, 프리베이크를 행하는데, 60∼180℃에서 10∼300초의 범위가 바람직하다. 그 후, 통상의 방법에 따라서, 노광을 행하고, 또한 포스트 익스포져 베이크(PEB), 현상을 행하여, 레지스트 상층막 패턴을 얻는다. 또한, 레지스트 상층막의 두께는 특별히 제한되지 않지만, 30∼500 nm가 바람직하고, 특히 50∼400 nm가 바람직하다.
상기 다층 레지스트 프로세스에 있어서의 레지스트 상층막의 회로 패턴(레지스트 상층막 패턴)의 형성에 있어서는, 파장이 10 nm 이상 300 nm 이하인 빛을 이용한 리소그래피, 전자선에 의한 직접 묘화, 나노 임프린팅 또는 이들의 조합에 의해서 회로 패턴을 형성하는 것이 바람직하다.
또, 노광광으로서는, 파장 300 nm 이하의 고에너지선, 구체적으로는 원자외선, KrF 엑시머 레이저광(248 nm), ArF 엑시머 레이저광(193 nm), F2 레이저광(157 nm), Kr2 레이저광(146 nm), Ar2 레이저광(126 nm), 3∼20 nm의 연X선(EUV), 전자빔(EB), 이온빔, X선 등을 들 수 있다.
또한, 회로 패턴의 형성에 있어서, 알칼리 현상 또는 유기 용제에 의해서 회로 패턴을 현상하는 것이 바람직하다.
상기 요철 패턴이 형성된 반도체 기판의 세정에 이용하는 세정액으로서는, 황산 이온 함유 박리액, 염소 이온 함유 세정액, 불소 이온 함유 세정액, 질소 화합물 함유 알칼리성 세정액, 인산 함유 세정액 등을 들 수 있다. 상기 세정액은 과산화수소를 함유하는 것이 바람직하다. 2종 이상의 세정액에 의한 세정 공정을 연속하여 행하여도 좋다. 황산 이온 함유 세정액으로서는, 과산화수소와 황산을 혼합한 황산과수(SPM)가 바람직하며, 레지스트 등의 유기물의 제거에 적합하다. 염소 이온 함유 세정액으로서는, 과산화수소와 염산의 혼합 수용액(SC-2)이 바람직하며, 금속의 제거에 적합하다. 불소 이온 함유 세정액으로서는, 불화수소산과 불화암모늄의 혼합 수용액을 들 수 있다. 질소 화합물 함유 알칼리성 세정액으로서는, 과산화 수소와 암모니아의 혼합 수용액(SC-1)이 바람직하며, 파티클의 제거에 적합하다.
상기 요철 패턴이 형성된 반도체 기판의 린스에 이용하는 린스액으로서는 초순수 또는 수용성 알코올 등을 들 수 있다. 수용성 알코올로서는 2-프로판올이 바람직하다. 2종 이상의 린스액에 의한 린스 공정을 연속하여 행하여도 좋고, 초순수로 린스한 후에 2-프로판올로 치환하는 알코올 린스 처리를 행하고, 그 후에 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 도공하는 것이 바람직하다.
상기 세정액 또는 린스액이, 물, 수용성 알코올 및 불소 화합물 중 어느 하나 이상을 포함하는 액체인 것이 바람직하다.
반도체 기판에 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 도포하는 방법은 특별히 한정되지 않고, 예컨대 회전 도포, 유연(流延) 도포, 롤 도포 등의 적절한 방법으로 실시할 수 있다.
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 도공한 도막의 건조 방법으로서는, 특별히 한정되는 것은 아니지만, 통상 대기 분위기 하에서 가열함으로써 이루어진다. 가열 온도의 하한으로서는, 특별히 한정되지 않지만, 40℃가 바람직하고, 60℃가 보다 바람직하고, 100℃가 더욱 바람직하다. 가열 온도의 상한으로서는, 400℃가 바람직하고, 350℃가 보다 바람직하고, 300℃가 더욱 바람직하다. 가열 시간의 하한으로서는, 15초가 바람직하고, 30초가 보다 바람직하고, 45초가 더욱 바람직하다. 가열 시간의 상한으로서는, 1,200초가 바람직하고, 600초가 보다 바람직하고, 300초가 더욱 바람직하다.
이와 같이, 요철 패턴이 형성된 반도체 기판에 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 도포하여 건조함으로써, 상기 패턴의 오목부에 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 충전하는 것이 가능하게 되어, 패턴이 이웃하는 패턴에 접촉하는 패턴의 도괴를 억제할 수 있게 된다. 또한, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는, (A) 중합체를 이용하고 있기 때문에, 가열 처리에 동반되는 (B) 잔류 용제 탈리 촉진제와의 가교 반응에 의해 고분자량화할 수 있고, 그 결과, 상기 충전막에 내열성을 부여할 수 있다. 이러한 충전막은, 반도체 기판 상에서 드라이 에칭 등으로 제거할 때에 일부 또는 전체가 고온화했다고 해도 열융해를 억제하여 강도를 유지하기 쉽기 때문에, 반도체 기판 패턴의 도괴를 억제하면서 확실하게 드라이 에칭 등으로 제거할 수 있다.
베이크 분위기로서는, 공기 중뿐만 아니라, N2, Ar, He 등의 불활성 가스를 봉입하여도 좋다. 이때, 산소 농도 0.1% 미만의 분위기로 할 수 있다. 또한, 베이크 온도 등은 상기와 같게 할 수 있다. 상기 요철 패턴이 형성된 반도체 기판이 산소 분위기 하에서의 가열에 불안정한 소재를 포함하는 경우라도, 상기 반도체 기판의 열화를 일으키는 일 없이 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 가교 반응을 촉진시킬 수 있다.
상기 요철 패턴이 형성된 반도체 기판으로서는, 레지스트 패턴 이외의 반도체 기판 상에 형성된 패턴이라면 특별히 한정되는 것은 아니지만, 적어도 한쪽의 면에 반도체 기판 패턴이 형성되어 있고, 규소 원자 또는 금속 원자를 포함하는 반도체 기판이 바람직하며, 금속, 금속질화물, 금속산화물, 실리콘산화물, 실리콘질화막, 실리콘 또는 이들의 혼합물을 주성분으로 하는 반도체 기판이 보다 바람직하다. 여기서 「주성분」이란, 가장 함유량이 많은 성분이며, 예컨대 함유량이 50 질량% 이상인 성분을 가리킨다. 상기 금속 원자는, 티탄, 텅스텐, 하프늄, 지르코늄, 크롬, 게르마늄, 구리, 은, 금, 알루미늄, 인듐, 갈륨, 비소, 팔라듐, 철, 탄탈, 이리듐, 코발트, 망간, 몰리브덴 등을 들 수 있다.
상기 반도체 기판 패턴을 구성하는 재질로서는, 예컨대 상기 반도체 기판의 재질로서 예시한 것과 같은 것 등을 들 수 있다.
상기 반도체 기판 패턴의 형상으로서는, 특별히 한정되지 않지만, 라인 앤드 스페이스 패턴, 아일랜드 패턴, 홀 패턴, 필라 패턴, 슬릿 패턴 등의 미세 구조체를 들 수 있다. 상기 라인 앤드 스페이스 패턴 및 아일랜드 패턴의 평균 간격의 상한으로서는, 300 nm가 바람직하고, 100 nm가 보다 바람직하고, 50 nm가 더욱 바람직하고, 30 nm가 특히 바람직하다. 상기 홀 패턴 및 필라 패턴의 평균 간격의 상한으로서는, 300 nm가 바람직하고, 150 nm가 보다 바람직하고, 100 nm가 더욱 바람직하다. 상기 슬릿 패턴의 평균 간격의 상한으로서는, 2,000 nm가 바람직하고, 1,500 nm가 보다 바람직하다. 이러한 미소 간격의 패턴이 형성된 반도체 기판에 상기 반도체 기판의 처리 방법을 적용함으로써, 우수한 반도체 기판 패턴의 도괴 억제성을 최대한으로 발휘할 수 있다.
상기 라인 앤드 스페이스 패턴 및 아일랜드 패턴의 평균 높이의 하한으로서는, 100 nm가 바람직하고, 200 nm가 보다 바람직하고, 300 nm가 더욱 바람직하고, 400 nm가 특히 바람직하다. 상기 반도체 기판의 라인 앤드 스페이스 및 아일랜드의 평균 폭(예컨대 높이 방향 중앙부 기준)의 상한으로서는, 50 nm가 바람직하고, 40 nm가 보다 바람직하고, 30 nm가 더욱 바람직하고, 20 nm가 특히 바람직하다. 상기 반도체 기판의 어스펙트비(패턴의 평균 높이/패턴의 평균 폭)의 하한으로서는, 5가 바람직하고, 10이 보다 바람직하고, 15가 더욱 바람직하고, 20이 특히 바람직하다.
상기 홀 패턴의 평균 높이의 하한으로서는, 3,000 nm가 바람직하고, 5,000 nm가 보다 바람직하고, 7,000 nm가 더욱 바람직하고, 10,000 nm가 특히 바람직하다. 상기 반도체 기판의 홀의 평균 폭(예컨대 높이 방향 중앙부 기준)의 상한으로서는, 300 nm가 바람직하고, 150 nm가 보다 바람직하고, 100 nm가 더욱 바람직하다. 상기 반도체 기판의 어스펙트비(패턴의 평균 높이/패턴의 평균 폭)의 하한으로서는, 10이 바람직하고, 30이 보다 바람직하고, 50이 더욱 바람직하고, 100이 특히 바람직하다.
상기 필라 패턴의 평균 높이의 하한으로서는, 100 nm가 바람직하고, 200 nm가 보다 바람직하고, 300 nm가 더욱 바람직하고, 400 nm가 특히 바람직하다. 상기 반도체 기판의 필라의 평균 폭(예컨대 높이 방향 중앙부 기준)의 상한으로서는, 50 nm가 바람직하고, 40 nm가 보다 바람직하고, 30 nm가 더욱 바람직하고, 20 nm가 특히 바람직하다. 상기 반도체 기판의 어스펙트비(패턴의 평균 높이/패턴의 평균 폭)의 하한으로서는, 5가 바람직하고, 10이 보다 바람직하고, 15가 더욱 바람직하고, 20이 특히 바람직하다.
상기 슬릿 패턴의 평균 높이의 하한으로서는, 3,000 nm가 바람직하고, 5,000 nm가 보다 바람직하고, 7,000 nm가 더욱 바람직하고, 10,000 nm가 특히 바람직하다. 상기 반도체 기판의 슬릿의 평균 폭(예컨대 높이 방향 중앙부 기준)의 상한으로서는, 500 nm가 바람직하고, 300 nm가 보다 바람직하고, 150 nm가 더욱 바람직하다. 상기 반도체 기판의 어스펙트비(패턴의 평균 높이/패턴의 평균 폭)의 하한으로서는, 3이 바람직하고, 5가 보다 바람직하고, 10이 더욱 바람직하고, 15가 특히 바람직하다.
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는 상기 미세 구조체의 종류를 불문하고 널리 적용할 수 있다.
또한, 본 발명에서는, 상기한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하여, 표면에 요철 패턴이 형성된 반도체 기판의 어스펙트비가 5 이상인 기판을 충전하여 충전막을 형성하는 공정과, 상기 충전막을 제거하는 공정을 갖는 반도체 기판의 처리 방법으로 하는 것이 바람직하다. 이 때, 반도체 기판의 어스펙트비의 상한값은 특별히 한정되지 않지만, 예를 들면 100 이하로 할 수있다.
또, 상기 반도체 기판 패턴 도괴 억제용 형성 재료를 도포함으로써 형성되는 도막은 패턴의 오목부를 매립할 수 있는 것이 바람직하다. 즉, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료는 충전막으로서 적합하게 이용할 수 있다. 또한, 도막의 두께로서는, 특별히 한정되는 것은 아니지만, 반도체 기판 패턴의 볼록부 표면 상에 있어서의 도막의 평균 두께의 하한으로서는, 0.01 ㎛가 바람직하고, 0.02 ㎛가 보다 바람직하고, 0.05 ㎛가 더욱 바람직하다. 상기 평균 두께의 상한으로서는, 5 ㎛가 바람직하고, 3 ㎛가 보다 바람직하고, 2 ㎛가 더욱 바람직하고, 0.5 ㎛가 특히 바람직하다.
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 의해서 형성된 반도체 기판 상의 도막은 기상(氣相) 상태에서 제거할 수 있다. 이 제거에는, 예컨대 가열 처리, 플라즈마 처리, 드라이 에칭(애싱), 자외선 조사, 전자선 조사 등을 이용할 수 있지만, 드라이 에칭(애싱)에 의한 제거가 바람직하다.
드라이 에칭은 공지된 드라이 에칭 장치를 이용하여 행할 수 있다. 드라이 에칭에서 이용하는 에칭 가스로서는, 에칭되는 상기 기판 패턴 도괴 억제용 충전막의 원소 조성 등에 의해 적절하게 선택할 수 있는데, 예컨대 CHF3, CF4, C2F6, C3F8, SF6 등의 불소계 가스, Cl2, BCl3 등의 염소계 가스, O2, O3, H2O 등의 산소계 가스, H2, NH3, CO, CO2, CH4, C2H2, C2H4, C2H6, C3H4, C3H6, C3H8, HF, HI, HBr, HCl, NO, BCl3 등의 환원성 가스, He, N2, Ar 등의 불활성 가스 등을 이용할 수 있다. 또한, 이들 가스는 혼합하여 이용할 수도 있다.
실시예
이하, 합성예, 실시예 및 비교예를 나타내어 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 이들에 의해서 한정되는 것은 아니다. 또, 분자량 및 분산도로서는, 테트라히드로푸란을 용리액으로 한 겔 퍼미에이션 크로마토그래피(GPC)에 의한 폴리스티렌 환산의 중량 평균 분자량(Mw), 수평균 분자량(Mn)을 구하여, 분산도(Mw/Mn)를 구했다.
[화합물의 합성]
중합체(A-1)의 합성
질소 분위기 하에, 메타크레졸 216.3 g, 37% 포름알데히드 용액 130.0 g, 옥살산 10.8 g, 디옥산 200 g을 가하여, 내부 온도 100℃에서 24시간 반응을 행했다. 반응 종료 후, 실온까지 냉각하여 MIBK(메틸이소부틸케톤) 2,000 ml를 가하고, 순수 500 ml로 6회 세정을 행했다. 유기층을 회수하여, 감압 건고함으로써, 중합체(A-1)를 얻었다. GPC에 의해 중량 평균 분자량(Mw), 분산도(Mw/Mn)를 구한 바, Mw=7,000, Mw/Mn=7.5였다.
Figure pat00018
중합체(A-2)의 합성
질소 분위기 하에, 1,5-디히드록시나프탈렌 160.2 g, 37% 포름알데히드 용액 64.9 g, PGME(프로필렌글리콜모노메틸에테르) 300 g을 가하여, 내부 온도 100℃에서 균일화했다. 그 후, 미리 혼합하여 균일화한 파라톨루엔술폰산·일수화물 8.0 g과 PGME 8.0 g의 혼합액을 천천히 적하하여, 내부 온도 80℃에서 8시간 반응을 행했다. 반응 종료 후, 실온까지 냉각하여 MIBK 2,000 ml를 가하고, 순수 500 ml로 6회 세정을 행하여, 유기층을 감압 건고했다. 잔사에 THF 300 g을 가하여 균일 용액으로 한 후, 헥산 2,000 g에 정출(晶出)했다. 침강한 결정을 여과로 분별하고, 헥산 500 g으로 2회 세정을 행하여 회수했다. 회수한 결정을 70℃에서 진공 건조함으로써 중합체(A-2)를 얻었다. GPC에 의해 중량 평균 분자량(Mw), 분산도(Mw/Mn)를 구한 바, Mw=4,000, Mw/Mn=3.0이었다.
Figure pat00019
중합체(A-3)의 합성
질소 분위기 하에, 중합체(A-1) 100.0 g, 탄산칼륨 172.3 g, DMF 500 g을 가하여, 내부 온도 50℃에서 균일 분산액으로 했다. 프로파르길브로미드 119.0 g을 천천히 가하여, 내부 온도 50℃에서 24시간 반응을 행했다. 반응액에 메틸이소부틸케톤 1,000 ml와 순수 1,000 g을 가하여 석출한 염을 용해시킨 후, 분리한 물층을 제거했다. 또한 유기층을 3% 질산 수용액 300 g 및 순수 300 g으로 6회 세정을 행한 후, 유기층을 감압 건고했다. 잔사에 THF 300 g을 가하여 균일 용액으로 한 후, 헥산 2,000 g에 정출했다. 침강한 결정을 여과로 분별하고, 헥산 500 g으로 2회 세정을 행하여 회수했다. 회수한 결정을 70℃에서 진공 건조함으로써 중합체(A-3)를 얻었다. GPC에 의해 중량 평균 분자량(Mw), 분산도(Mw/Mn)를 구한 바, Mw=10,000, Mw/Mn=3.1이었다.
Figure pat00020
중합체(A-4)의 합성
질소 분위기 하에, 페놀 188.2 g, 37% 포름알데히드 용액 48.7 g, 옥살산 9.4 g, 디옥산 200 g을 가하여, 내부 온도 100℃에서 24시간 반응을 행했다. 반응 종료 후, 실온까지 냉각하여 MIBK 2,000 ml를 가하고, 순수 500 ml로 6회 세정을 행했다. 유기층을 회수하고, 내부 온도 150℃, 2 mmHg까지 감압하여 수분, 용제, 잔류하는 모노머를 감압 제거하여, 중합체(A-4)를 얻었다. GPC에 의해 중량 평균 분자량(Mw), 분산도(Mw/Mn)를 구한 바, Mw=1,500, Mw/Mn=1.5였다.
Figure pat00021
중합체(A-5)의 합성
질소 분위기 하에, 페놀 188.2 g, 37% 포름알데히드 용액 113.6 g, 옥살산 9.4 g, 디옥산 200 g을 가하여, 내부 온도 100℃에서 24시간 반응을 행했다. 반응 종료 후, 실온까지 냉각하여 MIBK 2,000 ml를 가하고, 순수 500 ml로 6회 세정을 행했다. 유기층을 회수하고, 수량 환산으로 약 25 wt%가 될 때까지 농축 후, 메탄올/순수의 1:1(중량비)의 혼합액 1,000 g을 교반하면서 첨가하여 중합체를 침전시켰다. 1시간 정치 후, 웃물액을 데칸테이션했다. 침전물을 회수하여, 감압 건고함으로써, 중합체(A-5)를 얻었다. GPC에 의해 중량 평균 분자량(Mw), 분산도(Mw/Mn)를 구한 바, Mw=10,000, Mw/Mn=1.5였다.
Figure pat00022
중합체(A-6)의 합성
질소 분위기 하에, 2-비닐나프탈렌 60.0 g, 비닐벤질알코올 40.0 g, 메틸에틸케톤 300 g 및 2,2-아조비스이소부티르산디메틸 5.0 g을 가하여, 내부 온도 80℃에서 8시간 반응을 행했다. 반응 종료 후, 실온까지 냉각하여, 헵탄 3,000 g에 정출했다. 침강한 결정을 여과로 분별하고, 헵탄 500 g으로 2회 세정을 행하여 회수했다. 회수한 결정을 70℃에서 진공 건조함으로써 중합체(A-6)를 얻었다. GPC에 의해 중량 평균 분자량(Mw), 분산도(Mw/Mn)를 구한 바, Mw=4,500, Mw/Mn=2.0였다.
Figure pat00023
[반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 조제]
반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 조제에 이용한 각 성분을 이하에 나타낸다.
[(A) 중합체]
이하에 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 이용한 (A) 중합체(A-1)∼(A-6)를 나타낸다.
Figure pat00024
[(B) 잔류 용제 탈리 촉진제]
이하에 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 이용한 각 (B) 잔류 용제 탈리 촉진제를 나타낸다.
Figure pat00025
[조성물 FM-1]
(A) 중합체로서의 (A-1) 100 질량부와, (B) 잔류 용제 탈리 촉진제로서의 (B-1) 15 질량부와, (D) 계면활성제로서의 (D-1) FC-4430(3M사 제조) 0.25 질량부를 (C) 유기 용제로서의 (C-1) 프로필렌글리콜모노메틸에테르아세테이트(PGMEA) 1,150 질량부에 용해시켰다. 얻어진 용액을 구멍 직경 0.02 ㎛의 멤브레인 필터로 여과함으로써 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1)를 조제했다.
[조성물 FM-2∼4 및 비교 FM-1∼11]
각 성분의 종류 및 함유량을 표 1∼3에 나타내는 것과 같이 한 것 이외에는, FM-1과 같은 식으로 조작하여, 각 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 조제했다. 또, 표 1∼3 중, 「-」는 해당하는 성분을 사용하지 않았음을 나타낸다. 산발생제(TAG)에는 하기 식 (E-1)을 사용하고, 고비점 용제(C-2)에는 1,6-디아세톡시헥산: 비점 260℃을 이용했다.
Figure pat00026
Figure pat00027
Figure pat00028
Figure pat00029
<충전막의 형성>
표면에 요철 패턴이 형성된 반도체 기판의 면에, FM-1∼4 및 비교 FM-3∼11에서 조제한 각 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 도포하고, 대기 중 250℃에서 60초간 베이크하여 충전막을 형성했다. 상기 반도체 기판으로서는, 다른 요철 패턴이 형성된 3종류(반도체 기판 A∼C)의 실리콘 웨이퍼를 이용했다.
반도체 기판 A: 높이가 6,000 nm, 라인의 평균 폭이 150 nm, 각 라인 사이의 평균 피치가 400 nm인 어스펙트비 40의 라인 앤드 스페이스 패턴을 갖는 실리콘 웨이퍼.
반도체 기판 B: 높이가 8,000 nm, 홀의 평균 폭이 380 nm, 각 홀 사이의 평균 피치가 500 nm인 어스펙트비 20의 홀 패턴을 갖는 실리콘 웨이퍼.
반도체 기판 C: 높이가 400 nm, 라인의 평균 폭이 30 nm, 각 라인 사이의 평균 피치가 45 nm인 어스펙트비 13의 라인 앤드 스페이스 패턴을 갖는 실리콘 웨이퍼.
FM-1∼4 및 비교 FM-1∼11의 각 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 관해서, 이하의 방법에 의해 막 두께 균일성, 충전성, 패턴 도괴 억제성을 평가했다. 또한, 실시예 4-1 및 비교예 4-1에 관해서, 이하의 방법에 의해 충전막 제거 후의 반도체 기판 표면의 금속 불순물량을 평가했다.
[막 두께 균일성]
상기 충전막(FM-1∼4 및 비교 FM-3∼11)이 형성된 실리콘 웨이퍼 기판의 단면을 잘라내고, FE-SEM(히타치하이테크놀로지즈사의 「S4800」)을 이용하여 각 충전막의 막 두께 균일성을 평가했다. 비교예 1-1∼1-2에서는, 충전막이 형성되지 않았기 때문에, 도포성 평가는 하지 않았다. 평가 부위는 하기에 나타낸다.
반도체 기판 A: 요철 패턴 밀집부에 있어서의 패턴 상의 막 두께이며, 실리콘 웨이퍼 기판의 중심부의 막 두께 1과 외주부의 막 두께 2를 계측하여, 막 두께 1과 막 두께 2의 막 두께의 차가 60 nm 이하인 경우를 「A」(매우 양호), 61∼90 nm인 경우를 「B」(양호), 91 nm 이상인 경우를 「C」(불량)라고 평가했다.
반도체 기판 B: 실리콘 웨이퍼 기판의 중심부의 막 두께 1과 외주부의 막 두께 2를 계측하여, 막 두께 1과 막 두께 2의 막 두께의 차가 100 nm 이하인 경우를 「A」(매우 양호), 101∼150 nm인 경우를 「B」(양호), 151 nm 이상인 경우를 「C」(불량)라고 평가했다.
반도체 기판 C: 실리콘 웨이퍼 기판의 중심부의 막 두께 1과 외주부의 막 두께 2를 계측하여, 막 두께 1과 막 두께 2의 막 두께의 차가 4 nm 이하인 경우를 「A」(매우 양호), 5∼6 nm인 경우를 「B」(양호), 7 nm 이상인 경우를 「C」(불량)라고 평가했다.
Figure pat00030
표 4에 나타내는 것과 같이, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4)를 이용한 실시예 1-1∼4-1은, 고어스펙트비의 요철 패턴이 형성된 기판에 있어서도 우수한 막 두께 균일성을 확보할 수 있었다는 것을 알 수 있다. 이에 대하여 비교예 3-1, 5-1 및 6-1은, 잔류 용제 탈리 촉진제(B-1)를 함유하지 않았기 때문에, (A) 중합체 내의 저분자량 성분의 승화에 의해 막 두께 균일성을 확보할 수 없었다. 이 결과로부터, 잔류 용제 탈리 촉진제(B-1)의 첨가가 막 두께 균일성의 개선에 기여하고 있는 것으로 추찰된다. 또한, 비교예 5-1로부터, (A) 중합체의 분자량이 작고, 분자량 분산도도 좁은 중합체(A-4)를 이용한 경우는, 승화물의 발생량이 많기 때문에, 막 두께 균일성이 크게 열화했다. 특히 두꺼운 충전막이 필요하게 되는 기판 A 및 B의 평가에서, 현저한 막 두께 균일성의 열화가 보였다. 이 결과로부터, 충분한 막 두께 균일성을 얻기 위해서는, (A) 중합체의 분자량은 3000 이상이 바람직하다고 추찰된다. 한편, 비교 FM-8을 이용한 비교예 8-1로부터, 잔류 용제 탈리 촉진제(B-1)의 함유량이 (A) 중합체의 질량부 100에 대하여 50 질량부를 넘는 경우, (B) 잔류 용제 탈리 촉진제 유래의 승화물이 발생하기 때문에, 막 두께 균일성의 열화가 보였다. 이 결과로부터, (B) 잔류 용제 탈리 촉진제의 첨가량에는 최적량이 존재하고, 본 발명에서는 (A) 중합체의 질량부 100에 대하여 0.1∼40 질량부가 필요하며, 15 질량부가 바람직하다. 또한, (B) 잔류 용제 탈리 촉진제로서, 일반식 (2)로 표시되는 화합물을 포함하지 않는 첨가제(B-2)를 함유하는 비교 FM-9를 이용한 비교예 9-1에서는, (A) 중합체와의 가교 반응성이 불충분하기 때문에, 막 두께 균일성을 확보할 수 없었다고 추찰된다. 이 결과로부터, (B) 잔류 용제 탈리 촉진제는 일반식 (2)로 표시되는 화합물을 포함할 필요가 있다고 말할 수 있다.
[충전성]
상기 충전막(FM-1∼4, 비교 FM-3∼11)이 형성된 각 실리콘 웨이퍼 기판의 단면을 잘라내고, 히타치세이사쿠쇼사 제조 전자현미경(S-4700)을 이용하여 각 충전막의 충전성을 평가했다. 매립성은, 충전막이 패턴 바닥부까지 매립되고, 충전막에 크랙이 들어오지 않고, 패턴 형상에 만곡 등의 변형이 없으며, 또한 패턴 꼭대기부의 노출이 없는 경우를 「A」(매우 양호), 충전막이 패턴 바닥부까지 매립되어 있지만, 충전막 중에 보이드나 크랙이 관찰되는 경우, 충전막이 패턴 바닥부까지 매립되어 있지만, 패턴 형상에 만곡 등의 변형이 보이는 경우를 「B」(양호), 충전막이 패턴 바닥부까지 매립되어 있지 않고, 꼭대기부의 노출이 있는 경우를 「C」(불량)라고 평가했다. 비교예 1-2∼2-2에서는, 충전막이 형성되지 않았기 때문에 충전성 평가를 하지 않았다.
Figure pat00031
표 5에 나타내는 것과 같이, (A) 중합체와 (B) 잔류 용제 탈리 촉진제를 조합한 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4)를 이용한 실시예 1-2∼4-2는, 고어스펙트비의 요철 패턴이 형성된 각 반도체 기판에 있어서, 우수한 충전성을 확보할 수 있었다는 것을 알 수 있다.
이에 대하여, (B) 잔류 용제 탈리 촉진제를 포함하지 않는 비교 FM-3, 비교 FM-5를 이용한 비교예 3-2 및 5-2에서는, 충전막 내에 보이드가 관찰되었다. 반도체 기판 패턴의 어스펙트비가 커지면, 오목부를 충전하고 있는 충전막 중의 잔류 용제는 탈리하기 어렵게 된다. 열처리에 의해, 오목부를 충전한 중합체가 갖는 잔류 용제는 빠져 나가지만, 동시에 충전막의 경화도 진행되기 때문에, 경화막 내에 가둬진 잔류 용제가 발포하여, 보이드를 형성했다고 추찰된다.
이에 대하여, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4)에서는, (B) 잔류 용제 탈리 촉진제를 첨가함으로써, (A) 중합체가 유지하는 잔류 용제가 충전막 내에서 탈리하기 쉽게 되어, 보이드를 포함하지 않는 충전막의 형성이 가능하게 되었다. (A) 중합체가 갖는 잔류 용제가 탈리하기 쉽게 되는 기구로서는, (A) 중합체와 (B) 잔류 용제 탈리 촉진제의 화합물이 고차원으로 가교함으로써, (A) 중합체와 (C) 유기 용제의 친화성이 저하하여, 유기 용제가 휘발하기 쉽게 되기 때문이라고 추찰하고 있다.
한편, 산발생제를 포함하는 비교 FM-4를 이용한 비교예 4-2에서는, 충전막 중의 보이드와 패턴 형상의 만곡이 관찰되었다. 이것은, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 산발생제가 포함되는 경우, (A) 중합체와 (B) 잔류 용제 탈리 촉진제의 가교 반응이 가속적으로 진행하여 발생하는 충전막의 급격한 수축에 의해, 반도체 기판 패턴에 대한 물리적인 응력이 강하게 작용하여, 패턴 형상의 만곡이 생겼다고 추찰된다. 또한, 잔류 용제의 탈리 완료 전에 충전막의 경화가 완료되기 때문에, 경화막 내에 가둬진 잔류 용제가 발포하여, 보이드를 형성했다고 추찰된다. (B) 잔류 용제 탈리 촉진제의 함유량이 50 질량부인 비교 FM-8을 이용한, 비교예 8-2에서 보인 문제점도, 비교예 4-2와 같은 이유에서, (B) 잔류 용제 탈리 촉진제의 과잉 첨가에 의한 가속적인 가교 반응의 촉진이 원인이라고 추찰된다. 이 때문에, 본 발명에서는, 산발생제를 포함하지 않는 조성이며, (B) 잔류 용제 탈리 촉진제의 함유량은, 중합체의 질량부 100에 대하여 0.1∼40 질량부가 필요하고, 15 질량부인 것이 바람직하다.
더욱이, 비교 FM-6 및 비교 FM-7과 같이 중합체의 분자량 분산도(Mw/Mn)가 좁은 경우, 유동성이 부족하게 되기 때문에, 비교예 6-2 및 비교예 7-2에서는, 충전막이 패턴의 바닥부까지 매립되어 있지 않고, 패턴 꼭대기부의 노출이 보였다. 이 결과로부터, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에 이용하는 (A) 중합체의 분자량 분산도(Mw/Mn)는, 유동성을 향상시키기 위해서 넓은 쪽이 바람직하고, 본 발명에서는 2.50≤Mw/Mn≤9.00의 범위일 필요가 있다.
(B) 잔류 용제 탈리 촉진제로서, 일반식 (2)로 표시되는 화합물을 포함하지 않는 첨가제(B-2)를 함유하는 비교 FM-9를 이용한 비교예 9-2에서는, (A) 중합체가 갖는 잔류 용제의 탈리가 불충분하고, 충전막에 보이드가 확인되었다. 이 결과로부터, 본 발명에서는, (2)로 표시되는 화합물을 함유하는 (B) 잔류 용제 탈리 촉진제를 이용할 필요가 있다.
비교예 10-2에서는, 반도체 기판 패턴과 충전막의 계면에 크랙이 관찰되었다. 이것은, 중합체(A-3)의 소수성이 높기 때문에, 열처리에 의해 충전막과 반도체 기판 패턴의 밀착성이 저하했기 때문이라고 추찰된다. 이에 대하여, 실시예 3-2에서는, 중합체(A-3)의 질량부 70에 대하여, 중합체(A-1)를 30 질량부 혼합함으로써, 반도체 기판 패턴과의 밀착성을 개선하여, 우수한 충전성을 보였다. 중합체(A-3)는, 점도가 낮고 충전성이 우수하지만, 반도체 기판과의 밀착성이 열화하기 때문에, 중합체(A-1)와 혼합하여 사용하는 것이 바람직하다. 본 발명에서는, (A-1)/(A-3)=30 질량부/70 질량부의 혼합비가 바람직하다.
본 발명의 일반식 (1)로 표시되는 구조 단위를 포함하지 않는 중합체(A-6)를 함유하는 비교 FM-11을 이용한 비교예 11-2에서는, 상기 중합체가 갖는 잔류 용제량이 많기 때문에, (B) 잔류 용제 탈리 촉진제를 이용한 경우에도 중합체가 갖는 잔류 용제의 탈리가 불충분하여, 충전막 내에 보이드가 확인되었다. 이 결과로부터, 본 발명에서는, 일반식 (1)로 표시되는 구조 단위를 갖는 중합체가 필요하다고 말할 수 있다.
[패턴 도괴 억제성]
도쿄일렉트론 제조 에칭 장치 Telius를 이용하여 드라이 에칭(애싱) 처리하여 충전막을 제거했다. 제거 후의 반도체 기판 C에 있어서의 도괴하지 않고서 잔존해 있는 라인수를 상기 전자현미경(S-4700)의 관찰 화면 상에서 구했다. 기판 패턴의 도괴 억제성은, 도괴하지 않고서 잔존해 있는 라인의 비율이 90%를 넘는 경우를 「A」(매우 양호), 도괴하지 않고서 잔존해 있는 라인의 비율이 70%를 넘고 90% 이하인 경우를 「B」(양호), 도괴하지 않고서 잔존해 있는 라인의 비율이 70% 이하인 경우를 「C」(불량)라고 평가했다. 기판 패턴의 도괴 억제 문제점에 관해서 구체적으로 나타내면 도 3과 같다. 비교예 1-3, 비교예 2-3에서는, 비교 FM-1, 비교 FM-2를 각각 도포하여, 대기 중 250℃에서 60초간 베이크한 후의 기판의 패턴 도괴 억제성을 평가했다.
드라이 에칭(애싱) 처리 조건은 하기와 같다.
챔버 압력 2.5 Pa
RF 파워 1,000 W
N2 가스 유량 500(mL/min)
H2 가스 유량 30(mL/min)
Figure pat00032
표 6에 나타내는 것과 같이, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4)를 이용한 실시예 1-3∼4-3은, 고어스펙트비의 요철 패턴이 형성된 반도체 기판에 있어서도 우수한 패턴 도괴 억제성을 확보할 수 있었던 것을 알 수 있다. 이에 대하여, 비교예 1-3∼2-3에서는 현저한 패턴 도괴가 관찰되었다(고어스펙트비의 패턴을 갖는 반도체 기판(8) 및 세정액 또는 린스액(9)(도 3(L)), 건조 후 패턴 도괴한 반도체 기판 패턴(8a)(도 3(M))). 이 결과로부터, 고어스펙트비 패턴의 도괴 억제에는, 종래 기술의 물이나 2-프로판올로는 불충분하며, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4)를 이용한 처리 방법이 바람직하다.
한편, 상기 충전성 평가에 있어서, 충전막 중에 보이드가 관찰된 비교예 3-2∼9-2 및 11-2를 처리한, 비교예 3-3∼9-3 및 11-3에서도, 패턴의 도괴가 관찰되었다(고어스펙트비의 패턴을 갖는 반도체 기판(10) 및 충전막(11)(도 3(N)), 보이드를 포함하는 경화한 충전막(11a) 및 보이드(12)(도 3(O)), 보이드를 포함하는 충전막 제거 후의 패턴 도괴한 반도체 기판 패턴(10a)(도 3(P))). 이 결과로부터, 고어스펙트비의 패턴일수록 충전막을 제거할 때에 충전막 내의 보이드가 패턴 도괴에 미치는 영향은 커지기 때문에, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료에는 반도체 기판 패턴의 오목부를 확실하게 매립할 수 있는 충전 성능이 필수라고 말할 수 있다.
또한, 상기 충전성 평가에 있어서, 패턴 형상의 만곡이 관찰된 비교예 4-2 및 8-2를 처리한 비교예 4-3 및 8-3(고어스펙트비의 패턴을 갖는 반도체 기판(13) 및 충전막(14)(도 3(Q)), 충전막의 열수축에 의해 만곡한 패턴 형상(13a) 및 보이드를 포함하는 경화한 충전막(14a)(도 3(R)), 보이드를 포함하는 충전막 제거 후의 패턴 도괴한 반도체 기판 패턴(13b)(도 3(S))), 반도체 기판 패턴과 충전막의 계면에 크랙이 관찰된 비교예 10-2를 처리한 비교예 10-3(고어스펙트비의 패턴을 갖는 반도체 기판(15) 및 충전막(16)(도 3(T)), 크랙을 포함하는 경화한 충전막(16a) 및 크랙(17)(도 3(U)), 크랙을 포함하는 충전막 제거 후의 패턴 도괴한 반도체 기판 패턴(15a)(도 3(V)))에서도 현저한 패턴 도괴가 관찰되었다. 이 결과로부터, 충전 중의 보이드뿐만 아니라, 패턴 형상의 만곡이나 충전막과 기판 계면의 크랙 등의 문제점도, 충전막 제거 후의 반도체 기판 패턴의 도괴를 야기하는 것을 알 수 있다. 본 발명에서는, (A) 중합체와 (B) 잔류 용제 탈리 촉진제를 함유하고, 또한 산발생제를 포함하지 않는 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로 함으로써, 충전막 중의 보이드나 패턴 형상의 만곡, 충전막과 기판 계면의 크랙 등의 문제점을 억제할 수 있고, 충전막 제거 후의 반도체 기판 패턴 도괴 억제성이 높은 충전막을 형성할 수 있다고 추찰된다.
[충전막 제거 후의 반도체 기판 표면 금속 불순물량]
표 7에 나타낸 금속 불순물량이 다른 실시예 1-4와 비교예 1-4의 반도체 기판 패턴 도괴 억제용 충전막 재료를 실리콘 기판 표면에 도포하고, 250℃에서 60초간 베이크하여, 막 두께 3,000 nm의 충전막을 형성했다. 이어서, 드라이 에칭으로 충전막을 제거하고, 실리콘 기판 표면의 금속 불순물량을 이아스사 제조 Expert VPD-ICP-MS를 이용하여 평가했다. 평가한 금속종은 Na, Mg, K, Ca, Mn, Fe, Ni, Cu 및 Ti이며, 상기 금속의 불순물량이 2.0×10E+10(atoms/cm2) 이하인 경우를 「A」(양호), 2.0×10E+10(atoms/cm2)를 넘는 경우를 「B」(불량)라고 평가했다.
Figure pat00033
Figure pat00034
표 8에 나타내는 것과 같이, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(실시예 1-4)는, 상기 금속 불순물량이 3 ppb 이하이기 때문에, 충전막 제거 후의 반도체 기판 표면의 금속 불순물량은 최대치가 2.0×10E+10(atoms/cm2) 이하로 우수한 청정도를 확보할 수 있었던 것을 알 수 있다. 한편, 상기 금속 불순물량이 10 ppb를 넘는 비교예 1-4에서는, 충전막 제거 후의 반도체 기판 표면의 금속 불순물량은 2.0×10E+10(atoms/cm2)을 넘는 것을 알 수 있었다. 이 결과로부터, 본 발명에서는, 충전막 제거 후의 반도체 기판 표면의 금속 불순물량을 저감하기 위해서, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 상기 금속 불순물량은 3 ppb 이하인 것이 바람직하고, 각 금속의 불순물량을 상기 범위로 제어함으로써, 디바이스의 수율 저하 및 신뢰성 저하를 방지할 수 있다. 또, 본 평가에서는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 금속 불순물량이 성능에 영향을 미치도록 막 두께 3,000 nm의 충전막을 이용하여 평가하고 있으며, 충전막 제거 후의 청정도의 우열을 평가하기 위해서 엄격한 평가 조건으로 되어 있다.
본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 도공한 충전막은, 표면에 요철 패턴이 형성된 반도체 기판의 레지스트 하층막으로서도 적합하게 이용할 수 있다. 가열 처리한 상기 충전막은, 용제 내성이 우수하기 때문에, 충전막을 제거하지 않고서 충전막 상에 규소 함유 중간막(규소 함유 레지스트 중간막, 무기 하드 마스크 중간막)을 성막하고, 그 위에 통상의 유기계 포토레지스트막을 레지스트 상층막으로서 형성한 다층 레지스트 프로세스 등의 다양한 패턴 형성 방법에 이용할 수 있다. 포토레지스트 조성물을 이용하여 형성한 회로 패턴을 에칭에 의한 전사로, 상기 충전막이 도공되어 있는 요철 패턴이 형성된 반도체 기판 패턴에 형성한 후, 상기 충전막을 드라이 에칭으로 제거할 수 있다. 상기 표 1∼3에 기재한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4, 비교 FM-3∼11)에 관해서, 이하의 방법에 의해 용제 내성, 평탄성, 패턴 형성 시험을 평가했다.
[용제 내성]
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4, 비교 FM-3∼11)를 실리콘 기판 상에 도포하고, 250℃에서 60초간 베이크한 후, 막 두께(a[Å])를 측정했다. 그 위에 PGMEA 용매를 디스펜스하고, 30초간 방치하여 스핀 드라이하고, 100℃에서 60초간 베이크하여 PGMEA를 증발시켜, 막 두께(b[Å])를 측정했다. PGMEA 처리 전후의 막 두께의 차(잔막률: (b/a)×100)를 구했다. 결과를 이하의 표 9에 나타낸다. 비교예 1-5∼2-5에서는, 충전막이 형성되지 않았기 때문에, 용제 내성 평가를 하지 않았다.
Figure pat00035
표 9에 나타낸 것과 같이, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4)는, (A) 상기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체를 이용하고 있기 때문에, 가열 처리에 동반되는 (B) 잔류 용제 탈리 촉진제와의 가교 반응에 의해 고분자량화할 수 있고, 그 결과, 용제 내성이 우수한 충전막을 형성할 수 있다. 한편, (B) 잔류 용제 탈리 촉진제를 포함하지 않는 비교 FM-3, 5, 6을 이용한 비교예 3-5, 5-5 및 6-5에서는, 중합체의 고분자량화가 불충분하고, 또한 일반식 (2)로 표시되는 화합물을 포함하지 않는 첨가제(B-2)를 함유하는 비교 FM-9를 이용한 비교예 9-5에서는, (A) 중합체와의 가교 반응성이 열화하기 때문에, 용제 내성이 불충분했다고 추찰된다.
[평탄성]
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4, 비교 FM-3∼11)를 각각 거대 고립 트렌치 패턴(도 4(W), 트렌치 폭 10 ㎛, 트렌치 깊이 0.10 ㎛)을 갖는 하지 기판(18)(SiO2 웨이퍼 기판) 상에 도포하고, 250℃에서 60초간 베이크하여 충전막(19)을 형성한 후, 트렌치 부분과 비트렌치 부분의 충전막의 단차(도 4(X)에서의 delta)를, 파크시스템즈사 제조 NX10 원자간력현미경(AFM)을 이용하여 관찰했다. 결과를 표 10에 나타낸다. 본 평가에 있어서, 단차가 작을수록 평탄화 특성이 양호하다고 말할 수 있다. 또, 본 평가에서는, 깊이 0.10 ㎛의 트렌치 패턴을, 통상 막 두께 약 0.2 ㎛의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하여 평탄화하고 있고, 평탄화 특성의 우열을 평가하기 위해서 엄격한 평가 조건으로 되어 있다. 비교예 1-6∼2-6에서는, 충전막이 형성되지 않았기 때문에 평탄성 평가를 하지 않았다.
Figure pat00036
표 10에 나타내는 것과 같이, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4)를 사용한 실시예 1-6∼4-6에서는, 비교용의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-3∼11)를 이용한 비교예 3-6∼11-6과 비교하여, 트렌치 부분과 비트렌치 부분의 유기막의 단차가 작고, 평탄화 특성이 우수하다는 것을 알 수 있다. 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 평탄성이 우수한 이유로서는, (A) 상기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체의 분자량 분산도가 넓으므로, 도포 시 및 가열 처리 시의 열유동성이 우수하기 때문이라고 추찰된다. 또한, (B) 상기 일반식 (2)로 표시되는 화합물을 갖는 잔류 용제 탈리 촉진제는, 분자량이 작고, 점성이 낮기 때문에, 도포 시의 유동성을 향상시키는 효과가 있다고 추찰된다. 이들은, 일반식 (3)으로 표시되는 구조 단위를 갖는 중합체(A-3)나 고비점 용제(C-2)를 이용함으로써 더욱 평탄성을 상승시킬 수 있다.
[요철 패턴 충전 후의 패턴 형성 시험 및 충전막 제거 후의 패턴 도괴 억제성 시험]
상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4, 비교 FM-3∼11)를 상기 반도체 기판 C 상에 도포하고, 250℃에서 60초간 베이크하여, 막 두께200 nm의 상기 충전막을 레지스트 하층막으로서 형성했다. 그 위에 규소 함유 레지스트 중간막을 도포하고, 200℃에서 60초간 베이크하여, 막 두께 35 nm의 반사방지막을 형성했다. 그 위에 레지스트 상층막 재료의 ArF용 단층 레지스트를 도포하고, 105℃에서 60초간 베이크하여 막 두께 100 nm의 포토레지스트막(레지스트 상층막)을 형성했다. 반도체 기판 C에는, 라인의 평균 폭이 30 nm, 각 라인 사이의 평균 피치가 45 nm인 라인 앤드 스페이스 패턴이 형성되고 있지만, 이 패턴이 형성되지 않은 벌크부에 레지스트 상층막으로 형성한 회로 패턴을 전사하여 새로운 패턴을 형성함으로써, 본 발명의 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료의 레지스트 하층막으로서의 패턴 전사성과 충전막 제거 후의 패턴 도괴 억제성을 평가했다.
규소 함유 레지스트 중간막으로서는, 하기에 나타내는 규소 함유 폴리머 및 산발생제 PAG1을, FC-4430(스미토모쓰리엠사 제조) 0.1 질량%를 포함하는 유기 용제 중에, 표 11에 나타내는 비율로 용해시키고, 구멍 직경 0.1 ㎛의 불소수지제 필터로 여과함으로써 규소 함유 레지스트 중간막 재료를 조제했다.
Figure pat00037
Figure pat00038
PGEE: 프로필렌글리콜에틸에테르
하기에 나타내는 레지스트 폴리머, 산발생제 PAG2, 켄처를, FC-4430(스미토모쓰리엠사 제조) 0.1 질량%를 포함하는 유기 용제 중에, 표 12에 나타내는 비율로 용해시키고, 구멍 직경 0.1 ㎛의 불소수지제 필터로 여과함으로써 레지스트 상층막 재료(ArF용 레지스트막 재료)를 조제했다.
Figure pat00039
레지스트 폴리머
분자량(Mw)=7,500
분산도(Mw/Mn)=1.9
Figure pat00040
Figure pat00041
이어서, ArF 액침 노광 장치(니콘사 제조; NSR-S610C, NA1.30, σ0.98/0.65, 35도 다이폴 s 편광 조명, 6% 하프톤 위상 시프트 마스크)로 노광하고, 100℃에서 60초간 베이크(PEB)하고, 2.38 질량% 테트라메틸암모늄히드록시드(TMAH) 수용액으로 30초간 현상하여, 60 nm의 1:1의 라인 앤드 스페이스 패턴을 얻었다.
이어서, 도쿄일렉트론사 제조 에칭 장치 Telius를 이용하여 드라이 에칭에 의해서, 상기 형성한 레지스트 패턴을 마스크로 하여 규소 함유 레지스트 중간막에 패턴을 전사했다. 더욱이, 마찬가지로 드라이 에칭에 의해서, 패턴을 전사한 규소 함유 레지스트 중간막을 마스크로 하여 충전막에 패턴을 전사하고, 패턴을 전사한 상기 충전막을 마스크로 하여 반도체 기판 C 상에 패턴을 전사했다.
에칭 조건은 하기에 나타내는 것과 같다.
규소 함유 레지스트 중간막에의 전사 조건
챔버 압력 7.0 Pa
RF 파워 500 W
CF4 가스 유량 150 sccm(mL/min)
CHF3 가스 유량 50 sccm(mL/min)
시간 15 sec
충전막에의 전사 조건
챔버 압력 2.0 Pa
RF 파워 1,000 W
N2 가스 유량 80 sccm(mL/min)
CO 가스 유량 320 sccm(mL/min)
시간 50 sec
반도체 기판 C 상에의 전사 조건
챔버 압력 10 Pa
RF 파워 300 W
CF4 가스 유량 150 sccm(mL/min)
CHF3 가스 유량 30 sccm(mL/min)
Ar 가스 유량 50 sccm(mL/min)
시간 200 sec
반도체 기판 C 상에서 충전막을 제거하는 조건
챔버 압력 2.5 Pa
RF 파워 1,000 W
N2 가스 유량 500(mL/min)
H2 가스 유량 30(mL/min)
시간 30 sec
이어서, 상기 충전막 제거 후의 반도체 기판 C를 할단(割斷)하고, 히타치세이사쿠쇼사 제조 전자현미경(S-4700)으로 패턴 단면을 관찰하여, 레지스트 상층막으로부터 패턴을 전사하여 새롭게 작성한 Pattern-B의 패턴 형상과 반도체 기판 C에 형성되어 있던 Pattern-A의 패턴 도괴 억제성을 평가했다. 반도체 기판 패턴의 도괴 억제성은, 도괴하지 않고서 잔존해 있는 라인의 비율이 90%를 넘는 경우를 「A」(매우 양호), 도괴하지 않고서 잔존해 있는 라인의 비율이 70%를 넘고 90% 이하인 경우를 「B」(양호), 도괴하지 않고서 잔존해 있는 라인의 비율이 70% 이하인 경우를 「C」(불량)이라고 평가했다. 결과를 표 13에 나타낸다.
Figure pat00042
본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료(FM-1∼4)는, 용제 내성이 우수할 뿐만 아니라, 충전성과 평탄성도 우수하기 때문에, 레지스트 상층 패턴이 최종적으로 반도체 기판 C의 벌크부에까지 양호하게 전사되고 있어, 원래 반도체 기판 C에 형성되어 있던 패턴(Pattern-A)과는 다른 패턴(Pattern-B)을 새롭게 형성할 수 있었다.
한편, (B) 잔류 용제 탈리 촉진제를 포함하지 않는 비교 FM-3과 비교 FM-5를 이용한 비교예 3-7, 비교예 5-7, (B) 잔류 용제 탈리 촉진제를 과잉 첨가한 비교 FM-8을 이용한 비교예 8-7 및 (B) 잔류 용제 탈리 촉진제로서 일반식 (2)로 표시되는 화합물을 포함하지 않는 첨가제(B-2)를 포함하는 비교 FM-9를 이용한 비교예 9-7에서는, 막 두께 균일성과 평탄성의 열화에 의해, Pattern-B에서 패턴 무너짐이 관찰되었다.
한편, 산발생제를 포함한 비교 FM-4를 이용한 비교예 4-7에서는, 가열 처리에 따른 기판 패턴의 만곡에 의해 평탄성이 현저히 손상되고, 현저한 패턴 도괴가 관찰되었다. 또한, 중합체의 분자량 분산도(Mw/Mn)가 좁고, 유동성이 부족한 중합체(A-5)를 포함하는 비교 FM-6 및 비교 FM-7을 이용한 비교예 6-7 및 비교예 7-7에서는, 충전막이 패턴 바닥부까지 충전되지 않았기 때문에, 평탄성이 현저히 열화하여, 패턴 도괴가 발생했다고 추찰된다. 중합체(A-3)를 포함하는 비교 FM-10을 이용한 비교예 10-7에서는, 패턴의 일부가 벗겨져 소실되었음이 관찰되었다. 상기 중합체의 소수성이 높고, 충전막과 반도체 기판 패턴의 밀착성이 낮기 때문이라고 추찰된다. 또한, 일반식 (1)로 표시되는 구조 단위를 포함하지 않는 중합체(A-6)를 이용한 비교예 11-1에서는, 패턴의 들뜸이 관찰되었다. 이것은 가교 밀도의 열화가 원인이라고 추찰된다. Pattern-A에 있어서의 충전막 제거 후의 패턴 도괴 억제성에 관해서는, 상기 실시예 1-3∼4-3 및 비교예 1-3∼11-3과 같은 결과가 되었다.
이상의 점에서, 본 발명의 반도체 기판 패턴 도괴 억제용 충전막 형성 재료라면, 성막성 및 막 두께 균일성이 양호하고, 고어스펙트비 패턴의 충전성이 우수하기 때문에, 미세한 반도체 기판 패턴의 세정 및 건조 공정에 있어서의 패턴 도괴 억제용 충전막으로서 매우 유용하고, 또한 이것을 이용한 본 발명의 처리 방법이라면, 충전막 제거 후의 반도체 기판 표면의 금속 불순물량이 매우 적은 처리가 가능하다는 것이 분명하게 되었다. 또한, 상기 충전막은 용제 내성과 평탄성도 우수하기 때문에, 다층 레지스트 프로세스의 레지스트 하층막으로서도 유용하고, 고어스펙트비의 패턴이 형성된 반도체 기판 상에 새로운 미세한 패턴을 고정밀도로 형성할 수 있다.
한편, 본 발명은 상기 실시형태에 한정되는 것이 아니다. 상기 실시형태는 예시이며, 본 발명의 청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고 동일한 작용 효과를 발휘하는 것은 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.
1: 패턴이 형성된 반도체 기판, 1a: 충전막 제거 후의 반도체 기판, 2: 세정액 또는 린스액, 3: 충전막, 3a: 경화한 충전막, 4: 고어스펙트비의 패턴(Pattern-A)을 갖는 반도체 기판, 4a: 반도체 기판 패턴(Pattern-B 형성 후), 5: 충전막, 5a: 경화한 충전막, 5b: 충전막 패턴, 6: 규소 함유 레지스트 중간막, 6a: 규소 함유 레지스트 중간막 패턴, 7: 레지스트 상층막, 7a: 회로 패턴, 8: 고어스펙트비의 패턴을 갖는 반도체 기판, 8a: 건조 후 패턴 도괴한 반도체 기판 패턴, 9: 세정액 또는 린스액, 10: 고어스펙트비의 패턴을 갖는 반도체 기판, 10a: 보이드를 포함하는 충전막 제거 후의 패턴 도괴한 반도체 기판 패턴, 11: 충전막, 11a: 보이드를 포함하는 경화한 충전막, 12: 보이드, 13: 고어스펙트비의 패턴을 갖는 반도체 기판, 13a: 충전막의 열수축에 의해 만곡한 패턴 형상, 13b: 보이드를 포함하는 충전막 제거 후의 패턴 도괴한 반도체 기판 패턴, 14: 충전막, 14a: 보이드를 포함하는 경화한 충전막, 15: 고어스펙트비의 패턴을 갖는 반도체 기판, 15a: 크랙을 포함하는 충전막 제거 후의 패턴 도괴한 기판 패턴, 16: 충전막, 16a: 크랙을 포함하는 경화한 충전막, 17: 크랙, 18: 거대 고립 트렌치 패턴을 갖는 하지 기판, 19: 충전막, delta: 트렌치 부분과 비트렌치 부분의 충전막의 막 두께의 차.

Claims (18)

  1. 반도체 기판 패턴 도괴 억제용 충전막 형성 재료로서, (A) 하기 일반식 (1)로 표시되는 구조 단위를 갖는 중합체, (B) 하기 일반식 (2)로 표시되는 화합물을 함유하는 잔류 용제 탈리 촉진제 및 (C) 유기 용제를 함유하고, 상기 (A) 중합체의 겔 퍼미에이션 크로마토그래피법에 의한 폴리스티렌 환산의 중량 평균 분자량(Mw)과 수평균 분자량(Mn)의 비율(Mw/Mn)이 2.50≤Mw/Mn≤9.00이고, 상기 (B) 잔류 용제 탈리 촉진제의 함유량은 상기 (A) 중합체의 질량부 100에 대하여 0.1∼40 질량부이며, 산발생제를 포함하지 않는 것임을 특징으로 하는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료.
    Figure pat00043

    (상기 일반식 (1) 중, R01은 탄소수 1∼30의 포화 또는 불포화의 1가의 유기기, X는 탄소수 1∼30의 2가의 유기기이고, m은 0∼5의 정수, n은 1∼6의 정수, m+n은 1 이상 6 이하의 정수이고, p는 0 또는 1이다.)
    Figure pat00044

    (상기 일반식 (2) 중, Q는 단결합 또는 탄소수 1∼20의 q가의 탄화수소기이다. R02는 수소 원자 또는 메틸기이다. q는 1∼5의 정수이다.)
  2. 제1항에 있어서, 상기 (A) 중합체가 상기 일반식 (1)의 구조 단위에 더하여 하기 일반식 (3)으로 표시되는 구조 단위를 갖는 것임을 특징으로 하는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료.
    Figure pat00045

    (상기 일반식 (3) 중, R03은 탄소수 1∼30의 포화 또는 불포화의 1가의 유기기, m은 0∼5의 정수, n은 1∼6의 정수, m+n은 1 이상 6 이하의 정수이고, p는 0 또는 1이며, R01과 X는 상기와 마찬가지다.)
  3. 제2항에 있어서, 상기 일반식 (3) 중, R03이 탄소수 1∼30의 알킬기, 또는 하기 일반식 (4)로 표시되는 구조 중 어느 하나인 것을 특징으로 하는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료.
    Figure pat00046

    (상기 일반식 (4) 중, *는 산소 원자에의 결합 부위를 나타내고, RA는 치환되어 있어도 좋은 탄소수 1∼10의 2가의 유기기, RB는 수소 원자 또는 치환되어 있어도 좋은 탄소수 1∼10의 1가의 유기기이다.)
  4. 제2항에 있어서, 상기 일반식 (3)의 함유량은, 상기 일반식 (1)의 비율을 a, 상기 일반식 (3)의 비율을 b로 한 경우, a+b=100, b≤90의 관계를 만족하는 것임을 특징으로 하는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료.
  5. 제1항에 있어서, 상기 (C) 유기 용제가 고비점 용제를 함유하는 것임을 특징으로 하는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료.
  6. 제5항에 있어서, 상기 고비점 용제의 비점이 180℃ 이상인 유기 용제 1종 이상인 것을 특징으로 하는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료.
  7. 제1항에 있어서, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료가 (D) 계면활성제를 더 함유하는 것임을 특징으로 하는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료.
  8. 제1항에 있어서, 상기 반도체 기판 패턴 도괴 억제용 충전막 형성 재료 중의 금속 불순물량이 질량비로 3 ppb 이하인 것을 특징으로 하는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료.
  9. 제8항에 있어서, 상기 금속이 Na, Mg, K, Ca, Mn, Fe, Ni, Cu 및 Ti인 것을 특징으로 하는, 반도체 기판 패턴 도괴 억제용 충전막 형성 재료.
  10. 제1항 내지 제9항 중 어느 한 항에 기재한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하여, 표면에 요철 패턴이 형성된 반도체 기판의 어스펙트비가 5 이상인 기판을 충전하여 충전막을 형성하는 공정과, 상기 충전막을 제거하는 공정을 갖는 것을 특징으로 하는, 반도체 기판의 처리 방법.
  11. 표면에 요철 패턴이 형성된 반도체 기판을 건조시키는 처리를 행하는 방법으로서,
    (1) 상기 패턴이 형성된 반도체 기판을 세정액으로 세정하는 공정, 또는 상기 패턴이 형성된 반도체 기판을 세정액으로 세정 후, 린스액으로 치환하는 공정,
    (2) 제1항 내지 제9항 중 어느 한 항에 기재한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하여, 상기 세정액 또는 린스액을 치환하여, 충전막을 충전하는 공정,
    (3) 상기 충전막을 100℃ 이상 600℃ 이하의 온도에서 10∼600초간의 범위에서 열처리함으로써 경화시키는 공정,
    (4) 드라이 에칭에 의해, 상기 반도체 기판으로부터 상기 경화한 충전막을 제거하는 공정
    을 포함함으로써 상기 반도체 기판을 건조시키는 것을 특징으로 하는, 반도체 기판의 처리 방법.
  12. 표면에 요철 패턴이 형성된 반도체 기판을 건조시킴과 더불어 상기 반도체 기판에 상기 요철 패턴과는 다른 요철 패턴을 형성하는 처리를 행하는 방법으로서,
    (1) 상기 패턴이 형성된 반도체 기판을 세정액으로 세정하는 공정, 또는 상기 패턴이 형성된 반도체 기판을 세정액으로 세정 후, 린스액으로 치환하는 공정,
    (2) 제1항 내지 제9항 중 어느 한 항에 기재한 반도체 기판 패턴 도괴 억제용 충전막 형성 재료를 이용하여, 상기 세정액 또는 린스액을 치환하여, 충전막을 충전하는 공정,
    (3) 상기 충전막을 100℃ 이상 600℃ 이하의 온도에서 10∼600초간의 범위에서 열처리함으로써 경화시키는 공정,
    (4) 상기 경화한 충전막 상에 규소 함유 레지스트 중간막 재료를 이용하여 규소 함유 레지스트 중간막을 형성하는 공정,
    (5) 상기 규소 함유 레지스트 중간막 상에 포토레지스트 조성물을 이용하여 레지스트 상층막을 형성하는 공정,
    (6) 상기 레지스트 상층막에 회로 패턴을 형성하는 공정,
    (7) 상기 회로 패턴이 형성된 레지스트 상층막을 마스크로 하여 상기 규소 함유 레지스트 중간막에 에칭으로 패턴 전사하는 공정,
    (8) 상기 패턴이 전사된 규소 함유 레지스트 중간막을 마스크로 하여 상기 경화한 충전막에 에칭으로 패턴 전사하는 공정,
    (9) 상기 패턴이 전사된 경화한 충전막을 마스크로 하여 상기 표면에 요철 패턴이 형성된 반도체 기판에 에칭으로 상기 요철 패턴과는 다른 요철 패턴을 형성하는 공정,
    (10) 드라이 에칭에 의해, 상기 반도체 기판으로부터 상기 경화한 충전막을 제거하는 공정
    을 포함하는 것을 특징으로 하는, 반도체 기판의 처리 방법.
  13. 제11항에 있어서, 상기 반도체 기판으로부터 상기 경화한 충전막을 제거 후의 반도체 기판 표면의 금속 불순물이 2.0×10E+10 atoms/cm2 이하인 것을 특징으로 하는, 반도체 기판의 처리 방법.
  14. 제12항에 있어서, 상기 반도체 기판으로부터 상기 경화한 충전막을 제거 후의 반도체 기판 표면의 금속 불순물이 2.0×10E+10 atoms/cm2 이하인 것을 특징으로 하는, 반도체 기판의 처리 방법.
  15. 제11항에 있어서, 상기 세정액 또는 린스액이, 물, 수용성 알코올 및 불소 화합물 중 어느 하나 이상을 포함하는 액체인 것을 특징으로 하는, 반도체 기판의 처리 방법.
  16. 제12항에 있어서, 상기 세정액 또는 린스액이, 물, 수용성 알코올 및 불소 화합물 중 어느 하나 이상을 포함하는 액체인 것을 특징으로 하는, 반도체 기판의 처리 방법.
  17. 제13항에 있어서, 상기 세정액 또는 린스액이, 물, 수용성 알코올 및 불소 화합물 중 어느 하나 이상을 포함하는 액체인 것을 특징으로 하는, 반도체 기판의 처리 방법.
  18. 제14항에 있어서, 상기 세정액 또는 린스액이, 물, 수용성 알코올 및 불소 화합물 중 어느 하나 이상을 포함하는 액체인 것을 특징으로 하는, 반도체 기판의 처리 방법.
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