KR20230050214A - 듀티 사이클 보정 장치 및 방법 - Google Patents
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Abstract
듀티 사이클 보정 장치는 듀티 사이클 보정 회로, 듀티 사이클 제어 회로를 포함할 수 있다. 상기 듀티 사이클 보정 회로는 듀티 사이클 제어 신호 및 듀티 사이클 해상도 제어 신호에 기초하여 입력 클럭 신호의 듀티 사이클을 보정하고, 출력 신호를 생성할 수 있다. 상기 듀티 사이클 제어 회로는 상기 출력 클럭 신호의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호를 생성하고, 상기 듀티 사이클 보정이 완료 되면 듀티 사이클 보정 완료 신호를 생성하며, 상기 듀티 사이클 보정 완료 신호가 기준시간보다 앞선 타이밍에 인에이블 되면, 상기 듀티 사이클 해상도 제어 신호를 인에이블 시켜 상기 입력 클럭 신호의 듀티 사이클을 재 보정할 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 듀티 사이클 보정 장치 및 방법, 이를 이용하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 반도체 장치들은 상기 클럭 신호에 동기하여 데이터를 다른 반도체 장치로 전송하거나 상기 클럭 신호에 동기하여 다른 반도체 장치로부터 전송된 데이터를 수신할 수 있다. 반도체 장치들은 내부 회로를 통해 클럭 신호와 데이터의 타이밍을 동기시키고 있지만, 트랜지스터의 공정 변동 및 스큐에 따라 클럭 신호와 데이터의 위상이 틀어지는 경우가 발생될 수 있다. 클럭 신호와 데이터의 위상이 틀어지는 경우, 데이터 유효 윈도우(valid window) 또는 듀레이션(duration)이 감소되어 반도체 장치의 정확한 데이터 통신을 어렵게 할 수 있다. 따라서, 반도체 장치들은 데이터와 클럭 신호 사이의 위상 스큐를 보상하기 위해 듀티 사이클 보정 회로를 구비하고 있다.
본 발명의 일 실시예는 듀티 사이클 보정이 빠르게 종료되는 구간을 감지하는 회로를 이용해 듀티 사이클 보정 시 좀 더 정교하게 보정할 수 있는 듀티 사이클 보정 동작을 수행하는 기술을 제공할 수 있다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 장치는 입력 클럭 신호를 수신하고, 듀티 사이클 제어 신호 및 듀티 사이클 해상도 제어 신호에 기초하여 입력 신호의 듀티 사이클을 보정하여 출력 클럭 신호를 생성하며, 상기 듀티 사이클 해상도 제어 신호에 기초하여 해상도가 변화되는 듀티 사이클 보정 회로; 및 상기 출력 클럭 신호의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호를 생성하고, 상기 입력 클럭 신호에 대한 듀티 사이클 보정이 완료 되면 듀티 사이클 보정 완료 신호를 생성하며, 상기 듀티 사이클 보정 완료 신호가 기준시간보다 앞선 타이밍에 인에이블되면, 상기 듀티 사이클 해상도 제어 신호를 인에이블 시키는 듀티 사이클 제어 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 장치는 입력 클럭 신호를 수신하고, 듀티 사이클 제어 신호 및 듀티 사이클 해상도 제어 신호에 기초하여 상기 입력 클럭 신호의 듀티 사이클을 보정하고, 출력 클럭 신호를 생성하며, 상기 듀티 사이클 해상도 제어 신호에 기초하여 상기 출력 클럭 신호의 듀티 사이클 보정 해상도가 변화되는 듀티 사이클 보정 회로; 및 상기 입력 클럭 신호를 카운트하고, 듀티 사이클 보정 완료 신호가 인에이블 되었을 때, 상기 입력 클럭 신호의 카운트 값이 임계값보다 작은 경우 상기 듀티 사이클 해상도 제어 신호를 인에이블 시키는 듀티 사이클 제어 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 장치는 듀티 사이클 제어 신호에 기초하여 입력 클럭 신호를 구동하고, 상기 입력 클럭 신호의 듀티 사이클을 보정하여 출력 노드로 출력 클럭 신호를 출력하는 제 1 가변드라이버; 게이트 단에 상기 입력 클럭 신호가 입력 되고, 소스단에 전원 전압이 인가되는 제 1 P채널 모스 트랜지스터; 게이트 단에 듀티 사이클 해상도 제어 신호의 상보 신호가 입력되고, 소스단이 상기 제 1 P채널 모스 트랜지스터의 드레인단에 접속되며, 드레인단이 상기 출력 노드에 접속되는 제 2 P채널 모스트랜지스터; 게이트단에 듀티 사이클 해상도 제어 신호가 입력되고, 드레인단이 상기 출력 노드에 접속되는 제 1 N채널 모스 트랜지스터; 및 게이트단에 상기 입력 클럭 신호가 입력되고, 드레인단이 상기 제 1 N채널 모스 트랜지스터의 소스단에 접속되며, 소스단에 그라운드 전원이 인가되는 제 2 N채널 모스 트랜지스터를 포함하는 제 2 가변 드라이버; 및 상기 입력 클럭 신호를 카운트하고, 듀티 사이클 보정 완료 신호가 인에이블 되었을 때, 상기 입력 클럭 신호의 카운트 값이 임계값보다 작은 경우 상기 듀티 사이클 해상도 제어 신호를 인에이블 시키는 듀티 사이클 제어 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 방법은 입력 클럭 신호의 듀티 사이클을 감지하여 듀티 사이클 감지 신호를 생성하는 단계; 상기 듀티 사이클 감지 신호에 기초하여 듀티 사이클 제어 신호를 변화 시켜 제 1 해상도로 상기 입력 클럭 신호의 듀티 사이클을 보정하는 단계; 상기 제 1 해상도를 갖는 듀티 사이클 보정 동작이 기준시간보다 앞선 타이밍에 완료되고, 듀티 사이클 보정 완료 신호가 인에이블 되었을 때 듀티 사이클 해상도 제어 신호를 인에이블 시키는 단계; 및 상기 듀티 사이클 해상도 제어 신호가 인에이블 되면, 제 2 해상도로 상기 입력 클럭 신호의 듀티 사이클을 재보정하는 단계를 포함할 수 있다.
본 발명의 일 실시예는 듀티 사이클 보정이 빠르게 종료되는 구간을 감지하여 듀티 사이클 보정을 좀 더 정교하게 할 수 있는 듀티 사이클 보정 장치를 제공하여 반도체 장치 및 / 또는 반도체 시스템의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 듀티 사이클 보정 회로의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 듀티 사이클 해상도 제어 회로의 구성을 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 듀티 사이클 보정 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치의 동작을 보여주는 타이밍도이다.
도 2는 도 1에 도시된 듀티 사이클 보정 회로의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 듀티 사이클 해상도 제어 회로의 구성을 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 듀티 사이클 보정 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치의 동작을 보여주는 타이밍도이다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 듀티 사이클 보정 장치(100)는 입력 클럭 신호(CLK_IN)를 수신하여 듀티 사이클을 보정하고, 출력 클럭 신호(CLK_OUT)를 생성할 수 있다. 상기 입력 클럭 신호(CLK_IN)는 상기 듀티 사이클 보정 장치(100)를 포함하는 반도체 장치의 외부 장치로부터 전송된 외부 클럭 신호일 수 있다. 상기 듀티 사이클 보정 장치(100)는 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클 변화를 보상하는 듀티 사이클 보정 동작을 수행할 수 있다.
상기 듀티 사이클 보정 장치는(100) 상기 입력 클럭 신호(CLK_IN)를 수신하고, 상기 입력 클럭 신호(CLK_IN)의 입력 클럭 수를 카운트하며 상기 출력 클럭 신호(CLK_OUT)의 듀티 사이클을 감지하여 상기 듀티 사이클 감지 신호(DDS) 및 상기 듀티 사이클 제어 신호(DCS)를 생성하고, 상기 듀티 사이클 감지 신호(DDS)에 기초하여 듀티 사이클 보정이 완료되면 상기 듀티 사이클 완료 신호(DCC_DONE)를 생성하며, 상기 듀티 사이클 완료 신호(DCC_DONE)에 기초하여 상기 듀티 사이클 해상도 제어 신호(RCS)를 생성할 수 있다.
상기 듀티 사이클 보정 장치(100)는 상기 듀티 사이클 해상도 제어 신호(RCS)가 디스에이블 상태일 때, 제 1 해상도로 듀티 사이클을 보정하여, 상기 출력 클럭 신호(CLK_OUT)를 생성하고, 상기 입력 클럭 신호(CLK_IN)의 카운트 값이 임계값보다 작고, 상기 듀티 사이클 해상도 제어 신호(RCS)가 인에이블 되었을 때, 상기 제 1 해상도보다 fine 한 제 2 해상도로 상기 입력 클럭 신호의 듀티 사이클을 보정하여 상기 출력 클럭 신호(CLK_OUT)를 생성할 수 있다.
상기 듀티 사이클 보정 장치(100)는 듀티 사이클 보정 회로(110) 및 듀티 사이클 제어 회로(120)를 포함할 수 있다.
상기 듀티 사이클 보정 회로(110)는 상기 입력 클럭 신호(CLK_IN)를 수신하고, 상기 듀티 사이클 제어 신호(DCS) 및 상기 듀티 해상도 제어 신호(RCS)에 기초하여 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 보정하여
상기 출력 클럭 신호(CLK_OUT)를 생성할 수 있다.
상기 듀티 사이클 보정 회로(110)는 상기 듀티 사이클 해상도 제어 신호(RCS)가 디스에이블 상태일 때, 상기 제 1 해상도로 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 보정하고, 상기 듀티 사이클 해상도 제어 신호(RCS)가 인에이블 되었을 때, 상기 제 2 해상도로 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 재보정할 수 있다. 상기 듀티 사이클 보정 회로(110)는 제 1 해상도로 듀티 사이클 보정 시, 상기 듀티 사이클 제어 신호(DCS)의 코드 값에 근거하여 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 보정할 수 있다. 예를 들어, error-free 한 입력 클럭 신호(CLK_IN)의 듀티 사이클 ratio가 50% 라고 가정한다. 상기 듀티 사이클 보정 회로(110)는 상기 입력 클럭 신호(CLK_IN)의 하이 구간과 로우 구간 중 로우 구간이 하이 구간보다 더 크다는 정보를 포함하는 상기 듀티 사이클 감지 신호(DCS)가 상기 듀티 사이클 제어 회로(120)로부터 생성되면, 상기 듀티 사이클 감지 신호(DDS)에 대응하여 증가된 코드값을 갖는 상기 듀티 사이클 제어 신호(DCS)에 근거하여 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 보정할 수 있다.
상기 듀티 사이클 제어 신호(DCS)의 코드값의 듀티 사이클 보정 범위는 설계 시 설정할 수 있다.
상기 듀티 사이클 제어 회로(120)는 상기 출력 클럭 신호(CLK_OUT)를 수신하고, 상기 출력 클럭 신호(CLK_OUT)의 듀티 사이클을 감지하여 상기 듀티 사이클 감지 신호(DDS)를 생성하며, 상기 듀티 사이클 감지 신호(DDS)에 기초하여 상기 듀티 사이클 제어 신호(DCS) 및 상기 듀티 사이클 보정 완료 신호(DCC_DONE)를 생성할 수 있다.
상기 듀티 사이클 제어 회로(120)는 상기 입력 클럭 신호(CLK_IN)의 입력 클럭 횟수를 카운트 하고, 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 인에이블 되었을 때, 상기 입력 클럭 신호(CLK_IN)의 카운트 값이 임계값보다 작은 경우 상기 듀티 사이클 해상도 제어 신호(RCS)를 인에이블 시킬 수 있다.
상기 듀티 사이클 제어 회로(120)는 듀티 사이클 감지 회로(121), 듀티 사이클 제어 신호 생성 회로(122), 듀티 사이클 해상도 제어 회로(123)를 포함할 수 있다.
상기 듀티 사이클 감지 회로(121)는 상기 출력 클럭 신호(CLK_OUT)를 수신하고, 상기 출력 클럭 신호(CLK_OUT)의 듀티 사이클을 감지하여 듀티 사이클 감지 신호(DDS)를 생성할 수 있다. 예를 들어, 상기 입력 클럭 신호(CLK_IN)의 하이 로직 구간과 로우 로직 구간의 크기를 비교하고, 상기 듀티 사이클 감지 신호(DDS)로 출력한다. 상기 듀티 사이클 감지 신호(DDS)는 로우 로직 구간이 하이 로직 구간보다 얼마나 큰지 또는 하이 로직 구간이 로우 로직 구간보다 얼마나 큰지의 정보를 가진다.
상기 듀티 사이클 제어 신호 생성 회로(122)는 상기 듀티 사이클 감지 신호(DDS) 및 보정 완료 리셋 신호(DCC_DONE_RST)에 기초하여 상기 듀티 사이클 제어 신호(DCS) 및 상기 듀티 사이클 보정 완료 신호(DCC_DONE)를 생성할 수 있다. 상기 듀티 사이클 보정 완료 신호(DCC_DONE)는 상기 듀티 사이클 감지 회로(121)로부터 서로 다른 레벨을 갖는 상기 듀티 사이클 감지 신호(DDS)가 연속하여 생성될 때 인에이블 된다. 예를 들어, 상기 듀티 사이클 감지 회로(121)로부터 로우 로직 레벨을 갖는 상기 듀티 사이클 감지 신호(DDS)가 생성된 후 하이 로직 레벨을 갖는 상기 듀티 사이클 감지 신호(DDS)가 생성되거나 하이 로직 레벨을 갖는 상기 듀티 사이클 감지 신호(DDS)가 생성된 후 로우 로직 레벨을 갖는 상기 듀티 사이클 감지 신호(DDS)가 생성될 때, 상기 듀티 사이클 제어 신호 생성 회로(122)는 상기 듀티 사이클 보정 완료 신호(DCC_DONE)를 생성할 수 있다. 또한, 후술될 바와 같이 상기 보정 완료 리셋 신호(DCC_DONE_RST)는 해상도 인에이블 신호(RCS_EN_EDGE)가 인에이블 되면, 상기 듀티 사이클 제어 신호(DCS)를 초기화 시킬 수 있다.
상기 듀티 사이클 해상도 제어 회로(123)는 상기 입력 클럭 신호(CLK_IN) 및 상기 듀티 사이클 보정 완료 신호(DCC_DONE)를 입력 받고, 상기 입력 클럭 신호(CLK_IN)의 입력 클럭 횟수를 카운트 하며, 상기 입력 클럭 신호(CLK_IN)의 상기 입력 클럭 횟수와 상기 듀티 사이클 보정 완료 신호(DCC_DONE)에 근거하여 상기 보정 완료 리셋 신호(DCC_DONE_RST)와 상기 듀티 사이클 해상도 제어 신호(RCS)를 생성할 수 있다.
예를 들어, 상기 듀티 사이클 해상도 제어 회로(123)는 설정된 기준시간보다 앞선 타이밍에 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 인에이블되면, 즉, 상기 입력 클럭 신호(CLK_IN)의 상기 입력 클럭 횟수가 임계값보다 작은 경우, 상기 듀티 사이클 해상도 제어 신호(RCS)를 인에이블 시킬 수 있다. 또한, 상기 듀티 사이클 해상도 제어 회로(123)는 상기 설정된 기준시간보다 앞선 타이밍에 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 생성되지 않으면, 즉, 상기 입력 클럭 신호(CLK_IN)의 상기 입력 클럭 횟수가 임계값보다 큰 경우, 상기 듀티 사이클 해상도 제어 신호(RCS)를 디스에이블 상태로 유지시킬 수 있다.
즉, 상기 듀티 사이클 해상도 제어회로(123)는 듀티 사이클 보정 동작이 상기 설정된 기준시간보다 앞선 타이밍에 완료되지 않으면, 상기 듀티 사이클 보정 회로(110)가 추가적인 듀티 사이클 보정 동작 없이 듀티 사이클 보정을 종료하고, 듀티 사이클 보정 동작이 상기 설정된 기준시간보다 앞선 타이밍에 완료되면, 상기 듀티 사이클 보정 회로(110)가 듀티 사이클 보정 해상도를 높여 듀티 사이클 보정 동작을 추가로 수행할 수 있다.
도 2는 도 1에 도시된 듀티 사이클 보정 회로(110)의 구성을 보여주는 도면이다. 도 2에서 상기 듀티 사이클 보정 회로(110)는 상기 입력 클럭 신호(CLK_IN)를 수신하고, 상기 듀티 사이클 제어 신호(DCS) 및 듀티 사이클 해상도 제어 신호(RCS)에 기초하여 풀업 구동 또는 풀다운 구동되며 상기 제 2 출력 노드(ON)로부터 상기 출력 클럭 신호(CLK_OUT)를 생성할 수 있다. 구체적으로, 상기 듀티 사이클 보정 회로(110)는 상기 듀티 사이클 제어 신호(DCS) 및 듀티 사이클 해상도 제어 신호(RCS)에 기초하여 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 보정하여 상기 제 2 출력 노드(ON)로부터 상기 출력 클럭 신호(CLK_OUT)를 생성할 수 있다.
상기 듀티 사이클 보정 회로(110)에서 듀티 사이클을 보정하는 방법은 다음과 같다. 상기 입력 클럭 신호(CLK_IN)를 상기 출력 클럭 신호(CLK_OUT)로 구동할 때의 풀업 구동력과 풀다운 구동력에 따라서 상기 출력 클럭 신호(CLK_OUT)의 라이징 엣지 및 폴링 엣지의 슬루레이트가 조절된다.
라이징 엣지의 슬루레이트가 커지고 폴링 엣지의 슬루레이트가 작아지면 클럭 신호의 '하이' 구간이 길어진다(즉 '로우' 구간이 짧아진다). 또한 라이징 엣지의 슬루레이트가 작아지고 폴링 엣지의 슬루레이트가 커지면 '하이' 구간이 짧아진다(즉 '로우' 구간이 길어진다). 풀업 구동력이 증가하면 라이징 엣지의 슬루레이트가 증가하고, 풀업 구동력이 감소하면 라이징 엣지의 슬루레이트가 감소한다. 또한 풀다운 구동력이 증가하면 폴링 엣지의 슬루레이트가 증가하고, 풀다운 구동력이 감소하면 폴링 엣지의 슬루레이트가 감소한다.
따라서 풀업 구동력이 커지고 풀다운 구동력이 작아지면 상기 출력 클럭 신호(CLK_OUT)의 '하이' 구간이 길어지고, 풀다운 구동력이 커지고 풀업 구동력이 작아지면 상기 출력 클럭 신호(CLK_OUT)의 '로우' 구간이 길어진다. 이와 같은 방법을 통해서 상기 듀티 사이클 보정 회로(110)에서 상기 입력 클럭 신호(CLK_IN)의 듀티를 보정하여 상기 출력 클럭 신호(CLK_OUT)을 생성한다.
상기 듀티 사이클 보정 회로(110)는 제 1 가변 드라이버(111), 제 2 가변 드라이버(112)를 포함할 수 있다.
상기 제 1 가변 드라이버(111)는 상기 입력 클럭 신호(CLK_IN)를 수신하고, 상기 입력 클럭 신호(CLK_IN)에 따라 풀업 및 풀다운 동작을 수행하여 상기 출력 클럭 신호(CLK_OUT)를 출력하되, 상기 듀티 사이클 제어 신호(DCS)에 근거하여 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 보정하여 상기 출력 클럭 신호(CLK_OUT)을 출력할 수 있다.
상기 제 1 가변 드라이버(111)는 상기 입력 클럭 신호(CLK_IN)에 따라 상기 제 1 출력 노드(OUT)를 풀업 또는 풀다운 구동하는 제1풀업/풀다운 구동 회로, 상기 제1출력 노드(OUT)의 노드 레벨에 따라 상기 제 2 출력 노드(ON)를 풀업 또는 풀다운 구동하여 출력 클럭 신호(CLK_OUT)을 출력하는 제 2 풀업/풀다운 구동 회로, 그리고 상기 듀티 사이클 제어 신호(DCS)에 근거하여 상기 출력 클럭 신호(CLK_OUT)의 슬루레이트를 제어하여 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 보정하기 위한 슬루레이트 제어 회로를 포함할 수 있다.
상기 제 1 가변 드라이버(111)의 제 1 풀업/풀다운 구동 회로는 상기 입력 클럭 신호(CLK_IN)를 수신하고, 상기 입력 클럭 신호(CLK_IN)에 따라 제 1 출력 노드(OUT)를 풀업 또는 풀다운 구동할 수 있다. 예를 들어, 상기 제 1 풀업/풀다운 구동 회로는 상기 입력 클럭 신호(CLK_IN)가 로우 로직 레벨인 경우 상기 제 1 출력 노드(OUT)를 풀업 구동하고, 상기 입력 클럭 신호(CLK_IN)가 하이 로직 레벨인 경우 상기 제 1 출력 노드(OUT)를 풀다운 구동할 수 있다.
상기 제 1 가변 드라이버(111)의 제 2 풀업/풀다운 구동 회로는 상기 제 1 출력 노드(OUT)의 노드 레벨에 따라 제 2 출력 노드(ON)를 풀업 또는 풀다운 구동하여 상기 출력 클럭 신호(CLK_OUT)를 발생할 수 있다. 예를 들어, 상기 제 2 풀업/풀다운 구동 회로는 상기 제 1 출력 노드(OUT)의 노드 레벨이 로우 로직 레벨인 경우 상기 제 2 출력 노드(ON)를 풀업 구동하고, 상기 제 1 출력 노드(OUT)의 노드 레벨이 하이 로직 레벨인 경우 상기 제 2 출력 노드(ON)를 풀다운 구동할 수 있다.
상기 제 1 가변 드라이버(111)의 슬루레이트 제어 회로는 상기 듀티 사이클 제어 신호(DCS)에 근거하여 상기 출력 클럭 신호(CLK_OUT)의 폴링 에지의 슬루레이트를 제어하기 위한 제1 슬루레이트 제어 회로와, 상기 듀티 사이클 제어 신호(DCS)에 근거하여 상기 출력 클럭 신호(CLK_OUT)의 라이징 에지의 슬루레이트를 제어하기 위한 제 2 슬루레이트 제어 회로를 구비할 수 있다.
상기 제 1 가변 드라이버(111)는 복수의 P 채널 모스 트랜지스터, 예를 들어, 제 1 P 채널 모스 트랜지스터(P1) 내지 제 10 P채널 모스 트랜지스터(P10)와 복수의 N 채널 모스 트랜지스터, 예를 들어 제 1 N 채널 모스 트랜지스터(N1) 내지 제 10 N채널 모스 트랜지스터(N10)를 포함할 수 있다. 여기서 복수의 P채널 모스 트랜지스터(P1 ~ P10) 및 N채널 모스 트랜지스터(N1 ~ N10)는 그 크기(예를 들어, 트랜지스터의 채널 폭)가 각각 다를 수 있다.
상기 제 1 가변 드라이버(111)의 제1풀업/풀다운 구동 회로는 게이트에 상기 입력 클럭 신호(CLK_IN)가 인가되고, 전원 전압(VDD) 단자와 상기 제1출력 노드(OUT) 그리고 접지 전압(VSS) 단자와 상기 제1출력 노드(OUT)사이에 각각 연결되는 제 1 P 채널 모스 트랜지스터(P1)와 제 1 N 채널 모스 트랜지스터(N1)를 포함할 수 있다. 상기 제 1 가변 드라이버(111)의 제2풀업/풀다운 구동 회로는 게이트에 상기 제1출력 노드(OUT)의 노드 레벨이 인가되고, 전원 전압(VDD) 단자와 상기 제2출력 노드(ON) 그리고 접지 전압(VSS) 단자와 상기 제2출력 노드(ON)사이에 각각 연결되는 제 6 P 채널 모스 트랜지스터(P6)와 제 6 N 채널 모스 트랜지스터(N6)를 포함할 수 있다.
상기 제 1 가변 드라이버(111)의 슬루레이트 제어 회로에 있어서, 상기 제 1 슬루레이트 제어 회로는 게이트에 각각 상기 입력 클럭 신호(CLK_IN)와 상기 듀티 사이클 제어 신호(DCS)가 인가되고, 상기 전원 전압(VDD) 단자와 상기 제 1 출력 노드(OUT) 사이에 병렬로 연결되는 다수의 PMOS 트랜지스터쌍(P2, P7), (P3, P8), (P4, P9) 그리고 (P5, P10)을 포함할 수 있다. 제 2 슬루레이트 제어 회로는 게이트에 각각 상기 입력 클럭 신호(CLK_IN)와 상기 듀티 사이클 제어 신호(DCS)에 인가되고, 상기 접지 전압(VSS) 단자와 상기 제 1 출력 노드(OUT)사이에 병렬로 연결되는 다수의 NMOS 트랜지스터쌍(N2, N7), (N3, N8), (N4, N9) 그리고 (N5, N10)을 포함할 수 있다. 이때, 상기 NMOS 트랜지스터 쌍의 수 그리고 상기 PMOS 트랜지스터 쌍의 수는 상기 듀티 사이클 제어 신호(DCS<0:3>)의 수에 상응할 수 있다.
제 1 슬루레이트 제어 회로에 있어서, 상기 제 7 P채널 모스 트랜지스터(P7) 내지 상기 제 10 P채널 모스 트랜지스터(P10)는 상기 듀티 사이클 제어 신호(DCS)의 코드(DCS<0:3>)에 응답하여 턴온/턴오프 되며 상기 제 7 P채널 모스 트랜지스터(P7) 내지 상기 제 10 P채널 모스 트랜지스터(P10)가 많이 턴온 될수록 상기 출력 클럭 신호(CLK_IN)의 폴링 엣지 슬루율이 커질 수 있다. 상기 제 7 N채널 모스 트랜지스터(N7) 내지 상기 제 10 N채널 모스 트랜지스터(N10)는 상기 듀티 사이클 제어 신호(DCS)의 코드(DCS<0:3>)에 응답하여 턴온/턴오프 되며 상기 제 7 N 채널 모스 트랜지스터(N7) 내지 상기 제 10 N채널 모스 트랜지스터(N10)가 많이 턴온 될수록 출력 클럭 신호의 라이징 엣지 슬루율이 커진다. 이와 같은 제어를 통해 출력 클럭 신호의 라이징 엣지 슬루율 및 폴링 엣지 슬루율이 제어되면 그 결과 입력 클럭 신호의 듀티 사이클을 보정하여 출력 클럭 신호(CLK_OUT)를 생성할 수 있다.
상기 제 2 가변 드라이버(112)는 상기 듀티 사이클 해상도 제어 신호(RCS) 및 상기 듀티 사이클 해상도 제어 신호의 상보 신호(RCSB) (이하, 상보 듀티 사이클 해상도 제어 신호라 칭함)에 기초하여 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 상기 제 1 해상도보다 fine 한 상기 제 2 해상도로 재보정하는 동작을 수행할 수 있다.
상기 제 2 가변 드라이버(112)는 제 11 및 제 12 PMOS 트랜지스터(P11, P12)와 제 11 및 제 12 NMOS 트랜지스터(N11, N12)를 포함할 수 있다. 구체적으로, PMOS 트랜지스터쌍(P11, P12)은 게이트에 각각 상기 입력 클럭 신호(CLK_IN)와 상기 상보 듀티 사이클 해상도 제어 신호(RCSB)가 인가되고, 상기 전원 전압(VDD) 단자와 상기 제 1 출력 노드(OUT)사이에 직렬로 연결될 수 있다. 또한, NMOS 트랜지스터쌍(N11, N12)은 게이트에 각각 상기 듀티 사이클 해상도 제어 신호(RCS)와 상기 입력 클럭 신호(CLK_IN)가 인가되고, 상기 제 1 출력 노드(OUT)와 상기 접지 전압(VSS) 단자 사이에 직렬로 연결될 수 있다.
상기 제 2 가변 드라이버(112)는 상기 상보 듀티 사이클 해상도 제어 신호(RCSB)에 응답하여 상기 제12 PMOS 트랜지스터(P12)가 턴온/오프되어 상기 출력 클럭 신호(CLK_OUT)의 폴링 에지의 슬루율을 제어하고, 상기 듀티 사이클 해상도 제어 신호(RCS)에 응답하여 상기 제 11 NMOS 트랜지스터(N11)가 턴온/오프되어 상기 출력 클럭 신호(CLK_OUT)의 라이징 에지의 슬루율을 제어할 수 있다. 따라서, 상기 제 2 가변 드라이버(112)는 제 2 해상도로 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 추가로 보정하여 출력 클럭 신호(CLK _OUT)을 생성할 수 있다.
도 3은 도 1에 도시된 듀티 사이클 해상도 제어 회로(123)의 구성을 보여주는 도면이다. 도 3에서 상기 듀티 사이클 해상도 제어 회로(123)는 상기 입력 클럭 신호(CLK_IN) 및 상기 듀티 사이클 보정 완료 신호(DCC_DONE)를 수신하며, 상기 입력 클럭 신호(CLK_IN)를 카운트하고, 상기 입력 클럭 신호(CLK_IN)의 입력 클럭 횟수와 상기 듀티 사이클 보정 완료 신호(DCC_DONE)에 근거하여 상기 듀티 사이클 해상도 제어 신호(RCS, RCSB)를 생성할 수 있다.
상기 듀티 사이클 해상도 제어 회로(123)는 상기 설정된 기준시간보다 앞선 타이밍에 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 인에이블되면, 예를 들어, 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 인에이블 된 상태에서 상기 입력 클럭 신호(CLK_IN)의 입력 클럭 횟수가 임계값보다 작으면, 상기 듀티 사이클 해상도 제어 신호(RCS)를 인에이블 시킬 수 있다. 또한, 상기 듀티 사이클 해상도 제어 회로(123)는 상기 기준시간보다 앞선 타이밍에 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 인에이블되지 않으면, 예를 들어 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 인에이블 된 상태에서 상기 입력 클럭 신호(CLK_IN)의 입력 클럭 횟수가 임계값보다 크면, 상기 듀티 사이클 해상도 제어 신호(RCS)를 디스에이블 상태로 유지시킬 수 있다.
상기 듀티 사이클 해상도 제어 회로(123)는 해상도 제어 신호 생성 회로(300), 리셋 신호 생성 회로(310)를 포함할 수 있다.
상기 해상도 제어 신호 생성 회로(300)는 상기 입력 클럭 신호(CLK_IN)와 상기 듀티 사이클 보정 완료 신호(DCC_DONE)를 수신하고, 상기 입력 클럭 신호(CLK_IN)의 클럭 횟수를 카운트하며, 상기 입력 클럭 신호(CLK_IN)의 입력 클럭 횟수와 상기 듀티 사이클 보정 완료 신호(DCC_DONE)에 근거하여 해상도 인에이블 신호(RCS_EN_EDGE) 와 상기 듀티 사이클 해상도 제어 신호(RCS, RCSB)를 생성할 수 있다.
상기 해상도 제어 신호 생성 회로(300)는 보정 카운터 회로(301), 해상도 인에이블 신호 생성 회로(302), 해상도 제어 신호 출력 회로(303)를 포함할 수 있다.
상기 보정 카운터 회로(301)는 상기 입력 클럭 신호(CLK_IN)를 수신하고, 상기 입력 클럭 신호(CLK_IN)의 클럭 횟수를 카운트하며, 기설정된 카운트 횟수와 비교하여, 듀티 사이클 보정 카운터 신호(DCC_DONE_ct)를 생성할 수 있다. 예를 들어, 상기 입력 클럭 신호(CLK_IN)의 입력 클럭 횟수가 기설정된 값보다 작으면, 상기 보정 카운터 회로(301)는 상기 듀티 사이클 보정 카운터 신호(DCC_DONE_ct)를 로우 로직 레벨로 출력하고, 상기 입력 클럭 신호(CLK_IN)의 입력 클럭 횟수가 기설정된 값보다 크면 상기 보정 카운터 회로(301)는 상기 듀티 사이클 보정 카운터 신호(DCC_DONE_ct)를 하이 로직 레벨로 출력될 수 있다.
상기 해상도 인에이블 신호 생성 회로(302)는 듀티 사이클 보정 완료 카운터 신호의 상보 신호(DCC_DONE_ctB) 및 상기 듀티 사이클 보정 완료 신호(DCC_DONE)를 수신하고, 상기 해상도 인에이블 신호(RCS_EN_EDGE)를 생성할 수 있다.
상기 해상도 인에이블 신호 생성 회로(302)는 제 1 낸드 게이트(302-1), 제 2 인버터(302-2)를 포함 할 수 있다. 상기 제 1 낸드 게이트(302-1)는 상기 듀티 사이클 보정 카운터의 상보 신호(DCC_DONE_ctB) 및 상기 듀티 사이클 보정 완료 신호(DCC_DONE)를 수신하고, 낸드 연산을 수행할 수 있다. 상기 제 2 인버터(302-2)는 상기 제 1 낸드 게이트(302-1)의 출력을 수신하고, 상기 제 1 낸드 게이트(302-1)의 출력을 반전시켜 상기 해상도 인에이블 신호(RCS_EN_EDGE)를 생성할 수 있다.
상기 해상도 제어 신호 출력 회로(303)는 상기 해상도 인에이블 신호(RCS_EN_EDGE)를 수신하고, 상기 해상도 인에이블 신호(RCS_EN_EDGE)의 라이징 엣지에 동기하여 상기 듀티 사이클 해상도 제어 신호(RCS, RCSB)를 생성할 수 있다.
상기 해상도 제어 신호 출력 회로(303)는 제 1 플립플롭(303-1), 제 3 인버터(303-2)를 포함할 수 있다. 상기 제 1 플립플롭(303-1)의 입력 단자는 전원전압(VDD)을 수신하고, 상기 제 1 플립플롭(303-1)의 클럭 단자는 상기 해상도 인에이블 신호(RCS_EN_EDGE)를 수신할 수 있다. 상기 제 1 플립플롭(303-1)은 상기 해상도 인에이블 신호(RCS_EN_EDGE)에 동기하여 입력 단자로 입력된 신호를 출력 단자로 출력할 수 있다. 상기 제 3 인버터(303-2)는 상기 제 1 플립플롭(303-1)의 출력 단자로 출력된 상기 듀티 사이클 해상도 제어 신호(RCS)를 수신하고, 반전시킬 수 있다.
상기 리셋 신호 생성 회로(310)는 상기 해상도 인에이블 신호(RCS_EN_EDGE)를 수신하고, 보정 완료 리셋 신호(DCC_DONE_RST)를 생성할 수 있다.
상기 리셋 신호 생성 회로(310)는 제 2 낸드 게이트(311), 제 4 인버터(312), 제 2 플립플롭(313), 제 5 인버터(314)를 포함할 수 있다. 상기 리셋 신호 생성 회로(310)는 상기 해상도 인에이블 신호(RCS_EN_EDGE) 및 듀티 사이클 리셋 컨트롤 신호의 상보 신호(DCC_RST_CTRLB)를 수신하고, 낸드 연산을 수행하며, 상기 제 4 인버터를 통해 반전시킬 수 있다. 상기 제 2 플립플롭(313)의 입력 단자는 전원전압(VDD)을 수신하고, 상기 제 2 플립플롭(313)의 클럭 단자는 상기 보정 완료 리셋 신호(DCC_DONE_RST)를 수신할 수 있다. 상기 제 2 플립플롭(303-1)은 폴링 엣지 구간에 트리거링 하는 상기 보정 완료 리셋 신호(DCC_DONE_RST)를 수신하고, 상기 제 5 인버터로 반전하여 듀티 사이클 리셋 컨트롤 신호의 상보 신호(DCC_RST_CTRLB)를 출력할 수 있다.
상기 보정 완료 리셋 신호(DCC_DONE_RST)는 상기 듀티 사이클 제어 신호 생성 회로(122)로 전송되어, 상기 듀티 사이클 제어 신호(DCS)를 초기화 시킬 수 있다.
도 4는 도 1에 도시된 듀티 사이클 보정 장치(100)의 듀티 사이클 보정 방법을 설명하기 위한 흐름도이고, 도 5는 본 발명의 일 실시예에 따른 듀티 사이클 보정 장치(100)의 듀티 사이클 보정 동작을 설명하기 위한 타이밍도이다. 이하, 도 1 내지 도 5를 참조하여, 상기 듀티 사이클 보정 장치(100)의 동작을 순차적으로 살펴본다.
상기 듀티 사이클 보정 장치(100)의 듀티 사이클 보정이 시작(S21)되고, 듀티 사이클 보정 완료 카운터(미도시)의 카운트 횟수가 설정된다(S22). 상기 듀티 사이클 보정 완료 카운터의 카운트 횟수는 상기 듀티 사이클을 보정하는 기준 시간과 동일한 기준이 될 수 있다.
상기 듀티 사이클 보정 완료 카운터는 상기 듀티 사이클 해상도 제어 회로(123)에 옵션 레지스터(미도시)를 포함하여 카운트 시간 및 횟수를 설정할 수 있다. 상기 옵션 레지스터는 플립플롭 체인으로 구성될 수 있다. 예를 들어, 상기 듀티 사이클 보정 완료 카운터의 입력 클럭 카운트 횟수를 16회로 가정하여 설명한다. 단, 상기 입력 클럭 카운트 횟수는 해당 실시예에 한정하지 않고 설정할 수 있다.
먼저, 상기 듀티 사이클 보정 장치(100)는 도 1에 도시된 상기 듀티 사이클 감지 회로(121)를 통하여 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 감지하고, 상기 듀티 사이클 감지 신호(DDS)를 생성한다. 상기 듀티 사이클 보정 장치(100)는 상기 듀티 사이클 제어 신호 생성 회로(122)를 통해 상기 듀티 사이클 감지 신호(DDS)에 근거한 상기 듀티 사이클 제어 신호(DCS)를 생성한다. 이어서, 상기 듀티 사이클 보정 장치(100)는 상기 제 1 가변 드라이버(111)를 통해 상기 입력 클럭 신호(CLK_IN)의 듀티 사이클을 상기 듀티 사이클 제어 신호(DCS<0:3>)에 근거하여 제 1 해상도로 보정하여 출력 클럭 신호(CLK_OUT)을 생성한다 (S23).
이어서, 상기 듀티 사이클 보정 장치(100)는 상기 입력 클럭 신호(CLK_IN)의 입력 클럭 횟수가 임계값 (예를 들어 16) 보다 작은지를 판단하고, 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 상기 듀티 사이클 제어 신호 생성 회로(122)로부터 생성 되었는가를 판단한다 (S24).
구체적으로, 도 5를 참조하면, 상기 듀티 사이클 보정 장치(100)는 상기 듀티 사이클 해상도 제어 회로(123)를 통해 상기 입력 클럭 신호(CLK_IN)를 입력하고, 상기 입력 클럭 횟수를 카운트 하여, 상기 입력 클럭 횟수가 임계값보다 작은 경우, 예를 들어, 1회 내지 15회인 경우, 상기 듀티 사이클 보정 카운터 신호(DCC_DONE_ct)를 로우 로직 레벨로 출력하고, 상기 듀티 사이클 보정 카운터 신호(DCC_DONE_ct)가 인버팅(도3, 300-1)된 상기 듀티 사이클 보정 카운터 신호의 상보 신호(DCC_DONE_ctB)를 하이 로직 레벨로 출력한다.
또한, 상기 듀티 사이클 보정 장치(100)는 상기 듀티 사이클 제어 신호 생성 회로(122)를 통해 상기 듀티 사이클 감지 신호(DDS)에 근거한 상기 듀티 사이클 보정 완료 신호(DCC_DONE)를 생성한다. 따라서, 상기 듀티 사이클 보정 장치(100)는 듀티 사이클 보정이 완료되면, 상기 듀티 사이클 보정 완료 신호(DCC_DONE)를 하이 로직 레벨로 생성한다. 따라서, S24 동작에서, 상기 듀티 사이클 보정 장치(100)는 상기 듀티 사이클 보정 카운터 신호의 상보 신호(DCC_DONE_ctB)가 하이 로직 레벨로 생성될 때 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 하이 레벨로 생성 되었는지를 판단한다.
상기 듀티 사이클 보정 카운터 신호의 상보 신호(DCC_DONE_ctB)가 로우 로직 레벨로 생성될 때 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 하이레벨로 생성되는 것으로 판단되는 경우(S24:N), 예를 들어, 듀티 사이클 보정이 설정된 기간보다 빨리 완료되지 않은 것으로 판단되는 경우(S24:N), 상기 듀티 사이클 보정 장치(100)는 상기 듀티 사이클 해상도 제어 회로(123)를 통해 상기 해상도 인에이블 신호(RCS_EN_EDGE) 및 상기 듀티 사이클 해상도 제어 신호(RCS)를 로우 로직 레벨로 생성하고, S27 동작으로 진행하여 추가 듀티 사이클 보정 없이 DCC 보정 동작을 완료한다.
상기 듀티 사이클 보정 카운터 신호의 상보 신호(DCC_DONE_ctB)가 하이 로직 레벨로 생성될 때 상기 듀티 사이클 보정 완료 신호(DCC_DONE)가 하이레벨로 생성되는 것으로 판단되는 경우(S24:Y), 예를 들어, 듀티 사이클 보정이 설정된 기간보다 빨리 완료된 것으로 판단되는 경우 (S24:Y), 상기 듀티 사이클 보정 장치(100)는 상기 듀티 사이클 해상도 제어 회로(123)를 통해 상기 해상도 인에이블 신호(RCS_EN_EDGE), 상기 듀티 사이클 해상도 제어 신호(RCS) 및 상기 보정 완료 리셋신호(DCC_DONE_RST)를 하이 로직 레벨로 생성하고, S25 동작으로 진행한다.
이 때, 상기 보정 완료 리셋 신호(DCC_DONE_RST)는 상기 듀티 사이클 제어 신호(DCS)를 초기화 하고, 도 2에 도시된 상기 듀티 사이클 보정 회로(110)의 상기 제 2 가변드라이버(112)가 상기 듀티 사이클 해상도 제어 신호(RCS)에 근거하여 인에이블(S25) 되어, 제 1 해상도보다 finer한 제 2 해상도로 입력 클럭 신호(CLK_IN)의 듀티 사이클을 재보정(S26) 동작을 실행할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 일 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해 해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위, 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 듀티 사이클 보정 회로.
120: 듀티 사이클 제어 회로.
121: 듀티 사이클 감지 회로.
122: 듀티 사이클 제어 신호 생성 회로.
123: 듀티 사이클 해상도 제어 회로.
120: 듀티 사이클 제어 회로.
121: 듀티 사이클 감지 회로.
122: 듀티 사이클 제어 신호 생성 회로.
123: 듀티 사이클 해상도 제어 회로.
Claims (20)
- 듀티 사이클 제어 신호에 기초하여 입력 클럭 신호의 듀티 사이클을 보정하여 출력 클럭 신호를 생성하며, 듀티 사이클 해상도 제어 신호가 인에이블 되면 상기 입력 클럭 신호의 듀티 사이클을 추가로 보정하여 상기 출력 클럭 신호를 생성하는 듀티 사이클 보정 회로; 및
상기 출력 클럭 신호의 듀티 사이클을 감지하여 상기 듀티 사이클 제어 신호를 생성하고, 상기 입력 클럭 신호에 대한 듀티 사이클 보정 완료 신호를 생성하며, 상기 듀티 사이클 보정 완료 신호가 기준시간보다 앞선 타이밍에 인에이블되면, 상기 듀티 사이클 해상도 제어 신호를 인에이블 시키는 듀티 사이클 제어 회로를 포함하는 듀티 사이클 보정 장치. - 제 1 항에 있어서,
상기 듀티 사이클 보정 회로는 상기 입력 클럭 신호 및 상기 듀티 사이클 제어 신호에 기초하여 상기 출력 클럭 신호를 풀업 구동 또는 풀다운 구동하는, 제 1 가변 드라이버; 및
상기 입력 클럭 신호에 기초하여 상기 듀티 사이클 해상도 제어 신호가 인에이블 되었을 때, 상기 출력 클럭 신호를 풀업 구동 또는 풀다운 구동하는 제 2 가변 드라이버를 포함하는 듀티 사이클 보정 장치. - 제 1 항에 있어서,
상기 듀티 사이클 제어 회로는 상기 듀티 사이클 보정 완료 신호가 상기 기준시간보다 앞선 타이밍에 인에이블되면, 상기 듀티 사이클 해상도 제어 신호를 인에이블 시키고, 상기 듀티 사이클 보정 완료 신호가 상기 기준시간보다 앞선 타이밍에 인에이블되지 않으면 상기 듀티 사이클 해상도 제어 신호를 디스에이블 상태로 유지시키는 듀티 사이클 보정 장치. - 제 3 항에 있어서,
상기 듀티 사이클 제어 회로는 상기 출력 클럭 신호의 듀티 사이클을 감지하여 상기 듀티 사이클 감지 신호를 생성하는 듀티 사이클 감지 회로;
상기 듀티 사이클 감지 신호에 기초하여 상기 듀티 사이클 보정 완료 신호와 상기 듀티 사이클 제어 신호를 생성하는 듀티 사이클 제어 신호 생성 회로; 및
상기 입력 클럭 신호 및 상기 듀티 사이클 보정 완료 신호를 입력 받아 상기 듀티 사이클 해상도 제어 신호를 생성하는 듀티 사이클 해상도 제어 회로를 포함하는 듀티 사이클 보정 장치. - 제 4 항에 있어서,
상기 듀티 사이클 제어 신호 생성 회로는 상기 듀티 사이클 제어 신호에 기초하여 상기 입력 클럭 신호의 듀티 사이클 보정이 완료 되면 상기 듀티 사이클 보정 완료 신호를 인에이블 시키는 듀티 사이클 보정 장치. - 제 4 항에 있어서,
상기 듀티 사이클 해상도 제어 회로는, 상기 듀티 사이클 보정 완료 신호가 상기 기준시간보다 앞선 타이밍에 인에이블되면, 상기 듀티 사이클 해상도 제어 신호를 인에이블 시키고, 상기 듀티 사이클 보정 완료 신호가 상기 기준시간보다 앞선 타이밍에 생성되지 않으면, 상기 듀티 사이클 해상도 제어 신호를 디스에이블 상태로 유지시키는 듀티 사이클 보정 장치. - 듀티 사이클 제어 신호 및 듀티 사이클 해상도 제어 신호에 기초하여 입력 클럭 신호의 듀티 사이클을 보정하여, 출력 클럭 신호를 생성하되, 상기 듀티 사이클 해상도 제어 신호에 근거하여 상기 입력 클럭 신호의 듀티 사이클이 보정 되고, 상기 듀티 사이클 해상도 제어 신호에 기초하여 상기 듀티 사이클의 보정 시와는 다른 해상도로 상기 입력 클럭 신호의 듀티 사이클이 재보정되는 듀티 사이클 보정 회로; 및
상기 입력 클럭 신호를 카운트하고, 상기 듀티 사이클 제어 신호에 근거하여 상기 듀티 사이클 보정이 완료되면 듀티 사이클 보정 완료 신호를 생성하며, 상기 듀티 사이클 보정 완료 신호가 생성된 시점에서상기 입력 클럭 신호의 카운트 값이 임계값보다 작으면 상기 듀티 사이클 해상도 제어 신호를 생성하는 듀티 사이클 제어 회로를 포함하는 듀티 사이클 보정 장치. - 제 7 항에 있어서,
상기 듀티 사이클 보정 회로는 상기 입력 클럭 신호에 응답하여 풀업/풀다운 동작을 수행하여 상기 입력 클럭 신호의 듀티 사이클을 보정하되, 상기 듀티 사이클 제어 신호의 코드값에 근거하여 풀업/풀다운 구동력을 가변시켜 상기 입력 클럭 신호의 듀티 사이클을 보정하고,
상기 듀티 사이클 보정 회로는 상기 듀티 사이클 해상도 제어 신호에 근거하여, 상기 입력 클럭 신호에 응답하여 풀업/풀다운 동작을 수행하여 상기 입력 클럭 신호의 듀티 사이클을 재보정하되, 상기 듀티 사이클의 보정 시보다 fine 한 해상도로 상기 듀티 사이클을 재보정하는 것을 듀티 사이클 보정 장치. - 제 8 항에 있어서,
상기 듀티 사이클 제어 회로는 상기 출력 클럭 신호의 듀티 사이클을 감지하여 상기 듀티 사이클 감지 신호를 생성하는 듀티 사이클 감지 회로;
상기 듀티 사이클 감지 신호를 입력 받아 상기 듀티 사이클 보정 완료 신호를 생성하는 듀티 사이클 제어 신호 생성 회로; 및
상기 입력 클럭 신호와 상기 듀티 사이클 보정 완료 신호를 입력 받아 상기 듀티 사이클 해상도 제어 신호를 생성하되, 상기 듀티 사이클 보정 완료 신호가 기준 시간보다 앞선 타이밍에 인에이블되면 상기 듀티 사이클 해상도 제어 신호를 인에이블 시키는 듀티 사이클 해상도 제어 회로를 포함하는 듀티 사이클 보정 장치. - 입력 클럭 신호의 듀티 사이클을 보정하여 출력 클럭 신호를 생성하되, 듀티 사이클 제어 신호에 기초하여 상기 입력 클럭 신호의 듀티 사이클을 제 1 해상도로 보정하는 제 1 가변드라이버;
상기 입력 클럭 신호의 듀티 사이클을 재보정하여 출력 클럭 신호를 생성하되, 듀티 사이클 해상도 제어 신호에 기초하여 상기 입력 클럭 신호의 듀티 사이클을 상기 제 1 해상도보다 fine 한 제 2 해상도로 재보정하는 제 2 가변 드라이버; 및
상기 입력 클럭 신호를 카운트하고, 상기 듀티 사이클의 보정이 완료되면 듀티 사이클 보정 완료 신호를 생성하고, 상기 듀티 사이클 보정 완료 신호가 생성된 시점에 상기 입력 클럭 신호의 카운트 값이 임계값보다 작은 경우 상기 듀티 사이클 해상도 제어 신호를 생성하는 듀티 사이클 제어 회로를 포함하는 듀티 사이클 보정 장치. - 제 10 항에 있어서,
상기 제 1 가변 드라이버는 상기 입력 클럭 신호에 응답하여 풀업/풀다운 동작을 수행하여 상기 입력 클럭 신호의 듀티 사이클을 보정하여 출력 신호를 생성하되, 상기 듀티 사이클 제어 신호의 코드값에 근거하여 풀업/풀다운 구동력을 가변시켜 상기 듀티 사이클을 보정하는 듀티 사이클 보정 장치. - 제 11 항에 있어서,
상기 제 1 가변 드라이버는
상기 입력 클럭 신호에 응답하여 제 1 출력 노드를 풀업/풀다운 구동시켜 주는 제 1 풀업/풀다운 구동 회로;
상기 제 1 출력 노드의 노드 레벨에 응답하여 제 2 출력 노드를 풀업/풀다운 구동시켜, 제 2 출력 노드를 통해 상기 출력 클럭 신호를 출력하는 제 2 풀업/풀다운 구동 회로; 및
상기 듀티 사이클 제어 신호의 코드값에 근거하여 상기 출력 클럭 신호의 슬루레이트를 제어하여 상기 입력 클럭 신호의 듀티 사이클을 보정하는 슬루레이트 제어 회로를 포함하는 듀티 사이클 보정 장치. - 제12항에 이어서,
상기 슬루레이트 제어 회로는 상기 듀티 사이클 제어 신호의 코드값에 근거하여 상기 출력 클럭 신호의 폴링 에지의 슬루레이트를 제어하여 상기 입력 클럭 신호의 듀티 사이클을 보정하는 제 1 슬루레이트 제어 회로; 및
상기 듀티 사이클 제어 신호의 코드값에 근거하여 상기 출력 클럭 신호의 라이징 에지의 슬루레이트를 제어하여 상기 입력 클럭 신호의 듀티 사이클을 보정하는 제 2 슬루레이트 제어 회로를 포함하는 듀티 사이클 보정 장치. - 제 13 항에 있어서,
상기 제 1 슬루레이트 제어 회로는 게이트에 각각 입력 클럭 신호와 상기 듀티 사이클 제어 신호의 코드값 중 하나가 각각 인가되는, 전원 전압 단자와 제 1 출력 노드 사이에 병렬로 연결되는 다수의 PMOS 트랜지스터 쌍을 포함하고,
상기 제 2 슬루레이트 제어 회로는 게이트에 각각 상기 듀티 사이클 제어 신호의 코드값 중 하나와 상기 입력 클럭 신호가 각각 인가되는, 제 1 출력 노드와 접지 전압 단자 사이에 병렬로 연결되는 다수의 NMOS 트랜지스터 쌍을 포함하는 듀티 사이클 보정 장치. - 제 11 항에 있어서,
상기 제 2 가변 드라이버는 상기 듀티 사이클 해상도 제어 신호에 기초하여,
상기 입력 클럭 신호에 응답하여 풀업 또는 풀다운 동작을 수행하여 상기 입력 클럭 신호의 듀티 사이클을 재보정하여 출력 클럭 신호를 생성하는 듀티 사이클 보정 장치. - 제 15 항에 있어서,
상기 제 2 가변 드라이버는
게이트에 각각 입력 클럭 신호와 상기 듀티 사이클 해상도 제어 신호의 상보 신호가 각각 인가되는, 전원 전압 단자와 제 1 출력 노드 사이에 병렬로 연결되는 PMOS 트랜지스터 쌍; 및
게이트에 각각 상기 듀티 사이클 해상도 제어 신호와 상기 입력 클럭 신호가 각각 인가되는, 제 1 출력 노드와 접지 전압 단자 사이에 병렬로 연결되는 NMOS 트랜지스터 쌍을 포함하는 듀티 사이클 보정 장치. - 출력 클럭 신호의 듀티 사이클을 감지하여 듀티 사이클 감지 신호를 생성하는 단계;
상기 듀티 사이클 감지 신호에 기초하여 듀티 사이클 제어 신호를 변화 시켜 제 1 해상도로 상기 입력 클럭 신호의 듀티 사이클을 보정하여 출력 클럭 신호를 생성하는 단계;
상기 제 1 해상도를 갖는 듀티 사이클 보정 동작이 기준시간보다 앞선 타이밍에 완료되면, 듀티 사이클 해상도 제어 신호를 생성하는 단계; 및
상기 듀티 사이클 해상도 제어 신호에 근거하여 제 2 해상도로 상기 입력 클럭 신호의 듀티 사이클을 재보정하여 상기 출력 클럭 신호를 생성하는 단계를 포함하는 듀티 사이클 보정 방법. - 제 17 항에 있어서
상기 입력 클럭 신호를 상기 제 1 해상도로 보정하는 단계는 상기 듀티 사이클 제어 신호에 기초하여 상기 입력 클럭 신호를 풀업 구동 또는 풀다운 구동하여 출력 클럭 신호를 생성하는 단계를 포함하는 듀티 사이클 보정 방법. - 제 17 항에 있어서,
상기 듀티 사이클 해상도 제어 신호를 생성하는 단계는
상기 입력 클럭 신호를 카운트하는 단계; 및
상기 듀티 사이클 보정 완료 신호가 생성된 시점에서 상기 입력 클럭 신호의 카운트 값이 임계값보다 작은 경우, 상기 듀티 사이클 해상도 제어 신호를 생성하는 단계를 포함하는 듀티 사이클 보정 방법. - 제 17 항에 있어서,
상기 듀티 사이클을 재보정하는 단계는, 상기 듀티 사이클 해상도 제어 신호에 근거하여, 상기 입력 클럭 신호에 응답하여 상기 제 1 해상도보다 finer 한 상기 제 2 해상도로 풀업/풀다운 동작을 수행하여 상기 입력 클럭 신호의 듀티 사이클을 재보정하여 상기 출력 클럭 신호를 생성하는 단계를 포함하는 듀티 사이클 보정 방법.
Priority Applications (2)
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| KR1020220063484A KR20230050214A (ko) | 2021-10-07 | 2022-05-24 | 듀티 사이클 보정 장치 및 방법 |
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-
2022
- 2022-05-24 KR KR1020220063484A patent/KR20230050214A/ko unknown
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