KR20230048800A - 질화 갈륨 파워 디바이스 - Google Patents

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Abstract

본 발명은 향상된 전류 밀도를 갖도록 개선된 구조를 갖는 GaN 파워 디바이스를 개시하며, 상기한 GaN 파워 디바이스는 GaN 레이어; 상기 GaN 레이어의 상부에 이격 영역을 갖도록 형성되는 제1 전극과 제2 전극; 상기 이격 영역의 상기 GaN 상부에 형성되는 AlGaN 레이어; 상기 AlGaN 레이어 상부에 상기 제1 전극 및 상기 제2 전극과 이격되도록 형성되는 게이트 전극; 및 상기 게이트 전극과 상기 제2 전극 사이 영역의 상기 AlGaN 레이어와 상기 GaN 레이어 계면에 형성된 2DEG 레이어;를 포함한다.

Description

질화 갈륨 파워 디바이스{GaN POWER DEVICE}
본 발명은 질화 갈륨(Gallium Nitride, 이하, "GaN"이라 함) 파워 디바이스에 관한 것으로, 보다 상세하게는 향상된 전류 밀도를 갖도록 개선된 구조를 갖는 GaN 파워 디바이스에 관한 것이다.
최근 GaN 파워 디바이스의 개발이 활발하게 진행되고 있다.
GaN 파워 디바이스는 기판의 상측에 GaN 레이어와 AlGaN 레이어가 차례로 적층되고 AlGaN 레이어를 전자 주행층으로 이용하는 구조를 갖도록 구성될 수 있다.
상기한 GaN 파워 디바이스는 GaN 레이어와 AlGaN 레이어의 접합 계면에 형성된 2차원 전자 가스(Two-Dimensional Gas, 이하, "2DEG"이라 함) 레이어를 포함할 수 있다.
상기한 구조의 GaN 파워 디바이스는 높은 파괴 전계 강도와 큰 포화 전자 속도를 갖는 GaN의 특성에 의해 고효율 스위칭 소자의 구성 또는 고내압 전력 디바이스의 구성에 이용될 수 있다.
상기한 GaN 파워 디바이스는 고전력에 대응하여 높은 전류 밀도를 갖도록 설계되어야 한다.
칩 사이즈가 제한된 GaN 파워 디바이스의 경우, GaN 파워 디바이스의 전류 밀도를 증가시키는데 어려움이 있다.
또한, 파워 디바이스는 높은 전류 밀도를 갖기 위하여 GaN 파워 디바이스의 채널 사이즈를 증가하는 경우, GaN 파워 디바이스의 칩 사이즈가 증가되는 문제점이 있다.
본 발명은 제한된 칩 사이즈에서 높은 전류 밀도(Current Density)를 갖는 GaN 파워 디바이스를 제공함을 목적으로 한다.
본 발명은 칩 사이즈의 증가없이 높은 전류 밀도를 갖는 GaN 파워 디바이스를 제공함을 다른 목적으로 한다.
본 발명의 GaN 파워 디바이스는, GaN 레이어; 상기 GaN 레이어의 상부에 이격 영역을 갖도록 형성되는 제1 전극과 제2 전극; 상기 이격 영역의 상기 GaN 상부에 형성되는 AlGaN 레이어; 상기 AlGaN 레이어 상부에 상기 제1 전극 및 상기 제2 전극과 이격되도록 형성되는 게이트 전극; 및 상기 게이트 전극과 상기 제2 전극 사이 영역의 상기 AlGaN 레이어와 상기 GaN 레이어 계면에 형성된 2DEG 레이어;를 포함하며, 상기 2DEG 레이어의 하부의 상기 GaN 레이어에 적어도 하나 이상의 오목 면이 형성되고, 상기 오목 면을 따라 상기 계면과 상기 2DEG 레이어가 형성됨을 특징으로 한다.
또한, 본 발명의 GaN 파워 디바이스, GaN 레이어; 상기 GaN 레이어의 상부에 이격 영역을 갖도록 형성되는 제1 전극과 제2 전극; 상기 이격 영역의 상기 GaN 상부에 형성되는 AlGaN 레이어; 상기 AlGaN 레이어 상부에 상기 제1 전극 및 상기 제2 전극과 이격되도록 형성되는 게이트 전극; 및 상기 게이트 전극과 상기 제2 전극 사이 영역의 상기 AlGaN 레이어와 상기 GaN 레이어 계면에 형성된 2DEG 레이어;를 포함하며, 상기 2DEG 레이어의 하부의 상기 GaN 레이어에 적어도 하나 이상의 볼록 면이 형성되고, 상기 볼록 면을 따라 상기 계면과 상기 2DEG 레이어가 형성됨을 특징으로 한다.
본 발명의 GaN 파워 디바이스는 GaN 레이어와 AlGaN 레이어의 계면 구조를 변경함으로써 2DEG 레이어가 형성되는 면적을 증가시킬 수 있다.
그러므로, 본 발명의 GaN 파워 디바이스는 제한된 칩 사이즈에서도 GaN 파워 디바이스가 높은 전류 밀도를 갖도록 설계될 수 있는 이점이 있다.
또한, 본 발명의 GaN 파워 디바이스는 칩 사이즈의 증가없이 높은 전류 밀도를 갖도록 설계될 수 있는 이점이 있다.
도 1은 본 발명의 GaN 파워 디바이스의 바람직한 실시예를 나타내는 단면도.
도 2는 본 발명의 GaN 파워 디바이스의 다른 실시예를 나타내는 단면도.
도 3은 본 발명의 GaN 파워 디바이스의 또다른 실시예를 나타내는 단면도.
도 4는 본 발명의 GaN 파워 디바이스의 또다른 실시예를 나타내는 단면도.
도 5는 본 발명의 실시예들의 레이아웃의 일예를 나타내는 평면도.
도 6은 본 발명의 실시예들의 레이아웃의 다른 예를 나타내는 평면도.
도 7은 본 발명의 실시예들의 레이아웃의 또다른 예를 나타내는 평면도.
본 발명의 GaN 파워 디바이스는 GaN의 특성을 이용하여 구현된다.
GaN은 실리콘에 비하여 높은 밴드 갭을 가지며, 그만큼 높은 파괴 전계 강도와 큰 포화 전자 속도를 가질 수 있다.
GaN 파워 디바이스는 고농도의 2DEG 레이어를 가질 수 있다. 2DEG 레이어를 이용하는 GaN 파워 디바이스는 노멀리 턴온을 유지한다.
상기한 본 발명의 GaN 파워 디바이스의 바람직한 실시예는 도 1을 참조하여 설명될 수 있다.
도 1의 GaN 파워 디바이스는 트랜지스터 구조를 갖는 것으로 예시되며, 게이트, 드레인 및 소스가 GaN 파워 디바이스의 단자들로써 구성된다. 상기한 구성에 의해, 도 1의 GaN 파워 디바이스는 2DEG 레이어에 의한 노멀리 턴온을 유지하며, 턴온 상태가 게이트의 전압에 의해 제어되는 것으로 이해될 수 있다.
GaN 파워 디바이스(100)는 실리콘 기판(Silicon Substrate)(10) 상에 형성될 수 있다.
실리콘 기판(10)의 상부에는 버퍼층(20)이 구성될 수 있으며, 버퍼층(20)은 실리콘 기판(10)의 상부에 차례대로 형성된 AlN 핵 생성층(AlN Nucleation Layer)(22)과 AlGaN/GaN 버퍼층(24)을 포함할 수 있다. 상기 AlN은 알루미늄 나이트라이드(Aluminium Nitride)를 의미한다. 그리고, AlGaN/GaN 버퍼층(24)은 AlGaN 재질 또는 GaN 재질을 이용하여 형성된 버퍼층을 의미한다. 또한, AlGaN은 알루미늄 갈륨 나이트라이드(Aluminium Gallium Nitride)를 의미한다.
상기한 버퍼층(20)은 실리콘 기판(10)의 상부에 GaN 레이어(30)를 성장시키기 위하여 구성된 것이다.
실리콘 기판(10) 상에 GaN 레이어(30)와 같은 질화 계열 박막을 성장하는 경우, 실리콘 기판(10)과 질화물 박막 사이의 격자 상수 불일치로 인해 전위 밀도(Dislocation density)가 커지고, 열팽창 계수의 차이로 인해 생기는 인장 응력으로 인해 크랙(Crack)이 발생될 수 있다. 질화물 박막은 높은 결정성을 가지며 크랙없이 실리콘 기판(10) 상에 성장되기 위해서 상기한 버퍼층(20)을 필요로 한다.
AlN 핵 생성층(22)과 AlGaN/GaN 버퍼층(24)을 포함하는 상기한 버퍼층(20)은 하나의 예시일 뿐이며 제작자의 의도에 따라 다양하게 실시될 수 있다.
그리고, 상기한 버퍼층(20)의 상부에는 GaN 레이어(30)가 형성될 수 있다.
GaN 레이어(30)는 의도적인 불순물의 도핑이 수행되지 않은 레이어로 이해될 수 있다. 그러므로, GaN 레이어(30)는 N형 반도체로 이해될 수 있다. 그리고, GaN 레이어(30)는 전자 주행층으로 이해될 수 있다.
GaN 레이어(30)의 상부에는 제1 전극과 제2 전극 및 AlGaN 레이어(40)가 형성될 수 있다. 여기에서 제1 전극은 소스 전극(S)으로 예시될 수 있으며, 제2 전극은 드레인 전극(D)으로 예시될 수 있다.
소스 전극(S)과 드레인 전극(D)은 사이에 이격 영역(SD)을 갖도록 형성될 수 있다. 그리고, 이격 영역(SD)의 GaN 레이어(30)의 상부에 AlGaN 레이어(40)가 형성될 수 있다.
AlGaN 레이어(40)는 전자 공급층으로 이해될 수 있다.
AlGaN 레이어(40)의 상부에는 게이트 전극(G)이 형성될 수 있으며, 게이트 전극(G)은 소스 전극(S) 및 드레인 전극(D)과 이격되도록 구성됨이 바람직하다.
상기한 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D)은 예시적으로 금(Au), 알루미늄(Al) 또는 백금(Pt) 등의 증착에 의해여 형성될 수 있다.
게이트 전극(G)과 AlGaN 레이어(40)의 사이에는 캡 레이어(60)가 형성될 수 있다. 캡 레이어(60)는 P형 불순물(예시적으로 마그네슘(Mg))이 미리 설정된 농도로 도핑된 P형 반도체로 구성될 수 있다. 즉, 캡 레이어(60)는 P형 GaN으로 형성될 수 있다.
상기한 구성에 의해, 게이트 전극(G)과 드레인 전극(D) 사이의 채널은 캡 레이어(60)와 드레인 전극(D) 사이에 형성된다. 그러므로, 게이트 전극(G)과 드레인 전극(D) 사이 영역은 도면의 GD로 표시된 영역으로 이해될 수 있다.
한편, GaN 레이어(30)와 AlGaN 레이어(40)의 계면에는 2DEG 레이어(50)가 형성된다. 2DEG 레이어(50)는 GaN 레이어(30)와 AlGaN 레이어(40)의 계면 중 소스 전극(S)과 게이트 전극(G) 사이의 영역과 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)에 형성될 수 있다. 게이트 전극(G)의 하부 영역에는 2DEG 레이어(50)가 형성되지 않는다.
2DEG 레이어(50)는 2DEG이 생성된 레이어로 이해될 수 있다. 2DEG 레이어(50)는 GaN 레이어(30)와 AlGaN 레이어(40)의 계면의 2차원상이서 전자의 자유로운 움직임을 보장할 수 있다.
상술한 구성에서, 버퍼층(20), GaN 레이어(30), AlGaN 레이어(40) 및 캡 레이어(60)는 예시적으로 에피텍시(Epitaxy)에 의해 형성될 수 있다. 각 레이어의 형성을 위하여, 소스와 혼합 가스는 레이어 별로 다르게 이용될 수 있다.
그리고, 게이트 전극(G)과 드레인 전극 사이 영역(GD)과 소스 전극(S)과 드레인 전극(D) 사이의 이격 영역(SD)에는 절연막이 형성될 수 있으며, 절연막을 형성하기 위하여 질화막이 증착될 수 있고, 질화막은 예시적으로 원자층 증착(ALD: Atomic Layer Deposition)이나 화학기상증착(CVD: Chemical Vapor Deposition)에 의해 증착될 수 있다.
본 발명의 실시예는 높은 전류 밀도(Current Density)를 구현하기 위한 구성을 갖는다.
이를 위하여, 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)에 해당하는 2DEG 레이어(50)의 하부의 GaN 레이어(30)에 하나 이상의 오목 면이 형성될 수 있다. 그리고, 상기한 오목 면을 따라 GaN 레이어(30)와 AlGaN 레이어(40)의 계면과 2DEG 레이어(50)가 형성될 수 있다.
상기 오목 면은 GaN 레이어(30)의 해당 표면에 트렌치(Trench)를 형성함으로써 구성될 수 있다. 그리고, 트렌치는 드라이 에치(Dry Etch) 등의 방법에 의해 형성될 수 있다.
이때, 트렌치는 도 1과 같이 역삼각형의 단면을 갖도록 형성될 수 있으며, GaN 레이어(30)의 오목 면들은 트레치의 형상에 의해 역삼각형의 단면을 갖도록 형성될 수 있다.
도 1의 실시예는 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)에 해당하는 2DEG 레이어(50)의 하부의 GaN 레이어(30)에 복수의 오목 면이 형성된 것을 예시하며, 오목 면들은 분할된 영역에 형성되며 서로 이격 배치될 수 있다.
본 발명에 의해 GaN 레이어(30)에 오목 면이 형성된 경우는 일반적으로 GaN 레이어(30)가 평탄한 경우보다 2DEG 레이어(50)를 형성하기 위한 더 넓은 면적을 제공할 수 있다.
본 발명의 실시예는 상기와 같이 GaN 레이어(30)와 AlGaN 레이어(40)의 계면이 오목면에 의해 확장되며, 그 결과 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)의 2DEG 레이어(50)는 더 넓은 면적을 가질 수 있다.
그러므로, 게이트 전극(G)과 드레인 전극(D) 사이의 전류 밀도는 상기한 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)의 2DEG 레이어(50)의 면적 증가에 비례하여 증가될 수 있다.
따라서, 도 1의 본 발명의 실시예는 GaN 레이어와 AlGaN 레이어의 계면에 오목 면을 형성함으로써 2DEG 레이어가 형성되는 면적을 증가시킬 수 있다.
그러므로, GaN 파워 디바이스(100)는 제한된 칩 사이즈에서도 높은 전류 밀도를 갖도록 설계될 수 있고, 칩 사이즈의 증가없이 높은 전류 밀도를 갖도록 설계될 수 있다.
한편, 본 발명의 오목 면은 도 2와 같이 실시될 수 있다. 도 2에서 도 1과 동일 구성은 동일 부호로 표시하며, 이들에 대한 중복 설명은 생략한다.
도 2와 같이, 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)에 해당하는 2DEG 레이어(50)의 하부의 GaN 레이어(30)에 장방형의 단면을 갖는 복수 개의 트렌치가 형성될 수 있다.
도 2의 장방형의 단면을 갖는 트렌치들에 의해 형성된 오목 면들도 분할된 영역에 형성되며 서로 이격 배치될 수 있다.
도 2의 실시예도 장방형의 단면을 갖는 오목 면들 즉 트렌치들을 따라 GaN 레이어(30)와 AlGaN 레이어(40)의 계면과 2DEG 레이어(50)가 형성될 수 있다.
본 발명에서 상기 오목 면들은 제작자의 의도에 따라 다양한 단면 구조를 갖도록 형성될 수 있으며, 본 발명에 의해 실시되는 오목 면들의 단면 구조는 도 1 및 도 2의 실시예에 의해 제한되지 않는다.
또한, 본 발명은 다른 실시예로서 도 3과 같이 구성될 수 있다.
도 3의 실시예는 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)에 해당하는 2DEG 레이어(50)의 하부의 GaN 레이어(30)에 하나 이상의 볼록 면이 형성되도록 실시될 수 있다. 그리고, 상기한 볼록 면을 따라 GaN 레이어(30)와 AlGaN 레이어(40)의 계면과 2DEG 레이어(50)가 형성될 수 있다. 도 3에서 도 1과 동일 구성은 동일 부호로 표시하며, 이들에 대한 중복 설명은 생략한다.
상기 볼록 면은 GaN 레이어(30)의 해당 표면에 적층체를 형성함으로써 구성될 수 있다. 그리고, 적층체는 GaN 레이어(30)를 형성한 후 해당 위치에 선택적으로 GaN을 추가 적층함으로써 형성될 수 있다.
이때, 적층체는 도 3과 같이 삼각형의 단면을 갖도록 형성될 수 있으며, GaN 레이어(30)의 볼록 면들은 적층체의 형상에 의해 삼각형의 단면을 갖도록 형성될 수 있다.
도 3의 실시예는 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)에 해당하는 2DEG 레이어(50)의 하부의 GaN 레이어(30)에 복수의 볼록 면이 형성된 것을 예시하며, 볼록 면들은 분할된 영역에 형성되며 서로 이격 배치될 수 있다.
본 발명에 의해 GaN 레이어(30)에 볼록 면이 형성된 경우는 일반적으로 GaN 레이어(30)가 평탄한 경우보다 2DEG 레이어(50)를 형성하기 위한 더 넓은 면적을 제공할 수 있다.
본 발명의 실시예는 상기와 같이 GaN 레이어(30)와 AlGaN 레이어(40)의 계면이 볼록면에 의해 확장되며, 그 결과 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)의 2DEG 레이어(50)는 더 넓은 면적을 가질 수 있다.
그러므로, 게이트 전극(G)과 드레인 전극(D) 사이의 전류 밀도는 상기한 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)의 2DEG 레이어(50)의 면적 증가에 비례하여 증가될 수 있다.
따라서, 도 3의 본 발명의 실시예는 GaN 레이어와 AlGaN 레이어의 계면에 블록 면을 형성함으로써 2DEG 레이어가 형성되는 면적을 증가시킬 수 있다.
그러므로, GaN 파워 디바이스(100)는 제한된 칩 사이즈에서도 높은 전류 밀도를 갖도록 설계될 수 있고, 칩 사이즈의 증가없이 높은 전류 밀도를 갖도록 설계될 수 있다.
한편, 본 발명의 볼록 면은 도 4와 같이 실시될 수 있다. 도 4에서 도 3과 동일 구성은 동일 부호로 표시하며, 이들에 대한 중복 설명은 생략한다.
도 4와 같이, 게이트 전극(G)과 드레인 전극(D) 사이의 영역(GD)에 해당하는 2DEG 레이어(50)의 하부의 GaN 레이어(30)에 장방형의 단면을 갖는 복수 개의 적층체가 형성될 수 있다.
도 4의 장방형의 단면을 갖는 적층체들에 의해 형성된 볼록 면들도 분할된 영역에 형성되며 서로 이격 배치될 수 있다.
도 4의 실시예도 장방형의 단면을 갖는 볼록 면들 즉 적층체들을 따라 GaN 레이어(30)와 AlGaN 레이어(40)의 계면과 2DEG 레이어(50)가 형성될 수 있다.
본 발명에서 상기 볼록 면들은 제작자의 의도에 따라 다양한 단면 구조를 갖도록 형성될 수 있으며, 본 발명에 의해 실시되는 볼록 면들의 단면 구조는 도 3 및 도 4의 실시예에 의해 제한되지 않는다.
또한, 본 발명의 도 1 및 도 2와 같이 실시되는 오목 면들 또는 도 3 및 도 4와 같이 실시되는 블록 면들은 다양한 평면 패턴을 갖도록 구현될 수 있다.
도 5는 본 발명의 GaN 파워 디바이스(100)의 평면 패턴을 예시한 것이다.
도 5에서, 소스 전극(S), 게이트 전극(G) 및 드레인 전극(D)은 서로 평행하게 이격된 것으로 예시된다. 그리고, 게이트 전극(G)과 드레인 전극(D)의 사이의 영역(GD)에 복수의 평면 패턴(P)이 배치된다.
상기한 평면 패턴들(P)은 도 1 및 도 2의 오목 면들 또는 도 3 및 도 4의 블록 면들에 해당하는 것으로 이해될 수 있다.
도 5에서 평면 패턴들(P)은 각각 바 패턴을 갖는 것으로 예시된다. 그리고, 평면 패턴들(P)은 일정한 간격을 두고 서로 평행하게 배치된다. 또한, 평면 패턴들(P)은 게이트 전극(G) 및 드레인 전극(G)과 평행하도록 배치된다.
한편, 본 발명의 GaN 파워 디바이스(100)의 평면 패턴은 도 6과 같이 예시될 수 있다. 도 6에서, 소스 전극(S), 게이트 전극(G) 및 드레인 전극(D)은 도 5와 동일하게 서로 평행하게 이격된 것으로 예시된다. 그리고, 게이트 전극(G)과 드레인 전극(D)의 사이의 영역(GD)에 복수의 평면 패턴(P)이 배치된다.
도 6의 평면 패턴들(P)은 각각 바 패턴을 갖는 것으로 예시된다. 그리고, 평면 패턴들(P)은 일정한 간격을 두고 서로 평행하게 배치된다.
그러나, 도 6의 평면 패턴들(P)은 도 5와 다르게 게이트 전극(G) 및 드레인 전극(G)과 교차하는 방향으로 배치된다.
또한편, 본 발명의 GaN 파워 디바이스(100)의 평면 패턴은 도 7과 같이 예시될 수 있다. 도 7에서, 소스 전극(S), 게이트 전극(G) 및 드레인 전극(D)은 도 5와 동일하게 서로 평행하게 이격된 것으로 예시된다. 그리고, 게이트 전극(G)과 드레인 전극(D)의 사이의 영역(GD)에 복수의 평면 패턴(P)이 배치된다.
도 7의 평면 패턴들(P)은 각각 장방형 패턴을 갖는 것으로 예시된다. 그리고, 평면 패턴들(P)은 매트릭스 구조를 이루면서 서로 이격 배치된다.
본 발명에서 오목 면들 또는 볼록 면들의 평면 패턴들은 제작자의 의도에 따라 다양하게 형성 및 배치될 수 있으며, 본 발명에 의해 실시되는 평면 패턴들의 모양과 배치는 도 5 내지 도 7의 실시예에 의해 제한되지 않는다.
본 발명 GaN 파워 디바이스는 상술한 실시예들과 같이 GaN 레이어와 AlGaN 레이어의 계면 구조를 오목 면들 또는 볼록 면들을 갖도록 변경함으로써 2DEG 레이어가 형성되는 면적을 증가시킬 수 있다.
그러므로, 본 발명의 GaN 파워 디바이스는 제한된 칩 사이즈에서도 GaN 파워 디바이스가 높은 전류 밀도를 갖도록 설계될 수 있다.
또한, 본 발명의 GaN 파워 디바이스는 칩 사이즈의 증가없이 높은 전류 밀도를 갖도록 설계될 수 있다.

Claims (14)

  1. GaN 레이어;
    상기 GaN 레이어의 상부에 이격 영역을 갖도록 형성되는 제1 전극과 제2 전극;
    상기 이격 영역의 상기 GaN 상부에 형성되는 AlGaN 레이어;
    상기 AlGaN 레이어 상부에 상기 제1 전극 및 상기 제2 전극과 이격되도록 형성되는 게이트 전극; 및
    상기 게이트 전극과 상기 제2 전극 사이 영역의 상기 AlGaN 레이어와 상기 GaN 레이어 계면에 형성된 2DEG 레이어;를 포함하며,
    상기 2DEG 레이어의 하부의 상기 GaN 레이어에 적어도 하나 이상의 오목 면이 형성되고,
    상기 오목 면을 따라 상기 계면과 상기 2DEG 레이어가 형성됨을 특징으로 하는 질화 갈륨 파워 디바이스.
  2. 제1 항에 있어서,
    상기 오목 면은 식각에 의한 역삼각형의 트렌치에 의해 형성되는 질화 갈륨 파워 디바이스.
  3. 제1 항에 있어서,
    상기 오목 면은 식각에 의한 장방형의 트렌치에 의해 형성되는 질화 갈륨 파워 디바이스.
  4. 제1 항에 있어서,
    상기 오목 면의 평면 패턴은 상기 게이트 전극 및 상기 제2 전극과 평행한 바 패턴을 갖는 질화 갈륨 파워 디바이스.
  5. 제1 항에 있어서,
    상기 오목 면의 평면 패턴은 상기 게이트 전극 및 상기 제2 전극과 교차하는 방향으로 배치된 바 패턴을 갖는 질화 갈륨 파워 디바이스.
  6. 제1 항에 있어서,
    상기 오목 면은 상기 2DEG 레이어의 하부의 상기 GaN 레이어에 복수 개 형성되고,
    복수 개의 오목 면은 상기 게이트 전극 및 상기 제2 전극 사이의 평면에 서로 이격 배치되는 질화 갈륨 파워 디바이스.
  7. 제6 항에 있어서,
    상기 복수 개의 오목 면은 상기 게이트 전극 및 상기 제2 전극 사이의 평면에 매트릭스 구조를 이루도록 서로 이격 배치되는 질화 갈륨 파워 디바이스.
  8. GaN 레이어;
    상기 GaN 레이어의 상부에 이격 영역을 갖도록 형성되는 제1 전극과 제2 전극;
    상기 이격 영역의 상기 GaN 상부에 형성되는 AlGaN 레이어;
    상기 AlGaN 레이어 상부에 상기 제1 전극 및 상기 제2 전극과 이격되도록 형성되는 게이트 전극; 및
    상기 게이트 전극과 상기 제2 전극 사이 영역의 상기 AlGaN 레이어와 상기 GaN 레이어 계면에 형성된 2DEG 레이어;를 포함하며,
    상기 2DEG 레이어의 하부의 상기 GaN 레이어에 적어도 하나 이상의 볼록 면이 형성되고,
    상기 볼록 면을 따라 상기 계면과 상기 2DEG 레이어가 형성됨을 특징으로 하는 질화 갈륨 파워 디바이스.
  9. 제8 항에 있어서,
    상기 볼록 면은 삼각형의 적층체에 의해 형성되는 질화 갈륨 파워 디바이스.
  10. 제8 항에 있어서,
    상기 볼록 면은 장방형의 적층체에 의해 형성되는 질화 갈륨 파워 디바이스.
  11. 제8 항에 있어서,
    상기 볼록 면의 평면 패턴은 상기 게이트 전극 및 상기 제2 전극과 평행한 바 패턴을 갖는 질화 갈륨 파워 디바이스.
  12. 제8 항에 있어서,
    상기 볼록 면의 평면 패턴은 상기 게이트 전극 및 상기 제2 전극과 교차하는 방향으로 배치된 바 패턴을 갖는 질화 갈륨 파워 디바이스.
  13. 제8 항에 있어서,
    상기 볼록 면은 상기 2DEG 레이어의 하부의 상기 GaN 레이어에 복수 개 형성되고,
    복수 개의 볼록 면은 상기 게이트 전극 및 상기 제2 전극 사이의 평면에 서로 이격 배치되는 질화 갈륨 파워 디바이스.
  14. 제13 항에 있어서,
    상기 복수 개의 볼록 면은 상기 게이트 전극 및 상기 제2 전극 사이의 평면에 매트릭스 구조를 이루도록 서로 이격 배치되는 질화 갈륨 파워 디바이스.
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