KR20230047753A - Led 디바이스 및 그 제조 방법 - Google Patents
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Abstract
LED 디바이스 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 LED 디바이스 제조 방법은, 제1 기판 상에 행 방향 및 열 방향으로 배열된 복수의 LED 유닛을 형성하는 단계; 복수의 LED 유닛의 투명 전극의 상부 부분이 노출되도록, 상기 복수의 LED 유닛이 형성된 제1 기판 상에 제1 절연층을 형성하는 단계; 상기 투명 전극 상에 상기 행 방향으로 각각 연장되는 서로 이격된 복수의 p측 전극을 형성하는 단계; 상기 복수의 p측 전극이 형성된 제1 기판 상에 제2 절연층을 형성하고, 상기 제2 절연층 상에 제2 기판을 부착한 후, 제1 기판을 제거하는 단계; 상기 LED 유닛들 및 제1 절연층과 제1 기판 사이의 버퍼층을 제거하여, 복수의 LED 유닛 각각의 n형 반도체층을 노출시키는 단계; 상기 n형 반도체층 상에 상기 열 방향으로 각각 연장되는 서로 이격된 복수의 n측 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 LED 디바이스 제조 방법은, 제1 기판 상에 행 방향 및 열 방향으로 배열된 복수의 LED 유닛을 형성하는 단계; 복수의 LED 유닛의 투명 전극의 상부 부분이 노출되도록, 상기 복수의 LED 유닛이 형성된 제1 기판 상에 제1 절연층을 형성하는 단계; 상기 투명 전극 상에 상기 행 방향으로 각각 연장되는 서로 이격된 복수의 p측 전극을 형성하는 단계; 상기 복수의 p측 전극이 형성된 제1 기판 상에 제2 절연층을 형성하고, 상기 제2 절연층 상에 제2 기판을 부착한 후, 제1 기판을 제거하는 단계; 상기 LED 유닛들 및 제1 절연층과 제1 기판 사이의 버퍼층을 제거하여, 복수의 LED 유닛 각각의 n형 반도체층을 노출시키는 단계; 상기 n형 반도체층 상에 상기 열 방향으로 각각 연장되는 서로 이격된 복수의 n측 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 LED 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 마이크로 LED와 같은 LED 유닛들을 독립적으로 구동할 수 있는 LED 디바이스에 관한 것이다.
또한, 본 발명은 LED 유닛들을 독립적으로 구동할 수 있는 LED 디바이스를 제조하는 방법에 관한 것이다.
LED(Light Emitting Diode)는 밴드 갭(band gap) 조절을 통하여 다양한 색광을 구현할 수 있고, 또한 열적 안성성이 우수하여 조명 장치나 표시 장치에 널리 적용되고 있다.
통상 LED는 유기물로 형성되는 OLED와 구분하여, GaN과 같은 III-V 반도체로 형성된다. LED는 OLED에 비해 상대적으로 저가이며, 수분 등에 의한 열화도 OLED에 비해 상대적으로 작게 나타나므로, LED에 대하여 여전히 많은 연구가 수행되고 있다.
한편 일반적인 LED 디바이스에는 다수의 LED 칩이 포함된다. 각각의 LED 칩은, 사파이어 기판 상에 n형 반도체층, 활성층, p형 반도체층 및 투명 전극이 순차 형성되고, 일부 노출된 n형 반도체층 상에 n측 전극이 형성되고, 투명 전극 상에 p측 전극이 형성되어 있는 구조를 갖는다.
그러나, LED 칩들마다 어느 정도의 면적을 차지함으로써 LED 디바이스의 사이즈가 크게 증가하게 된다. 따라서, 종래의 LED 칩들을 적용할 경우에는 소형의 LED 디바이스를 제조하기 어렵다.
또한, 기판 상에 복수의 코어-쉘 구조의 복수의 LED들을 형성하는 기술이 개발되어 있으나, 이 경우 복수의 LED들은 일괄 구동될 뿐, 독립적으로 구동되기 어렵다.
본 발명이 해결하고자 하는 과제는 하나의 기판 상에 복수의 LED 유닛들을 형성할 수 있으며, 복수의 LED 유닛을 독립적으로 구동 가능할 수 있는 LED 디바이스 제조 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 기판 상에 복수의 LED 유닛들이 배치되어 있으며, 이들이 각각 독립적으로 구동될 수 있는 LED 디바이스를 제공하는 것이다.
상기의 과제를 해결하기 위하여 본 발명의 실시예에 따른 LED 디바이스 제조 방법은 (a) 제1 기판 상에 버퍼층, n형 반도체층, 활성층, p형 반도체층 및 투명 전극을 형성하는 단계; (b) 상기 투명 전극, p형 반도체층, 활성층 및 n형 반도체층을 에칭하여 행 방향 및 열 방향으로 배열된 복수의 LED 유닛을 형성하는 단계; (c) 상기 투명 전극의 상부 부분이 노출되도록, 상기 복수의 LED 유닛이 형성된 제1 기판 상에 제1 절연층을 형성하는 단계; (d) 상기 투명 전극 상에 상기 행 방향으로 각각 연장되는 서로 이격된 복수의 p측 전극을 형성하는 단계; (e) 상기 복수의 p측 전극이 형성된 제1 기판 상에 제2 절연층을 형성하는 단계; (f) 상기 제2 절연층 상에 제2 기판을 부착한 후, 제1 기판을 제거하는 단계; (g) 버퍼층을 제거하여, 복수의 LED 유닛 각각의 n형 반도체층을 노출시키는 단계; 및 (h) 상기 n형 반도체층 상에 상기 열 방향으로 각각 연장되는 서로 이격된 복수의 n측 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제조 방법은, (i) 상기 서로 이격된 복수의 p측 전극 또는 상기 복수의 p측 전극 상의 투명 전극을 노출시키고, 상기 노출된 복수의 p측 전극 상에 또는 상기 복수의 p측 전극 상의 투명 전극 상에 복수의 p측 패드를 형성하는 단계를 추가로 포함할 수 있다. 상기 p측 패드를 형성할 때, 복수의 n측 전극 상에 복수의 n측 패드를 형성할 수 있다.
상기 복수의 p측 전극은 적어도 2개의 행을 커버하도록 형성되고, 상기 복수의 n측 전극은 적어도 2개의 열을 커버하도록 형성될 수 있다.
상기 (b) 단계의 에칭은 상기 제1 도전형 반도체층의 하부 부분이 잔류하도록 수행되고, 상기 버퍼층을 제거할 때, 상기 잔류하는 제1 도전형 반도체층의 하부 부분을 제거할 수 있다.
상기 (b) 단계의 에칭은 상기 복수의 LED 유닛의 폭이 10㎛ 이하, 길이 : 폭이 2 : 1 이상이 되도록 수행될 수 있다.
상기 제1 절연층 및 제2 절연층은 폴리이미드를 포함하여 형성될 수 있다.
상기 (c) 단계는 상기 복수의 LED 유닛보다 높은 높이로 제1 절연층을 형성한 후, 에치 백을 통해 상기 투명 전극의 상부 부분이 노출되도록 하며, 상기 에치 백은 제1 파워에서 1차 에칭을 수행한 후, 상기 제1 파워보다 낮은 제2 파워에서 2차 에칭을 수행하는 방식으로 수행될 수 있다. 상기 제1 파워는 50~80W이고, 상기 제2 파워는 20~30W일 수 있다. 상기 제2 에칭은 20~30W의 제2 파워에서 2~5분 수행될 수 있다.
상기 제2 기판의 부착은 에폭시계 접착제, 아크릴계 접착제 등과 같은 접착제를 이용하여 수행될 수 있다.
상기 제1 기판의 제거는 레이저 리프트 오프 공정으로 수행될 수 있다.
상기 버퍼층의 제거는 ICP-RIE 공정으로 수행될 수 있다.
상기의 과제를 해결하기 위하여 본 발명의 실시예에 따른 LED 디바이스는 기판; 상기 기판 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치되며, 행 방향으로 각각 연장되며 열 방향으로 서로 이격된 복수의 p측 전극; 상기 복수의 p측 전극 상에 배치되며, 아래로부터 투명 전극, p형 반도체층, 활성층 및 n형 반도체층을 각각 포함하는 복수의 LED 유닛; 상기 복수의 LED 유닛 사이에 충진된 제1 절연층; 및 상기 복수의 LED 유닛의 n형 반도체층 상에 배치되며, 열 방향으로 각각 연장되며 행 방향으로 서로 이격된 복수의 n측 전극을 포함하는 것을 특징으로 한다.
상기 복수의 p측 전극 또는 상기 복수의 p측 전극 상의 투명 전극이 노출되어 있고, 상기 노출된 복수의 p측 전극 또는 상기 복수의 p측 전극 상의 투명 전극 상에 배치된 복수의 p측 패드를 추가로 포함할 수 있다.
상기 복수의 p측 전극은 적어도 2개의 행의 복수의 LED 유닛과 컨택되며, 상기 복수의 n측 전극은 적어도 2개의 열의 복수의 LED 유닛과 컨택될 수 있다.
상기 복수의 LED 유닛은 폭이 10㎛ 이하, 길이 : 폭이 2 : 1 이상을 가질 수 있다.
상기 제1 절연층 및 제2 절연층은 폴리이미드를 포함할 수 있다.
상기 기판과 제2 절연층 사이에 에폭시계 접착제, 아크릴계 접착제 등으로 형성된 접착제층이 추가로 포함될 수 있다.
본 발명에 따른 LED 디바이스 제조 방법은 하나의 기판 상에 복수의 LED 유닛들을 형성할 수 있다. 특히, 본 발명에 따른 LED 디바이스 제조 방법은 행 방향으로 연장되는 p측 전극 및 열 방향으로 연장되는 n측 전극을 형성함으로써 독립적으로 구동 가능한 복수의 LED 유닛을 형성할 수 있다.
또한, 본 발명에 따른 LED 디바이스는 제1 절연층 및 제2 절연층을 폴리이미드를 포함하여 형성함으로써 제조된 LED 디바이스의 LED 유닛들의 무너짐 방지 효과, 누설전류 발생 방지 효과를 얻을 수 있을 뿐만 아니라, 내충격성 및 내열성을 향상시킬 수 있는 효과가 있다. 나아가, 폴리이미드 재질의 제1 절연층 및 제2 절연층은 유연성을 가지므로, 플렉서블 LED 디바이스 구현이 가능하다.
또한, 본 발명에 따른 LED 디바이스 제조 방법은 p측 전극이 2개 이상의 행의 LED 유닛들을 커버하고, n측 전극이 2개 이상의 행의 LED 유닛들을 커버함으로써 4개 이상의 LED 유닛들을 포함하는 단위 픽셀을 형성할 수 있다. 따라서, 단위 픽셀에 포함된 LED 유닛들 중 하나가 작동하지 않더라도 다른 LED 유닛들이 작동할 수 있으므로, 불량 픽셀 발생을 방지할 수 있다.
본 발명에 따른 LED 디바이스는 PM(Passive Matrix) 소자로서 활용될 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 상세한 설명으로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 제1 기판 상에 버퍼층, n형 반도체층, 활성층, p형 반도체층 및 투명 전극이 형성된 예를 나타낸 것이다.
도 2는 에칭을 통해 복수의 LED 유닛이 형성된 예를 나타낸 것이다.
도 3은 복수의 LED 유닛이 형성된 제1 기판 상에 제1 절연층이 형성된 예를 나타낸 것이다.
도 4는 에치 백 공정을 통해 복수의 LED 유닛의 투명 전극이 노출된 예를 나타낸 것이다.
도 5는 투명 전극 상에 p측 전극이 형성된 예를 나타낸 것이다.
도 6은 p측 전극이 형성된 제1 기판 상에 제2 절연층이 형성된 예를 나타낸 것이다.
도 7은 제2 절연층에 제2 기판이 부착된 예를 나타낸 것이다.
도 8은 제1 기판이 제거된 예를 나타낸 것이다.
도 9는 버퍼층이 제거되어 n형 반도체층이 노출된 예를 나타낸 것이다.
도 10은 n형 반도체층 상에 n측 전극이 형성된 예를 나타낸 것이다.
도 11은 p측 패드 형성을 위해, 에칭을 통해 p측 전극 일부 영역 상의 제1 절연층 및 LED 유닛이 제거된 예를 나타낸 것이다.
도 12는 p측 전극 상의 투명 전극 상에 p측 패드가 형성되고, n측 전극 상에 n측 패드가 형성된 예를 나타낸 것이다.
도 13은 본 발명에 따른 LED 디바이스의 예를 나타낸 것이다.
도 2는 에칭을 통해 복수의 LED 유닛이 형성된 예를 나타낸 것이다.
도 3은 복수의 LED 유닛이 형성된 제1 기판 상에 제1 절연층이 형성된 예를 나타낸 것이다.
도 4는 에치 백 공정을 통해 복수의 LED 유닛의 투명 전극이 노출된 예를 나타낸 것이다.
도 5는 투명 전극 상에 p측 전극이 형성된 예를 나타낸 것이다.
도 6은 p측 전극이 형성된 제1 기판 상에 제2 절연층이 형성된 예를 나타낸 것이다.
도 7은 제2 절연층에 제2 기판이 부착된 예를 나타낸 것이다.
도 8은 제1 기판이 제거된 예를 나타낸 것이다.
도 9는 버퍼층이 제거되어 n형 반도체층이 노출된 예를 나타낸 것이다.
도 10은 n형 반도체층 상에 n측 전극이 형성된 예를 나타낸 것이다.
도 11은 p측 패드 형성을 위해, 에칭을 통해 p측 전극 일부 영역 상의 제1 절연층 및 LED 유닛이 제거된 예를 나타낸 것이다.
도 12는 p측 전극 상의 투명 전극 상에 p측 패드가 형성되고, n측 전극 상에 n측 패드가 형성된 예를 나타낸 것이다.
도 13은 본 발명에 따른 LED 디바이스의 예를 나타낸 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장될 수 있다.
요소 또는 층이 다른 소자 또는 "위" 또는 "상"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다. 또한, 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
공간적으로 상대적인 용어인 "아래", "하부", "위", "상부" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용 시, 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래"로 기술된 소자는 다른 소자의 "위"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 따라서 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다" 및/또는 "포함하는"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 LED 디바이스 및 그 제조 방법에 대하여 상세히 설명하면 다음과 같다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 LED 디바이스 제조 방법을 개략적으로 나타낸 것이다.
우선, 도 1을 참조하면, 제1 기판(110) 상에 버퍼층(120), n형 반도체층(130), 활성층(140), p형 반도체층(50) 및 투명 전극(160)을 순차적으로 형성한다.
제1 기판(110)은 질화물 반도체를 성장시키기 위한 성장 기판일 수 있다. 이를 위해 제1 기판(110)은 질화물 반도체의 높은 결정 품질을 갖는데 유리한 사파이어 기판일 수 있다. 다른 예로, 제1 기판(110)은 실리콘, AlN, GaN 등의 재질로 된 기판일 수 있다.
제1 기판(110) 상에는 버퍼층(120)이 형성된다. 버퍼층(120)은 AlN, 비도핑 GaN 등으로 형성될 수 있다. 버퍼층(120)은 제1 기판(110)과 질화물 반도체 간의 격자상수 차이를 완화하여 후속되는 제1 반도체층(130) 등과 같은 질화물 반도체층들의 결정 품질을 향상시키는데 기여하거나, 후술하는 제1 기판(110) 제거시 LED 유닛들에 가해지는 충격에 대한 완충 작용을 한다.
버퍼층(120) 상에는 n형 반도체층(130)이 형성된다. n형 반도체층(130)은 예를 들어 n형 불순물이 도핑된 GaN(n-GaN)으로 형성될 수 있다. n형 불순물은 III족 원소보다 전자가 하나 더 많은 4족 원소가 될 수 있으며, 대표적으로 Si가 될 수 있다.
n형 반도체층(130) 상에는 활성층(140)이 형성된다. 활성층(140)은 n형 반도체층(130)으로부터 제공되는 전자와 p형 반도체층(150)으로부터 제공되는 정공이 재결합하면서 미리 정해진 파장의 빛을 내는 층이다. 활성층(140)은 다양자 우물 구조(Multi Quantum Wells)로 형성될 수 있다. 활성층(140)은 예를 들어 InGaN 우물층 및 GaN 장벽층이 교대로 적층된 구조를 가질 수 있으며, 공지된 다른 활성층 구조를 가질 수 있다.
활성층(140) 상에는 p형 반도체층(150)이 형성된다. p형 반도체층(150)은 예를 들어 p형 불순물이 도핑된 GaN(p-GaN)으로 형성될 수 있다. p형 불순물은 III족 원소보다 전자가 하나 더 적은 2족 원소가 될 수 있으며, 대표적으로 Mg가 될 수 있다.
p형 반도체층(150) 상에는 투명 전극(160)이 형성된다. p형 반도체층(150)의 경우, n형 반도체층(130)에 비해 상대적으로 높은 저항을 가지며, 이로 인해 낮은 전류 분산성을 갖는다. 이를 해결하기 위해, p형 반도체층(150) 상에는 상대적으로 낮은 저항을 갖는 투명 전극(160)이 형성된다. 투명 전극(160)은 ITO와 같은 투명전도성 산화물로 형성될 수 있다.
다음으로, 도 2에 도시된 예와 같이, 에칭을 통해 복수의 LED 유닛을 형성한다.
보다 구체적으로, 투명 전극(160) 상에 마스크를 배치한 후, 투명 전극(160), p형 반도체층(150), 활성층(140) 및 n형 반도체층(130)을 에칭하여, 도 2의 (b)에 도시된 예와 같이, 행 방향 및 열 방향으로 배열된 복수의 LED 유닛(210)을 형성한다.
복수의 LED 유닛(210)은 폭(또는 직경)이 10㎛ 이하, 바람직하게는 5㎛ 이하, 보다 바람직하게는 3㎛ 이하일 수 있으며, 길이 : 폭이 2 : 1 이상, 바람직하게는 4 : 1 이상, 보다 바람직하게는 8 : 1 이상이 될 수 있다. 예를 들어, 복수의 LED 유닛(210)은 약 1㎛의 폭과 함께 10 : 1의 길이 : 폭을 갖는 와이어 형태를 가질 수 있다.
한편, 복수의 LED 유닛을 형성하기 위한 에칭은 제1 도전형 반도체층의 하부 부분(131)이 잔류하도록, 제1 도전형 반도체층의 상부 부분(132)만 에칭되도록 수행될 수 있다. 이 경우, 후술하는 버퍼층 제거시, 잔류하는 제1 도전형 반도체층의 하부 부분(131)을 제거할 수 있다.
다음으로, 도 3 및 도 4에 도시된 예와 같이, 투명 전극(160)의 상부 부분이 노출되도록, 복수의 LED 유닛(210)이 형성된 제1 기판(110) 상에 제1 절연층(310)을 형성한다.
보다 구체적으로, 도 3에 도시된 예와 같이, 복수의 LED 유닛(210)이 형성된 제1 기판(110) 상에 제1 절연층(310)을 형성한다. 이때, 제1 절연층(310)은 복수의 LED 유닛들(210)의 사이를 채울 뿐만 아니라, 복수의 LED 유닛(210)의 투명전극(160)을 덮도록 형성될 수 있다.
제1 절연층(310)은 SiO2, SiN, SiON 등과 같은 절연성 산화물, 절연성 질화물이나 에폭시 수지, 포토아크릴 컴파운드(PAC), 폴리이미드 등과 같은 절연성 고분자 등과 같은 절연체로 형성될 수 있다.
제1 절연층(310)은 바람직하게는 평탄화 측면에서 절연성 고분자 수지로 형성될 수 있으며, 보다 바람직하게는 폴리이미드를 포함하여 형성될 수 있다. 제1 절연층(310)을 폴리이미드를 포함하여 형성함으로써, 공정상 평탄화가 용이하며, 공정 중에, 그리고 제조된 LED 디바이스의 LED 유닛들(210)의 무너짐을 방지할 수 있다. 또한 폴리이미드의 절연 효과로 인해 활성층에서 누설전류가 발생하는 것이 방지될 수 있으며, 내충격성 및 내열성 또한 향상될 수 있다.
이후, 도 4에 도시된 예와 같이, 에치 백 공정을 통해 복수의 LED 유닛(210)의 투명 전극(160)을 노출시킨다. 투명 전극(160)은 상부면만 노출될 수 있고, 측면 일부도 노출될 수 있고, 측면 전체가 노출될 수 있다. 에치 백 공정에 의해 투명 전극(160)의 노출 면적이 크면, p측 전극(510)과 투명 전극(160) 간의 컨택 면적을 넓히는데 유리하다.
에치 백 공정은 예를 들어 제1 절연층이 폴리이미드로 형성된 경우, 에칭 가스로서 CF4, NF3, CH2F2. CHF3와 같은 불소 함유 에칭 가스를 이용하여 수행될 수 있다. 제1 절연층의 재질이 상이하다면 에칭 가스도 변경될 수 있다. 상기 4불화탄소는 산소 가스와 함께 공급될 수 있다. 예를 들어, 산소 30sccm과 4불화탄소 5sccm가 혼합되어 에치 백이 수행되는 챔버 내에 공급될 수 있다.
에치 백이 수행되는 챔버 내부의 공정 압력은 약 200 mTorr 정도일 수 있으나, 이에 제한되는 것은 아니며, 500 mTorr, 10 mTorr 등 다른 공정 압력이 적용될 수 있다.
한편, 투명 전극(160)의 상부 부분을 노출하기 위한 에치 백 공정은 제1 파워에서 1차 에칭을 수행한 후, 제1 파워보다 낮은 제2 파워에서 2차 에칭을 수행하는 방식으로 진행될 수 있다. 제1 파워에서 1차 에칭만을 수행하게 되면 투명 전극의 상부면 및 투명 전극 주위의 제1 절연층의 표면 거칠기가 높아져 투명 전극 및 제1 절연층 상부에 형성되는 p측 전극이 불균일한 표면 형상을 가질 수 있다. 이를 개선하기 위해, 제1 파워를 통해 주된 에치 백 공정에 해당하는 제1 에칭을 수행한 후, 제1 파워보다 낮은 제2 파워를 이용하여 2차 에칭을 수행함으로써 투명 전극의 상부면 및 투명 전극 주위의 제1 절연층의 표면 거칠기를 감소시킴으로써 후속 공정에서 p측 전극(510)을 보다 균일하게 형성할 수 있다.
제1 파워는 50~80W이고, 제2 파워는 20~30W일 수 있다. 제1 파워가 50W 미만이면 1차 에칭 시간이 지나치게 길어질 수 있고, 80W를 초과하면 과에칭이 발생하기 쉬워져 공정 제어가 어려워질 수 있다. 또한, 제2 파워가 20W 미만일 경우에도 2차 에칭 시간이 지나치게 길어질 수 있고, 30W를 초과하면, 투명 전극의 상부면 및 제1 절연층의 상부면의 표면 거칠기 조절이 어려워질 수 있다.
바람직하게는 제2 에칭은 20~30W의 제2 파워에서 2~5분 수행될 수 있다. 상기 제2 파워에서 제2 에칭 시간이 2분 미만일 경우, 충분한 표면 거칠기 조절이 이루어지기 어려울 수 있으며, 5분을 초과할 경우, 더 이상의 효과없이 과에칭만 발생할 수 있다. 제1 에칭 시간은 제2 에칭 조건(파워 및 시간)에 따라 조절될 수 있다.
다음으로, 도 5에 도시된 예와 같이, 투명 전극(160) 상에, 보다 구체적으로는 투명 전극(150)과 제1 절연층(310) 상에 복수의 p측 전극(510)을 형성한다.
복수의 p측 전극(510)은, 도 5의 (b)에 도시된 예와 같이, 행 방향으로 각각 연장되도록 형성될 수 있다. 또한, 복수의 p측 전극(510) 열 방향으로 서로 이격되어 형성될 수 있다. 예를 들어 어느 하나의 p측 전극은 하나의 행의 LED 유닛들에 컨택될 수 있다. 다른 예로, 어느 하나의 p측 전극은 2개의 행의 LED 유닛들 또는 3개 행의 LED 유닛들과 같이 2개 이상의 행의 LED 유닛들에 컨택될 수 있다.
복수의 p측 전극(510)은 단층 또는 다층으로 형성될 수 있다. p측 전극(510)은 예를 들어, Ti/Au 2층 구조로 형성될 수 있으나, 이에 제한되는 것은 아니며, 전기전도성이 우수한 각종 단일 금속(Au, Ag, Al, Cu, Mo, Cr, Ni, Ti 등) 또는 이들을 포함하는 합금 재질로 형성될 수 있다.
복수의 p측 전극(510)은 증착 또는 도금 등의 공정으로 약 100~500nm 정도의 두께로 형성될 수 있다. 예를 들어, 약 30nm의 Ti층을 형성한 후, 약 300nm의 Au층을 형성하는 것을 제시할 수 있다.
이전 공정(예를 들어, 에치 백 공정)에서 투명 전극(160)의 측면 일부도 노출된 경우, 복수의 p측 전극(510)은 투명 전극(160)의 상부 뿐만 아니라 측면에도 컨택되도록 형성될 수 있다.
이후, 도 6에 도시된 예와 같이, 복수의 p측 전극(510)이 형성된 제1 기판 상에 제2 절연층(320)을 형성한다.
제2 절연층(320)은 복수의 p측 전극(510)을 커버하며, 평탄화층의 역할을 한다. 또한, 제2 절연층(320)은 LED 디바이스의 강성을 유지하며, 제1 기판(110) 제거 후, 제2 기판(710) 및 제2 절연층(320) 상에서 디바이스 제조 공정이 진행될 수 있도록 한다.
제2 절연층(320)은 제1 절연층과 마찬가지로, 절연성 산화물, 절연성 질화물, 절연성 고분자 등과 같은 절연체로 형성될 수 있다. 제2 절연층(320)은 바람직하게는 평탄화 측면에서 코팅법에 의한 형성이 가능한 절연성 고분자 수지로 형성될 수 있으며, 보다 바람직하게는 폴리이미드를 포함하여 형성될 수 있다.
이후, 도 7에 도시된 예와 같이, 제2 절연층(320) 상에 제2 기판(710)을 부착한다.
제2 기판(710)의 부착은, n측 전극 형성을 목적으로 n형 반도체층(130)을 노출시키기 위해 제1 기판(110)을 제거했을 때, 전체 구조물의 지지를 위해 필요하다.
제2 기판(710)은 예를 들어 글래스 기판, 고분자 기판, 세라믹 기판, 금속 기판 등이 이용될 수 있다.
제2 기판(710)의 부착을 위해 예를 들어 에폭시계 접착제, 아크릴계 접착제 등으로 형성된 접착제층(705)이 제2 기판(710)과 제2 절연층(320) 사이에 배치될 수 있다.
한편, 제2 기판(710)은 제1 기판(110)보다 넓은 면적을 가질 수 있으며, 제2 기판(710)에서 제2 절연층(320) 외측에 대응하는 영역에는 복수의 LED 유닛(210)을 구동하기 위한 소자, 예를 들어 각각의 행에 대응하는 p측 전극들과 전기적으로 연결되는 스위칭 소자들과 각각의 열에 대응하는 n측 전극들과 전기적으로 연결되는 스위칭 소자들이 배치되어 있을 수 있다.
다른 예로, 제2 기판(710)은 제1 기판(710)과 실질적으로 동일한 면적을 가질 수 있다. 이 경우, 스위칭 소자들은 별도의 기판에 형성될 수 있으며, 제2 기판(710)을 포함한 LED 디바이스가 별도의 기판에 배치될 수 있다.
스위칭 소자의 예는 TFT(Thin Film Transistor)나 CMOS(Complementary Metal-Oxide Semiconductor) 등을 제시할 수 있다.
이후, 도 8에 도시된 예와 같이 제1 기판(110)을 제거한다.
제1 기판(110)의 제거는 레이저 리프트 오프 공정을 이용할 수 있다. 이용할 수 있는 레이저로는 예를 들어 KrF 248nm 레이저를 제시할 수 있으나, 이에 제한되는 것은 아니다.
이후, 도 9에 도시된 예와 같이 버퍼층을 제거하여, n형 반도체층을 노출시킨다. 보다 구체적으로는 버퍼층(120)을 제거하여, n형 반도체층(130)과 그 주변의 제1 절연층(310)을 노출시킨다.
버퍼층의 제거는 유도 결합성 플라즈마-반응성 이온 에칭(ICP-RIE)법으로 수행될 수 있다.
한편, 도 2에 도시된 예와 같이, 복수의 LED 유닛을 형성할 때 제1 도전형 반도체층의 하부 부분(131)이 잔류하도록 한 경우, 버퍼층 제거시, 잔류하는 제1 도전형 반도체층의 하부 부분(131)까지 제거할 수 있다.
이후, 도 10에 도시된 예와 같이, n형 반도체층(130) 상에 복수의 n측 전극(520)을 형성한다.
복수의 n측 전극(520)은 n형 반도체층(130) 상에 열 방향으로 각각 연장되는 형태로 형성될 수 있다. 또한, 복수의 n측 전극(520)은 행 방향으로 서로 이격되어 형성될 수 있다.
n측 전극(520)은 ITO와 같은 투명 전도성 산화물, Au, Ag, Al, Cu, Mo, Cr, Ni, Ti 등의 전기전도성이 우수한 각종 금속 또는 이를 포함하는 합금 재질로 형성될 수 있다. 다만, 도 10에서 상부 방향으로 발광이 이루어진다면, n측 전극은 반사 저감 측면에서 ITO와 같은 투명 전도성 산화물로 형성될 수 있다.
한편, 복수의 p측 전극(510)과 복수의 n측 전극(520)이 교차하는 부분이 하나의 픽셀을 형성한다. 복수의 p측 전극(510)이 각각 하나의 행의 LED 유닛들을 커버하고, 복수의 n측 전극(520)이 각각 하나의 열의 LED 유닛들을 커버한다면, 각각의 픽셀은 하나의 LED 유닛을 포함할 수 있다. 반면, 복수의 p측 전극(510)이 각각 적어도 2개의 행의 LED 유닛들을 커버하고/하거나 복수의 n측 전극(520)이 각각 적어도 2개의 열의 LED 유닛들을 커버한다면, 각각의 픽셀은 2개의 LED 유닛 또는 3개의 LED 유닛을 포함할 수 있으며, 보다 바람직하게는 4개 이상의 LED 유닛을 포함할 수 있다.
이후, 도 11에 도시된 예와 같이, p측 패드 형성을 위해, 에칭을 통해 p측 전극 일부 영역 상의 제1 절연층 및 LED 유닛을 제거한다.
도 10을 참조하면, 복수의 p측 전극(510)은 상부로 노출되어 있지 않아 외부와의 연결을 위한 와이어 본딩 등의 공정 수행이 어려울 수 있다. 이를 해결하기 위해, 도 11과 같이 p측 전극 일부 영역 상의 제1 절연층 및 LED 유닛을 제거할 수 있다.
제1 절연층 및 LED 유닛을 제거하기 위한 에칭은 복수의 p측 전극 상의 투명 전극이 노출될 때까지 수행될 수 있다. 다른 예로, 제1 절연층 및 LED 유닛을 제거하기 위한 에칭은 서로 이격된 복수의 p측 전극이 노출될 때까지 수행될 수 있다.
이후, 도 12에 도시된 예와 같이 복수의 p측 전극(510) 상에 또는 복수의 p측 전극(510) 상의 투명 전극(160) 상에 복수의 p측 패드(515)를 열 방향을 따라 서로 이격되도록 형성할 수 있다. 이때, 복수의 p측 패드(515)의 형성과 동시에 복수의 n측 전극(520) 상에 복수의 n측 패드(525)를 행 방향을 따라 서로 이격되도록 형성할 수 있다.
도 13은 본 발명에 따른 LED 디바이스의 예를 나타낸 것이다.
도 13에 도시된 예와 같이, 본 발명의 실시예에 따른 LED 디바이스는 기판(710), 제2 절연층(320), 복수의 p측 전극(510), 복수의 LED 유닛(210), 제1 절연층(310), 복수의 n측 전극(520)을 포함한다.
상기 기판(710)은 도 7 등에서 언급된 제2 기판이 될 수 있다.
제2 절연층(320)은 기판(710) 상에 배치된다. 제2 절연층(320)은 폴리이미드를 포함하여 형성될 수 있다.
복수의 p측 전극(510)은 제2 절연층(320) 상에 배치된다. 복수의 p측 전극(510)은 행 방향으로 각각 연장되며, 열 방향으로 서로 이격되어 있다.
복수의 LED 유닛(210)은 복수의 p측 전극(510) 상에 배치되며, 아래로부터 투명 전극(160), p형 반도체층(150), 활성층(140) 및 n형 반도체층(130)을 각각 포함한다.
제1 절연층(310)은 복수의 LED 유닛(210) 사이에 충진된다. 제1 절연층(310)은 폴리이미드를 포함하여 형성될 수 있다.
복수의 n측 전극(520)은 복수의 LED 유닛(210)의 n형 반도체층(130) 상에 배치된다. 복수의 n측 전극(520)은 열 방향으로 각각 연장되며 행 방향으로 서로 이격된다.
한편, 복수의 p측 전극(510) 또는 복수의 p측 전극 상의 투명 전극(160)이 노출되어 있고, 노출된 복수의 p측 전극(510) 또는 복수의 p측 전극 상의 투명 전극(160) 상에는 복수의 p측 패드(515)가 배치되어 있을 수 있다. 또한, 복수의 n측 전극(520) 상에는 복수의 n측 패드(525)가 배치되어 있을 수 있다.
복수의 p측 전극(510)은 도 13에 도시된 예와 같이 적어도 2개의 행의 복수의 LED 유닛과 컨택될 수 있다. 마찬가지로, 도 13에 도시된 예와 같이, 복수의 n측 전극(520)은 적어도 2개의 열의 복수의 LED 유닛(210)과 컨택될 수 있다. 이 경우 단위 픽셀에 4개 이상의 LED 유닛(210)이 포함될 수 있다. 따라서, 단위 픽셀에 포함된 LED 유닛들 중 하나가 작동하지 않더라도 다른 LED 유닛들이 작동할 수 있으므로, 불량 픽셀 발생을 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 LED 디바이스 제조 방법은 하나의 기판 상에 독립적으로 구동 가능한 복수의 LED 유닛들을 형성할 수 있다.
또한, 본 발명에 따른 LED 디바이스는 폴리이미드 기반으로 절연층을 형성함으로써, LED 유닛들의 무너짐 방지 효과, 누설전류 발생 방지 효과, 내열성 등을 향상시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 LED 디바이스는, 단위 픽셀에 4개 이상의 LED 유닛이 포함되도록 n측 전극 및 p측 전극이 설계됨으로써, 불량 픽셀 발생을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 제1 기판
120 : 버퍼층
130 : n형 반도체층
131 : n형 반도체층의 하부 부분
132 : n형 반도체층의 상부 부분
140 : 활성층
150 : p형 반도체층
160 : 투명 전극
210 : LED 유닛
310 : 제1 절연체
320 : 제2 절연체
510 : p측 전극
515 : p측 패드
520 : n측 전극
525 : n측 패드
705: 접착제층
710 : 제2 기판
120 : 버퍼층
130 : n형 반도체층
131 : n형 반도체층의 하부 부분
132 : n형 반도체층의 상부 부분
140 : 활성층
150 : p형 반도체층
160 : 투명 전극
210 : LED 유닛
310 : 제1 절연체
320 : 제2 절연체
510 : p측 전극
515 : p측 패드
520 : n측 전극
525 : n측 패드
705: 접착제층
710 : 제2 기판
Claims (19)
- (a) 제1 기판 상에 버퍼층, n형 반도체층, 활성층, p형 반도체층 및 투명 전극을 형성하는 단계;
(b) 상기 투명 전극, p형 반도체층, 활성층 및 n형 반도체층을 에칭하여 행 방향 및 열 방향으로 배열된 복수의 LED 유닛을 형성하는 단계;
(c) 상기 투명 전극의 상부 부분이 노출되도록, 상기 복수의 LED 유닛이 형성된 제1 기판 상에 제1 절연층을 형성하는 단계;
(d) 상기 투명 전극 상에 상기 행 방향으로 각각 연장되는 서로 이격된 복수의 p측 전극을 형성하는 단계;
(e) 상기 복수의 p측 전극이 형성된 제1 기판 상에 제2 절연층을 형성하는 단계;
(f) 상기 제2 절연층 상에 제2 기판을 부착한 후, 제1 기판을 제거하는 단계;
(g) 버퍼층을 제거하여, 복수의 LED 유닛 각각의 n형 반도체층을 노출시키는 단계;
(h) 상기 n형 반도체층 상에 상기 열 방향으로 각각 연장되는 서로 이격된 복수의 n측 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제1항에 있어서,
(i) 상기 서로 이격된 복수의 p측 전극 또는 상기 복수의 p측 전극 상의 투명 전극을 노출시키고, 상기 노출된 복수의 p측 전극 상에 또는 상기 복수의 p측 전극 상의 투명 전극 상에 복수의 p측 패드를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제2항에 있어서,
상기 p측 패드를 형성할 때, 복수의 n측 전극 상에 복수의 n측 패드를 형성하는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제1항에 있어서,
복수의 p측 전극은 적어도 2개의 행을 커버하도록 형성되고,
복수의 n측 전극은 적어도 2개의 열을 커버하도록 형성되는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제1항에 있어서,
상기 (b) 단계의 에칭은 상기 제1 도전형 반도체층의 하부 부분이 잔류하도록 수행되고,
상기 버퍼층을 제거할 때, 상기 잔류하는 제1 도전형 반도체층의 하부 부분을 제거하는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제1항에 있어서,
상기 (b) 단계의 에칭은 상기 복수의 LED 유닛의 폭이 10㎛ 이하, 길이 : 폭이 2 : 1 이상이 되도록 수행되는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제1항에 있어서,
상기 제1 절연층 및 제2 절연층은 폴리이미드로 형성되는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제1항에 있어서,
상기 (c) 단계는 상기 복수의 LED 유닛보다 높은 높이로 제1 절연층을 형성한 후, 에치 백을 통해 상기 투명 전극의 상부 부분이 노출되도록 하며,
상기 에치 백은 제1 파워에서 1차 에칭을 수행한 후, 상기 제1 파워보다 낮은 제2 파워에서 2차 에칭을 수행하는 방식으로 수행되는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제8항에 있어서,
상기 제1 파워는 50~80W이고, 상기 제2 파워는 20~30W인 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제8항에 있어서,
상기 제2 에칭은 20~30W의 제2 파워에서 2~5분 수행되는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제1항에 있어서,
상기 제2 기판의 부착은 접착제를 이용하여 수행되는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제1항에 있어서,
상기 제1 기판의 제거는 레이저 리프트 오프 공정으로 수행되는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 제1항에 있어서,
상기 버퍼층의 제거는 ICP-RIE 공정으로 수행되는 것을 특징으로 하는 LED 디바이스 제조 방법.
- 기판;
상기 기판 상에 배치된 제2 절연층;
상기 제2 절연층 상에 배치되며, 행 방향으로 각각 연장되며 열 방향으로 서로 이격된 복수의 p측 전극;
상기 복수의 p측 전극 상에 배치되며, 아래로부터 투명 전극, p형 반도체층, 활성층 및 n형 반도체층을 각각 포함하는 복수의 LED 유닛;
상기 복수의 LED 유닛 사이에 충진된 제1 절연층; 및
상기 복수의 LED 유닛의 n형 반도체층 상에 배치되며, 열 방향으로 각각 연장되며 행 방향으로 서로 이격된 복수의 n측 전극;을 포함하는 것을 특징으로 하는 LED 디바이스.
- 제14항에 있어서,
상기 복수의 p측 전극 또는 상기 복수의 p측 전극 상의 투명 전극이 노출되어 있고, 상기 노출된 복수의 p측 전극 또는 상기 복수의 p측 전극 상의 투명 전극 상에 배치된 복수의 p측 패드를 추가로 포함하는 것을 특징으로 하는 LED 디바이스.
- 제14항에 있어서,
상기 복수의 p측 전극은 적어도 2개의 행의 복수의 LED 유닛과 컨택되며,
상기 복수의 n측 전극은 적어도 2개의 열의 복수의 LED 유닛과 컨택되는 것을 특징으로 하는 LED 디바이스.
- 제14항에 있어서,
상기 복수의 LED 유닛은 폭이 10㎛ 이하, 길이 : 폭이 2 : 1 이상을 갖는 것을 특징으로 하는 LED 디바이스.
- 제14항에 있어서,
상기 제1 절연층 및 제2 절연층은 폴리이미드 재질인 것을 특징으로 하는 LED 디바이스.
- 제14항에 있어서,
상기 기판과 제2 절연층 사이에 접착제층이 추가로 포함되는 것을 특징으로 하는 LED 디바이스.
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| KR20090039089A (ko) * | 2007-10-17 | 2009-04-22 | 엘지이노텍 주식회사 | 반도체 발광소자 및 그 제조방법 |
| KR101721846B1 (ko) | 2015-12-30 | 2017-04-03 | (재)한국나노기술원 | 디스플레이용 초소형 질화물계 발광 다이오드 어레이의 제조방법 및 그에 의해 제조된 디스플레이용 초소형 질화물계 발광 다이오드 어레이 |
| KR101806339B1 (ko) * | 2016-06-28 | 2017-12-08 | 한국광기술원 | 투명 디스플레이용 마이크로 led의 제조방법 및 이를 이용한 투명 디스플레이용 마이크로 led |
| KR20180118488A (ko) * | 2017-04-21 | 2018-10-31 | 주식회사 루멘스 | 마이크로 led 디스플레이 장치 및 그 제조방법 |
-
2021
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Patent Citations (4)
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|---|---|---|---|---|
| KR20090039089A (ko) * | 2007-10-17 | 2009-04-22 | 엘지이노텍 주식회사 | 반도체 발광소자 및 그 제조방법 |
| KR101721846B1 (ko) | 2015-12-30 | 2017-04-03 | (재)한국나노기술원 | 디스플레이용 초소형 질화물계 발광 다이오드 어레이의 제조방법 및 그에 의해 제조된 디스플레이용 초소형 질화물계 발광 다이오드 어레이 |
| KR101806339B1 (ko) * | 2016-06-28 | 2017-12-08 | 한국광기술원 | 투명 디스플레이용 마이크로 led의 제조방법 및 이를 이용한 투명 디스플레이용 마이크로 led |
| KR20180118488A (ko) * | 2017-04-21 | 2018-10-31 | 주식회사 루멘스 | 마이크로 led 디스플레이 장치 및 그 제조방법 |
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