KR20230046413A - 다층 세라믹 기판 - Google Patents
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Abstract
본 발명은 다층 세라믹 기판에 관한 것으로, 보다 상세하게는 세라믹층과 전극층 사이의 접합력을 향상시키는 다층 세라믹 기판에 관한 것이다.
본 발명에 따른 다층 세라믹 기판은 서로 대향하는 제1 면 내지 제2 면을 포함하는 세라믹층; 상기 제1 면 또는 제2 면 중 적어도 어느 하나에 형성되는 전극층; 및 상기 세라믹층을 관통하는 관통홀에 도전성 물질이 충진된 도전성 비아를 포함하고, 상기 세라믹층을 복수개 구비하며, 상기 전극층의 두께는 7 내지 25㎛일 수 있다.
본 발명에 따른 다층 세라믹 기판은 서로 대향하는 제1 면 내지 제2 면을 포함하는 세라믹층; 상기 제1 면 또는 제2 면 중 적어도 어느 하나에 형성되는 전극층; 및 상기 세라믹층을 관통하는 관통홀에 도전성 물질이 충진된 도전성 비아를 포함하고, 상기 세라믹층을 복수개 구비하며, 상기 전극층의 두께는 7 내지 25㎛일 수 있다.
Description
본 발명은 다층 세라믹 기판에 관한 것으로, 보다 상세하게는 세라믹층과 전극층 사이의 접합력을 향상시키는 다층 세라믹 기판에 관한 것이다.
다층 세라믹 기판(Multu-lyered ceramic substrate)은 반도체 IC 칩과 같은 능동 소자와 캐패시터, 인덕터 및 저항과 같은 수동소자를 복합화한 부품으로 사용되거나, 또는 단순한 반도체 IC 패키지로 사용되고 있으며, PA 모듈 기판, RF 다이오드 스위치, 필터, 칩 안테나, 각종 패키지 부품, 복합 디바이스 등 다양한 전자 부품을 구성하기 위하여 널리 사용되고 있다. 예를 들어, 다층 세라믹 기판은 반도체의 불량 여부를 검사하기 위하여 반도체 칩과 테스트 장비를 연결하는 장치인 프로브 카드(Probe card)에 사용되는 공간변환기(Space Transformer; STF)용으로 사용된다.
최근들어 반도체 기판의 크기가 대면적화 되는 경향에 맞추어 공간변화기용 다층 세라믹 기판의 크기도 커지게 되고 있어서, 다층 세라믹 기판을 구성하는 세라믹과 전극간 미세구조 분포가 불균일하여 다층 세라믹 기판의 강도가 저하되고 다층 적층구조의 층간 박리현상(de-lamination) 발생율이 증가하여 세라믹층과 전극층 사이의 접합력(또는 밀착성)이 저하되는 문제가 더욱 심각해 지고 있다.
한편, 반도체 패턴이 구현된 반도체 웨이퍼의 평가를 위해 프로브카드가 장착된 EDS(Electrical Die Sorting) 측정을 진행한다. 이때 프로브카드에 부착된 프로브핀의 높이차이에 따라 반도체 웨이퍼와 프로브카드간의 간격이 달라져서 측정스테이지 온도변화에 따라 웨이퍼의 수축팽창과 프로브카드의 수축팽창이 달라져서 잘못된 위치를 컨텍하여 측정시 오류를 발생할 수 있다. 이러한 오류는 반도체 기판의 대면적화 추세에 따라 더욱 문제가 될 수 있다.
본 발명은 대면적에서도 세라믹층과 전극층 사이의 접합력을 향상시키는 다층 세라믹 기판을 제공한다.
본 발명의 실시예에 따른 다층 세라믹 기판은 서로 대향하는 제1 면 내지 제2 면을 포함하는 세라믹층; 상기 제1 면 또는 제2 면 중 적어도 어느 하나에 형성되는 전극층; 및 상기 세라믹층을 관통하는 관통홀에 도전성 물질이 충진된 도전성 비아를 포함하고, 상기 세라믹층을 복수개 구비하며, 상기 전극층의 두께는 7 내지 25㎛일 수 있다.
상기 세라믹층의 두께(a)와 상기 전극층의 두께(b)의 비율(b/a)은 0.07 내지 0.35일 수 있다.
상기 전극층의 결정립 크기는 3 내지 7㎛일 수 있다.
상기 전극층의 기공율은 5 내지 15%일 수 있다.
상기 금속층은 몰리브데늄(Mo) 또는 텅스텐(W)를 적어도 하나를 포함하는 금속으로 이루어질 수 있다.
상기 전극층은 연속상을 이루는 금속물질 내에 제공되는 산화물 분말을 포함할 수 있다.
상기 산화물 분말은 상기 금속물질에 대해 0.1wt%보다는 크고 10wt%보다는 적을 수 있다.
상기 세라믹층의 두께는 50 내지 150㎛일 수 있다.
상기 세라믹층은 뮬라이트 및 알루미나를 포함할 수 있다.
상기 뮬라이트는 뮬라이트 및 알루미나 전체에 대해 50wt% 내지 90wt%일 수 있다.
열팽창 계수가 반도체 웨이퍼의 열팽창 계수 이상이고, 5.0ppm/℃ 이하일 수 있다.
상기 다층 세라믹 기판은 환원 분위기와 1500 내지 1700℃의 소결 온도에서 열처리되어 형성될 수 있다.
본 발명의 실시예에 따른 다층 세라믹 기판에 의하면, 세라믹층과 전극층 사이의 접합력을 유지하면서 전극층의 두께를 두껍게 하는 것이 가능하여 낮은 저항성분으로 인해서 고집적화, 미세패턴, 고출력신호처리가 가능한 대면적 프로브카드 공간변환기용 다층 세라믹 기판을 구성할 수 있다.
특히, 다층 세라믹 기판을 이루는 세라믹층의 두께(a)와 상기 전극층의 두께(b)의 비율(b/a)을 조절함으로써, 전극층에서 과대입성장을 억제하고 세라믹층과 전극층 사이의 미세구조분포가 균일하게 분포하도록 하여 층간 박리(de-lamination) 현상이 억제되고 고강도의 다층 세라믹 기판을 형성할 수 있다. 더욱이, 전극층을 형성하는 전극 페이스트에 입성장 억제 역할을 하는 산화물 분말을 첨가하여 소결 공정에서 전극층 미세 결정립 구조의 과대성장을 더욱 효과적으로 억제할 수 있다.
이러한 전극층 결정립 성장 억제를 통하여 전극층의 두께가 증가하는 경우에도 전극층의 균일한 결정립 성장 및 기공율을 갖는 고강도의 다층 세라믹 기판이 가능할 수 있다.
다층 세라믹 기판의 열팽창 계수를 반도체 웨이퍼의 열팽창 계수 이상이고, 5.0ppm/℃ 이하로 제어함으로써 패턴이 형성된 반도체 웨이퍼의 고온 특성 평가를 위해 프로브카드가 장착된 EDS(Electrical Die Sorting) 측정을 안정적으로 수행할 수 있게 된다.
도 1은 본 발명의 실시예에 따른 다층 세라믹 기판의 단면도.
도 2는 본 발명의 실시예에 따른 다층 세라믹 기판에서의 단면 SEM 이미지.
도 3은 본 발명의 다른 실시예에 따른 다층 세라믹 기판의 단면 SEM 이미지.
도 4는 본 발명의 다른 실시예에 따른 다층 세라믹 기판에서 산화물 분말의 효과를 나타내는 단면 SEM 이미지.
도 2는 본 발명의 실시예에 따른 다층 세라믹 기판에서의 단면 SEM 이미지.
도 3은 본 발명의 다른 실시예에 따른 다층 세라믹 기판의 단면 SEM 이미지.
도 4는 본 발명의 다른 실시예에 따른 다층 세라믹 기판에서 산화물 분말의 효과를 나타내는 단면 SEM 이미지.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 설명 중, 동일 구성에 대해서는 동일한 참조부호를 부여하도록 하고, 도면은 본 발명의 실시예를 정확히 설명하기 위하여 크기가 부분적으로 과장될 수 있으며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 실시예에 따른 다층 세라믹 기판의 단면도이고, 도 2지는 본 발명의 실시예에 따른 다층 세라믹 기판에서의 단면 SEM 이미지이고, 도 3은 본 발명의 다른 실시예에 따른 다층 세라믹 기판의 단면 SEM 이미지이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 다층 세라믹 기판(100)은 서로 대향하는 제1 면 내지 제2 면을 포함하는 세라믹층(110); 상기 제1 면 또는 제2 면 중 적어도 어느 하나에 형성되는 전극층(120); 및 상기 세라믹층(110)을 관통하는 관통홀에 도전성 물질이 충진된 도전성 비아(130)를 포함하고, 상기 세라믹층(110)을 복수개 구비할 수 있다. 이때, 상기 전극층(120)의 두께는 7 내지 25㎛일 수 있다.
여기서, 본 발명의 다층 세라믹 기판(100)은 프로브카드용 공간변환기에 사용되는 공간변환기용 세라믹 기판일 수 있다.
세라믹층(110)은 서로 대향하는 제1 면 내지 제2 면을 포함하는데, 다층 세라믹 기판(100)의 전체적인 강도를 유지할 수 있도록 하며 전극층(120) 사이의 전기적 절연도 가능하게 한다.
전극층(120)은 세라믹층(110)의 제1 면 또는 제2 면 중 적어도 어느 하나에 형성되는 회로 패턴층으로서, 다층 세라믹 기판(100)의 서로 대향하는 상부면과 하부면 사이에 전기적 연결을 하는 회로를 구성할 수 있다. 전극층(120)은 세라믹층(110)의 전면에 제공될 수도 있고, 필요에 따라 세라믹층(110)의 일부 영역 상에만 제공되는 패턴형상일 수도 있다.
세라믹층(110)을 관통하는 관통홀에 도전성 물질이 충진된 도전성 비아(130)는 다층 세라믹 기판(100)의 필요한 위치에서 전극층(120) 사이의 층간 전기적 접속을 가능하게 할 수 있다.
다층 세라믹 기판(100)은 세라믹층(110)을 복수개 구비할 수 있다. 일반적으로 반도체 회로패턴이 구현된 반도체 웨이퍼의 평가는 프로브카드가 장착된 EDS(Electrical Die Sorting) 측정을 통해서 이루어지는데, 프로브카드 공간변화기용 다층 세라믹 기판은 내부에 복수의 반도체 회로패턴에 대응하는 전기적 경로를 제공하기 위한 회로를 구성해야하므로 세라믹층(110)을 복수개 구비할 수 있다. 일반적으로는 세라믹층을 10개 내지 15개 정도로 구비하였으나, 최근들어 반도체 웨이퍼에 구현된 반도체 회로 패턴의 고집적화에 따라 세라믹층의 갯수가 20개 내지 30개까지 증가하고 있다.
최근들어 고성능화 되는 반도체 소자의 추세에 따라서 프로브카드 공간변환기는 회로의 고집적화, 미세패턴, 고출력신호처리 등의 필요성 높아지는데, 이를 위해서는 전극층(120)의 낮은 저항성분이 요구된다. 기존의 프로브카드 공간변화기의 전극층은 약 4 내지 5㎛ 정도의 두께를 갖고 있었으나 높은 저항 성분으로 인해서 안정적인 반도체 웨이퍼의 평가가 이루어지지 않는 문제점이 있었다.
이러한 문제점을 해결하기 위해서 본 발명의 실시예에서는 전극층(120)의 두께는 7 내지 25㎛일 수 있다. 전극층(120)의 두께가 7 내지 25㎛로 함에 따라서 낮은 저항 성분으로 프로브카드 공간변환기에서 요구하는 회로의 고집적화, 미세패턴, 고출력신호처리가 가능하게 되고, 동시에 복수의 세라믹층(110)과 전극층(120) 적층구조가 안정적으로 유지될 수 있도록 충분한 세라믹층(110)과 전극층(120) 사이의 접합력이 가능해진다. 전극층(120)의 두께가 7㎛보다 얇은 경우에는 전극층의 높은 저항성분으로 인해서 프로브카드 공간변환기에서 요구되는 전기특성을 충족시키지 못하게 된다. 반면에 전극층(120)의 두께가 25㎛보다 크게 되면 전극층의 저항성분은 낮아지게 되지만 다층 세라믹 기판의 두꺼운 금속 전극층은 소결온도 영역에서 세라믹층 등의 다른 영역에 비해 열전달이 원할하여 과대입성장이 발생하고, 이로 인해 세라믹층/전극층간 미세구조분포가 불균일하여 기판의 강도 저하 및 박리현상 발생율이 증가된다.
일반적으로 프로브카드 공간변환기용 다층 세라믹 기판(100)에서 세라믹층(110)과 전극층(120)의 층간 두께 차이가 크면, 전체적으로 다층 세라믹 기판의 강도를 유지하는 세라믹층의 비중이 크게될 뿐만 아니라 소결온도의 고온에서 상호 확산이 발생하여 생기는 계면영역이 상대적으로 적은 부분을 차지하게 되고 전체적으로 미세구조분포가 안정되어 다층 세라믹 기판의 강도를 높은 상태로 유지될 수 있다.
하지만, 최근들어서는 프로브카드 공간변환기 내부 회로의 고집적화, 미세패턴, 고출력신호처리 등의 필요성으로 인해서 전극층의 두께가 두꺼워질 뿐만 아니라, 세라믹층의 두께는 점점 얇아짐에 따라서 세라믹층과 전극층의 층간 두께 차이가 점점 작아짐에 따라서 세라믹층과 전극층 사이의 접합력이 약해서 층간 박리현상이 발생될 확률이 증가하는 문제가 있다.
따라서, 본 발명의 실시예에서는 층간 박리현상을 억제하기 위하여 세라믹층의 두께(a)와 상기 전극층의 두께(b)의 비율(b/a)은 0.07 내지 0.35으로 할 수 있다. 이를 통해서 두꺼운 전극층에 의해서 저항이 낮아짐에 따라서 회로의 고집적화, 미세패턴, 고출력신호처리가 가능한 회로를 구성할 수 있을 뿐만 아니라, 과대입성장이 억제되고 세라믹층과 전극층 사이의 미세구조분포가 균일해져서 층간 박리 현상이 발생되지 않고 충분한 강도를 유지할 수 있게 된다.
세라믹층의 두께와 상기 전극층의 두께의 비율(b/a)이 0.07보다 작은 경우에는 세라믹층의 상대적인 비중이 증가하여 전극층의 미세구조이나 층간 박리 현상은 억제될 수 있지만, 전극 두께가 낮아져서 저항이 높아지고, 소결 열처리 중에 전극 끊김 불량 발생이 일어나는 문제점이 있다. 세라믹층의 두께와 상기 전극층의 두께의 비율(b/a)이 0.35보다 큰 경우에는 두꺼운 전극층으로 인해서 소결온도 영역에서 다른 영역에 비해 열전달이 활발하여 과대입성장이 발생되고, 이로 인해 세라믹층과 전극층간의 미세구조 불균일과 층간 박리 현상이 일어나 다층 세라믹 기판의 강도가 저하된다.
| 샘플 번호 |
전극층 두께(b) (㎛) |
세라믹층 두께(a) (㎛) |
두께 비율 (b/a) |
전극층 입자크기(㎛) |
산화물 분말함량(wt%) | 박리현상 유무 (○/×) |
강도 (MPa) |
기공율 (%) |
| 1 | 5 | 100 | 0.05 | 3 | 0 | × | 272 | 12 |
| 2 | 8 | 100 | 0.08 | 3 | 2 | × | 280 | 9 |
| 3 | 8 | 100 | 0.08 | 3 | 5 | × | 278 | 10 |
| 4 | 8 | 100 | 0.08 | 8 | 0 | × | 248 | 18 |
| 5 | 13 | 80 | 0.163 | 4 | 2 | × | 283 | 12 |
| 6 | 13 | 80 | 0.163 | 5 | 5 | × | 288 | 12 |
| 7 | 13 | 80 | 0.163 | 9 | 0 | ○ | 230 | 22 |
| 8 | 20 | 60 | 0.333 | 5 | 2 | × | 279 | 12 |
| 9 | 20 | 60 | 0.333 | 6 | 5 | × | 284 | 11 |
| 10 | 20 | 60 | 0.333 | 12 | 0 | ○ | 215 | 20 |
| 11 | 30 | 60 | 0.5 | 15 | 5 | ○ | 208 | 18 |
표 1은 본 발명의 실시예와 비교예에 따른 다층 세라믹 기판들의 특성 변화를 나타낸다. 이때, 세라믹층(110)의 두께, 전극층(120)의 두께, 전극층의 입자크기, 박리 현상, 기공율 등은 주사전자현미경으로 측정하였고, 기판 강도는 만능시검허(UTM: Universal Test Machine)을 이용하여 KS L 1591 규격에 맞춰 3점 꺾임강도법으로 측정하였다.
세라믹층과 전극층의 두께 비율(b/a)가 0.05인 샘플 1의 경우는 세라믹층의 상대적인 비중이 증가하여 전극층의 미세구조이나 층간 박리 현상은 억게될 수 있고, 프로브카드 공간변환기용 다층 세라믹 기판에 요구되는 기계적 강도인 250 MPa 이상의 충분한 강도를 갖고 있는 것으로 나타나지만, 전극 두께가 낮아서 전극층의 저항이 높아지고, 소결 열처리 중에 전극 끊김 불량 발생이 일어나는 문제점이 있다.
프로브카드 공간변화기의 강도가 부족하면 웨이퍼의 통전 검사 시 수 만개의 프로브 핀에 의해 가해지는 압력을 견디지 못해 크랙이 발생하거나 파손되는 문제가 발생하게 된다.
반면에 세라믹층과 전극층의 두께 비율(b/a)이 0.07 내지 0.35인 경우에는(예를 들어 세라믹층과 전극층의 두께 비율(b/a)이 0.163(샘플 5)), 도면 2에서 확인할 수 있는 바와 같이 전극층의 두께와 전극층의 결정립 입자 크기가 다층 세라믹 기판의 전체 면적에 대해서 균일하여 안정적인 미세구조를 나타낸다. 즉, 세라믹층과 전극층의 두께 비율(b/a)이 0.07 내지 0.35인 경우는 충분히 두꺼운 전극층의 두께로 인해서 전극층의 저항이 낮아짐에 따라서 회로의 고집적화, 미세패턴, 고출력신호처리가 가능한 회로를 구성할 수 있을 뿐만 아니라, 과대입성장이 억제되고 세라믹층과 전극층 사이의 미세구조분포가 균일해져서 층간 박리 현상이 발생되지 않고 충분한 강도를 유지할 수 있게 된다.
세라믹층과 전극층의 두께 비율(b/a)이 더욱 증가하여 0.5인 샘플 11의 경우는 두꺼운 전극층으로 인해서 소결온도 영역에서 다른 영역에 비해 열전달이 활발하여 과대입성장이 발생되고 세라믹층과 전극층간의 층간 박리 현상이 일어나서, 다층 세라믹 기판의 강도가 너무 낮게 되어 프로브카드 공간변환기용으로 사용하기 어렵게 된다.
한편, 본 발명의 실시예에서 전극층(120)의 결정립(입자) 크기는 3 내지 7㎛일 수 있다.
프로브카드 공간변환기용 다층 세라믹 기판은 세라믹 분말을 포함하는 그린시트와 금속 성분을 포함하는 전극 페이스트를 적층한 후에 고온동시소결하여 제조되는데(High Temperature Co-fired Ceramic), 고온동시소결하는 과정 중에 전극 페이스트의 금속 성분이 소결되면서 전극층을 이룬다. 고온동시소결을 통해서 전극 페이스트에 포함되어 있는 미소 분말 형태의 금속 성분들은 서로 반응하여 결정립으로 성장하게 된다.
표 1와 도 2(샘플 6 참조)에서 확인할 수 있는 바와 같이 전극층(120)의 결정립(입자) 크기는 3 내지 7㎛인 경우에는 다층 세라믹 기판 전체 면에 걸쳐서 전극층(120)이 균일한 두께와 결정립 크기를 가져서 미세구조 분포가 균일하게 되어, 층간 박리 현상 발생이 억제되고 250MPa 이상의 강도를 유지할 수 있다. 전극층의 두께는 8 내지 20㎛로서 결정립 크기가 3 내지 7㎛인 경우에는 전체 전극층의 두께를 하나의 결정립이 차지하지 않게 됨으로서, 박리 혹은 크랙이 발생하는 경우에 결정립계에서 박리 혹은 크랙의 전파가 차단되는 효과가 있어서 높은 강도 유지 및 층간 박리 억제가 가능하게 될 수 있다.
결정립 크기가 3㎛보다 작은 경우에는 고온동시소결에 의해서 충분한 소결 반응이 진행되지 못한 것에 기인되어 전극층 자체가 충분한 강도를 유지하지 못할 뿐만 아니라, 높은 저항 등의 전기적 특성도 부족한 문제점을 나타낸다. 반면에, 일반적인 전극층이 두께보다 더 두꺼운 전극층으로 인해서 소결온도에서 다른 영역에 비해 열전달이 원할하여 과대입성장이 발생하게되어 전극층의 결정립 크기가 7㎛보다 큰 경우는 세라믹층과 전극층 사이의 미세구조분포가 불균일하게 되어 층간 박리 현상과 강도의 저하가 발생할 수 있다.
도 3을 참조하면, 전극층(120)의 두께를 8㎛로 하고 세라믹층과 전극층의 두께 비율(b/a)를 0.08로 하는 경우(샘플 4 참조)에 기판 전체 면에 걸쳐서 전극층(120)이 균일한 두께와 결정립 크기를 가져서 미세구조 분포가 균일하게 되지만 전극층의 결정립 크기가 전극층 두께만큼의 입성장이 일어나게 되어 두께에 걸쳐서 하나의 결정립만 존재할 수 있다. 이런 경우에는 층간 박리 현상 발생 등의 문제점은 억제되지만 전극층의 결정립계에서 박리 혹은 크랙의 전파가 차단되는 효과가 있어서 줄어들어 상대적으로 낮은 강도를 나타낼 수 있다.
한편, 본 발명의 실시예에 따른 다층 세라믹 기판에서 전극층(120)의 기공율은 5 내지 15%일 수 있다. 다층 세라믹 기판을 고온동시소결 하는 동안에 소결반응이 일어나 전극층이 형성되는데, 충분한 소결반응이 일어나게되면 전극층은 치밀한 미세 구조를 나타내어 소결밀도가 상승하게 되고 기공율은 5 내지 15%가 될 수 있다.
반면에 전극층의 기공율이 15%보다 크게되면 전극층의 미세구조가 치밀하지 못하고 충분한 소결반응이 일어나지 않은 것으로서 전극층의 자체의 강도가 약화될 뿐만 아니라 전극층을 관통하여 파괴가 일어나서 박리 현상이 더욱 쉽게 일어나는 문제점을 나타낸다. 그리고, 전극층의 기공율이 5%보다 더 높은 경우는 아주 치밀한 미세구조를 나타내지만, 치밀한 미세구조를 위하여 너무 많은 에너지와 시간을 투입하여 소결을 진행해야하는 것 뿐만 아니라 전극층 자체의 파괴는 일어나지 않으나 세라믹층과 전극층 사이의 계면을 따라 전파되는 파괴 또는 박리는 억제하지 못하는 문제점을 갖게 된다.
금속층(120)은 몰리브데늄(Mo) 또는 텅스텐(W)를 적어도 하나를 포함하는 금속으로 이루어질 수 있다. 몰리브데늄, 텅스텐, 또는 이들 중 적어도 어느 하나를 포함하는 합금 등은 고온동시소결 세라믹 기판을 형성하는 열처리 온도에서 소결이 가능할 뿐만 아니라 소결온도에서 세라믹층과의 젖음특성이 좋아서 채택할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 다층 세라믹 기판에서 산화물 분말의 효과를 나타내는 단면 SEM 이미지이다.
도 4를 참조하면, 본 발명의 다른 실시예에서는 전극층(120)은 연속상을 이루는 금속물질 내에 제공되는 산화물 분말을 포함할 수 있다.
도 4(a)는 전극층(120)의 두께가 20㎛인 샘플 10의 단면 SEM 이미지로서, 전극층의 결정립이 과대하게 성장하면서 주변의 다른 기공보다 매우 큰 기공도 형성될 뿐만 아니라 전극층의 두께도 전체적으로 균일하지 않게되는 것을 확인할 수 있다. 이로 인해서 샘플 10의 경우는 층간 박리 현상 뿐만 아니라, 다층 세라믹 기판의 강도도 현저히 낮아지는 것을 관찰할 수 있었다.
반면에, 도 4(b)는 도 4(a)와 동일한 두께를 갖는 전극층이지만 전극층 내에 산화물 분말을 포함하는 경우를 나타낸 단면 SEM 이미지이다(샘플 8 참조). 도 4(b)에서 확인할 수 있는 바와 같이 전극층 내에 산화물 분말을 포함하는 경우에는 전극층의 결정립 크기와 두께가 균일하게 성장하고 기공율이 적은 미세구조를 갖는 것을 알 수 있다.
전극층을 이루는 금속 물질 등과 함께 산화물 분말을 포함하는 전극 페이스트를 이용하여 세라믹 그린 시트 상에 인쇄한 후에 고온동시소결을 하게 되면, 소결 과정 동안에 성장하는 전극층의 결정립이 산화물 분말에 의해서 고정되거나 혹은 이동하는 것이 방해받을 수 있어서, 최종적으로 전극층의 결정립 성장이 억제되어 전극층 미세구조의 균일한 분포가 가능하고 층간 박리 현상을 현저히 줄어들 수 있게 된다.
전극층의 불균일한 미세구조를 제어하기 위해 결정립 성장 억제제로서 역할을 수행하는 산화물 분말의 효과는 표 1에서 동일한 전극층 두께 등을 갖는 다층 세라믹 기판들에서 산화물 분말을 포함하거나 포함하지 않는 경우에 따라서 전극층의 결정립 크기, 박리 현상 유무, 기공율 등에서 완전히 상이한 결과로부터 명확히 확인할 수 있다. 특히, 표 1에서 확인할 수 있는 바와 같이 산화물 분말이 포함되지 않은 경우에 전극층의 두께가 커질수록 결정립의 과대 성장이 더욱 커지게 되는데(샘플 1, 4, 7, 10 참조), 결정립 성장을 억제하는 산화물 분말을 이용하여 전극층이 두꺼워지는 경우에도 효과적으로 결정립 크기를 제어할 수 있다.
상기 산화물 분말은 상기 전극층을 이루는 금속물질에 대해 0.1wt% 보다는 크고 10wt% 보다는 적을 수 있다. 즉, 전극층(120)을 형성하는 몰리브데늄이나 텅스텐 등의 금속물질 중량에 대해서 0.1wt% 보다는 크고 10wt%인 경우는 전극층의 과대입성장을 효과적으로 억제함으로써 두꺼운 전극층을 사용하는 다층 세라믹 기판이라도 층간 박리 현상과 강도 저하를 제한할 수 있다. 전극층이 산화물 분말을 0.1wt%보다 적게 포함하는 경우에는 전극층의 결정립 성장을 억제하기가 어렵게 되고, 10wt%보다 많이 포함하는 경우는 입성장 억제는 효과적으로 이루어지지만 전극층의 전기 저항이 높아져서 전극 패턴으로서 기능을 수행하지 못하게 되는 문제점이 있다.
전극층의 결정립 성장을 억제하기 위한 산화물 분말은 산화알루미늄, 산화구리, 산화 란타늄 등을 사용할 수 있는데, 이들에 특별히 제한되는 것은 아니고 소결온도에서 용융되거나 전극층을 이루는 다른 성분들과 반응하지 않으면 족하다.
본 발명의 실시예에 따른 다층 세라믹 기판에서 세라믹층(110)의 두께는 50 내지 150㎛일 수 있다.
세라믹층(110)은 다층 세라믹 기판(100)의 전체적인 강도를 유지할 수 있도록 하며 전극층(120) 사이의 전기적 절연도 가능토록 한다. 프로브카드 공간변환기용 다층 세라믹 기판은 기본적으로 요구되는 기계적 강도 뿐만 아니라, 내부에 전기 회로(전극층)을 포함하고 있고 이를 통하여 반도체 패턴이 형성된 웨이퍼의 전기적 특성을 측정하게 되므로 전기적 안정성이 요구된다. 세라믹층(110)의 두께는 50 내지 150㎛로 하는 경우에는 충분한 기계적 강도와 함께 50 내지 75 오옴 임피던스 매칭이 가능하여 프로브카드 공간변화기로서 사용할 수 있다. 반면에, 세라믹층의 두께가 50㎛ 보다 작은 경우는 다층 세라믹 기판의 기계적 강도를 충족하지 못하게 되고, 150㎛ 보다 큰 경우는 임피던스 매칭 조건이 달라져서 프로브카드 공간변화기로서 사용할 수 없게 된다.
패턴이 구현된 반도체 웨이퍼의 평가를 위해 다양한 온도에서 프로브카드가 장착된 EDS(Electrical Die Sorting) 측정을 진행하는데, 프로브카드에 부착된 프로브 핀의 높이 차이에 따라 반도체 웨이퍼와 프로브카드 간의 간격이 달라져서 측정 스테이지의 온도 변화에 따라 웨이퍼의 수축 팽창과 프로브카드의 수축 팽창이 달라져서 잘못된 위치를 컨텍하여 측정시 오류를 발생할 수 있다.
이러한 문제점을 해결하기 위하여 프로브카드 공간변환기용 다층 세라믹 기판의 열팽창 계수를 조절할 필요가 있고, 이를 위하여 본 발명의 실시예에서는 세라믹층(110)은 뮬라이트 및 알루미나를 포함할 수 있다. 열팽창계수가 비교적 낮은 범위에 속하는 뮬라이트와 상기 뮬라이트보다 상대적으로 열팽창계수가 높은 알루미나를 복합체화하여 기판을 형성하면 다양한 열팽창계수 특성을 얻을 수 있다. 그리고, 뮬라이트와 알루미나를 포함하면 족하고, 필요에 따라 다른 성분을 포함할 수 있음은 물론이다.
| 뮬라이트 (wt%) |
알루미나 (wt%) |
유전율 | 유전손실 | 열팽창계수 (ppm/℃) |
최외각 비아 위치변화 (㎛) |
비아 정밀도 (100℃/25℃) |
강도 (MPa) |
| 100 | 0 | 6.5 | 0.003 | 3.2 | 9 | 1.00003 | 234 |
| 90 | 10 | 8.0 | 0.003 | 3.5 | 15 | 1.00005 | 280 |
| 70 | 30 | 8.3 | 0.005 | 4.5 | 18 | 1.00006 | 293 |
| 50 | 50 | 8.8 | 0.007 | 4.8 | 27 | 1.00009 | 324 |
| 0 | 100 | 10.8 | 0.008 | 7.5 | 42 | 1.00014 | 350 |
표 2는 본 발명의 다른 실시예와 비교예에 따른 300mm 다층 세라믹 기판들의 특성 변화를 나타낸다. 이때, 유전율과 유전손실은 시편의 상하면에 전극 형성후 LCR meter로 1MHz에서 측정하였고, 열팽창계수는 열기계분석기(TMA : Thermomechanical Analyzer)를 이용하여 온도에 따른 시편의 수축/팽창 길이를 측정하여 분석하였고, 비아(via) 위치 정밀도는 지름 300mm 기판을 기준으로 제일 외곽에 있는 전극 비아간의 거리를 25℃와 100℃에서 3D 현미경으로 측정하여 위치 차이비를 나타내었고, 기판강도는 만능시험기 (UTM : Universal Test Machine)를 이용하여 KS L 1591 규격에 맞춰 3점 꺾임강도법으로 측정하였다.
본 발명에서는 다층 세라믹 기판의 실제 적용여부를 확인하기 위하여 단순히 열팽창 계수를 측정하지 않고, 온도 변화에 따라 가장 많은 위치 변화를 일으키는 300mm 웨이퍼 대응용 대면적 다층 세라믹 기판에 제공되는 최외각 비아의 위치 변화를 관찰하였다.
표 2에 나타낸 것과 같이 뮬라이트 함량이 많아질수록 유전율과 유전손실은 작아져서 전기적 특성은 좋아지지만, 기계적 강도는 낮아지는 현상이 발생할 수 있다. 또한 뮬라이트 함량의 증가에 따라 열팽창계수가 낮아져서 300mm 크기의 프로브카드 공간변환기용 세라믹기판 제작했을 때 측정 비아의 온도에 따른 변화거리가 작아져서 온도변화에 따른 비아위치 균일도는 상승할 수 있다. 이에 반하여 알루미나 함량이 많은 다층 세라믹 기판에서는 온도에 따른 변화 거리가 커져서 프로브가 많고 패드 크기가 작은 정밀 웨이퍼 측정시 프로브 컨택 에러 발생이 높아질 수 있다.
이러한 문제점을 해결하기 위해서, 본 발명의 실시예에 따른 다층 세라믹 기판에서 뮬라이트는 뮬라이트 및 알루미나 전체에 대해 50wt% 내지 90wt%일 수 있다. 즉, 열팽창계수 조절을 위해 뮬라이트는 50 내지 90wt%, 알루미나는 10 내지 50wt%의 성분비율로 조정함으로써 높은 강도를 가질 뿐만 아니라 전기적 특성도 우수하며, 웨이퍼에 대한 온도변화 프로브 측정시 컨택 정밀도를 높일 수 있는 프로브카드 공간변환기용 다층 세라믹기판이 가능할 수 있다.
본 발명의 실시예에 따른 다층 세라믹 기판의 열팽창 계수는 반도체 웨이퍼의 열팽창 계수 이상이고, 5.0ppm/℃ 이하일 수 있다.
패턴이 구현된 반도체 웨이퍼에 대해서 EDS 측정을 필요에 따라서 측정 스테이지를 이용하여 다양한 온도에서 진행할 수 있다. 이때, 측정 스테이지 상에 위치하는 반도체 웨이퍼와 프로브카드 공간변환기(즉, 다층 세라믹 기판)은 측정 스테이지 또는 히터로부터 프로브 높이 만큼의 간격차이가 존재한다. 즉, 간격 차이에 따라 프로브카드 공간변환기는 반도체 웨이퍼가 겪게되는 온도 변화보다 낮은 온도 변화를 겪게되므로, 다층 세라믹 기판의 열팽창 계수는 반도체 웨이퍼의 열팽창계수(예를 들어 실리콘 웨이퍼의 경우 2.6ppm/℃) 보다 높을 필요가 있다. 반면에 다층 세라믹 기판의 열팽창계수가 5.0ppm/℃보다 크게 되면 측정 스테이지의 온도 변화에 따라 프로브카드의 프로브의 컨택 위치가 너무 많이 변화하게 되어 측정시 오류를 발생시킬 수 있다.
본 발명의 다른 실시예에 따른 다층 세라믹 기판은 환원 분위기와 1500℃ 내지 1700℃의 소결 온도에서 열처리되어 형성될 수 있다.
본 발명의 다층 세라믹 기판(즉 프로브카드 공간변환기용 다층 세라믹 기판)은 HTCC(High Temperature Co-Fired Ceramic) 공법으로 제조될 수 있는데, 본 발명의 실시예에 따른 다층 세라믹 기판과 관련하여 앞서 설명된 부분과 중복되는 사항들은 생략하도록 한다.
일반적으로 다층 세라믹 기판을 형성하는데 적용되고 있는 무수축 공법은 저온소결이 가능한 세라믹(LTCC:Low Temperature Co-Fired Ceramic) 시트 방법 등이 있다. LTCC(Low Temperature Co-Fired Ceramic)를 사용함으로써 면 방향으로의 수축을 억제하여 위치 정밀도를 향상 시킬 수 있으나, HTCC(High Temperature Co-Fired Ceramic)에 비해 강도가 낮은 단점을 가질 수 있다. 즉, LTCC 무수축 공법을 적용한 프로브카드 공간변환기를 사용하게 되면 웨이퍼의 통전 검사 시 수 만개의 핀에 의해 가해지는 압력을 견디지 못해 크랙이 발생하거나 파손되는 문제가 발생하게 된다.
본 발명의 다층 세라믹 기판을 제조하기 위해서, 우선 뮬라이트와 알루미나를 기본조성으로 하는 세라믹 원료분말, 바인더, 솔벤트, 가소제, 분산제 등을 첨가 혼합하여 세라믹 슬러리를 만들어서 Tape Caster 설비를 이용하여 일정한 두께의 세라믹 그린 시트를 제작한다(S100).
다음으로, 상하부 패턴의 연결을 위해 그린 시트 상태에서 펀칭하여 홀가공을 한다(S200).
이후에 홀가공된 그린 시트에 몰리브데늄 또는 텅스텐 전극 페이스트를 채워 비아(via)를 형성한다(S300).
그리고, 비아가 형성된 그린 시트 상에 실크스크린 등의 후막 공정으로 미리 정해진 패턴을 몰리브데늄 또는 텅스텐 전극 페이스트로 인쇄한다(S400).
다음으로, 몰리브데늄 또는 텅스텐 전극 페이스트로 비아홀이 채워지고 인쇄된 그린 시트를 적층한다(S500). 이때 필요에 따라서 적층된 제품의 밀착력을 높이기 위해 높은 압력으로 압착할 수도 있다.
마지막으로 비아홀이 채워지고 인쇄된 그린 시트가 적층된 적층체를 전극산화를 막기위해 H2/N2/Ar 가스 포함하는 분위기 가스를 투입하여 환원성 분위기에서 1500℃ 내지 1700℃ 구간에서 열처리하여 소결한다(S600).
상기 설명에서 사용한 "~ 상에"라는 의미는 직접 접촉하는 경우와 직접 접촉하지는 않지만 상부 또는 하부에 대향하여 위치하는 경우를 포함하고, 상부면 또는 하부면 전체에 대향하여 위치하는 것뿐만 아니라 부분적으로 대향하여 위치하는 것도 가능하며, 위치상 떨어져 대향하거나 상부면 또는 하부면에 직접 접촉한다는 의미로 사용하였다.
이상에서 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다
100: 다층 세라믹 기판
110: 세라믹층
120: 전극층 130: 도전성 비아
120: 전극층 130: 도전성 비아
Claims (12)
- 서로 대향하는 제1 면 내지 제2 면을 포함하는 세라믹층;
상기 제1 면 또는 제2 면 중 적어도 어느 하나에 형성되는 전극층; 및
상기 세라믹층을 관통하는 관통홀에 도전성 물질이 충진된 도전성 비아를 포함하고,
상기 세라믹층을 복수개 구비하며,
상기 전극층의 두께는 7 내지 25㎛인 다층 세라믹 기판. - 청구항 1에 있어서,
상기 세라믹층의 두께(a)와 상기 전극층의 두께(b)의 비율(b/a)은 0.07 내지 0.35인 다층 세라믹 기판. - 청구항 1에 있어서,
상기 전극층의 결정립 크기는 3 내지 7㎛인 다층 세라믹 기판. - 청구항 1에 있어서,
상기 전극층의 기공율은 5 내지 15%인 다층 세라믹 기판. - 청구항 1에 있어서,
상기 금속층은 몰리브데늄(Mo) 또는 텅스텐(W)를 적어도 하나를 포함하는 금속으로 이루어진 다층 세라믹 기판. - 청구항 1에 있어서,
상기 전극층은 연속상을 이루는 금속물질 내에 제공되는 산화물 분말을 포함하는 다층 세라믹 기판. - 청구항 6에 있어서,
상기 산화물 분말은 상기 금속물질에 대해 0.1wt% 보다는 크고 10wt% 보다는 적은 다층 세라믹 기판. - 청구항 1에 있어서,
상기 세라믹층의 두께는 50 내지 150㎛인 다층 세라믹 기판. - 청구항 1에 있어서,
상기 세라믹층은 뮬라이트 및 알루미나를 포함하는 다층 세라믹 기판. - 청구항 9에 있어서,
상기 뮬라이트는 뮬라이트 및 알루미나 전체에 대해 50wt% 내지 90wt%인 다층 세라믹 기판. - 청구항 1에 있어서,
열팽창 계수가 반도체 웨이퍼의 열팽창 계수 이상이고, 5.0ppm/℃ 이하인 다층 세라믹 기판. - 청구항 1에 있어서,
환원 분위기와 1500 내지 1700℃의 소결 온도에서 열처리되어 형성되는 다층 세라믹 기판.
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|---|---|---|---|
| KR1020210129369A KR102521539B1 (ko) | 2021-09-30 | 2021-09-30 | 다층 세라믹 기판 |
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Citations (5)
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|---|---|---|---|---|
| JPH05174613A (ja) * | 1991-12-26 | 1993-07-13 | Matsushita Electric Ind Co Ltd | 配線用電極、セラミック回路基板及び電極ペースト |
| JPH0851283A (ja) * | 1994-05-30 | 1996-02-20 | Kyocera Corp | 多層配線基板及び半導体素子収納用パッケージ |
| KR20090119432A (ko) * | 2008-05-16 | 2009-11-19 | 삼성전기주식회사 | 다층 세라믹 기판 |
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| KR20160080430A (ko) | 2014-12-29 | 2016-07-08 | (주)와이솔 | 휨이 개선된 세라믹 기판 |
-
2021
- 2021-09-30 KR KR1020210129369A patent/KR102521539B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
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